JP2008299253A - Liquid crystal display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a liquid crystal display device capable of quickly eliminating an after-image at power-off and preventing seizure of liquid crystal caused by residual voltage. <P>SOLUTION: When a power-off command is detected, the operation of a VVEE generating circuit 19 is stopped synchronizing with a vertical synchronization signal Vsync, and its output is set to ground potential. The output of a common electrode driver 16 is also set to ground potential, and the output of a source driver 14A is set to a high impedance state. Synchronizing with a vertical synchronization signal Vsync arriving next, a common electrode CL and a source line SL are short-circuited to set the potential of the source line SL to ground potential. A gate driver 15A then outputs a gate signal of high level to switch on a pixel transistor 10. After the potential of a pixel electrode 11 of a pixel GS is set to ground potential, the operation of a VVDD generating circuit 18 is stopped, and its output is set to ground potential. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、液晶表示装置に関し、特に、電源オフ時のシーケンス制御を行うシーケンス制御機能を備えた液晶表示装置に関する。   The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device having a sequence control function for performing sequence control when power is turned off.

図４に従来の液晶表示装置の一画素の回路図を示す。ソース線ＳＬとゲート線ＧＬの交差点に対応して画素ＧＳが設けられている。画素ＧＳにはＮチャネル型の薄膜トランジスタからなる画素トランジスタ１０、画素トランジスタ１０のドレインに接続された画素電極１１、画素電極１１と共通電極ＣＬの間に配置された液晶１２、画素電極１１と共通電極ＣＬの間に接続された補助容量１３が設けられている。画素トランジスタ１０のソースはソース線ＳＬに接続され、画素トランジスタ１０のゲートはゲート線ＧＬに接続されている。また、ソース線ＳＬにソース信号Ｓｉｇ（映像信号）を供給するソースドライバ１４と、ゲート線ＧＬにゲート信号を供給するゲートドライバ１５が設けられている。共通電極ＣＬには共通電極信号ＣＯＭが供給されるようになっている。   FIG. 4 shows a circuit diagram of one pixel of a conventional liquid crystal display device. A pixel GS is provided corresponding to the intersection of the source line SL and the gate line GL. The pixel GS includes a pixel transistor 10 formed of an N-channel thin film transistor, a pixel electrode 11 connected to the drain of the pixel transistor 10, a liquid crystal 12 disposed between the pixel electrode 11 and the common electrode CL, and the pixel electrode 11 and the common electrode. An auxiliary capacitor 13 connected between CL is provided. The source of the pixel transistor 10 is connected to the source line SL, and the gate of the pixel transistor 10 is connected to the gate line GL. Further, a source driver 14 that supplies a source signal Sig (video signal) to the source line SL and a gate driver 15 that supplies a gate signal to the gate line GL are provided. A common electrode signal COM is supplied to the common electrode CL.

上述の液晶表示装置の動作は以下の通りである。ゲートドライバ１５から高レベルのゲート信号がゲート線ＧＬに出力されると、画素トランジスタ１０がオンする。そして、ソースドライバ１４からソース線ＳＬにソース信号Ｓｉｇが出力されると、ソース信号Ｓｉｇは画素トランジスタ１０を通して画素に書き込まれる。即ち、ソース信号Ｓｉｇは画素トランジスタ１０を通して画素電極１１に印加され補助容量１３によって保持される。そして、画素電極１１に保持された電位に応じて液晶の透過率が変化し、液晶表示が行われる。   The operation of the liquid crystal display device described above is as follows. When a high level gate signal is output from the gate driver 15 to the gate line GL, the pixel transistor 10 is turned on. When the source signal Sig is output from the source driver 14 to the source line SL, the source signal Sig is written into the pixel through the pixel transistor 10. That is, the source signal Sig is applied to the pixel electrode 11 through the pixel transistor 10 and is held by the auxiliary capacitor 13. Then, the transmittance of the liquid crystal changes according to the potential held in the pixel electrode 11, and liquid crystal display is performed.

また、この液晶表示装置の電源オフ時のシーケンスは以下の通りである。液晶表示装置の電源をオフするための信号（例えば、電源ＯＦＦコマンドや電源オフ用スイッチからのスイッチ信号）が発生すると、ソースドライバ１４及びゲートドライバ１５の出力はハイインピーダンス状態に設定される。この時、画素電極１１は直前の電位を保持しているが、画素電極１１に保持された電荷は画素トランジスタ１０、液晶１２等のリーク電流により徐々に放電されるため、画素電極１１の電位は緩やかに変化し、最終的には共通電極ＣＬの電位（例えば、接地電位に設定される）と同電位になる。   The sequence when the power of the liquid crystal display device is turned off is as follows. When a signal for turning off the power of the liquid crystal display device (for example, a power off command or a switch signal from a power off switch) is generated, the outputs of the source driver 14 and the gate driver 15 are set to a high impedance state. At this time, the pixel electrode 11 holds the previous potential, but since the charge held in the pixel electrode 11 is gradually discharged by the leakage current of the pixel transistor 10 and the liquid crystal 12, the potential of the pixel electrode 11 is It changes gradually and finally becomes the same potential as the potential of the common electrode CL (for example, set to the ground potential).

尚、電源オフ時のシーケンス制御を行う機能を備えた液晶表示装置については特許文献１に記載されている。
特開２０００−１６３０２５号公報 A liquid crystal display device having a function of performing sequence control when the power is turned off is described in Patent Document 1.
JP 2000-163025 A

しかしながら、電源オフ時に、画素電極１１の電位が共通電極ＣＬの電位と同電位になるまでには相当な時間がかかるため、電源オフの直前の液晶表示が残像として視認されるという問題があった。また、電源オフ時にゲート線ＧＬやソース線ＳＬの電位が徐々に接地電位に変化していくときに、画素トランジスタ１０のゲートドレイン間容量Ｃｇｄ、ソースドレイン間容量Ｃｓｄを介して画素電極１１の電位が変動するため、これが原因となって残像が視認されることもある。   However, since it takes a considerable time for the potential of the pixel electrode 11 to be the same as the potential of the common electrode CL when the power is turned off, there is a problem that the liquid crystal display immediately before the power is turned off is visually recognized as an afterimage. . Further, when the potential of the gate line GL or the source line SL gradually changes to the ground potential when the power is turned off, the potential of the pixel electrode 11 is passed through the gate-drain capacitance Cgd and the source-drain capacitance Csd of the pixel transistor 10. Because of this, afterimages may be visually recognized due to this.

また、残像が人間の目に視認できないレベルであっても、液晶１２には直流の残留電圧が印加された状態が続くので、液晶１２の焼き付きが生じる原因になる。   Even if the afterimage is at a level that cannot be visually recognized by human eyes, the liquid crystal 12 continues to be applied with a DC residual voltage, which may cause the liquid crystal 12 to be burned.

本発明の液晶表示装置は、ゲート線と、このゲート線にゲート信号を供給するゲートドライバと、ソース線と、このソース線にソース信号を供給するソースドライバと、画素トランジスタを通して前記ソース信号が印加される画素電極とこの画素電極と共通電極との間に配置された液晶とを備えた画素と、前記共通電極に共通電極信号を供給する共通電極ドライバと、を備えた液晶表示装置において、該液晶表示装置の電源をオフするための信号を検出すると、前記共通電極ドライバの出力を接地電位に設定し、その後前記ソース線の電位を接地電位に設定し、その後前記ゲートドライバの出力に応じて前記画素トランジスタをオンさせることにより前記画素電極の電位を接地電位に設定し、その後前記ゲートドライバの出力を接地電位に設定するように制御を行うシーケンス制御回路を設けたことを特徴とする。   The liquid crystal display device of the present invention includes a gate line, a gate driver that supplies a gate signal to the gate line, a source line, a source driver that supplies the source signal to the source line, and the source signal applied through a pixel transistor. In a liquid crystal display device comprising: a pixel comprising a pixel electrode to be operated; and a liquid crystal disposed between the pixel electrode and the common electrode; and a common electrode driver that supplies a common electrode signal to the common electrode. When a signal for turning off the power of the liquid crystal display device is detected, the output of the common electrode driver is set to the ground potential, the potential of the source line is then set to the ground potential, and then the output of the gate driver is set according to the output of the gate driver. By turning on the pixel transistor, the potential of the pixel electrode is set to the ground potential, and then the output of the gate driver is set to the ground potential. Characterized in that a sequence control circuit for controlling such that.

本発明の液晶表示装置によれば、電源オフ時に、速やかに残像を消去することができるとともに、残留電圧による液晶の焼き付きを防止することができる。   According to the liquid crystal display device of the present invention, an afterimage can be quickly erased when the power is turned off, and liquid crystal burn-in due to a residual voltage can be prevented.

本発明の実施形態による液晶表示装置について図面を参照しながら説明する。図１に示すように、ソース線ＳＬとゲート線ＧＬの交差点に対応して画素ＧＳが設けられている。画素ＧＳは図４のものと同様なので、その構成の説明は省略する。図１では１つの画素ＧＳだけを示したが、実際には図２のように、複数の画素ＧＳがマトリクス状に配置されている。   A liquid crystal display device according to an embodiment of the present invention will be described with reference to the drawings. As shown in FIG. 1, the pixel GS is provided corresponding to the intersection of the source line SL and the gate line GL. Since the pixel GS is the same as that shown in FIG. Although only one pixel GS is shown in FIG. 1, actually, a plurality of pixels GS are arranged in a matrix as shown in FIG.

画素トランジスタ１０のソースはソース線ＳＬに接続され、画素トランジスタ１０のゲートはゲート線ＧＬに接続されている。また、ソース線ＳＬにソース信号Ｓｉｇ（映像信号）を供給するソースドライバ１４Ａと、ゲート線ＧＬにゲート信号を供給するゲートドライバ１５Ａが設けられている。   The source of the pixel transistor 10 is connected to the source line SL, and the gate of the pixel transistor 10 is connected to the gate line GL. Further, a source driver 14A for supplying a source signal Sig (video signal) to the source line SL and a gate driver 15A for supplying a gate signal to the gate line GL are provided.

また、ゲートドライバ１５Ａは、高レベル（ＶＶＤＤ（例えば、８Ｖ））と低レベル（ＶＶＥＥ（例えば、−４Ｖ））のゲート信号を交互にゲート線ＧＬに出力する。ゲートドライバ１５Ａから高レベルのゲート信号が出力されると、画素トランジスタ１０はオンし、画素ＧＳは選択された状態になる。この時、ソースドライバ１４Ａからソース線ＳＬにソース信号Ｓｉｇが出力されると、ソース信号Ｓｉｇは画素トランジスタ１０を通して画素に書き込まれる。一方、ゲートドライバ１５Ａから低レベルのゲート信号が出力されると、画素トランジスタ１０はオフし、画素ＧＳは非選択の状態になる。また、高レベル（ＶＶＤＤ）を発生するためのＶＶＤＤ発生回路１８と、低レベル（ＶＶＥＥ）を発生するためのＶＶＥＥ発生回路１９が設けられている。   Further, the gate driver 15A alternately outputs a high level (VVDD (for example, 8V)) and low level (VVEE (for example, −4V)) gate signal to the gate line GL. When a high level gate signal is output from the gate driver 15A, the pixel transistor 10 is turned on and the pixel GS is selected. At this time, when the source signal Sig is output from the source driver 14 </ b> A to the source line SL, the source signal Sig is written into the pixel through the pixel transistor 10. On the other hand, when a low level gate signal is output from the gate driver 15A, the pixel transistor 10 is turned off and the pixel GS is in a non-selected state. A VVDD generation circuit 18 for generating a high level (VVDD) and a VVEE generation circuit 19 for generating a low level (VVEE) are provided.

また、共通電極ＣＬに共通電極信号ＣＯＭを供給する共通電極ドライバ１６が設けられている。通常動作時において、共通電極信号ＣＯＭはクロック信号であり、その高レベルはＶｃｏｍｈ、その低レベルはＶｃｏｍｌである。共通電極ＣＬとソース線ＳＬとの間には、Ｎチャネル型の薄膜トランジスタからなるプリチャージトランジスタ１７が接続されている。プリチャージトランジスタ１７は、通常動作時には制御信号ＤＳＧに応じてオンしてソース線ＳＬに共通電極信号ＣＯＭを供給することでソース線ＳＬをプリチャージするトランジスタであるが、電源オフ時には共通電極ＣＬとソース線ＳＬを短絡するために用いられる。   Further, a common electrode driver 16 that supplies a common electrode signal COM to the common electrode CL is provided. During normal operation, the common electrode signal COM is a clock signal, and its high level is Vcomh and its low level is Vcoml. A precharge transistor 17 made of an N-channel type thin film transistor is connected between the common electrode CL and the source line SL. The precharge transistor 17 is a transistor that is turned on according to the control signal DSG during normal operation and precharges the source line SL by supplying the common electrode signal COM to the source line SL. Used to short-circuit the source line SL.

さらに、電源オフ時に、ソースドライバ１４、ゲートドライバ１５Ａ、ＶＶＤＤ発生回路１８、ＶＶＥＥ発生回路１９、共通電極ドライバ１６、プリチャージトランジスタ１７の動作をシーケンス制御するシーケンス制御回路２０が設けられている。シーケンス制御回路２０は、この液晶表示装置の電源をオフするための信号（例えば、電源ＯＦＦコマンドや電源オフ用スイッチからのスイッチ信号）を検出すると、シーケンス制御を開始するように構成されている。また、これらの各回路に電源電位を供給する電源２１が設けられている。   Further, a sequence control circuit 20 is provided for controlling the operations of the source driver 14, the gate driver 15A, the VVDD generation circuit 18, the VVEE generation circuit 19, the common electrode driver 16, and the precharge transistor 17 when the power is turned off. The sequence control circuit 20 is configured to start sequence control when detecting a signal for turning off the power of the liquid crystal display device (for example, a power-off command or a switch signal from a power-off switch). Further, a power supply 21 is provided for supplying a power supply potential to each of these circuits.

本発明の特徴は、シーケンス制御回路２０による、電源オフ時のシーケンス制御にあり、以下、これについて図３を参照して詳しく説明する。液晶表示装置の電源をオフするための信号として、例えば、電源ＯＦＦコマンドが検出されると、その後の垂直同期信号Ｖｓｙｎｃに同期して、ＶＶＥＥ発生回路１９の動作が停止されるとともに、その出力は接地電位に設定される。したがって、ゲートドライバ１５Ａからは、接地電位（０Ｖ）が出力される。尚、ゲート線ＧＬが低レベル（ＶＶＥＥ（例えば、−４Ｖ））から接地電位（０Ｖ）に変化するため、画素トランジスタ１０のゲートドレイン間容量Ｃｇｄを介して画素電極１１の電位が変動する。しかし、このタイミングで、低レベル（ＶＶＥＥ）を接地電位に設定しているので、その後、画素トランジスタ１０がオンして、画素電極１１の電位が接地電位に設定された後に、前記低レベル（ＶＶＥＥ）により画素電極１１の電位が変化することはない。   A feature of the present invention resides in sequence control when the power is turned off by the sequence control circuit 20, which will be described in detail below with reference to FIG. As a signal for turning off the power of the liquid crystal display device, for example, when a power OFF command is detected, the operation of the VVEE generation circuit 19 is stopped in synchronization with the subsequent vertical synchronization signal Vsync, and its output is Set to ground potential. Therefore, the ground potential (0 V) is output from the gate driver 15A. Since the gate line GL changes from a low level (VVEE (for example, −4 V)) to the ground potential (0 V), the potential of the pixel electrode 11 varies via the gate-drain capacitance Cgd of the pixel transistor 10. However, since the low level (VVEE) is set to the ground potential at this timing, after that, after the pixel transistor 10 is turned on and the potential of the pixel electrode 11 is set to the ground potential, the low level (VVEE) is set. ) Does not change the potential of the pixel electrode 11.

また、共通電極ドライバ１６の出力も接地電位に設定され、かつソースドライバ１４Ａの出力はハイインピーダンス状態に設定される。その後、一定期間をおくことで共通電極ＣＬの電位は接地電位に安定し、ソースドライバ１４Ａの出力はハイインピーダンス状態で安定化する。この一定期間は、１フレーム期間であることが好ましい。尚、ソースドライバ１４Ａの出力をハイインピーダンス状態にするタイミングを遅らす設定とすることもできる。この場合、ソースドライバ１４Ａの出力を、プリチャージトランジスタ１７をオンさせるタイミングで、ハイインピーダンス状態にすればよい。   The output of the common electrode driver 16 is also set to the ground potential, and the output of the source driver 14A is set to a high impedance state. Thereafter, after a certain period of time, the potential of the common electrode CL is stabilized at the ground potential, and the output of the source driver 14A is stabilized in a high impedance state. This fixed period is preferably one frame period. It should be noted that the timing at which the output of the source driver 14A is set to the high impedance state can be delayed. In this case, the output of the source driver 14A may be set to a high impedance state at the timing when the precharge transistor 17 is turned on.

そして、次に到来する垂直同期信号Ｖｓｙｎｃに同期して、プリチャージトランジスタ１７をオンさせ、共通電極ＣＬとソース線ＳＬを短絡することで、ソース線ＳＬの電位は接地電位に設定される。その後、この１フレーム期間において、ゲートドライバ１５Ａは高レベルのゲート信号を出力することで、画素トランジスタ１０をオンさせる。これにより、ソース線ＳＬの接地電位が画素ＧＳに書き込まれ、画素電極１１の電位は接地電位に設定される。尚、他の複数の画素ＧＳについても同様にして、それらの画素電極１１の電位が接地電位に設定される。こうして、全ての画素ＧＳの画素電極１１の電位が接地電位に設定された後に、ＶＶＤＤ発生回路１８の動作は停止されるとともに、その出力は接地電位に設定される。これにより、ゲート線ＧＬの電位は接地電位に設定される。そして最後に、シーケンス制御回路２０は電源２１をオフする。   The potential of the source line SL is set to the ground potential by turning on the precharge transistor 17 and short-circuiting the common electrode CL and the source line SL in synchronization with the next incoming vertical synchronization signal Vsync. Thereafter, in this one frame period, the gate driver 15A outputs a high-level gate signal to turn on the pixel transistor 10. Thereby, the ground potential of the source line SL is written to the pixel GS, and the potential of the pixel electrode 11 is set to the ground potential. Note that the potentials of the pixel electrodes 11 are set to the ground potential in the same manner for the other pixels GS. Thus, after the potentials of the pixel electrodes 11 of all the pixels GS are set to the ground potential, the operation of the VVDD generation circuit 18 is stopped and the output is set to the ground potential. Thereby, the potential of the gate line GL is set to the ground potential. Finally, the sequence control circuit 20 turns off the power supply 21.

このように、本実施形態の液晶表示装置によれば、電源オフ時に、画素ＧＳの画素電極１１の電位を速やかにソース線ＳＬ、共通電極ＣＬ、ゲート線ＧＬと同電位（接地電位）に設定できるので、残像を速やかに消去することができるとともに、残留電圧による液晶の焼き付きを防止することができる。   Thus, according to the liquid crystal display device of this embodiment, when the power is turned off, the potential of the pixel electrode 11 of the pixel GS is quickly set to the same potential (ground potential) as the source line SL, the common electrode CL, and the gate line GL. Therefore, the afterimage can be quickly erased, and liquid crystal burn-in due to the residual voltage can be prevented.

本発明の実施の形態による液晶表示装置の回路図である。1 is a circuit diagram of a liquid crystal display device according to an embodiment of the present invention. 本発明の実施の形態による液晶表示装置の画素の配置図である。FIG. 2 is a pixel layout diagram of a liquid crystal display device according to an embodiment of the present invention. 本発明の実施の形態による液晶表示装置の電源オフ・シーケンスを説明するタイミング図である。FIG. 5 is a timing diagram illustrating a power-off sequence of the liquid crystal display device according to the embodiment of the present invention. 従来例の液晶表示装置の一画素の回路図である。It is a circuit diagram of one pixel of the liquid crystal display device of a prior art example.

符号の説明Explanation of symbols

１０ 画素トランジスタ １１ 画素電極 １２ 液晶
１３ 補助容量 １４ ソースドライバ １５ ゲートドライバ
１６ 共通電極ドライバ １７ プリチャージトランジスタ
１８ ＶＶＤＤ発生回路 １９ ＶＶＥＥ発生回路 ２０ シーケンス制御回路
２１ 電源 ＳＬ ソース線 ＣＬ 共通電極
ＧＬ ゲート線 ＧＳ 画素 10 pixel transistor 11 pixel electrode 12 liquid crystal 13 auxiliary capacitor 14 source driver 15 gate driver 16 common electrode driver 17 precharge transistor 18 VVDD generation circuit 19 VVEE generation circuit 20 sequence control circuit 21 power supply SL source line CL common electrode GL gate line GS pixel

Claims (4)

ゲート線と、このゲート線にゲート信号を供給するゲートドライバと、
ソース線と、このソース線にソース信号を供給するソースドライバと、画素トランジスタを通して前記ソース信号が印加される画素電極とこの画素電極と共通電極との間に配置された液晶とを備えた画素と、前記共通電極に共通電極信号を供給する共通電極ドライバと、を備えた液晶表示装置において、
該液晶表示装置の電源をオフするための信号を検出すると、前記共通電極ドライバの出力を接地電位に設定し、その後前記ソース線の電位を接地電位に設定し、その後前記ゲートドライバの出力に応じて前記画素トランジスタをオンさせることにより前記画素電極の電位を接地電位に設定し、その後前記ゲートドライバの出力を接地電位に設定するように制御を行うシーケンス制御回路を設けたことを特徴とする液晶表示装置。 A gate line and a gate driver for supplying a gate signal to the gate line;
A pixel including a source line, a source driver that supplies a source signal to the source line, a pixel electrode to which the source signal is applied through a pixel transistor, and a liquid crystal disposed between the pixel electrode and the common electrode; In a liquid crystal display device comprising a common electrode driver that supplies a common electrode signal to the common electrode,
When a signal for turning off the power of the liquid crystal display device is detected, the output of the common electrode driver is set to the ground potential, the potential of the source line is then set to the ground potential, and then the output of the gate driver is set according to the output of the gate driver. And a sequence control circuit for controlling the pixel electrode to be set to the ground potential by turning on the pixel transistor, and then setting the output of the gate driver to the ground potential. Display device. ゲート線と、このゲート線にゲート信号を供給するゲートドライバと、
ソース線と、このソース線にソース信号を供給するソースドライバと、画素トランジスタを通して前記ソース信号が印加される画素電極とこの画素電極と共通電極との間に配置された液晶とを備えた画素と、前記画素トランジスタをオンさせるゲート信号の高レベルを発生する高レベル発生回路と、前記画素トランジスタをオフさせるゲート信号の低レベルを発生する低レベル発生回路と、前記共通電極に共通電極信号を供給する共通電極ドライバと、を備えた液晶表示装置において、
該液晶表示装置の電源をオフするための信号を検出すると、前記低レベル発生回路を停止してその出力を接地電位に設定し、前記共通電極ドライバの出力を接地電位に設定し、かつ前記ソースドライバの出力をハイインピーダンス状態に設定し、
その後、前記共通電極と前記ソース線を短絡して前記ソース線の電位を接地電位に設定し、
その後、前記画素トランジスタをオンさせることにより前記画素電極の電位を接地電位に設定し、
その後、前記高レベル発生回路を停止してその出力を接地電位に設定するように制御を行うシーケンス制御回路を設けたことを特徴とする液晶表示装置。 A gate line and a gate driver for supplying a gate signal to the gate line;
A pixel including a source line, a source driver that supplies a source signal to the source line, a pixel electrode to which the source signal is applied through a pixel transistor, and a liquid crystal disposed between the pixel electrode and the common electrode; A high level generating circuit for generating a high level of a gate signal for turning on the pixel transistor, a low level generating circuit for generating a low level of a gate signal for turning off the pixel transistor, and supplying a common electrode signal to the common electrode In a liquid crystal display device comprising a common electrode driver,
When a signal for turning off the power supply of the liquid crystal display device is detected, the low level generation circuit is stopped, its output is set to the ground potential, the output of the common electrode driver is set to the ground potential, and the source Set the driver output to the high impedance state,
Thereafter, the common electrode and the source line are short-circuited to set the potential of the source line to the ground potential,
Thereafter, the pixel transistor is set to the ground potential by turning on the pixel transistor,
A liquid crystal display device comprising a sequence control circuit for performing control so as to stop the high level generation circuit and set its output to the ground potential. 前記ソース線と前記共通電極の間に接続されたプリチャージスイッチを備え、前記シーケンス制御回路はこのプリチャージスイッチをオンさせることにより、前記共通電極と前記ソース線を短絡させることを特徴とする請求項２に記載の液晶表示装置。 A precharge switch connected between the source line and the common electrode is provided, and the sequence control circuit shorts the common electrode and the source line by turning on the precharge switch. Item 3. A liquid crystal display device according to Item 2. 前記シーケンス制御回路は、該液晶表示装置の電源をオフするための信号を検出した後の１フレーム期間に、前記低レベル発生回路を停止してその出力を接地電位に設定し、前記共通電極ドライバの出力を接地電位に設定し、かつ前記ソースドライバの出力をハイインピーダンス状態に設定し、
その次の１フレーム期間に、前記共通電極と前記ソース線を短絡して前記ソース線の電位を接地電位に設定し、前記画素トランジスタをオンさせることにより前記画素電極の電位を接地電位に設定し、かつ前記高レベル発生回路を停止するように制御を行うことを特徴とする請求項２又は請求項３に記載の液晶表示装置。 The sequence control circuit stops the low-level generation circuit and sets its output to the ground potential in one frame period after detecting a signal for turning off the power of the liquid crystal display device, and the common electrode driver And the output of the source driver is set to a high impedance state,
In the next one frame period, the common electrode and the source line are short-circuited to set the potential of the source line to the ground potential, and the pixel transistor is turned on to set the potential of the pixel electrode to the ground potential. 4. The liquid crystal display device according to claim 2, wherein control is performed so as to stop the high-level generation circuit.
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JP2012078415A (en) * 2010-09-30 2012-04-19 Hitachi Displays Ltd Display device
JP2015045717A (en) * 2013-08-28 2015-03-12 セイコーエプソン株式会社 Electro-optic device, electronic apparatus, and control method of electro-optic device

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