JP2008295270A

JP2008295270A - Dc-dc converter and control circuit

Info

Publication number: JP2008295270A
Application number: JP2007140756A
Authority: JP
Inventors: Hiroshi Baba; 浩志馬場
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-05-28
Filing date: 2007-05-28
Publication date: 2008-12-04

Abstract

<P>PROBLEM TO BE SOLVED: To provide a DC-DC converter which can adjust an output voltage easily. <P>SOLUTION: The DC-DC converter includes a first voltage control oscillator (101) for generating a signal of frequency controlled based on a feedback voltage; a first divider (102) for dividing the signal formed by the first voltage control oscillator and outputting it; a signal generation circuit (104) for generating the signal; a control circuit (103) for generating first and second control signals based on the signal output from the first divider and the signal generated by the signal generation circuit; first and second switching transistors (FET1, FET2) connected in series between the first DC voltage and a reference potential and controlled by the first and the second control signals, respectively; and smoothing circuits (L1, C1) for smoothing the voltage output from the first and the second switching transistors, and generating the output voltage. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ＤＣ−ＤＣコンバータ及び制御回路に関する。 The present invention relates to a DC-DC converter and a control circuit.

図１７は、降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。エラーアンプＥＲＡ１は、フィードバック電圧ＦＢ１を抵抗Ｒ１及びＲ２により抵抗分圧した電圧及び直流電圧ｅ１を比較し、比較結果をＰＷＭ（パルス幅変調）比較器１７０２に出力する。ＰＷＭ比較器１７０２は、エラーアンプＥＲＡ１の出力信号及び三角波発振器１７０１の出力三角波信号を比較し、第１の制御信号ＶＱ及び第２の制御信号ＶＱｂを出力する。制御信号ＶＱ及びＶＱｂは、相互に論理反転した信号である。具体的には、ＰＷＭ比較器１７０２は、エラーアンプＥＲＡ１の−端子の電圧が直流電圧ｅ１より高くなれば第１の制御信号ＶＱをローレベル、第２の制御信号ＶＱｂをハイレベルにし、エラーアンプＥＲＡ１の−端子の電圧が直流電圧ｅ１より低くなれば第１の制御信号ＶＱをハイレベル、第２の制御信号ＶＱｂをローレベルにする。第１の制御信号ＶＱがハイレベル及び第２の制御信号ＶＱｂがローレベルになれば、第１のｎチャネル電界効果トランジスタＦＥＴ１がオンし、第２のｎチャネル電界効果トランジスタＦＥＴ２がオフし、ノードＶｔは直流電圧Ｖｉｎに接続される。これに対し、第１の制御信号ＶＱがローレベル及び第２の制御信号ＶＱｂがハイレベルになれば、第１のｎチャネル電界効果トランジスタＦＥＴ１がオフし、第２のｎチャネル電界効果トランジスタＦＥＴ２がオンし、ノードＶｔは基準電位（グランド電位）に接続される。ノードＶｔの電圧は、インダクタＬ１及び容量Ｃ１により平滑化され、直流の出力電圧Ｖｏｕｔとなる。出力電圧Ｖｏｕｔは、フィードバック電圧ＦＢ１としてフィードバックされる。 FIG. 17 is a circuit diagram showing a configuration example of a step-down DC-DC converter (switching regulator). The error amplifier ERA1 compares the voltage obtained by dividing the feedback voltage FB1 by the resistors R1 and R2 with the DC voltage e1, and outputs the comparison result to a PWM (pulse width modulation) comparator 1702. The PWM comparator 1702 compares the output signal of the error amplifier ERA1 and the output triangular wave signal of the triangular wave oscillator 1701, and outputs the first control signal VQ and the second control signal VQb. The control signals VQ and VQb are signals that are logically inverted from each other. Specifically, the PWM comparator 1702 sets the first control signal VQ to the low level and the second control signal VQb to the high level when the voltage at the negative terminal of the error amplifier ERA1 becomes higher than the DC voltage e1, and the error amplifier When the voltage at the minus terminal of ERA1 becomes lower than the DC voltage e1, the first control signal VQ is set to the high level and the second control signal VQb is set to the low level. When the first control signal VQ is at a high level and the second control signal VQb is at a low level, the first n-channel field effect transistor FET1 is turned on, the second n-channel field effect transistor FET2 is turned off, and the node Vt is connected to the DC voltage Vin. On the other hand, when the first control signal VQ is at a low level and the second control signal VQb is at a high level, the first n-channel field effect transistor FET1 is turned off, and the second n-channel field effect transistor FET2 is turned on. The node Vt is connected to the reference potential (ground potential). The voltage of the node Vt is smoothed by the inductor L1 and the capacitor C1, and becomes a DC output voltage Vout. The output voltage Vout is fed back as the feedback voltage FB1.

また、下記の特許文献１には、入力された電圧を所定の定電圧に変換して出力端から出力するスイッチングレギュレータにおいて、制御電極に入力された制御信号に応じてスイッチングし、前記入力電圧の出力制御を行うスイッチングトランジスタと、該スイッチングトランジスタから出力された電圧を平滑して前記出力端に出力する平滑回路部と、前記出力端の電圧が所定の電圧になるように、外部から入力されたクロック信号に同期して前記スイッチングトランジスタに対するスイッチング制御を行う制御回路部と、前記クロック信号が入力されているか否かの検出を行うクロック信号検出回路部と、を備えたスイッチングレギュレータが記載されている。前記クロック信号検出回路部は、前記クロック信号の入力が停止したことを検出すると、前記制御回路部に対して、動作を停止させて消費電力を低減させるスタンバイ動作を行わせ前記スイッチングトランジスタをオフさせる。 Further, in Patent Document 1 below, in a switching regulator that converts an input voltage into a predetermined constant voltage and outputs it from an output terminal, switching is performed according to a control signal input to a control electrode, and the input voltage A switching transistor that performs output control, a smoothing circuit that smoothes a voltage output from the switching transistor and outputs the smoothed voltage to the output terminal, and an external input so that the voltage at the output terminal becomes a predetermined voltage A switching regulator including a control circuit unit that performs switching control on the switching transistor in synchronization with a clock signal and a clock signal detection circuit unit that detects whether or not the clock signal is input is described. . When the clock signal detection circuit unit detects that the input of the clock signal is stopped, the control circuit unit performs a standby operation to stop the operation and reduce power consumption, thereby turning off the switching transistor. .

特開２００６−１０１６６３号公報JP 2006-101663 A

上記のＤＣ−ＤＣコンバータにおいて、出力電圧Ｖｏｕｔは、直流電圧ｅ１に依存する。しかし、直流電圧ｅ１は、半導体ばらつき等により誤差が生じる。直流電圧ｅ１の調整は、困難である。そのため、出力電圧Ｖｏｕｔを所定値に制御することが困難である。 In the DC-DC converter described above, the output voltage Vout depends on the DC voltage e1. However, the DC voltage e1 has an error due to semiconductor variations. Adjustment of the DC voltage e1 is difficult. For this reason, it is difficult to control the output voltage Vout to a predetermined value.

本発明の目的は、容易に出力電圧を調整することができるＤＣ−ＤＣコンバータ及び制御回路を提供することである。 An object of the present invention is to provide a DC-DC converter and a control circuit that can easily adjust an output voltage.

本発明のＤＣ−ＤＣコンバータは、フィードバック電圧を基に制御される周波数の信号を生成する第１の電圧制御発振器と、前記第１の電圧制御発振器により生成される信号を分周して出力する第１の分周器と、信号を生成する信号生成回路と、前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号を基に第１及び第２の制御信号を生成する制御回路と、第１の直流電圧及び基準電位間に直列に接続され、それぞれ前記第１及び第２の制御信号により制御される第１及び第２のスイッチングトランジスタと、前記第１及び第２のスイッチングトランジスタから出力される電圧を平滑化して出力電圧を生成し、前記出力電圧を前記フィードバック電圧として前記第１の電圧制御発振器に出力する平滑化回路とを有することを特徴とする。 The DC-DC converter of the present invention divides and outputs a first voltage-controlled oscillator that generates a signal having a frequency controlled based on a feedback voltage, and a signal generated by the first voltage-controlled oscillator. First and second control signals based on a first frequency divider, a signal generation circuit that generates a signal, a signal output from the first frequency divider, and a signal generated by the signal generation circuit A first and second switching transistors connected in series between a first DC voltage and a reference potential and controlled by the first and second control signals, respectively, A smoothing circuit that smoothes the voltage output from the second switching transistor to generate an output voltage, and outputs the output voltage as the feedback voltage to the first voltage-controlled oscillator. And wherein the Rukoto.

また、本発明の制御回路は、ＤＣ−ＤＣコンバータの出力を制御する制御回路であって、フィードバック電圧を基に制御される周波数の信号を生成する第１の電圧制御発振器と、前記第１の電圧制御発振器により生成される信号を分周して出力する第１の分周器と、信号を生成する信号生成回路とを有し、前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号を基に第１及び第２の制御信号を生成することを特徴とする。 The control circuit of the present invention is a control circuit that controls the output of the DC-DC converter, and includes a first voltage-controlled oscillator that generates a signal having a frequency controlled based on a feedback voltage, A first frequency divider that divides and outputs a signal generated by the voltage-controlled oscillator; and a signal generation circuit that generates a signal; and the signal output by the first frequency divider and the signal The first and second control signals are generated based on the signal generated by the generation circuit.

第１の分周器の分周値を変更することにより、容易に出力電圧を所定値に調整することができる。 By changing the frequency division value of the first frequency divider, the output voltage can be easily adjusted to a predetermined value.

（第１の実施形態）
図１は本発明の第１の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図であり、図５はそのＤＣ−ＤＣコンバータの動作例を示すタイミングチャートである。制御部１００は、第１の電圧制御発振器（ＶＣＯ）１０１、第１の分周器１０２、制御回路１０３及び信号生成回路１０４を有する。第１の電圧制御発振器１０１は、フィードバック電圧ＦＢ１を基に制御される周波数のパルス信号Ｖａを生成する。その詳細は、後に図２を参照しながら説明する。第１の分周器１０２は、第１の電圧制御発振器１０１により生成されるパルス信号Ｖａを分周してパルス信号Ｖ１を出力する。図５の場合、第１の分周器１０２は、例えばパルス信号Ｖａを８分周してパルス信号Ｖ１を生成している。第１の分周器１０２の詳細は、後に図３を参照しながら説明する。信号生成回路１０４は、例えば発振器であり、パルス信号Ｖ２を生成する。制御回路１０３は、第１の分周器１０２により出力されるパルス信号Ｖ１及び信号生成回路１０４により生成されるパルス信号Ｖ２を基に第１の制御信号ＶＱ及び第２の制御信号ＶＱｂを生成する。第１の制御信号ＶＱは、信号生成回路１０４の出力信号Ｖ２の立ち上がりにより立ち上がり、第１の分周回路１０２の出力信号Ｖ１の立ち上がりにより立ち下がる。第２の制御信号ＶＱｂは、第１の制御信号ＶＱに対して論理反転した信号である。制御回路１０３の詳細は、後に図４を参照しながら説明する。 (First embodiment)
FIG. 1 is a circuit diagram showing a configuration example of a step-down DC-DC converter (switching regulator) according to the first embodiment of the present invention, and FIG. 5 is a timing chart showing an operation example of the DC-DC converter. The control unit 100 includes a first voltage controlled oscillator (VCO) 101, a first frequency divider 102, a control circuit 103, and a signal generation circuit 104. The first voltage controlled oscillator 101 generates a pulse signal Va having a frequency controlled based on the feedback voltage FB1. Details thereof will be described later with reference to FIG. The first frequency divider 102 divides the pulse signal Va generated by the first voltage controlled oscillator 101 and outputs a pulse signal V1. In the case of FIG. 5, the first frequency divider 102 divides the pulse signal Va, for example, by 8 to generate the pulse signal V1. Details of the first frequency divider 102 will be described later with reference to FIG. The signal generation circuit 104 is an oscillator, for example, and generates a pulse signal V2. The control circuit 103 generates the first control signal VQ and the second control signal VQb based on the pulse signal V1 output from the first frequency divider 102 and the pulse signal V2 generated by the signal generation circuit 104. . The first control signal VQ rises when the output signal V2 of the signal generation circuit 104 rises and falls when the output signal V1 of the first frequency divider circuit 102 rises. The second control signal VQb is a signal obtained by logically inverting the first control signal VQ. Details of the control circuit 103 will be described later with reference to FIG.

第１のｎチャネル電界効果トランジスタ（スイッチングトランジスタ）ＦＥＴ１及び第２のｎチャネル電界効果トランジスタ（スイッチングトランジスタ）ＦＥＴ２は、第１の直流電圧Ｖｉｎ及び基準電位（グランド電位）間に直列に接続される。第１の電界効果トランジスタＦＥＴ１は、ゲートが第１の制御信号ＶＱに接続され、ドレインが第１の直流電圧Ｖｉｎの端子に接続され、ソースがノードＶｔに接続される。第２の電界効果トランジスタＦＥＴ２は、ゲートが第２の制御信号ＶＱｂに接続され、ドレインがノードＶｔに接続され、ソースが基準電位（グランド電位）に接続される。第１の電界効果トランジスタＦＥＴ１は第１の制御信号ＶＱにより制御され、第２の電界効果トランジスタＦＥＴ２は第２の制御信号ＶＱｂにより制御される。第１の制御信号ＶＱがハイレベル及び第２の制御信号ＶＱｂがローレベルになれば、第１の電界効果トランジスタＦＥＴ１がオンし、第２の電界効果トランジスタＦＥＴ２がオフし、ノードＶｔは直流電圧Ｖｉｎに接続される。これに対し、第１の制御信号ＶＱがローレベル及び第２の制御信号ＶＱｂがハイレベルになれば、第１の電界効果トランジスタＦＥＴ１がオフし、第２の電界効果トランジスタＦＥＴ２がオンし、ノードＶｔは基準電位（グランド電位）に接続される。 The first n-channel field effect transistor (switching transistor) FET1 and the second n-channel field effect transistor (switching transistor) FET2 are connected in series between the first DC voltage Vin and the reference potential (ground potential). The first field effect transistor FET1 has a gate connected to the first control signal VQ, a drain connected to the terminal of the first DC voltage Vin, and a source connected to the node Vt. The second field effect transistor FET2 has a gate connected to the second control signal VQb, a drain connected to the node Vt, and a source connected to a reference potential (ground potential). The first field effect transistor FET1 is controlled by the first control signal VQ, and the second field effect transistor FET2 is controlled by the second control signal VQb. When the first control signal VQ is at a high level and the second control signal VQb is at a low level, the first field effect transistor FET1 is turned on, the second field effect transistor FET2 is turned off, and the node Vt is a DC voltage. Connected to Vin. On the other hand, when the first control signal VQ is at the low level and the second control signal VQb is at the high level, the first field effect transistor FET1 is turned off, the second field effect transistor FET2 is turned on, and the node Vt is connected to a reference potential (ground potential).

インダクタＬ１は、ノードＶｔ及び出力電圧Ｖｏｕｔの端子間に接続される。容量Ｃ１は、出力電圧Ｖｏｕｔの端子及び基準電位（グランド電位）間に接続される。インダクタＬ１及びＣ１は、平滑化回路を構成し、第１の電界効果トランジスタＦＥＴ１及び第２の電界効果トランジスタＦＥＴ２から出力されるノードＶｔの電圧を平滑化して直流の出力電圧Ｖｏｕｔを生成し、出力電圧Ｖｏｕｔをフィードバック電圧ＦＢ１として第１の電圧制御発振器１０１に出力する。 The inductor L1 is connected between the node Vt and the output voltage Vout. The capacitor C1 is connected between the terminal of the output voltage Vout and a reference potential (ground potential). The inductors L1 and C1 constitute a smoothing circuit, and smooth the voltage of the node Vt output from the first field effect transistor FET1 and the second field effect transistor FET2 to generate a DC output voltage Vout. The voltage Vout is output to the first voltage controlled oscillator 101 as the feedback voltage FB1.

図２は第１の電圧制御発振器１０１の入力電圧ＶＣＯＩＮに対する出力信号の周波数ｆＶＣＯを示すグラフであり、図６は図１のＤＣ−ＤＣコンバータが安定状態に移行する動作例を示すタイミングチャートである。期間Ｔ１は、出力電圧Ｖｏｕｔが目標値より高く、信号Ｖ１の周波数が信号Ｖ２の周波数より高い状態の期間である。期間Ｔ２は、出力電圧Ｖｏｕｔが目標値に達し、信号Ｖ１の周波数が信号Ｖ２の周波数と同じ安定状態の期間である。第１の電圧制御発振器１０１は、入力電圧ＶＣＯＩＮが高くなるほど、出力信号の周波数ｆＶＣＯも高くなる。その結果、出力電圧Ｖｏｕｔが目標値よりも高くなると、信号Ｖ１の周波数が信号Ｖ２の周波数より高くなる。これに対して、出力電圧Ｖｏｕｔが目標値よりも低くなると、信号Ｖ１の周波数が信号Ｖ２の周波数より低くなる。やがて、パルス信号Ｖ１及びＶ２の周波数が同じになり、出力電圧Ｖｏｕｔが目標値に収束する。 FIG. 2 is a graph showing the frequency fVCO of the output signal with respect to the input voltage VCOIN of the first voltage controlled oscillator 101, and FIG. 6 is a timing chart showing an operation example in which the DC-DC converter of FIG. 1 shifts to a stable state. . The period T1 is a period in which the output voltage Vout is higher than the target value and the frequency of the signal V1 is higher than the frequency of the signal V2. The period T2 is a stable period in which the output voltage Vout reaches the target value and the frequency of the signal V1 is the same as the frequency of the signal V2. In the first voltage controlled oscillator 101, the higher the input voltage VCOIN, the higher the frequency fVCO of the output signal. As a result, when the output voltage Vout becomes higher than the target value, the frequency of the signal V1 becomes higher than the frequency of the signal V2. On the other hand, when the output voltage Vout becomes lower than the target value, the frequency of the signal V1 becomes lower than the frequency of the signal V2. Eventually, the frequencies of the pulse signals V1 and V2 become the same, and the output voltage Vout converges to the target value.

図３は、第１の分周器１０２を説明するための図である。第１の分周器１０２は、入力信号Ｖａを入力し、入力信号Ｖａを分周値（分周比）Ｒ１〜Ｒ１５で分周した信号Ｖ１及び信号Ｖ１の論理反転信号Ｖ１ｂを出力する。分周値Ｒ１〜Ｒ１５は、１５ビットの分周値である。例えば、Ｒ１が１、Ｒ２〜Ｒ１５が０のとき、分周値Ｒ１〜Ｒ１５は１になる。また、第１の分周器１０２は、ストローブ信号ＣＮＴＲＥＦが入力されると、分周値Ｒ１〜Ｒ１５を内部にセットする。また、第１の分周器１０２は、リセット信号ＰＳＳ及びＲＥＳＥＴを入力すると、内部状態をリセットする。 FIG. 3 is a diagram for explaining the first frequency divider 102. The first frequency divider 102 receives the input signal Va, and outputs a signal V1 obtained by dividing the input signal Va by frequency division values (frequency division ratios) R1 to R15 and a logic inverted signal V1b of the signal V1. The division values R1 to R15 are 15-bit division values. For example, when R1 is 1 and R2 to R15 are 0, the division values R1 to R15 are 1. Further, when the strobe signal CNTREF is input, the first frequency divider 102 sets the frequency division values R1 to R15 therein. Also, the first frequency divider 102 resets the internal state when the reset signals PSS and RESET are input.

図４は、制御回路１０３の構成例を示す回路図である。フリップフロップ４０３は、リセット端子Ｒがインバータ４０１を介して入力信号Ｖ２に接続され、セット端子Ｓがインバータ４０２を介して入力信号Ｖ１に接続される。フリップフロップ４０３の出力端子Ｑ及び／Ｑは、相互に論理反転した信号である。フリップフロップ４０３は、リセット端子Ｒがローレベル及びセット端子Ｓがハイレベルのときに出力端子Ｑがハイレベルになり、リセット端子Ｒがハイレベル及びセット端子Ｓがローレベルのときに出力端子Ｑがローレベルになる。なお、リセット端子Ｒ及びセット端子Ｓの信号が競合するときには、リセット信号Ｒの信号が優先される。偶数個のインバータ４０４は、フリップフロップ４０３の出力端子Ｑの信号を遅延させた遅延信号を論理積（ＡＮＤ）回路４０６に出力する。論理積回路４０６は、インバータ４０４の出力信号とフリップフロップ４０３の出力端子Ｑの信号との論理積信号を出力信号ＶＱとして出力する。また、偶数個のインバータ４０５は、フリップフロップ４０３の出力端子／Ｑの信号を遅延させた遅延信号を論理積回路４０７に出力する。論理積回路４０７は、インバータ４０５の出力信号とフリップフロップ４０３の出力端子／Ｑの信号との論理積信号を出力信号ＶＱｂとして出力する。 FIG. 4 is a circuit diagram illustrating a configuration example of the control circuit 103. In the flip-flop 403, the reset terminal R is connected to the input signal V2 via the inverter 401, and the set terminal S is connected to the input signal V1 via the inverter 402. The output terminals Q and / Q of the flip-flop 403 are signals that are logically inverted from each other. The flip-flop 403 has the output terminal Q at a high level when the reset terminal R is at a low level and the set terminal S is at a high level, and the output terminal Q is at a high level when the reset terminal R is at a high level and the set terminal S is at a low level. Become low level. Note that when the signals of the reset terminal R and the set terminal S compete, the signal of the reset signal R has priority. The even number of inverters 404 outputs a delayed signal obtained by delaying the signal at the output terminal Q of the flip-flop 403 to the logical product (AND) circuit 406. The AND circuit 406 outputs a logical product signal of the output signal of the inverter 404 and the signal of the output terminal Q of the flip-flop 403 as the output signal VQ. The even number of inverters 405 outputs a delayed signal obtained by delaying the signal at the output terminal / Q of the flip-flop 403 to the AND circuit 407. The AND circuit 407 outputs a logical product signal of the output signal of the inverter 405 and the signal of the output terminal / Q of the flip-flop 403 as the output signal VQb.

インバータ４０４，４０５及び論理積回路４０６，４０７は、出力信号ＶＱ及びＶＱｂを同時にハイレベルになる期間をなくすための回路である。この回路により、トランジスタＦＥＴ１及びＦＥＴ２が同時にオンし、トランジスタＦＥＴ１及びＦＥＴ２に短絡電流が流れることを防止することができる。 The inverters 404 and 405 and the AND circuits 406 and 407 are circuits for eliminating a period in which the output signals VQ and VQb are simultaneously at a high level. With this circuit, it is possible to prevent the transistors FET1 and FET2 from being simultaneously turned on and a short-circuit current from flowing through the transistors FET1 and FET2.

以上のように、制御回路１０３は、第１の分周器１０２により出力される信号Ｖ１及び信号生成回路１０４により生成される信号Ｖ２の位相を比較する位相比較回路を有し、前記比較の結果に応じて第１の制御信号ＶＱ及び第２の制御信号ＶＱｂを生成する。 As described above, the control circuit 103 includes the phase comparison circuit that compares the phases of the signal V1 output from the first frequency divider 102 and the signal V2 generated by the signal generation circuit 104, and results of the comparison. In response, the first control signal VQ and the second control signal VQb are generated.

以上のように、本実施形態によれば、第１の分周器１０２の分周値Ｒ１〜Ｒ１５をデジタル的に変更することにより、出力電圧Ｖｏｕｔを容易に所定値に制御することができる。また、分周値Ｒ１〜Ｒ１５のビット数を多くすれば、出力電圧Ｖｏｕｔの微調整も容易である。 As described above, according to the present embodiment, the output voltage Vout can be easily controlled to a predetermined value by digitally changing the division values R1 to R15 of the first frequency divider 102. Further, if the number of bits of the divided values R1 to R15 is increased, fine adjustment of the output voltage Vout is easy.

（第２の実施形態）
図７は、本発明の第２の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。本実施形態は、第１の実施形態（図１）に対して、信号生成回路１０４の代わりに、第２の発振器７０１及び第２の分周器７０２を設けたものである。信号生成回路１０４は、第２の発振器７０１及び第２の分周器７０２により構成することができる。第２の発振器７０１は、パルス信号Ｖｂを生成する。第２の分周器７０２は。第２の発振器７０１により生成されるパルス信号Ｖｂを分周してパルス信号Ｖ２を出力する。第２の分周器７０２は、図３の第１の分周器１０２と同じ構成を有する。第１の分周器１０２及び第２の分周器７０２の分周値を同じ値に設定すれば、第２の発振器７０１が生成するパルス信号Ｖｂは第１の電圧制御発振器１０１が出力するパルス信号Ｖａの目標周波数の信号になり、第２の分周器７０２の出力信号Ｖ２は第１の分周器Ｖ１の目標周波数の信号になる。制御回路１０３が信号Ｖ１及びＶ２を入力する場合の制御回路１０３の構成例は、図４の制御回路１０３と同じである。また、制御回路１０３が信号Ｖ１、Ｖ２、Ｖａ及びＶｂを入力する場合の制御回路１０３の構成例は、後に図９、図１２を参照しながら説明する。その他の点については、本実施形態は第１の実施形態と同じである。 (Second Embodiment)
FIG. 7 is a circuit diagram showing a configuration example of a step-down DC-DC converter (switching regulator) according to the second embodiment of the present invention. In the present embodiment, a second oscillator 701 and a second frequency divider 702 are provided in place of the signal generation circuit 104 in the first embodiment (FIG. 1). The signal generation circuit 104 can be configured with a second oscillator 701 and a second frequency divider 702. The second oscillator 701 generates a pulse signal Vb. The second frequency divider 702 is. The pulse signal Vb generated by the second oscillator 701 is divided to output a pulse signal V2. The second frequency divider 702 has the same configuration as the first frequency divider 102 in FIG. If the frequency division values of the first frequency divider 102 and the second frequency divider 702 are set to the same value, the pulse signal Vb generated by the second oscillator 701 is a pulse output from the first voltage controlled oscillator 101. The signal Va becomes a target frequency signal, and the output signal V2 of the second frequency divider 702 becomes the target frequency signal of the first frequency divider V1. A configuration example of the control circuit 103 when the control circuit 103 inputs the signals V1 and V2 is the same as the control circuit 103 in FIG. A configuration example of the control circuit 103 when the control circuit 103 inputs the signals V1, V2, Va, and Vb will be described later with reference to FIGS. In other respects, the present embodiment is the same as the first embodiment.

（第３の実施形態）
図８は本発明の第３の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図であり、図１０はそのＤＣ−ＤＣコンバータの動作例を示すタイミングチャートである。本実施形態は、第２の実施形態（図７）に対して、第２の発振器７０１の代わりに、第２の電圧制御発振器８０１を設けたものである。第２の発振器７０１は、第２の電圧制御発振器８０１により構成することができる。第２の電圧制御発振器８０１は、第２の直流電圧ｅ１を基に制御される周波数の信号Ｖｂを生成する。図１０の場合、第１の分周器１０２は、パルス信号Ｖａを８分周し、パルス信号Ｖ１を出力する。第２の分周器７０２は、パルス信号Ｖｂを８分周し、パルス信号Ｖ２を出力する。その他の点については、本実施形態は第２の実施形態と同じである。 (Third embodiment)
FIG. 8 is a circuit diagram showing a configuration example of a step-down DC-DC converter (switching regulator) according to the third embodiment of the present invention, and FIG. 10 is a timing chart showing an operation example of the DC-DC converter. In the present embodiment, a second voltage controlled oscillator 801 is provided instead of the second oscillator 701 with respect to the second embodiment (FIG. 7). The second oscillator 701 can be configured by a second voltage controlled oscillator 801. The second voltage controlled oscillator 801 generates a signal Vb having a frequency controlled based on the second DC voltage e1. In the case of FIG. 10, the first frequency divider 102 divides the pulse signal Va by 8 and outputs the pulse signal V1. The second frequency divider 702 divides the pulse signal Vb by 8 and outputs the pulse signal V2. In other respects, the present embodiment is the same as the second embodiment.

図１１は、本実施形態によるＤＣ−ＤＣコンバータが安定状態に移行する動作例を示すタイミングチャートである。期間Ｔ１は、出力電圧Ｖｏｕｔが目標値より高く、信号Ｖ１の周波数が信号Ｖ２の周波数より高い状態の期間である。期間Ｔ２は、出力電圧Ｖｏｕｔが目標値に達し、信号Ｖ１の周波数が信号Ｖ２の周波数と同じ安定状態の期間である。 FIG. 11 is a timing chart showing an operation example in which the DC-DC converter according to the present embodiment shifts to a stable state. The period T1 is a period in which the output voltage Vout is higher than the target value and the frequency of the signal V1 is higher than the frequency of the signal V2. The period T2 is a stable period in which the output voltage Vout reaches the target value and the frequency of the signal V1 is the same as the frequency of the signal V2.

第２の電圧制御発振器８０１は第１の電圧制御発振器１０１と同じ構成を有し、第２の分周器７０２は第１の分周器１０２と同じ構成を有する。第１の分周器１０２の分周値Ｒ１〜Ｒ１５及び第２の分周器７０２の分周値Ｒ１〜Ｒ１５が同じ値の場合、信号Ｖａ及びＶｂは相互に同じ周波数になり、信号Ｖ１及びＶ２は相互に同じ周波数になり、出力電圧Ｖｏｕｔは第２の直流電圧ｅ１と同じ電圧になるように収束する。 The second voltage controlled oscillator 801 has the same configuration as the first voltage controlled oscillator 101, and the second frequency divider 702 has the same configuration as the first frequency divider 102. When the divided values R1 to R15 of the first divider 102 and the divided values R1 to R15 of the second divider 702 have the same value, the signals Va and Vb have the same frequency, and the signal V1 and V2 has the same frequency, and the output voltage Vout converges to be the same voltage as the second DC voltage e1.

図９は、図７及び図８の制御回路１０３の構成例を示す回路図である。以下、図９の制御回路１０３が図４の制御回路１０３と異なる点を説明する。制御回路１０３は、信号Ｖ１及びＶ２の他に、信号Ｖａ及びＶｂを入力する。信号Ｖａは、フリップフロップ９０２のクロック端子ＣＫに入力される。信号Ｖｂは、フリップフロップ９０１のクロック端子ＣＫに入力される。フリップフロップ９０１及び９０２の入力端子Ｄとリセット端子Ｒは、電源電圧（ハイレベル）に接続される。フリップフロップ９０１のセット端子Ｓにはインバータ４０１を介して入力信号Ｖ２が入力される。フリップフロップ９０２のセット端子Ｓにはインバータ４０２を介して入力信号Ｖ１が入力される。フリップフロップ４０３のリセット端子Ｒにはフリップフロップ９０１の出力端子Ｑが接続され、セット端子Ｓにはフリップフロップ９０２の出力端子Ｑが接続される。その他の点については、図９の制御回路１０３は、図４の制御回路１０３と同じである。 FIG. 9 is a circuit diagram illustrating a configuration example of the control circuit 103 in FIGS. 7 and 8. Hereinafter, differences between the control circuit 103 in FIG. 9 and the control circuit 103 in FIG. 4 will be described. The control circuit 103 inputs signals Va and Vb in addition to the signals V1 and V2. The signal Va is input to the clock terminal CK of the flip-flop 902. The signal Vb is input to the clock terminal CK of the flip-flop 901. The input terminal D and the reset terminal R of the flip-flops 901 and 902 are connected to a power supply voltage (high level). An input signal V <b> 2 is input to the set terminal S of the flip-flop 901 through the inverter 401. An input signal V 1 is input to the set terminal S of the flip-flop 902 through the inverter 402. The output terminal Q of the flip-flop 901 is connected to the reset terminal R of the flip-flop 403, and the output terminal Q of the flip-flop 902 is connected to the set terminal S. In other respects, the control circuit 103 in FIG. 9 is the same as the control circuit 103 in FIG.

図１２は、図７及び図８の制御回路１０３の他の構成例を示す回路図である。以下、図１２の制御回路１０３が図９の制御回路１０３と異なる点を説明する。アップカウンタ１２０１は、パルス信号Ｖｂのパルス数をカウントする。アップカウンタ１２０２は、パルス信号Ｖａのパルス数をカウントする。減算器１２０３は、アップカウンタ１２０１のカウント値からアップカウンタ１２０２のカウント値を減算して出力する。これにより、信号Ｖａ及びＶｂのパルス数（周波数）を比較することができる。判定回路１２０４は、減算器１２０３の出力値に応じて、フリップフロップ４０３のリセット端子Ｒ及びセット端子Ｓに信号を出力する。信号Ｖａが信号Ｖｂよりパルス数が少なければ、判定回路１２０４は、フリップフロップ４０３のセット端子Ｓをハイレベルにし、信号ＶＱをハイレベルにする。これに対し、信号Ｖａが信号Ｖｂよりパルス数が多ければ、判定回路１２０４は、フリップフロップ４０３のリセット端子Ｒをハイレベルにし、信号ＶＱをローレベルにする。また、信号Ｖａが信号Ｖｂとパルス数が同じであれば、判定回路１２０４は、図９と同様に、フリップフロップ９０１の出力端子Ｑをフリップフロップ４０３のリセット端子Ｒに接続し、フリップフロップ９０２の出力端子Ｑをフリップフロップ４０３のセット端子Ｓに接続する。 FIG. 12 is a circuit diagram showing another configuration example of the control circuit 103 shown in FIGS. Hereinafter, differences between the control circuit 103 in FIG. 12 and the control circuit 103 in FIG. 9 will be described. The up counter 1201 counts the number of pulses of the pulse signal Vb. The up counter 1202 counts the number of pulses of the pulse signal Va. The subtractor 1203 subtracts the count value of the up counter 1202 from the count value of the up counter 1201 and outputs the result. Thereby, the number of pulses (frequency) of the signals Va and Vb can be compared. The determination circuit 1204 outputs a signal to the reset terminal R and the set terminal S of the flip-flop 403 according to the output value of the subtractor 1203. If the signal Va has fewer pulses than the signal Vb, the determination circuit 1204 sets the set terminal S of the flip-flop 403 to the high level and sets the signal VQ to the high level. On the other hand, if the signal Va has more pulses than the signal Vb, the determination circuit 1204 sets the reset terminal R of the flip-flop 403 to the high level and sets the signal VQ to the low level. If the signal Va has the same number of pulses as the signal Vb, the determination circuit 1204 connects the output terminal Q of the flip-flop 901 to the reset terminal R of the flip-flop 403, as in FIG. The output terminal Q is connected to the set terminal S of the flip-flop 403.

以上のように、制御回路１０３は、第１の分周器１０２により出力される信号Ｖ１及び第２の分周器７０２により出力される信号Ｖ２の位相を比較する位相比較回路と、第１の電圧制御発振器１０１により生成される信号Ｖａ及び第２の発振器７０１（又は第２の電圧制御発振器８０１）により生成される信号Ｖｂの周波数を比較する周波数比較回路とを有し、前記位相比較回路及び前記周波数比較回路の比較の結果に応じて第１の制御信号ＶＱ及び第２の制御信号ＶＱｂを生成する。 As described above, the control circuit 103 includes the phase comparison circuit that compares the phases of the signal V1 output from the first frequency divider 102 and the signal V2 output from the second frequency divider 702, and the first comparison circuit. A frequency comparison circuit that compares the frequency of the signal Va generated by the voltage controlled oscillator 101 and the frequency of the signal Vb generated by the second oscillator 701 (or the second voltage controlled oscillator 801), and the phase comparison circuit and A first control signal VQ and a second control signal VQb are generated according to the comparison result of the frequency comparison circuit.

アップカウンタ１２０１，１２０２及び減算器１２０３は、周波数比較回路を構成する。周波数比較回路を設けることにより、出力電圧Ｖｏｕｔを高速に目標値に収束させることができる。 The up counters 1201 and 1202 and the subtracter 1203 constitute a frequency comparison circuit. By providing the frequency comparison circuit, the output voltage Vout can be converged to the target value at high speed.

（第４の実施形態）
図１３は、本発明の第４の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。本実施形態は、第３の実施形態（図８）に対して、制御部１００内にコントロール部１３０１を設けたものである。以下、本実施形態が第３の実施形態と異なる点を説明する。コントロール部１３０１は、外部信号に応じて、第１の分周器１０２及び第２の分周器７０２の分周値Ｒ１〜Ｒ１５を設定するための設定部である。第１の分周器１０２の分周値Ｒ１〜Ｒ１５と第２の分周器７０２の分周値Ｒ１〜Ｒ１５とは同じ値でも異なる値でもよい。コントロール部１３０１を設けることにより、外部から分周器１０２及び７０２の分周値Ｒ１〜Ｒ１５を変更できるので、容易に出力電圧Ｖｏｕｔを調整することができる。 (Fourth embodiment)
FIG. 13 is a circuit diagram showing a configuration example of a step-down DC-DC converter (switching regulator) according to the fourth embodiment of the present invention. In the present embodiment, a control unit 1301 is provided in the control unit 100 with respect to the third embodiment (FIG. 8). Hereinafter, differences of the present embodiment from the third embodiment will be described. The control unit 1301 is a setting unit for setting the division values R1 to R15 of the first frequency divider 102 and the second frequency divider 702 according to an external signal. The frequency division values R1 to R15 of the first frequency divider 102 and the frequency division values R1 to R15 of the second frequency divider 702 may be the same value or different values. By providing the control unit 1301, the frequency division values R1 to R15 of the frequency dividers 102 and 702 can be changed from the outside, so that the output voltage Vout can be easily adjusted.

（第５の実施形態）
図１４は、本発明の第５の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。本実施形態は、第３の実施形態（図８）に対して、制御部１００内にメモリ１４０１を設けたものである。以下、本実施形態が第３の実施形態と異なる点を説明する。メモリ１４０１は、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ又はＤＲＡＭであり、第１の分周器１０２の分周値Ｒ１〜Ｒ１５及び第２の分周器７０２の分周値Ｒ１〜Ｒ１５を記憶する。第１の分周器１０２の分周値Ｒ１〜Ｒ１５と第２の分周器７０２の分周値Ｒ１〜Ｒ１５とは同じ値でも異なる値でもよい。第１の分周器１０２及び第２の分周器７０２は、メモリ１４０１に記憶されている分周値Ｒ１〜Ｒ１５に応じて分周を行う。 (Fifth embodiment)
FIG. 14 is a circuit diagram showing a configuration example of a step-down DC-DC converter (switching regulator) according to the fifth embodiment of the present invention. In the present embodiment, a memory 1401 is provided in the control unit 100 with respect to the third embodiment (FIG. 8). Hereinafter, differences of the present embodiment from the third embodiment will be described. The memory 1401 is, for example, EPROM, EEPROM, flash memory, or DRAM, and stores the frequency division values R1 to R15 of the first frequency divider 102 and the frequency division values R1 to R15 of the second frequency divider 702. The frequency division values R1 to R15 of the first frequency divider 102 and the frequency division values R1 to R15 of the second frequency divider 702 may be the same value or different values. The first frequency divider 102 and the second frequency divider 702 perform frequency division according to the frequency division values R1 to R15 stored in the memory 1401.

（第６の実施形態）
図１５は、本発明の第６の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。本実施形態は、第３の実施形態（図８）に対して、第１の分周器１０２のリセット端子が第２の分周器７０２の出力端子に接続されている点が異なる。以下、本実施形態が第３の実施形態と異なる点を説明する。第１の分周器１０２は、第２の分周器７０２により出力される信号Ｖ２に応じてリセットする。第１の分周器１０２のリセット信号は、図３のリセット信号ＰＳＳ及びＲＥＳＥＴである。 (Sixth embodiment)
FIG. 15 is a circuit diagram showing a configuration example of a step-down DC-DC converter (switching regulator) according to the sixth embodiment of the present invention. This embodiment is different from the third embodiment (FIG. 8) in that the reset terminal of the first frequency divider 102 is connected to the output terminal of the second frequency divider 702. Hereinafter, differences of the present embodiment from the third embodiment will be described. The first frequency divider 102 is reset in accordance with the signal V2 output from the second frequency divider 702. The reset signals of the first frequency divider 102 are the reset signals PSS and RESET in FIG.

図１６は、本実施形態によるＤＣ−ＤＣコンバータの動作例を示すタイミングチャートである。第１の分周器１０２は、例えば、パルス信号Ｖａを５分周し、パルス信号Ｖ１を出力する。第２の分周器７０２は、例えば、パルス信号Ｖｂを１０分周し、パルス信号Ｖ２を出力する。例えば、第２の分周器７０２の分周値は、第１の分周器１０２の分周値の２倍である。第１の分周器１０２は、第２の分周器７０２の出力信号Ｖ２のパルスに応じてリセットされ、信号Ｖ１としてパルスを出力する。第２の分周器７０２の出力信号Ｖ２に応じて第１の分周器１０２をリセットすることにより、出力電圧Ｖｏｕｔを高速に目標値に収束させることができる。 FIG. 16 is a timing chart showing an operation example of the DC-DC converter according to the present embodiment. For example, the first frequency divider 102 divides the pulse signal Va by 5 and outputs the pulse signal V1. For example, the second frequency divider 702 divides the pulse signal Vb by 10 and outputs the pulse signal V2. For example, the frequency division value of the second frequency divider 702 is twice the frequency division value of the first frequency divider 102. The first frequency divider 102 is reset according to the pulse of the output signal V2 of the second frequency divider 702, and outputs a pulse as the signal V1. By resetting the first frequency divider 102 according to the output signal V2 of the second frequency divider 702, the output voltage Vout can be converged to the target value at high speed.

以上のように、第１〜第６の実施形態によれば、第１の電圧制御発振器１０１を使用し、電圧を周波数に変換した後、制御回路１０３で位相比較を行い、その比較結果に応じた制御信号ＶＱ及びＶＱｂで電界効果トランジスタＦＥＴ１及びＦＥＴ２を制御することにより出力電圧Ｖｏｕｔを生成する。利点としては、電圧制御発振器１０１及び／又は８０１以降の制御は、デジタル制御が可能となり、制御しやすくなる。例えば、分周器１０２及び／又は７０２の分周値を変更することにより、出力電圧Ｖｏｕｔを変更したり、ＰＦＭ（パルス周波数変調）制御もできる。また、分周値を設定する方法としてＥＰＲＯＭやフラッシュメモリ等のメモリ１４０１を搭載しておき、半導体ばらつきに応じて、分周値を調整するといった微調整も容易に行うことが可能となる。 As described above, according to the first to sixth embodiments, the first voltage controlled oscillator 101 is used to convert the voltage into the frequency, and then the phase comparison is performed by the control circuit 103, and the comparison result is obtained. The output voltage Vout is generated by controlling the field effect transistors FET1 and FET2 with the control signals VQ and VQb. As an advantage, the voltage control oscillator 101 and / or the control after 801 can be digitally controlled and easily controlled. For example, the output voltage Vout can be changed or PFM (pulse frequency modulation) control can be performed by changing the frequency division value of the frequency divider 102 and / or 702. Further, as a method of setting the frequency division value, a memory 1401 such as an EPROM or a flash memory is mounted, and fine adjustment such as adjusting the frequency division value according to semiconductor variations can be easily performed.

第１〜第６の実施形態は、デジタル的に制御が可能となり、出力電圧Ｖｏｕｔの調整が容易となる。また、半導体デバイスのばらつきに対する微調整をソフトウエア的に設定変更することで対処が可能となる。例えば、基準電圧である第２の直流電圧ｅ１のずれや第１の電圧制御発振器１０１と第２の電圧制御発振器８０１の相対ばらつきに対して微調整が可能となる。 The first to sixth embodiments can be digitally controlled, and the output voltage Vout can be easily adjusted. Further, it is possible to cope with the fine adjustment to the variation of the semiconductor device by changing the setting by software. For example, it is possible to finely adjust the deviation of the second DC voltage e1 as the reference voltage and the relative variation between the first voltage controlled oscillator 101 and the second voltage controlled oscillator 801.

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

本発明の実施形態は、例えば以下のように種々の適用が可能である。 The embodiment of the present invention can be applied in various ways as follows, for example.

（付記１）
フィードバック電圧を基に制御される周波数の信号を生成する第１の電圧制御発振器と、
前記第１の電圧制御発振器により生成される信号を分周して出力する第１の分周器と、
信号を生成する信号生成回路と、
前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号を基に第１及び第２の制御信号を生成する制御回路と、
第１の直流電圧及び基準電位間に直列に接続され、それぞれ前記第１及び第２の制御信号により制御される第１及び第２のスイッチングトランジスタと、
前記第１及び第２のスイッチングトランジスタから出力される電圧を平滑化して出力電圧を生成し、前記出力電圧を前記フィードバック電圧として前記第１の電圧制御発振器に出力する平滑化回路と
を有することを特徴とするＤＣ−ＤＣコンバータ。
（付記２）
前記信号生成回路は、
信号を生成する第２の発振器と、
前記第２の発振器により生成される信号を分周して出力する第２の分周器とを有することを特徴とする付記１記載のＤＣ−ＤＣコンバータ。
（付記３）
前記第２の発振器は、第２の直流電圧を基に制御される周波数の信号を生成する第２の電圧制御発振器を有することを特徴とする付記２記載のＤＣ−ＤＣコンバータ。
（付記４）
前記制御回路は、前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号の位相を比較する位相比較回路を有し、前記比較の結果に応じて前記第１及び第２の制御信号を生成することを特徴とする付記１〜３のいずれか１項に記載のＤＣ−ＤＣコンバータ。
（付記５）
前記制御回路は、
前記第１の分周器により出力される信号及び前記第２の分周器により出力される信号の位相を比較する位相比較回路と、
前記第１の電圧制御発振器により生成される信号及び前記第２の発振器により生成される信号の周波数を比較する周波数比較回路とを有し、
前記位相比較回路及び前記周波数比較回路の比較の結果に応じて前記第１及び第２の制御信号を生成することを特徴とする付記２又は３記載のＤＣ−ＤＣコンバータ。
（付記６）
さらに、前記第１の分周器の分周値を設定するための設定部を有することを特徴とする付記１〜５のいずれか１項に記載のＤＣ−ＤＣコンバータ。
（付記７）
さらに、前記第１の分周器の分周値を記憶するメモリを有し、
前記第１の分周器は、前記メモリに記憶されている分周値に応じて分周を行うことを特徴とする付記１〜５のいずれか１項に記載のＤＣ−ＤＣコンバータ。
（付記８）
前記第１の分周器は、前記第２の分周器により出力される信号に応じてリセットすることを特徴とする付記２又は３記載のＤＣ−ＤＣコンバータ。
（付記９）
ＤＣ−ＤＣコンバータの出力を制御する制御回路であって、
フィードバック電圧を基に制御される周波数の信号を生成する第１の電圧制御発振器と、
前記第１の電圧制御発振器により生成される信号を分周して出力する第１の分周器と、
信号を生成する信号生成回路とを有し、
前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号を基に第１及び第２の制御信号を生成することを特徴とする制御回路。 (Appendix 1)
A first voltage controlled oscillator that generates a signal having a frequency controlled based on a feedback voltage;
A first frequency divider for dividing and outputting a signal generated by the first voltage controlled oscillator;
A signal generation circuit for generating a signal;
A control circuit for generating first and second control signals based on a signal output from the first frequency divider and a signal generated by the signal generation circuit;
First and second switching transistors connected in series between a first DC voltage and a reference potential and controlled by the first and second control signals, respectively;
A smoothing circuit that smoothes voltages output from the first and second switching transistors to generate an output voltage, and outputs the output voltage as the feedback voltage to the first voltage-controlled oscillator. DC-DC converter characterized.
(Appendix 2)
The signal generation circuit includes:
A second oscillator for generating a signal;
The DC-DC converter according to claim 1, further comprising a second frequency divider that divides and outputs a signal generated by the second oscillator.
(Appendix 3)
The DC-DC converter according to appendix 2, wherein the second oscillator includes a second voltage controlled oscillator that generates a signal having a frequency controlled based on a second DC voltage.
(Appendix 4)
The control circuit includes a phase comparison circuit that compares the phase of the signal output from the first frequency divider and the signal generated by the signal generation circuit, and the first and 4. The DC-DC converter according to any one of appendices 1 to 3, wherein the second control signal is generated.
(Appendix 5)
The control circuit includes:
A phase comparison circuit that compares the phase of the signal output from the first divider and the signal output from the second divider;
A frequency comparison circuit that compares the frequency of the signal generated by the first voltage controlled oscillator and the frequency of the signal generated by the second oscillator;
The DC-DC converter according to appendix 2 or 3, wherein the first and second control signals are generated in accordance with a comparison result of the phase comparison circuit and the frequency comparison circuit.
(Appendix 6)
The DC-DC converter according to any one of appendices 1 to 5, further comprising a setting unit for setting a frequency division value of the first frequency divider.
(Appendix 7)
And a memory for storing a frequency division value of the first frequency divider.
The DC-DC converter according to any one of appendices 1 to 5, wherein the first frequency divider performs frequency division according to a frequency division value stored in the memory.
(Appendix 8)
The DC-DC converter according to appendix 2 or 3, wherein the first frequency divider is reset in accordance with a signal output from the second frequency divider.
(Appendix 9)
A control circuit for controlling the output of a DC-DC converter,
A first voltage controlled oscillator that generates a signal having a frequency controlled based on a feedback voltage;
A first frequency divider for dividing and outputting a signal generated by the first voltage controlled oscillator;
A signal generation circuit for generating a signal,
A control circuit that generates a first control signal and a second control signal based on a signal output from the first frequency divider and a signal generated by the signal generation circuit.

本発明の第１の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。1 is a circuit diagram illustrating a configuration example of a step-down DC-DC converter (switching regulator) according to a first embodiment of the present invention. 第１の電圧制御発振器の入力電圧に対する出力信号の周波数を示すグラフである。It is a graph which shows the frequency of the output signal with respect to the input voltage of a 1st voltage controlled oscillator. 第１の分周器を説明するための図である。It is a figure for demonstrating a 1st frequency divider. 制御回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of a control circuit. 図１のＤＣ−ＤＣコンバータの動作例を示すタイミングチャートである。3 is a timing chart illustrating an operation example of the DC-DC converter of FIG. 1. 図１のＤＣ−ＤＣコンバータが安定状態に移行する動作例を示すタイミングチャートである。2 is a timing chart illustrating an operation example in which the DC-DC converter of FIG. 1 shifts to a stable state. 本発明の第２の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the pressure | voltage fall type DC-DC converter (switching regulator) by the 2nd Embodiment of this invention. 本発明の第３の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the pressure | voltage fall type DC-DC converter (switching regulator) by the 3rd Embodiment of this invention. 図７及び図８の制御回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the control circuit of FIG.7 and FIG.8. 図８のＤＣ−ＤＣコンバータの動作例を示すタイミングチャートである。It is a timing chart which shows the operation example of the DC-DC converter of FIG. 図８のＤＣ−ＤＣコンバータが安定状態に移行する動作例を示すタイミングチャートである。It is a timing chart which shows the operation example which the DC-DC converter of FIG. 8 transfers to a stable state. 図７及び図８の制御回路の他の構成例を示す回路図である。FIG. 9 is a circuit diagram illustrating another configuration example of the control circuit of FIGS. 7 and 8. 本発明の第４の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the pressure | voltage fall type DC-DC converter (switching regulator) by the 4th Embodiment of this invention. 本発明の第５の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the pressure | voltage fall type DC-DC converter (switching regulator) by the 5th Embodiment of this invention. 本発明の第６の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the pressure | voltage fall type DC-DC converter (switching regulator) by the 6th Embodiment of this invention. 図１５のＤＣ−ＤＣコンバータの動作例を示すタイミングチャートである。16 is a timing chart showing an operation example of the DC-DC converter of FIG. 15. 降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。It is a circuit diagram which shows the structural example of a pressure | voltage fall type DC-DC converter (switching regulator).

Explanation of symbols

１００制御部
１０１第１の電圧制御発振器
１０２第１の分周器
１０３制御回路
１０４信号生成回路
７０１第２の発振器
７０２第２の分周器
８０１第２の電圧制御発振器
１３０１コントロール部
１４０１メモリ 100 control unit 101 first voltage controlled oscillator 102 first frequency divider 103 control circuit 104 signal generation circuit 701 second oscillator 702 second frequency divider 801 second voltage controlled oscillator 1301 control unit 1401 memory

Claims

A first voltage controlled oscillator that generates a signal having a frequency controlled based on a feedback voltage;
A first frequency divider for dividing and outputting a signal generated by the first voltage controlled oscillator;
A signal generation circuit for generating a signal;
A control circuit for generating first and second control signals based on a signal output from the first frequency divider and a signal generated by the signal generation circuit;
First and second switching transistors connected in series between a first DC voltage and a reference potential and controlled by the first and second control signals, respectively;
A smoothing circuit that smoothes voltages output from the first and second switching transistors to generate an output voltage, and outputs the output voltage as the feedback voltage to the first voltage-controlled oscillator. DC-DC converter characterized.

The signal generation circuit includes:
A second oscillator for generating a signal;
2. The DC-DC converter according to claim 1, further comprising a second frequency divider that divides and outputs a signal generated by the second oscillator.

The control circuit includes a phase comparison circuit that compares the phase of the signal output from the first frequency divider and the signal generated by the signal generation circuit, and the first and The DC-DC converter according to claim 1, wherein the second control signal is generated.

The control circuit includes:
A phase comparison circuit that compares the phase of the signal output from the first divider and the signal output from the second divider;
A frequency comparison circuit that compares the frequency of the signal generated by the first voltage controlled oscillator and the frequency of the signal generated by the second oscillator;
3. The DC-DC converter according to claim 2, wherein the first control signal and the second control signal are generated according to a result of comparison between the phase comparison circuit and the frequency comparison circuit.

A control circuit for controlling the output of a DC-DC converter,
A first voltage controlled oscillator that generates a signal having a frequency controlled based on a feedback voltage;
A first frequency divider for dividing and outputting a signal generated by the first voltage controlled oscillator;
A signal generation circuit for generating a signal,
A control circuit that generates a first control signal and a second control signal based on a signal output from the first frequency divider and a signal generated by the signal generation circuit.