JP2008292289A - 検波回路 - Google Patents

Abstract

【課題】従来の検波回路では、出力端子を駆動する出力段のトランジスタが流せる電流に制限があった。
【解決手段】本発明にかかる検波回路は、入力端子に入力された入力電圧を検波し、出力端子に出力電圧として出力する検波回路であって、前記入力端子に入力される入力電圧と前記出力端子に出力される出力電圧を比較する差動部と、前記差動部の比較の結果に応じた前記入力端子側の電流経路の電流を補償し、前記補償する電流により前記入力端子側の電流経路と接続されるノードの電圧が変化する電流補償回路と、充放電により出力端子の出力電圧を決定する容量素子と、前記ノードがゲートに接続され、前記容量素子を充電する第１のトランジスタと、を有する出力部を備える。
【選択図】図１

Description

本発明は、入力信号のピーク検出回路およびボトム検波回路に関する。

近年、ＰＣ、ビデオ、オーディオ等多彩な分野で記録ドライブが使用されるようになり、小型化、省電力化の要求が非常に高まっている。特に低消費電力に関しては大きな課題となっている。従来は、バイポーラトランジスタのエミッタに容量を付加する形で振幅の最大値を検出していたが、低消費電流化のためフルＭＯＳ化を進めている。そのためには高精度なピーク検波回路が必要となった。

図４に、特許文献１に記載のピーク検波回路を示す。このピーク検波回路は、カレントミラー１１の出力部のＰｃｈＭＯＳトランジスタＰ７のドレインと低電位側電源端子１３の間に容量素子Ｃ１８を接続し、ＰｃｈＭＯＳトランジスタＰ７のドレイン電流Ｉ３４を容量素子Ｃ１８の充電電流としている。この充電電流を決めるカレントミラー１１の入力部であるＰｃｈＭＯＳトランジスタＰ６は、カレントミラー９の出力部であるＰｃｈＭＯＳトランジスタＰ２と互いにドレインで接続されている。

入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高い場合、電流Ｉ２１とＩ２０の差の電流分がＩ３３として流れる。よって、電流Ｉ３３と同じ電流Ｉ３４も流れ、容量素子Ｃ１８が充電され、出力電圧Ｖｏｕｔが上昇する。

次に、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより高くなった場合、Ｉ２０がＩ２１より多く流れるため、Ｉ３３は流れなくなる。よって、Ｉ３４も流れなくなるため、容量素子Ｃ１８が充電されず、出力電圧Ｖｏｕｔは上昇しない。また、抵抗素子Ｒ１９により、容量素子Ｃ１８の充電された電荷は徐々に放電され出力電圧Ｖｏｕｔは低下する。

よって、出力電圧と入力電圧が上記のような関係を繰り返すため、出力Ｖｏｕｔにより、入力電圧のピーク値から構成される包絡線を検出することができる。図５に従来技術のピーク回路の検波波形を示す。

しかし、特許文献1に記載のピーク検波回路では、入力部電圧Ｖｉｎが出力部電圧Ｖｏｕｔより高い場合、容量素子Ｃ１８には、ＰｃｈＭＯＳトランジスタＰ７のドレイン電流が流れる。ＰｃｈＭＯＳトランジスタＰ６はＰｃｈＭＯＳトランジスタＰ７とカレントミラーの構成をとっており、ＰｃｈＭＯＳトランジスタＰ７のドレイン電流と容量素子Ｃ１８の充電電流は同じで、ＰｃｈＭＯＳトランジスタＰ６とＰ７のサイズ比により決まる。特許文献1に記載のピーク検波回路においてＰｃｈＭＯＳトランジスタＰ６とＰ７のサイズは固定なので、容量素子Ｃ１８の充電電流は、ＰｃｈＭＯＳトランジスタＰ６とＰ７のサイズ比（１:１）分しか流すことが出来ない。
特開平９−２８８１３２号公報

特許文献１に示したピーク検波回路では、出力端子を駆動する出力段のトランジスタが流せる電流に制限があった。

本発明にかかる検波回路は、入力端子に入力された入力電圧を検波し、出力端子に出力電圧として出力する検波回路であって、前記入力端子に入力される入力電圧と前記出力端子に出力される出力電圧を比較する差動部と、前記差動部の比較の結果に応じた前記入力端子側の電流経路の電流を補償し、前記補償する電流により前記入力端子側の電流経路と接続されるノードの電圧が変化する電流補償回路と、充放電により出力端子の出力電圧を決定する容量素子と、前記ノードがゲートに接続され、前記容量素子を充電する第１のトランジスタを有する出力部を備えるものである。

本発明にかかる検波回路によれば、オペアンプ等の大規模な回路を使用せず、入力正弦波の最大値（もしくは最小値）を従来技術より高速に検出できる。また、常時定電流を流すので差動部の入力電圧と出力電圧の電圧差が抑えられる。また、出力段のトランジスタのサイズで出力端子を駆動する電流を任意に設定できる。

本発明によれば、比較的簡単な回路構成で、出力端子の駆動電流を任意に設定できる。

＜発明の実施の形態１＞
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をピーク検出回路に適用したものである。

図１に本実施の形態にかかるピーク検出回路１００の構成の一例を示す。ピーク検出回路１００は、カレントミラー９と、差動部１０と、電流補償回路３９と、出力部４２と、高電位側電源端子１２（Ｖｄｄ）と、低電位側電源端子１３（ＧＮＤ）と、入力端子１５と、出力端子４０を有する。

カレントミラー９は、カレントミラー９の入力部であるＰｃｈＭＯＳトランジスタＰ１と、出力部であるＰｃｈＭＯＳトランジスタＰ２とを有する。ＰｃｈＭＯＳトランジスタＰ１は、ソースが高電位側電源端子１２に、ゲートとドレインがノードＡに接続されている。ＰｃｈＭＯＳトランジスタＰ２は、ソースが高電位側電源端子１２に、ゲートがノードＡに、ドレインがゲートライン２２を介してノードＢに接続されている。

差動部１０は、ＮｃｈＭＯＳトランジスタＮ３と、ＮｃｈＭＯＳトランジスタＮ４と、ＮｃｈＭＯＳトランジスタＮ５とを有する。ＮｃｈＭＯＳトランジスタＮ３は、ドレインがノードＡに、ゲートが出力端子４０に、ソースがＮｃｈＭＯＳトランジスタＮ５のドレインに接続されている。ＮｃｈＭＯＳトランジスタＮ４は、ドレインがＰｃｈＭＯＳトランジスタＰ２のドレイン（ノードB）に、ゲートが入力端子１５に、ソースがＮｃｈＭＯＳトランジスタＮ５のドレインに接続されている。ＮｃｈＭＯＳトランジスタＮ５は、ドレインがＮｃｈＭＯＳトランジスタＮ３、Ｎ４のソースに、ゲートが所定のバイアス電圧（Ｖｂ）が印加される端子１４に、ソースが低電位側電源端子１３に接続されている。

電流補償回路３９は、ＰｃｈＭＯＳトランジスタＰ２３、ＰｃｈＭＯＳトランジスタＰ２５、ＰｃｈＭＯＳトランジスタＰ２４、ＰｃｈＭＯＳトランジスタＰ２６、および、定電流源３８と、ダイオードＤ２８を有する。ＰｃｈＭＯＳトランジスタＰ２３は、ソースが高電位側電源端子１２に、ゲートとドレインがＰｃｈＭＯＳトランジスタＰ２４のソースに接続されている。ＰｃｈＭＯＳトランジスタＰ２５は、ソースが高電位側電源端子１２に、ゲートがＰｃｈＭＯＳトランジスタＰ２３のドレインに、ドレインがノードＢに接続されている。ＰｃｈＭＯＳトランジスタＰ２４は、ソースがＰｃｈＭＯＳトランジスタＰ２３のドレインに、ゲートとドレインが定電流源３８に接続されている。ＰｃｈＭＯＳトランジスタＰ２６は、ソースがノードＢに、ゲートがＰｃｈＭＯＳトランジスタＰ２４のドレインに、ドレインがダイオードＤ２８のアノードに接続されている。定電流源３８は、ＰｃｈＭＯＳトランジスタＰ２４のドレインと低電位側電源端子１３との間に接続される。ダイオードＤ２８は、アノードがＰｃｈＭＯＳトランジスタＰ２６のドレインに、カソードが低電位側電源端子１３に接続される。

出力部４２は、ＰｃｈＭＯＳトランジスタＰ２７と、定電流源３０と、容量素子Ｃ１８とを有する。ＰｃｈＭＯＳトランジスタＰ２７は、ソースが高電位側電源端子１２に、ゲートがノードＢに、ドレインが出力端子４０に接続されている。定電流源３０は、出力端子４０と低電位側電源端子１３に接続される。容量素子Ｃ１８は、出力端子４０と低電位側電源端子１３に接続される。

ただしここで、ＰｃｈＭＯＳトランジスタＰ２３、Ｐ２５、Ｐ２７は入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが等しい場合、カレントミラーとして働く。

またここで、ピーク検波回路１００は、高電位側電源端子１２より電圧Ｖｄｄが供給されている。また、低電位側電源端子１３はＧＮＤ端子であり、ピーク検波回路１００に、０Ｖが供給されている。

入力端子１５から入力される電圧を入力電圧Ｖｉｎ、出力端子４０から出力される電圧を出力電圧Ｖｏｕｔで表す。ＮｃｈＭＯＳトランジスタＮ３のドレインからソースに流れる電流をドレイン電流Ｉ２０、ＮｃｈＭＯＳトランジスタＮ４のドレインからソースに流れる電流をドレイン電流Ｉ２１で表す。また、ＰｃｈＭＯＳトランジスタＰ２４のソースからドレインに流れる電流をドレイン電流Ｉ３４、ＰｃｈＭＯＳトランジスタＰ２６のソースからドレインに流れる電流をドレイン電流Ｉ３５、ＰｃｈＭＯＳトランジスタＰ２７のソースからドレインに流れる電流をドレイン電流Ｉ３６、定電流源３０が出力する定電流を電流Ｉ３０で表す。

以下に、本実施形態１のピーク検波回路１００の動作を説明する。

まず、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高い場合には、差動部１０のＮｃｈＭＯＳトランジスタＮ４のドレイン電流Ｉ２１が、ＮｃｈＭＯＳトランジスタＮ３のドレイン電流Ｉ２０より大きくなる。ドレイン電流Ｉ２０はＰｃｈＭＯＳトランジスタＰ１とＰ２で構成されるカレントミラー９を通り、ＰｃｈＭＯＳトランジスタＰ２から流れる。ＮｃｈＭＯＳトランジスタＮ４のドレインには電流Ｉ２１の電流が流れることから、（電流Ｉ２１−電流Ｉ２０）の電流値がＰｃｈＭＯＳトランジスタＰ２７のゲート側すなわちゲートライン２２から流れる。

ゲートライン２２から（電流Ｉ２１−電流Ｉ２０）の電流が流れることによりＰｃｈＭＯＳトランジスタＰ２６のソース側の電流が減少し、ＰｃｈＭＯＳトランジスタＰ２７のゲート電位（ノードＢの電位）が低下する。ＰｃｈＭＯＳトランジスタＰ２７のドレイン電流Ｉ３６が出力端子４０に出力される。ここで、出力端子４０には、定電流源３０からの定電流Ｉ３０が低電位側電源端子１３に流れている。よって、ＰｃｈＭＯＳトランジスタＰ２７のドレイン電流Ｉ３６から定電流Ｉ３０の電流値を引いた電流が、容量素子Ｃ１８に充電される。よって、この充電電流により容量素子Ｃ１８の両端子間の電圧が上昇し、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに近づく。

次に、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより低い場合には、差動部１０のＮｃｈＭＯＳトランジスタＮ４のドレイン電流Ｉ２１が、ＮｃｈＭＯＳトランジスタＮ３のドレイン電流Ｉ２０より小さくなる。ＮｃｈＭＯＳトランジスタＮ４のドレインには、電流Ｉ２１の電流が流れることから、ＰｃｈＭＯＳトランジスタＰ２７のゲートライン２２に（電流Ｉ２０−電流Ｉ２１)の電流が流れる。ＰｃｈＭＯＳトランジスタＰ２６には（電流Ｉ２０−電流Ｉ２１)の電流分が増加し、ＰｃｈＭＯＳトランジスタＰ２７のゲートの電圧を上昇させる。

ＰｃｈＭＯＳトランジスタＰ２７のゲート電圧（ノードＢの電位）は、（電流Ｉ２０−電流Ｉ２１)の電流とＰｃｈＭＯＳトランジスタＰ２６のサイズで決まる電圧値まで上昇する。この電圧値は、電源電圧Ｖｄｄ近くまで上昇するので、ＰｃｈＭＯＳトランジスタＰ２７はオフ状態になり、ＰｃｈＭＯＳトランジスタＰ２７のドレイン電流は流れなくなる。容量素子Ｃ１８の充電電流はゼロになり、容量素子Ｃ１８は定電流源３０により放電されるので、出力電圧Ｖｏｕｔは徐々に低下する。

よって、出力電圧と入力電圧が上記のような関係を繰り返すため、出力Ｖｏｕｔにより、入力電圧のピーク値から構成される包絡線を検出することができる。このようなピーク検波回路１００のピーク検波波形を図２に示す。図２のピーク検波波形は、図１のピーク検波回路１００に正弦波を入力した場合の入出力特性である。図２中の上段はノードＢの電圧、下段には入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔを示す。図２中の９は容量素子Ｃ１８の放電時のノードＢの電圧を示し、１０は容量素子Ｃ１８の充電時のノードＢの電圧を示す。本実施の形態のピーク検波回路１００では、９は３．０Ｖ、１０は２．６Ｖである。

容量素子Ｃ１８が放電する時、ＰｃｈＭＯＳトランジスタＰ２７のゲートと差動部１０のＮｃｈＭＯＳトランジスタＮ４のドレインに接続されるノードＢの電圧は、（電流Ｉ２０−電流Ｉ２１)の電流値とＰｃｈＭＯＳトランジスタＰ２６のサイズ（ゲート幅Ｗ／ゲート長Ｌ）の値で決まる電圧値、つまり図２の９(本実施例では、３．０Ｖ)までしか上昇しない。また、容量素子Ｃ１８が充電する時、図２の１０(本実施例では２．６Ｖ)までノードＢの電圧が変化する。

ここで、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより低い場合（容量素子Ｃ１８の放電時）の図４の従来技術のピーク検波回路では、ＮｃｈＭＯＳトランジスタＮ４のドレイン電流Ｉ２１がＮｃｈＭＯＳトランジスタＮ３のドレイン電流Ｉ２０より小さいため、ＰｃｈＭＯＳトランジスタＰ６のドレイン電流がゼロとなり、ＰｃｈＭＯＳトランジスタＰ７のゲート電圧が電源電圧Ｖｄｄとなる。よって、図５に示すように、ＰｃｈＭＯＳトランジスタＰ７のゲートから差動部１０のＮｃｈＭＯＳトランジスタＮ４のドレインに接続されるラインが電源電圧のＶｄｄ（図５では、３．３V）まで上昇する。以上の動作より、容量素子Ｃ１８を充電する時、図５のゲート電位７のＶｄｄから動作点８（本実施例では２．４Ｖ）に切り替わる必要がある。よって、ゲート電位が３．３Ｖから２．４Ｖの電圧差分存在する。この電圧差分が大きければ大きいほど、入力電圧Ｖｉｎの最大値を検出するスピードが遅くなる場合がある。

それに対し、本実施の形態では、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより低い場合（容量素子Ｃ１８が放電する時）、ＮｃｈＭＯＳトランジスタＮ４のドレイン電流Ｉ２１は、ＮｃｈＭＯＳトランジスタＮ３のドレイン電流Ｉ２０より小さくなる。ＰｃｈＭＯＳトランジスタＰ２６には、（電流Ｉ２０−電流Ｉ２１）の電流が増加する。ここで前述したように、ＰｃｈＭＯＳトランジスタＰ２７のゲート電圧（ノードＢの電圧）の上昇は、（電流Ｉ２０−電流Ｉ２１）とＰｃｈＭＯＳトランジスタＰ２６のサイズで決まる電圧値（本実施例では３．０Ｖ）のまでである。また、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高くなり充電状態に変化する時、ノードＢの電圧は、図２の１０（本実施例では２．６Ｖ）まで変化する。以上説明したように、ノードＢの電位変化が従来技術のＰｃｈＭＯＳトランジスタＰ７のゲート電圧に比べて少ないことから、入力信号の最大値の検出スピードが速くなる。

また、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが等しい時、図４の従来技術のピーク回路では、ＮｃｈＭＯＳトランジスタＮ８にゲート端子１７から任意のゲート電圧を与えることにより、ＮｃｈトランジスタＮ８にドレイン電流が流れる。同様の電流がＰｃｈＭＯＳトランジスタＰ７及びＰｃｈＭＯＳトランジスタＰ６にも流れるように帰還がかかる。このため、ＮｃｈＭＯＳトランジスタＮ３のドレイン電流Ｉ２０よりＮｃｈＭＯＳトランジスタＮ４のドレイン電流Ｉ２１が大きくなり、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差分が大きくなる。

これに対し、本実施の形態のピーク回路１００では、電流補償回路３９とＰｃｈＭＯＳトランジスタＰ２７より、定電流源３８の電流値と、ダイオードＤ２８に流れる電流値と、定電流源３０に流れる電流は等しい。ＰｃｈＭＯＳトランジスタＰ２３、ＰｃｈＭＯＳトランジスタＰ２５、ＰｃｈＭＯＳトランジスタＰ２７及びＰｃｈＭＯＳトランジスタＰ２４、ＰｃｈＭＯＳトランジスタＰ２６はカレントミラー接続されているので、ＰｃｈＭＯＳトランジスタＰ２３のゲート電圧とＰｃｈＭＯＳトランジスタＰ２３のドレイン電圧、ＰｃｈＭＯＳトランジスタＰ２５のドレイン電圧とＰｃｈＭＯＳトランジスタＰ２７のゲート電圧（ノードＢの電圧）は同じになる。ＮｃｈＭＯＳトランジスタＮ４のドレイン電流Ｉ２１は増減がないので、ＮｃｈＭＯＳトランジスタＮ３のドレイン電流Ｉ２０とＮｃｈＭＯＳトランジスタＮ４のドレイン電流Ｉ２１が等しく、従来技術のように入出力電圧に差分が生じることがない。

また、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高い時（容量素子Ｃ１８の充電時）では、前述したように差動部１０のＮｃｈＭＯＳトランジスタＮ４のドレイン電流Ｉ２１はＮｃｈＭＯＳトランジスタＮ３のドレイン電流Ｉ２０より大きくなる。ドレイン電流Ｉ２０は、ＰｃｈＭＯＳトランジスタＰ１、Ｐ２で構成されるカレントミラー９を通り、ＰｃｈＭＯＳトランジスタＰ２からドレイン電流Ｉ２０の電流が流れる。ＰｃｈＭＯＳトランジスタＰ２７のゲートライン２２には（電流Ｉ２１−電流Ｉ２０）の電流が流れ、ＰｃｈＭＯＳトランジスタＰ２６の電流を減少させ、ＰｃｈＭＯＳトランジスタＰ２７のゲート電位を低下させる。ＰｃｈＭＯＳトランジスタＰ２７のドレインから、出力端子４０に電流Ｉ３６が出力される。出力端子４０には、定電流源３０からの電流Ｉ３０が低電位側電源端子１３方向に流れており、ＰｃｈＭＯＳトランジスタＰ２７のドレイン電流Ｉ３６から定電流源３０の電流Ｉ３０を引いた電流が容量素子Ｃ１８に充電される。容量素子Ｃ１８の両端子間の電圧が上昇し、出力端子４０が入力電圧Ｖｉｎに近づく。

ここで例えば、図４の従来技術のピーク検波回路の入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高い時（容量素子Ｃ１８の充電時）では、ＰｃｈＭＯＳトランジスタＰ６とＰ７のサイズは固定なので、容量素子Ｃ１８の充電電流は、ＰｃｈＭＯＳトランジスタＰ６とＰ７のサイズ比（１:１）分しか流すことが出来ない。これに対し本実施の形態では、容量素子Ｃ１８の充電電流はＰｃｈＭＯＳトランジスタＰ２７のゲート電位の低下により流れる。よって、容量素子Ｃ１８の充電電流は、従来技術の回路のようなカレントミラーの電流比（１：１）では決まらずに、ＰｃｈＭＯＳトランジスタＰ２７のゲート電位（ノードＢの電位）を制御することにより決めることができる。

＜発明の実施の形態２＞
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、本発明をボトム検出回路に適用したものである。

図３に本実施の形態にかかるボトム検出回路２００の構成の一例を示す。ボトム検出回路２００は、カレントミラー９と、差動部１０と、電流補償回路３９と、出力部４２と、高電位側電源端子１２（Ｖｄｄ）と、低電位側電源端子１３（ＧＮＤ）と、入力端子１５と、出力端子４０を有する。

ここで、本実施の形態のボトム検波回路２００は、入力端子１５から入力される入力正弦波信号の最小値を検出するボトム検波を行う回路である。実施の形態１のピーク検波回路１００との違いは、差動部１０がＰｃｈＭＯＳトランジスタで構成され、カレントミラー９はＮｃｈＭＯＳトランジスタで構成され、電流補償回路３９がＮｃｈＭＯＳトランジスタで構成され、出力部４２のトランジスタがＮｃｈＭＯＳトランジスタで構成されており、それぞれが逆の電位の電源端子に接続されている点である。

カレントミラー９は、カレントミラー９の入力部であるＮｃｈＭＯＳトランジスタＮ１と、出力部であるＮｃｈＭＯＳトランジスタＮ２とを有する。ＮｃｈＭＯＳトランジスタＮ１は、ソースが低電位側電源端子１３に、ゲートとドレインがノードＡに接続されている。ＮｃｈＭＯＳトランジスタＮ２は、ソースが低電位側電源端子１３に、ゲートがノードＡに、ドレインがゲートライン２２を介してノードＢに接続されている。

差動部１０は、ＰｃｈＭＯＳトランジスタＰ３と、ＰｃｈＭＯＳトランジスタＰ４と、ＰｃｈＭＯＳトランジスタＰ５とを有する。ＰｃｈＭＯＳトランジスタＰ３は、ドレインがノードＡに、ゲートが出力端子４０に、ソースがＰｃｈＭＯＳトランジスタＰ５のドレインに接続されている。ＰｃｈＭＯＳトランジスタＰ４は、ドレインがＮｃｈＭＯＳトランジスタＮ２のドレイン（ノードＢ）に、ゲートが入力端子１５に、ソースがＰｃｈＭＯＳトランジスタＰ５のドレインに接続されている。ＰｃｈＭＯＳトランジスタＰ５は、ドレインがＰｃｈＭＯＳトランジスタＰ３、Ｐ４のソースに、ゲートが所定のバイアス電圧（Ｖｂ）が印加される端子１４に、ソースが高電位側電源端子１２に接続されている。

電流補償回路３９は、ＮｃｈＭＯＳトランジスタＮ２３、ＮｃｈＭＯＳトランジスタＮ２４、ＮｃｈＭＯＳトランジスタＮ２５、ＮｃｈＭＯＳトランジスタＮ２６、定電流源３８、ダイオードＤ２８を有する。ＮｃｈＭＯＳトランジスタＮ２３は、ソースが低電位側電源端子１３に、ゲートとドレインがＮｃｈＭＯＳトランジスタＮ２４のソースに接続されている。ＮｃｈＭＯＳトランジスタＮ２５は、ソースが低電位側電源端子１３に、ゲートがＮｃｈＭＯＳトランジスタＮ２３のドレインに、ドレインがノードＢに接続されている。ＮｃｈＭＯＳトランジスタＮ２４は、ソースがＮｃｈＭＯＳトランジスタＮ２３のドレインに、ゲートとドレインが定電流源３８に接続されている。ＮｃｈＭＯＳトランジスタＮ２６は、ソースがノードＢに、ゲートがＮｃｈＭＯＳトランジスタＮ２４のドレインに、ドレインがダイオードＤ２８のカソードに接続されている。定電流源３８は、高電位側電源端子１２とＮｃｈＭＯＳトランジスタＮ２４のドレインとの間に接続される。ダイオードＤ２８は、アノードが高電位側電源端子１２に、カソードがＮｃｈＭＯＳトランジスタＮ２６のドレインに接続される。

出力部４２は、ＮｃｈＭＯＳトランジスタＮ２７と、定電流源３０と、容量素子Ｃ１８とを有する。ＮｃｈＭＯＳトランジスタＮ２７は、ソースが低電位側電源端子１３に、ゲートがノードＢに、ドレインが出力端子４０に接続されている。定電流源３０は、高電位側電源端子１２と出力端子４０の間に接続される。容量素子Ｃ１８は、高電位側電源端子１２と出力端子４０の間に接続される。

ただしここで、ＮｃｈＭＯＳトランジスタＮ２３、Ｎ２５、Ｎ２７は入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが等しい場合、カレントミラーとして働く。

またここで、ボトム検波回路２００は、高電位側電源端子１２より電圧Ｖｄｄが供給されている。また、低電位側電源端子１３はＧＮＤ端子であり、ボトム検波回路２００に、０Ｖが供給されている。

入力端子１５から入力される電圧を入力電圧Ｖｉｎ、出力端子４０から出力される電圧を出力電圧Ｖｏｕｔで表す。ＰｃｈＭＯＳトランジスタＰ３のソースからドレインに流れる電流をドレイン電流Ｉ２０、ＰｃｈＭＯＳトランジスタＰ４のソースからドレインに流れる電流をドレイン電流Ｉ２１で表す。また、ＮｃｈＭＯＳトランジスタＮ２４のドレインからソースに流れる電流をドレイン電流Ｉ３４、ＮｃｈＭＯＳトランジスタＮ２６のドレインからソースに流れる電流をドレイン電流Ｉ３５、ＮｃｈＭＯＳトランジスタＮ２７のドレインからソースに流れる電流をドレイン電流Ｉ３６、定電流源３０が出力する定電流を電流Ｉ３０で表す。

以下に、本実施形態２のボトム検波回路２００の動作を説明する。

まず、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより低い場合には、差動部１０のＰｃｈＭＯＳトランジスタＰ４のドレイン電流Ｉ２１が、ＰｃｈＭＯＳトランジスタＰ３のドレイン電流Ｉ２０より大きくなる。ドレイン電流Ｉ２０はＮｃｈＭＯＳトランジスタＮ１とＮ２で構成されるカレントミラー９を通り、ＮｃｈＭＯＳトランジスタＮ２へ流れる。ＰｃｈＭＯＳトランジスタＰ４のドレインには電流Ｉ２１の電流が流れることから、（電流Ｉ２１−電流Ｉ２０）の電流値がＮｃｈＭＯＳトランジスタＮ２７のゲート側すなわちゲートライン２２へ流れる。

ゲートライン２２へ（電流Ｉ２１−電流Ｉ２０）の電流が流れることによりＮｃｈＭＯＳトランジスタＮ２６のソース側の電流が減少し、ＮｃｈＭＯＳトランジスタＮ２７のゲート電位が上昇し、ＮｃｈＭＯＳトランジスタＮ２７のドレイン電流Ｉ３６が出力端子４０に出力される。ここで、出力端子４０には、定電流源３０からの定電流Ｉ３０が高電位側電源端子１２から流れている。よって、ＮｃｈＭＯＳトランジスタＮ２７のドレイン電流Ｉ３６から定電流Ｉ３０の電流値を引いた電流が、容量素子Ｃ１８に充電される。よって、この充電電流により容量素子Ｃ１８の両端子間の電圧が低下し、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに近づく。

次に、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高い場合には、差動部１０のＰｃｈＭＯＳトランジスタＰ４のドレイン電流Ｉ２１が、ＰｃｈＭＯＳトランジスタＰ３のドレイン電流Ｉ２０より小さくなる。ＰｃｈＭＯＳトランジスタＰ４のドレインには、電流Ｉ２１の電流が流れることから、ＮｃｈＭＯＳトランジスタＮ２７のゲートライン２２に（電流Ｉ２０−電流Ｉ２１)の電流が流れる。ＮｃｈＭＯＳトランジスタＮ２６には（電流Ｉ２０−電流Ｉ２１)の電流分が増加し、ＮｃｈＭＯＳトランジスタＮ２７のゲートの電圧を低下させる。

ＮｃｈＭＯＳトランジスタＮ２７のゲート電圧は、（電流Ｉ２０−電流Ｉ２１)の電流とＮｃｈＭＯＳトランジスタＮ２６のサイズで決まる電圧値まで低下する。この電圧値は、電源電圧ＧＮＤ近くまで低下するので、ＮｃｈＭＯＳトランジスタＮ２７はオフ状態になり、ＮｃｈＭＯＳトランジスタＮ２７のドレイン電流は流れなくなる。容量素子Ｃ１８の充電電流はゼロになり、容量素子Ｃ１８は定電流源３０により放電されるので、出力電圧Ｖｏｕｔは徐々に上昇する。

よって、出力電圧と入力電圧が上記のような関係を繰り返すため、出力Ｖｏｕｔにより、入力電圧のボトム値から構成される包絡線を検出することができる。

以上から、本発明にかかるボトム検波回路では、以下のような効果が得られる。

入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高い時、ＰｃｈＭＯＳトランジスタＰ４のドレイン電流Ｉ２１はＰｃｈＭＯＳトランジスタＰ３のドレイン電流Ｉ２０より小さく、ＮｃｈＭＯＳトランジスタＮ２６の電流は増加する。ＮｃｈＭＯＳトランジスタＮ２７のゲートの電圧（ノードＢの電圧）は（電流Ｉ２０−電流Ｉ２１）とＮｃｈＭＯＳトランジスタＮ２６のサイズで決まる電圧値まで低下する。ＮｃｈＭＯＳトランジスタＮ２７のゲート電圧下降により、ＮｃｈＭＯＳトランジスタＮ２７がオフ状態になり、容量素子Ｃ１８に充電される電流はゼロとなる。

容量素子Ｃ１８は定電流源３０で放電されていくので、出力電圧Ｖｏｕｔは徐々に上昇し、入力電圧Ｖｉｎに近づく。前記説明より、実施の形態１で説明したのと同様、放電状態から充電状態に変化するＮｃｈＭＯＳトランジスタＮ２７のゲート電圧の電位変化が従来技術に比べ少ないことから、入力信号の最小値の検出スピードが速くなる。

入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが等しい時、電流補償回路３９とＮｃｈＭＯＳトランジスタＮ２７より、定電流源３８の電流とダイオードＤ２８に流れる電流と定電流源３０に流れる電流は等しい。ＮｃｈＭＯＳトランジスタＮ２３、ＮｃｈＭＯＳトランジスタＮ２５、ＮｃｈＭＯＳトランジスタＮ２７及びＮｃｈＭＯＳトランジスタＮ２４、ＮｃｈＭＯＳトランジスタＮ２６はカレントミラーなので、ＮｃｈＭＯＳトランジスタＮ２３のゲート電圧とＮｃｈＭＯＳトランジスタＮ２３のドレイン電圧、ＮｃｈＭＯＳトランジスタＮ２５のドレイン電圧、ＮｃｈＭＯＳトランジスタＮ２７のゲート電圧は同じになる。ＰｃｈＭＯＳトランジスタＰ４のドレイン電流Ｉ２１は増減がないので、ＰｃｈＭＯＳトランジスタＰ３に流れる電流Ｉ２０とＰｃｈＭＯＳトランジスタＰ４に流れるドレイン電流Ｉ２１は等しく、実施の形態１で説明したのと同様、従来技術のように入出力電圧に差分が生じることがない。

入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより低い時、差動部１０はＰｃｈＭＯＳトランジスタＰ４のドレイン電流Ｉ２１がＰｃｈＭＯＳトランジスタＰ３のドレイン電流Ｉ２０より大きくなる。

ドレイン電流Ｉ２０はＮｃｈＭＯＳトランジスタＮ１、ＮｃｈＭＯＳトランジスタＮ２で構成されるカレントミラー９を通り、ＮｃｈＭＯＳトランジスタＮ２からドレイン電流Ｉ２０と同じ大きさの電流が流れる。

そのため、ＮｃｈＭＯＳトランジスタＮ２７のゲートライン２２には（電流Ｉ２１−電流Ｉ２０）の電流が流れ、ＮｃｈＭＯＳトランジスタＮ２６の電流を減少させ、ＮｃｈＭＯＳトランジスタＮ２７のゲート電位を上昇させる。

ＮｃｈＭＯＳトランジスタＮ２７のドレインから、出力端子４０に電流が出力され、出力端子４０には、定電流源３０からの定電流Ｉ３０が高電位側電源端子１２方向から流れており、定電流源３０からの定電流Ｉ３０からＮｃｈＭＯＳトランジスタＮ２７のドレイン電流Ｉ３６を引いた電流が容量素子Ｃ１８に充電される。

容量素子Ｃ１８の両端子間の電圧が上昇し、出力端子４０が入力電圧Ｖｉｎに近づく。これらのことから、容量素子Ｃ１８の充電電流はＮｃｈＭＯＳトランジスタＮ２７のゲート電位の上昇により流れ、実施の形態１で説明したのと同様、従来技術のようなカレントミラーの電流比では決まらず、ＮｃｈＭＯＳトランジスタＮ２７のゲート電位の制御することにより決めることができる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、出力部４２の定電流源３０は、容量素子Ｃ１８の電荷を放電される能力をもてばよいため、抵抗に置き換えてもよい。また、上記実施形態の回路を構成するＭＯＳトランジスタをバイポーラトランジスタに置き換えてもかまわない。この場合、ＮｃｈＭＯＳトランジスタをＮＰＮトランジスタ、ＰｃｈＭＯＳトランジスタをＰＮＰトランジスタに、また、ゲート、ソース、ドレインをベース、エミッタ、コレクタに相当するよう置換する。

実施形態１にかかるピーク回路構成の一例 実施形態１にかかるピーク回路の検波波形 実施形態２にかかるボトム回路構成の一例 従来技術にかかるピーク回路構成の一例 従来技術にかかるピーク回路の検波波形

符号の説明

１２ 高電位側電源端子
１３ 低電位側電源端子
１５ 入力端子
４０ 出力端子
１０ 差動部
３９ 電流補償回路
４２ 出力部
９ カレントミラー回路
３０、３８ 電流源
２２ ゲートライン
Ｄ２８ ダイオード
Ｃ１８ 容量素子
Ｐ１、Ｐ２、Ｐ２３からＰ２７、Ｎ３からＮ５ ＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ２３からＮ２７、Ｐ３からＰ５ ＭＯＳトランジスタ

Claims (7)

1. 入力端子に入力された入力電圧を検波し、出力端子に出力電圧として出力する検波回路であって、
   前記入力端子に入力される入力電圧と前記出力端子に出力される出力電圧を比較する差動部と、
   前記差動部の比較の結果に応じた前記入力端子側の電流経路の電流を補償し、前記補償する電流により前記入力端子側の電流経路と接続されるノードの電圧が変化する電流補償回路と、
   充放電により出力端子の出力電圧を決定する容量素子と、
   前記ノードがゲートに接続され、前記容量素子を充電する第１のトランジスタと、
   を有する出力部と、
   を備える検波回路。
2. 前記電流補償回路は、前記差動部に電流を補償する第１の電流路を有し、
   前記第１の電流路は、前記補償した電流に応じて前記ノードの電圧を変化させる第２のトランジスタを有することを特徴とする請求項１に記載の検波回路。
3. 前記電流補償回路は、第１の電流源を有する第２の電流路をさらに有し、
   前記第１の電流路は、さらに第３のトランジスタを有し、
   前記第２の電流路は、第４のトランジスタと、第５のトランジスタとを有し、
   前記第４のトランジスタと前記第３のトランジスタはカレントミラー接続され、
   前記第５のトランジスタと前記第２のトランジスタはカレントミラー接続され、
   前記ノードは、前記第３のトランジスタと前記第２のトランジスタ間に接続されていることを特徴とする請求項２に記載の検波回路。
4. 前記第２の電流路は、ダイオードが第２のトランジスタと電源端子間に接続されていることを特徴とする請求項２または請求項３に記載の検波回路。
5. 前記出力部は、前記容量素子と並列に接続される第２の電流源をさらに備えていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の検出回路。
6. 入力電圧の最大値を検波することを特徴とする請求項1から請求項５のいずれか1項に記載の検波回路。
7. 入力電圧の最小値を検波することを特徴とする請求項1から請求項５のいずれか1項に記載の検波回路。

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