JP2008288588A - Flash memory device, its manufacturing method and operating method - Google Patents
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Abstract
Description
本発明は、フラッシュメモリ素子、その製造方法及び動作方法に係り、電子や正孔が注入される部分の劣化に起因した信頼性低下の問題を改善できるフラッシュメモリ素子、その製造方法及び動作方法に関する。 The present invention relates to a flash memory device, a method for manufacturing the same, and a method for operating the flash memory device, and more particularly to a flash memory device capable of improving the problem of reliability reduction due to deterioration of a portion where electrons and holes are injected, and a method for manufacturing the same. .
半導体メモリ装置のうち、不揮発性メモリ装置は、電源供給が遮断されても保存されたデータが消滅されずに保存される保存装置であって、代表的なものとして、フラッシュメモリがある。 Among semiconductor memory devices, a nonvolatile memory device is a storage device in which stored data is stored without being erased even when power supply is cut off. A typical example is a flash memory.
フラッシュメモリを構成するメモリセルは、電荷が保存される、すなわちデータが保存されるフローティングゲートとこれを制御するコントロールゲートとが順次に積層された構造のゲートを備えるセルトランジスタで構成される。フラッシュメモリのセルトランジスタは、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングメカニズムによってプログラムまたは消去される。 A memory cell that constitutes a flash memory includes a cell transistor that includes a gate having a structure in which a floating gate that stores charges, that is, data, and a control gate that controls the floating gate are sequentially stacked. The cell transistor of the flash memory is programmed or erased by an FN (Fowler-Nordheim) tunneling mechanism.
このようなフラッシュメモリにおいて、毎年増加しているメモリ容量の拡大要求を満足させるために、メモリセルのサイズは、急速に縮小している。また、セルサイズの縮小に合せて、フローティングゲートの垂直方向の高さを効果的に低めることが要求されている。 In such a flash memory, the size of memory cells is rapidly decreasing in order to satisfy the increasing demand for memory capacity that is increasing every year. In addition, it is required to effectively reduce the vertical height of the floating gate in accordance with the reduction in cell size.
しかし、フローティングゲートのサイズは、不揮発性メモリ装置のサイズを減らすのに限界要因として作用する。 However, the size of the floating gate acts as a limiting factor in reducing the size of the nonvolatile memory device.
このような限界要因を克服するために、フローティングゲートの代りに、電荷トラップ層を備えるフラッシュメモリ、すなわち、電荷トラップ型フラッシュ（ＣＴＦ：Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ）メモリが提案された。 In order to overcome such a limiting factor, a flash memory including a charge trap layer instead of a floating gate, that is, a charge trap flash (CTF) memory has been proposed.
ＣＴＦメモリは、電荷トラップ層に電荷がトラップされることによって、しきい電圧が移動する特性を利用する。このようなＣＴＦメモリは、フローティングゲートに電荷を保存する従来のフラッシュメモリに比べて、小さいサイズを有しうる。 The CTF memory uses a characteristic that a threshold voltage moves when charges are trapped in the charge trap layer. Such a CTF memory may have a smaller size than a conventional flash memory that stores charges in a floating gate.
図１Ａ及び図１Ｂは、ＣＴＦメモリ素子におけるプログラム動作及び消去動作を説明する図面である。 1A and 1B are diagrams for explaining a program operation and an erase operation in a CTF memory device.
図１Ａ及び図１Ｂを参照すれば、ＣＴＦメモリを構成するメモリセルの基本構造は、次の通りである。半導体基板のチャンネル領域８上に電荷のトンネリングのためのトンネル酸化膜１が形成されており、このトンネル酸化膜１上に、このトンネル酸化膜１をトンネリングした電荷がトラップされる電荷トラップ層３が形成されている。この電荷トラップ層３上には、前記電荷が電荷トラップ層３を通過して上側に移動することを遮断するか、または減らすためのブロッキング酸化膜５が形成されており、このブロッキング酸化膜５上に制御ゲート７が形成されている。チャンネル領域８は、半導体基板に形成され、メモリセルアレイでは、チャンネル領域８を限定してメモリセルの間を電気的に分離させるように、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程によって素子分離膜９を形成する。そして、その上に前記トンネル酸化膜１、電荷トラップ層３、ブロッキング酸化膜５及び制御ゲート７を形成する。前記チャンネル領域８によってメモリセルが定義される。 Referring to FIGS. 1A and 1B, the basic structure of a memory cell constituting a CTF memory is as follows. A tunnel oxide film 1 for charge tunneling is formed on a channel region 8 of a semiconductor substrate. On the tunnel oxide film 1, a charge trap layer 3 for trapping charges tunneled through the tunnel oxide film 1 is formed. Is formed. A blocking oxide film 5 is formed on the charge trap layer 3 for blocking or reducing the movement of the charges through the charge trap layer 3 and moving upward. A control gate 7 is formed. The channel region 8 is formed on a semiconductor substrate. In the memory cell array, an element isolation film 9 is formed by an STI (Shallow Trench Isolation) process so as to electrically isolate memory cells by limiting the channel region 8. . Then, the tunnel oxide film 1, the charge trap layer 3, the blocking oxide film 5 and the control gate 7 are formed thereon. A memory cell is defined by the channel region 8.
図１Ａを参照すれば、プログラム時には、制御ゲート７に高電圧（例えば、１６−１７Ｖ）を印加し、チャンネル領域８には、低電圧（例えば、０Ｖ）を印加する。これにより、電子がチャンネル領域８から電荷トラップ層３に注入されてトラップされる。このとき、半導体基板にもチャンネル領域８と同様に、低電圧（すなわち、Ｖｂｏｄｙ＝０Ｖ）を印加する。 Referring to FIG. 1A, at the time of programming, a high voltage (for example, 16-17V) is applied to the control gate 7, and a low voltage (for example, 0V) is applied to the channel region 8. As a result, electrons are injected from the channel region 8 into the charge trap layer 3 and trapped. At this time, similarly to the channel region 8, a low voltage (that is, V body = 0V) is also applied to the semiconductor substrate.
図１Ｂを参照すれば、消去時には、制御ゲート７に低電圧（例えば、０Ｖ）を印加し、チャンネル領域８は、フローティングさせ、基板には、高電圧（例えば、Ｖｂｏｄｙ＝１７−１８Ｖ）を印加する。これにより、電荷トラップ層３からチャンネル領域８に電子が放出するか、またはチャンネル領域８から電荷トラップ層３に正孔を注入して、正孔−電子再結合によって電荷トラップ層３に保存されていた電子を除去する。 Referring to FIG. 1B, at the time of erasing, a low voltage (for example, 0V) is applied to the control gate 7, the channel region 8 is floated, and a high voltage (for example, V body = 17-18V) is applied to the substrate. Apply. As a result, electrons are emitted from the charge trap layer 3 to the channel region 8 or holes are injected from the channel region 8 to the charge trap layer 3 and stored in the charge trap layer 3 by hole-electron recombination. Remove the electrons.
このようなＣＴＦメモリにおいて、しきい電圧は、図２に示したように、大体チャンネル領域８とトンネル酸化膜１とが隣接したチャンネル領域８の中央部分Ａ’で決定される。しかし、プログラム時や消去時に、この部分に電子や正孔が注入されつつ、トンネル酸化膜１の劣化が発生する。このような劣化は、図３に示したように、電子や正孔が注入される部分のトンネル酸化膜１にトラップが発生するためである。このようなトラップは、下のチャンネルに影響を与えて、プログラムしたしきい電圧を移動させる。 In such a CTF memory, as shown in FIG. 2, the threshold voltage is generally determined by the central portion A ′ of the channel region 8 where the channel region 8 and the tunnel oxide film 1 are adjacent to each other. However, at the time of programming or erasing, electrons and holes are injected into this portion, and the tunnel oxide film 1 is deteriorated. Such deterioration is because traps are generated in the tunnel oxide film 1 where electrons and holes are injected, as shown in FIG. Such traps affect the lower channel and move the programmed threshold voltage.
このように、プログラム時や消去時に電子や正孔が注入される部分が劣化すれば、しきい電圧が変化するなどの信頼性低下の問題が発生する恐れがある。 As described above, if the portion into which electrons and holes are injected at the time of programming or erasing deteriorates, there is a possibility that a problem of lowering reliability such as a change in threshold voltage may occur.
本発明の実施形態は、電荷注入領域をしきい電圧決定領域から分離することによって信頼性を向上させたＣＴＦメモリ素子、その製造方法及び動作方法を提供することを目的とする。 Embodiments of the present invention have an object to provide a CTF memory device having improved reliability by separating a charge injection region from a threshold voltage determining region, a manufacturing method thereof, and an operation method thereof.
本発明によれば、メモリ素子は、上端部分の両側に屈曲を有するように形成され、この両側の屈曲部分がプログラム時や消去時に電荷が注入される領域として使われ、電荷注入領域としきい電圧決定領域とを分離するチャンネル領域と、前記チャンネル領域上に形成されたゲート構造と、を備えることを特徴とする。 According to the present invention, the memory device is formed to have a bend on both sides of the upper end portion, and the bent portion on both sides is used as a region where charge is injected during programming or erasing, and the threshold voltage is used as the charge injection region. A channel region for separating the determination region and a gate structure formed on the channel region are provided.
前記チャンネル領域は、その上端部分の両側に凸状の曲率を有するように形成されたことが望ましい。 The channel region may be formed to have a convex curvature on both sides of the upper end portion.
前記チャンネル領域は、その上端部分の中央に凹状の曲率をさらに有するように形成される。 The channel region is formed to further have a concave curvature at the center of the upper end portion thereof.
このとき、前記凸状の曲率を有する部分が前記凹状の曲率を有する部分より大きい曲率を有するように形成されたことが望ましい。 At this time, it is preferable that the portion having the convex curvature is formed to have a larger curvature than the portion having the concave curvature.
前記ゲート構造は、トンネル絶縁膜を備え、前記トンネル絶縁膜は、前記凹状の曲率を有する部分付近が前記凸状の曲率を有する部分付近より厚く形成されたことが望ましい。 Preferably, the gate structure includes a tunnel insulating film, and the tunnel insulating film is formed so that a portion near the portion having the concave curvature is thicker than a portion near the portion having the convex curvature.
前記ゲート構造をなす少なくとも一部層は、前記チャンネル領域の屈曲形態が維持されるように形成されることが望ましい。 It is preferable that at least a part of the layer constituting the gate structure is formed so that the bent shape of the channel region is maintained.
前記ゲート構造は、前記チャンネル領域の屈曲形態が維持されるように前記チャンネル領域上に形成されるトンネル絶縁膜及び電荷トラップ層と、前記電荷トラップ層上に形成されたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に形成された制御ゲートと、を備える電荷トラップ型でありうる。 The gate structure includes a tunnel insulating film and a charge trap layer formed on the channel region so that a bent shape of the channel region is maintained, a blocking insulating film formed on the charge trap layer, and the blocking A charge trap type including a control gate formed on the insulating film.
本発明の実施形態によれば、メモリ素子の製造方法は、基板を準備する工程と、前記基板のチャンネル領域を形成する予備的な位置に形成され、その上端部分に相互離隔された第１及び第２突起を有する突出部と、この突出部の両側に前記第１及び第２突起を露出させるように形成された絶縁物質領域とを有する構造を形成する工程と、エッチング工程を進めて、前記第１及び第２突起に凸状の曲率を有させることによって、その上端部分の両側に凸状の曲率を有するチャンネル領域を形成する工程と、前記チャンネル領域上にゲート構造を形成する工程と、を含みうる。 According to an embodiment of the present invention, a method for manufacturing a memory device includes a step of preparing a substrate, a first position formed at a preliminary position for forming a channel region of the substrate, and spaced apart from each other at an upper end portion thereof. A step of forming a structure having a protrusion having a second protrusion and an insulating material region formed on both sides of the protrusion to expose the first and second protrusions; Forming a channel region having a convex curvature on both sides of the upper end portion by causing the first and second protrusions to have a convex curvature; and forming a gate structure on the channel region; Can be included.
前記突出部及び絶縁物質領域を有する構造を形成する工程は、（ａ）前記基板に突出部とこれより突出するようにその両側に前記絶縁物質領域とを形成して段差構造を作る工程と、（ｂ）前記突出部の前記絶縁物質領域と隣接した部分に第１ハードマスク膜を存在させ、突出部の中央部分のみを露出させる工程と、（ｃ）前記突出部の露出された中央部分を一部深さまでエッチングして、前記突出部の上端部分に相互離隔された前記第１及び第２突起を形成する工程と、（ｄ）前記第１ハードマスク膜を除去し、前記第１及び第２突起の外面が露出されるように前記絶縁物質領域の一部を除去する工程と、を含みうる。 The step of forming the structure having the protruding portion and the insulating material region includes (a) forming a stepped structure by forming the protruding portion on the substrate and the insulating material region on both sides thereof so as to protrude from the substrate. (B) a step of causing the first hard mask film to be present in a portion of the protruding portion adjacent to the insulating material region and exposing only a central portion of the protruding portion; and (c) an exposed central portion of the protruding portion. Etching to a partial depth to form the first and second protrusions spaced apart from each other at the upper end of the protrusion; and (d) removing the first hard mask film, And removing a part of the insulating material region so that an outer surface of the two protrusions is exposed.
ここで、前記（ａ）工程は、前記基板上に第２ハードマスク膜を形成する工程と、チャンネル領域を形成する部分以外の第２ハードマスク膜及び基板の一部深さを除去し、前記突出部を作る工程と、前記突出部の両側に、この突出部より突出して段差になるように絶縁物質領域を形成する工程と、前記第２ハードマスク膜を除去して段差構造を露出させる工程と、を含むことを特徴とする。 Here, in the step (a), the step of forming a second hard mask film on the substrate, the second hard mask film other than the portion for forming the channel region and the partial depth of the substrate are removed, A step of forming a protrusion, a step of forming an insulating material region on both sides of the protrusion so as to protrude from the protrusion and forming a step, and a step of removing the second hard mask film to expose the step structure It is characterized by including these.
前記（ｂ）工程は、前記段差構造上に第１ハードマスク膜を形成する工程と、エッチング工程を進めて、突出部の前記絶縁物質領域と隣接した部分にのみ第１ハードマスク膜を残す工程と、を含むことを特徴とする。 The step (b) includes a step of forming a first hard mask film on the step structure and a step of leaving an etching process to leave the first hard mask film only in a portion adjacent to the insulating material region of the protruding portion. It is characterized by including these.
本発明の実施形態によれば、メモリ素子にプログラム動作や消去動作を行う方法は、プログラム用電圧や消去用電圧を印加して、前記メモリ素子または前記製造方法によって製造されたメモリ素子のチャンネル領域の上端部分の両側の屈曲部分を通じて電荷を注入する工程と、付加電圧を印加し、注入された電荷の移動を促進させる工程と、を含むことを特徴とする。 According to an embodiment of the present invention, a method for performing a program operation or an erase operation on a memory device includes applying a program voltage or an erase voltage to the channel region of the memory device or the memory device manufactured by the manufacturing method. And a step of injecting charges through bent portions on both sides of the upper end portion of the substrate and a step of applying an additional voltage to promote the movement of the injected charges.
前記付加電圧は、ＤＣ電圧またはＤＣ＋ＡＣ電圧でありうる。 The additional voltage may be a DC voltage or a DC + AC voltage.
このとき、前記付加電圧の大きさは、プログラム電圧や消去電圧より小さいことが望ましい。 At this time, the magnitude of the additional voltage is preferably smaller than the program voltage or the erase voltage.
また、前記付加電圧のＤＣ極性は、プログラム電圧や消去電圧と反対であることが望ましい。 The DC polarity of the additional voltage is preferably opposite to the program voltage or the erase voltage.
本発明によれば、電荷を注入する領域を、しきい電圧を決定する領域から分離しうる。 According to the present invention, the region for injecting charges can be separated from the region for determining the threshold voltage.
したがって、プログラム時や消去時、電子や正孔が注入される領域のトンネル絶縁膜（酸化膜）の劣化に起因したしきい電圧が変化するなどの信頼性低下の問題が生じない。 Therefore, there is no problem of reliability deterioration such as threshold voltage change due to deterioration of the tunnel insulating film (oxide film) in the region where electrons and holes are injected during programming and erasing.
さらに、このような本発明によるフラッシュメモリ素子のプログラム動作時や消去動作時、プログラムや消去のために電荷を注入した後、付加電圧をかければ、電荷の安定化及び再結合速度を大きく向上させ、不完全な再結合可能性を顕著に下げ、反対電荷との共存可能性を大きく減らせる。したがって、消去状態やプログラム状態の安定性も確保でき、プログラム時や消去時にしきい電圧の散布劣化可能性を大きく下げることができる。 Further, when a charge is injected for programming or erasing during the programming or erasing operation of the flash memory device according to the present invention, an additional voltage is applied to greatly improve the charge stabilization and recombination speed. , Significantly reduce the possibility of incomplete recombination and greatly reduce the possibility of coexistence with the opposite charge. Therefore, the stability of the erased state and the programmed state can be ensured, and the possibility that the threshold voltage is dispersed and deteriorated at the time of programming or erasing can be greatly reduced.
以下、添付された図面を参照しつつ、本発明の実施形態によるフラッシュメモリ素子、その製造方法及び動作方法を詳細に説明する。本発明の実施形態によるフラッシュメモリ素子は、フローティングゲートを有するフローティングゲート型フラッシュメモリ素子及び電荷トラップ層を有するＣＴＦメモリ素子を含む。以下では、本発明によるフラッシュメモリ素子の実施形態として、ＣＴＦ（Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ）メモリ素子について説明する。 Hereinafter, a flash memory device, a method of manufacturing the same, and a method of operating the same will be described in detail with reference to the accompanying drawings. A flash memory device according to an embodiment of the present invention includes a floating gate type flash memory device having a floating gate and a CTF memory device having a charge trap layer. Hereinafter, a CTF (Charge Trap Flash) memory device will be described as an embodiment of a flash memory device according to the present invention.
図４Ａは、本発明の実施形態による電荷トラップ型メモリ素子１０を概略的に示す。図４Ｂは、図４ＡのＣＴＦメモリ素子１０を他の方向から見た断面図である。図４Ａ及び図４Ｂは、本発明によるＣＴＦメモリ素子１０の一メモリセルを示す図面であって、このようなメモリセルが、例えば、ＮＡＮＤ型フラッシュメモリ装置を構成するように配列されるとき、図４Ａは、ワードライン方向の断面図であり、図４Ｂは、ビットライン方向の断面図である。 FIG. 4A schematically illustrates a charge trap memory device 10 according to an embodiment of the present invention. FIG. 4B is a cross-sectional view of the CTF memory element 10 of FIG. 4A as viewed from another direction. 4A and 4B are diagrams illustrating one memory cell of the CTF memory device 10 according to the present invention. When such a memory cell is arranged to form, for example, a NAND flash memory device, FIG. 4A is a cross-sectional view in the word line direction, and FIG. 4B is a cross-sectional view in the bit line direction.
図４Ａ及び図４Ｂを参照すれば、本発明によるＣＴＦメモリ素子１０は、基板１１に形成されたチャンネル領域１１ａと、このチャンネル領域１１ａ上に形成されたゲート構造２０とを備える。図４Ａでは、基板１１の図示は、省略した。 4A and 4B, the CTF memory device 10 according to the present invention includes a channel region 11a formed on a substrate 11 and a gate structure 20 formed on the channel region 11a. In FIG. 4A, illustration of the substrate 11 is omitted.
前記基板１１は、シリコン半導体基板でもあり、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌｔｏｒ）基板に単結晶シリコン層を形成した基板でもありうる。 The substrate 11 may be a silicon semiconductor substrate or a substrate in which a single crystal silicon layer is formed on an SOI (Silicon-On-Insulator) substrate.
前記チャンネル領域１１ａは、上端部分の少なくとも両側に屈曲を有するように形成され、この両側の屈曲部分がプログラム時や消去時に電荷が注入される領域として使われている。このような構造でチャンネル領域１１ａを形成すれば、電荷が注入される領域としきい電圧が決定される領域とを分離しうる。 The channel region 11a is formed to have a bend on at least both sides of the upper end portion, and the bend portion on both sides is used as a region where charges are injected during programming or erasing. If the channel region 11a is formed with such a structure, the region where charges are injected and the region where the threshold voltage is determined can be separated.
さらに具体的に、チャンネル領域１１ａは、その上端部分の両側に凸状の曲率を有する部分Ａを備え、その中央に凹状の曲率を有する部分Ｂをさらに備えうる。このとき、前記凸状の曲率を有する部分Ａが凹状の曲率を有する部分Ｂより大きい曲率を有することが望ましい。 More specifically, the channel region 11a may further include a portion A having a convex curvature on both sides of the upper end portion and a portion B having a concave curvature at the center. At this time, it is desirable that the portion A having the convex curvature has a larger curvature than the portion B having the concave curvature.
図５Ａは、凸状の曲率を有する部分に注入される電子の密度を示す。図５Ｂは、凸状の曲率を有する部分に注入される正孔の密度を示す。 FIG. 5A shows the density of electrons injected into a portion having a convex curvature. FIG. 5B shows the density of holes injected into a portion having a convex curvature.
図５Ａを参照すれば、凸状の曲率が存在する所に電子が主に注入されるということが分かる。また、図５Ｂを参照すれば、凸状の曲率が存在する所に正孔が主に注入されるということが分かる。 Referring to FIG. 5A, it can be seen that electrons are mainly injected where a convex curvature exists. In addition, referring to FIG. 5B, it can be seen that holes are mainly injected where convex curvature exists.
このように、凸状の曲率が存在する領域に電荷、すなわち、電子及び正孔が主に注入される理由は、曲率によるハイフィールド効果に起因する。 Thus, the reason why charges, that is, electrons and holes are mainly injected into the region where the convex curvature exists is due to the high field effect due to the curvature.
したがって、図４Ａのように、チャンネル領域１１ａの上端部分を両側の凸状の曲率を有する部分Ａと、中央の凹状の曲率を有する部分Ｂとで形成する場合、電荷は、主に両側の凸状の曲率を有する部分Ａ（以下、電荷注入領域））を通じて注入され、しきい電圧は、凹状の曲率を有する部分Ｂ（以下、しきい電圧決定領域）で決定される。 Therefore, as shown in FIG. 4A, when the upper end portion of the channel region 11a is formed by a portion A having a convex curvature on both sides and a portion B having a concave curvature at the center, the charges are mainly convex on both sides. The threshold voltage is determined by the portion B having a concave curvature (hereinafter referred to as a threshold voltage determining region).
したがって、劣化が発生する電荷注入領域Ａをしきい電圧を決定する領域Ｂから分離しうるので、電子や正孔が注入される電荷注入領域Ａの劣化に起因したしきい電圧が変化される問題を改善するので、信頼性が大きく向上しうる。 Accordingly, since the charge injection region A where deterioration occurs can be separated from the region B that determines the threshold voltage, the threshold voltage due to the deterioration of the charge injection region A into which electrons and holes are injected is changed. Therefore, the reliability can be greatly improved.
一方、本発明によるＣＴＦメモリ素子１０において、ゲート構造２０は、トンネル絶縁膜２１を備える。このとき、電荷注入領域Ａの曲率がしきい電圧領域Ｂの曲率より大きくなるようにし、トンネル絶縁膜２１は、凸状の曲率を有する電荷注入領域Ａの付近より凹状の曲率を有するしきい電圧領域Ｂの付近がさらに厚くなるように形成されることが望ましい。これは、消去時にしきい電圧領域Ｂに電子が直接放出される可能性を無くすためである。すなわち、しきい電圧領域Ｂの曲率を電荷注入領域Ａより小さくし、しきい電圧領域Ｂ付近のトンネル絶縁膜２１を厚くすれば、消去時にしきい電圧領域Ｂに電子が直接放出されることを防止しうる。 Meanwhile, in the CTF memory device 10 according to the present invention, the gate structure 20 includes a tunnel insulating film 21. At this time, the curvature of the charge injection region A is made larger than the curvature of the threshold voltage region B, and the tunnel insulating film 21 has a threshold voltage having a concave curvature from the vicinity of the charge injection region A having a convex curvature. It is desirable that the vicinity of the region B is formed to be thicker. This is to eliminate the possibility that electrons are directly emitted to the threshold voltage region B during erasing. That is, if the curvature of the threshold voltage region B is made smaller than that of the charge injection region A and the tunnel insulating film 21 in the vicinity of the threshold voltage region B is thickened, electrons are directly emitted to the threshold voltage region B during erasing. It can be prevented.
一方、前記ゲート構造２０は、複数層からなるが、このとき、ゲート構造２０をなす少なくとも一部層は、前記チャンネル領域１１ａの上端部分の屈曲形態を維持させるように形成されたことが望ましい。 On the other hand, the gate structure 20 includes a plurality of layers. At this time, it is preferable that at least a part of the gate structure 20 is formed so as to maintain the bent shape of the upper end portion of the channel region 11a.
すなわち、ＣＴＦメモリ素子１０の場合、前記ゲート構造２０は、チャンネル領域１１ａ上に形成されたトンネル絶縁膜２１、トンネル絶縁膜２１上に形成される電荷トラップ層２３、電荷トラップ層２３上に形成されるブロッキング絶縁膜２５及びブロッキング絶縁膜２５上に形成される制御ゲート２７を備えうる。 That is, in the case of the CTF memory device 10, the gate structure 20 is formed on the tunnel insulating film 21 formed on the channel region 11a, the charge trap layer 23 formed on the tunnel insulating film 21, and the charge trap layer 23. The blocking insulating film 25 and the control gate 27 formed on the blocking insulating film 25 can be provided.
このとき、前記トンネル絶縁膜２１と電荷トラップ層２３とは、図４Ａのように、チャンネル領域１１ａの屈曲形態が維持されるようにチャンネル領域１１ａ上に形成されることが望ましい。 At this time, the tunnel insulating film 21 and the charge trap layer 23 are preferably formed on the channel region 11a so as to maintain the bent shape of the channel region 11a as shown in FIG. 4A.
前記トンネル絶縁膜２１は、電荷、すなわち、電子や正孔のトンネリングのための膜である。トンネル絶縁膜２１をトンネリングした電荷は、電荷トラップ層２３でトラップされる。プログラム時、注入された電子は、電荷トラップ層２３にトラップされる。消去時、注入された正孔は、電荷トラップ層２３にトラップされている電子と再結合する。ブロッキング絶縁膜２５は、電荷が電荷トラップ層２３を通過して上側に移動することを遮断する。 The tunnel insulating film 21 is a film for tunneling charges, that is, electrons and holes. The charges tunneled through the tunnel insulating film 21 are trapped by the charge trap layer 23. During programming, the injected electrons are trapped in the charge trap layer 23. At the time of erasing, the injected holes are recombined with electrons trapped in the charge trap layer 23. The blocking insulating film 25 blocks charges from moving upward through the charge trap layer 23.
一方、図４Ｂを参照すれば、前記基板１１には、所定の導電性不純物がドーピングされた第１及び第２不純物領域１３，１４が形成される。第１及び第２不純物領域１３，１４のうち一つは、ドレインＤ、残りの一つは、ソースＳとして使われる。図４Ｂで、１９は、スペーサを表す。 Meanwhile, referring to FIG. 4B, the substrate 11 is formed with first and second impurity regions 13 and 14 doped with predetermined conductive impurities. One of the first and second impurity regions 13 and 14 is used as a drain D, and the other is used as a source S. In FIG. 4B, 19 represents a spacer.
前記トンネル絶縁膜２１は、第１及び第２不純物領域１３，１４と接触し、チャンネル領域１１ａ上に位置するように前記基板１１上に形成される。前記トンネリング絶縁膜２１は、トンネリング酸化膜として、例えば、ＳｉＯ２または多様なｈｉｇｈ−ｋ酸化物で形成されるか、またはこれらの組合わせからなる酸化物で形成される。また、前記トンネル絶縁膜２１は、シリコン窒化膜、例えば、Ｓｉ３Ｎ４で形成されることもある。このとき、シリコン窒化膜は、例えば、ジェット気相蒸着のような特殊な製法を使用して、不純物濃度が高くなく（すなわち、不純物の濃度がシリコン酸化膜と同じほど）、シリコンとの界面特性に優れるように形成されることが望ましい。また、代案として、前記トンネル絶縁膜２１は、シリコン窒化膜と酸化膜との二重層構造でなされることもある。 The tunnel insulating film 21 is formed on the substrate 11 so as to be in contact with the first and second impurity regions 13 and 14 and to be positioned on the channel region 11a. The tunneling insulating film 21 is formed of, for example, SiO 2, various high-k oxides, or an oxide composed of a combination thereof as a tunneling oxide film. The tunnel insulating film 21 may be formed of a silicon nitride film, for example, Si 3 N 4 . At this time, the silicon nitride film is not high in impurity concentration (that is, the impurity concentration is the same as that of the silicon oxide film) by using a special manufacturing method such as jet vapor deposition, and has interface characteristics with silicon. It is desirable to form so that it may be excellent. As an alternative, the tunnel insulating film 21 may have a double layer structure of a silicon nitride film and an oxide film.
前記電荷トラップ層２３は、電荷トラップによって情報記録がなされる領域である。この電荷トラップ層２３は、ポリシリコン、窒化物、高い誘電率を有するｈｉｇｈ−ｋ誘電体及びナノドットのうち何れか一つを含むように形成される。 The charge trap layer 23 is a region where information is recorded by charge trapping. The charge trap layer 23 is formed to include any one of polysilicon, nitride, a high-k dielectric having a high dielectric constant, and nanodots.
例えば、電荷トラップ層２３は、Ｓｉ３Ｎ４のような窒化物やＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＳｉＯＮ、ＨｆＯＮまたはＨｆＡｌＯのようなｈｉｇｈ−ｋ酸化物で形成される。 For example, the charge trap layer 23 is formed of a nitride such as Si 3 N 4 or a high-k oxide such as SiO 2 , HfO 2 , ZrO 2 , Al 2 O 3 , HfSiON, HfON, or HfAlO.
また、前記電荷トラップ層２３は、電荷トラップサイトとして不連続的に配された複数のナノドットを含みうる。このとき、前記ナノドットは、微小結晶体の形態によってなる。 In addition, the charge trap layer 23 may include a plurality of nanodots discontinuously arranged as charge trap sites. At this time, the nanodots are in the form of microcrystals.
前記ブロッキング絶縁膜２５は、電荷トラップ層２３が形成された位置を通過して上側に電荷が移動することを遮断するためのものであって、酸化層からなる。 The blocking insulating film 25 is for blocking the movement of charges through the position where the charge trap layer 23 is formed, and is made of an oxide layer.
前記ブロッキング絶縁膜２５は、ＳｉＯ２で形成されるか、またはトンネリング絶縁膜２１より高い誘電率を有する物質であるｈｉｇｈ−ｋ物質、例えば、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５またはＺｒＯ２で形成される。ブロッキング絶縁膜２５は、複数層構造で形成されることもある。例えば、ブロッキング絶縁膜２５は、ＳｉＯ２のような通常的に使われる絶縁物質からなる絶縁層と、トンネリング絶縁膜２１より高い誘電率を有する物質で形成された高誘電体層を備えて二層またはそれ以上で構成される。 The blocking insulating film 25 is made of SiO 2 or a high-k material having a higher dielectric constant than the tunneling insulating film 21, for example, Si 3 N 4 , Al 2 O 3 , HfO 2 , Ta Formed with 2 O 5 or ZrO 2 . The blocking insulating film 25 may be formed with a multi-layer structure. For example, the blocking insulating film 25 includes two layers including an insulating layer made of a commonly used insulating material such as SiO 2 and a high dielectric layer formed of a material having a higher dielectric constant than the tunneling insulating film 21. Or more.
前記制御ゲート２７は、金属膜で形成される。例えば、前記制御ゲート２７は、アルミニウム（Ａｌ）で形成され、それ以外にも、通常的に半導体メモリ素子のゲート電極として使われるＲｕ、ＴａＮ金属またはＮｉＳｉなどのシリサイド物質で形成されることもある。 The control gate 27 is formed of a metal film. For example, the control gate 27 is formed of aluminum (Al), and may be formed of a silicide material such as Ru, TaN metal, or NiSi that is generally used as a gate electrode of a semiconductor memory device. .
一方、前記チャンネル領域１１ａは、半導体基板１１に形成されるが、このとき、このチャンネル領域１１ａは、メモリセルの間を電気的に分離させるようにＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程によって形成される素子分離膜１５によって限定される。 On the other hand, the channel region 11a is formed on the semiconductor substrate 11. At this time, the channel region 11a is formed by an STI (Shallow Trench Isolation) process so as to electrically isolate memory cells. Limited by the separation membrane 15.
図４Ａでは、本発明によるＣＴＦメモリ素子１０が素子分離膜１５によって限定されたチャンネル領域１１ａを有し、チャンネル領域１１ａ上にチャンネル領域１１ａの屈曲が維持されるようにトンネル絶縁膜２１及び電荷トラップ層２３が形成され、その上に電荷トラップ層２３及び素子分離膜１５にわたってブロッキング絶縁膜２５及び制御ゲート２７を形成した例を示す。 In FIG. 4A, a CTF memory device 10 according to the present invention has a channel region 11a limited by an element isolation film 15, and a tunnel insulating film 21 and a charge trap so as to maintain the bending of the channel region 11a on the channel region 11a. An example in which the layer 23 is formed, and the blocking insulating film 25 and the control gate 27 are formed over the charge trap layer 23 and the element isolation film 15 thereon is shown.
前記のような本発明によるＣＴＦメモリ素子によれば、チャンネル領域１１ａ、トンネル絶縁膜２１及び電荷トラップ層２３に曲率を与えて、電子や正孔の注入領域を調節する。これにより、電荷が注入される領域Ａとしきい電圧が決定される領域Ｂとが分離されるので、トンネル絶縁膜２１の劣化に起因して、しきい電圧が変化するなどの信頼性低下の問題が発生しなくなる。 According to the CTF memory device of the present invention as described above, curvature is given to the channel region 11a, the tunnel insulating film 21 and the charge trap layer 23 to adjust the injection region of electrons and holes. As a result, the region A into which charges are injected and the region B in which the threshold voltage is determined are separated from each other. Therefore, the reliability of the threshold voltage changes due to the deterioration of the tunnel insulating film 21. Will not occur.
図６は、本発明の実施形態によるＣＴＦメモリ素子におけるプログラム動作を説明する図面である。 FIG. 6 is a diagram illustrating a program operation in a CTF memory device according to an embodiment of the present invention.
図６を参照すれば、プログラム時、制御ゲート２７には、相対的に高電圧（例えば、１６−１７Ｖ）を印加し、基板１１は、例えば、Ｖｂｏｄｙ＝０Ｖ状態に置ける。 Referring to FIG. 6, at the time of programming, a relatively high voltage (for example, 16-17V) is applied to the control gate 27, and the substrate 11 can be placed in a V body = 0V state, for example.
プログラム時に、曲面によるハイフィールド効果として、電子は、主に凸状の曲率を有する電荷注入領域Ａに注入される。このとき、しきい電圧が決定される領域Ｂでは、逆曲率によって電子がほとんど注入されない。したがって、電子が注入される領域としきい電圧を決定する領域とが空間的に分離される。 At the time of programming, electrons are mainly injected into the charge injection region A having a convex curvature as a high field effect due to the curved surface. At this time, in the region B where the threshold voltage is determined, almost no electrons are injected due to the reverse curvature. Therefore, the region where electrons are injected and the region where the threshold voltage is determined are spatially separated.
図７Ａは、プログラム動作によって電荷トラップ層２３に電子を注入した状態及びこれによるポテンシャルを示す。図７Ｂは、図７Ａのプログラム動作によって電荷トラップ層２３に電子を注入したＣＴＦメモリに付加電圧を印加する時の電子の移動及びポテンシャルの変化を示す。 FIG. 7A shows a state in which electrons are injected into the charge trap layer 23 by a program operation and the potential due to this. FIG. 7B shows electron movement and potential change when an additional voltage is applied to the CTF memory in which electrons are injected into the charge trap layer 23 by the program operation of FIG. 7A.
チャンネル領域１１ａの両側の凸状の曲率を有する電荷注入領域Ａを通じて電子が主に注入されるため、電荷トラップ層２３の両側は、高いポテンシャル領域、中央部は、低いポテンシャル領域となる。図７Ａの下の図面は、電荷トラップ層２３内における横方向ポテンシャルプロファイルを概略的に示す。 Since electrons are mainly injected through the charge injection region A having convex curvatures on both sides of the channel region 11a, both sides of the charge trap layer 23 become high potential regions and the central portion becomes a low potential region. The lower drawing of FIG. 7A schematically shows the lateral potential profile in the charge trap layer 23.
このようなポテンシャル差によって、電子は、電荷トラップ層２３の中央部分に移動してトラップされ、これにより、しきい電圧が変化する。 Due to such a potential difference, electrons move to the central portion of the charge trap layer 23 and are trapped, thereby changing the threshold voltage.
本発明の実施形態によるプログラム方法によれば、前記のように電子を注入した後、プログラム電圧と反対バイアスの付加電圧を印加しうる。この付加電圧は、注入された電子の電荷トラップ層２３内における移動を促進させる。 According to the programming method of the embodiment of the present invention, after the electrons are injected as described above, an additional voltage having a bias opposite to the programming voltage can be applied. This additional voltage promotes the movement of the injected electrons in the charge trap layer 23.
付加電圧は、プログラム電圧に比べて小さな大きさのボディバイアスＤＣ電圧またはＤＣ＋ＡＣ電圧でありうる。このとき、前記付加電圧のＤＣ極性は、プログラム電圧と反対であることが望ましい。 The additional voltage may be a body bias DC voltage or a DC + AC voltage that is smaller than the program voltage. At this time, the DC polarity of the additional voltage is preferably opposite to the program voltage.
図７Ｂでは、制御ゲート２７を約０Ｖ状態に置き、基板１１に約８Ｖ（例えば、Ｖｂｏｄｙ＝〜８Ｖ）のボディバイアス電圧を印加する例を示す。 FIG. 7B shows an example in which the control gate 27 is placed in a state of about 0 V and a body bias voltage of about 8 V (for example, V body = ˜8 V) is applied to the substrate 11.
このように、付加電圧を印加する場合、図７Ｂの下の図面に示されたように、電子の密度が高い所と低い所とのポテンシャル差がさらに大きくなる。これにより、電子の移動がさらに促進される。 In this way, when an additional voltage is applied, as shown in the lower drawing of FIG. 7B, the potential difference between a place where the electron density is high and a place where the electron density is low is further increased. Thereby, the movement of electrons is further promoted.
このように、付加電圧は、電子の移動に対する駆動力を増大させて電子を移動させる。特に、ＤＣ電圧にＡＣ電圧を混ぜてバイアスを加える場合、ＡＣ電圧が電子の移動度を高めて電子の移動をさらに容易にする。 Thus, the additional voltage increases the driving force for the movement of electrons and moves the electrons. In particular, when a bias is applied by mixing an AC voltage with a DC voltage, the AC voltage increases the mobility of electrons and further facilitates the movement of electrons.
図８Ａは、本発明の実施形態によるＣＴＦメモリ素子１０における消去動作を説明する図面である。図８Ｂは、図８Ａの消去動作によって電荷トラップ層２３に正孔を注入した状態でＣＴＦメモリ素子１０に付加電圧を印加する時の正孔の移動を示す。 FIG. 8A illustrates an erase operation in the CTF memory device 10 according to an embodiment of the present invention. FIG. 8B shows the movement of holes when an additional voltage is applied to the CTF memory element 10 while holes are injected into the charge trap layer 23 by the erase operation of FIG. 8A.
図８Ａを参照すれば、消去時、制御ゲート２７は、例えば、約０Ｖ状態に置き、基板１１には、例えば、Ｖｂｏｄｙ＝約１７Ｖ〜約１８Ｖの高電圧が印加される。 Referring to FIG. 8A, at the time of erasing, the control gate 27 is placed in a state of about 0 V, for example, and a high voltage of, for example, V body = about 17 V to about 18 V is applied to the substrate 11.
消去時にも、正孔は、凸状の曲率を電荷注入領域Ａに注入するので、トンネル絶縁膜２１の劣化は、この電荷注入領域Ａに限定される。 At the time of erasing, since holes inject a convex curvature into the charge injection region A, the deterioration of the tunnel insulating film 21 is limited to the charge injection region A.
このとき、しきい電圧領域Ｂの曲率が電荷注入領域Ａの曲率より小さく、しきい電圧領域Ｂ付近のトンネル絶縁膜２１がさらに厚く形成されるので、凹状の曲率を有するしきい電圧領域Ｂから電子が直接放出されることが防止される。 At this time, the curvature of the threshold voltage region B is smaller than the curvature of the charge injection region A, and the tunnel insulating film 21 in the vicinity of the threshold voltage region B is formed thicker, so that the threshold voltage region B having a concave curvature is removed. Direct emission of electrons is prevented.
本発明の実施形態による消去方法によれば、前記のように正孔を注入した後、消去電圧と反対バイアスの付加電圧を印加して、電荷トラップ層２３内で正孔をしきい電圧が決定される部分まで移動させて消去する。このとき、付加電圧は、注入された正孔の移動を促進させうる。 According to the erasing method according to the embodiment of the present invention, after injecting holes as described above, an additional voltage having a bias opposite to the erasing voltage is applied to determine the threshold voltage for holes in the charge trap layer 23. Move to the part to be erased. At this time, the additional voltage can promote the movement of the injected holes.
消去動作時の付加電圧は、消去電圧に比べて小さな大きさのＤＣ電圧またはＤＣ＋ＡＣ電圧でありうる。このとき、前記付加電圧のＤＣ極性は、消去電圧と反対でありうる。 The additional voltage during the erase operation may be a DC voltage or a DC + AC voltage that is smaller than the erase voltage. At this time, the DC polarity of the additional voltage may be opposite to the erase voltage.
図８Ｂのように、制御ゲート２７に、例えば、約８Ｖの低い付加電圧をＤＣまたはＤＣ＋ＡＣでかければ、正孔を電荷トラップ層２３内に移動させて消去動作を促進させうる。すなわち、前記のように、付加電圧を印加すれば、消去時にも電子と正孔との再結合が速くなされる。 As shown in FIG. 8B, if an additional voltage of about 8 V, for example, is applied to the control gate 27 with DC or DC + AC, holes can be moved into the charge trap layer 23 to facilitate the erase operation. That is, as described above, if an additional voltage is applied, recombination of electrons and holes is accelerated even during erasure.
前記のように、ＣＴＦメモリ素子１０に電子を注入し、注入された電子が電荷トラップ層２３のトラップサイトにトラップされることによって、プログラム状態のしきい電圧を有させるプログラムを行うか、または前記メモリ素子１０に正孔を注入して電子−正孔再結合によって電子を消去し、消去状態のしきい電圧になるように消去を行える。 As described above, a program for injecting electrons into the CTF memory device 10 and trapping the injected electrons at a trap site of the charge trap layer 23 to have a threshold voltage in a programmed state is performed, or Holes are injected into the memory element 10 to erase electrons by electron-hole recombination, and erasing can be performed so that the threshold voltage is in the erased state.
このように、メモリセルは、２つの状態、例えば、プログラム状態と消去状態とを有する。メモリセルのしきい電圧を減少させて、読み取り時に、制御ゲート２７に提供される電圧によってビットラインに連結されたドレインに電流が流れるオン状態を消去状態とし、メモリセルのしきい電圧を高めて読み取り時に、制御ゲート２７に提供される電圧によってビットラインに連結されたドレインに電流が流れないオフ状態をプログラム状態とする。 Thus, the memory cell has two states, for example, a programmed state and an erased state. The threshold voltage of the memory cell is increased by reducing the threshold voltage of the memory cell and setting the ON state in which current flows to the drain connected to the bit line by the voltage provided to the control gate 27 during reading, and increasing the threshold voltage of the memory cell. At the time of reading, the off state in which no current flows to the drain connected to the bit line by the voltage provided to the control gate 27 is set as the program state.
図９は、本発明の実施形態によるＣＴＦメモリ素子１０における読み取り動作を説明する図面である。 FIG. 9 is a diagram illustrating a read operation in the CTF memory device 10 according to an embodiment of the present invention.
図９を参照すれば、読み取り時、制御ゲート２７には、例えば、４.５Ｖほどの読み取り電圧を印加し、基板１１は、例えば、Ｖｂｏｄｙ＝０Ｖ状態に置く。 Referring to FIG. 9, at the time of reading, a read voltage of, for example, about 4.5V is applied to the control gate 27, and the substrate 11 is placed in a state of V body = 0V, for example.
電荷注入領域Ａに対応する電荷トラップ層２３内の電子の密度が依然として高いため、電荷注入領域Ａのしきい電圧は、高い。電荷注入領域Ａとしきい電圧決定領域Ｂとの間のＣ領域は、しきい電圧決定領域Ｂと電子密度が類似しているが、しきい電圧決定領域Ｂは、凹状の曲率によってハイゲートフィールドがかかるので、このしきい電圧決定領域Ｂが最も低いしきい電圧を有する。 Since the density of electrons in the charge trap layer 23 corresponding to the charge injection region A is still high, the threshold voltage of the charge injection region A is high. The C region between the charge injection region A and the threshold voltage determination region B has an electron density similar to that of the threshold voltage determination region B, but the threshold voltage determination region B has a high gate field due to the concave curvature. Therefore, this threshold voltage determining region B has the lowest threshold voltage.
劣化の原因である電荷注入領域Ａが、しきい電圧が決定される部分から分離されているので、プログラムしたしきい電圧が移動する問題が発生せず、読み取り時にも信頼性向上の効果が得られる。 Since the charge injection region A, which is the cause of deterioration, is separated from the portion where the threshold voltage is determined, there is no problem that the programmed threshold voltage moves, and the effect of improving the reliability can be obtained even during reading. It is done.
前記のような本発明の実施形態によるＣＴＦメモリによれば、チャンネル、トンネル絶縁膜２１及び電荷トラップ層２３に屈曲を与えて電子や正孔の注入領域を調節しうる。これにより、電荷が注入される領域としきい電圧が決定される領域とが分離されるので、しきい電圧が変化するなどの信頼性低下の問題が発生しなくなる。 According to the CTF memory according to the embodiment of the present invention as described above, the injection region of electrons and holes can be adjusted by bending the channel, the tunnel insulating film 21 and the charge trap layer 23. As a result, the region where the charge is injected and the region where the threshold voltage is determined are separated, so that the problem of reliability degradation such as a change in the threshold voltage does not occur.
また、プログラム時には、プログラムバイアスをかけて電子を注入した後に、プログラムバイアスより低いＤＣまたはＤＣ＋ＡＣ付加電圧をかけて、電荷トラップ層２３内で電子を所望の所に移動させて、しきい電圧が決定される領域を注入領域から分離しうる。 Further, at the time of programming, electrons are injected with a program bias, and then a DC or DC + AC additional voltage lower than the program bias is applied to move the electrons to a desired place in the charge trap layer 23, thereby determining a threshold voltage. The region to be processed can be separated from the implantation region.
消去時には、消去バイアスをかけて正孔を注入した後に、消去バイアスより低いＤＣまたはＤＣ＋ＡＣの付加電圧をかけて、電荷トラップ層２３内で正孔をしきい電圧が決定される部分まで移動させて消去させうる。 At the time of erasing, after injecting holes by applying an erasing bias, an additional voltage of DC or DC + AC lower than the erasing bias is applied to move the holes to a portion where the threshold voltage is determined in the charge trap layer 23. Can be erased.
したがって、プログラムや消去のために電荷を注入した後、付加電圧をかければ、電荷の安定化及び再結合速度を大きく向上させ、不完全な再結合可能性を顕著に下げ、反対電荷との共存可能性を大きく減らせる。したがって、消去状態やプログラム状態の安定性も確保でき、プログラム時や消去時にしきい電圧の散布劣化可能性を大きく低下させうる。 Therefore, if an additional voltage is applied after injecting a charge for programming or erasing, the charge stabilization and recombination speed are greatly improved, the possibility of incomplete recombination is significantly reduced, and coexistence with the opposite charge is achieved. The possibility is greatly reduced. Therefore, the stability of the erased state and the programmed state can be ensured, and the possibility that the threshold voltage is dispersed and deteriorated during programming and erasing can be greatly reduced.
一方、一般的なフラッシュメモリ素子の動作方法によれば、プログラム時には、ＣＴＦメモリ素子のメモリセルにパルス状のプログラム電圧を印加してプログラムし、検証電圧を印加してメモリセルがプログラムされたか否かを確認するプログラム検証動作を行う。 Meanwhile, according to a general operation method of a flash memory device, during programming, whether a memory cell is programmed by applying a pulsed program voltage to a memory cell of the CTF memory device and applying a verification voltage. A program verification operation is performed to confirm whether or not.
また、増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式でプログラムする時には、プログラム電圧を印加してプログラムした後、次いで、検証電圧を印加してメモリセルのしきい電圧を確認する過程を、メモリセルのしきい電圧がプログラム状態に達するまで反復する。 In addition, when programming by an incremental step pulse programming (ISPP) method, a program voltage is applied and programmed, and then a verification voltage is applied to check a threshold voltage of the memory cell. Repeat until the threshold voltage of the memory cell reaches the programmed state.
消去時には、ＣＴＦメモリ素子のメモリセルにパルス状の消去電圧を印加して消去する。次いで、検証電圧を印加してメモリセルが正しく消去されたか否かを確認する消去検証動作を行う。 At the time of erasing, erasing is performed by applying a pulsed erasing voltage to the memory cell of the CTF memory element. Next, an erase verify operation is performed to confirm whether the memory cell is correctly erased by applying a verify voltage.
したがって、本発明の実施形態による動作方法のように、プログラムや消去のために電荷を注入した後、付加電圧をかける場合には、プログラムや消去のためのパルス電圧と検証電圧との間に付加電圧を印加する。すなわち、プログラムや消去のための電圧を印加し、付加電圧を印加してプログラムや消去を行った後、検証電圧を印加して検証動作を行う。このとき、プログラム電圧、消去電圧、付加電圧、検証電圧は、図１０Ａないし図１２Ｂのように、パルス状に印加される。 Accordingly, when an additional voltage is applied after injecting charge for programming or erasing as in the operation method according to the embodiment of the present invention, the voltage is added between the pulse voltage for programming or erasing and the verification voltage. Apply voltage. That is, a program or erase voltage is applied, an additional voltage is applied to perform programming or erase, and then a verification voltage is applied to perform a verification operation. At this time, the program voltage, erase voltage, additional voltage, and verification voltage are applied in pulses as shown in FIGS. 10A to 12B.
図１０Ａ及び図１０Ｂは、本発明の実施形態によるフラッシュメモリ素子の作動方法によるプログラム時の電圧波形の実施形態を示す。図１０Ａは、付加電圧がプログラム電圧より小さい大きさの反対極性のＤＣ電圧であるとき、図１０Ｂは、付加電圧がプログラム電圧より小さい大きさであり、ＤＣ極性がプログラム電圧と反対であるＤＣ＋ＡＣ電圧である場合を示す。 FIGS. 10A and 10B illustrate voltage voltage embodiments during programming according to a method of operating a flash memory device according to an embodiment of the present invention. FIG. 10A is a DC voltage of the opposite polarity having a magnitude smaller than the program voltage, and FIG. 10B is a DC + AC voltage having the magnitude of the additional voltage smaller than the program voltage and the DC polarity opposite to the program voltage. The case is shown.
図１０Ａ及び図１０Ｂのように、プログラム時には、プログラム電圧、付加電圧、検証電圧が一つのパッケージをなして順次に印加される。 As shown in FIGS. 10A and 10B, at the time of programming, a program voltage, an additional voltage, and a verification voltage are sequentially applied in one package.
図１１Ａ及び図１１Ｂは、それぞれ図１０Ａ及び図１０Ｂの電圧波形を利用して、ＩＳＰＰ方式でのプログラム時の電圧波形を示す。 11A and 11B show voltage waveforms during programming in the ISPP method using the voltage waveforms in FIGS. 10A and 10B, respectively.
図１１Ａ及び図１１Ｂは、本発明の実施形態による作動方法をＩＳＰＰ方式でプログラムする時にも適用しうるということを示す。図１１Ａ及び図１１Ｂで、Ｖｐｇｍは、ＩＳＰＰ方式でプログラムする時の基本的なプログラム電圧、ΔＶｐｇｍは、ＩＳＰＰにおけるプログラム電圧増大の大きさを示す。 FIG. 11A and FIG. 11B show that the operating method according to the embodiment of the present invention can also be applied when programming in the ISPP method. 11A and 11B, Vpgm is a basic program voltage when programming in the ISPP method, and ΔVpgm indicates the magnitude of the increase in the program voltage in ISPP.
本発明の作動方法をＩＳＰＰ方式のプログラムに適用する場合には、所定大きさのプログラム電圧パルスを印加してプログラムした後、次いで、付加電圧パルスを印加する。次いで、検証電圧パルスを印加して、しきい電圧がプログラム状態に達したか否かを確認する。プログラム状態に達していないならば、プログラム電圧パルスの大きさを一定の大きさほど増大させて前の過程を反復する。しきい電圧がプログラム状態に達するまで、このような過程を複数回反復する。 When the operating method of the present invention is applied to an ISPP-type program, a program voltage pulse having a predetermined magnitude is applied and programmed, and then an additional voltage pulse is applied. A verification voltage pulse is then applied to check if the threshold voltage has reached the programmed state. If the program state has not been reached, the program voltage pulse is increased by a certain amount and the previous process is repeated. This process is repeated several times until the threshold voltage reaches the programmed state.
図１２Ａ及び図１２Ｂは、本発明の実施形態によるフラッシュメモリ素子の作動方法による消去時の電圧波形の実施形態を示す。図１２Ａは、付加電圧が消去電圧より小さい大きさの反対極性のＤＣ電圧であるとき、図１２Ｂは、付加電圧が消去電圧より小さい大きさであり、ＤＣ極性が消去電圧と反対であるＤＣ＋ＡＣ電圧である場合を示す。 12A and 12B illustrate an embodiment of a voltage waveform during erasing according to a method of operating a flash memory device according to an embodiment of the present invention. FIG. 12A is a DC voltage of opposite polarity with a magnitude smaller than the erase voltage, and FIG. 12B is a DC + AC voltage with a magnitude smaller than the erase voltage and the DC polarity opposite to the erase voltage. The case is shown.
図１２Ａ及び図１２Ｂのように、消去時には、消去電圧、付加電圧、検証電圧が一つのパッケージをなして順次に印加される。 As shown in FIGS. 12A and 12B, at the time of erasing, an erasing voltage, an additional voltage, and a verification voltage are sequentially applied in one package.
以下では、前記のような本発明の実施形態によるＣＴＦメモリ素子１０の製造方法を図１３Ａないし図１３Ｋを参照して説明する。 Hereinafter, a method of manufacturing the CTF memory device 10 according to the embodiment of the present invention will be described with reference to FIGS. 13A to 13K.
図１３Ａないし図１３Ｉを参照すれば、まず、基板１１を準備する。このとき、前記基板１１は、シリコン半導体基板でもあり、またはＳＯＩ基板に単結晶シリコン層を形成した基板でもありうる。 13A to 13I, first, the substrate 11 is prepared. At this time, the substrate 11 may be a silicon semiconductor substrate or a substrate in which a single crystal silicon layer is formed on an SOI substrate.
次いで、基板１１のチャンネル領域１１ａを形成する位置に形成され、その上端部分に相互離隔された第１及び第２突起３３ａ，３３ｂを有する突出部３３と、この突出部３３の両側に前記第１及び第２突起３３ａ，３３ｂを露出させるように形成された絶縁物質領域１５’を有する構造を形成する。 Next, a protrusion 33 having first and second protrusions 33a and 33b formed at a position where the channel region 11a of the substrate 11 is formed and spaced apart from each other at the upper end thereof, and the first and second protrusions 33 on both sides of the protrusion 33. A structure having an insulating material region 15 ′ formed to expose the second protrusions 33a and 33b is formed.
次いで、エッチング工程を進める。このようにエッチング工程を進めれば、図１３Ｊのように、第１及び第２突起３３ａ，３３ｂが凸状の曲率を有する形態でエッチングされる。したがって、その上端部分の両側に凸状の曲率部分を有するチャンネル領域１１ａが形成される。 Next, the etching process proceeds. If the etching process proceeds in this way, the first and second protrusions 33a and 33b are etched in a form having a convex curvature as shown in FIG. 13J. Therefore, a channel region 11a having convex curvature portions on both sides of the upper end portion is formed.
このチャンネル領域１１ａ上に、図１３Ｊ及び図１３Ｋのように、ゲート構造２０を形成する。このとき、少なくともトンネル絶縁膜２１及び電荷トラップ層２３は、チャンネル領域１１ａの屈曲を維持するように形成される。 A gate structure 20 is formed on the channel region 11a as shown in FIGS. 13J and 13K. At this time, at least the tunnel insulating film 21 and the charge trap layer 23 are formed so as to maintain the bending of the channel region 11a.
前記突出部３３及び絶縁物質領域１５’を有する構造を形成するために、図１３Ａないし図１３Ｄの工程を通じて、基板１１に突出部３３及びこれより突出するようにその両側に絶縁物質領域１５’を形成した段差構造を作る。 In order to form a structure having the protrusion 33 and the insulating material region 15 ′, the protrusion 33 is formed on the substrate 11 and the insulating material region 15 ′ is protruded from the substrate 11 through the processes of FIGS. 13A to 13D. Make the step structure formed.
このような段差構造を作るために、図１３Ａのように、基板１１上にハードマスク膜３１を形成する。次いで、予備的なチャンネル領域１１ａを形成する部分以外のハードマスク膜部分及び基板１１の一部深さを除去して、図１３Ｂのように、突出部３３を作る。前記ハードマスク膜３１は、窒化膜、例えば、Ｓｉ３Ｎ４膜でありうる。 In order to make such a step structure, a hard mask film 31 is formed on the substrate 11 as shown in FIG. 13A. Next, the hard mask film portion other than the portion for forming the preliminary channel region 11a and the partial depth of the substrate 11 are removed to form the protruding portion 33 as shown in FIG. 13B. The hard mask film 31 may be a nitride film, for example, a Si 3 N 4 film.
次いで、図１３Ｃのように、突出部３３の両側に、この突出部３３より突出して段差になるように絶縁物質領域１５’を形成する。この絶縁物質領域１５’は、大体ハードマスク膜３１の高さまで形成される。次いで、図１３Ｄのように、ハードマスク膜３１を除去すれば、段差構造が露出される。 Next, as shown in FIG. 13C, insulating material regions 15 ′ are formed on both sides of the protruding portion 33 so as to protrude from the protruding portion 33 to form a step. The insulating material region 15 ′ is formed up to the height of the hard mask film 31. Next, as shown in FIG. 13D, if the hard mask film 31 is removed, the step structure is exposed.
前記絶縁物質領域１５’は、酸化物で形成される。本発明によるＣＴＦメモリ素子１０をＳＴＩ工程によってメモリセルが電気的に分離されるように形成する場合、この絶縁物質領域１５’は、ＳＴＩ工程による素子分離膜１５に該当しうる。 The insulating material region 15 'is formed of an oxide. When the CTF memory device 10 according to the present invention is formed so that the memory cells are electrically isolated by the STI process, the insulating material region 15 ′ may correspond to the device isolation film 15 by the STI process.
次いで、図１３Ｅ及び図１３Ｆのように、突出部３３の絶縁物質領域１５’と隣接した部分にのみハードマスク膜３５が存在し、突出部３３の中央部分は、露出されるようにハードマスク膜３５を形成する。このために、図１３Ｅのように、段差構造の全面にハードマスク膜３５を形成した後、エッチング工程を進めれば、図１３Ｆのような突出部３３の絶縁物質領域１５’と隣接した部分にのみハードマスク膜３５が残り、突出部３３の中央部分は、露出された構造が得られる。 Next, as shown in FIGS. 13E and 13F, the hard mask film 35 exists only in the portion of the protrusion 33 adjacent to the insulating material region 15 ′, and the central portion of the protrusion 33 is exposed. 35 is formed. To this end, as shown in FIG. 13E, after forming the hard mask film 35 on the entire surface of the step structure and then proceeding with the etching process, the protrusion 33 has a portion adjacent to the insulating material region 15 ′ as shown in FIG. 13F. Only the hard mask film 35 remains, and an exposed structure is obtained in the central portion of the protrusion 33.
次いで、図１３Ｇのように、前記ハードマスク膜３５をマスクとして、突出部３３に対するエッチング工程を進め、突出部３３の露出された中央部分を一部深さまでエッチングすれば、突出部３３の上端部分に相互離隔された第１及び第２突起３３ａ，３３ｂを有する構造が得られる。 Next, as shown in FIG. 13G, when the hard mask film 35 is used as a mask, an etching process is performed on the protrusion 33, and the exposed central portion of the protrusion 33 is partially etched to a depth. Thus, a structure having first and second protrusions 33a and 33b separated from each other can be obtained.
次いで、図１３Ｈのように、ハードマスク膜３５を除去する。 Next, as shown in FIG. 13H, the hard mask film 35 is removed.
次いで、図１３Ｉのように、第１及び第２突起３３ａ，３３ｂの外面が露出されるように絶縁物質領域１５’の一部を除去する。 Next, as shown in FIG. 13I, a part of the insulating material region 15 'is removed so that the outer surfaces of the first and second protrusions 33a and 33b are exposed.
この状態でエッチング工程を進めれば、図１３Ｊのように、第１及び第２突起３３ａ，３３ｂは、凸状の曲率を有する形態にエッチングされる。それと共に、第１及び第２突起３３ａ，３３ｂの間は、凹状の曲率を有する形態にエッチングされる。このような屈曲を有するチャンネル領域１１ａ上にトンネル絶縁膜２１を形成し、その上に電荷トラップ層２３、ブロッキング絶縁膜２５及び制御ゲート２７を形成すれば、図１３Ｋのように、本発明の実施形態によるＣＴＦメモリ素子１０が得られる。 If the etching process proceeds in this state, the first and second protrusions 33a and 33b are etched into a form having a convex curvature as shown in FIG. 13J. At the same time, the first and second protrusions 33a and 33b are etched to have a concave curvature. If the tunnel insulating film 21 is formed on the channel region 11a having such a bend, and the charge trap layer 23, the blocking insulating film 25, and the control gate 27 are formed thereon, the implementation of the present invention is performed as shown in FIG. 13K. A CTF memory device 10 according to the embodiment is obtained.
以上、図１３Ａないし図１３Ｋを参照して本発明の実施形態によるＣＴＦメモリ素子１０の製造方法を説明したが、本発明の製造方法がこれに限定されず、特許請求の範囲に記載された技術的思想の範囲内で多様な変形及び均等な実施形態が可能である。 The manufacturing method of the CTF memory device 10 according to the embodiment of the present invention has been described above with reference to FIGS. 13A to 13K. However, the manufacturing method of the present invention is not limited to this, and the technology described in the claims. Various modifications and equivalent embodiments are possible within the scope of the technical idea.
一方、以上では、本発明の実施形態による電荷注入領域としきい電圧が決定される領域とを空間的に分離する技術をＣＴＦメモリに適用する場合を説明及び図示したが、それらを例示的に示しただけである。 On the other hand, the case where the technique for spatially separating the charge injection region and the region for which the threshold voltage is determined according to the embodiment of the present invention is applied to the CTF memory has been described and illustrated. It ’s just that.
本発明の技術は、ＣＴＦメモリ素子１０だけでなく、他のメモリ素子、例えば、フローティングゲートと制御ゲート２７とを有する通常的な意味のフローティングゲート型フラッシュメモリ素子に適用されることもある。このようなフローティングゲート型フラッシュメモリ素子に本発明の技術を適用した実施形態については、前述したところ及びフラッシュメモリ素子の技術分野でよく知られているところから十分に類推しうるので、ここでは、詳細な説明及び図示を省略する。 The technique of the present invention may be applied not only to the CTF memory element 10 but also to other memory elements, for example, a floating gate type flash memory element having a normal meaning having a floating gate and a control gate 27. The embodiment in which the technology of the present invention is applied to such a floating gate type flash memory device can be sufficiently inferred from the above-mentioned and well-known in the technical field of the flash memory device. Detailed description and illustration are omitted.
本発明は、メモリ関連の技術分野に適用可能である。 The present invention can be applied to technical fields related to memory.
１０ 電荷トラップ型フラッシュメモリ素子
１１ 基板
１１ａ チャンネル領域
１３ 第１不純物領域
１４ 第２不純物領域
１５ 素子分離膜
１９ スペーサ
２０ ゲート構造
２１ トンネル絶縁膜
２３ 電荷トラップ層
２５ ブロッキング絶縁膜
２７ 制御ゲート
DESCRIPTION OF SYMBOLS 10 Charge trap type flash memory device 11 Substrate 11a Channel region 13 First impurity region 14 Second impurity region 15 Element isolation film 19 Spacer 20 Gate structure 21 Tunnel insulating film 23 Charge trap layer 25 Blocking insulating film 27 Control gate
Claims (24)
前記チャンネル領域上に形成されたゲート構造と、を備えることを特徴とするメモリ素子。 It is formed to have a bend on both sides of the upper end, and the bend on both sides is used as a region where charge is injected during programming or erasing, and separates the region where charge is injected from the region that determines the threshold voltage. Channel area to be
And a gate structure formed on the channel region.
その上端部分の両側に凸状の曲率を有するように形成されたことを特徴とする請求項１に記載のメモリ素子。 The channel region is
2. The memory element according to claim 1, wherein the memory element is formed to have a convex curvature on both sides of the upper end portion.
前記トンネル絶縁膜は、前記凹状の曲率を有する部分付近が前記凸状の曲率を有する部分付近より厚く形成されたことを特徴とする請求項４に記載のメモリ素子。 The gate structure includes a tunnel insulating film,
5. The memory device according to claim 4, wherein the tunnel insulating film is formed so that a portion near the portion having the concave curvature is thicker than a portion near the portion having the convex curvature.
前記チャンネル領域の屈曲形態が維持されるように、前記チャンネル領域上に形成されるトンネル絶縁膜及び電荷トラップ層と、
前記電荷トラップ層上に形成されたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に形成された制御ゲートと、を備える電荷トラップ型であることを特徴とする請求項６に記載のメモリ素子。 The gate structure is
A tunnel insulating film and a charge trap layer formed on the channel region so that the bent shape of the channel region is maintained;
A blocking insulating film formed on the charge trap layer;
The memory device according to claim 6, wherein the memory device is a charge trap type including a control gate formed on the blocking insulating film.
前記基板のチャンネル領域を形成する予備的な位置に形成され、その上端部分に相互離隔された第１及び第２突起を有する突出部と、この突出部の両側に前記第１及び第２突起を露出させるように形成された絶縁物質領域とを有する構造を形成する工程と、
エッチング工程を進めて、前記第１及び第２突起に凸状の曲率を有させることによって、その上端部分の両側に凸状の曲率を有するチャンネル領域を形成する工程と、
前記チャンネル領域上にゲート構造を形成する工程と、を含むことを特徴とするメモリ素子の製造方法。 Preparing a substrate;
A protrusion having first and second protrusions formed at a preliminary position for forming a channel region of the substrate and spaced from each other at an upper end portion thereof, and the first and second protrusions on both sides of the protrusion. Forming a structure having an insulating material region formed to be exposed;
Advancing an etching process to form a channel region having a convex curvature on both sides of the upper end portion by causing the first and second protrusions to have a convex curvature; and
Forming a gate structure on the channel region. A method for manufacturing a memory device, comprising:
（ａ）前記基板に突出部とそれより突出してその両側に前記絶縁物質領域とを形成して段差構造を作る工程と、
（ｂ）前記突出部の前記絶縁物質領域と隣接した部分に第１ハードマスク膜を存在させ、突出部の中央部分のみを露出させる工程と、
（ｃ）前記突出部の露出された中央部分を一部深さまでエッチングして、前記突出部の上端部分に相互離隔された前記第１及び第２突起を形成する工程と、
（ｄ）前記第１ハードマスク膜を除去し、前記第１及び第２突起の外面が露出されるように前記絶縁物質領域の一部を除去する工程と、を含むことを特徴とする請求項８に記載のメモリ素子の製造方法。 Forming the structure having the protrusion and the insulating material region,
(A) forming a step structure by forming a protrusion on the substrate and the insulating material region on both sides of the protrusion, and
(B) a step of causing the first hard mask film to exist in a portion adjacent to the insulating material region of the protruding portion and exposing only a central portion of the protruding portion;
(C) etching the exposed central portion of the protrusion to a depth to form the first and second protrusions spaced apart from each other at the upper end of the protrusion;
And (d) removing the first hard mask film and removing a part of the insulating material region so that outer surfaces of the first and second protrusions are exposed. 9. A method for manufacturing a memory element according to 8.
前記基板上に第２ハードマスク膜を形成する工程と、
チャンネル領域を形成する予備的な部分以外の第２ハードマスク膜及び基板の一部深さを除去して、前記突出部を作る工程と、
前記突出部の両側に、この突出部より突出して段差になるように絶縁物質領域を形成する工程と、
前記第２ハードマスク膜を除去して段差構造を露出させる工程と、を含むことを特徴とする請求項９に記載のメモリ素子の製造方法。 The step (a)
Forming a second hard mask film on the substrate;
Removing the second hard mask film other than the preliminary portion for forming the channel region and a partial depth of the substrate to form the protrusion;
Forming an insulating material region on both sides of the protrusion so as to protrude from the protrusion and form a step;
The method of claim 9, further comprising: removing the second hard mask film to expose the step structure.
前記段差構造上に第１ハードマスク膜を形成する工程と、
エッチング工程を進めて、突出部の前記絶縁物質領域と隣接した部分にのみ第１ハードマスク膜を残す工程と、を含むことを特徴とする請求項９に記載のメモリ素子の製造方法。 The step (b)
Forming a first hard mask film on the step structure;
The method according to claim 9, further comprising: performing an etching process to leave a first hard mask film only in a portion of the protruding portion adjacent to the insulating material region.
前記トンネル絶縁膜は、前記凹状の曲率を有する部分付近が前記凸状の曲率を有する部分付近より厚く形成されることを特徴とする請求項１３に記載のメモリ素子の製造方法。 The gate structure includes a tunnel insulating film,
14. The method of manufacturing a memory element according to claim 13, wherein the tunnel insulating film is formed so that a portion near the portion having the concave curvature is thicker than a portion near the portion having the convex curvature.
前記ゲート構造をなす少なくとも一部層は、前記チャンネル領域の屈曲形態が維持されるように形成されることを特徴とする請求項８ないし１４のうち何れか１項に記載のメモリ素子の製造方法。 The gate structure comprises a plurality of layers,
15. The method of manufacturing a memory device according to claim 8, wherein at least a part of the layer constituting the gate structure is formed so that a bent form of the channel region is maintained. .
前記チャンネル領域の屈曲形態が維持されるように、前記チャンネル領域上に形成されるトンネル絶縁膜及び電荷トラップ層と、
前記電荷トラップ層上に形成されたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に形成された制御ゲートと、を備える電荷トラップ型であることを特徴とする請求項１５に記載のメモリ素子の製造方法。 The gate structure is
A tunnel insulating film and a charge trap layer formed on the channel region so that the bent shape of the channel region is maintained;
A blocking insulating film formed on the charge trap layer;
16. The method of manufacturing a memory element according to claim 15, wherein the method is a charge trap type including a control gate formed on the blocking insulating film.
付加電圧を印加して、注入された電荷の移動を促進させる工程と、を含むことを特徴とするメモリ素子の動作方法。 A channel region of a memory device manufactured by a memory device according to any one of claims 1 to 5 or a manufacturing method according to any one of claims 8 to 14 by applying a program voltage or an erase voltage. Injecting charges through the bent portions on both sides of the upper end portion of
Applying the additional voltage to promote the movement of the injected charge, and operating the memory device.
ＤＣ電圧またはＤＣ＋ＡＣ電圧であることを特徴とする請求項１８に記載のメモリ素子の動作方法。 The additional voltage is
The method of claim 18, wherein the memory device is a DC voltage or a DC + AC voltage.
ＤＣ電圧またはＤＣ＋ＡＣ電圧であることを特徴とする請求項１７に記載のメモリ素子の動作方法。 The additional voltage is
The method of claim 17, wherein the voltage is a DC voltage or a DC + AC voltage.
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