JP2008270439A - Electrode arrangement method for semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electrode arrangement method in a semiconductor device which suppresses the IR-Drop in the semiconductor device and the increase of the power consumption, and suppresses the deterioration of the assembly yield. <P>SOLUTION: When electrode pads are formed on a semiconductor chip according to the number of the power supply pads provided on the periphery of the core of the semiconductor chip, the arrangement positions of the electrode pads on the semiconductor chip are determined by simulating at least one or more times considering the IR-Drop in the semiconductor chip, the resistance values resulting from the power supply pads, the electrode pads, the bonding wires for connecting the power supply pads and the electrode pads, and the power supply wiring within the semiconductor chip electrically connected to the electrode pads, and the assembly constraints for the semiconductor device. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置の電極配置方法に関し、特には、前記半導体装置における半導体チップのコア周辺に配置する電源パッド、及び前記半導体チップ上に配置する電極パッドの配置方法に関する。   The present invention relates to an electrode arrangement method for a semiconductor device, and more particularly to a power supply pad arranged around a core of a semiconductor chip in the semiconductor device and an arrangement method for an electrode pad arranged on the semiconductor chip.

従来、ワイヤーボンディング方式を用いて半導体チップを実装する半導体装置では、所定の基板上に前記半導体チップを搭載するとともに、前記半導体チップのコア周辺に電源パッドを配置し、さらに前記基板上にボンディングリード（ボンディングフィンガー）を配置して、前記ボンディングリード及び前記電源パッド間、並びに前記電源パッド及び前記半導体チップ上に形成した電極パッド間をワイヤーボンディングで電気的に接続し、前記半導体チップへは、前記ボンディングリード及び前記電源パッドを介して電源電圧が印加されるような構成となっていた。   2. Description of the Related Art Conventionally, in a semiconductor device in which a semiconductor chip is mounted using a wire bonding method, the semiconductor chip is mounted on a predetermined substrate, a power pad is disposed around the core of the semiconductor chip, and bonding leads are further formed on the substrate. (Bonding fingers) are arranged, and the bonding leads and the power supply pads are electrically connected by wire bonding between the power supply pads and the electrode pads formed on the semiconductor chip. The power supply voltage is applied through the bonding lead and the power supply pad.

上述のような従来の半導体装置では、特に半導体チップのコアにおける消費電力が増大してしまうため、前記半導体チップのコアにおける電源電圧が、前記半導体チップの外周部における電源電圧よりも低くなる、いわゆるＩＲ−Ｄｒｏｐと呼ばれる現象が生じていた。半導体装置においてＩＲ−Ｄｒｏｐが生じると、前記半導体チップ、特にコアに対して十分な電源電圧が印加されず、コア、すなわち回路部が安定に動作できないという問題が生じる。   In the conventional semiconductor device as described above, since the power consumption particularly in the core of the semiconductor chip is increased, the power supply voltage in the core of the semiconductor chip is lower than the power supply voltage in the outer peripheral portion of the semiconductor chip. A phenomenon called IR-Drop has occurred. When IR-Drop occurs in a semiconductor device, a sufficient power supply voltage is not applied to the semiconductor chip, particularly the core, causing a problem that the core, that is, the circuit unit cannot operate stably.

このような問題に対処するためには、前記半導体チップのＩＲ−Ｄｒｏｐが顕著に生じる部分、例えばコアに相当する部分上により多くの電極パッドを形成し、十分な電源電圧が印加されるようにする必要がある。しかしながら、無造作に形成すべき電極パッド数を増大させると、ボンディングワイヤー数も増大し、アセンブリ歩留まりの低下や組み立てコストの増大を招くという問題を生じる。   In order to cope with such a problem, more electrode pads are formed on a portion where the IR-Drop of the semiconductor chip is prominent, for example, a portion corresponding to the core, so that a sufficient power supply voltage is applied. There is a need to. However, when the number of electrode pads to be formed at random is increased, the number of bonding wires also increases, resulting in a problem that the assembly yield is reduced and the assembly cost is increased.

特許文献１には、半導体チップ上に電極パッドを格子状に複数配置するとともに、これらパッド間をワイヤーボンディングによって電気的に接続するという技術が開示されている。しかしながら、このような技術でも、形成すべき電極パッド数を過剰に増大させてしまう傾向があり、上述したようなボンディングワイヤー数の増大による、アセンブリ歩留まりの低下や組み立てコストの増大を招くという問題を生じる。   Patent Document 1 discloses a technique in which a plurality of electrode pads are arranged in a lattice pattern on a semiconductor chip and the pads are electrically connected by wire bonding. However, even with such a technique, there is a tendency that the number of electrode pads to be formed tends to be excessively increased, resulting in a decrease in assembly yield and an increase in assembly cost due to the increase in the number of bonding wires as described above. Arise.

さらに、特許文献２では、半導体チップ上におけるＩＲ−Ｄｒｏｐに関連した電位分布をシミュレートし、得られた電位分布に応じて前記半導体チップ上に配置すべき電極パッドの数及び位置を決定するという技術が開示されている。しかしながら、この技術ではシミュレートして得た電位分布に対して配置すべき電極パッドの数及び位置を決定するので、この場合においても、形成すべき電極パッド数を過剰に増大させてしまうという問題があった。   Furthermore, in Patent Document 2, a potential distribution related to IR-Drop on a semiconductor chip is simulated, and the number and positions of electrode pads to be arranged on the semiconductor chip are determined according to the obtained potential distribution. Technology is disclosed. However, since this technique determines the number and position of electrode pads to be arranged with respect to the potential distribution obtained by simulation, even in this case, the number of electrode pads to be formed is excessively increased. was there.

一方、半導体装置の全体を考慮した場合、単に上記ＩＲ−Ｄｒｏｐのみを考慮した電極パッドの配置を行うと、装置全体としての抵抗値増大の問題や、アセンブリ制約などを無視することになり、半導体装置全体の消費電力の増大、及びアセンブリ歩留まりの低下などの問題を招くなどの問題を生じていた。
特開２００５−８５８２９号 特開２００６−３３９２５２号 On the other hand, when the entire semiconductor device is taken into consideration, if the electrode pads are arranged in consideration of only the IR-Drop, the problem of increasing the resistance value of the entire device, assembly restrictions, etc. are ignored. Problems such as an increase in power consumption of the entire apparatus and a decrease in assembly yield have occurred.
JP-A-2005-85829 JP 2006-339252 A

本発明は、半導体装置におけるＩＲ−Ｄｒｏｐを抑制するとともに、消費電力の増大、及びアセンブリ歩留まりの低下を抑制した、半導体装置における電極の配置方法を提供することを目的とする。   An object of the present invention is to provide a method for arranging electrodes in a semiconductor device that suppresses IR-Drop in the semiconductor device and suppresses an increase in power consumption and a decrease in assembly yield.

上記目的を達成すべく、本発明の一態様は、半導体装置の電極配置方法であって、
半導体チップのコア周辺に設ける電源パッドの数に応じて、前記半導体チップ上に電極パッドを形成する際に、前記半導体チップのＩＲ−Ｄｒｏｐと、前記電源パッド、前記電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された、前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とを考慮して、少なくとも１回以上シミュレートし、前記半導体チップ上における前記電極パッドの配置位置を決定することを特徴とする、半導体装置の電極配置方法に関する。 In order to achieve the above object, one embodiment of the present invention is an electrode arrangement method for a semiconductor device,
When forming an electrode pad on the semiconductor chip according to the number of power pads provided around the core of the semiconductor chip, IR-Drop of the semiconductor chip, the power pad, the electrode pad, the power pad, and the At least once or more in consideration of bonding wires connecting electrode pads, resistance values electrically connected to the electrode pads due to power supply wiring in the semiconductor chip, and assembly constraints of the semiconductor device The present invention relates to a method for arranging electrodes of a semiconductor device, characterized by simulating and determining an arrangement position of the electrode pads on the semiconductor chip.

また、本発明の一態様は、半導体装置の電極配置方法であって、半導体チップのコア周辺に設けた電源パッドに対して、前記半導体チップ上に電極パッドを形成する際に、前記半導体チップのＩＲ−Ｄｒｏｐと、前記電源パッド、前記電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された、前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とを考慮して、少なくとも１回以上シミュレートし、前記電源パッドの配置数並びに前記半導体チップ上における前記電極パッドの配置位置及び配置数を決定することを特徴とする、半導体装置の電極配置方法に関する。   Another embodiment of the present invention is an electrode arrangement method for a semiconductor device, wherein an electrode pad is formed on the semiconductor chip with respect to a power supply pad provided around a core of the semiconductor chip. IR-Drop, the power supply pad, the electrode pad, the bonding wire connecting the power supply pad and the electrode pad, and the resistance value caused by the power supply wiring in the semiconductor chip electrically connected to the electrode pad In consideration of the assembly constraints of the semiconductor device, at least one simulation is performed to determine the number of power supply pads and the position and number of electrode pads on the semiconductor chip. The present invention relates to an electrode arrangement method for a semiconductor device.

上記態様によれば、半導体装置におけるＩＲ−Ｄｒｏｐを抑制するとともに、消費電力の増大、及びアセンブリ歩留まりの低下を抑制した、半導体装置における電極の配置方法を提供することができる。   According to the above aspect, it is possible to provide an electrode arrangement method in a semiconductor device that suppresses IR-Drop in the semiconductor device, and suppresses an increase in power consumption and a decrease in assembly yield.

以下、本発明の具体的な実施形態について説明する。   Hereinafter, specific embodiments of the present invention will be described.

（第１の実施形態）
図１は、第１の実施形態における半導体装置の電極配置方法のステップを示すフローチャートであり、図２は、本実施形態で使用する電極配置算出装置の一例を示す構成図である。また、図３〜１３は、前記電極配置方法の各ステップに対する説明図である。 (First embodiment)
FIG. 1 is a flowchart illustrating steps of an electrode arrangement method for a semiconductor device according to the first embodiment, and FIG. 2 is a configuration diagram illustrating an example of an electrode arrangement calculation apparatus used in the present embodiment. Moreover, FIGS. 3-13 is explanatory drawing with respect to each step of the said electrode arrangement | positioning method.

最初に、初期設定として、ボンディングパッド位置を算出するために必要な情報を入力する。この情報は、半導体チップのサイズ及び前記半導体チップの周辺に配置する電源パッド位置及び配置個数などを含む。さらに、以下に詳述する終了条件（点数及びシミュレートループ数）、限界ＩＲ−Ｄｒｏｐ値、アセンブリ制約及び入れ替え確率などの諸条件を必要に応じて適宜含むことができる。さらに限界ＩＲ−Ｄｒｏｐ値及びアセンブリ制約などに対する重要度数をも適宜入力することができる（ステップＳ１１）。   First, as an initial setting, information necessary for calculating the bonding pad position is input. This information includes the size of the semiconductor chip, the position and number of power supply pads arranged around the semiconductor chip, and the like. Furthermore, various conditions such as termination conditions (the number of points and the number of simulated loops), a limit IR-Drop value, assembly constraints, and replacement probabilities, which will be described in detail below, may be included as appropriate. Furthermore, the critical IR-Drop value and the importance degree for the assembly constraint can be input as appropriate (step S11).

なお、上記ステップは、図２に示す装置の入力装置１１にて行われる。   The above steps are performed by the input device 11 of the device shown in FIG.

次いで、図３のように半導体チップ中央部をメッシュ状に分割し（ステップＳ１２）、縦、横の線が交差した位置をボンディングパッド配置の候補点とし、予め定められた数の電極パッドを一義的にランダム配置する（ステップＳ１３）。この場合のメッシュの間隔は、パラメータによる固定値でも良いし、作業者が個別に指定する値でも良い。   Next, as shown in FIG. 3, the central portion of the semiconductor chip is divided into a mesh shape (step S12), and a position where the vertical and horizontal lines intersect is defined as a candidate point for bonding pad arrangement, and a predetermined number of electrode pads are uniquely defined. Are randomly arranged (step S13). In this case, the mesh interval may be a fixed value based on a parameter, or may be a value designated individually by an operator.

また、この際に、図４のようにアセンブリ制約（特にボンディングワイヤ長）を考慮してある程度の範囲を絞り込んでボンディングパッド配置位置を限定することもできる。すなわち、図４に示す電源パッドに対してボンディングワイヤ長を考慮することによって、半導体チップ上において電極パッドを配置できる領域を太線枠で囲まれた領域内に予め限定することができる。   At this time, as shown in FIG. 4, it is also possible to limit the bonding pad arrangement position by narrowing a certain range in consideration of assembly constraints (particularly the bonding wire length). That is, by considering the bonding wire length with respect to the power supply pad shown in FIG. 4, the region where the electrode pad can be arranged on the semiconductor chip can be limited in advance to the region surrounded by the thick line frame.

また、図５のようにボンディングワイヤの最大・最小ルール値およびワイヤの平面配置角度などのアセンブリ制約を入力することで各電源パッドからボンディングワイヤを張ることができる範囲（概ね扇状になる）に限定することで、半導体チップ上において電極パッドを配置できる領域を前記扇状の枠で囲まれた領域内に予め限定することができる。なお、ワイヤの平面配置角度を入力するのは、チップ周辺に近い場所に内部ボンディングパッドを配置してもＩＲ−Ｄｒｏｐの改善効果は少ないので、おおよそ９０度くらいの角度を範囲とすることで、候補点とすることができる。このように候補点をあらかじめ絞り込むことは、処理時間の短縮につながる利点もある。   Further, as shown in FIG. 5, by inputting assembly constraints such as the maximum and minimum rule values of the bonding wire and the plane arrangement angle of the wire, it is limited to a range in which the bonding wire can be stretched from each power supply pad (generally fan-shaped). By doing so, the region where the electrode pad can be arranged on the semiconductor chip can be limited in advance to the region surrounded by the fan-shaped frame. Note that the plane layout angle of the wire is input because the IR-Drop improvement effect is small even if the internal bonding pad is disposed near the periphery of the chip, so that the angle is set to about 90 degrees. Can be a candidate point. In this way, narrowing down candidate points in advance has the advantage of shortening the processing time.

次いで、現時点でのボンディングパッド位置における電圧降下の情報をＩＲ−Ｄｒｏｐ解析ツールを使用して計算を行う(ステップＳ１４)。このＩＲ−Ｄｒｏｐ解析ツールは市販されており、例えば上記特許文献２にもこのようなＩＲ−Ｄｒｏｐ解析ツールを用いた解析方法が開示されている。   Next, information on the voltage drop at the current bonding pad position is calculated using an IR-Drop analysis tool (step S14). This IR-Drop analysis tool is commercially available. For example, Patent Document 2 discloses an analysis method using such an IR-Drop analysis tool.

なお、特許文献２に記載の方法では、ＩＲ−Ｄｒｏｐ解析ツールによって半導体チップ上の電位分布を算出した後、電極パッドを配置するが、本実施形態では、予め所定数の電極パッドを半導体チップ上に配置した状態で、ＩＲ−Ｄｒｏｐ解析ツールによって半導体チップ上の電位分布を算出する。したがって、その後の電極パッドの配置変更に際して最初に配置した電極パッドの形態を参照することができ、前記電極パッドの配置変更を簡易に行うことができるようになる。   In the method described in Patent Document 2, the electrode pads are arranged after the potential distribution on the semiconductor chip is calculated by the IR-Drop analysis tool. In this embodiment, a predetermined number of electrode pads are previously placed on the semiconductor chip. In this state, the potential distribution on the semiconductor chip is calculated by the IR-Drop analysis tool. Therefore, it is possible to refer to the form of the electrode pad initially arranged when the electrode pad arrangement is changed thereafter, and the electrode pad arrangement can be easily changed.

次いで、前記ＩＲ−Ｄｒｏｐ解析ツールによって得た半導体チップ上の電圧降下の最大値や平均値の情報を図６の点数計算グラフに基づく計算式を使って点数化を行う。あらかじめ入力されたＩＲ−Ｄｒｏｐ限界値を超えた場合は、その電極パッド位置が採用されないように１００点を１００倍くらいしたような大きな値となるようにする。最大値、平均値の点数は、あらかじめ入力された重要度数を掛けたものを各項目の点数とする(ステップＳ１５)。   Next, information on the maximum value and average value of the voltage drop on the semiconductor chip obtained by the IR-Drop analysis tool is scored using a calculation formula based on the score calculation graph of FIG. When the IR-Drop limit value input in advance is exceeded, the electrode pad position is set to a large value obtained by multiplying 100 points by 100 times so that the electrode pad position is not adopted. The maximum value and the average value are multiplied by the importance level inputted in advance, and the score of each item is set (step S15).

次いで、図７のように、半導体チップ周辺部の電源パッドから、ボンディングワイヤとチップ内電源配線を経由する測定点までの経路と、半導体チップ中央部の電極パッドからチップ内電源配線のみを経由する測定点までの経路とにおける抵抗値を前記測定点において計算する(ステップＳ１６)。抵抗値は、単位長さ当たりの抵抗値をボンディングワイヤ、チップ内配線のそれぞれをライブラリとして用意し、前記単位長さ当たりの抵抗値にボンディングワイヤ長やチップ内配線長（直線距離）を掛けて計算する。   Next, as shown in FIG. 7, the path from the power supply pad in the periphery of the semiconductor chip to the measurement point via the bonding wire and the power supply wiring in the chip, and the electrode pad in the central part of the semiconductor chip through only the power supply wiring in the chip. A resistance value in the path to the measurement point is calculated at the measurement point (step S16). For the resistance value, the resistance value per unit length is prepared as a library for each bonding wire and chip wiring, and the resistance value per unit length is multiplied by the bonding wire length or chip wiring length (linear distance). calculate.

測定点での計算結果より抵抗値の平均値、最大値の情報を図８の点数計算グラフに基づく計算式を使って点数化を行う。最大値、平均値の点数は、あらかじめ入力された重要度数を掛けたものを各項目の点数とする(ステップＳ１７)。   Based on the calculation result at the measurement point, the average value and the maximum value of the resistance value are scored using a calculation formula based on the score calculation graph of FIG. The maximum value and the average value are obtained by multiplying the importance level inputted in advance and the score of each item (step S17).

次に現時点でのボンディングパッド位置の状態で、周辺の電源パッドとチップ中央部の電極パッド間をボンディングワイヤで接続し、アセンブリ制約に関するルール判定を行う。判定内容の例としては、図９のようにボンディングワイヤ長やボンディングワイヤ間距離などについて判定を行う(ステップＳ１８)。ボンディングワイヤ長は、周辺パッド側の電源パッドの中心から、チップ内部パッドの中心までの直線距離を計算する。ボンディングワイヤ間距離は、チップ周辺パッドからチップ内部パッドへのボンディングワイヤの最短距離を計算する。   Next, in the state of the bonding pad position at the present time, the peripheral power supply pad and the electrode pad at the center of the chip are connected by a bonding wire, and the rule determination regarding the assembly constraint is performed. As an example of the determination contents, determination is made on the bonding wire length, the distance between bonding wires, and the like as shown in FIG. 9 (step S18). The bonding wire length is calculated by calculating the linear distance from the center of the power supply pad on the peripheral pad side to the center of the chip internal pad. As the distance between bonding wires, the shortest distance of the bonding wire from the chip peripheral pad to the chip internal pad is calculated.

次いで、ボンディングワイヤ長の結果をルール値にあてはめ、図１０の点数計算グラフに基づく計算式を使って点数化を行う（ステップＳ１９）。アセンブリ制約の項目では、ルール値の範囲外でのアセンブリは不可能であるので、１００点を１００倍くらいしたような大きな値となるようにする。また、図１０ではルール範囲内は配点を”０”点としているが、図１１の点数計算グラフのようにルールの限界に近づくほど点数が高くなるような配点にすることも可能である。   Next, the result of the bonding wire length is applied to the rule value, and scored using a calculation formula based on the score calculation graph of FIG. 10 (step S19). In the assembly constraint item, since assembly outside the range of the rule value is impossible, the value is set to a large value obtained by multiplying 100 points by 100 times. Further, in FIG. 10, the score is “0” in the rule range, but it is also possible to make the score so that the score becomes higher as the limit of the rule is approached as in the score calculation graph of FIG.

同様に、ボンディングワイヤ間距離の結果をルール値にあてはめ、図１２の点数計算グラフに基づく計算式を使って点数化を行う(ステップＳ１９)。ワイヤ間距離は、間隔が近い場合のみアセンブリ不可能となるため測定結果がルール値以下の場合は、１００点を１００倍くらいしたような大きな値となるようにする。また、図１２ではルール範囲内は配点を”０”点としているが、図１３の点数計算グラフのようにルールの限界に近づくほど点数が高くなるような配点にすることも可能である。   Similarly, the result of the distance between bonding wires is applied to the rule value, and scored using a calculation formula based on the score calculation graph of FIG. 12 (step S19). The inter-wire distance cannot be assembled only when the distance is short. Therefore, when the measurement result is less than the rule value, the distance between the wires is set to a large value such as 100 times 100 times. In FIG. 12, the score range is set to “0” in the rule range. However, as shown in the score calculation graph of FIG. 13, it is possible to set the score so that the score becomes higher as the limit of the rule is approached.

ボンディングワイヤ長、ボンディングワイヤ間隔についても最大値、平均値の点数は、あらかじめ入力された重要度数を掛けたものを各項目の点数とする。ＩＲ−Ｄｒｏｐ、抵抗値、アセンブリ制約の各項目で計算した点数を合計し、総合点数を算出する(ステップＳ１９)。この総合点数は、例えば図１４に示すような点数表として表すことができる。   Regarding the bonding wire length and bonding wire interval, the maximum value and the average value are obtained by multiplying the importance number inputted in advance and the score of each item. The total points are calculated by summing up the points calculated for each item of IR-Drop, resistance value, and assembly constraint (step S19). This total score can be expressed as a score table as shown in FIG. 14, for example.

図１４に示す総合点数がステップＳ１１で入力された点数に到達した場合は、処理を終了し、上述したシミュレーションによって得た結果に基づいて電極パッドを半導体チップ上に配置する（ステップＳ２３）。一方、図１４に示す総合点数がステップＳ１１に入力された点数に到達していない場合は、ステップＳ１２に戻って再度電極パッドを再配列し、同様にステップＳ１３からＳ２０までの操作を行う。この場合、２回目以降で計算された点数が、前回のものと比較して改善されていればボンディングパッドの位置を確定し、そうでなければ入れ替えたボンディングパッド位置を元に戻すようにする(ステップＳ２１)。   When the total score shown in FIG. 14 reaches the score input in step S11, the process is terminated, and electrode pads are arranged on the semiconductor chip based on the result obtained by the above-described simulation (step S23). On the other hand, if the total score shown in FIG. 14 has not reached the score input in step S11, the process returns to step S12 to rearrange the electrode pads again, and similarly, the operations from step S13 to S20 are performed. In this case, if the number of points calculated after the second time is improved as compared with the previous one, the position of the bonding pad is determined, and if not, the replaced bonding pad position is restored ( Step S21).

総合点数が小さいほど良い結果であると言えるので、前回の結果より小さい点数であれば現在のパッド位置および総合点数を記憶し、そうでなければ前回のパッド位置に戻すようにする。あらかじめ入れ替え確率が指定されている場合は、点数が改善されていない場合であっても指定された確率で現在のパッド位置と総合点数を記憶する。入れ替え確率を０%にすることで、改善されない場合は必ずパッド位置を元に戻すようにすることも可能である。点数があらかじめ入力された終了点数に達した場合は、そのパッド位置を最終結果として出力する。   It can be said that the smaller the total score is, the better the result is. Therefore, if the score is smaller than the previous result, the current pad position and the total score are stored. Otherwise, the previous pad position is returned. When the replacement probability is designated in advance, the current pad position and the total score are stored with the designated probability even if the score is not improved. By setting the replacement probability to 0%, it is possible to always return the pad position to the original if it is not improved. When the score reaches the pre-input end score, the pad position is output as the final result.

また、終了点数の指定によっては、永遠に点数未達で上記の繰り返しのシミュレーションが無限ループになってしまう可能性もあるので、終了条件として最大ループ数も指定できるようにする。ループ回数が指定ループ数に達した場合は、処理を終了し、一番点数が良かった（小さかった）ボンディングパッド位置を最終結果として出力する(ステップＳ２３)。   In addition, depending on the designation of the end point, there is a possibility that the above-mentioned repetitive simulation may become an infinite loop because the number of points is not reached forever. If the number of loops reaches the specified number of loops, the process is terminated, and the bonding pad position with the best (smallest) score is output as the final result (step S23).

なお、ステップＳ１２〜Ｓ２０は、図２に示す装置の演算装置１２によって主として行われ、その際に得られたデータ、例えば図６に示すような点数グラフなどは、適宜記憶装置１３内に記憶されるとともに、必要に応じて表示装置１４に表示されるようになっている。また、ステップＳ２３を経て最終的に得たデータ（電極パッドの配置形態）は、出力装置１４を介して出力される（ステップＳ２４）。   Steps S12 to S20 are mainly performed by the arithmetic unit 12 of the apparatus shown in FIG. 2, and data obtained at that time, for example, a score graph as shown in FIG. 6 is stored in the storage device 13 as appropriate. And is displayed on the display device 14 as necessary. Further, the data (electrode pad arrangement form) finally obtained through step S23 is output via the output device 14 (step S24).

なお、本実施形態では、半導体チップのＩＲ−Ｄｒｏｐと、電源パッド、電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とをこの順に評価解析し、点数化しているが、前記評価解析の順序は適宜に変化させることもできる。例えば、抵抗値の評価解析の後にＩＲ−Ｄｒｏｐの評価解析を行い、アセンブリ制約の評価解析を行うこともできる。さらには、アセンブリ制約の評価解析の後に、ＩＲ−Ｄｒｏｐの評価解析及び抵抗値の評価解析を行うこともできる。   In the present embodiment, the IR-Drop of the semiconductor chip, the power supply pad, the electrode pad, the bonding wire connecting the power supply pad and the electrode pad, and the semiconductor chip electrically connected to the electrode pad Although the resistance value resulting from the power supply wiring and the assembly constraints of the semiconductor device are evaluated and analyzed in this order and scored, the order of the evaluation analysis can be changed as appropriate. For example, after the resistance value evaluation analysis, the IR-Drop evaluation analysis may be performed, and the assembly constraint evaluation analysis may be performed. Further, after assembly constraint evaluation analysis, IR-Drop evaluation analysis and resistance value evaluation analysis may be performed.

(第２の実施形態)
図１５は、第２の実施形態における半導体装置の電極配置方法のステップを示すフローチャートであり、図１６〜１７は、前記電極配置方法の各ステップに対する説明図である。 (Second Embodiment)
FIG. 15 is a flowchart showing steps of an electrode arrangement method for a semiconductor device according to the second embodiment, and FIGS. 16 to 17 are explanatory diagrams for each step of the electrode arrangement method.

本実施形態におけるステップフローは、半導体チップの周辺に配置する電源パッド数及び半導体チップ上に配置する電極パッド数を可変にした点を除き、基本的には第１の実施形態におけるステップフローと同じである。したがって、本実施形態では、上記第１の実施形態と異なるステップを中心にして説明する。   The step flow in this embodiment is basically the same as the step flow in the first embodiment except that the number of power supply pads arranged around the semiconductor chip and the number of electrode pads arranged on the semiconductor chip are variable. It is. Therefore, in the present embodiment, description will be made centering on steps different from those in the first embodiment.

最初に、実施形態１と同様にしてステップＳ１１としての初期設定を行う。次いで、半導体チップの周辺に配置される電源パッドを各辺の中央に１つずつ自動追加（初期配置）する（ステップＳ３１）。この初期配置する電源パッドの情報は、自動追加ではなくあらかじめ利用者が任意の位置に追加しておくことも可能である。次いで、第１の実施形態と同様に、ステップＳ１２〜Ｓ２０までを順に実施して、図１４に示すような総合点数を算出する。   First, as in the first embodiment, initial setting as step S11 is performed. Next, power supply pads arranged around the semiconductor chip are automatically added (initially arranged) one by one at the center of each side (step S31). The information on the power supply pads to be initially arranged can be added in advance to an arbitrary position by the user instead of being automatically added. Next, similarly to the first embodiment, steps S12 to S20 are performed in order, and the total score as shown in FIG. 14 is calculated.

本実施形態でも、総合点数が小さいほど良い結果であると言えるので、前回の結果より小さい点数であれば現在のパッド位置および総合点数を記憶し、そうでなければ前回のパッド位置に戻すようにする。あらかじめ入れ替え確率が指定されている場合は、点数が改善されていない場合であっても指定された確率で現在のパッド位置と総合点数を記憶する。入れ替え確率を０%にすることで、改善されない場合は必ずパッド位置を元に戻すようにすることも可能である。点数があらかじめ入力された終了点数に達した場合は、そのパッド位置を最終結果として出力する。   Even in this embodiment, it can be said that the smaller the total score is, the better the result is. Therefore, if the score is smaller than the previous result, the current pad position and the total score are stored, otherwise, the previous pad position is returned. To do. When the replacement probability is designated in advance, the current pad position and the total score are stored with the designated probability even if the score is not improved. By setting the replacement probability to 0%, it is possible to always return the pad position to the original if it is not improved. When the score reaches the pre-input end score, the pad position is output as the final result.

一方、上述したシミュレーションを繰り返した結果、終了条件の点数に未達の場合で、限界ループ数を超えた場合は、周辺の電源パッドおよび半導体チップ上に配置するボンディングパッドを１つずつ増やし、点数化処理を繰り返す。このときの電源パッドを追加する位置の決め方は、図１６または図１７のようにチップを分割し、ＩＲ−Ｄｒｏｐの最大値を記録した測定点がどの領域に属しているかで電源パッドを追加すべき領域を判断する。チップコーナー部の領域が選択された場合は、各チップ辺の周辺パッド数をカウントして、少ない方の辺に追加する。これにより、チップ辺ごとの周辺パッド数のバラツキを抑えられる効果がある。   On the other hand, as a result of repeating the simulation described above, if the number of end conditions has not been reached and the number of limit loops has been exceeded, the number of peripheral power supply pads and bonding pads arranged on the semiconductor chip are increased one by one. Repeat the process. The method of determining the position to add the power pad at this time is to divide the chip as shown in FIG. 16 or FIG. 17 and add the power pad depending on which region the measurement point recording the maximum value of IR-Drop belongs to. Determine the area to be. When the chip corner area is selected, the number of peripheral pads on each chip side is counted and added to the smaller side. This has the effect of suppressing variations in the number of peripheral pads for each chip side.

なお、本実施形態においても、半導体チップのＩＲ−Ｄｒｏｐと、電源パッド、電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とをこの順に評価解析し、点数化しているが、前記評価解析の順序は適宜に変化させることもできる。   Also in the present embodiment, the IR-Drop of the semiconductor chip, the power supply pad, the electrode pad, the bonding wire connecting the power supply pad and the electrode pad, and the inside of the semiconductor chip electrically connected to the electrode pad Although the resistance value resulting from the power supply wiring and the assembly constraint of the semiconductor device are evaluated and analyzed in this order and scored, the order of the evaluation analysis can be changed as appropriate.

また、ステップＳ１１は、図２に示す装置の入力装置１１によって行われ、ステップＳ１２〜Ｓ２０は、図２に示す装置の演算装置１２によって主として行われ、その際に得られたデータ、例えば図６に示すような点数グラフなどは、適宜記憶装置１３内に記憶されるとともに、必要に応じて表示装置１４に表示されるようになっている。また、ステップＳ２０を経て最終的に得たデータ（電極パッドの配置形態）は、出力装置１４を介して出力される（ステップＳ２４）   Further, step S11 is performed by the input device 11 of the apparatus shown in FIG. 2, and steps S12 to S20 are mainly performed by the arithmetic device 12 of the apparatus shown in FIG. 2, and data obtained at that time, for example, FIG. The score graph as shown in FIG. 6 is stored in the storage device 13 as appropriate, and is displayed on the display device 14 as necessary. Further, the data finally obtained through step S20 (electrode pad arrangement form) is output via the output device 14 (step S24).

以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。   While the present invention has been described in detail based on the above specific examples, the present invention is not limited to the above specific examples, and various modifications and changes can be made without departing from the scope of the present invention.

第１の実施形態における半導体装置の電極配置方法のステップを示すフローチャートである。It is a flowchart which shows the step of the electrode arrangement | positioning method of the semiconductor device in 1st Embodiment. 本実施形態で使用する電極配置算出装置の一例を示す構成図である。It is a block diagram which shows an example of the electrode arrangement | positioning calculation apparatus used by this embodiment. 半導体チップ中央部をメッシュ分割した状態を示す図である。It is a figure which shows the state which divided | segmented the semiconductor chip center part into the mesh. アセンブリ制約を考慮したボンディングパッド配置可能領域を示す図である。It is a figure which shows the bonding pad arrangement | positioning area | region which considered the assembly restrictions. 同じく、アセンブリ制約を考慮したボンディングパッド配置可能領域を示す図である。Similarly, it is a figure which shows the bonding pad arrangement | positioning area | region which considered the assembly restrictions. ＩＲ−Ｄｒｏｐの点数計算グラフを示す図である。It is a figure which shows the score calculation graph of IR-Drop. 半導体装置の抵抗値測定を示す概念図である。It is a conceptual diagram which shows the resistance value measurement of a semiconductor device. 半導体装置の抵抗値の点数計算グラフを示す図である。It is a figure which shows the score calculation graph of the resistance value of a semiconductor device. アセンブリ制約の判定項目を概略的に示す図である。It is a figure which shows the determination item of assembly restrictions roughly. アセンブリ制約（ワイヤ長）の点数計算グラフを示す図である。It is a figure which shows the score calculation graph of assembly restrictions (wire length). 同じく、アセンブリ制約（ワイヤ長）の点数計算グラフを示す図である。Similarly, it is a figure which shows the score calculation graph of assembly restrictions (wire length). アセンブリ制約（ワイヤ間距離）の点数計算グラフを示す図である。It is a figure which shows the score calculation graph of assembly restrictions (distance between wires). 同じく、アセンブリ制約（ワイヤ間距離）の点数計算グラフを示す図である。Similarly, it is a figure which shows the score calculation graph of assembly restrictions (distance between wires). ＩＲ−Ｄｒｏｐ、抵抗値、アセンブリ制約の各項目で計算した点数を合計して得た総合点数を示す表である。It is a table | surface which shows the total score obtained by totaling the score calculated by each item of IR-Drop, resistance value, and assembly restrictions. 第２の実施形態における半導体装置の電極配置方法のステップを示すフローチャートである。It is a flowchart which shows the step of the electrode arrangement | positioning method of the semiconductor device in 2nd Embodiment. 電源パッド追加位置を決めるためのチップ分割イメージを示す図である。It is a figure which shows the chip | tip division | segmentation image for determining a power pad addition position. 同じく、電源パッド追加位置を決めるためのチップ分割イメージを示す図である。Similarly, it is a figure which shows the chip | tip division | segmentation image for determining the power pad addition position.

符号の説明Explanation of symbols

１１ 入力装置
１２ 演算装置
１３ 記憶装置
１４ 表示装置
１５ 出力装置 11 Input Device 12 Arithmetic Device 13 Storage Device 14 Display Device 15 Output Device

Claims (5)

半導体装置の電極配置方法であって、
半導体チップのコア周辺に設ける電源パッドの数に応じて、前記半導体チップ上に電極パッドを形成する際に、
前記半導体チップのＩＲ−Ｄｒｏｐと、前記電源パッド、前記電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された、前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とを考慮して、少なくとも１回以上シミュレートし、前記半導体チップ上における前記電極パッドの配置位置を決定することを特徴とする、半導体装置の電極配置方法。 An electrode arrangement method for a semiconductor device, comprising:
According to the number of power supply pads provided around the core of the semiconductor chip, when forming the electrode pad on the semiconductor chip,
IR-Drop of the semiconductor chip, the power supply pad, the electrode pad, the bonding wire connecting the power supply pad and the electrode pad, and the power supply wiring in the semiconductor chip electrically connected to the electrode pad The electrode of the semiconductor device is characterized by determining the position of the electrode pad on the semiconductor chip by simulating at least once in consideration of the resulting resistance value and assembly constraints of the semiconductor device. Placement method. 半導体装置の電極配置方法であって、
半導体チップのコア周辺に設けた電源パッドに対して、前記半導体チップ上に電極パッドを形成する際に、
前記半導体チップのＩＲ−Ｄｒｏｐと、前記電源パッド、前記電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された、前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とを考慮して、少なくとも１回以上シミュレートし、前記電源パッドの配置数並びに前記半導体チップ上における前記電極パッドの配置位置及び配置数を決定することを特徴とする、半導体装置の電極配置方法。 An electrode arrangement method for a semiconductor device, comprising:
When forming an electrode pad on the semiconductor chip with respect to the power supply pad provided around the core of the semiconductor chip,
IR-Drop of the semiconductor chip, the power supply pad, the electrode pad, the bonding wire connecting the power supply pad and the electrode pad, and the power supply wiring in the semiconductor chip electrically connected to the electrode pad In consideration of the resulting resistance value and assembly constraints of the semiconductor device, simulation is performed at least once to determine the number of power supply pads and the position and number of electrode pads on the semiconductor chip. A method for arranging electrodes of a semiconductor device. 前記半導体チップのＩＲ−Ｄｒｏｐと、前記電源パッド、前記電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とを点数化し、その合計点数が所定の点数に達した時点で前記シミュレートを終了することを特徴とする、請求項１又は２に記載の半導体装置の電極配置方法。   Due to IR-Drop of the semiconductor chip, the power supply pad, the electrode pad, the bonding wire connecting the power supply pad and the electrode pad, and the power supply wiring in the semiconductor chip electrically connected to the electrode pad 3. The semiconductor device according to claim 1, wherein the resistance value and the assembly constraint of the semiconductor device are scored, and the simulation is terminated when the total score reaches a predetermined score. Electrode arrangement method. 前記シミュレートの最大ループ数を予め決定しておき、前記シミュレートの数が前記最大ループ数に達した時点で前記シミュレートを終了することを特徴とする、請求項１又は２に記載の半導体装置の電極配置方法。   3. The semiconductor according to claim 1, wherein the maximum number of loops for the simulation is determined in advance, and the simulation is terminated when the number of simulations reaches the maximum number of loops. Device electrode placement method. 前記アセンブリ制約は、少なくともボンディングワイヤ長、ボンディングワイヤの最大及び最小ルール値、及び前記ボンディングワイヤの平面配置角度を含むことを特徴とする、請求項１〜４のいずれか一に記載の電極配置方法。   The electrode assembly method according to claim 1, wherein the assembly constraint includes at least a bonding wire length, maximum and minimum rule values of the bonding wire, and a planar arrangement angle of the bonding wire. .
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* Cited by examiner, † Cited by third party
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