JP2008268503A - 画像処理装置、表示モジュール、電子機器及び画像処理装置の制御方法 - Google Patents

Abstract

【課題】 水平方向ブランキング期間又は垂直方向ブランキング期間のマージン不足に起因するような表示画質の劣化を防止できる画像処理装置等を提供する。
【解決手段】 入力画像データに対する第１〜第Ｎ（Ｎは自然数）の画像処理後の画像データを表示装置に出力するための画像処理装置は、第ｊ（１≦ｊ≦Ｎ、ｊは自然数）の処理回路が、入力画像データ又は第（ｊ−１）（ｊは１を除く）の処理回路の出力データに対して第ｊの画像処理を行う第１〜第Ｎの処理回路と、水平方向ブランキング期間を検出する水平方向ブランキング期間検出回路とを含み、水平方向ブランキング期間検出回路により検出された水平方向ブランキング期間が第１の期間より短いとき、第１〜第Ｎの処理回路のいずれかの入力データを表示装置に出力し、水平方向ブランキング期間が第１の期間以上のとき、第Ｎの処理回路の出力データを表示装置に出力する。
【選択図】 図２

Description

本発明は、画像処理装置、表示モジュール、電子機器及び画像処理装置の制御方法に関する。

近年、液晶表示装置は、低消費電力、省スペースの表示装置として広く普及している。このような液晶表示装置は、コンピュータのモニタ装置のみならず、携帯電話機に代表される携帯機器向けの表示装置や、テレビ受信機用の表示装置としても急速に普及している。

例えばテレビ受信機用の液晶表示装置では、液晶の欠点である応答速度の改善を目的として、いわゆるオーバードライブ回路や、色の表現をシーンによって変化させるガンマ補正回路、色補正回路等の画像処理回路が搭載されることが多い。ところが、このような画像処理回路では、画像データと共に入力されるデータイネーブル信号をトリガにして、ドットクロックに同期して処理されるが、画像処理回路の処理回路が複雑になると、同期回路として動作させるためのフリップフロップによるクロック遅延時間を無視できなくなっている。

図１３に、従来の画像処理回路を模式的に示す。

図１３において、画像処理回路８００は、処理回路８１０、８１２、８１４を含み、各処理回路がそれぞれ固有の画像処理を行い、シーケンシャルに行われた画像処理結果が液晶表示装置に供給されるようになっている。より具体的には、画像処理回路８００は、例えばデータイネーブル信号ＤＥの立ち上がりエッジで画像処理を開始し、次のデータイネーブル信号ＤＥの立ち下がりエッジで該画像処理を終了し、画像処理結果を液晶表示装置に出力する。

ここで、処理回路８１０、８１２、８１４は、同期回路であり、ドットクロックＩＣＬＫに同期して処理される。即ち、処理回路８１０、８１２、８１４の各処理回路は、フリップフロップを含み、各フリップフロップがドットクロックＩＣＬＫで各処理回路の入力データをラッチし、ラッチされたデータに基づいて画像処理を行い、画像処理後のデータを次段の処理回路に送る。そのため、処理回路８１０に入力画像データを入力してから画像処理後のデータが処理回路８１４から出力されるまでのクロック遅延が生ずる。例えば処理回路８１０、８１２、８１４のそれぞれの処理回路の処理クロック（クロック遅延）を「８」、「１２」、「１０」とした場合に、画像処理回路８００の画像処理に対して３０クロックが必要となる。

最近では、１画面の画素数が大幅に増大しており、ドットクロックの周波数が非常に高速になっている。そのため、水平方向ブランキング期間（水平走査方向のブランキング期間）又は垂直方向ブランキング期間（垂直走査方向のブランキング期間）に、複雑な画像処理に必要なクロック遅延を吸収させるため、水平方向ブランキング期間又は垂直方向ブランキング期間のマージンが少なくなっている。

従って、上記の場合では、入力画像データに基づく画像の水平方向ブランキング期間及び垂直方向ブランキング期間が少なくとも３０クロック以上でないときには、正常に画像処理を完了できず、液晶表示装置の異常表示を発生させるという問題がある。

このようなブランキング期間に着目して表示画質を改善する技術が、例えば特許文献１に開示されている。特許文献１には、コモン電極の数に対する極性反転のための周期を最適な状態とするように、垂直方向ブランキング期間中に液晶駆動交流化のタイミングを調整する技術が開示されている。
特開平８−７６０８５号公報

しかしながら、特許文献１の技術では、水平方向ブランキング期間又は垂直方向ブランキング期間のマージン不足に起因するような表示画質の劣化を防止することができないという問題がある。

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、水平方向ブランキング期間又は垂直方向ブランキング期間のマージン不足に起因するような表示画質の劣化を防止できる画像処理装置、表示モジュール、電子機器及び画像処理装置の制御方法を提供することにある。

上記課題を解決するために本発明は、
入力画像データに対する第１〜第Ｎ（Ｎは自然数）の画像処理後の画像データを表示装置に出力するための画像処理装置であって、
第ｊ（１≦ｊ≦Ｎ、ｊは自然数）の処理回路が、前記入力画像データ又は第（ｊ−１）（ｊは１を除く）の処理回路の出力データに対して第ｊの画像処理を行う第１〜第Ｎの処理回路と、
前記入力画像データに基づく画像の水平方向ブランキング期間を検出する水平方向ブランキング期間検出回路とを含み、
前記水平方向ブランキング期間検出回路により検出された水平方向ブランキング期間が所与の第１の期間より短いとき、前記第１〜第Ｎの処理回路のいずれかの入力データを前記表示装置に出力し、
前記水平方向ブランキング期間が前記第１の期間以上のとき、前記第Ｎの処理回路の出力データを前記表示装置に出力する画像処理装置に関係する。

本発明においては、入力画像データに対して画像処理を行い、画像処理後の画像データを表示データに出力する場合に、該入力画像データに基づく画像の水平方向ブランキング期間を検出するようにしている。そして、検出された水平方向ブランキング期間が閾値としての第１の期間より短いとき、最終段の第Ｎの処理回路の出力データではなく、第１〜第Ｎの処理回路の入力データを表示装置に出力する。

こうすることで、第１〜第Ｎの処理回路等により補正された画像データに基づいて駆動された表示画像に比べて表示画質の向上を図れないものの、処理回路の処理が未完全の画像データに基づいて表示装置が駆動されて表示画像が乱れるような事態を確実に回避し、表示装置に正常な画像を表示させることができるようになる。

また本発明に係る画像処理装置では、
前記水平方向ブランキング期間検出回路が、
前記入力画像データが有効であることを示すデータイネーブル信号の変化点を基準に前記水平方向ブランキング期間における所与の基準クロックのクロック数をカウントする第１のカウンタと、
所与の第１のカウント値と前記第１のカウンタのカウント値とを比較するための第１のデコーダとを含み、
前記第１のデコーダのデコード結果に基づいて、前記第１〜第Ｎの処理回路の入力データ及び前記第Ｎの処理回路の出力データのいずれかを前記表示装置に出力することができる。

本発明によれば、データイネーブル信号に基づいて水平方向ブランキング期間を検出するようにしたので、既存の信号を用いて簡素な構成で表示画質の劣化を防止できるようになる。

また本発明に係る画像処理装置では、
前記第１のデコーダが、
前記第１のカウント値が予め記憶されたメモリから読み出された第１のカウント値と、前記第１のカウンタのカウント値とを比較することができる。

本発明によれば、水平方向ブランキング期間が異なる場合でも、水平方向ブランキング期間のマージン不足に起因する表示画質の劣化を確実に防止できるようになる。

また本発明に係る画像処理装置では、更に、
前記入力画像データに基づく画像の垂直方向ブランキング期間を検出する垂直方向ブランキング期間検出回路を含み、
前記垂直方向ブランキング期間検出回路により検出された垂直方向ブランキング期間が所与の第２の期間より短いとき、前記第１〜第Ｎの処理回路のいずれかの入力データを前記表示装置に出力し、
前記垂直方向ブランキング期間が前記第２の期間以上のとき、前記第Ｎの処理回路の出力データを前記表示装置に出力することができる。

また本発明は、
入力画像データに対する第１〜第Ｎ（Ｎは自然数）の画像処理後の画像データを表示装置に出力するための画像処理装置であって、
第ｊ（１≦ｊ≦Ｎ、ｊは自然数）の処理回路が、前記入力画像データ又は第（ｊ−１）（ｊは１を除く）の処理回路の出力データに対して第ｊの画像処理を行う第１〜第Ｎの処理回路と、
前記入力画像データに基づく画像の垂直方向ブランキング期間を検出する垂直方向ブランキング期間検出回路とを含み、
前記垂直方向ブランキング期間検出回路により検出された垂直方向ブランキング期間が所与の第２の期間より短いとき、前記第１〜第Ｎの処理回路のいずれかの入力データを前記表示装置に出力し、
前記垂直方向ブランキング期間が前記第２の期間以上のとき、前記第Ｎの処理回路の出力データを前記表示装置に出力する画像処理装置に関係する。

上記のいずれかの発明においては、入力画像データに対して画像処理を行い、画像処理後の画像データを表示データに出力する場合に、該入力画像データに基づく画像の垂直方向ブランキング期間を検出するようにしている。そして、検出された垂直方向ブランキング期間が閾値としての第２の期間より短いとき、最終段の第Ｎの処理回路の出力データではなく、第１〜第Ｎの処理回路の入力データを表示装置に出力する。

こうすることで、第１〜第Ｎの処理回路等により補正された画像データに基づいて駆動された表示画像に比べて表示画質の向上を図れないものの、処理回路の処理が未完全の画像データに基づいて表示装置が駆動されて表示画像が乱れるような事態を確実に回避し、表示装置に正常な画像を表示させることができるようになる。

また本発明に係る画像処理装置では、
前記垂直方向ブランキング期間検出回路が、
前記入力画像データが有効であることを示すデータイネーブル信号の変化点を基準に前記垂直方向ブランキング期間における所与の基準クロックのクロック数をカウントする第２のカウンタと、
所与の第２のカウント値と前記第２のカウンタのカウント値とを比較するための第２のデコーダとを含み、
前記第２のデコーダのデコード結果に基づいて、前記第１〜第Ｎの処理回路の入力データ及び前記第Ｎの処理回路の出力データのいずれかを前記表示装置に出力することができる。

本発明によれば、データイネーブル信号に基づいて垂直方向ブランキング期間を検出するようにしたので、既存の信号を用いて簡素な構成で表示画質の劣化を防止できるようになる。

また本発明に係る画像処理装置では、
前記第２のデコーダが、
前記第２のカウント値が予め記憶されたメモリから読み出された第２のカウント値と、前記第２のカウンタのカウント値とを比較することができる。

本発明によれば、垂直方向ブランキング期間が異なる場合でも、垂直方向ブランキング期間のマージン不足に起因する表示画質の劣化を確実に防止できるようになる。

また本発明に係る画像処理装置では、
前記第１〜第Ｎの処理回路の各処理回路が、
前記入力画像データを補正する補正処理回路であってもよい。

また本発明に係る画像処理装置では、
前記第１〜第Ｎの処理回路のいずれか１つが、
駆動補償回路、ガンマ補正回路、又はフレームレートコントロール回路であってもよい。

また本発明は、
複数のソース線、複数のゲート線及び複数の画素を含む表示パネルと、
前記表示パネルの複数のソース線を駆動するソースドライバと、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソースドライバに対して画像データを出力する上記のいずれか記載の画像処理装置とを含む表示モジュールに関係する。

本発明によれば、水平方向ブランキング期間又は垂直方向ブランキング期間のマージン不足に起因するような表示画質の劣化を防止できる表示モジュールを提供できる。

また本発明は、
上記のいずれか記載の画像処理装置を含む電子機器に関係する。

また本発明は、
前記画像処理装置に対して画像データを供給するホストと、
上記記載の表示モジュールとを含む電子機器に関係する。

上記のいずれかの発明によれば、水平方向ブランキング期間又は垂直方向ブランキング期間のマージン不足に起因するような表示画質の劣化を防止できる画像処理装置が適用された電子機器を提供できる。

また本発明は、
第ｊ（１≦ｊ≦Ｎ、ｊは自然数）の処理回路が、入力画像データ又は第（ｊ−１）（ｊは１を除く）の処理回路の出力データに対して第ｊの画像処理を行う第１〜第Ｎの処理回路を有し、前記入力画像データに対する第１〜第Ｎ（Ｎは自然数）の画像処理後の画像データを表示装置に出力するための画像処理装置の制御方法であって、
前記入力画像データに基づく画像の水平方向ブランキング期間を検出し、
前記水平方向ブランキング期間が所与の第１の期間より短いとき、前記第１〜第Ｎの処理回路のいずれかの入力データを前記表示装置に出力し、
前記水平方向ブランキング期間が前記第１の期間以上のとき、前記第Ｎの処理回路の出力データを前記表示装置に出力する画像処理装置の制御方法に関係する。

また本発明に係る画像処理装置の制御方法では、更に、
前記入力画像データに基づく画像の垂直方向ブランキング期間を検出し、
前記垂直方向ブランキング期間が所与の第２の期間より短いとき、前記第１〜第Ｎの処理回路のいずれかの入力データを前記表示装置に出力し、
前記垂直方向ブランキング期間が前記第２の期間以上のとき、前記第Ｎの処理回路の出力データを前記表示装置に出力することができる。

また本発明は、
入力画像データに対して第１の処理回路が第１の画像処理を行い、第ｊ（１≦ｊ≦Ｎ、ｊは自然数）の画像処理を行う第ｊの処理回路の出力データに対して第（ｊ＋１）の処理回路が第（ｊ＋１）の画像処理を行う第１〜第Ｎの処理回路を有し、前記入力画像データに対する第１〜第Ｎ（Ｎは自然数）の画像処理後の画像データを表示装置に出力するための画像処理装置の制御方法であって、
前記入力画像データに基づく画像の垂直方向ブランキング期間を検出し、
前記垂直方向ブランキング期間が所与の第２の期間より短いとき、前記第１〜第Ｎの処理回路のいずれかの入力データを前記表示装置に出力し、
前記垂直方向ブランキング期間が前記第２の期間以上のとき、前記第Ｎの処理回路の出力データを前記表示装置に出力する画像処理装置の制御方法に関係する。

上記のいずれかの発明によれば、水平方向ブランキング期間又は垂直方向ブランキング期間のマージン不足に起因するような表示画質の劣化を防止できる画像処理装置の制御方法を提供できる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 電子機器
図１に、本実施形態における表示モジュールが適用された電子機器の構成例を示す。図１では、電子機器として、液晶ディスプレイ装置に接続されたパーソナルコンピュータシステムを例に示すが、例えば携帯電話機、携帯型情報機器（ＰＤＡ等）、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、電子手帳、ＧＰＳ（Global Positioning System）装置、ゲーム装置、プロジェクタ（投写型表示装置）等であってもよい。

パーソナルコンピュータシステム１０は、表示モジュール１００、ホスト７００、セット側画像処理装置７１０を含む。ホスト７００は、パーソナルコンピュータ本体等であり、中央演算処理装置（Central Processing Unit：ＣＰＵ)及びメモリやハードディスク装置等の記憶媒体を有し、表示モジュール１００に表示する画像の画像データを生成する。セット側画像処理装置７１０は、ホスト７００からの画像データに対して例えばスケーラ処理等の画像処理を行う。表示モジュール１００では、セット側画像処理装置７１０からの画像データに対して更に画像処理が行われ、該画像処理後の画像データに基づく画像表示制御が行われる。

表示モジュール１００は、表示パネル１１０（広義には電気光学装置）を有する。この表示パネルとしては、例えば液晶表示（Liquid Crystal Display：ＬＣＤ)パネル、有機ＥＬ表示パネル、プラズマディスプレイパネル（Plasma Display Panel:ＰＤＰ）や電界放出ディスプレイ（Field Emission Display：ＦＥＤ)等があるが、以下では表示パネル１１０がＬＣＤパネルであるものとして説明する。

即ち、表示モジュール１００は、パネル基板上に、ＬＣＤパネルである表示パネル１１０が形成されている。この表示パネル１１０は、例えばアクティブマトリックス方式のパネルであり、複数のゲート線と、複数のソース線と、各画素が各ゲート線及び各ソース線により特定される複数の画素とを含む。複数のゲート線の各ゲート線は、複数のソース線の各ソース線に交差するように配置され、各ゲート線及び各ソース線の交差位置に対応する領域に各画素が設けられる。各画素には、ソースにソース線が接続され、ゲートにゲート線が接続され、ドレインに画素電極が接続される薄膜トランジスタ（Thin Film Transistor：ＴＦＴ)を有する。選択されたゲート線に接続されるＴＦＴがオンすると、該ＴＦＴのソースに接続されるソース線の電圧が該ＴＦＴのドレインに接続される画素電極に印加される。表示パネル１１０は、図示しない対向電極を有し、対向電極と各画素の画素電極との間には、電気光学物質としての液晶が封入されている。そして、画素電極に電圧が印加されると、液晶の印加電圧が変化し、該印加電圧に応じて画素の透過率が変化するようになっている。

このような表示パネル１１０を駆動するために、表示モジュール１００には、ゲート基板１２０、データ基板１３０、コントロール基板１４０が設けられている。

ゲート基板１２０は、表示パネル１１０の複数のゲート線を走査するための１又は複数のゲートドライバ１２２_１〜１２２_Ｋ（Ｋは自然数）が実装されるフレキシブル基板である。ゲート基板１２０に設けられたゲートドライバ１２２_１〜１２２_Ｋの出力電極が表示パネル１１０の複数のゲート線と電気的に接続されるように、ゲート基板１２０が表示パネル１１０（表示モジュール１００）に異方性導電性フィルム（Anisotropic Conductive Film：ＡＣＦ）接続される。

データ基板１３０は、表示パネル１１０の複数のソース線を画像データに基づいて駆動するための１又は複数のソースドライバ１３２_１〜１３２_Ｊ（Ｊは自然数）が実装されるフレキシブル基板である。データ基板１３０に設けられたソースドライバ１３２_１〜１３２_Ｊの出力電極が表示パネル１１０の複数のソース線と電気的に接続されるように、データ基板１３０が表示パネル１１０（表示モジュール１００）にＡＣＦ接続される。

コントロール基板１４０は、インタフェース（Interface：Ｉ／Ｆ）回路１４２、メモリ１４４及び画像処理コントローラ（広義には画像処理装置）２００が実装されるプリント基板（Printed Circuit Board）である。Ｉ／Ｆ回路１４２は、セット側画像処理装置７１０とのＩ／Ｆ処理を行う。画像処理コントローラ２００は、セット側画像処理装置７１０からの画像データに対して更に画像処理（例えば画像データの補正処理）を行い、ソースドライバ１３２_１〜１３２_Ｊに対して画像処理後の画像データを供給すると共に、ソースドライバ１３２_１〜１３２_Ｊ及びゲートドライバ１２２_１〜１２２_Ｋに対して表示タイミング信号を供給する。メモリ１４４は、ＲＯＭ（Read Only Memory）、ＥＰＲＯＭ（Erasable Programmable ROM）等の不揮発性メモリ、フラッシュメモリ、又はＲＡＭ（Random Access Memory）である。メモリ１４４には、画像処理コントローラ２００の設定情報が格納されたり、メモリ１４４がＲＡＭの場合には画像処理コントローラ２００の作業データが格納されたりする。画像処理コントローラ２００は、メモリ１４４に格納された設定情報を読み出すことで、該設定情報に対応した画像処理を行うことができる。このようなコントロール基板１４０は、フレキシブルケーブル（flexible cable）によりデータ基板１３０のソースドライバ１３２_１〜１３２_Ｊと電気的に接続される。なお、ゲート基板１２０及びデータ基板１３０は、図示しないフィルム配線等により信号のやり取りができるようになっている。

以上のように、表示モジュール１００は、表示パネル１１０と、表示パネル１１０の複数のソース線を駆動するソースドライバと、表示パネル１１０の複数のゲート線を走査するゲートドライバと、複数のソースドライバに対して画像データを出力する画像処理コントローラ２００とを含むことができる。

このようにパーソナルコンピュータシステム１０では、ホスト７００で生成された画像データは、セット側画像処理装置７１０により、スケール処理やオーバーレイ処理等が行われる。セット側画像処理装置７１０による画像処理後の画像データは、Ｉ／Ｆ回路１４２を介して画像処理コントローラ２００により、主として、例えばオーバードライブ処理、ＦＲＣ処理、ガンマ補正処理等の画像データを補正する処理が行われ、該処理後の画像データがソースドライバ１３２_１〜１３２_Ｊに供給される。ソースドライバ１３２_１〜１３２_Ｊは、ゲートドライバ１２２_１〜１２２_Ｋと協調して、表示パネル１１０を画像データに基づいて駆動する。

なお、図１では、コントロール基板１４０にメモリ１４４が実装されているものとして説明したが、該メモリ１４４が画像処理コントローラ２００やＩ／Ｆ回路１４２に内蔵されていてもよい。

２． 画像処理装置
本実施形態における画像処理コントローラ２００は、水平方向ブランキング期間又は垂直方向ブランキング期間のマージン不足に起因するような表示画質の劣化を防止できるようになっている。そのため、画像処理コントローラ２００は、以下のような構成を有する。

図２に、本実施形態における画像処理コントローラ２００の構成例のブロック図を示す。

画像処理コントローラ２００は、入力画像データであるセット側画像処理装置７１０からの画像データに対して、第１〜第Ｎ（Ｎは自然数）の画像処理を行い、第１〜第Ｎの画像処理後の画像データを、表示装置である表示パネル１１０に出力できる。この画像データ補正回路２１０には、セット側画像処理装置７１０からの画像データＩＤＡＴ、該画像データＩＤＡＴが有効であることを示すデータイネーブル信号ＩＤＥ、ドットクロックＩＣＬＫが入力される。

画像処理コントローラ２００は、第１〜第Ｎの画像処理を行うための画像データ補正回路２１０を含む。画像データ補正回路２１０では、第ｊ（１≦ｊ≦Ｎ、ｊは自然数）の処理回路が、入力画像データであるセット側画像処理装置７１０からの画像データ（ｊが１のとき）又は第（ｊ−１）（ｊは１を除く）の処理回路の出力データに対して第ｊの画像処理を行う第１〜第Ｎの処理回路を含む。各処理回路は、入力画像データ又は該入力画像データを補正した補正画像データを補正する補正処理回路である。この場合、画像データ補正回路２１０では、第１の処理回路が、セット側画像処理装置７１０からの画像データに対して第１の画像処理を行い、第２の処理回路が第１の処理回路の出力データに対して第２の画像処理を行い、第３の処理回路が第２の処理回路の出力データに対して第３の画像処理を行い、・・・、第Ｎの処理回路が第（Ｎ−１）の処理回路の出データに対して第Ｎの画像処理を行う。

このような画像データ補正回路２１０は、表示パネル１１０の表示画像の画質を改善することを目的としてセット側画像処理装置７１０からの画像データを補正する処理を行う。図２では、Ｎが「３」であるものとし、画像データ補正回路２１０が、第１の処理回路としてオーバードライブ回路（広義には駆動補償回路）２２０、第２の処理回路としてＦＲＣ（Frame Rate Control）回路２３０、第３の処理回路としてガンマ補正回路２４０を含むものとする。

オーバードライブ回路２２０は、液晶の応答性を改善するために液晶の印加電圧の立ち上がりを加速する目的で、データイネーブル信号ＩＤＥにより有効であることを示された画像データＩＤＡＴを補正する処理をドットクロックＩＣＬＫに同期して行う。このような補正後の画像データに対応した電圧が、液晶に印加されることになる。そのため、オーバードライブ回路２２０の出力データを用いることで、表示パネル１１０の表示画質を改善できる一方、オーバードライブ回路２２０の入力データをそのまま用いても表示パネル１１０には正常な画像が表示され、表示画像が乱れることはない。

ＦＲＣ回路２３０は、オーバードライブ回路２２０の出力データのうち、データイネーブル信号ＩＤＥ１により有効であることを示された画像データＩＤＡＴ１に対して、フレーム毎に階調を異ならせることで、本来のビット数で表現可能な階調数より多階調な表現を実現する処理をドットクロックＩＣＬＫ（ＩＣＬＫ１）に同期して行う。即ち、ＦＲＣ回路２３０は、フレーム数を判別して、フレーム毎に画像データを補正する処理を行う。このような補正後の画像データに対応した電圧が、フレーム毎に液晶に印加されることになる。ここで、データイネーブル信号ＩＤＥ１は、データイネーブル信号ＩＤＥをクロック遅延させた信号である。

このようなＦＲＣ回路２３０の出力データを用いることで、表示パネル１１０の表示画質を改善できる一方、ＦＲＣ回路２３０の入力データをそのまま用いても表示パネル１１０には正常な画像が表示され、表示画像が乱れることはない。

ガンマ補正回路２４０は、ＦＲＣ回路２３０の出力データのうち、データイネーブル信号ＩＤＥ２により有効であることを示された画像データＩＤＡＴ２を表示パネル１１０の階調特性（表示特性）に合わせて補正する処理を、ドットクロックＩＣＬＫ（ＩＣＬＫ２）に同期して行う。このような補正後の画像データに対応した電圧が、液晶に印加されることになる。ここで、データイネーブル信号ＩＤＥ２は、データイネーブル信号ＩＤＥ１（ＩＤＥ）をクロック遅延させた信号である。

このようなガンマ補正回路２４０の出力データを用いることで、表示パネル１１０の表示画質を改善できる一方、ガンマ補正回路２４０の入力データをそのまま用いても表示パネル１１０には正常な画像が表示され、表示画像が乱れることはない。ガンマ補正回路２４０の出力データとして、データイネーブル信号ＩＤＥ２をクロック遅延させたデータイネーブル信号ＩＤＥ３、ガンマ補正処理後の画像データＩＤＡＴ３、ドットクロックＩＣＬＫ（ＩＣＬＫ３）が出力される。

画像データ補正回路２１０の各処理回路は、同期回路で構成される。こうすることで、処理回路の設計の容易化や、処理結果の信頼性の確保が可能となるばかりか、処理回路の処理をパイプライン動作させることができるようになる。その一方、各処理回路は、ドットクロック等の基準クロックに同期して動作するフリップフロップを備える必要があり、クロック遅延が生じてしまう。

そこで、本実施形態では、画像データ補正回路２１０のクロック遅延が生じ、入力画像データにより表される画像の水平方向ブランキング期間又は垂直方向ブランキング期間内に画像データ補正回路２１０の処理結果が正常に得られない場合に、表示パネル１１０の表示画質の劣化を防止できるようになっている。こうすることで、上記の水平方向ブランキング期間又は垂直方向ブランキング期間から画像データ補正回路２１０のクロック遅延に相当する期間が差し引かれた結果、残りの水平方向ブランキング期間又は垂直方向ブランキング期間によるマージン期間に画像データ補正回路２１０の処理結果が得られないような場合でも、表示パネル１１０の表示画質の劣化を防止できるようになっている。

そのため、画像処理コントローラ２００は、セット側画像処理装置７１０からの入力される入力画像データに基づく画像の水平方向ブランキング期間を検出する水平方向ブランキング期間検出回路２５０を含み、水平方向ブランキング期間検出回路２５０により検出された水平方向ブランキング期間が所与の第１の期間ＴＨ１より短いとき、オーバードライブ回路２２０、ＦＲＣ回路２３０及びガンマ補正回路２４０（第１〜第３の処理回路）のいずれかの入力データを、表示パネル１１０を駆動するソースドライバ１３２_１〜１３２_Ｊ（より広義には、表示装置）に出力し、水平方向ブランキング期間が第１の期間ＴＨ１以上のとき、最終段である第３の処理回路としてのガンマ補正回路２４０の出力データを、表示パネル１１０を駆動するソースドライバ１３２_１〜１３２_Ｊに出力する。

また、画像処理コントローラ２００は、セット側画像処理装置７１０からの入力される入力画像データに基づく表示画像の垂直方向ブランキング期間を検出する垂直方向ブランキング期間検出回路２６０を含み、垂直方向ブランキング期間検出回路２６０により検出された垂直方向ブランキング期間が所与の第２の期間ＴＨ２より短いとき、オーバードライブ回路２２０、ＦＲＣ回路２３０及びガンマ補正回路２４０（第１〜第３の処理回路）のいずれかの入力データを、表示パネル１１０を駆動するソースドライバ１３２_１〜１３２_Ｊに出力（より広義には、表示装置に出力）し、垂直方向ブランキング期間が第２の期間ＴＨ２以上のとき、最終段である第３の処理回路としてのガンマ補正回路２４０の出力データを、表示パネル１１０を駆動するソースドライバ１３２_１〜１３２_Ｊに出力する。

これにより、補正処理が未完全の画像データに基づいて表示パネル１１０が駆動されることなく、少なくとも補正前の画像データに基づいて表示パネル１１０が駆動されるようになる。この結果、ガンマ補正回路２４０等により補正された画像データに基づいて駆動された表示画像に比べて表示画質の向上を図れないものの、補正処理が未完全の画像データに基づいて表示パネル１１０が駆動されて表示パネル１１０の表示画像が乱れるような事態を確実に回避し、表示パネル１１０に正常な画像を表示させることができるようになる。

２．１ 水平方向ブランキング期間検出回路、垂直方向ブランキング期間検出回路
図３及び図４に、本実施形態における水平方向ブランキング期間及び垂直方向ブランキング期間の説明図を示す。

図３において、水平同期信号ＨＳＹＮＣは、１水平走査期間を規定する表示同期信号であり、垂直同期信号ＶＳＹＮＣは、１垂直走査期間を規定する表示同期信号である。そして、図３に示す通り、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ及びデータイネーブル信号ＩＤＥに基づいて、垂直走査方向と水平走査方向とにブランキング期間、フロントポーチ期間、バックポーチ期間が規定される。

ＶＳは、垂直走査方向同期期間であり、垂直同期信号ＶＳＹＮＣがＬレベルの期間に相当する。ＶＢＰは、垂直走査方向のバックポーチ期間である。ＶＦＰは、垂直走査方向のフロントポーチ期間である。ＶＤＩＳＰは、垂直走査方向の表示アクティブ期間であり、データイネーブル信号ＩＤＥがアクティブの走査ラインの選択期間である。

垂直方向ブランキング期間（垂直走査方向ブランキング期間）ＶＢＬは、垂直走査方向同期期間ＶＳと垂直走査方向フロントポーチ期間ＶＦＰと垂直走査方向バックポーチ期間ＶＢＰとの和（ＶＢＬ＝ＶＳ＋ＶＦＰ＋ＶＢＰ）である。

従って、例えばデータイネーブル信号ＩＤＥが非アクティブのまま（Ｌレベルのまま）の水平走査期間の数を、基準クロックとしての水平同期信号ＨＳＹＮＣ又はドットクロックＩＣＬＫに基づいてカウントすることで、垂直方向ブランキング期間（図４のＴ_Ｖ）を検出できる。即ち、図２に示すように、垂直方向ブランキング期間検出回路２６０は、入力画像データが有効であることを示すデータイネーブル信号の変化点を基準に垂直方向ブランキング期間における水平同期信号ＨＳＹＮＣ又はドットクロックＩＣＬＫ（所与の基準クロック）のクロック数をカウントする第２のカウンタ２６２と、所与の第２のカウント値と第２のカウンタ２６２のカウント値とを比較するための第２のデコーダ２６４とを含むことができる。そして、画像データ補正回路２１０では、第２のデコーダ２６４のデコード結果に基づいて、オーバードライブ回路２２０、ＦＲＣ回路２３０及びガンマ補正回路２４０（第１〜第３の処理回路）の入力データ及びガンマ補正回路２４０（第３の処理回路）の出力データのいずれかを、表示パネル１１０を駆動するソースドライバ１３２_１〜１３２_Ｊに出力（より広義には、表示装置に出力）できる。

図３に示すように、ＨＳは、水平走査方向同期期間であり、水平同期信号ＨＳＹＮＣがＬレベルの期間である。ＨＢＰは、水平走査方向のバックポーチ期間である。ＨＦＰは、水平走査方向のフロントポーチ期間である。ＨＤＩＳＰは、水平走査方向の表示アクティブ期間であり、データイネーブル信号ＩＤＥがアクティブの期間である。

水平方向ブランキング期間（水平走査方向ブランキング期間）ＨＢＬは、水平走査方向同期期間ＨＳと水平走査方向フロントポーチ期間ＨＦＰと水平走査方向バックポーチ期間ＨＢＰとの和（ＨＢＬ＝ＨＳ＋ＨＦＰ＋ＨＢＰ）である。

従って、例えばデータイネーブル信号ＩＤＥの非アクティブのまま（Ｌレベルのまま）のドットクロック数を、基準クロックとしてのドットクロックＩＣＬＫに基づいてカウントすることで、水平方向ブランキング期間（図４のＴ_Ｈ）を検出できる。より具体的には、水平方向ブランキング期間は、データイネーブル信号ＩＤＥの立ち下がりエッジを基点に、次の水平走査期間におけるデータイネーブル信号ＩＤＥの立ち上がりエッジまでの期間を、ドットクロックＩＣＬＫのクロック数として検出できる。

そのため、図２に示すように、水平方向ブランキング期間検出回路２５０は、入力画像データが有効であることを示すデータイネーブル信号の変化点を基準に水平方向ブランキング期間におけるドットクロックＩＣＬＫ（所与の基準クロック）のクロック数をカウントする第１のカウンタ２５２と、所与の第１のカウント値と第１のカウンタ２５２のカウント値とを比較するための第１のデコーダ２５４とを含むことができる。そして、画像データ補正回路２１０では、第１のデコーダ２５４のデコード結果に基づいて、オーバードライブ回路２２０、ＦＲＣ回路２３０及びガンマ補正回路２４０（第１〜第３の処理回路）の入力データ及びガンマ補正回路２４０（第３の処理回路）の出力データのいずれかを、表示パネル１１０を駆動するソースドライバ１３２_１〜１３２_Ｊに出力（より広義には、表示装置に出力）できる。

このような画像処理コントローラ２００は、図２に示すように、更に選択制御回路２８０、セレクタ２８２を含むことができる。

選択制御回路２８０は、水平方向ブランキング期間検出回路２５０の検出結果信号と垂直方向ブランキング期間検出回路２６０の検出結果信号とに基づいて、セレクタ２８２の選択制御信号ｓｅｌｃを生成する。

セレクタ２８２は、オーバードライブ回路２２０の入力信号、ＦＲＣ回路２３０の入力信号（入力データ）、ガンマ補正回路２４０の入力信号（入力データ）、及びガンマ補正回路の出力信号（出力データ）のいずれかを、選択制御信号ｓｅｌｃに基づいて選択出力して、出力データイネーブル信号ＯＤＥ、出力ドットクロックＯＣＬＫ及び出力画像データＯＤＡＴとして出力する。オーバードライブ回路２２０の入力信号は、データイネーブル信号ＩＤＥ、ドットクロックＩＣＬＫ及び画像データＩＤＡＴである。ＦＲＣ回路２３０の入力信号は、データイネーブル信号ＩＤＥ１、ドットクロックＩＣＬＫ１（ＩＣＬＫ）及び画像データＩＤＡＴ１である。ガンマ補正回路２４０の入力信号は、データイネーブル信号ＩＤＥ２、ドットクロックＩＣＬＫ２（ＩＣＬＫ）及び画像データＩＤＡＴ２である。ガンマ補正回路２４０の出力信号は、データイネーブル信号ＩＤＥ３、ドットクロックＩＣＬＫ３（ＩＣＬＫ）及び画像データＩＤＡＴ３である。

図５に、図２の選択制御回路２８０の動作説明図を示す。

図５では、オーバードライブ回路２２０内のフリップフロップの段数に相当するオーバードライブ回路２２０のクロック遅延をＮ_Ａ、ＦＲＣ回路２３０内のフリップフロップの段数に相当するＦＲＣ回路２３０のクロック遅延をＮ_Ｂ、ガンマ補正回路２４０内のフリップフロップの段数に相当するガンマ補正回路２４０のクロック遅延をＮ_Ｃとし、水平方向ブランキング期間検出回路２５０により検出された水平方向ブランキング期間Ｔ_Ｈに対応するクロック数をＣＬ_Ｈ、垂直方向ブランキング期間検出回路２６０により検出された垂直方向ブランキング期間Ｔ_Ｖに対応するクロック数をＣＬ_Ｖとしている。

Ｎ_Ａ、Ｎ_Ｂ、Ｎ_Ｃは、第１のカウント値として図２のメモリ１４４に格納しておき、該メモリ１４４から読み出して第１のデコーダ２５４が第１のカウンタ２５２のカウント値と比較するようにしてもよい。また、第２のカウント値として図２のメモリ１４４に格納しておき、該メモリ１４４から読み出して第２のデコーダ２６４が第２のカウンタ２６２のカウント値と比較するようにしてもよい。

選択制御回路２８０は、ＣＬ_Ｈ≦Ｎ_Ａ又はＣＬ_Ｖ≦Ｎ_Ａのとき、セレクタ２８２が、出力データイネーブル信号ＯＤＥとしてデータイネーブル信号ＩＤＥ、出力ドットクロックＯＣＬＫとしてドットクロックＩＣＬＫ、出力画像データＯＤＡＴとして画像データＩＤＡＴを出力するように選択制御信号ｓｅｌｃを生成する。

また選択制御回路２８０は、Ｎ_Ａ＜ＣＬ_Ｈ≦（Ｎ_Ａ＋Ｎ_Ｂ）又はＮ_Ａ＜ＣＬ_Ｖ≦（Ｎ_Ａ＋Ｎ_Ｂ）のとき、セレクタ２８２が、出力データイネーブル信号ＯＤＥとしてデータイネーブル信号ＩＤＥ１、出力ドットクロックＯＣＬＫとしてドットクロックＩＣＬＫ１（ＩＣＬＫ）、出力画像データＯＤＡＴとして画像データＩＤＡＴ１を出力するように選択制御信号ｓｅｌｃを生成する。

また選択制御回路２８０は、（Ｎ_Ａ＋Ｎ_Ｂ）＜ＣＬ_Ｈ≦Ｎ_ＡＬＬ（＝Ｎ_Ａ＋Ｎ_Ｂ＋Ｎ_Ｃ）又は（Ｎ_Ａ＋Ｎ_Ｂ）＜ＣＬ_Ｖ≦Ｎ_ＡＬＬのとき、セレクタ２８２が、出力データイネーブル信号ＯＤＥとしてデータイネーブル信号ＩＤＥ２、出力ドットクロックＯＣＬＫとしてドットクロックＩＣＬＫ２（ＩＣＬＫ）、出力画像データＯＤＡＴとして画像データＩＤＡＴ２を出力するように選択制御信号ｓｅｌｃを生成する。

更に選択制御回路２８０は、Ｎ_ＡＬＬ＜ＣＬ_Ｈ又はＮ_ＡＬＬ＜ＣＬ_Ｖのとき、セレクタ２８２が、出力データイネーブル信号ＯＤＥとしてデータイネーブル信号ＩＤＥ３、出力ドットクロックＯＣＬＫとしてドットクロックＩＣＬＫ３（ＩＣＬＫ）、出力画像データＯＤＡＴとして画像データＩＤＡＴ３を出力するように選択制御信号ｓｅｌｃを生成する。

従って、画像処理コントローラ２００は、水平方向ブランキング期間検出回路２５０により検出された水平方向ブランキング期間が所与の第１の期間より短いとき、第１〜第Ｎの処理回路のいずれかの入力データを出力し、水平方向ブランキング期間が第１の期間以上のとき、第Ｎの処理回路の出力データを出力できる。また、画像処理コントローラ２００は、垂直方向ブランキング期間検出回路２６０により検出された垂直方向ブランキング期間が所与の第２の期間より短いとき、第１〜第Ｎの処理回路のいずれかの入力データを出力し、垂直方向ブランキング期間が第２の期間以上のとき、第Ｎの処理回路の出力データを出力できる。

２．２ 画像データ補正回路
次に、図２の画像データ補正回路２１０の構成例について説明する。

図６に、図２のオーバードライブ回路２２０の構成例のブロック図を示す。

オーバードライブ回路２２０は、コンパレータ２２１、ルックアップテーブル（ＬＵＴ）２２２、ＬＵＴアドレス発生回路２２３、補間演算部２２４、加減算部２２５、クロック生成回路２２６、前データ読み出し回路２２７、現データ書き込み回路２２８を含む。

クロック生成回路２２６は、現フレームの１フレーム前の画像データ（前データ）が格納されるメモリ１４４又は図示しないバッファにアクセスするための読み出し用クロック及び書き込み用クロックを生成する。

前データ読み出し回路２２７は、クロック生成回路２２６によって生成された読み出し用クロックに同期して、１フレーム前の画像データを、メモリ１４４又は図示しないバッファから読み出して内部のバッファにバッファリングする。

コンパレータ２２１は、現フレームの画像データとしてセット側画像処理装置７１０からの画像データと前データ読み出し回路２２７にバッファリングされた１フレーム前の画像データとを比較する。コンパレータ２２１の比較結果は、補間演算部２２４に出力される。

ＬＵＴ２２２には、現フレームの画像データと１フレーム間の画像データとに対応して駆動補償すべき補償値が予め登録されている。

ＬＵＴアドレス発生回路２２３は、現フレームの画像データと１フレーム前の画像データとに対応してＬＵＴ２２２のアドレスを発生させて、ＬＵＴ２２２から該アドレスに対応して登録されている補償値を読み出す。

補間演算部２２４は、コンパレータ２２１からの比較結果信号に基づいて、ＬＵＴ２２２から読み出された補償値の補間演算を行う。より具体的には、コンパレータ２２１からの比較結果信号により現フレームの画像データと１フレーム前の画像データとが一致したことが検出されたとき、補間演算部２２４は、ＬＵＴ２２２から読み出された補償値の補間演算を行うことなく、該補償値をそのまま加減算部２２５に出力する。

またコンパレータ２２１からの比較結果信号により現フレームの画像データと１フレーム前の画像データとが不一致であることが検出されたとき、補間演算部２２４は、ＬＵＴ２２２から読み出された補償値に対して、両画像データの差分に応じた線形補間処理演算を行って、処理後の補償値を加減算部２２５に出力する。

加減算部２２５は、現フレームの画像データとしてセット側画像処理装置７１０からの画像データと補間演算部２２４からの補間演算後の補償値との加減算処理を行い、画像データＩＤＡＴ１として出力する。

現データ書き込み回路２２８は、現フレームの画像データＩＤＡＴ１を内部のバッファにバッファリングした後、クロック生成回路２２６によって生成された書き込み用クロックに同期して画像データＩＤＡＴ１をメモリ１４４又は図示しないバッファに書き込む。この現データ書き込み回路２２８で書き込まれた画像データが、次のフレームにおいて前フレームの画像データ（前データ）として読み出される。

以上のようなオーバードライブ回路２２０の各部は、その入力段又は出力段にフリップフロップを備え、各部がパイプライン動作するようになっている。

図７に、図２のＦＲＣ回路２３０の構成例のブロック図を示す。

ＦＲＣ回路２３０は、メモリ２３１、ＦＲＣメモリ２３２、メモリ制御回路２３３、ＦＲＣメモリアドレス発生回路２３４を含む。ＦＲＣ回路２３０は、メモリ２３１を含む必要はなく、例えばメモリ２３１の機能を図２のメモリ１４４が実現してもよい。

メモリ２３１には、オーバードライブ回路２２０からの画像データが格納され、メモリ制御回路２３３による読み出し制御により、該画像データがＦＲＣメモリ２３２に供給されるようになっている。

メモリ制御回路２３３は、フレーム数を判別し、メモリ２３１に格納された画像データにより表される階調をフレームレートコントロール方式により多階調に変換する制御を行う。メモリ制御回路２３３は、例えばメモリ２３１に格納された画像データに対応した複数の画像データをフレーム毎に変更しながら出力することで、多階調化を実現する制御を行う。

ＦＲＣメモリ２３２には、予めＦＲＣパターンが登録されている。ＦＲＣパターンは、ＦＲＣメモリアドレスによって特定される。

ＦＲＣメモリアドレス発生回路２３４は、メモリ制御回路２３３によって判別されたフレーム数（ＦＲＣ制御のフレーム番号）とメモリ２３１から読み出された画像データとに基づいて、ＦＲＣメモリアドレスを発生させる。該ＦＲＣメモリアドレスに対応してＦＲＣメモリ２３２に登録されたＦＲＣパターンが、画像データＩＤＡＴ２として出力される。

以上のようなＦＲＣ回路２３０の各部は、その入力段又は出力段にフリップフロップを備え、各部がパイプライン動作するようになっている。

図８に、図２のガンマ補正回路２４０の構成例のブロック図を示す。

ガンマ補正回路２４０は、ガンマテーブルアドレス発生回路２４１、ガンマテーブル２４２を含む。

ガンマテーブルアドレス発生回路２４１には、例えば表示パネル１１０の階調特性を変更するためのガンマ設定情報が入力される。ガンマテーブルアドレス発生回路２４１は、ＦＲＣ回路２３０からの画像データＩＤＡＴ２とガンマ設定情報とに基づいて、ガンマテーブル２４２のアドレスを発生する。

ガンマテーブル２４２には、ガンマテーブルアドレス発生回路２４１により発生されたアドレスに関連付けてガンマ補正用の画像データが格納されている。ＦＲＣ回路２３０からの画像データＩＤＡＴ２に対して出力される画像データを、ガンマテーブルアドレス発生回路２４１により、ガンマ設定情報に基づいて異ならせることにより、表示対象に応じた階調特性を実現できる。こうしてガンマテーブル２４２から出力される画像データが、画像データＩＤＡＴ３として出力される。

以上のようなガンマ補正回路２４０の各部は、その入力段又は出力段にフリップフロップを備え、各部がパイプライン動作するようになっている。

３． その他
ところで、本実施形態における画像処理コントローラ２００の構成は、図２に示す構成に限定されるものではない。

図９に、本実施形態における画像処理コントローラの他の構成例を示す。

図９において図２と同一部分には同一符号を付し、適宜説明を省略する。

図９の画像処理コントローラが図２の画像処理コントローラと異なる点は、図２の画像処理コントローラに対して垂直方向ブランキング期間検出回路２６０が省略されている点である。そのため選択制御回路４００が、図２の選択制御回路２８０に代わって選択制御信号ｓｅｌｃを生成する。

選択制御回路４００の動作は、選択制御回路２８０の動作に対して垂直方向ブランキング期間検出回路２６０の検出結果に対する制御が省略される点を除いて、図５と同様であるため詳細な説明を省略する。

なお、図９では、図２の画像処理コントローラに対して垂直方向ブランキング期間検出回路２６０が省略されているものとしたが、図２の画像処理コントローラに対して水平方向ブランキング期間検出回路２５０が省略されているものであってもよい。この場合でも、選択制御回路の動作は、選択制御回路２８０の動作に対して水平方向ブランキング期間検出回路２５０の検出結果に対する制御が省略される点を除いて、図５と同様である。

図２、図８及び図９では、画像データ補正回路２１０の各処理回路の処理結果をバイパスさせることで表示画質の劣化の防止を図っていたが、本実施形態ではこれに限定されるものではない。

例えば、画像データ補正回路２１０自体を上述の第１の処理回路として考えて、水平方方向ブランキング期間又は垂直方向ブランキング期間の検出結果に応じて、画像データ補正回路２１０の出力データに代えて該画像データ補正回路２１０の入力データを出力装置に供給するようにしてもよい。

図１０に、本実施形態における画像処理コントローラの更に別の構成例を示す。

図１０において、図２と同一部分には同一符号を付し、適宜説明を省略する。

図１０の画像処理コントローラが図２の画像処理コントローラと異なる点は、選択制御回路４２０、セレクタ４２２である。

選択制御回路４２０は、水平方向ブランキング期間検出回路２５０の検出結果又は垂直方向ブランキング期間検出回路２６０の検出結果に基づいて、画像データ補正回路２１０の入力データ又は画像データ補正回路２１０の出力データを選択するように選択制御信号ｓｅｌｃを出力する。

セレクタ４２２は、画像データ補正回路２１０の入力データ又は画像データ補正回路２１０の出力データを、選択制御信号ｓｅｌｃに基づいて選択する。

図１１に、図１０の選択制御回路４２０の動作説明図を示す。

図１１において、画像データ補正回路２１０内のフリップフロップの段数に相当する画像データ補正回路２１０のクロック遅延をＮ_ＡＬＬとし、水平方向ブランキング期間検出回路２５０により検出された水平方向ブランキング期間Ｔ_Ｈに対応するクロック数をＣＬ_Ｈ、垂直方向ブランキング期間検出回路２６０により検出された垂直方向ブランキング期間Ｔ_Ｖに対応するクロック数をＣＬ_Ｖとしている。

選択制御回路４２０は、ＣＬ_Ｈ≦Ｎ_ＡＬＬ又はＣＬ_Ｖ≦Ｎ_ＡＬＬのとき、セレクタ４２２が、出力データイネーブル信号ＯＤＥとしてデータイネーブル信号ＩＤＥ、出力ドットクロックＯＣＬＫとしてドットクロックＩＣＬＫ、出力画像データＯＤＡＴとして画像データＩＤＡＴを出力するように選択制御信号ｓｅｌｃを生成する。

また選択制御回路４２０は、Ｎ_ＡＬＬ＜ＣＬ_Ｈ又はＮ_ＡＬＬ＜ＣＬ_Ｖのとき、セレクタ４２２が、出力データイネーブル信号ＯＤＥとしてデータイネーブル信号ＩＤＥ１、出力ドットクロックＯＣＬＫとしてドットクロックＩＣＬＫ１（ＩＣＬＫ）、出力画像データＯＤＡＴとして画像データＩＤＡＴ１を出力するように選択制御信号ｓｅｌｃを生成する。

従って、画像処理コントローラ２００は、水平方向ブランキング期間検出回路２５０により検出された水平方向ブランキング期間が所与の第１の期間より短いとき、第１の処理回路の入力データを出力し、水平方向ブランキング期間が第１の期間以上のとき、第１の処理回路の出力データを出力できる。また、画像処理コントローラ２００は、垂直方向ブランキング期間検出回路２６０により検出された垂直方向ブランキング期間が所与の第２の期間より短いとき、第１の処理回路の入力データを出力し、垂直方向ブランキング期間が第２の期間以上のとき、第１の処理回路の出力データを出力できる。

また、本実施形態における表示モジュールは、図１に示す構成に限定されるものではない。

図１２に、本実施形態における表示モジュールの他の構成例を示す。

図１２において、図１と同一部分には同一符号を付し、適宜説明を省略する。

図１２における表示モジュールが図１における表示モジュールと異なる点は、データ基板（コントロール基板）が省略され、ソースドライバ１３２_１〜１３２_Ｊ、画像処理コントローラ２００、メモリ１４４、Ｉ／Ｆ回路１４２が１つの基板上に実装されている点である。こうすることで表示モジュール１００の小型化を図ることができるようになる。

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。

例えば画像データ補正回路２１０の処理回路は、本実施形態やその変形例において説明した者に限定されず、種々の処理回路を採用できる。

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。

本実施形態における表示モジュールが適用された電子機器の構成例を示す図。 本実施形態における画像処理装置としての画像処理コントローラの構成例の概要を示す図。 本実施形態における水平方向ブランキング期間及び垂直方向ブランキング期間の説明図。 図２の水平方向ブランキング期間検出回路及び垂直方向ブランキング期間検出回路の動作説明図。 図２の選択制御回路の動作説明図。 図２のオーバードライブ回路の構成例のブロック図。 図２のＦＲＣ回路の構成例のブロック図。 図２のガンマ補正回路の構成例のブロック図。 本実施形態における画像処理コントローラの他の構成例を示す図。 本実施形態における画像処理コントローラの更に別の構成例を示す図。 図１０の選択制御回路の動作説明図。 本実施形態における表示モジュールの他の構成例を示す図。 従来の画像処理回路の構成の概要を示す図。

符号の説明

１０ パーソナルコンピュータシステム、 １００ 表示モジュール、
１１０ 表示パネル、 １２０ ゲート基板、 １２２_１〜１２２_Ｋ ゲートドライバ、
１３０ データ基板、 １３２_１〜１３２_Ｊ ソースドライバ、
１４０ コントロール基板、 １４２ Ｉ／Ｆ回路、 １４４ メモリ、
２００ 画像処理コントローラ、 ２１０ 画像データ補正回路、
２２０ オーバードライブ回路、 ２３０ ＦＲＣ回路、 ２４０ ガンマ補正回路、
２５０ 水平方向ブランキング期間検出回路、
２６０ 垂直方向ブランキング期間検出回路、
２８０、４００、４２０ 選択制御回路、 ２８２、４２２ セレクタ、
７００ ホスト、 ７１０ セット側画像処理装置

Claims (15)

1. 入力画像データに対する第１〜第Ｎ（Ｎは自然数）の画像処理後の画像データを表示装置に出力するための画像処理装置であって、
   第ｊ（１≦ｊ≦Ｎ、ｊは自然数）の処理回路が、前記入力画像データ又は第（ｊ−１）（ｊは１を除く）の処理回路の出力データに対して第ｊの画像処理を行う第１〜第Ｎの処理回路と、
   前記入力画像データに基づく画像の水平方向ブランキング期間を検出する水平方向ブランキング期間検出回路とを含み、
   前記水平方向ブランキング期間検出回路により検出された水平方向ブランキング期間が所与の第１の期間より短いとき、前記第１〜第Ｎの処理回路のいずれかの入力データを前記表示装置に出力し、
   前記水平方向ブランキング期間が前記第１の期間以上のとき、前記第Ｎの処理回路の出力データを前記表示装置に出力することを特徴とする画像処理装置。
2. 請求項１において、
   前記水平方向ブランキング期間検出回路が、
   前記入力画像データが有効であることを示すデータイネーブル信号の変化点を基準に前記水平方向ブランキング期間における所与の基準クロックのクロック数をカウントする第１のカウンタと、
   所与の第１のカウント値と前記第１のカウンタのカウント値とを比較するための第１のデコーダとを含み、
   前記第１のデコーダのデコード結果に基づいて、前記第１〜第Ｎの処理回路の入力データ及び前記第Ｎの処理回路の出力データのいずれかを前記表示装置に出力することを特徴とする画像処理装置。
3. 請求項２において、
   前記第１のデコーダが、
   前記第１のカウント値が予め記憶されたメモリから読み出された第１のカウント値と、前記第１のカウンタのカウント値とを比較することを特徴とする画像処理装置。
4. 請求項１乃至３のいずれかにおいて、更に、
   前記入力画像データに基づく画像の垂直方向ブランキング期間を検出する垂直方向ブランキング期間検出回路を含み、
   前記垂直方向ブランキング期間検出回路により検出された垂直方向ブランキング期間が所与の第２の期間より短いとき、前記第１〜第Ｎの処理回路のいずれかの入力データを前記表示装置に出力し、
   前記垂直方向ブランキング期間が前記第２の期間以上のとき、前記第Ｎの処理回路の出力データを前記表示装置に出力することを特徴とする画像処理装置。
5. 入力画像データに対する第１〜第Ｎ（Ｎは自然数）の画像処理後の画像データを表示装置に出力するための画像処理装置であって、
   第ｊ（１≦ｊ≦Ｎ、ｊは自然数）の処理回路が、前記入力画像データ又は第（ｊ−１）（ｊは１を除く）の処理回路の出力データに対して第ｊの画像処理を行う第１〜第Ｎの処理回路と、
   前記入力画像データに基づく画像の垂直方向ブランキング期間を検出する垂直方向ブランキング期間検出回路とを含み、
   前記垂直方向ブランキング期間検出回路により検出された垂直方向ブランキング期間が所与の第２の期間より短いとき、前記第１〜第Ｎの処理回路のいずれかの入力データを前記表示装置に出力し、
   前記垂直方向ブランキング期間が前記第２の期間以上のとき、前記第Ｎの処理回路の出力データを前記表示装置に出力することを特徴とする画像処理装置。
6. 請求項４又は５において、
   前記垂直方向ブランキング期間検出回路が、
   前記入力画像データが有効であることを示すデータイネーブル信号の変化点を基準に前記垂直方向ブランキング期間における所与の基準クロックのクロック数をカウントする第２のカウンタと、
   所与の第２のカウント値と前記第２のカウンタのカウント値とを比較するための第２のデコーダとを含み、
   前記第２のデコーダのデコード結果に基づいて、前記第１〜第Ｎの処理回路の入力データ及び前記第Ｎの処理回路の出力データのいずれかを前記表示装置に出力することを特徴とする画像処理装置。
7. 請求項６において、
   前記第２のデコーダが、
   前記第２のカウント値が予め記憶されたメモリから読み出された第２のカウント値と、前記第２のカウンタのカウント値とを比較することを特徴とする画像処理装置。
8. 請求項１乃至７のいずれかにおいて、
   前記第１〜第Ｎの処理回路の各処理回路が、
   前記入力画像データを補正する補正処理回路であることを特徴とする画像処理装置。
9. 請求項８において、
   前記第１〜第Ｎの処理回路のいずれか１つが、
   駆動補償回路、ガンマ補正回路、又はフレームレートコントロール回路であることを特徴とする画像処理装置。
10. 複数のソース線、複数のゲート線及び複数の画素を含む表示パネルと、
    前記表示パネルの複数のソース線を駆動するソースドライバと、
    前記複数のゲート線を走査するゲートドライバと、
    前記複数のソースドライバに対して画像データを出力する請求項１乃至９のいずれか記載の画像処理装置とを含むことを特徴とする表示モジュール。
11. 請求項１乃至９のいずれか記載の画像処理装置を含むことを特徴とする電子機器。
12. 前記画像処理装置に対して画像データを供給するホストと、
    請求項１０記載の表示モジュールとを含むことを特徴とする電子機器。
13. 第ｊ（１≦ｊ≦Ｎ、ｊは自然数）の処理回路が、入力画像データ又は第（ｊ−１）（ｊは１を除く）の処理回路の出力データに対して第ｊの画像処理を行う第１〜第Ｎの処理回路を有し、前記入力画像データに対する第１〜第Ｎ（Ｎは自然数）の画像処理後の画像データを表示装置に出力するための画像処理装置の制御方法であって、
    前記入力画像データに基づく画像の水平方向ブランキング期間を検出し、
    前記水平方向ブランキング期間が所与の第１の期間より短いとき、前記第１〜第Ｎの処理回路のいずれかの入力データを前記表示装置に出力し、
    前記水平方向ブランキング期間が前記第１の期間以上のとき、前記第Ｎの処理回路の出力データを前記表示装置に出力することを特徴とする画像処理装置の制御方法。
14. 請求項１３において、更に、
    前記入力画像データに基づく画像の垂直方向ブランキング期間を検出し、
    前記垂直方向ブランキング期間が所与の第２の期間より短いとき、前記第１〜第Ｎの処理回路のいずれかの入力データを前記表示装置に出力し、
    前記垂直方向ブランキング期間が前記第２の期間以上のとき、前記第Ｎの処理回路の出力データを前記表示装置に出力することを特徴とする画像処理装置の制御方法。
15. 入力画像データに対して第１の処理回路が第１の画像処理を行い、第ｊ（１≦ｊ≦Ｎ、ｊは自然数）の画像処理を行う第ｊの処理回路の出力データに対して第（ｊ＋１）の処理回路が第（ｊ＋１）の画像処理を行う第１〜第Ｎの処理回路を有し、前記入力画像データに対する第１〜第Ｎ（Ｎは自然数）の画像処理後の画像データを表示装置に出力するための画像処理装置の制御方法であって、
    前記入力画像データに基づく画像の垂直方向ブランキング期間を検出し、
    前記垂直方向ブランキング期間が所与の第２の期間より短いとき、前記第１〜第Ｎの処理回路のいずれかの入力データを前記表示装置に出力し、
    前記垂直方向ブランキング期間が前記第２の期間以上のとき、前記第Ｎの処理回路の出力データを前記表示装置に出力することを特徴とする画像処理装置の制御方法。

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