JP2008263606A - Adaptive equalizer for use with clock, and data recovery circuit of serial communication link - Google Patents
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Abstract
Description
本発明は、シリアル通信リンクのクロック・データ再生(CDR)回路と使用する適応等化器に関する。 The present invention relates to an adaptive equalizer for use with a clock and data recovery (CDR) circuit of a serial communication link.
この出願は、同時係属する米国暫定特許出願60/910,773号の米国特許規則119条(e)に基づく優先権を主張している。暫定出願の発明の名称は、「連続時間適応等化器を備える低ジッタ、広域クロック・データ再生回路」で、この出願に参照として包含している。 This application claims priority under 35 USC 119 (e) of co-pending US provisional patent application 60 / 910,773. The title of the provisional application is “low jitter, wide area clock and data recovery circuit with continuous time adaptive equalizer”, which is incorporated herein by reference.
シリアル通信リンク、例として、HDMI(高精細度マルチメティアインターフェイス)、DVI(デジタルビデオインターフェイス)、UDI(統合ディスプレイインターフェイス)、PCIエクスプレス、ファイバチャネル、イーサネット(登録商標)等が、物理ケーブルによるデジタルデータの送信器から受信器への送信に幅広く使用されている。例えば、HDMI通信リンクは、デジタルビデオ及び音声データを同様の方法で送信している。この場合、受信器でCDR回路を使用し、送信器からの差分NRZデータ(非ゼロ復帰)及びクロック信号を再生する。物理ケーブルは、通常、低域通過フィルタの特性を示すため、受信器が受信しCDR回路で再生するNRZデータは、周波数に依存して異なる振幅を有する。このため、再生NRZデータにはノイズが生じる。 Serial communication links, for example, HDMI (High Definition Multimedia Interface), DVI (Digital Video Interface), UDI (Integrated Display Interface), PCI Express, Fiber Channel, Ethernet (registered trademark), etc. are digital data via physical cables. Is widely used for transmission from transmitter to receiver. For example, an HDMI communication link transmits digital video and audio data in a similar manner. In this case, a CDR circuit is used at the receiver, and the differential NRZ data (non-zero return) and the clock signal from the transmitter are reproduced. Since the physical cable usually exhibits the characteristics of a low-pass filter, the NRZ data received by the receiver and reproduced by the CDR circuit has different amplitudes depending on the frequency. For this reason, noise occurs in the reproduction NRZ data.
等化器は、CDR回路と併せて、周波数に依存するNRZデータの異なる振幅の補正を行なう。従来の等化器は、受信器で受信するNRZデータの等化を、NRZデータの異なる周波数での振幅を等化して行なう。最も一般的な適応等化器は、A/D変換器と組合わせたアナログ比較器又はデジタル比較器を用いて、NRZデータのアイダイアグラムを調べる。しかし従来の等化器は、実行には非常に複雑な回路及び多くのハードウェアを必要とし、尚も、NRZデータの異なる周波数に依存するNRZデータのタイミングのずれと分散で生じるジッタの効率的な除去に失敗する。 The equalizer, together with the CDR circuit, corrects different amplitudes of the NRZ data depending on the frequency. The conventional equalizer equalizes the NRZ data received by the receiver by equalizing the amplitude of the NRZ data at different frequencies. The most common adaptive equalizer uses an analog or digital comparator in combination with an A / D converter to examine the eye diagram of NRZ data. However, the conventional equalizer requires a very complicated circuit and a lot of hardware to execute, and it is still efficient for jitter caused by timing shift and dispersion of NRZ data depending on different frequencies of NRZ data. Removal fails.
従って、NRZデータの異なる周波数でのジッタを効率よく除去する等化器が要求されている。その等化器は、簡単な回路で実行されることも要求されている。 Therefore, there is a need for an equalizer that efficiently removes jitter at different frequencies of NRZ data. The equalizer is also required to be implemented with a simple circuit.
本発明の実施形態は、シリアル通信リンクに使用する適応等化器システムを備える。シリアル通信リンクでは、そのリンクのCDR回路の位相検出器及び再生NRZデータの周波パターンで生成されるNRZデータに関するタイミング情報を使用し、シリアル通信リンクで受信するNRZデータが、過剰等化又は過少等化であるかを判断する。適応等化器システムの等化強度は、その判断に基づき調整される。本発明の適応等化器システムは、シリアル通信リンクからデータを受信し、受信データの周波数範囲を横切る受信データの振幅を調整して等化データを生成する等化器と、等化器に接続され、等化データを受信し、再生データをタイミングデータと共に生成する位相検出器と、タイミングデータは、基準クロックタイミングに対し再生データのタイミングを示している、再生データ及びタイミングデータを復号し、第1等化器調整信号を生成する復号器とを備え、第1等化器調整信号は、等化器の等化強度を、タイミングデータ及び再生データの周波パターンに基づいて増加又は減少させる。 Embodiments of the present invention comprise an adaptive equalizer system for use with serial communication links. In the serial communication link, the phase information of the CDR circuit of the link and timing information about the NRZ data generated by the frequency pattern of the reproduced NRZ data are used, and the NRZ data received by the serial communication link is over-equalized or under-equal Judge whether it is The equalization intensity of the adaptive equalizer system is adjusted based on the determination. The adaptive equalizer system of the present invention is connected to an equalizer for receiving data from a serial communication link and generating equalized data by adjusting the amplitude of the received data across the frequency range of the received data. A phase detector that receives the equalized data and generates the reproduction data together with the timing data; and the timing data indicates the timing of the reproduction data with respect to the reference clock timing, decodes the reproduction data and the timing data, A decoder that generates a first equalizer adjustment signal, and the first equalizer adjustment signal increases or decreases the equalization intensity of the equalizer based on the frequency pattern of the timing data and the reproduction data.
位相検出器は、基準クロックタイミングが、再生データの遷移より早く生じる場合、タイミングデータを第1状態に生成し、基準クロックタイミングが、再生データの遷移より遅く生じる場合、タイミングデータを第2状態に生成する。再生データの高周波パターンに対応するタイミングデータが、第1状態にある場合、及び/又は、再生データの低周波パターンに対応するタイミングデータが、第2状態にある場合、再生データは過少等化状態である。再生データの高周波パターンに対応するタイミングデータが、第2状態にある場合、及び/又は、再生データの低周波パターンに対応するタイミングデータが、第1状態にある場合、再生データは過剰等化状態である。復号器が、第1等化器調整信号を、再生データの高周波パターンに応じて、タイミングデータと同じ状態にする。復号器が、第1等化器調整信号を、再生データの低周波パターンに応じて、タイミングデータの反対の状態にする。 The phase detector generates the timing data in the first state if the reference clock timing occurs earlier than the transition of the reproduction data, and sets the timing data in the second state if the reference clock timing occurs later than the transition of the reproduction data. Generate. When the timing data corresponding to the high frequency pattern of the reproduction data is in the first state and / or when the timing data corresponding to the low frequency pattern of the reproduction data is in the second state, the reproduction data is in an under-equalized state It is. When the timing data corresponding to the high frequency pattern of the reproduction data is in the second state and / or when the timing data corresponding to the low frequency pattern of the reproduction data is in the first state, the reproduction data is in an over-equalized state It is. The decoder sets the first equalizer adjustment signal in the same state as the timing data according to the high frequency pattern of the reproduction data. The decoder sets the first equalizer adjustment signal to the opposite state of the timing data according to the low frequency pattern of the reproduction data.
適応等化器が、復号器と等化器に接続された積算モジュールを備え、積算モジュールは、第1等化器調整信号を集積し、第2等化器調整信号を生成し、等化器の等化強度を制御し、第2等化器調整信号は、第1等化器調整信号の積算数が、第1所定しきい値を越える場合、等化強度の増加を示し、第1等化器調整信号の積算数が、第2所定しきい値より低くなる場合、等化強度の減少を示す。等化器が、複数の増幅器段階を備え、増幅器段階の各々のDCゲインを、第2等化器調整信号で調整する。 An adaptive equalizer includes a decoder and an integration module connected to the equalizer, the integration module accumulates the first equalizer adjustment signal, generates a second equalizer adjustment signal, and the equalizer And the second equalizer adjustment signal indicates an increase in equalization intensity when the integrated number of the first equalizer adjustment signal exceeds a first predetermined threshold value, When the integrated number of equalizer adjustment signals is lower than the second predetermined threshold, the equalization intensity is reduced. The equalizer comprises a plurality of amplifier stages, and the DC gain of each of the amplifier stages is adjusted with a second equalizer adjustment signal.
本発明の適応等化器の利点は、クロック・データ再生回路の既存の位相検出器を使用し、データタイミング情報を決める。別の回路を必要とせず、費用及び設計手間を省く。適応等化器は、シリアル通信で受信するデータのジッタを複雑な回路を用いずに効率的に除去できる。等化強度は、データタイミング情報に積算した変化に応じて変化し、データタイミング情報での突然で一時的な変化は、必ずしも等化強度の変化に到らない。その結果、データの等化が滑らかに実行される。 An advantage of the adaptive equalizer of the present invention is that it uses the existing phase detector of the clock and data recovery circuit to determine the data timing information. There is no need for a separate circuit, and cost and design effort are saved. The adaptive equalizer can efficiently remove jitter of data received by serial communication without using a complicated circuit. The equalization intensity changes according to the change accumulated in the data timing information, and a sudden and temporary change in the data timing information does not necessarily lead to a change in the equalization intensity. As a result, data equalization is performed smoothly.
明細書に記載の特徴及び利点は包括的ではないが、付加的なものは当業者には想到できる。明細書で使用する用語は、発明の主題を限定するものではない。 The features and advantages described in the specification are not exhaustive, but additional ones will occur to those skilled in the art. The terms used in the specification do not limit the subject matter of the invention.
本発明の最良の形態を図及び下記記載で説明する。代替の実施形態は、本願発明の範囲から除外されるものではない。実施形態で使用する符号は、同一又は同様の機能には同一の符号を使用している。 The best mode of the present invention will be described with reference to the drawings and the following description. Alternative embodiments are not excluded from the scope of the present invention. The reference numerals used in the embodiments are the same for the same or similar functions.
図1は、本発明の1つの実施形態で、クロック・データ再生(CDR)回路102と共に使用する適応等化器100を示す構成図である。CDR回路102は、IDMIリンクと共に使用するが、他のシリアル通信リンク型とも無論使用できる。連続時間適応等化器100は、等化器コア106及び等化器適応モジュール104を備えている。CDR回路102は、CDRコア108及び高速周波数取得回路110を備えている。
FIG. 1 is a block diagram illustrating an adaptive equalizer 100 for use with a clock and data recovery (CDR) circuit 102 in one embodiment of the invention. The CDR circuit 102 is used with an IDMI link, but can be used with other serial communication link types. The continuous time adaptive equalizer 100 includes an
以下で詳細に説明するが、等化器適応モジュール104は、CDRコア108から得るNRZデータタイミング情報122をベースに、等化器コア106のゲインに影響を及ぼす等化係数を調整する。等化器コア106は、差分NRZ信号112の振幅を調整し、CDRコア108と使用する等化NRZデータ121を生成する。等化器100は、差分NRZデータ112の異なる周波数のジッタを効率的に除去する。簡単な回路と、CDRコア108で生成されるNRZタイミング情報122とを使用する。注記する点は、本発明の等化器は、非差分データの等化に使用する。ここでは、本発明の等化器の使用による差分NRZデータの等化の例を説明する。
As described in detail below, the
CDR回路102は、広域狭小CDRコア108を備えている。CDRコア108は、等化NRZデータ121を受信し、等化した差分NRZデータ121をベースに、クロック及びデータ信号を再生する。デジタルとアナログのループフィルタ回路の混合を使用する。図3,4を参照して後述するが、CDRコア108は、等化器適応モジュール104で使用するNRZタイミング情報122を生成する。高速周波数取得回路110は、CDRコア108で使用する周波数基準114を取得する。この際、周波数取得回路110は、CDRコア108で再生した操作クロック信号118を使用する。周波数取得回路110は、CDRコア108の中心周波数を、基準クロック周波数114に同調する支援をする。これは、CDRクロック周波数を基準クロック周波数114との比較で行なう。高速周波数取得回路110は、CDRコア活性信号120及びCDRコア108で使用される他の信号も生成する。CDR回路102の内部回路(2x過剰サンプリングアレキサンダ位相検出器又はBang Bang位相検出器、以降BBPDと呼ぶ、を除く)は本発明の主題ではなく、詳細な記載はしていない。
The CDR circuit 102 includes a wide area
図2は、CDRの2x過剰サンプリングアレキサンダ位相検出器(2倍オーバサンプリングBang Bang型位相検出器)206と共に使用した本発明の実施形態による適応等化器の構成図を詳細に示す。等化器コア106はNRZデータ112を受信し、CDRコア108の2xBBPDに等化した差分NRZデータ121を与える。図3,4を参照して詳細に説明するが、BBPD206は、NRZデータ208を再生し、NRZタイミング情報122(up/dnデータ)を生成する。この情報は、再生NRZデータ208の中心クロックと比較したエッジクロックのタイミングを示している。データ復号器202は、up/dnNRZタイミング情報122とデータパターン208を復号し、up/dnNRZタイミング情報122とデータパターン208が、等化係数(等化強度)の増加の必要性(eq_up=1,eq_dn=0)、又は、等化係数(等化強度)の減少の必要性(eq_up=0,eq_dn=1)を決める。デシメーション及び積算モジュール204は、eq_up及びeq_dn信号を受け取る。デシメーション及び積算モジュール204は、up/down計数器(デジタル積算器)210を備え、eq_up=1,eq_dn=0の場合、計数を増加し、eq_up=0,eq_dn=1の場合、計数を減少し、eq_up及びeq_dnデータを積算する。
FIG. 2 shows in detail a block diagram of an adaptive equalizer according to an embodiment of the present invention used in conjunction with a
デシメーション及び積算モジュール204は、計数器210でオーバフローが生ずると、等化係数Eq_ctrの値を変える。デシメーション及び積算モジュール204は、計数が所定しきい値を越すと等化係数Eq_ctrを増加し、計数を零にリセットする。別の例では、デシメーション及び積算モジュール204は、計数が別の所定しきい値より低くなると、等化係数Eq_ctrを減少し、計数を零にリセットする。このように等化係数Eq_ctrは、NRZデータタイミング情報に積算した変化に応じて変化する。NRZデータタイミング情報の突然で一時的な変化は、必ずしも等化係数Eq_ctrの変化にならない。等化器コア106は、差分NRZデータ112の振幅を調整する。等化器コア106のゲインは、デシメーション及び積算モジュール204が与える等化係数Eq_ctrに応じて調整される。後に図6を参照して説明する。
The decimation and
図3は、本発明の実施形態による適応等化器と使用した2x過剰サンプリングBang Bang位相検出器206を概念的に説明している。BBPD206は、エッジクロック310のタイミングでサンプリングした再生NRZデータ208に基づき、NRZデータタイミング情報(up,dn)を生成する。これは、エッジクロック310のタイミングでサンプリングした再生NRZデータ208を、中心クロック306,308でサンプリングした再生NRZデータ208と比較する。中心クロック306,308は、再生NRZデータ208のデータ302,304の中心でタイミングさせたクロック信号である。エッジクロック310は、中心クロック306,308の中心で、CDRロック位置に対応する。
FIG. 3 conceptually illustrates a 2 × oversampled Bang
BBPD206は、XORゲート312,314を備え、各々がup,dnデータを生成する。XORゲート312は、中心クロック306でサンプリングした再生NRZデータ302の値とエッジクロック310でサンプリングした再生NRZデータ(302又は304)の値を受取り、XOR(排他OR)演算を実行して、NRZデータ302,304の2つの連続事例に対しupデータを生成する。同様に、XORゲート312は、中心クロック308でサンプリングした再生NRZデータ304の値とエッジクロック310でサンプリングした再生NRZデータ(302又は304)の値を受取り、XOR(排他OR)演算を実行して、NRZデータ302,304の2つの連続に対しdnデータを生成する。
The
前述の構造で、BBPD206は、特にエッジクロック310で、クロック信号に対しNRZデータのタイミングの進み又は遅れの測定ができる。例えば、再生NRZデータ302,304がクロック信号より進む場合、(即ち、クロック信号がNRZデータと比較して左側に傾斜し、エッジクロック310が、再生NRZデータ302,304の遷移よりも早く生じる)センタークロック306及びエッジクロック310は、共にNRZデータ302をサンプリングするが、センタークロック308は、NRZデータ304をサンプリングする。従って、XORゲート312は、up=0を生成し、XORゲート314は、dn=1を生成する。一方、再生NRZデータ302,304がクロック信号より遅れる場合、(即ち、クロック信号がNRZデータと比較して右側に傾斜し、エッジクロック310が、再生NRZデータ302,304の遷移よりも遅れて生じる)センタークロック306は、NRZデータ302をサンプリングするが、エッジクロック310及びセンタークロック308は、共にNRZデータ304をサンプリングする。従って、XORゲート312は、up=1を生成し、XORゲート314は、dn=0を生成する。
With the above-described structure, the
up/dnNRZタイミング情報122の重要性は、再生NRZデータパターン208が高周波(遷移)パターン又は低周波〈遷移)パターンに依存して異なる。「高周波パターン」又は「高周波遷移パターン」は、現在のデータ遷移に即先行するデータ遷移がある一連のデータを意味する。「低周波パターン」又は「低周波遷移パターン」は、現在のデータ遷移に即先行するデータ遷移が存在しない一連のデータを意味する。例えば、101のデータパターンは高周波パターンとなる。現在(最後)のデータ遷移(0から1)に即先行するデータ遷移(1から0)があるためである。010のデータパターンも高周波パターンとなる。現在(最後)のデータ遷移(1から0)に即先行するデータ遷移(0から1)があるためである。別の例として、001のデータパターンは低周波パターンとなる。現在(最後)のデータ遷移(0から1)に即先行するデータ遷移(0から0)が無いからである。110のデータパターンも低周波パターンとなる。現在(最後)のデータ遷移(1から0)に即先行するデータ遷移(1から1)が無いからである。
The importance of the up /
等化コア106の等化強度に依存して、高周波('010'又は'101')及び低周波('001'又は'110')データ遷移は、異なった様式で分散する。等化器適応モジュール104は、再生NRZデータ208のデータパターン依存up/dnプロフィールを観察し、等化器コア106の等化強度の増減を推定する。
Depending on the equalization strength of the
図4は、本発明の1つの実施形態に関し、等化条件を入力アイダイアグラム(アイパターンとして知られている)で決定する方法を示す。アイダイアグラムで、データ遷移ヒストグラムが、過少等化条件406、最適等化条件410及び過剰等化条件408の各々での、高周波パターンと低周波パターンとの間のタイミング関係を示す。データ遷移ヒストグラムで示すように、高周波遷移、低周波遷移及びCDRロック位置の相対的な位置は、等化状態で決定される。等化状態は、タイミング関係の測定でBBPD206(図2,3参照)で検出される。BBPD206が、エッジクロック310で高周波パターン402に主にup=1,dn=0を生成し、及び/又は、エッジクロック310で低周波パターン404に主にup=0,dn=1を生成する場合、NRZデータ121が過少等化406で、等化係数Eq_ctrが最適条件よりも低く、増加の必要を意味する。BBPD206が、エッジクロック310で高周波パターン402に主にup=0,dn=1を生成し、及び/又は、低周波パターン404に主にup=1,dn=0を生成する場合、NRZデータ121が過剰等化408で、等化係数Eq_ctrが最適条件よりも高く、減少の必要を意味する。BBPD206が、高周波402及び/又は低周波に、エッジクロック310に対し、主に同量のup=1,dn=1を生成する場合、完全で最適な適応410が達成され、等化係数Eq_ctrの変更を必要としない。
FIG. 4 illustrates a method for determining equalization conditions in an input eye diagram (known as an eye pattern) for one embodiment of the present invention. In the eye diagram, the data transition histogram shows the timing relationship between the high frequency pattern and the low frequency pattern under each of the under-
図2,3を参照すると、データ復号器202は、再生NRZデータ208及びNRZデータタイミング情報(up,dn)を復号し、再生NRZデータ208の過少等化、過剰等化を示すeq_up及びeq_dn信号を生成する。生成は下記の方法で処理する。
(i)NRZデータ208が、高周波パターンを示す場合、eq_up=up,eq_dn=dn。
(ii)NRZデータ208が、低周波パターンを示す場合、eq_up=dn,eq_dn=up。
(iii)NRZデータ208にデータ遷移が無い場合、eq_up=0,eq_dn=0。
2 and 3, the
(I) When the
(Ii) When the
(Iii) When there is no data transition in the
結果として、高周波パターンでeq_up=up=1,eq_dn=dn=0は、過少等化で、デシメーション及び積算モジュール204は、計数器210の計数を増加し、等化係数Eq ctrを増加する方向に近づける。高周波パターンでeq_up=up=0,eq_dn=dn=1は、過剰等化で、デシメーション及び積算モジュール204は、計数器210の計数を減少し、等化係数Eq_ctrを減少する方向に近づける。低周波パターンでeq_up=dn=1,eq_dn=up=0は、過少等化で、デシメーション及び積算モジュール204は、計数器210の計数を増加し、等化係数Eq_ctrを増加する方向に近づける。低周波パターンでeq_up=dn=0,eq_dn=up=1は、過剰等化で、デシメーション及び積算モジュール204は、計数器210の計数を減少し、等化係数Eq_ctrを減少する方向に近づける。
As a result, eq_up = up = 1, eq_dn = dn = 0 in the high-frequency pattern is under-equalization, and the decimation and
上記に記載したが、デシメーション及び積算モジュール204は、計数器210にオーバフローが発生すると、等化係数Eq_ctrの値を変える。例えば、デシメーション及び積算モジュール204は、計数器210の計数が第1所定しきい値を越えると、等化係数Eq_ctrを増し、計数を零にリセットする。デシメーション及び積算モジュール204は、計数器210の計数が第2所定しきい値より低くなると、等化係数Eq_ctrを減らし、計数を零にリセットする。等化係数Eq_ctrは、NRZデータタイミング情報(up,dn)に積算した変化に応じて変化し、NRZデータタイミング情報(up,dn)の突然の一時的な変化が、必ずしも等化係数Eq_ctrの変化に到らない。ただし、計数が所定しきい値を越えるか又は低くなるかの場合である。
As described above, the decimation and
CDRコア108と等化器適応モジュール104との作用で生じる不安定を防ぐために、実施形態では、等化器適応モジュール104を、デジタルのデシメーション及び積算モジュール204を用いて、非常に狭いバンド幅に設計している。実施形態では、滑らかな収束のために、等化係数Eq_ctrをCDR周波数取得期間に、外部から設定可能な初期値を設定する。CDRコア108が作動すると、初期値を外す。
In order to prevent instability caused by the action of the
図5は、本発明の実施形態による等化器コア106の回路を概念的に示す。等化器コア106は、複数の周波数依存増幅器(frequency-dependent source-degenerating amplifier)502,504,506を備えている。この増幅器502,506,506の構成は、等化強度の1次元制御に最も適している。図5には、各増幅器段階502,504,506は、一対のトランジスタ508,510を備えている。トランジスタは、供給電圧VDDに抵抗器RLを経て接続され、電流源512,514を経て接地されている。トランジスタ508,510は、可変抵抗器列RSと可変コンデンサ列CSに、各々、並列に接続している。図5に示すが、可変抵抗器列RSは、複数の並列の抵抗器RS1,RS2,RS3,RS4から成り、互いにスイッチSW1,SW2,SW3,SW4に各々直列に接続されている。SW1,SW2,SW3,SW4の開閉は、等化係数Eq_ctrのデジタル値で制御できる。可変コンデンサ列CSは、複数の並列のコンデンサCS1,CS2,CS3,CS4から成り、互いにスイッチSW5,SW6,SW7,SW8に各々直列に接続されている。SW5,SW6,SW7,SW8の開閉は、等化係数Eq_ctrのデジタル値で制御できる。
FIG. 5 conceptually illustrates circuitry of the
抵抗器RL及び可変抵抗器列RSの抵抗値、及び、可変コンデンサ列CSのキャパシタンスが、DCゲイン、ポール位置、各増幅器段階502,504,506のゼロ位置を決める。図6は、本発明の実施形態で、等化器コアのゲインが、決定した等化条件に応じ、適応して変化する様子を示す。図6の各増幅器段階502,504,506は、次式の特性を有する。
A0=RL/RS
z1=1/(Cs×Rs)
p1=gm/Cs
p2=1/(CS×RL)
ここで、A0は、各増幅器段階502,504,506のDCゲイン、z1は、各増幅器段階502,504,506のゼロ位置、p1,p2は、各増幅器段階502,504,506のポール位置、及び、gmは、トランジスタ508,510の相互コンダクタンスである。
The resistance values of resistor R L and variable resistor array R S and the capacitance of variable capacitor array C S determine the DC gain, pole position, and zero position of each
A 0 = R L / R S
z 1 = 1 / (C s × R s )
p 1 = g m / Cs
p 2 = 1 / (C S × R L )
Where A 0 is the DC gain of each
ゼロ位置z1は、増幅器段階で増幅される周波数バンドを決定し、DCゲインA0は、等化強度を制御する。データ速度が決まると、ゼロ位置z1が、手動制御又は自動バンド選択回路(図示せず)で設定される。等化器適応モジュール104は、DCゲインA0を調整し、NRZデータパターンで最大のアイの開きを得る。
The zero position z 1 determines the frequency band that is amplified in the amplifier stage, and the DC gain A 0 controls the equalization intensity. Once the data rate is determined, the zero position z 1 is set by manual control or an automatic band selection circuit (not shown). The
高レベルでは、DCゲインA0は、抵抗器RL,RSに依存するため、各増幅器段階502,504,506のDCゲインは、等化係数Eq_ctrを用い、抵抗器RSの値を調整し制御する。可変抵抗器列RSのスイッチSW1,SW2,SW3,SW4の構成は、Eq_ctrの増加が、抵抗器RSの増加及びDCゲインA0の減少となるようにする。DCゲインA0の減少は、高周波パターンの高周波ゲインでの相対的な増加となる。Eq_ctrの増加は、低周波パターンの低周波ゲインに対し高周波パターンの高周波ゲインの相対的な増加になる。Eq_ctrの減少は、抵抗器RSの減少及びDCゲインA0の減少になり、低周波パターンの低周波ゲインに対し高周波パターンの高周波ゲインの相対的な減少になる。
At high levels, the DC gain A 0 depends on the resistors R L , R S , so the DC gain of each
本発明の適応等化器の利点は、CDR回路の既存のBBPDをアイ測定に使用し、NRZデータタイミング情報を決める。別の回路を必要とせず、費用及び設計手間を省く。適応等化器は、NRZデータのジッタを複雑な回路を用いずに効率的に除去できる。等化係数Eq_ctrは、NRZデータタイミング情報(up,dn)に積算する変化に応じて変化する。NRZデータタイミング情報(up,dn)の突然の一時的な変化が、必ずしも等化係数Eq_ctrの変化にならない。この結果、NRZデータの等化が滑らかに実行できる。本発明の等化器回路は、任意の型のシリアル通信リンク(例、HDMI,UDL,PCI−Express)に使用できる。 The advantage of the adaptive equalizer of the present invention is that the existing BBPD of the CDR circuit is used for eye measurement to determine NRZ data timing information. There is no need for a separate circuit, and costs and design efforts are saved. The adaptive equalizer can efficiently remove the jitter of the NRZ data without using a complicated circuit. The equalization coefficient Eq_ctr changes according to a change integrated with the NRZ data timing information (up, dn). A sudden temporary change in the NRZ data timing information (up, dn) does not necessarily change the equalization coefficient Eq_ctr. As a result, NRZ data equalization can be performed smoothly. The equalizer circuit of the present invention can be used for any type of serial communication link (eg, HDMI, UDL, PCI-Express).
当業者には、明細書の記載から付加的な構造及び機能の設計が可能である。本発明の特定の実施形態を記載しているが、記載に限定するものではない。当業者に明らかな変更及び変化は、本発明の精神及び範囲から離れるものではない。 Those skilled in the art can design additional structures and functions from the description. While specific embodiments of the invention have been described, it is not intended to be limited to the description. Changes and modifications apparent to those skilled in the art do not depart from the spirit and scope of the invention.
Claims (21)
該等化器に接続され、該等化データを受信し、再生データをタイミングデータと共に生成する位相検出器と、
該タイミングデータは、基準クロックタイミングに対し該再生データのタイミングを示している、
該再生データ及び該タイミングデータを復号し、第1等化器調整信号を生成する復号器とを備え、
該第1等化器調整信号は、該等化器の等化強度を、該タイミングデータ及び該再生データの周波パターンに基づいて増加又は減少させる、
ことを特徴とする適応等化器システム。 An equalizer that receives data from a serial communication link and adjusts the amplitude of the received data across the frequency range of the received data to generate equalized data;
A phase detector connected to the equalizer for receiving the equalized data and generating reproduced data together with timing data;
The timing data indicates the timing of the reproduction data with respect to the reference clock timing.
A decoder for decoding the reproduction data and the timing data and generating a first equalizer adjustment signal;
The first equalizer adjustment signal increases or decreases the equalization intensity of the equalizer based on the timing data and the frequency pattern of the reproduction data.
An adaptive equalizer system characterized by that.
該第2クロックタイミングで前記再生データをサンプリングする該第2入力と、第3クロックタイミングで前記再生データをサンプリングする第3入力とを受信し、前記dn信号を生成する第2XORゲートとを備え、
該第2クロックタイミングが、該第1クロックタイミングと該第3クロックタイミングの中心で生じ、前記基準クロックタイミングの役目となる、
ことを特徴とする請求項3記載の適応等化器システム。 A first XOR gate for receiving the first input for sampling the reproduction data at a first clock timing and the second input for sampling the reproduction data at a second clock timing, and generating the up signal; When,
A second XOR gate for receiving the second input for sampling the reproduction data at the second clock timing and a third input for sampling the reproduction data at a third clock timing and generating the dn signal;
The second clock timing occurs at the center of the first clock timing and the third clock timing and serves as the reference clock timing;
The adaptive equalizer system according to claim 3, wherein:
前記再生データの高周波パターンに対応する前記タイミングデータが前記第2状態にある場合、又は、前記再生データの低周波パターンに対応する前記タイミングデータが前記第1状態にある場合、前記再生データは過剰等化状態である、ことを特徴とする請求項2記載の適応等化器システム。 When the timing data corresponding to the high frequency pattern of the reproduction data is in the first state, or when the timing data corresponding to the low frequency pattern of the reproduction data is in the second state, the reproduction data is insufficient. In the equalized state,
When the timing data corresponding to the high frequency pattern of the reproduction data is in the second state, or when the timing data corresponding to the low frequency pattern of the reproduction data is in the first state, the reproduction data is excessive. The adaptive equalizer system according to claim 2, wherein the adaptive equalizer system is in an equalized state.
該積算モジュールは、前記第1等化器調整信号を集積し、第2等化器調整信号を生成し、前記等化器の等化強度を制御し、
該第2等化器調整信号は、前記第1等化器調整信号の積算数が、第1所定しきい値を越える場合、前記等化強度の増加を示し、
前記第1等化器調整信号の積算数が、第2所定しきい値より低くなる場合、前記等化強度の減少を示す、
ことを特徴とする請求項1記載の適応等化器システム。 The adaptive equalizer comprises an integration module connected to the decoder and the equalizer;
The integrating module integrates the first equalizer adjustment signal, generates a second equalizer adjustment signal, controls the equalization intensity of the equalizer,
The second equalizer adjustment signal indicates an increase in the equalization intensity when the integrated number of the first equalizer adjustment signal exceeds a first predetermined threshold;
When the integrated number of the first equalizer adjustment signal is lower than a second predetermined threshold, it indicates a decrease in the equalization intensity;
The adaptive equalizer system according to claim 1, wherein:
該等化器に接続され、該等化データを受信し、再生データをタイミングデータと共に生成する位相検出器と、
該タイミングデータは、基準クロックタイミングに対し該再生データのタイミングを示し、
該タイミングデータは、up信号及びdn信号を備え、
該基準クロックタイミングが、該再生データの遷移よりも早く生じる場合、該up信号を第1状態に、該dn信号を第2状態に設定し、及び、
該基準クロックタイミングが、該再生データの遷移よりも遅く生じる場合、該up信号を第2状態に、該dn信号を第1状態に設定する、
該再生データ及び該タイミングデータを復号し、第1等化器調整信号を生成する復号器とを備え、
該第1等化器調整信号は、該タイミングデータと該再生データの周波パターンに基づくeq_up信号及びeq_dn信号から成り、
該eq_up信号は、該eq_up信号が該第2状態の場合、等化強度の増加を示し、及び、該eq_dn信号は、該eq_dn信号が該第2状態の場合、等化強度の減少を示し、及び、
該復号器は、該再生データの高周波パターンに応じて、該eq_up信号をup信号と同等にし、該eq_dn信号をdn信号と同等にし、
該復号器は、該再生データの低周波パターンに応じて、該eq_up信号をdn信号と同等にし、該eq_dn信号をup信号と同等にする、
ことを特徴とする適応等化器システム。 An equalizer that receives data from a serial communication link and adjusts the amplitude of the received data across the frequency range of the received data to generate equalized data;
A phase detector connected to the equalizer for receiving the equalized data and generating reproduced data together with timing data;
The timing data indicates the timing of the reproduction data with respect to a reference clock timing,
The timing data includes an up signal and a dn signal,
If the reference clock timing occurs earlier than the transition of the reproduction data, the up signal is set to the first state, the dn signal is set to the second state, and
If the reference clock timing occurs later than the transition of the reproduction data, the up signal is set to the second state and the dn signal is set to the first state.
A decoder for decoding the reproduction data and the timing data and generating a first equalizer adjustment signal;
The first equalizer adjustment signal includes an eq_up signal and an eq_dn signal based on the timing data and a frequency pattern of the reproduction data.
The eq_up signal indicates an increase in equalization strength when the eq_up signal is in the second state, and the eq_dn signal indicates a decrease in equalization strength when the eq_dn signal is in the second state; as well as,
The decoder makes the eq_up signal equivalent to the up signal, makes the eq_dn signal equivalent to the dn signal, according to the high frequency pattern of the reproduction data,
The decoder makes the eq_up signal equivalent to the dn signal and makes the eq_dn signal equivalent to the up signal according to the low frequency pattern of the reproduction data.
An adaptive equalizer system characterized by that.
該第2クロックタイミングで前記再生データをサンプリングする該第2入力と、第3クロックタイミングで前記再生データをサンプリングする第3入力とを受信し、前記dn信号を生成する第2XORゲートとを備え、
該第2クロックタイミングが、該第1クロックタイミングと該第3クロックタイミングの中心で生じ、前記基準クロックタイミングの役目となる、
ことを特徴とする請求項3記載の適応等化器システム。 A first XOR gate for receiving the first input for sampling the reproduction data at a first clock timing and the second input for sampling the reproduction data at a second clock timing, and generating the up signal; When,
A second XOR gate for receiving the second input for sampling the reproduction data at the second clock timing and a third input for sampling the reproduction data at a third clock timing and generating the dn signal;
The second clock timing occurs at the center of the first clock timing and the third clock timing and serves as the reference clock timing;
The adaptive equalizer system according to claim 3, wherein:
該積算モジュールは、前記復号器と該等化器に接続され、第2等化器調整信号を生成し、前記eq_up,に基づき前記等化器の等化強度を制御する、
該積算モジュールは、前記eq_upが前記第2状態及び前記eq_dn信号が第1状態の場合に応じて、積算数を増加し、前記eq_upが前記第1状態及び前記eq_dn信号が第2状態の場合に応じて、積算数を減少する、
前記第2等化器調整信号は、該積算数が第1所定しきい値を越える場合、前記等化強度の増加を示し、該積算数が第2所定しきい値より低くなる場合、前記等化強度の減少を示す、
ことを特徴とする請求項14記載の適応等化器システム。 The adaptive equalizer system comprises an integrating module;
The integrating module is connected to the decoder and the equalizer, generates a second equalizer adjustment signal, and controls the equalization intensity of the equalizer based on the eq_up;
The integration module increases the integration number according to the case where the eq_up is in the second state and the eq_dn signal is in the first state, and when the eq_up is in the first state and the eq_dn signal is in the second state. In response, reduce the cumulative number,
The second equalizer adjustment signal indicates an increase in the equalization intensity when the integration number exceeds a first predetermined threshold value, and the equalization adjustment signal when the integration number becomes lower than a second predetermined threshold value. Indicating a decrease in strength,
15. The adaptive equalizer system according to claim 14, wherein:
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---|---|---|---|
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011135149A (en) * | 2009-12-22 | 2011-07-07 | Renesas Electronics Corp | Clock data recovery circuit, and data transfer device and method for display device |
JP2012244537A (en) * | 2011-05-23 | 2012-12-10 | Ricoh Co Ltd | Data recovery method and data recovery device |
JP2018514997A (en) * | 2015-03-30 | 2018-06-07 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | Programmable high speed equalizer and related methods |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7639736B2 (en) | 2004-05-21 | 2009-12-29 | Rambus Inc. | Adaptive receive-side equalization |
EP2367330B1 (en) | 2005-01-20 | 2017-08-09 | Rambus Inc. | High-speed signaling systems with adaptable pre-emphasis and equalization |
US7639737B2 (en) | 2006-04-27 | 2009-12-29 | Rambus Inc. | Adaptive equalization using correlation of edge samples with data patterns |
CN101595699A (en) | 2007-01-08 | 2009-12-02 | 拉姆伯斯公司 | Be used to calibrate the self adaptation continuous-time equalizer of the first back body ISI |
US9030976B2 (en) * | 2008-03-27 | 2015-05-12 | Silicon Image, Inc. | Bi-directional digital interface for video and audio (DIVA) |
JP2010103974A (en) * | 2008-09-29 | 2010-05-06 | Rohm Co Ltd | Adaptive equalizer circuit and selector using the same |
US8098724B2 (en) * | 2008-10-02 | 2012-01-17 | Altera Corporation | Automatic calibration in high-speed serial interface receiver circuitry |
US8351493B2 (en) * | 2008-11-18 | 2013-01-08 | Gennum Corporation | Folding sequential adaptive equalizer |
TWI460995B (en) * | 2008-12-11 | 2014-11-11 | Silicon Image Inc | Power delivery over digital interaction interface for video and audio (diiva) |
JP2010278720A (en) * | 2009-05-28 | 2010-12-09 | Renesas Electronics Corp | Signal processing apparatus, method and program |
CN101998075B (en) * | 2009-08-10 | 2013-07-31 | 晨星软件研发(深圳)有限公司 | Receiver and method for adjusting intensity of adjustable equalizer of receiver |
EP2556648A4 (en) | 2010-01-12 | 2013-12-11 | Silicon Image Inc | Multi-media usb data transfer over digital interaction interface for video and audio (diiva) |
US8238413B2 (en) | 2010-06-23 | 2012-08-07 | Transwitch Corporation | Adaptive equalizer for high-speed serial data |
US8483266B2 (en) | 2010-07-30 | 2013-07-09 | Lsi Corporation | Methods and apparatus for adaptation of continuous time-decision feedback equalizers with programmable adaptation patterns |
CN103053140B (en) * | 2010-08-03 | 2015-01-28 | 松下电器产业株式会社 | Adaptive receiver system and adaptive transceiver system |
TWI437859B (en) | 2011-05-16 | 2014-05-11 | Novatek Microelectronics Corp | Equalizer and communication system |
CN102801666B (en) * | 2011-05-23 | 2015-09-02 | 联咏科技股份有限公司 | Equalizer and communication system |
US8816745B1 (en) * | 2011-12-09 | 2014-08-26 | Altera Corporation | Equalizer circuitry including both inductor based and non-inductor based equalizer stages |
JP5932346B2 (en) * | 2012-01-18 | 2016-06-08 | ルネサスエレクトロニクス株式会社 | Semiconductor device, radio communication terminal and inter-circuit communication system using the same |
BR112014024483A8 (en) | 2012-04-19 | 2021-05-25 | Intel Corp | input/output receiver and system |
JP6221274B2 (en) * | 2012-05-14 | 2017-11-01 | 株式会社リコー | Data receiving apparatus and data communication system |
US8810319B1 (en) * | 2012-06-08 | 2014-08-19 | Altera Corporation | Dual-stage continuous-time linear equalizer |
US9001943B2 (en) | 2013-03-14 | 2015-04-07 | Altera Corporation | Digital equalizer adaptation using on-die instrument |
US9917707B2 (en) * | 2014-09-11 | 2018-03-13 | The Hong Kong University Of Science And Technology | Adaptive cascaded equalization circuits with configurable roll-up frequency response for spectrum compensation |
US9438450B1 (en) | 2015-07-02 | 2016-09-06 | Global Unichip Corporation | Receiver and associated control method |
TWI580215B (en) * | 2015-07-31 | 2017-04-21 | 群聯電子股份有限公司 | Signal modulation method, adaptive equalizer and memory storage device |
US10491299B2 (en) | 2016-03-15 | 2019-11-26 | Oe Solutions America, Inc. | Electronic dispersion compensation methods and implementations using RLC filter synthesis |
US9749162B1 (en) | 2016-03-29 | 2017-08-29 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Receiver bandwidth adaptation |
JP6086639B1 (en) * | 2016-05-12 | 2017-03-01 | 株式会社セレブレクス | Data receiver |
US10419246B2 (en) | 2016-08-31 | 2019-09-17 | Qualcomm Incorporated | C-PHY training pattern for adaptive equalization, adaptive edge tracking and delay calibration |
CN109660257B (en) * | 2017-10-11 | 2022-12-02 | 创意电子股份有限公司 | Adjustable signal equalization device and adjusting method thereof |
US10411593B1 (en) | 2018-03-12 | 2019-09-10 | Samsung Display Co., Ltd. | Average and decimate operations for bang-bang phase detectors |
US10333690B1 (en) | 2018-05-04 | 2019-06-25 | Qualcomm Incorporated | Calibration pattern and duty-cycle distortion correction for clock data recovery in a multi-wire, multi-phase interface |
JP7059860B2 (en) * | 2018-08-06 | 2022-04-26 | 富士通株式会社 | Parameter setting Transmission / reception system and parameter setting method |
CN110493152B (en) * | 2019-08-19 | 2021-09-28 | 哈尔滨工业大学 | Self-adaptive equalization circuit based on frequency spectrum balancing method |
KR20220022398A (en) * | 2020-08-18 | 2022-02-25 | 삼성전자주식회사 | Receiver circuit performing adaptive equalization and system including the same |
US11177986B1 (en) * | 2020-11-24 | 2021-11-16 | Texas Instruments Incorporated | Lane adaptation in high-speed serial links |
US11153135B1 (en) * | 2021-01-11 | 2021-10-19 | Texas Instruments Incorporated | Methods and systems for adaptive equalization with wide range of signal amplitudes |
US11277285B1 (en) * | 2021-01-28 | 2022-03-15 | Cadence Design Systems, Inc. | Continuous time linear equalization system and method |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06203476A (en) * | 1992-08-06 | 1994-07-22 | Philips Electron Nv | Input device including variable equalizer means to which digital signal is input from transmission medium |
JP2005303607A (en) * | 2004-04-09 | 2005-10-27 | Fujitsu Ltd | Receiving circuit having equalizing circuit |
JP2005341582A (en) * | 2004-05-27 | 2005-12-08 | Samsung Electronics Co Ltd | Decision feedback equalizing input buffer |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3403849B2 (en) * | 1995-03-17 | 2003-05-06 | 富士通株式会社 | Clock phase detection circuit and clock recovery circuit provided in receiving section of multiplex radio apparatus |
DE10025566C2 (en) * | 2000-05-24 | 2003-04-30 | Infineon Technologies Ag | Method and device for clock control of a digital receiver |
EP1397894A1 (en) * | 2001-06-05 | 2004-03-17 | Koninklijke Philips Electronics N.V. | Pre-equalizer correcting the magnitude of a received signal without regard to phase distortions |
US6765435B2 (en) * | 2002-12-23 | 2004-07-20 | Agilent Technologies, Inc. | Phase locked loop demodulator and demodulation method using feed-forward tracking error compensation |
GB0504425D0 (en) * | 2005-03-03 | 2005-04-06 | Texas Instruments Ltd | Equalisation circuit |
US7577193B2 (en) * | 2005-06-28 | 2009-08-18 | Intel Corporation | Adaptive equalizer |
KR100795724B1 (en) * | 2005-08-24 | 2008-01-17 | 삼성전자주식회사 | Circuit for measuring eye size, receiver for data communication system, method of measuring the eye size |
US7920621B2 (en) * | 2006-09-14 | 2011-04-05 | Altera Corporation | Digital adaptation circuitry and methods for programmable logic devices |
WO2008105070A1 (en) * | 2007-02-27 | 2008-09-04 | Fujitsu Limited | Adaptive equalization circuit |
WO2008114318A1 (en) * | 2007-03-19 | 2008-09-25 | Fujitsu Limited | Receiving circuit |
-
2007
- 2007-10-01 US US11/865,621 patent/US7916780B2/en active Active
-
2008
- 2008-04-07 KR KR1020080032094A patent/KR100965964B1/en active IP Right Grant
- 2008-04-08 TW TW097112651A patent/TWI514798B/en active
- 2008-04-09 JP JP2008101005A patent/JP5372400B2/en active Active
- 2008-04-09 CN CN2008100917087A patent/CN101286959B/en active Active
-
2013
- 2013-09-18 JP JP2013193256A patent/JP5705286B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06203476A (en) * | 1992-08-06 | 1994-07-22 | Philips Electron Nv | Input device including variable equalizer means to which digital signal is input from transmission medium |
JP2005303607A (en) * | 2004-04-09 | 2005-10-27 | Fujitsu Ltd | Receiving circuit having equalizing circuit |
JP2005341582A (en) * | 2004-05-27 | 2005-12-08 | Samsung Electronics Co Ltd | Decision feedback equalizing input buffer |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011135149A (en) * | 2009-12-22 | 2011-07-07 | Renesas Electronics Corp | Clock data recovery circuit, and data transfer device and method for display device |
JP2012244537A (en) * | 2011-05-23 | 2012-12-10 | Ricoh Co Ltd | Data recovery method and data recovery device |
JP2018514997A (en) * | 2015-03-30 | 2018-06-07 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | Programmable high speed equalizer and related methods |
Also Published As
Publication number | Publication date |
---|---|
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