JP2008253043A - Power factor improving circuit - Google Patents
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Abstract
Description
本発明は昇圧型の力率改善回路に関する。 The present invention relates to a boost type power factor correction circuit.
従来より、昇圧型コンバータ回路を使用した力率改善回路が種々提案されている。かかる力率改善回路は、交流電源を電源として駆動され、整流回路と、チョークコイルと、トランジスタと、平滑コンデンサと、PWM制御回路とから構成される。かかる構成により、入力電圧は、適宜に昇圧されると供に力率の改善が図られ、これによって変換された出力電圧が、力率改善回路の後段に接続される回路へ印加される。 Conventionally, various power factor correction circuits using a boost converter circuit have been proposed. Such a power factor correction circuit is driven using an AC power source as a power source, and includes a rectifier circuit, a choke coil, a transistor, a smoothing capacitor, and a PWM control circuit. With this configuration, when the input voltage is appropriately boosted, the power factor is improved and the output voltage converted thereby is applied to a circuit connected to the subsequent stage of the power factor correction circuit.
図3では、従来技術に係る力率改善回路の一例が示されている。かかる力率改善回路3に適用されるPWM制御回路103は、比較回路30と基準電圧発生回路40とPWM発振回路50とドライブ回路60とから構成される。また、比較回路30では、分圧抵抗を介して出力側検出ラインLoが接続され、出力電圧Voの電圧値が検出される。更に、ドライブ回路60では、信号ラインLsが接続され、トランジスタQ1に駆動信号を供給させる。このとき、PWM制御回路103では、複数の機能的回路をワンパッケージ化させたハイブリッド集積回路が用いられる。具体的に説明すると、ハイブリッド集積回路は、比較回路30の演算増幅回路IC3と基準電圧発生回路40とPWM発振回路50とドライブ回路60とから構成されている。かかるハイブリッド集積回路は、力率改善回路用に設計されたものとして広く市販されており、PWM制御回路103に関する装置の簡素化及び製造コストの低減に貢献している。 FIG. 3 shows an example of a power factor correction circuit according to the prior art. The PWM control circuit 103 applied to the power factor correction circuit 3 includes a comparison circuit 30, a reference voltage generation circuit 40, a PWM oscillation circuit 50, and a drive circuit 60. In the comparison circuit 30, the output side detection line Lo is connected via a voltage dividing resistor, and the voltage value of the output voltage Vo is detected. Further, in the drive circuit 60, the signal line Ls is connected to supply a drive signal to the transistor Q1. At this time, the PWM control circuit 103 uses a hybrid integrated circuit in which a plurality of functional circuits are packaged. More specifically, the hybrid integrated circuit includes an operational amplifier circuit IC3 of the comparison circuit 30, a reference voltage generation circuit 40, a PWM oscillation circuit 50, and a drive circuit 60. Such a hybrid integrated circuit is widely marketed as designed for a power factor correction circuit, and contributes to simplification of the device relating to the PWM control circuit 103 and reduction of manufacturing costs.
しかし、上述した力率改善回路3では、ハイブリッド集積回路で付与される基準電圧E2が一定値とされるため、入力電圧Viの電圧値が大幅に低下すると、出力電圧Viの昇圧値がこれに応じて増大する。従って、PWM制御回路103では、トランジスタQ1のオンデューティーを増加させるので、チョークコイルL1及びトランジスタQ1の負荷を増大させるとの問題が生じていた。 However, in the power factor correction circuit 3 described above, the reference voltage E2 applied by the hybrid integrated circuit is set to a constant value. Therefore, when the voltage value of the input voltage Vi is significantly reduced, the boosted value of the output voltage Vi is set to this value. Increases accordingly. Therefore, in the PWM control circuit 103, since the on-duty of the transistor Q1 is increased, there is a problem that the loads of the choke coil L1 and the transistor Q1 are increased.
そこで、かかる問題を回避すべく、特許第3007934号公報(特許文献1)では、基準電圧E2が一定である場合にも、入力電圧Viの変動値に応答し得る力率改善回路が紹介されている。かかる力率改善回路4は、図4に示す如く、PWM制御回路の構成に改良が加えられている。即ち、PWM制御回路104は、ピーク電圧検出回路14と減算回路20と比較回路30と基準電圧発生回路40とPWM発振回路50とドライブ回路60とから構成される。また、ピーク電圧検出回路14には入力側検出ラインLiが接続され、減算回路20には出力側検出ラインLoが接続され、ドライブ回路60には信号ラインLsが接続される。このとき、ピーク電圧検出回路14は、抵抗R3〜R6及びR9と演算増幅回路IC1とコンデンサC3とダイオードD2とから構成され、コンデンサC3にてピーク電圧をクランプさせる。また、抵抗R5及びR6は200kΩ程度の比較的大きい抵抗値に設定される、かかる構成により、PWM制御回路104では、全波波形とされた入力電圧Viに関するピーク電圧を検出し、当該ピーク電圧と出力電圧Voとの比較値に基づいて、トランジスタQ1を駆動させる。
Therefore, in order to avoid such a problem, Japanese Patent No. 3007934 (Patent Document 1) introduces a power factor improvement circuit that can respond to the fluctuation value of the input voltage Vi even when the reference voltage E2 is constant. Yes. In the power
しかしながら、特許文献1の技術では、ピーク電圧検出回路14の抵抗R5及びR6が大きい抵抗値に設定されるため、コンデンサC3に蓄積される電荷の放電時間もこれに応じて長くなる。従って、交流電源E1から供給される電源の印加状態が変動し入力電圧Viが低下した場合、コンデンサC3における電荷の放電が進む迄の間、PWM制御回路104では、ピーク電圧をリアルタイムで処理できなくなるので、正確な入力電圧Viに追従した出力電圧Voの制御が困難とされる。 However, in the technique of Patent Document 1, since the resistances R5 and R6 of the peak voltage detection circuit 14 are set to a large resistance value, the discharge time of the charge accumulated in the capacitor C3 also becomes longer accordingly. Therefore, when the application state of the power source supplied from the AC power source E1 fluctuates and the input voltage Vi drops, the PWM control circuit 104 cannot process the peak voltage in real time until the charge discharge in the capacitor C3 proceeds. Therefore, it is difficult to control the output voltage Vo following the accurate input voltage Vi.
また、入力電圧Viの低下量が大きくなると、コンデンサC3における電荷の放電時間が長くなり、且つ、出力電圧Voの昇圧量が入力電圧Viの低下量に応じて大きくなるので、チョークコイルL1及びトランジスタQ1における負荷が増大するとの問題を生じる In addition, when the amount of decrease in the input voltage Vi increases, the discharge time of the charge in the capacitor C3 becomes longer, and the amount of increase in the output voltage Vo increases in accordance with the amount of decrease in the input voltage Vi. The problem is that the load on Q1 increases
更に、PWM制御回路104は、幾分でも簡素化された構成が好ましく、ピーク電圧検出回路14についても、かかる構成の簡素化が要求されている。 Furthermore, the PWM control circuit 104 preferably has a somewhat simplified configuration, and the peak voltage detection circuit 14 is also required to be simplified.
本発明は上記課題に鑑み、一定の基準電圧が用いられるPWM制御回路を適用させ、簡素な構成にて、入力電圧の変動に応じた出力電圧の制御を実現させ得る力率改善回路の提供を目的とする。 In view of the above problems, the present invention provides a power factor correction circuit that can realize a control of an output voltage according to a change in an input voltage with a simple configuration by applying a PWM control circuit using a constant reference voltage. Objective.
上記課題を解決するために、本発明では次のような力率改善回路の構成とする。すなわち、交流電源を電源とし、チョークコイルと、トランジスタ、平滑コンデンサ、PWM制御回路を使用して出力電圧を昇圧、平滑する力率改善回路において、前記PWM制御回路は、前記交流電源から印可される入力電圧の実効値を検出する実効値電圧検出回路と、平滑用コンデンサによって平滑された出力電圧の電圧値と前記実効値電圧検出回路の出力値とを比較する減算回路と、予め定められた基準電圧を作り出す基準電圧発生回路と、前記減算回路からの出力値と当該基準電圧発生回路からの出力値とを比較する比較回路と、当該比較回路からの出力値をPWM発振させるPWM発振回路と、当該PWM発振回路の出力信号に基づき前記トランジスタを駆動させるドライブ回路とから構成されることとする。 In order to solve the above problems, the present invention has the following power factor correction circuit configuration. That is, in a power factor correction circuit that boosts and smoothes an output voltage using an AC power source as a power source and a choke coil, a transistor, a smoothing capacitor, and a PWM control circuit, the PWM control circuit is applied from the AC power source. An effective value voltage detection circuit for detecting an effective value of the input voltage, a subtraction circuit for comparing the voltage value of the output voltage smoothed by the smoothing capacitor and the output value of the effective value voltage detection circuit, and a predetermined reference A reference voltage generation circuit that generates a voltage, a comparison circuit that compares an output value from the subtraction circuit and an output value from the reference voltage generation circuit, a PWM oscillation circuit that PWM-oscillates an output value from the comparison circuit, The drive circuit is configured to drive the transistor based on the output signal of the PWM oscillation circuit.
本発明に係る力率改善回路では、基準電圧が予め一定値に規定される回路構成であっても、入力電圧の変動に追従した出力電圧の制御が可能とされ、特に、入力電圧が低下する際の応答性が改善される。 In the power factor correction circuit according to the present invention, it is possible to control the output voltage following the fluctuation of the input voltage even when the reference voltage is defined in advance as a constant value, and in particular, the input voltage decreases. Responsiveness is improved.
また、実効値電圧検出回路では、実効値電圧検出回路のコンデンサに帯電する電荷の放電時間が抑制されるので、入力電圧の変化状態に即応してトランジスタが駆動され、これにより、力率改善回路の応答性能が改善される。 Also, in the effective value voltage detection circuit, the discharge time of the electric charge charged in the capacitor of the effective value voltage detection circuit is suppressed, so that the transistor is driven in response to the change state of the input voltage. The response performance is improved.
従って、本発明における力率改善回路は、交流電源の出力が急激に低下する場合であっても、これに応答して出力電圧が適宜に低減制御され、コイル及びトランジスタ及に生じる負荷が低減される。 Therefore, in the power factor correction circuit according to the present invention, even when the output of the AC power supply suddenly drops, the output voltage is appropriately controlled in response to this, and the load generated on the coil and the transistor is reduced. The
更に、本実施の形態に係る力率改善回路では、特許文献1の技術と比較すると、PWM制御回路における実装部品の削減が図られ、コストの低減及び装置の小型化に寄与する。 Furthermore, in the power factor correction circuit according to the present embodiment, compared with the technique of Patent Document 1, the number of mounted parts in the PWM control circuit is reduced, which contributes to cost reduction and device miniaturization.
以下、本発明に係る実施の形態につき図面を参照して説明する。図1には力率改善回路の構成が示されている。図示の如く、力率改善回路1は、交流電源E1に整流器DSが接続され、この後段に整流器DSからの入力電圧を昇圧させるチョークコイルL1とトランジスタQ1、ダイオードD1、平滑用コンデンサC1が設けられている。また、整流回路DSとチョークコイルL1との間には入力側検出ラインLiが設けられ、ダイオードD1と平滑用コンデンサC1との間には出力側検出ラインLoが設けられている。そして、入力側検出ラインLi及び出力側検出ラインLoは、PWM制御回路101にそれぞれ接続される。かかるPWM制御回路101は、交流電源E1から印可される入力電圧Viの実効値Vieを検出する実効値電圧検出回路10と、平滑用コンデンサC1によって平滑された出力電圧の電圧値Voと実効値電圧検出回路10の出力値Vaとを比較し差異を演算させる減算回路20と、予め定められた常に一定の基準電圧E2を作り出す基準電圧発生回路40と、前記減算回路20の出力値Vbと基準電圧発生回路40の基準電圧E2とを比較する比較回路30と、この比較回路30からの出力値VcをPWM発振させるPWM発振回路50と、このPWM発振回路50からの出力信号SGによりトランジスタQ1を駆動する信号を作り出すドライブ回路60とから構成されている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows the configuration of the power factor correction circuit. As shown in the figure, the power factor correction circuit 1 is connected to an AC power source E1 with a rectifier DS, and is provided with a choke coil L1, a transistor Q1, a diode D1, and a smoothing capacitor C1 that boost the input voltage from the rectifier DS. ing. An input side detection line Li is provided between the rectifier circuit DS and the choke coil L1, and an output side detection line Lo is provided between the diode D1 and the smoothing capacitor C1. The input side detection line Li and the output side detection line Lo are connected to the PWM control circuit 101, respectively. The PWM control circuit 101 includes an effective value voltage detection circuit 10 that detects an effective value Vie of the input voltage Vi applied from the AC power supply E1, and a voltage value Vo and an effective value voltage of the output voltage smoothed by the smoothing capacitor C1. A
実効値電圧検出回路10は、抵抗R3乃至R6とコンデンサC2と演算増幅器IC1とから構成される。抵抗R3及びR4は、互いに接続され分圧抵抗を構成する。そして、抵抗R3は入力側検出ラインLiに接続され、抵抗R4はグランドへアースされる。一方、コンデンサC2は、一端が抵抗R3及びR4の接点に接続され、他端がグランドへアースされる。従って、コンデンサC2は、抵抗R4に並列接続された状態とされる。即ち、コンデンサC2と抵抗R3及びR4とは、かかる如く接続されローパスフィルタを構成する。このとき、抵抗4は抵抗3と比較して抵抗値が低値に抑えられる。例えば、抵抗R3が95(kΩ)に設定される場合、抵抗R4は5(kΩ)に設定される。従って、コンデンサC2に帯電する電荷は、低値に設定された抵抗R4を介してグランドに接続されるので、低い時定数にて放電されることとなる。そして、演算増幅回路IC1は、非反転端子(+)及び反転端子(−)及び出力端子を備える。このとき、非反転端子(+)は抵抗R3及びR4の接点に接続され、反転端子(−)は抵抗R5を介してアースされる。また、反転端子(−)と出力端子との間には抵抗6が接続される。かかる構成により、実効値電圧検出回路10は、入力電圧Viが印加されると、入力電圧Viをローパスフィルタによって実効値Vieに変換させ、その後、演算増幅回路IC1によって実効値Vieを適宜に調整させる。そして、演算増幅回路IC1によって生成された出力値Vaを減算回路20へ出力させる。
The effective value voltage detection circuit 10 includes resistors R3 to R6, a capacitor C2, and an operational amplifier IC1. The resistors R3 and R4 are connected to each other to form a voltage dividing resistor. The resistor R3 is connected to the input side detection line Li, and the resistor R4 is grounded to the ground. On the other hand, one end of the capacitor C2 is connected to the contacts of the resistors R3 and R4, and the other end is grounded to the ground. Therefore, the capacitor C2 is connected in parallel to the resistor R4. That is, the capacitor C2 and the resistors R3 and R4 are connected as described above to constitute a low-pass filter. At this time, the resistance value of the
減算回路20は、抵抗R1及びR2、R7、R8と、演算増幅回路IC2とから構成される。抵抗R1及びR2は、直列に接続され分圧抵抗を構成する。そして、抵抗R1は出力側検出ラインLoに接続され、抵抗R2はグランドへアースされる。また、演算増幅回路IC2は、非反転端子(+)が抵抗R1及びR2の接点に接続され、反転端子(−)が抵抗R8を介して演算増幅回路IC1の出力端子に接続される。更に、演算増幅回路IC2の出力端子と反転端子(−)とは、抵抗R7によって接続される。かかる構成により、減算回路20は、検出された出力電圧Voと実効値電圧検出回路10の出力値Vaとを減算処理し、これにより算出された出力値Vbを比較回路30へ出力させる。
The
基準電圧発生回路40は、比較回路30の演算増幅回路IC3とPWM発振回路50とドライブ回路60と供にワンパッケージ化され、ハイブリッド集積回路を構成する。このとき、基準電圧発生回路40によって出力される基準電圧E2は、ハイブリッド集積回路の規格によって予め定められた一定の値とされる。例えば、ハイブリッド集積回路として「富士電機製 スイッチング制御用IC 型式FA5502」を採用する場合には、基準電圧E2が1.55Vとされる。尚、基準電圧E2が一定値に規定されるスイッチング制御用ICとは、これに限らず広く市販されるものであって、設計者によって適宜選定されるハイブリッド集積回路をいう。 The reference voltage generation circuit 40 is packaged together with the operational amplifier circuit IC3, the PWM oscillation circuit 50, and the drive circuit 60 of the comparison circuit 30 to constitute a hybrid integrated circuit. At this time, the reference voltage E2 output by the reference voltage generation circuit 40 is set to a constant value determined in advance by the standard of the hybrid integrated circuit. For example, when the “Fuji Electric switching control IC model FA5502” is adopted as the hybrid integrated circuit, the reference voltage E2 is set to 1.55V. Note that the switching control IC in which the reference voltage E2 is defined to be a constant value is not limited to this and is widely marketed, and refers to a hybrid integrated circuit that is appropriately selected by the designer.
比較回路30は、複数の抵抗と、コンデンサと、演算増幅回路IC3とから構成される。演算増幅回路IC3は、非反転端子(+)が基準電圧発生回路40に接続され、反転端子(−)が抵抗を介して演算増幅回路IC2の出力端子に接続される。また、反転端子(−)と出力端子との間には、コンデンサ及び抵抗が接続される。かかる構成により、比較回路は、減算回路20から出力された出力値Vbと基準電圧発生回路40から印加された基準電圧E2とを減算処理し、これにより算出された出力値VcをPWM発振回路50へ出力させる。
The comparison circuit 30 includes a plurality of resistors, a capacitor, and an operational amplifier circuit IC3. In the operational amplifier circuit IC3, the non-inverting terminal (+) is connected to the reference voltage generating circuit 40, and the inverting terminal (−) is connected to the output terminal of the operational amplifier circuit IC2 via a resistor. A capacitor and a resistor are connected between the inverting terminal (−) and the output terminal. With this configuration, the comparison circuit subtracts the output value Vb output from the
PWM発振回路50は、鋸歯波発生回路と演算増幅回路IC4とから構成される。増幅演算回路IC4は、非反転端子(+)が鋸歯波発生回路に接続され、反転端子(−)が演算増幅回路IC2の出力端子に接続され、出力端子がドライブ回路60に接続される。かかる構成により、PWM発振比較回路30の出力値Vcと鋸歯波発生回路から送信される鋸歯波とを減算処理させ、出力値Vcの値に応じた出力信号SGを生成させる。 The PWM oscillation circuit 50 includes a sawtooth wave generation circuit and an operational amplifier circuit IC4. The amplification operation circuit IC4 has a non-inverting terminal (+) connected to the sawtooth wave generation circuit, an inverting terminal (−) connected to the output terminal of the operation amplification circuit IC2, and an output terminal connected to the drive circuit 60. With this configuration, the output value Vc of the PWM oscillation comparison circuit 30 and the sawtooth wave transmitted from the sawtooth wave generation circuit are subtracted to generate an output signal SG corresponding to the value of the output value Vc.
ドライブ回路60は、信号ラインLsが設けられ、トランジスタQ1に接続されている。そして、PWM発振回路50から送信される出力信号SGに基づいて、デューティータイムを演算し、これに応じてトランジスタQ1を駆動させる。即ち、ドライブ回路60等を具備するハイブリッド集積回路は、減算回路20から印加される出力値Vbの変動に応じて、トランジスタQ1を制御させる。このとき、ドライブ回路60に入力される出力信号SGは出力値Vb及び基準電圧E2の差分を検知してオンデューティーを増減させるので、ハイブリッド集積回路は、出力値Vbが基準電圧E2に近づくように制御させることとなる。
The drive circuit 60 is provided with a signal line Ls and is connected to the transistor Q1. Based on the output signal SG transmitted from the PWM oscillation circuit 50, the duty time is calculated, and the transistor Q1 is driven accordingly. That is, the hybrid integrated circuit including the drive circuit 60 and the like controls the transistor Q1 according to the fluctuation of the output value Vb applied from the
かかる構成を具備する力率改善回路1は以下の如く制御される。即ち、交流電源E1から印可される交流電圧は、整流回路DSによって全波波形とされた入力電圧Viに変換される。かかる入力電圧ViがPWM制御回路101で検出されると、実効値電圧制御回路10では、抵抗R3及びR4とコンデンサC2とから成るローパスフィルタによって、入力電圧Viが実効値Vieに変換される。その後、演算増幅回路IC1では、実効値Vieに基づいて出力値Vaを出力させる。このとき、出力値Vaは「数1」の式で表される。
減算回路20では、出力電圧Voと実効値電圧出力回路10の出力値Vaとを減算処理させ、出力値Vbを出力させる。このとき、出力値Vbは「数2」の式で表される。
比較回路30では、演算増幅回路IC3の各入力端子に、基準電圧E2と減算回路20の出力値Vbとがそれぞれ印加され、出力値Vcを生成させる。このとき、出力信号SGは出力値Vb及び基準電圧E2の差分を検知してオンデューティーを増減させるので、ハイブリッド集積回路は、出力値Vbが基準電圧E2に近づくように制御させることとなる。かかる如く、出力値Vbが基準電圧E2に近似した状態では、基準電圧E2は「数3」とされる。
かかる後、PWM発振回路50では、出力値Vcに基づいて出力信号SGを生成及び出力させ、ドライブ回路60では、出力信号SGに応じた動作モードでトランジスタQ1を駆動させる。かかる制御により、力率改善回路1は、出力電圧Voと入力電圧Viとを比較しつつトランジスタQ1を駆動させるので、入力電圧Viの変動に追従した出力電圧Voの生成を実現させる。 Thereafter, the PWM oscillation circuit 50 generates and outputs an output signal SG based on the output value Vc, and the drive circuit 60 drives the transistor Q1 in an operation mode corresponding to the output signal SG. By such control, the power factor correction circuit 1 drives the transistor Q1 while comparing the output voltage Vo and the input voltage Vi, so that the generation of the output voltage Vo following the fluctuation of the input voltage Vi is realized.
ここで、「数3」を参照すると、出力電圧Voは「数4」で表される。
上述の如く、本実施の形態に係る力率改善回路1では、基準電圧E2が予め一定値に規定される回路構成であっても、入力電圧Viの変動に追従した出力電圧Voの制御が可能とされ、特に、入力電圧Viが低下する際の応答性が改善される。このとき、かかる回路構成は、規定された基準電圧E2で駆動する制御用ICを実装させたPWM制御回路が具体例として挙げられる。 As described above, in the power factor correction circuit 1 according to the present embodiment, the output voltage Vo can be controlled following the fluctuation of the input voltage Vi even if the reference voltage E2 has a predetermined circuit configuration. In particular, the response when the input voltage Vi decreases is improved. At this time, a specific example of such a circuit configuration is a PWM control circuit in which a control IC that is driven by a specified reference voltage E2 is mounted.
また、実効値電圧検出回路10では、コンデンサC2に帯電する電荷の放電時間が抑制されるので、入力電圧Voの変化状態に即応してトランジスタQ1が駆動され、これにより、力率改善回路1の応答性能が改善される。 Further, in the effective value voltage detection circuit 10, the discharge time of the electric charge charged in the capacitor C2 is suppressed, so that the transistor Q1 is driven in response to the change state of the input voltage Vo. Response performance is improved.
従って、かかる力率改善回路1は、交流電源E1の出力が急激に低下する場合であっても、これに応答して出力電圧Voが適宜に低減制御され、コイルL1及びトランジスタQ1の負荷が低減される。 Therefore, in the power factor correction circuit 1, even when the output of the AC power supply E1 is suddenly reduced, the output voltage Vo is appropriately controlled to be reduced in response to this, and the load on the coil L1 and the transistor Q1 is reduced. Is done.
更に、本実施の形態に係る力率改善回路1では、特許文献1の技術と比較すると、PWM制御回路100における実装部品の削減が図られ、コストの低減及び装置の小型化に寄与する。 Furthermore, in the power factor correction circuit 1 according to the present embodiment, compared with the technique of Patent Document 1, the number of mounted parts in the PWM control circuit 100 is reduced, which contributes to cost reduction and device miniaturization.
以上の如く記された実施の形態はあくまでも本発明の一つの実施形態であって、本発明は、これに限らず他の実施の形態を適用させることが可能である。例えば、図2に示される力率改善回路2では、実効値電圧検出回路10の代わりに新たな実効値電圧検出回路10’が置き換えられている。かかる実効値電圧検出回路10’は、ローパスフィルタと演算増幅回路IC1とから構成され、演算増幅回路IC1の出力端子と反転端子(−)とが短絡されている。かかる構成では、上述された効果が奏されると供に、PWM制御回路100の更なる簡素化が図られる。 The embodiment described as above is merely one embodiment of the present invention, and the present invention is not limited to this, and other embodiments can be applied. For example, in the power factor correction circuit 2 shown in FIG. 2, a new effective value voltage detection circuit 10 ′ is replaced in place of the effective value voltage detection circuit 10. The effective value voltage detection circuit 10 'includes a low-pass filter and an operational amplifier circuit IC1, and the output terminal and the inverting terminal (-) of the operational amplifier circuit IC1 are short-circuited. In such a configuration, the PWM control circuit 100 can be further simplified in addition to the effects described above.
1 力率改善回路
E1 交流電源
L1 チョークコイル
Q1 トランジスタ
D1 ダイオード
C1 コンデンサ
10 実効値電圧検出回路
20 減算回路
30 比較回路
40 基準電圧発生回路
50 PWM発振回路
60 ドライブ回路
100 PWM制御回路
DESCRIPTION OF SYMBOLS 1 Power factor improvement circuit E1 AC power supply L1 Choke coil Q1 Transistor D1 Diode C1 Capacitor 10 RMS
Claims (1)
前記PWM制御回路は、前記交流電源から印可される入力電圧の実効値を検出する実効値電圧検出回路と、平滑用コンデンサによって平滑された出力電圧の電圧値と前記実効値電圧検出回路の出力値とを比較する減算回路と、予め定められた基準電圧を作り出す基準電圧発生回路と、前記減算回路からの出力値と当該基準電圧発生回路からの出力値とを比較する比較回路と、当該比較回路からの出力値をPWM発振させるPWM発振回路と、当該PWM発振回路の出力信号に基づき前記トランジスタを駆動させるドライブ回路とから構成されることを特徴とする力率改善回路。 In a power factor correction circuit that uses an AC power supply as a power source, boosts and smoothes the output voltage using a choke coil, a transistor, a smoothing capacitor, and a PWM control circuit.
The PWM control circuit includes an effective value voltage detection circuit that detects an effective value of an input voltage applied from the AC power supply, a voltage value of an output voltage smoothed by a smoothing capacitor, and an output value of the effective value voltage detection circuit. A subtraction circuit that compares the output value, a reference voltage generation circuit that generates a predetermined reference voltage, a comparison circuit that compares an output value from the subtraction circuit and an output value from the reference voltage generation circuit, and the comparison circuit A power factor correction circuit comprising: a PWM oscillation circuit that oscillates an output value from the PWM oscillation circuit; and a drive circuit that drives the transistor based on an output signal of the PWM oscillation circuit.
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- 2007-03-30 JP JP2007090677A patent/JP2008253043A/en active Pending
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