JP2008252003A - Semiconductor integrated circuit - Google Patents

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Tomoki Segawa
智貴 瀬川
Yuichi Yuasa
雄一 湯浅
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit for suppressing the mixing of high frequency noise that is generated at a part of an analog circuit section, in other parts of the analog circuit section. <P>SOLUTION: In a semiconductor integrated circuit with an analog circuit section 12 and a digital circuit section 13 mounted thereon, the analog circuit section 12 has: a conversion circuit 12a converting small-amplitude digital signals inputted from the exterior into large-amplitude digital signals to supply them to the digital circuit section; and a bias circuit 12b generating a reference voltage to supply it to the conversion circuit. A power source 23 supplying to the conversion circuit 12a, is isolated from a power source 25 for the bias circuit 12b. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は半導体集積回路に関し、アナログ回路部とデジタル回路部が搭載された半導体集積回路に関する。   The present invention relates to a semiconductor integrated circuit, and relates to a semiconductor integrated circuit on which an analog circuit portion and a digital circuit portion are mounted.

従来から、アナログ回路部とデジタル回路部が搭載された半導体集積回路が開発されている。   Conventionally, a semiconductor integrated circuit in which an analog circuit portion and a digital circuit portion are mounted has been developed.

図５は、従来のアナログ回路部とデジタル回路部が搭載された半導体集積回路の一例のブロック構成図を示す。同図中、半導体集積回路１は、アナログ回路部２とデジタル回路部３を有している。アナログ回路部２は、電源端子４と接地端子５からアナログ回路部専用の電源を供給されて動作する。デジタル回路部３は、電源端子６と接地端子７からデジタル回路部専用の電源を供給されて動作する。   FIG. 5 is a block diagram showing an example of a semiconductor integrated circuit on which a conventional analog circuit portion and digital circuit portion are mounted. In the figure, the semiconductor integrated circuit 1 has an analog circuit portion 2 and a digital circuit portion 3. The analog circuit unit 2 operates by being supplied with power dedicated to the analog circuit unit from the power supply terminal 4 and the ground terminal 5. The digital circuit unit 3 operates by being supplied with power dedicated to the digital circuit unit from the power supply terminal 6 and the ground terminal 7.

このように、アナログ回路部２とデジタル回路部３で電源端子と接地端子を別々に分けているのはデジタル回路部で発生した高周波ノイズが電源配線及び接地配線を通してアナログ回路部に混入しアナログ回路部の動作が変動するのを抑制するためである。   As described above, the analog circuit unit 2 and the digital circuit unit 3 separately divide the power supply terminal and the ground terminal. The high frequency noise generated in the digital circuit unit is mixed into the analog circuit unit through the power supply wiring and the ground wiring. This is to suppress the fluctuation of the operation of the part.

例えば、プリンタ等において感光体を感光させる手段として、発光ダイオード（以下、「ＬＥＤ」という）をリニアに配列したＬＥＤアレイを用いたものがある。このようなＬＥＤアレイ駆動用の半導体集積回路においても、アナログ回路部とデジタル回路部が搭載されている。アナログ回路部としてはＬＥＤアレイを電流駆動するための電流駆動回路、基準電圧を発生するバイアス回路、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）受信回路等が含まれる。デジタル回路部としては、シフトレジスタ、論理演算回路等が含まれる。   For example, as a means for exposing a photosensitive member in a printer or the like, there is an apparatus using an LED array in which light emitting diodes (hereinafter referred to as “LEDs”) are linearly arranged. Such an LED array driving semiconductor integrated circuit also includes an analog circuit portion and a digital circuit portion. The analog circuit unit includes a current drive circuit for current driving the LED array, a bias circuit for generating a reference voltage, an LVDS (Low Voltage Differential Signaling) receiving circuit, and the like. The digital circuit unit includes a shift register, a logical operation circuit, and the like.

なお、特許文献１には、半導体チップの外周部にアナログ電源電圧及び接地電圧供給用のパッドを設け、半導体チップ内部にデジタル電源電圧及び接地電圧供給用のパッドを設けることが記載されている。
特開２００６−１３０６１号公報 Patent Document 1 describes that an analog power supply voltage and ground voltage supply pad is provided on the outer periphery of a semiconductor chip, and a digital power supply voltage and ground voltage supply pad is provided inside the semiconductor chip.
JP 2006-13061 A

ＬＥＤアレイ駆動用の半導体集積回路においても、従来は図５に示すように、アナログ回路部２に電源端子４と接地端子５からアナログ回路部専用の電源が供給されている。しかし、アナログ回路部２内のＬＶＤＳ受信回路は、受信したＬＶＤＳ信号をデジタル信号に変換しデジタル回路部３に供給するため、どうしても高周波ノイズを発生する。   Also in the semiconductor integrated circuit for driving the LED array, conventionally, as shown in FIG. 5, the analog circuit section 2 is supplied with power dedicated to the analog circuit section from the power supply terminal 4 and the ground terminal 5. However, since the LVDS receiving circuit in the analog circuit unit 2 converts the received LVDS signal into a digital signal and supplies it to the digital circuit unit 3, high frequency noise is inevitably generated.

このＬＶＤＳ受信回路で発生した高周波ノイズがアナログ回路部専用の電源端子４と接地端子５に接続された電源配線及び接地配線を通して電流駆動回路やバイアス回路に混入する。このため、バイアス回路が出力する基準電圧が変動するので、この基準電圧で決定されるＬＶＤＳ受信回路の差動増幅器の動作点が変動し、また、電流駆動回路がＬＥＤアレイに供給する駆動電流が変動するという問題があった。なお、上記駆動電流が変動するとプリンタの印刷品質が低下してしまう。   High frequency noise generated in the LVDS receiver circuit is mixed into the current drive circuit and the bias circuit through the power supply wiring and the ground wiring connected to the power supply terminal 4 and the ground terminal 5 dedicated to the analog circuit section. For this reason, since the reference voltage output from the bias circuit fluctuates, the operating point of the differential amplifier of the LVDS receiver circuit determined by this reference voltage fluctuates, and the driving current supplied to the LED array by the current driving circuit varies. There was a problem of fluctuation. Note that when the drive current fluctuates, the print quality of the printer is degraded.

本発明は、上記の点に鑑みなされたものであり、アナログ回路部の一部で発生する高周波ノイズがアナログ回路部の他の部分に混入することを抑制する半導体集積回路を提供することを目的とする。   The present invention has been made in view of the above points, and an object of the present invention is to provide a semiconductor integrated circuit that suppresses high-frequency noise generated in a part of an analog circuit part from being mixed into other parts of the analog circuit part. And

本発明の半導体集積回路は、アナログ回路部（１２）とデジタル回路部（１３）が搭載された半導体集積回路において、
前記アナログ回路部（１２）は、
外部から入力される小振幅のデジタル信号を大振幅のデジタル信号に変換して前記デジタル回路部に供給する変換回路（１２ａ）と、
基準電圧を生成して前記変換回路に供給するバイアス回路（１２ｂ）を有し、
前記変換回路（１２ａ）に供給する電源（２３）と前記バイアス回路（１２ｂ）に供給する電源（２５）を分離したことにより、
アナログ回路部（１２）の一部で発生する高周波ノイズがアナログ回路部の他の部分に混入することを抑制することができる。 The semiconductor integrated circuit of the present invention is a semiconductor integrated circuit in which an analog circuit portion (12) and a digital circuit portion (13) are mounted.
The analog circuit section (12)
A conversion circuit (12a) for converting a small amplitude digital signal input from the outside into a large amplitude digital signal and supplying the digital signal to the digital circuit unit;
A bias circuit (12b) for generating a reference voltage and supplying the reference voltage to the conversion circuit;
By separating the power supply (23) supplied to the conversion circuit (12a) and the power supply (25) supplied to the bias circuit (12b),
It can suppress that the high frequency noise generated in a part of analog circuit part (12) mixes with the other part of an analog circuit part.

前記半導体集積回路において、
前記変換回路（１２ａ）に供給する電源（２３）と前記デジタル回路部（１３）に供給する電源（２１）を分離した構成とすることができる。 In the semiconductor integrated circuit,
The power supply (23) supplied to the conversion circuit (12a) and the power supply (21) supplied to the digital circuit section (13) can be separated.

前記半導体集積回路において、
前記変換回路（１２ａ）と前記バイアス回路（１２ｂ）は隣接して配置された構成とすることができる。 In the semiconductor integrated circuit,
The conversion circuit (12a) and the bias circuit (12b) may be arranged adjacent to each other.

前記半導体集積回路において、
前記変換回路（１２ａ）及び前記バイアス回路（１２ｂ）の形成領域（６１）と前記デジタル回路部（１３）の形成領域（６２，６３）を互いに分離して配置した構成とすることができる。 In the semiconductor integrated circuit,
The formation region (61) of the conversion circuit (12a) and the bias circuit (12b) and the formation region (62, 63) of the digital circuit part (13) may be separated from each other.

前記半導体集積回路において、
前記変換回路（１２ａ）及び前記バイアス回路（１２ｂ）は単一のウェルに形成され、前記ウェルは共通の接地端子（５４）に接続されることを特徴とする半導体集積回路。 In the semiconductor integrated circuit,
The conversion circuit (12a) and the bias circuit (12b) are formed in a single well, and the well is connected to a common ground terminal (54).

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。   Note that the reference numerals in the parentheses are given for ease of understanding, are merely examples, and are not limited to the illustrated modes.

本発明によれば、アナログ回路部の一部で発生する高周波ノイズがアナログ回路部の他の部分に混入することを抑制することができる。   ADVANTAGE OF THE INVENTION According to this invention, it can suppress that the high frequency noise which generate | occur | produces in a part of analog circuit part mixes in the other part of an analog circuit part.

以下、図面に基づいて本発明の実施形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

<本発明の原理構成図>
図１は、本発明のアナログ回路部とデジタル回路部が搭載された半導体集積回路の原理構成図を示す。同図中、半導体集積回路１０は、アナログ回路部１２とデジタル回路部１３を有している。 <Principle configuration diagram of the present invention>
FIG. 1 shows a principle configuration diagram of a semiconductor integrated circuit on which an analog circuit portion and a digital circuit portion of the present invention are mounted. In the figure, the semiconductor integrated circuit 10 has an analog circuit section 12 and a digital circuit section 13.

アナログ回路部１２は、デジタル入力部１２ａと、バイアス部１２ｂと、アナログモジュール１２ｃから構成されている。デジタル入力部１２ａは、例えば外部から供給されるＬＶＤＳ信号を受信してデジタル信号に変換してデジタル回路部１３に供給する。   The analog circuit unit 12 includes a digital input unit 12a, a bias unit 12b, and an analog module 12c. The digital input unit 12 a receives, for example, an LVDS signal supplied from the outside, converts it into a digital signal, and supplies the digital signal to the digital circuit unit 13.

バイアス部１２ｂは、例えば基準電圧を生成してデジタル入力部１２ａに供給する。デジタル入力部１２ａの差動増幅回路はこの基準電圧に基づいて動作点を決定されて動作する。アナログモジュール１２ｃは、例えばＬＥＤアレイを電流駆動するための電流駆動回路である。   The bias unit 12b generates, for example, a reference voltage and supplies it to the digital input unit 12a. The differential amplifier circuit of the digital input unit 12a operates with its operating point determined based on this reference voltage. The analog module 12c is a current driving circuit for driving the LED array, for example.

デジタル回路部１３は、例えば発光時間データ及び発光輝度データを供給され、この発光時間データ及び発光輝度データに応じた発光パルスを生成し、発光パルスによってアナログモジュール１２ｃの電流駆動回路の駆動制御を行う。デジタル回路部１３は、電源端子２１と接地端子２２からデジタル回路部専用の電源を供給されて動作する。   The digital circuit unit 13 is supplied with, for example, light emission time data and light emission luminance data, generates a light emission pulse corresponding to the light emission time data and the light emission luminance data, and performs drive control of the current drive circuit of the analog module 12c by the light emission pulse. . The digital circuit unit 13 operates by supplying power dedicated to the digital circuit unit from the power supply terminal 21 and the ground terminal 22.

アナログ回路部１２のうちデジタル入力部１２ａは、電源端子２３と接地端子２４からアナログ回路部専用の電源を供給されて動作する。また、バイアス部１２ｂ及びアナログモジュール１２ｃは、電源端子２５と接地端子２６からアナログ回路部専用の電源を供給されて動作する。   Of the analog circuit unit 12, the digital input unit 12 a operates by being supplied with power dedicated to the analog circuit unit from the power supply terminal 23 and the ground terminal 24. The bias unit 12b and the analog module 12c operate by being supplied with power dedicated to the analog circuit unit from the power supply terminal 25 and the ground terminal 26.

このように、アナログ回路部１２とデジタル回路部１３で電源端子と接地端子を別々に分けているのはデジタル回路部１３で発生した高周波ノイズが電源配線及び接地配線を通してアナログ回路部１２に混入しアナログ回路部１２の動作が変動するのを抑制するためである。   In this way, the analog circuit unit 12 and the digital circuit unit 13 separate the power supply terminal and the ground terminal from each other because the high frequency noise generated in the digital circuit unit 13 is mixed into the analog circuit unit 12 through the power supply wiring and the ground wiring. This is to prevent the operation of the analog circuit unit 12 from fluctuating.

また、デジタル入力部１２ａと、バイアス部１２ｂ及びアナログモジュール１２ｃで電源端子と接地端子を別々に分けているのはデジタル入力部１２ａで発生した高周波ノイズが電源配線及び接地配線を通してバイアス部１２ｂ及びアナログモジュール１２ｃに混入しバイアス部１２ｂ及びアナログモジュール１２ｃの動作が変動するのを抑制するためである。   The digital input unit 12a, the bias unit 12b, and the analog module 12c separate the power supply terminal and the ground terminal from the high frequency noise generated in the digital input unit 12a through the power supply wiring and the ground wiring. This is to prevent the operation of the bias unit 12b and the analog module 12c from being mixed into the module 12c.

<ＬＥＤアレイ駆動回路の構成>
図２は、本発明の半導体集積回路の一実施形態としてのＬＥＤアレイ駆動回路のブロック構成図を示す。このＬＥＤアレイ駆動回路は例えば４８チャネル構成である。 同図中、半導体集積回路３０の入力端子３１，３２には互いに反転したＬＶＤＳ信号として差動クロックＣＬＫ＋，ＣＬＫ−が供給され、ＬＶＤＳ受信回路３３に供給される。ＬＶＤＳ受信回路３３は小振幅のデジタル信号である差動クロックＣＬＫ＋，ＣＬＫ−を大振幅のデジタル信号であるクロックに変換して、ＣＬＫカウンタ３４，シフトレジスタ３５，３６それぞれに供給する。 <Configuration of LED array drive circuit>
FIG. 2 is a block diagram of an LED array driving circuit as an embodiment of the semiconductor integrated circuit of the present invention. This LED array driving circuit has, for example, a 48-channel configuration. In the figure, differential clocks CLK + and CLK− are supplied to the input terminals 31 and 32 of the semiconductor integrated circuit 30 as LVDS signals inverted from each other, and supplied to the LVDS receiving circuit 33. The LVDS receiving circuit 33 converts the differential clocks CLK + and CLK− that are digital signals with a small amplitude into clocks that are digital signals with a large amplitude, and supplies them to the CLK counter 34 and the shift registers 35 and 36, respectively.

ＣＬＫカウンタ３４は、上記クロックをカウントしてカウント値を半導体集積回路３０の出力端子３７から外部の発光時間データ及び発光輝度データを供給する装置に対して出力する。   The CLK counter 34 counts the clock and outputs the count value from the output terminal 37 of the semiconductor integrated circuit 30 to a device that supplies external light emission time data and light emission luminance data.

半導体集積回路３０の入力端子４０には、１チャネルについて例えば６ビットの発光時間データが４８チャネル分時系列で供給されシフトレジスタ３５に供給される。シフトレジスタ３５はこの発光時間データを上記クロックでシフトしてラッチする。ラッチされた発光時間データはパラレルにパルス幅変調回路４１に供給される。   For example, 6-bit light emission time data for one channel is supplied to the input terminal 40 of the semiconductor integrated circuit 30 in a time series for 48 channels and supplied to the shift register 35. The shift register 35 shifts and latches the light emission time data with the clock. The latched light emission time data is supplied to the pulse width modulation circuit 41 in parallel.

半導体集積回路３０の入力端子４２には、１チャネルについて例えば６ビットの発光輝度データが４８チャネル分時系列で供給されシフトレジスタ３６に供給される。シフトレジスタ３６はこの発光輝度データを上記クロックでシフトしてラッチする。ラッチされた発光輝度データはパラレルに電流駆動回路４３に供給される。   For example, 6-bit light emission luminance data for one channel is supplied to the input terminal 42 of the semiconductor integrated circuit 30 in a time series for 48 channels and is supplied to the shift register 36. The shift register 36 shifts and latches the light emission luminance data with the clock. The latched emission luminance data is supplied to the current drive circuit 43 in parallel.

半導体集積回路３０の入力端子４５には、システムクロックＳＣＬＫが供給され、ＳＣＬＫカウンタ４６に供給される。ＳＣＬＫカウンタ４６はシステムクロックＳＣＬＫをカウントしてパルス幅変調回路４１に供給する。   The system clock SCLK is supplied to the input terminal 45 of the semiconductor integrated circuit 30 and supplied to the SCLK counter 46. The SCLK counter 46 counts the system clock SCLK and supplies it to the pulse width modulation circuit 41.

パルス幅変調回路４１は、システムクロックＳＣＬＫのカウント値を基準として、チャネル毎に発光時間データで指示されるパルス幅の発光パルスを生成し、４８チャネル分の発光パルスを電流駆動回路４３に供給する。   The pulse width modulation circuit 41 generates a light emission pulse having a pulse width indicated by the light emission time data for each channel on the basis of the count value of the system clock SCLK, and supplies the light emission pulses for 48 channels to the current drive circuit 43. .

電流駆動回路４３は、基準電流回路４７で生成した基準電流を供給されている。電流駆動回路４３はチャネル毎に、発光パルスが供給されている期間において、基準電流を基に発光輝度データに応じた駆動電流を生成する。チャネル毎の駆動電流は半導体集積回路３０の出力端子Ｐ０１〜Ｐ４８から４８チャネル分のＬＥＤに供給され、チャネル単位にＬＥＤを駆動する。   The current driving circuit 43 is supplied with the reference current generated by the reference current circuit 47. The current drive circuit 43 generates a drive current corresponding to the light emission luminance data based on the reference current during a period in which the light emission pulse is supplied for each channel. The drive current for each channel is supplied from the output terminals P01 to P48 of the semiconductor integrated circuit 30 to the LEDs for 48 channels, and the LEDs are driven in units of channels.

<ＬＶＤＳ受信回路の構成>
図３は、ＬＶＤＳ受信回路３３のブロック構成図を示す。ＬＶＤＳ受信回路３３は、バイアス回路（ＢＩＡＳ）５１と、変換回路（ＣＯＭＰ）５２から構成されている。バイアス回路５１と変換回路５２は隣接して配置されている。 <Configuration of LVDS receiver circuit>
FIG. 3 shows a block diagram of the LVDS receiving circuit 33. The LVDS reception circuit 33 includes a bias circuit (BIAS) 51 and a conversion circuit (COMP) 52. The bias circuit 51 and the conversion circuit 52 are disposed adjacent to each other.

バイアス回路５１は、電源電圧ＶＤＤ４の電源端子５３と接地端子５４に接続されて電源を供給されており、２種類の基準電圧を生成して端子Ｉｏｕｔ，Ｉｏｕｔ２から変換回路５２に供給する。   The bias circuit 51 is connected to the power supply terminal 53 and the ground terminal 54 of the power supply voltage VDD4 and is supplied with power. The bias circuit 51 generates two types of reference voltages and supplies them to the conversion circuit 52 from the terminals Iout and Iout2.

変換回路５２は、電源電圧ＶＤＤ３の電源端子５５と接地端子５４に接続されて電源を供給されており、端子Ｒ，Ｖｄにバイアス回路５１から２種類の基準電圧を供給されている。変換回路５２は上記２種類の基準電圧に基づいたバイアスを設定して変換回路５２内の差動増幅回路の動作点を決定し、変換回路５２は入力端子５６，５７から互いに反転したＬＶＤＳ信号である差動クロックＣＬＫ＋，ＣＬＫ−を供給され、小振幅の差動クロックＣＬＫ＋，ＣＬＫ−を差動増幅することで大振幅のクロックを生成する。このクロックは、後続のデジタル回路部で使用されるハイレベルが例えば電源電圧Ｖｄｄでローレベルが接地電圧ＧＮＤであり、端子ＯＵＴからＬＶＤＳ受信回路３３の出力端子５８を介して出力される。   The conversion circuit 52 is connected to the power supply terminal 55 and the ground terminal 54 of the power supply voltage VDD3 and supplied with power, and two types of reference voltages are supplied from the bias circuit 51 to the terminals R and Vd. The conversion circuit 52 determines the operating point of the differential amplifier circuit in the conversion circuit 52 by setting a bias based on the above two types of reference voltages. The conversion circuit 52 is an LVDS signal inverted from the input terminals 56 and 57. A certain differential clock CLK +, CLK− is supplied, and a small amplitude differential clock CLK +, CLK− is differentially amplified to generate a large amplitude clock. The high level used in the subsequent digital circuit section is, for example, the power supply voltage Vdd and the low level is the ground voltage GND, and is output from the terminal OUT via the output terminal 58 of the LVDS receiving circuit 33.

なお、この実施形態においてバイアス回路５１と変換回路５２で接地端子５４を共有しているのは、半導体集積回路３０は単一ウェル構成であり、ウェルにおいて接地電圧ＧＮＤが共通となり、接地端子数を増やすことが合理的ではないからであるが、勿論、バイアス回路５１と変換回路５２で接地端子を別々に設けても良い。   In this embodiment, the bias circuit 51 and the conversion circuit 52 share the ground terminal 54 because the semiconductor integrated circuit 30 has a single well configuration, the ground voltage GND is common in the well, and the number of ground terminals is reduced. This is because it is not reasonable to increase the number, but of course, the bias circuit 51 and the conversion circuit 52 may be provided with ground terminals separately.

なお、図２及び図３において、ＬＶＤＳ受信回路３３のバイアス回路５１が図１のバイアス部１２ｂに相当し、ＬＶＤＳ受信回路３３の変換回路５２がデジタル入力部１２ａに相当し、電流駆動回路４３，基準電流回路４７がアナログモジュール１２ｃに相当し、ＣＬＫカウンタ３４，シフトレジスタ３５，３６，パルス幅変調回路４１がデジタル回路部１３に相当する。   2 and 3, the bias circuit 51 of the LVDS reception circuit 33 corresponds to the bias unit 12b of FIG. 1, the conversion circuit 52 of the LVDS reception circuit 33 corresponds to the digital input unit 12a, and the current drive circuit 43, The reference current circuit 47 corresponds to the analog module 12 c, and the CLK counter 34, the shift registers 35 and 36, and the pulse width modulation circuit 41 correspond to the digital circuit unit 13.

<ＬＥＤアレイ駆動回路の電源配線>
図４は、ＬＥＤアレイ駆動回路の電源配線図を示す。同図中、半導体集積回路３０には、ＬＶＤＳ形成領域６１と、デジタル回路形成領域６２，６３と、アナログ回路形成領域６５，６６，６７が設けられている。 <Power supply wiring of LED array drive circuit>
FIG. 4 shows a power supply wiring diagram of the LED array driving circuit. In the figure, the semiconductor integrated circuit 30 is provided with an LVDS formation region 61, digital circuit formation regions 62 and 63, and analog circuit formation regions 65, 66 and 67.

ＬＶＤＳ形成領域６１にはＬＶＤＳ受信回路３３が形成されている。デジタル回路形成領域６２にはＣＬＫカウンタ３４及びＳＣＬＫカウンタ４６が形成されており、デジタル回路形成領域６３にはシフトレジスタ３５，３６及びパルス幅変調回路４１が形成されている。   An LVDS receiving circuit 33 is formed in the LVDS formation region 61. A CLK counter 34 and an SCLK counter 46 are formed in the digital circuit formation region 62, and shift registers 35 and 36 and a pulse width modulation circuit 41 are formed in the digital circuit formation region 63.

アナログ回路形成領域６５及び６６には電流駆動回路４３が形成されており、アナログ回路形成領域６７には基準電流回路４７が形成されている。つまり、ＬＶＤＳ形成領域６１とデジタル回路形成領域６２，６３とは互いに分離して配置されている。   A current drive circuit 43 is formed in the analog circuit formation regions 65 and 66, and a reference current circuit 47 is formed in the analog circuit formation region 67. That is, the LVDS formation region 61 and the digital circuit formation regions 62 and 63 are arranged separately from each other.

ＬＶＤＳ形成領域６１の変換回路５２には半導体集積回路３０の電源端子７１，接地端子７２から電源電圧ＶＤＤ３，接地電圧ＧＮＤ３が供給され、バイアス回路５１には半導体集積回路３０の電源端子７４から電源電圧ＶＤＤ４が供給される。   The conversion circuit 52 in the LVDS formation region 61 is supplied with the power supply voltage VDD3 and the ground voltage GND3 from the power supply terminal 71 and the ground terminal 72 of the semiconductor integrated circuit 30, and the bias circuit 51 is supplied with the power supply voltage from the power supply terminal 74 of the semiconductor integrated circuit 30. VDD4 is supplied.

デジタル回路形成領域６２には半導体集積回路３０の電源端子７５，接地端子７６，７７から電源電圧ＶＤＤ１，接地電圧ＧＮＤ１が供給される。デジタル回路形成領域６３には半導体集積回路３０の電源端子７５，７８，接地端子７６，７７，７９から電源電圧ＶＤＤ１，接地電圧ＧＮＤ１が供給される。   The power supply voltage VDD1 and the ground voltage GND1 are supplied to the digital circuit formation region 62 from the power supply terminal 75 and the ground terminals 76 and 77 of the semiconductor integrated circuit 30. The digital circuit formation region 63 is supplied with the power supply voltage VDD1 and the ground voltage GND1 from the power supply terminals 75 and 78 and the ground terminals 76, 77, and 79 of the semiconductor integrated circuit 30.

アナログ回路形成領域６５，６６，６７には半導体集積回路３０の電源端子８１，８２，８３，接地端子８４，８５から電源電圧ＶＤＤ２，接地電圧ＧＮＤ２が供給される。更に、アナログ回路形成領域６７には半導体集積回路３０の電源端子８６から電源電圧ＶＤＤ２が供給され、また、電源端子７３から電源電圧ＶＤＤ４が供給される。   The analog circuit formation regions 65, 66 and 67 are supplied with the power supply voltage VDD 2 and the ground voltage GND 2 from the power supply terminals 81, 82 and 83 and the ground terminals 84 and 85 of the semiconductor integrated circuit 30. Further, the analog circuit formation region 67 is supplied with the power supply voltage VDD2 from the power supply terminal 86 of the semiconductor integrated circuit 30, and is supplied with the power supply voltage VDD4 from the power supply terminal 73.

また、アナログ回路形成領域６５には出力端子Ｐ０１〜Ｐ２４が接続され、アナログ回路形成領域６６には出力端子Ｐ２５〜Ｐ４８が接続され、出力端子Ｐ０１〜Ｐ４８それぞれにＬＥＤが接続される。   Also, output terminals P01 to P24 are connected to the analog circuit formation region 65, output terminals P25 to P48 are connected to the analog circuit formation region 66, and LEDs are connected to the output terminals P01 to P48, respectively.

電源端子７８（ＶＤＤ１）及び接地端子７９（ＧＮＤ１）は、デジタル回路部専用の電源を供給する図１の電源端子２１及び接地端子２２に対応する。電源端子８１〜８３，８６，７３（ＶＤＤ２，ＶＤＤ４）及び接地端子８４，８５（ＧＮＤ２）は、アナログ回路部専用の電源を供給する図１の電源端子２５及び接地端子２６に対応する。電源端子７１（ＶＤＤ３）及び接地端子７２（ＧＮＤ３）は、アナログ回路部専用の電源を供給する図１の電源端子２３及び接地端子２４に対応する。   The power supply terminal 78 (VDD1) and the ground terminal 79 (GND1) correspond to the power supply terminal 21 and the ground terminal 22 in FIG. The power terminals 81 to 83, 86, 73 (VDD2, VDD4) and the ground terminals 84, 85 (GND2) correspond to the power terminal 25 and the ground terminal 26 in FIG. The power supply terminal 71 (VDD3) and the ground terminal 72 (GND3) correspond to the power supply terminal 23 and the ground terminal 24 of FIG.

このように、デジタル回路形成領域６２，６３とアナログ回路形成領域６５，６６，６で電源端子と接地端子を別々に分け、デジタル回路形成領域で発生した高周波ノイズが電源配線及び接地配線を通してアナログ回路形成領域に混入するのを抑制している。これと共に、ＬＶＤＳ形成領域６１のバイアス回路５１と変換回路５２で電源端子を別々に分け、変換回路５２で発生した高周波ノイズが電源配線を通してバイアス回路５１に混入するのを抑制している。   As described above, the power supply terminal and the ground terminal are separately divided in the digital circuit formation regions 62 and 63 and the analog circuit formation regions 65, 66, and 6, and the high frequency noise generated in the digital circuit formation region causes the analog circuit through the power supply wiring and the ground wiring. Mixing into the formation region is suppressed. At the same time, the power supply terminals are separately divided by the bias circuit 51 and the conversion circuit 52 in the LVDS formation region 61, and high-frequency noise generated in the conversion circuit 52 is prevented from entering the bias circuit 51 through the power supply wiring.

本発明のアナログ回路部とデジタル回路部が搭載された半導体集積回路の原理構成図である。It is a principle block diagram of the semiconductor integrated circuit in which the analog circuit part and digital circuit part of this invention are mounted. 本発明の半導体集積回路の一実施形態としてのＬＥＤアレイ駆動回路のブロック構成図である。It is a block block diagram of the LED array drive circuit as one Embodiment of the semiconductor integrated circuit of this invention. ＬＶＤＳ受信回路３３のブロック構成図である。3 is a block configuration diagram of an LVDS reception circuit 33. FIG. ＬＥＤアレイ駆動回路の電源配線図である。It is a power supply wiring diagram of a LED array drive circuit. 従来のアナログ回路部とデジタル回路部が搭載された半導体集積回路の一例のブロック構成図である。It is a block block diagram of an example of the semiconductor integrated circuit by which the conventional analog circuit part and digital circuit part were mounted.

符号の説明Explanation of symbols

１０，３０ 半導体集積回路
１２ アナログ回路部
１２ａ デジタル入力部
１２ｂ バイアス部
１２ｃ アナログモジュール
１３ デジタル回路部
２１，２３，２５，７１，７４，７５，７８，８１，８２，８３，８６ 電源端子
２２，２４，２６，７２，７６，７７，７９，８４，８５ 接地端子
３１，３２，４０ 入力端子
３３ ＬＶＤＳ受信回路
３４ ＣＬＫカウンタ
３５，３６ シフトレジスタ
３７ 出力端子
４１ パルス幅変調回路
４３ 電流駆動回路
４６ ＳＣＬＫカウンタ
４７ 基準電流回路
５１ バイアス回路
５２ 変換回路
６１ ＬＶＤＳ形成領域
６２，６３ デジタル回路形成領域
６５，６６，６７ アナログ回路形成領域 DESCRIPTION OF SYMBOLS 10,30 Semiconductor integrated circuit 12 Analog circuit part 12a Digital input part 12b Bias part 12c Analog module 13 Digital circuit part 21,23,25,71,74,75,78,81,82,83,86 Power supply terminal 22,24 , 26, 72, 76, 77, 79, 84, 85 Ground terminal 31, 32, 40 Input terminal 33 LVDS reception circuit 34 CLK counter 35, 36 Shift register 37 Output terminal 41 Pulse width modulation circuit 43 Current drive circuit 46 SCLK counter 47 Reference current circuit 51 Bias circuit 52 Conversion circuit 61 LVDS formation region 62, 63 Digital circuit formation region 65, 66, 67 Analog circuit formation region

Claims (5)

アナログ回路部とデジタル回路部が搭載された半導体集積回路において、
前記アナログ回路部は、
外部から入力される小振幅のデジタル信号を大振幅のデジタル信号に変換して前記デジタル回路部に供給する変換回路と、
基準電圧を生成して前記変換回路に供給するバイアス回路を有し、
前記変換回路に供給する電源と前記バイアス回路に供給する電源を分離したことを特徴とする半導体集積回路。 In a semiconductor integrated circuit equipped with an analog circuit part and a digital circuit part,
The analog circuit section is
A conversion circuit for converting a small amplitude digital signal input from the outside into a large amplitude digital signal and supplying the digital signal to the digital circuit unit;
A bias circuit that generates a reference voltage and supplies the reference voltage to the conversion circuit;
A semiconductor integrated circuit, wherein power supplied to the conversion circuit and power supplied to the bias circuit are separated. 請求項１記載の半導体集積回路において、
前記変換回路に供給する電源と前記デジタル回路部に供給する電源を分離したことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1,
A semiconductor integrated circuit, wherein power supplied to the conversion circuit and power supplied to the digital circuit portion are separated. 請求項１又は２記載の半導体集積回路において、
前記変換回路と前記バイアス回路は隣接して配置されたことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1 or 2,
A semiconductor integrated circuit, wherein the conversion circuit and the bias circuit are arranged adjacent to each other. 請求項３記載の半導体集積回路において、
前記変換回路及び前記バイアス回路の形成領域と前記デジタル回路部の形成領域を互いに分離して配置したことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 3.
A semiconductor integrated circuit, wherein the conversion circuit and bias circuit formation region and the digital circuit portion formation region are arranged separately from each other. 請求項４記載の半導体集積回路において、
前記変換回路及び前記バイアス回路は単一のウェルに形成され、前記ウェルは共通の接地端子に接続されることを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 4, wherein
The conversion circuit and the bias circuit are formed in a single well, and the well is connected to a common ground terminal.
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