JP2008250936A - Redundant control device and its tracking method - Google Patents
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Abstract
Description
本発明は、鉄鋼プラント、製紙プラントなどのファクトリーオートメーション分野、及び化学プラントなどのプロセスオートメーション分野等で使用される制御装置を冗長化した二重化制御装置に関する。 The present invention relates to a redundant control device in which control devices used in a factory automation field such as a steel plant and a papermaking plant and a process automation field such as a chemical plant are made redundant.
従来、重要なプラントを制御する制御装置においては、制御装置自体が故障して、プラントが制御不能に陥る異常状態を防止するため、待機冗長形の二重化制御装置とすることが知られている。 2. Description of the Related Art Conventionally, in a control device that controls an important plant, it is known that a redundant control device of standby redundancy type is used to prevent an abnormal state in which the control device itself fails and the plant becomes uncontrollable.
この待機冗長形の二重化制御装置は、予め稼働系制御装置と待機系制御装置の二系統から成る二組の制御装置を備え,稼働系制御装置に停電や故障などの何らかの障害が発生した場合に、稼働系制御装置から待機系制御装置へ制御権を切り替え、制御を続行するようにしている。 This standby redundant type redundant control device is equipped with two sets of control devices consisting of two systems, an active system control device and a standby system control device, in the event that a failure such as a power failure or failure occurs in the active system control device. The control right is switched from the active control device to the standby control device to continue the control.
このような従来の二重化制御装置の概略構成を図7に示す。従来の二重化制御装置の制御装置21a及び制御装置21bは、夫々、制御プログラムを記憶する制御プログラムメモリ122と、I/Oインタフェース114を介して図示しない入出力装置との間で授受する入出力データ、制御のための設定データ、及び制御演算実行中の制御変数を含む制御データを記憶する制御データメモリ123と、制御周期毎に入力データを読出し、制御演算を実行する制御プログラム実行回路121とから成る。
FIG. 7 shows a schematic configuration of such a conventional duplex control apparatus. The control device 21a and the control device 21b of the conventional duplex control device each have input / output data exchanged between a
また、制御周期単位で記憶された制御データメモリのデータを、他の待機系制御装置21bに制御周期単位で伝送する稼動系制御装置21aのトラッキング回路116とから構成される。 In addition, the control data memory is stored in units of control cycles, and is configured by a tracking circuit 116 of the active system control device 21a that transmits the data to other standby system control devices 21b in units of control cycles.
このような構成の二重化制御装置において、制御データメモリ123の使用方法と制御周期の関係を図8に示す。 FIG. 8 shows the relationship between the method of using the control data memory 123 and the control cycle in the redundant control device having such a configuration.
図8に示すように、従来の二重化制御装置においては、制御プログラム実行回路121は、制御周期単位で、制御データメモリ123内の入力データ及び設定データ等の制御変数を使用して制御演算を実行する。
As shown in FIG. 8, in the conventional duplex control device, the control
そして、制御プログラム実行回路121は、制御演算を実行すると、その演算結果の出力データを含む制御変数を待機系制御装置21bへトラッキング回路116を介して転送し、待機系制御装置21bの図示しない制御データメモリ123の内容を稼働系制御装置21aの制御データメモリ123の内容と同じ内容にする(等値化と言う)ことで、稼動系制御装置21aが故障した場合に待機系制御装置21bで常に制御プログラムの実行を引き継げるようにしておく。この制御データメモリ123の内容を等値化することをトラッキング処理と呼んでいる。
When the control
この制御周期時間を短縮するために、図9に示すように2組の制御データメモリ123a及び123bを用意しても、制御演算で使用された一方の制御データメモリの内容を他の制御データメモリにコピーする動作が必要となり、この間は元の制御データメモリの内容を変化させることができないので、制御演算が完了した後でないと制御データメモリ123bを制御演算に使用することができない。
In order to shorten the control cycle time, even if two sets of
したがって、このような二重化制御装置では、制御周期は制御演算処理時間とトラッキング処理時間の和以上の時間に設定する必要があることから、これ以下の時間に制御周期を短縮することが困難であった。 Therefore, in such a duplex control device, it is necessary to set the control cycle to a time longer than the sum of the control calculation processing time and the tracking processing time, so it is difficult to shorten the control cycle to a time shorter than this. It was.
このような従来の二重化制御装置の制御周期を短縮するために、制御データメモリを一対のデュアルポートメモリで構成し、デュアルポートメモリ同士をメモリバスで互いに接続することにより、一方の制御演算CPUが、自己のトラッキンググメモリと他方の制御装置のトラッキングメモリとに同時に制御データを書き込むことで、制御演算後に別途トラッキング処理を実施しないようにして、制御周期を短縮しようとする技術が開示されている(例えば、特許文献1参照。)。
特許文献1に開示された転送方法は、稼動系制御装置と待機系制御装置は、メモリバスで直結され、自系と他系の制御データメモリに同時に書込みする速度が同じ速度で実行される。
In the transfer method disclosed in
しかしながら、デュアルポートメモリから成る制御データメモリは、制御演算実行中の制御変数全てを、自己及び他系が使用する制御データメモリに同時に同速度で書き込むため、トラッキング伝送処理のための専用時間は不要となるものの、この転送に誤りが発生した場合は、再書込みすることが不可能な系となっている。そのため、転送される制御データの信頼性が低下する問題がある。 However, the control data memory consisting of the dual port memory writes all the control variables during the execution of control calculations simultaneously to the control data memory used by itself and other systems at the same speed, so no dedicated time is required for tracking transmission processing. However, if an error occurs in this transfer, the system cannot be rewritten. Therefore, there is a problem that the reliability of the transferred control data is lowered.
この場合、トラッキング処理する制御データのエラーチェックを行なおうとすると、制御演算の命令の実行後に制御データの転送が正常に完了したことを確認して次の命令を実行する制御演算プログラムとすることが必要となり、プログラムが複雑になるだけでなく制御周期の短縮を妨げることになる問題がある。 In this case, if an error check is performed on the control data to be tracked, the control operation program executes the next instruction after confirming that the control data transfer has been normally completed after the execution of the control operation instruction. Therefore, there is a problem that not only the program becomes complicated but also the control cycle is prevented from being shortened.
本発明は上述した問題点を解決するためになされたもので、二重化制御装置の制御装置間のトラッキング処理される制御データの信頼性チェックが容易で、且つ、制御周期の短縮も可能な二重化制御装置を提供することを目的とする。 The present invention has been made in order to solve the above-described problems, and duplex control that makes it easy to check the reliability of control data that is tracked between the control devices of the duplex control device and that can also shorten the control cycle. An object is to provide an apparatus.
上記目的を達成するために、本発明の二重化制御装置は、制御対象との間の入力データ及び出力データを処理する入出力装置と、当該入出力装置に対して稼動系制御装置と待機系制御装置の二組の制御装置とを備え、前記稼動系制御装置は、制御周期毎に当該制御対象からの入力データを読出し、予め記憶された制御プログラムに従って制御演算処理を実行し、当該被制御対象への出力データを求め、前記入力データ、前記出力データ及び前記制御プログラムの実行に使用する制御変数を含む制御データを前記待機系制御装置へ転送し、前記稼動系制御装置と前記待機系制御装置の前記制御データを等値化するトラッキング処理を実行し、前記稼動系制御装置が故障した場合には、前記待機系制御装置に制御権を切替えて制御を実行する待機冗長型の二重化制御装置であって、前記制御装置は、前記入出力装置との間の前記入力データ及び前記出力データを処理する入出力手段と、前記制御プログラムを記憶する制御プログラムメモリと、前記制御データを記憶する制御データメモリと、前記制御周期毎に前記制御プログラムに従って前記制御演算処理を実行する制御用プログラム演算回路と、前記制御周期毎に前記稼動系制御装置から前記待機系制御装置に前記制御データを転送する前記トラッキング処理を実行するトラッキング回路と、自系制御装置の稼動状態が正常であるか否か相手系に通知するステータス伝送回路とを備え、前記制御データメモリは、夫々の書込み読出しが独立して可能な3つのメモリと、前記制御プログラム実行回路の指令で制御されるメモリ制御回路とを有し、前記制御プログラム実行回路は、3つの前記メモリを、今回の前記制御周期での前記制御演算処理を行う前記制御データを、書込み及び読出しを実行する第1の状態のメモリと、前記第1の状態のメモリの内容を複写記憶する第2の状態のメモリと、前記トラッキング回路を介して、今回の前記制御周期で前記待機系制御装置に転送する前回の制御周期での制御データを記憶する第3の状態のメモリとの3つの状態に時系列的に順次切替え、前記制御演算処理と前記トラッキング処理とを並行して処理するようにしたことを特徴とする。 In order to achieve the above object, a duplex control device according to the present invention includes an input / output device that processes input data and output data between control targets, and an active system control device and a standby system control for the input / output device. Two sets of control devices, and the operating system control device reads input data from the control target for each control cycle, executes control arithmetic processing according to a pre-stored control program, and controls the control target Output data to the system, and transfer control data including the input data, the output data, and control variables used for execution of the control program to the standby system control device, and the active system control device and the standby system control device A tracking process for equalizing the control data is executed, and when the active control device fails, the standby control device is switched to the standby control device to execute control. A long duplex control device, wherein the control device is an input / output means for processing the input data and the output data with the input / output device, a control program memory for storing the control program, A control data memory for storing control data; a control program calculation circuit for executing the control calculation process according to the control program for each control cycle; and from the active system control device to the standby system control device for each control cycle. A tracking circuit for executing the tracking process for transferring the control data; and a status transmission circuit for notifying the partner system whether or not the operation state of the own system control device is normal. Three memories capable of writing and reading independently, and a memory control circuit controlled by a command from the control program execution circuit The control program execution circuit includes three memories, a memory in a first state in which the control data for performing the control arithmetic processing in the current control cycle is written and read, and the control data Control data in the previous control cycle to be transferred to the standby control device in the current control cycle via the tracking circuit and the second state memory for copying and storing the contents of the memory in the first state The control operation process and the tracking process are processed in parallel by sequentially switching to the three states of the memory in the third state to be stored in time series.
上記目的を達成するために、本発明の二重化制御装置のトラッキング処理方法は、制御対象との間の入力データ及び出力データを処理する入出力装置と、当該入出力装置に対して稼動系制御装置と待機系制御装置の二組の制御装置とを備え、前記稼動系制御装置は、制御周期毎に当該制御対象からの入力データを読出し、予め記憶された制御プログラムに従って制御演算処理を実行し、当該被制御対象への出力データを求め、前記入力データ、前記出力データ及び前記制御プログラムの実行に使用する制御変数を含む制御データを前記待機系制御装置へ転送し、前記稼動系制御装置と前記待機系制御装置の前記制御データを等値化するトラッキング処理を実行し、前記稼動系制御装置が故障した場合には、前記待機系制御装置に制御権を切替えて制御を実行する待機冗長型の二重化制御装置のトラッキング処理方法であって、前記制御データメモリは、夫々の書込み読出しが独立して可能な3つのメモリを有し、今回の前記制御周期での前記制御演算処理を実行する第1のステップと、前記第1のステップで処理後の前記制御データを複写記憶する第2のステップと、今回の制御周期で、前回の制御周期の前記制御データを前記待機系制御装置へ転送する第3のステップとから成り、3つの前記メモリに対して、前記第1のステップ乃至前記第3のステップで使用するメモリを、前記制御周期単位で、時系列的に順次切替えて使用し、前記制御演算処理と前記トラッキング処理とを並行して処理するようにしたことを特徴とする。 In order to achieve the above object, a tracking processing method for a duplex control apparatus according to the present invention includes an input / output device that processes input data and output data between control targets, and an active system control device for the input / output device. And two sets of control devices of a standby control device, the active control device reads input data from the control target for each control cycle, and executes control arithmetic processing according to a pre-stored control program, Obtaining output data to the controlled object, transferring control data including control data used for execution of the input data, the output data, and the control program to the standby system control device, and the active system control device and the A tracking process for equalizing the control data of the standby control device is executed, and when the active control device fails, the control right is switched to the standby control device. In this case, the control data memory has three memories that can be independently written to and read from, respectively, in the current control cycle. A first step of executing the control calculation process; a second step of copying and storing the control data processed in the first step; and the control data of the previous control period in the current control period. A third step of transferring to the standby control device, and the memory used in the first step to the third step is time-sequentially in units of the control period with respect to the three memories. The control calculation process and the tracking process are processed in parallel, and the control calculation process and the tracking process are processed in parallel.
本発明によれば、二重化制御装置の制御装置間のトラッキング処理される制御データの信頼性チェックが容易に可能で、しかも制御周期の短縮が可能な二重化制御装置及びそのトラッキング方法を提供することができる。 According to the present invention, it is possible to provide a duplex control device and a tracking method thereof that can easily check the reliability of control data to be tracked between the control devices of the duplex control device and can shorten the control cycle. it can.
以下、図面を参照して、本発明の実施例を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
本発明による実施例1に係る二重化制御装置について、図1乃至図5を参照して説明する。二重化制御装置1の構成を図1に示す。
A duplex control apparatus according to a first embodiment of the present invention will be described with reference to FIGS. The configuration of the
二重化制御装置は、予め装置の稼動開始時に稼動系もしくは待機系として初期設定される稼動系制御装置1a及び待機系制御装置1bと、制御対象との入出力信号を制御する入出力装置2と、稼動系制御装置1a及び待機系制御装置1bと入出力装置2とを接続する入出力バス3とから構成される。
The duplex control device includes an active
次に、一対の稼動系制御装置1aと待機系制御装置1bの各部の構成について説明する。制御装置1は、入出力装置2との間で図示しない制御対象からの入力データ及び制御対象への出力データを処理する入出力制御回路14と、制御プログラムを記憶する制御プログラムメモリ12と、入力データ、出力データ及び制御プログラム実行に使用する制御変数を含む制御データを記憶する制御データメモリ13と、制御周期毎に制御プログラムを実行する制御用プログラム演算回路11と、制御周期毎に稼動系から待機系制御装置1bに制御データを転送するトラッキング回路16と、自系の稼動状態が正常であるか否か相手系に通知するステータス伝送回路17と、これらの各回路を接続する制御装置1のバス18とを備える。
Next, the structure of each part of a pair of active
次に、制御データメモリ13の詳細構成について、図2を参照して説明する。制御データメモリ13は、夫々の書込み読出しが独立して可能な3つのメモリ13a1乃至メモリ13a3から成るメモリ13と、これらのメモリ13とバス18との間に設けられ、制御プログラム実行回路11の指令で制御されるメモリ制御回路13bとから成る。
Next, the detailed configuration of the
また、メモリ制御回路13bは、バス18とメモリ13a1乃至メモリ13a3との間の夫々の制御データの流れを制御する双方向バッファ13b1乃至13b6と、制御プログラム実行回路11からの書込み読出し信号とメモリの選択信号とを受信して、夫々のメモリ13a1乃至メモリ13a3の読出し書込みを制御するコマンド制御回路13b7とから成る。
The memory control circuit 13b also includes bidirectional buffers 13b1 to 13b6 that control the flow of control data between the
メモリ制御回路13bは、詳細には、双方向バッファ13b1は、一方をバス18に他方をメモリ13a1に接続され、制御データが授受される。同様に、双方向バッファ13b2は、一方をバス18に他方をメモリ13a2に、双方向バッファ13b3は、一方をバス18に他方をメモリ13a3に夫々バス接続され、制御データが授受される。
Specifically, in the memory control circuit 13b, one of the bidirectional buffer 13b1 is connected to the
また、メモリ13a1とメモリ13a2との間には双方向バッファ13b4が、メモリ13a2とメモリ13a3との間には双方向バッファ1354が、メモリ13a3とメモリ13a1との間には双方向バッファ13b6が、夫々バス接続される。 Further, a bidirectional buffer 13b4 is provided between the memory 13a1 and the memory 13a2, a bidirectional buffer 1354 is provided between the memory 13a2 and the memory 13a3, and a bidirectional buffer 13b6 is provided between the memory 13a3 and the memory 13a1. Each is connected by bus.
さらに、双方向バッファ13b4の出力は、メモリ13a1とメモリ13a2との間に、双方向バッファ13b5の出力は、メモリ13a2とメモリ13a3の間に、双方向バッファ13b6の出力は、メモリ13a3とメモリ13a1との間に、夫々バス接続される。 Further, the output of the bidirectional buffer 13b4 is between the memory 13a1 and the memory 13a2, the output of the bidirectional buffer 13b5 is between the memory 13a2 and the memory 13a3, and the output of the bidirectional buffer 13b6 is the memory 13a3 and the memory 13a1. Are connected to each other by bus.
そして、メモリ13a1乃至メモリ13a3は、夫々独立に読出し書込みが可能に、また、隣り合う2つのメモリ13が同時に書込み可能にコマンド制御回路13b7で制御される。
The memories 13a1 to 13a3 are controlled by the command control circuit 13b7 so that they can be read and written independently, and two
次に、このような構成された二重化制御装置の制御データの制御動作について、図3乃至図5を参照して説明する。 Next, the control data control operation of the duplex control apparatus configured as described above will be described with reference to FIGS.
図3は、メモリ13a1乃至メモリ13a3の3つのメモリの動作状態を説明する図である。例えば、図3(a)は、制御周期がnスキャン目の3つのメモリ13の動作状態を示す。同様に、図3(b)は、制御周期がn+1スキャン目のまた、図3(c)は、制御周期がn+2スキャン目の、夫々の3つのメモリ13の動作状態を示す。
FIG. 3 is a diagram for explaining the operating states of the three memories 13a1 to 13a3. For example, FIG. 3A shows the operating state of the three
3つの動作状態は、今回の前記制御周期で、入出力制御回路14から入力データを読出し(R)、制御プログラムを実行してその演算出力を書込み(W)第1の状態のメモリと、制御演算が終了した第1の状態のメモリの制御データを複写記憶する第2の状態のメモリと、トラッキング回路16を介して、今回の制御周期で待機系制御装置1bに転送する前回の制御周期での制御データを記憶する第3の状態のメモリとから成り、メモリ制御回路13bで制御プログラム実行回路11からのメモリ選択信号と読出し書込み信号を受信して、これら3つの状態のメモリを、3つのメモリ13a1乃至メモリ13a3に対して、時系列に順次切替えて使用するように制御する。
The three operating states are: the input data is read (R) from the input /
図3(a)は、nスキャン目において、メモリ13a1は第1の状態、メモリ13a2は第2の状態、そして、メモリ13a3は第3の状態の制御状態にあることを示す。 FIG. 3A shows that in the n-th scan, the memory 13a1 is in the first state, the memory 13a2 is in the second state, and the memory 13a3 is in the third state.
図3(b)は、n+1スキャン目において、メモリ13a1は第3の状態、メモリ13a2は第1の状態、そして、メモリ13a3は第2の状態に推移したことを示す。 FIG. 3B shows that at the (n + 1) th scan, the memory 13a1 has transitioned to the third state, the memory 13a2 has transitioned to the first state, and the memory 13a3 has transitioned to the second state.
また、図3(c)は、n21スキャン目において、メモリ13a1は第2の状態、メモリ13a2は第3の状態、そして、メモリ13a3は第1の状態に推移したことを示す。 FIG. 3C shows that the memory 13a1 is in the second state, the memory 13a2 is in the third state, and the memory 13a3 is in the first state at the n21st scan.
このように3つのメモリ13a1乃至メモリ13a3を備え、夫々のメモリに対して、その状態を順次切替え制御することで、制御演算処理とトラッキング処理とを異なるメモリを使用して並行して処理する。 Thus, the three memories 13a1 to 13a3 are provided, and the control calculation process and the tracking process are processed in parallel using different memories by sequentially switching and controlling the states of the respective memories.
次に、トラッキング処理の動作について、図4を参照して説明する。図4は稼動系制御装置1aから待機系制御装置1bに転送する制御データの流れを示す。
Next, the operation of the tracking process will be described with reference to FIG. FIG. 4 shows the flow of control data transferred from the
今、制御周期が、nスキャン目にあるとすると、メモリ13a1(図4ではM1と記す)は第1の状態にあり、メモリ13a2(M2)は、メモリ13a1に制御演算が完了したタイミングで書き込まれた最後の状態の制御データが複写記憶される第2の状態にある。 Assuming that the control cycle is at the nth scan, the memory 13a1 (denoted as M1 in FIG. 4) is in the first state, and the memory 13a2 (M2) is written to the memory 13a1 at the timing when the control calculation is completed. The last state of the control data is in a second state where it is copied and stored.
そして、nスキャン目でトラッキングされる制御データは、n−1スキャン目の制御データが記憶され、第3の状態にあるメモリ13a3から稼動系制御装置1aのトラッキング回路16に転送され、この転送された制御データが待機系制御装置1bのトラッキング回路16を介して、待機系制御装置1bのメモリ13a3(M3)に転送される状態を示す。
The control data tracked at the nth scan stores the control data at the (n-1) th scan and is transferred from the memory 13a3 in the third state to the
即ち、転送される制御データは、1スキャン遅れで待機系制御装置1bに転送される。
That is, the transferred control data is transferred to the
この時の制御周期の設定は、第1の状態と第2の状態の制御演算処理時間(メモリへの読出し書込み時間)と第3の状態のメモリから自系のトラッキング回路16への制御データの(書込み時間)転送時間の長い方以上の時間で設定すれば良く、両系のトラッキング回路16間の制御データ転送時間は、次の制御周期の制御演算に影響しない。
At this time, the control cycle is set according to the control calculation processing time (read / write time to the memory) in the first state and the second state and the control data from the memory in the third state to the
次ぎに、図5を参照して、二重化制御装置に異常が発生した場合のトラッキング処理動作について説明する。図5は,nスキャン目に稼動系制御装置1aに故障が発生し、ステータス伝送回路17を介して故障が待機系制御装置1bに通知された場合の制御動作を図示したものである。
Next, with reference to FIG. 5, the tracking processing operation when an abnormality occurs in the duplex control device will be described. FIG. 5 illustrates the control operation when a failure occurs in the
メモリ13a1(M1)が第1の状態で、メモリ13a3(M3)からトラッキング回路16に制御データが転送を完了した後に待機系制御装置1bで故障が検知された場合、待機系制御装置1bは稼動系制御装置1aに切り替え、制御権を移行させてn−1スキャン目のメモリ13a3(M3)制御データを使用して、制御を開始する。
When a failure is detected in the
メモリ13a1(M1)が第1の状態で、メモリ13a3(M3)からトラッキング回路16に制御データが転送を完了する前に待機系制御装置1bで故障が検知された場合、待機系制御装置1bは稼動系制御装置1aに切り替え、制御権を移行させてn−2スキャン目のメモリ13a1(M2)の制御データを使用して、制御を開始する。
In the case where the memory 13a1 (M1) is in the first state and the
そして、待機系制御装置1bに移行した制御装置の故障がn+iスキャン目で回復したことを通知されると、稼動系制御装置1aから待機系制御装置1bに対し、n+i+1スキャン目から制御データの転送を開始する。
When it is notified that the failure of the control device that has shifted to the
以上説明したように、本実施例によれば、転送される制御データは、1スキャン遅れの応答となるが、トラッキング回路16相互間の転送は、制御プログラム実行回路11の制御演算動作とは無関係に転送制御が可能であるので、制御周期の設定が短縮可能である。
As described above, according to the present embodiment, the control data to be transferred becomes a response with a delay of one scan, but the transfer between the tracking
特許文献1に記載されたデュアルポートメモリ方式の場合には、制御演算実行中のデータを全てトラッキング処理するので、同じ制御データを繰り返して使用する場合には、無駄な時間が発生することや、トラッキングする制御データの信頼性を向上させるためにエラーチェックを行う場合には、エラーチェック処理が複雑となりさらに時間を要することになるので、制御周期はその分長くする必要がある。
In the case of the dual port memory method described in
また、転送中のエラーについては同じ命令を再実行することが不可能であるので正しいデータを再書込みすることが出来ない。 In addition, for an error during transfer, it is impossible to re-execute the same instruction, so that correct data cannot be rewritten.
また、デュアルポートメモリ方式の書込み処理速度は、通常ナノ秒のレベルの速さが必要であるため、制御装置間の距離を延長することが出来ないので、制御装置間の設置場所に制約が生じる問題がある。 In addition, since the write processing speed of the dual port memory method usually requires a nanosecond level speed, the distance between the control devices cannot be extended, so that the installation location between the control devices is limited. There's a problem.
しかしながら、本方式によれば、一括して制御データのエラー符号を生成して送信することが可能となるので受信側でもチェックすることが可能である。したがって、トラッキングする制御データ再送も可能となり制御データの信頼性が効率よく行なえるだけでなく、稼動系制御装置1aと待機系制御装置1bの間の距離を延長することも可能となるので、制御装置の設置場所の制約が無い効果も得られる。
However, according to this method, it is possible to generate and transmit error codes of control data in a lump, so that the receiving side can also check. Therefore, it is possible to resend the control data to be tracked, and not only can the reliability of the control data be efficiently performed, but also the distance between the
以下に、図6を参照して実施例2を説明する。実施例2の各部について、実施例1の制御装置1と同一部分は同一符号で示しその説明を省略する。
Hereinafter, Example 2 will be described with reference to FIG. About each part of Example 2, the same part as the
この実施例2が、実施例1と異なる点は、実施例1では制御データメモリ13は夫々の制御装置1に備えたが、実施例2では、二組の制御装置の共有メモリ113を構成し、3つのメモリ113a1乃至メモリ113a3の制御状態を切替えることで、実施例1で行ったような制御データのトラッキング処理を不要としたことにある。
The difference between the second embodiment and the first embodiment is that the
制御データメモリ113は、メモリ113a1乃至メモリ113a3の3つのメモリと、これらのメモリがトラッキング可能な状態であるか否かを制御演算が完了する毎に書き込むトラッキングメモリ指示フラグ113a4を備え、夫々の制御装置1からアクセス可能となるように、夫々がバス18と結合されている。
The
そして、制御演算後,書込みに使用した2つのメモリの内容を比較することで,メモリ動作や書込み動作にエラーがなかったことを確認してから,前記トラッキングメモリ指示フラグ113a4を設定することで,正しいデータを確実に待機系制御装置1bに伝えることができる。
After the control calculation, the contents of the two memories used for writing are compared to confirm that there is no error in the memory operation or writing operation, and then the tracking memory instruction flag 113a4 is set. Correct data can be reliably transmitted to the standby
二組の制御装置1は、ステータス伝送回路17によって、相互に稼動状態を監視可能としているので、稼動系制御装置1aが故障し、その状態が通知された場合、待機系制御装置1bは、自系に制御権を切り替え、トラッキングメモリ指示フラグ113a4が示すメモリ113の制御データを使用して制御を開始する。
Since the two sets of
したがって、本実施例2に拠れば、制御装置間の距離を延長することや制御データの信頼性を向上することは出来ないが、実施例1に比べて制御周期は早くすることが可能となる。 Therefore, according to the second embodiment, the distance between the control devices cannot be extended and the reliability of the control data cannot be improved, but the control cycle can be shortened compared to the first embodiment. .
本発明は、上述した実施例に何ら限定されるものではなく、制御装置1の制御データメモリは、少なくとも3つ以上の独立に書込み読出し可能なメモリで構成され、制御演算処理と、トラッキング処理とが並行して動作可能な構成であれば良く、本発明の主旨を逸脱しない範囲で種々変形して実施することが可能である。
The present invention is not limited to the above-described embodiment, and the control data memory of the
1 制御装置
1a 稼動系制御装置
1b 待機系制御装置
2 入出力装置
3 入出力バス
11 制御プログラム実行回路
12 制御プログラムメモリ
13 制御データメモリ
13 メモリ
13a1 メモリ(M1)
13a2 メモリ(M2)
13a3 メモリ(M3)
13b メモリ制御回路
13b1乃至13b6 双方向バッファ
13b7 コマンド制御回路
14 入出力制御回路
16 トラッキング回路
17 ステータス伝送回路
18 バス
113 制御データメモリ
113a1乃至113a3 メモリ
113a4 トラッキングメモリ指示フラグ
21a 稼動系制御装置
21b 待機系制御装置
121 制御プログラム実行回路
122 制御プログラムメモリ
123 制御データメモリ
114 I/Oインタフェース
116 トラッキング回路
DESCRIPTION OF
13a2 memory (M2)
13a3 memory (M3)
13b Memory control circuit 13b1 to 13b6 Bidirectional buffer 13b7
Claims (3)
前記制御装置は、前記入出力装置との間の前記入力データ及び前記出力データを処理する入出力手段と、
前記制御プログラムを記憶する制御プログラムメモリと、
前記制御データを記憶する制御データメモリと、
前記制御周期毎に前記制御プログラムに従って前記制御演算処理を実行する制御用プログラム演算回路と、
前記制御周期毎に前記稼動系制御装置から前記待機系制御装置に前記制御データを転送する前記トラッキング処理を実行するトラッキング回路と、
自系制御装置の稼動状態が正常であるか否か相手系に通知するステータス伝送回路と
を備え、
前記制御データメモリは、夫々の書込み読出しが独立して可能な3つのメモリと、前記制御プログラム実行回路の指令で制御されるメモリ制御回路とを有し、
前記制御プログラム実行回路は、3つの前記メモリを、今回の前記制御周期での前記制御演算処理を行う前記制御データを、書込み及び読出しを実行する第1の状態のメモリと、前記第1の状態のメモリの内容を複写記憶する第2の状態のメモリと、前記トラッキング回路を介して、今回の前記制御周期で前記待機系制御装置に転送する前回の制御周期での制御データを記憶する第3の状態のメモリとの3つの状態に時系列的に順次切替え、
前記制御演算処理と前記トラッキング処理とを並行して処理するようにしたことを特徴とする二重化制御装置。 An input / output device that processes input data and output data to and from the controlled object, and two sets of control devices, an operating system control device and a standby system control device, for the input / output device, the operating system control device Reads out the input data from the control target for each control cycle, executes control arithmetic processing according to a pre-stored control program, obtains output data to the controlled target, the input data, the output data and the Transferring control data including control variables used for execution of the control program to the standby system control device, executing a tracking process for equalizing the control data of the active system control device and the standby system control device, and When the active system control device fails, it is a standby redundant type redundant control device that executes control by switching the control right to the standby system control device,
The control device comprises: input / output means for processing the input data and the output data with the input / output device;
A control program memory for storing the control program;
A control data memory for storing the control data;
A control program calculation circuit for executing the control calculation process according to the control program for each control cycle;
A tracking circuit for executing the tracking process for transferring the control data from the active system control device to the standby system control device for each control cycle;
A status transmission circuit for notifying the partner system whether or not the operation state of the own system control device is normal,
The control data memory has three memories capable of independently writing and reading, and a memory control circuit controlled by a command from the control program execution circuit,
The control program execution circuit includes three memories, a first state memory that executes writing and reading of the control data for performing the control calculation processing in the current control cycle, and the first state. A second state memory for copying and storing the contents of the second memory, and a third storage for storing control data in the previous control cycle transferred to the standby control device in the current control cycle via the tracking circuit. Switch sequentially to three states with the state memory, in time series,
The duplex control apparatus, wherein the control calculation process and the tracking process are processed in parallel.
前記制御データメモリには、さらに、3つの前記メモリの内どのメモリが、前記トラッキング処理が可能な状態であるかを指示するトラッキングメモリ指示フラグを備え、
前記制御プログラム実行回路は、前記制御演算処理が完了した後、書込みに使用した2つの前記メモリの内容が同一であることを確認し、前記トラッキング指示フラグに完了の書込みを行なうようにしたことを特徴とする請求項1に記載の二重化制御装置。 The control data memory is configured as a shared memory of two sets of the control devices,
The control data memory further includes a tracking memory instruction flag that indicates which of the three memories is in a state where the tracking process is possible,
The control program execution circuit confirms that the contents of the two memories used for writing are the same after the completion of the control calculation process, and writes the completion to the tracking instruction flag. The duplex control device according to claim 1, characterized in that:
前記制御データメモリは、夫々の書込み読出しが独立して可能な3つのメモリを有し、
今回の前記制御周期での前記制御演算処理を実行する第1のステップと、
前記第1のステップで処理後の前記制御データを複写記憶する第2のステップと、
今回の制御周期で、前回の制御周期の前記制御データを前記待機系制御装置へ転送する第3のステップと
から成り、
3つの前記メモリに対して、前記第1のステップ乃至前記第3のステップで使用するメモリを、前記制御周期単位で、時系列的に順次切替えて使用し、前記制御演算処理と前記トラッキング処理とを並行して処理するようにしたことを特徴とする二重化制御装置のトラッキング方法。 An input / output device that processes input data and output data to and from the controlled object, and two sets of control devices of an active system control device and a standby system control device for the input / output device, the active system control device Reads out the input data from the control target for each control cycle, executes control arithmetic processing according to a pre-stored control program, obtains output data to the controlled target, the input data, the output data and the Transferring control data including a control variable used for execution of the control program to the standby system control device, executing a tracking process for equalizing the control data of the active system control device and the standby system control device, and A tracking processing method of a redundant redundant control device of standby redundancy type in which control is performed by switching the control right to the standby control device when an active control device fails.
The control data memory has three memories that can be independently written and read,
A first step of executing the control calculation process in the current control cycle;
A second step of copying and storing the control data processed in the first step;
A third step of transferring the control data of the previous control cycle to the standby control device in the current control cycle;
For the three memories, the memory used in the first step to the third step is sequentially switched in time series in units of the control cycle, and the control calculation process and the tracking process are used. A tracking method for a duplex control apparatus, characterized in that processing is performed in parallel.
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