JP2008227920A - Current source circuit, and digital/analog converter - Google Patents
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Abstract
Description
本発明は電流源回路に関し、ディジタル・アナログ変換器の電流源部に好適な回路構成に関するものである。特に、画像信号処理等の高速で高精度が求められるディジタル・アナログ変換器に好適である。 The present invention relates to a current source circuit and relates to a circuit configuration suitable for a current source part of a digital / analog converter. Particularly, it is suitable for a digital / analog converter that requires high speed and high accuracy such as image signal processing.
従来、この種のディジタル・アナログ変換器では、例えば、非特許文献１が知られている。非特許文献１に示されるディジタル・アナログ変換器では、図６に示すような多数の電流源を用いた回路構成が使用され、高速および高精度の変換が実現できる。 Conventionally, for example, Non-Patent Document 1 is known for this type of digital-analog converter. In the digital-analog converter shown in Non-Patent Document 1, a circuit configuration using a large number of current sources as shown in FIG. 6 is used, and high-speed and high-precision conversion can be realized.
図６は一例として、「セルマトリクス＋Ｒ・２Ｒラダー抵抗網形」と呼ばれる１４ビット、ディジタル・アナログ変換器の構成を示している。図６の方式では、上位６ビットを６３個の単位電流源（I１−I６３）で構成し、下位８ビットはＲ・２Ｒラダー抵抗網に８個の上位ビットと同一値を持つ電流源（IL１−IL８）を接続して構成する。なお、ディジタル・アナログ変換器の入力は２進数で表現された１４ビットを１単位（１語）とする。 FIG. 6 shows, as an example, a configuration of a 14-bit digital / analog converter called “cell matrix + R · 2R ladder resistor network”. In the system of FIG. 6, the upper 6 bits are composed of 63 unit current sources (I1-I63), and the lower 8 bits are the current source (IL1) having the same value as the 8 upper bits in the R · 2R ladder resistor network. -Configure by connecting IL8). The input of the digital / analog converter is set to 14 bits expressed in binary number as one unit (one word).
図６のディジタル・アナログ変換器の上位ビットの基本動作は、Ｒ・２Ｒラダー抵抗網全体からなる出力抵抗１００に、上位６ビットの２進数が表す数に比例した電流を供給することである。例えば、上位６ビットの２進数が１０進数表現で２という数を表すならば、１の電流値を持つ２個の単位電流源Ｉ１、Ｉ２の電流を出力抵抗１００に流せばよい。また、上位６ビットの２進数が１０進数表現で５という数を表すならば、１の電流値を持つ５個の単位電流源の電流Ｉ１〜Ｉ５を出力抵抗１００に流せばよい。 The basic operation of the upper bits of the digital-to-analog converter of FIG. 6 is to supply a current proportional to the number represented by the binary number of the upper 6 bits to the output resistor 100 composed of the entire R · 2R ladder resistor network. For example, if the upper 6-bit binary number represents the number 2 in decimal notation, the currents of the two unit current sources I1 and I2 having a current value of 1 may be passed through the output resistor 100. Further, if the upper 6 bits of the binary number represents the number 5 in decimal notation, the currents I1 to I5 of five unit current sources having a current value of 1 may be passed through the output resistor 100.
上位６ビット入力の２進数で表される電流を供給するには、論理回路からなるデコーダーによって入力の２進数を１０進数で表現した数の分だけの電流源をオン制御する信号を発生させることで行う。なお、図２には、デコーダーは示していない。 In order to supply the current represented by the binary number of the upper 6-bit input, a decoder that is a logic circuit generates a signal for controlling the on-state of the current source by the number that represents the binary number of the input in decimal. To do. Note that the decoder is not shown in FIG.
一方、下位ビットの基本動作は次のようにして行うことができる。下位８ビットを構成する回路中には、下位８ビットの２進数入力に１対１に対応した単位電流源（IL１−IL８）が用意されている。これらの単位電流源の値は、上位ビットの単位電流源（I１−I６３）の値と等しい。したがって図６に示されている単位電流源の値は全て等しいことになる。図６において、最下位ビット（ＬＳＢといって下から１ビット目）に対応する電流源はＩＬ１であり、下から２ビット目にはＩＬ２が、下から８ビット目（つまり１４ビットの上から７番目のビット）にはＩＬ８が対応する。 On the other hand, the basic operation of the lower bits can be performed as follows. In the circuit constituting the lower 8 bits, unit current sources (IL1 to IL8) corresponding to the lower 8 bits of binary input one to one are prepared. The values of these unit current sources are equal to the values of the upper-bit unit current sources (I1-I63). Accordingly, the values of the unit current sources shown in FIG. 6 are all equal. In FIG. 6, the current source corresponding to the least significant bit (LSB is the first bit from the bottom) is IL1, IL2 is the second bit from the bottom, and the eighth bit from the bottom (that is, from the top of the 14 bits). IL8 corresponds to the seventh bit).
図６の構成によれば、スイッチＳＷＬ２を介して電流源ＩＬ２がＲ・２Ｒラダー抵抗網に接続された場合、ＩＬ１がスイッチＳＷＬ１を介して接続された場合に比し２倍の電圧変化がアナログ信号出力１１０に現れる。また電流源ＩＬ８がスイッチＳＷＬ８を介してＲ・２Ｒラダー抵抗網に接続された場合には、電流源ＩＬ１がスイッチＳＷＬ１を介して接続された場合に比し２7倍の電圧変化がアナログ信号出力１１０に現れる。電流源ＩＬ１〜ＩＬ８全てがスイッチＳＷＬ１〜ＳＷＬ８を介してＲ・２Ｒラダー抵抗網に接続された場合には、電流源ＩＬ１がスイッチＳＷＬ１を介して接続された場合に比し、２7＋２6＋２5＋２4＋２3＋２2＋２1＋１＝（２8−１）倍の電圧変化がアナログ信号出力１１０に現れる。これより、電流源ＩＬ８〜ＩＬ１の８個の単位電流源は、ディジタル・アナログ変換器の下位８ビットの２進数入力の各ビットに対応して、２進の重みを持つ出力電圧をアナログ信号出力１１０に出力する。 According to the configuration of FIG. 6, when the current source IL2 is connected to the R · 2R ladder resistor network via the switch SWL2, the voltage change is twice as large as when the IL1 is connected via the switch SWL1. Appears at signal output 110. In the case where the current source IL8 is connected to the R · 2R ladder resistor network via the switch SWL8 includes a current source IL1 voltage change of 2 seven times analog signal output compared with the case connected via a switch SWL1 Appears at 110. When all of the current sources IL1 to IL8 are connected to the R · 2R ladder resistor network via the switches SWL1 to SWL8, the current source IL1 is 2 7 +2 6 +2 as compared with the case where the current source IL1 is connected via the switch SWL1. A voltage change of 5 +2 4 +2 3 +2 2 +2 1 + 1 = (2 8 −1) times appears in the analog signal output 110. Accordingly, the eight unit current sources of the current sources IL8 to IL1 output an analog signal output voltage having a binary weight corresponding to each bit of the binary input of the lower 8 bits of the digital-analog converter. To 110.
上位ビットの単位電流源（I１−I６３）のうちから１個の電流源がＲ・２Ｒラダー抵抗網１００に接続された場合には、電流源ＩＬ１が接続された場合に比し２8倍の電圧変化がアナログ信号出力１１０に現れるので、上位ビットの単位電流源によるアナログ信号出力１１０の電圧変化は、下位８ビットの８個の電流源全てが接続された場合よりも、更に電流源ＩＬ１が接続された場合の変化分だけ大きくなる。これは上位ビットの単位電流源１個が、下から９ビット目、つまり上から５ビット目の２進数重みを持つことを表している。 One current source among the unit current sources of the upper bits (I1-I63) is when it is connected to the R · 2R ladder resistor network 100, the 2 8-fold compared with the case where the current source IL1 is connected Since the voltage change appears in the analog signal output 110, the voltage change of the analog signal output 110 by the unit current source of the upper bit is more in the current source IL1 than when all the eight current sources of the lower 8 bits are connected. Increases by the amount of change when connected. This indicates that one unit current source of the upper bits has a binary weight of the ninth bit from the bottom, that is, the fifth bit from the top.
以上のように図６に示すディジタル・アナログ変換器は、１４ビットの２進数入力に対応して変換を行う。この際、誤差が発生しないためには、上位６ビット用の６３個の単位電流源および下位８ビット用の８個の単位電流源の値にばらつきの無いことが重要である。 As described above, the digital-to-analog converter shown in FIG. 6 performs conversion corresponding to a 14-bit binary number input. At this time, in order not to cause an error, it is important that the values of the 63 unit current sources for the upper 6 bits and the 8 unit current sources for the lower 8 bits have no variation.
図６の構成によって１４ビットディジタル・アナログ変換器を実現する場合、入力２進数の単調な増加あるいは減少に伴って、アナログ出力電圧１１０の電圧値が単調に増加あるいは減少するという特性（単調性という）が保証される必要がある。この単調性が保証されるには、ディジタル・アナログ変換器を構成している各単位電流源にばらつきが無いことが求められる。例えば、各単位電流源の値に許されるばらつき値は、設定値の±０.１%以内を満足する必要がある。 When the 14-bit digital-analog converter is realized by the configuration of FIG. 6, the characteristic that the voltage value of the analog output voltage 110 monotonously increases or decreases as the input binary number monotonously increases or decreases (monotonicity is called ) Need to be guaranteed. In order to guarantee this monotonicity, it is required that each unit current source constituting the digital-analog converter has no variation. For example, the variation value allowed for the value of each unit current source needs to satisfy within ± 0.1% of the set value.
ディジタル・アナログ変換器のビット数に応じて単位電流源の個数も増加し、大きなビット数ではその分単位電流源の個数も多くなる。このような多数の単位電流源をＬＳＩ上で実現する場合、マトリクス状に配置することが通常である。図７は複数の単位電流源をマトリクス状に配置した構成例を示している。 The number of unit current sources increases according to the number of bits of the digital / analog converter, and the number of unit current sources increases correspondingly with a large number of bits. When such a large number of unit current sources are realized on an LSI, they are usually arranged in a matrix. FIG. 7 shows a configuration example in which a plurality of unit current sources are arranged in a matrix.
図７において、例えば、セル１〜６３は上位ビット用単位電流源を表し、セルＬ１〜Ｌ８は下位ビット用単位電流源を表わしている。ここでＢのセルは、セル１〜６３およびセルＬ１〜Ｌ８の制御端子にバイアス電圧を供給するためのバイアス回路である。 In FIG. 7, for example, cells 1 to 63 represent upper bit unit current sources, and cells L1 to L8 represent lower bit unit current sources. Here, the cell B is a bias circuit for supplying a bias voltage to the control terminals of the cells 1 to 63 and the cells L1 to L8.
各セルは、トランジスタ２０３（Ｍ１）のゲート端子にバイアス電圧２０２（Ｖc）を印加し、ソース端子を第１の電圧源であるグラウンド２０１に接続し、ドレイン端子を電流源の出力端子としてスイッチの１端に接続する構成となっている。バイアス電圧２０２（Ｖｃ）はバイアス回路Ｂから供給され、全てのセルに共通に接続している。この際、次のような問題が発生する。 In each cell, the bias voltage 202 (Vc) is applied to the gate terminal of the transistor 203 (M1), the source terminal is connected to the ground 201 as the first voltage source, and the drain terminal is the output terminal of the current source. It is configured to be connected to one end. The bias voltage 202 (Vc) is supplied from the bias circuit B and is commonly connected to all the cells. At this time, the following problems occur.
図７に示す構成において、各セルの電流はグラウンド２０１を通してＬＳＩのグラウンドピンに流れ出して行く。ところが、各セルのグラウンドを接続しているグラウンド配線は、一般に配線抵抗２００（ＲＧ）を持っている。そのため、ＬＳＩのグラウンドピンから遠い距離にある電流源セル（例えばセル１〜８などの電流源セル）のグラウンドラインの電位は、配線抵抗２００（ＲＧ）とその配線抵抗に流れる電流によって生じる電圧分だけグラウンドピン２０１の電位に比べて高くなっている。 In the configuration shown in FIG. 7, the current of each cell flows out through the ground 201 to the ground pin of the LSI. However, the ground wiring connecting the ground of each cell generally has a wiring resistance 200 (RG). Therefore, the potential of the ground line of a current source cell (for example, a current source cell such as cells 1 to 8) that is far from the ground pin of the LSI is a voltage component generated by the current flowing through the wiring resistance 200 (RG) and the wiring resistance. Only the potential of the ground pin 201 is higher.
しかしながら、各電流源セルに供給されるバイアス電圧２０２（Vｃ）は等しいので、各電流源セルを構成するトランジスタのゲート・ソース端子間電圧は、配線抵抗２００（ＲＧ）の配列に沿って順に増加する。このゲート・ソース端子間電圧の増加は、トランジスタのドレイン電流、すなわち電流源セルの電流値についても増加することを意味しており、各セルの電流値は等しくはならない。 However, since the bias voltage 202 (Vc) supplied to each current source cell is equal, the voltage between the gate and source terminals of the transistors constituting each current source cell sequentially increases along the arrangement of the wiring resistors 200 (RG). To do. This increase in the voltage between the gate and source terminals means that the drain current of the transistor, that is, the current value of the current source cell also increases, and the current value of each cell is not equal.
例えば、セル１の列が含まれる列（図７中の縦方向にセル配列）の場合には、セル１、９、１７、２５、３３、４１、４９、および５７の順でゲート・ソース端子間電圧が増加し、トランジスタのドレイン電流、すなわち電流源セルの電流値も、同様にセル１、９、１７、２５、３３、４１、４９、および５７の順で増加する。 For example, in the case of a column including the column of cell 1 (cell arrangement in the vertical direction in FIG. 7), the gate and source terminals in the order of cells 1, 9, 17, 25, 33, 41, 49, and 57. Similarly, the drain voltage of the transistor, that is, the current value of the current source cell, similarly increases in the order of the cells 1, 9, 17, 25, 33, 41, 49, and 57.
図７中の他のセルの列、例えば、セル２、１０，…、５８のセル配列やセル３、１１，…、５９のセル配列等についても同様である。 The same applies to the other cell columns in FIG. 7, for example, the cell array of cells 2, 10,..., 58, the cell array of cells 3, 11,.
さらにトランジスタのゲート・ソース端子間電圧とドレイン電流との関係は非線形である。そのため、上記したドレイン電流の増加は直線的な関係とはならない。図８は、このドレイン電流の増加の非線形について、各電流源の位置とそこに流れるセル電流の大きさの関係によって示している。 Further, the relationship between the gate-source voltage of the transistor and the drain current is non-linear. For this reason, the increase in drain current described above does not have a linear relationship. FIG. 8 shows this non-linear increase in drain current by the relationship between the position of each current source and the magnitude of the cell current flowing therethrough.
すなわち図７に示す各電流源セルにおいては、列方向にセル電流の不一致が生じることになる。ただし、この種の電流の不一致は、新たに行方向にグラウンドラインを追加しても解消されない。行方向にグラウンドラインを追加した場合には、電流値の大きさと分布は変化するが、行方向においても配線抵抗に流れる電流によって生じる電位勾配によってセル電流の不一致が発生するため、本質的に消し去ることは出来ないのである。 That is, in each current source cell shown in FIG. 7, cell current mismatch occurs in the column direction. However, this type of current mismatch is not resolved even if a new ground line is added in the row direction. If a ground line is added in the row direction, the magnitude and distribution of the current value will change. You can't leave.
上述したように、複数の電流源セルの電流値がグラウンド配線の抵抗のために一定にならない。このセル電流がセルの配列方向で一致しないという現象は、このセル電流を用いてディジタル値に応じた電圧を形成した際に、その形成電圧にばらつきが生じることになるため、ディジタル・アナログ変換器の精度を大きく劣化させる要因となる。 As described above, the current values of the plurality of current source cells are not constant due to the resistance of the ground wiring. The phenomenon that the cell current does not match in the cell arrangement direction is that when the voltage corresponding to the digital value is formed using this cell current, the formed voltage varies. This is a factor that greatly degrades the accuracy of the.
そこで、本発明は上述した課題を解決して、配列された複数の電流源を含む電流源回路において、各電流源の電流値のばらつきを低減することを目的とする。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to solve the above-described problems and reduce the variation in the current value of each current source in a current source circuit including a plurality of arranged current sources.
また、配列された複数の電流源を含む電流源回路によって、ディジタル・アナログ変換器の変換精度を向上させることを目的とする。 It is another object of the present invention to improve the conversion accuracy of a digital / analog converter by a current source circuit including a plurality of arranged current sources.
本発明の電流源回路は、複数の単位電流源をマトリクス状に配列する構成において、全単位電流源を複数個の単位電流源によってグループ化して、いくつかの電流源ブロックを形成し、さらにこのグループ化した電流源ブロック内に含まれる複数の単位電流源を木構造となるように配線し、この配線を等長とすることによって、各電流源からの電流が流れる配線部分の抵抗を等しくし、これよって、各電流源の電流値のばらつきを低減する。 In the current source circuit of the present invention, in a configuration in which a plurality of unit current sources are arranged in a matrix, all unit current sources are grouped by a plurality of unit current sources to form several current source blocks. A plurality of unit current sources included in the grouped current source block are wired so as to have a tree structure, and by equalizing the length of the wiring, the resistance of the wiring portion through which the current from each current source flows is made equal. Thus, the variation in the current value of each current source is reduced.
本発明の電流源回路は、複数の単位電流源をマトリクス状に配列してなる電流源回路であり、各単位電流源は、第１の出力端子、第２の出力端子、および制御端子を有する。 The current source circuit of the present invention is a current source circuit in which a plurality of unit current sources are arranged in a matrix, and each unit current source has a first output terminal, a second output terminal, and a control terminal. .
ここで、単位電流源のマトリクス状配列において、複数の単位電流源をグループ化して電流源ブロックを形成し、同じグループの電流源ブロック内に含まれる単位電流源の第２の出力端子を木構造かつ等長配線として接続し、異なるグループの電流源ブロック間において、各グループの木構造の始点どうしを接続して基準電圧源に接続する。この構成とすることで、単位電流源をグループ化しかつ木構造とすることができる。 Here, in the matrix arrangement of unit current sources, a plurality of unit current sources are grouped to form a current source block, and the second output terminals of the unit current sources included in the same group of current source blocks are arranged in a tree structure. In addition, they are connected as equal length wirings, and between the current source blocks of different groups, the tree structure starting points of the groups are connected to each other and connected to the reference voltage source. With this configuration, the unit current sources can be grouped and have a tree structure.
また、さらに、グループ化した電流源ブロックにおいて、互いに異なるグループの電流源ブロックからそれぞれ１個の単位電流源を選択し、この選択した単位電流源を互いに接続して１個の新たな単位電流源セルを形成する構成とする。これによって、グループ化した電流源ブロック間における電流のばらつきを解消することができる。 Further, in the grouped current source blocks, one unit current source is selected from each of the different groups of current source blocks, and the selected unit current sources are connected to each other to form one new unit current source. A cell is formed. As a result, the variation in current between the grouped current source blocks can be eliminated.
新たな単位電流源セルが備える出力端子は、異なるグループより選択され互いに接続したもとの単位電流源が備える第１の出力端子どうしが接続されたものであり、入力信号に応じて開閉動作を行うスイッチを介して出力部に接続する。 The output terminal provided in the new unit current source cell is the one in which the first output terminals provided in the original unit current source selected from different groups and connected to each other are connected to each other, and the switching operation is performed according to the input signal. Connect to the output through the switch to be performed.
この新たな単位電流源セルにおいてスイッチがオン状態となると、異なるグループより選択され互いに接続したもとの単位電流源の電流が新たな単位電流源セルに流れ、この電流はスイッチを介して出力部の抵抗などに流れ、出力部から電圧が出力される。この電圧は、入力信号によって決定されるオンするスイッチの数に応じた電圧である。 When the switch is turned on in the new unit current source cell, the currents of the original unit current sources selected from different groups and connected to each other flow to the new unit current source cell, and this current is output to the output unit via the switch. The voltage is output from the output section. This voltage is a voltage corresponding to the number of switches to be turned on determined by the input signal.
上述したグループ化構造と木構造を備えた新たな単位電流源セルよりなる電流源回路は、層構造によって構成することができる。 A current source circuit including a new unit current source cell having the above-described grouping structure and tree structure can be configured by a layer structure.
この層構造は、グループの電流源ブロックにおいて、木構造の始点から等しい順位にある枝部を同じ層内において等長の配線で形成し、さらに、木構造の節部を隣接する層間で接続することによって実現することができる。 In this layer structure, in a current source block of a group, branch portions having an equal rank from the starting point of the tree structure are formed by equal-length wiring in the same layer, and further, node portions of the tree structure are connected between adjacent layers. Can be realized.
さらに、本発明の電流源回路はディジタル・アナログ変換器に適用することができる。このディジタル・アナログ変換器では、各新たな単位電流源セルに接続されるスイッチのうち、２進数の入力ディジタル値を１０進数表現に変換した数で表される分のスイッチがオンとし、出力部から入力ディジタル値をアナログ変換した電圧値を出力する。 Furthermore, the current source circuit of the present invention can be applied to a digital / analog converter. In this digital-analog converter, among the switches connected to each new unit current source cell, the switch corresponding to the number converted from the binary input digital value into the decimal representation is turned on, and the output unit To output a voltage value obtained by analog conversion of the input digital value.
この構成によるディジタル・アナログ変換器によれば、電流源回路から出力される電流値のばらつきが低減されているため、変換精度が向上する。 According to the digital-analog converter having this configuration, the variation in the current value output from the current source circuit is reduced, so that the conversion accuracy is improved.
なお、電圧源を用いたＤ／Ａ変換器において木構造とする例が特許文献１に開示されているが、抵抗ストリング型Ｄ／Ａ変換器であって分圧抵抗で形成された電圧を組み合わせるものであり、本発明の単位電流源を用いた構成とは相違するものである。また、特許文献２〜４には、Ａ／Ｄ変換器において木構造とする構成が開示されている。 An example of a tree structure in a D / A converter using a voltage source is disclosed in Patent Document 1, but it is a resistor string type D / A converter that combines voltages formed by voltage dividing resistors. This is different from the configuration using the unit current source of the present invention. Further, Patent Documents 2 to 4 disclose a configuration having a tree structure in an A / D converter.
また、上記した各特許文献のいずれにも、本発明の課題である、マトリクス状に配置した単位電流源の各電流のばらつきについてなんら開示されていない。 In addition, none of the above-described patent documents discloses any variation in currents of unit current sources arranged in a matrix, which is a problem of the present invention.
本発明によれば、配列された複数の新たな単位電流源セルを含む電流源回路において、各新たな単位電流源セルの電流値のばらつきを低減することができる。 According to the present invention, in a current source circuit including a plurality of new unit current source cells arranged, it is possible to reduce variation in the current value of each new unit current source cell.
また、配列された複数の新たな単位電流源セルを含む電流源回路によって、ディジタル・アナログ変換器の変換精度を向上させることができる。 Further, the conversion accuracy of the digital / analog converter can be improved by a current source circuit including a plurality of new unit current source cells arranged.
本発明によれば、新たな単位電流源セルにおいて、グラウンド配線上に存在する寄生抵抗の影響を取り去ることができるため、新たな単位電流源セルの精度が向上し高精度のディジタル・アナログ変換器が実現される。 According to the present invention, since the influence of the parasitic resistance existing on the ground wiring can be removed in the new unit current source cell, the accuracy of the new unit current source cell is improved and the high-precision digital-analog converter is obtained. Is realized.
以下、本発明の構成例について図１〜図５を用いて説明する。 Hereinafter, structural examples of the present invention will be described with reference to FIGS.
図１は本発明の電流源回路が備える、グループ化される電流源ブロックに属する単位電流源の一構成を説明するための図である。図１において、単位電流源７０は、異なるグループの電流源ブロックに属する選択された単位電流源の第１の出力端子と接続されスイッチ７２を介して出力部７３側に接続される第１の出力端子７０ａと、基準電圧源７１と接続される第２の出力端子７０ｂと、バイアス電圧が印加される制御端子７０ｃを備える。 FIG. 1 is a diagram for explaining a configuration of unit current sources belonging to grouped current source blocks included in the current source circuit of the present invention. In FIG. 1, a unit current source 70 is connected to a first output terminal of a selected unit current source belonging to a current source block of a different group, and is connected to the output unit 73 side via a switch 72. A terminal 70a, a second output terminal 70b connected to the reference voltage source 71, and a control terminal 70c to which a bias voltage is applied are provided.
図２は本発明の電流源回路の一態様を説明するための概略構成図であり、マトリクス配列される単位電流源の内で一列分のみを示している。 FIG. 2 is a schematic configuration diagram for explaining one aspect of the current source circuit of the present invention, and shows only one column of unit current sources arranged in a matrix.
本発明の電流源回路およびディジタル・アナログ変換器において、一列内の２n個の単位電流源を２m個の電流源を持つグループに分ける。更に、この２m個の電流源をそれぞれ１/２の電流値を持つaおよびｂの２つの電流源に分ける。 In the current source circuit and the digital-analog converter of the present invention, 2 n unit current sources in one row are divided into groups having 2 m current sources. Further, the 2 m current sources are divided into two current sources a and b each having a current value of 1/2.
図２（ａ）は、図７の第１列目の単位電流源１、９、１７、２５、３３、４１、４９、および５７について示している。この単位電流源１、９、１７、２５、３３、４１、４９、および５７を、単位電流源１、９、１７、２５の組みと電流源セル３３、４１、４９、５７の組みのそれぞれ４（＝２2）個の電流源からなる２つのグループに分け、更に、これらグループをそれぞれ１/２の電流値を備えるaとbの２つの電流源に分けて新たな単位電流源としたものである。 FIG. 2A shows the unit current sources 1, 9, 17, 25, 33, 41, 49, and 57 in the first column in FIG. 7. The unit current sources 1, 9, 17, 25, 33, 41, 49, and 57 are divided into 4 sets of unit current sources 1, 9, 17, 25, and current source cells 33, 41, 49, 57, respectively. (= 2 2 ) Divided into two groups of current sources, and these groups were further divided into two current sources a and b each having a current value of 1/2 to form new unit current sources It is.
ここで、１/２の電流値とは、各電流源セルの単位電流源が供給する電流値を１としたときに、その半分の割合の電流値という意味である。 Here, the 1/2 current value means that the current value supplied by the unit current source of each current source cell is 1, and the current value is half that ratio.
なお、一列を構成する単位電流源の個数を２nとしたとき、各グループ化した単位電流源の個数は、ｎ＞ｍとしたとき２mで表すことができる。 When the number of unit current sources constituting one row is 2 n , the number of grouped unit current sources can be represented by 2 m when n> m.
２つのグループに分けられた２2個の新たな単位電流源のグループは、図２（ａ）に示すように木構造の配線で接続され、それぞれの木構造の始点Ａ（２５１）、Ｂ（２５２）あるいはＣ（２５３）、Ｄ（２５４）は同一の距離関係を保ってＧＮＤピン（２０１）へと導かれる。この構成とすることで、線分ＡＢおよび線分ＣＤの長さは等しく、点ＡからＧＮＤピンへの距離と点ＣからＧＮＤピンまでの距離は等しく設定される。 2 two groups of new unit current sources are divided into two groups, are connected by a wiring of a tree structure as shown in FIG. 2 (a), the starting point of each tree A (251), B ( 252) or C (253) and D (254) are guided to the GND pin (201) while maintaining the same distance relationship. With this configuration, the lengths of the line segment AB and the line segment CD are equal, and the distance from the point A to the GND pin is set equal to the distance from the point C to the GND pin.
図２（ａ）の構造によれば、２つに分けられたグループの内の一方のグループ（電流源ａを有するグループ）において、電流源１a、９a、１７a、２５aの電流は等しい。これは、木構造とすることで、始点Ｂ（２５２）から各電流源１a、９a、１７a、２５aの第２の出力端子（図中の２で示す）までの距離が４個全ての電流源で等しいからである。同様に、始点Ａ（２５１）から各電流源３３a、４１a、４９a、５７aの第２の出力端子（図中の２で示す）までの距離が４個全ての電流源で等しいため、電流源３３a、４１a、４９a、５７aの電流も等しい。 According to the structure of FIG. 2A, the currents of the current sources 1a, 9a, 17a, and 25a are equal in one of the two groups (the group having the current source a). This is a tree structure, and the distance from the start point B (252) to the second output terminals (indicated by 2 in the figure) of the current sources 1a, 9a, 17a, 25a is all four current sources. Because they are equal. Similarly, since the distance from the starting point A (251) to the second output terminal (indicated by 2 in the figure) of each of the current sources 33a, 41a, 49a, 57a is the same for all four current sources, the current source 33a , 41a, 49a, 57a are also equal.
但し、点Ａ（２５１）を始点とする４個の電流源と、点Ｂ（２５２）を始点とする４個の電流源の値は異なる。これは、線分ＡＢ間の寄生の配線抵抗が存在するからである。 However, the values of the four current sources starting from the point A (251) and the four current sources starting from the point B (252) are different. This is because there is a parasitic wiring resistance between the line segments AB.
図２（ｂ）は電流源の電流関係を示す図である。点Ａを始点とする４個の電流源の値をＩＡ１、点Ｂを始点とする４個の電流源の値をＩＡ２とすれば、ＩＡ１とＩＡ２の関係は、図２（ｂ）に示すようになる。電流源１a、９a、１７a、２５a、３３a、４１a、４９a、および５７aの電流値は２値化され、ＩＡ２とＩＡ１となる。 FIG. 2B is a diagram showing the current relationship of the current sources. If the values of the four current sources starting from the point A are IA1, and the values of the four current sources starting from the point B are IA2, the relationship between IA1 and IA2 is as shown in FIG. become. The current values of the current sources 1a, 9a, 17a, 25a, 33a, 41a, 49a, and 57a are binarized to become IA2 and IA1.
以上の関係は、２つに分けられたグループの内の他方のグループ（電流源ｂを有するグループ）の電流源１b、９b、１７b、２５b、３３b、４１b、４９b、および５７bにも、前記したグループａと構造が同一であるため、同様に当てはまる。これにより、電流源１b、９b、１７b、２５bの電流は等しくＩＡ１となり、電流源３３b、４１b、４９b、５７bの電流値は等しくＩＡ２となる。 The above relationship is also described for the current sources 1b, 9b, 17b, 25b, 33b, 41b, 49b, and 57b of the other group (the group having the current source b) of the two groups. The same applies because the structure is the same as group a. As a result, the currents of the current sources 1b, 9b, 17b, and 25b are equally IA1, and the current values of the current sources 33b, 41b, 49b, and 57b are equally IA2.
図２に示すように、互いに異なるグループに属するa、bの電流源（例えば５７aと５７b）の電流値を足し合わせて新たに電流源セル５７を構成すると、この電流値は、
ＩＡ＝ＩＡ１＋ＩＡ２ （１）
となる。
As shown in FIG. 2, when a current source cell 57 is newly formed by adding the current values of a and b current sources (for example, 57a and 57b) belonging to different groups, this current value is
IA = IA1 + IA2 (1)
It becomes.
同様にして、他の電流源についても、互いに異なるグループに属するa、bの電流源の電流値を足し合わせて新たな８個の新たな単位電流源セル（１、９、１７、２５、３３、４１、４９、および５７）を構成することによって、これらの電流源セルの電流値は全て同一値となる。これは、各電流源セルの電流が、グラウンドラインの寄生抵抗によらないため、全て等しくなることを意味している。 Similarly, with respect to the other current sources, the current values of the current sources a and b belonging to different groups are added to obtain eight new unit current source cells (1, 9, 17, 25, 33). , 41, 49, and 57), the current values of these current source cells all become the same value. This means that the currents of the current source cells are all equal because they do not depend on the parasitic resistance of the ground line.
以上述べた２2個の新たな単位電流源のグループ化と、グループ化した電流源の分割および接続とをマトリクス状配線の各列に施すことによって、各列の電流源セルの電流値を全てIAとし、全ての電流源セルの電流値を等しくすることができる。これにより電流源の高精度化が達成される。 All 2 and two groups of new unit current sources as said, by applying the division and connection of the grouped current source to each column of the matrix-like wiring, the current value of the current source cells in each column or With IA, the current values of all the current source cells can be made equal. As a result, high accuracy of the current source is achieved.
なお、図７においてセルＢは電流源セルではないが、セルＢの電流値が電流源セルと等しく設定されるならば、同様に電流値を等しくすることができる。また、セルＢを電流源セルと置き換え、マトリクス外に配置しても良い。 In FIG. 7, the cell B is not a current source cell. However, if the current value of the cell B is set equal to that of the current source cell, the current value can be made equal in the same manner. Alternatively, the cell B may be replaced with a current source cell and arranged outside the matrix.
これにより、図２に示す構成を図７に示すようなマトリスク配列に適用することができる。 Thereby, the configuration shown in FIG. 2 can be applied to a matrix risk arrangement as shown in FIG.
図３は本発明の電流源回路の他の態様を説明するための概略構成図であり、図２の場合と同様に、マトリクス配列される単位電流源の内で一列分のみを示している。 FIG. 3 is a schematic configuration diagram for explaining another aspect of the current source circuit of the present invention, and only one column of unit current sources arranged in a matrix is shown as in the case of FIG.
本発明の電流源回路およびディジタル・アナログ変換器において、一列内の２n個の単位電流源を２m個の電流源を持つグループに分ける事も同様である。更に、この２m個の電流源をそれぞれ１/２の電流値を持つaおよびｂの２つの電流源に分けている。 In the current source circuit and the digital / analog converter of the present invention, it is also the same that 2 n unit current sources in one row are divided into groups having 2 m current sources. Further, the 2 m current sources are divided into two current sources a and b each having a current value of 1/2.
図３（ａ）も同様に、図７の第１列目の単位電流源１、９、１７、２５、３３、４１、４９、および５７について示している。この単位電流源１、９、１７、２５、３３、４１、４９、および５７を、単位電流源１、９、１７、２５の組みと電流源セル３３、４１、４９、５７の組みのそれぞれ４個（＝２2）個の電流源からなる２つのグループに分け、更に、これらグループをそれぞれ１/２の電流値を備えるaとbの２つの電流源に分けて新たな単位電流源としたものとする。 3A also shows the unit current sources 1, 9, 17, 25, 33, 41, 49, and 57 in the first column in FIG. The unit current sources 1, 9, 17, 25, 33, 41, 49, and 57 are divided into 4 sets of unit current sources 1, 9, 17, 25, and current source cells 33, 41, 49, 57, respectively. Divided into two groups of current sources (= 2 2 ), and these groups were further divided into two current sources a and b each having a current value of 1/2 to form a new unit current source. Shall.
ここで、１/２の電流値とは、各電流源セルの単位電流源が供給する電流値を１としたときに、その半分の割合の電流値という意味であり、一列を構成する単位電流源の個数を２nとしたとき、各グループ化した単位電流源の個数は、ｎ＞ｍとしたとき２mで表すことができる。 Here, the current value of 1/2 means that the current value supplied by the unit current source of each current source cell is 1, and the current value is a half of the current value. When the number of sources is 2 n , the number of unit current sources grouped can be represented by 2 m when n> m.
２つのグループに分けられた２2個の新たな単位電流源のグループは、図３（ａ）に示すように木構造の配線で接続され、それぞれの木構造の始点Ａ（２５１）、Ｂ（２５２）あるいはＣ（２５３）、Ｄ（２５４）は同一の距離関係を保ってＧＮＤピン（２０１）へと導かれる。この構成とすることで、線分ＡＢおよび線分ＣＤの長さは等しく、点ＡからＧＮＤピンへの距離と点ＣからＧＮＤピンまでの距離は等しく設定される。 2 two groups of new unit current sources are divided into two groups, are connected by a wiring of a tree structure as shown in FIG. 3 (a), the starting point of each tree A (251), B ( 252) or C (253) and D (254) are guided to the GND pin (201) while maintaining the same distance relationship. With this configuration, the lengths of the line segment AB and the line segment CD are equal, and the distance from the point A to the GND pin is set equal to the distance from the point C to the GND pin.
図３（ａ）の構造によれば、２つに分けられたグループの内の一方のグループ（電流源ａを有するグループ）において、電流源１a、９a、１７a、２５aの電流は等しい。これは、木構造とすることで、始点Ｂ（２５２）から各電流源１a、９a、１７a、２５aの第２の出力端子（図中の２で示す）までの距離が４個全ての電流源で等しいからである。同様に、始点Ａ（２５１）から各電流源３３a、４１a、４９a、５７aの第２の出力端子（図中の２で示す）までの距離が４個全ての電流源で等しいため、電流源３３a、４１a、４９a、５７aの電流も等しい。 According to the structure of FIG. 3A, the currents of the current sources 1a, 9a, 17a, and 25a are equal in one of the two groups (the group having the current source a). This is a tree structure, and the distance from the start point B (252) to the second output terminals (indicated by 2 in the figure) of the current sources 1a, 9a, 17a, 25a is all four current sources. Because they are equal. Similarly, since the distance from the starting point A (251) to the second output terminal (indicated by 2 in the figure) of each of the current sources 33a, 41a, 49a, 57a is the same for all four current sources, the current source 33a , 41a, 49a, 57a are also equal.
但し、点Ａ（２５１）を始点とする４個の電流源と、点Ｂ（２５２）を始点とする４個の電流源の値は異なる。これは、線分ＡＢ間の寄生の配線抵抗が存在するからである。 However, the values of the four current sources starting from the point A (251) and the four current sources starting from the point B (252) are different. This is because there is a parasitic wiring resistance between the line segments AB.
図３（ｂ）は電流源の電流関係を示す図である。点Ａを始点とする４個の電流源の値をＩＡ１、点Ｂを始点とする４個の電流源の値をＩＡ２とすれば、ＩＡ１とＩＡ２の関係は、図３（ｂ）に示すようになる。電流源１a、９a、１７a、２５a、３３a、４１a、４９a、および５７aの電流値は２値化され、ＩＡ２とＩＡ１となる。 FIG. 3B is a diagram showing the current relationship of the current sources. If the values of the four current sources starting from the point A are IA1, and the values of the four current sources starting from the point B are IA2, the relationship between IA1 and IA2 is as shown in FIG. become. The current values of the current sources 1a, 9a, 17a, 25a, 33a, 41a, 49a, and 57a are binarized to become IA2 and IA1.
以上の関係は、２つに分けられたグループの内の他方のグループ（電流源ｂを有するグループ）の電流源１b、９b、１７b、２５b、３３b、４１b、４９b、および５７bにも、前記したグループａと構造が同一であるため、同様に当てはまる。これにより、電流源１b、９b、１７b、２５bの電流は等しくＩＡ１となり、電流源３３b、４１b、４９b、５７bの電流値は等しくＩＡ２となる。 The above relationship is also described for the current sources 1b, 9b, 17b, 25b, 33b, 41b, 49b, and 57b of the other group (the group having the current source b) of the two groups. The same applies because the structure is the same as group a. As a result, the currents of the current sources 1b, 9b, 17b, and 25b are equally IA1, and the current values of the current sources 33b, 41b, 49b, and 57b are equally IA2.
図３に示すように、互いに異なるグループに属する電流源（例えば２５aと５７a）の電流値を足し合わせて新たに電流源セル５７を構成すると、この電流値は、
ＩＡ＝ＩＡ１＋ＩＡ２ （２）
となる。
As shown in FIG. 3, when a current source cell 57 is newly formed by adding current values of current sources (for example, 25a and 57a) belonging to different groups, the current value is
IA = IA1 + IA2 (2)
It becomes.
同様にして、他の電流源についても、ＩＡ２とＩＡ１の電流源の電流値を足し合わせて、例えば、（１a＋３３a）、（９a＋４９a）、（１７a＋４１a）、（２５a＋３３a）、（１b＋３３b）、（９b＋４９b）、（１７b＋４１b）、（２５b＋３３b）のような組み合わせで新たな８個の新たな電流源セル（１、９、１７、２５、３３、４１、４９、および５７）を構成することによって、これらの電流源セルの電流値は全て同一値となる。これは、各電流源セルの電流が、グラウンドラインの寄生抵抗によらないため、全て等しくなることを意味している。 Similarly, for the other current sources, the current values of the current sources IA2 and IA1 are added together, for example, (1a + 33a), (9a + 49a), (17a + 41a), (25a + 33a), (1b + 33b), (9b + 49b) , (17b + 41b), (25b + 33b) in combination to form these eight new current source cells (1, 9, 17, 25, 33, 41, 49, and 57). The current values of the source cells are all the same value. This means that the currents of the current source cells are all equal because they do not depend on the parasitic resistance of the ground line.
以上述べた２2個の新たな単位電流源のグループ化と、グループ化した電流源の分割および接続とをマトリクス状配線の各列に施すことによって、各列の電流源セルの電流値を全てIAとし、全ての電流源セルの電流値を等しくすることができる。これにより電流源の高精度化が達成される。 All 2 and two groups of new unit current sources as said, by applying the division and connection of the grouped current source to each column of the matrix-like wiring, the current value of the current source cells in each column or With IA, the current values of all the current source cells can be made equal. As a result, high accuracy of the current source is achieved.
次に、本発明の電流源回路の配線構成例について図４を用いて説明する。この配線構成は、木構造の各配線を各層に形成する層構造の例であり、ＬＳＩ上の実現に好適な構成である。 Next, a wiring configuration example of the current source circuit of the present invention will be described with reference to FIG. This wiring configuration is an example of a layer structure in which each wiring of a tree structure is formed in each layer, and is a configuration suitable for implementation on an LSI.
図４では、図２で示した８個の電流源からなる構成の例である。図４において、８個の電流源をまず、図２で示されたようにそれぞれ２2個の電流源を有する２つのグループに分ける。このグループは、図４においてそれぞれ電流セル１、９、１７、および２５を含むグループと、電流セル３３、４１、４９、および５７を含むグループである。更に１個の電流源を１/２の電流値を持つ２つの電流源ａおよびｂに分割する。分割により、電流源は１６個の新たな単位電流源に分割される。 FIG. 4 shows an example of a configuration including the eight current sources shown in FIG. 4, first eight current sources, divided into two groups having 2 two current sources, respectively, as shown in FIG. This group includes a group including current cells 1, 9, 17, and 25 and a group including current cells 33, 41, 49, and 57 in FIG. Further, one current source is divided into two current sources a and b having a current value of 1/2. Due to the division, the current source is divided into 16 new unit current sources.
分割された１６個の新たな単位電流源は、それぞれ４個の４つのグループに分けられる。すなわち、新たな単位電流源１a、９a、１７a、２５aを含むグループ、新たな単位電流源３３a、４１a、４９a、５７aを含むグループ、新たな単位電流源１b、９b、１７b、２５bを含むグループ、新たな単位電流源３３b、４１b、４９b、５７bを含むグループの４グループに分けられる。 The 16 divided new unit current sources are divided into four groups of four. That is, a group including new unit current sources 1a, 9a, 17a and 25a, a group including new unit current sources 33a, 41a, 49a and 57a, a group including new unit current sources 1b, 9b, 17b and 25b, They are divided into four groups including new unit current sources 33b, 41b, 49b and 57b.
分割された各グループ内において電流源の第２の出力端子（図４において２の番号を付している）は、木構造を構成し、かつ等長配線で接続し、この構成はＬＳＩ等の多層配線層を利用して最小の占有面積で実現することができる。 In each divided group, the second output terminal of the current source (numbered 2 in FIG. 4) constitutes a tree structure and is connected by an equal length wiring. It can be realized with a minimum occupied area by using a multilayer wiring layer.
木構造と等長配線の構成は、図４において、１Ａｌ（第１層アルミニウム配線層）、２Ａｌ（第２層アルミニウム配線層）、３Ａｌ（第３層アルミニウム配線層）と、各配線層間を繋ぐビア（配線層間を接続する接続用縦穴）によって実現することができる。なお、図４では、４つの第１層目の配線層１Ａ１と、２つの第２層目の配線層２Ａ１とを備え、さらに、１つの第３層目の配線層３Ａ１を備える。 The structure of the tree structure and the equal length wiring is shown in FIG. 4 by connecting 1Al (first layer aluminum wiring layer), 2Al (second layer aluminum wiring layer), 3Al (third layer aluminum wiring layer), and each wiring layer. It can be realized by vias (vertical holes for connection between wiring layers). In FIG. 4, four first-layer wiring layers 1A1 and two second-layer wiring layers 2A1 are provided, and one third-layer wiring layer 3A1 is further provided.
ここで、木構造の木部は各層部分の配線層に相当し、木構造の節部は各層の配線層間を接続するビアに相当する。 Here, the tree part of the tree structure corresponds to a wiring layer of each layer portion, and the node part of the tree structure corresponds to a via connecting the wiring layers of each layer.
例えば、新たな単位電流源１aと新たな単位電流源９aとを結ぶ配線層１Ａｌの中点にビアを配置して配線層２Ａｌに接続し、新たな単位電流源１７aと新たな単位電流源２５aとを結ぶ配線層１Ａｌの中点にビアを配置して２Ａｌと接続し、配線層１Ａｌと配線層２Ａｌを接続する２つのビアの接続点間の中点を更に配線層２Ａｌと配線層３Ａｌ（第３層アルミニウム配線層）間を接続するビアにより配線層３Ａｌと結ぶ構成とすることによって、この配線層３Ａｌとの接続点が、図２に示す木構造の始点Ｂに対応する構成となる。これより、電流セル１a、９a、１７a、２５aの電流値は全て等しくなる。 For example, a via is placed at the midpoint of the wiring layer 1Al connecting the new unit current source 1a and the new unit current source 9a to connect to the wiring layer 2Al, and the new unit current source 17a and the new unit current source 25a are connected. Vias are arranged at the midpoint of the wiring layer 1Al connecting the two and connected to 2Al, and the midpoint between the connection points of the two vias connecting the wiring layer 1Al and the wiring layer 2Al is further connected to the wiring layers 2Al and 3Al ( By connecting the wiring layer 3Al with vias connecting between the third layer aluminum wiring layers), the connection point with the wiring layer 3Al corresponds to the starting point B of the tree structure shown in FIG. Thus, the current values of the current cells 1a, 9a, 17a, and 25a are all equal.
電流セル３３a、４１a、４９a、５７aについても、配線層１Ａｌ、配線層１Ａｌと配線層２Ａｌ間を接続するビア、および配線層２Ａｌと配線層３Ａｌ間を接続するビアを用いて、同様に接続することによって、新たな単位電流源３３a、４１a、４９a、５７aの電流値は全て等しくなる。また、新たな単位電流源１b、９b、１７b、２５bの電流値も全て等しくなり、また、新たな単位電流源３３b、４１b、４９b、５７bの電流値も全て等しくなる。 The current cells 33a, 41a, 49a, and 57a are similarly connected using the wiring layer 1Al, vias that connect the wiring layer 1Al and the wiring layer 2Al, and vias that connect the wiring layer 2Al and the wiring layer 3Al. As a result, the current values of the new unit current sources 33a, 41a, 49a, and 57a are all equal. Further, the current values of the new unit current sources 1b, 9b, 17b, and 25b are all equal, and the current values of the new unit current sources 33b, 41b, 49b, and 57b are all equal.
ただし同一の番号を持つaのグループに所属する新たな単位電流源の電流値と、bのグループに所属する新たな単位電流源の電流値は異なる。例えば、新たな単位電流源１aと新たな単位電流源１bの電流値は異なる。これは配線層３Ａｌ上の木構造の始点ＡまたはＣと始点ＢまたはＤのＧＮＤピンからの距離が異なるためである。ただし、図４に示すように、配線層３Ａｌ上の始点Ａ−Ｂ間の距離、Ｃ−Ｄ間の距離、およびＧＮＤピン−Ａ間の距離、ＧＮＤピン−Ｃ間の距離を互いに等しくすることによって、新たな単位電流源１a、９a、１７a、２５aの電流値と新たな単位電流源３３b、４１b、４９b、５７bの電流値を等しくすることができる。また、新たな単位電流源３３a、４１a、４９a、５７aの電流値と新たな単位電流源１b、９b、１７b、２５bの電流値も等しくすることができる。 However, the current value of the new unit current source belonging to the group a having the same number is different from the current value of the new unit current source belonging to the group b. For example, the current values of the new unit current source 1a and the new unit current source 1b are different. This is because the start point A or C of the tree structure on the wiring layer 3Al and the distance from the GND pin of the start point B or D are different. However, as shown in FIG. 4, the distance between the starting points AB on the wiring layer 3Al, the distance between the CDs, the distance between the GND pins-A, and the distance between the GND pins-C should be equal to each other. Thus, the current values of the new unit current sources 1a, 9a, 17a, and 25a can be made equal to the current values of the new unit current sources 33b, 41b, 49b, and 57b. Further, the current values of the new unit current sources 33a, 41a, 49a, and 57a can be made equal to the current values of the new unit current sources 1b, 9b, 17b, and 25b.
また、それぞれのグループから１つずつ電流源を取り出して加えることによって、何れの電流源を取り出してもその値は同一となる。例えば、新たな単位電流源１aと新たな単位電流源１bとの組み合わせによって各新たな単位電流源の電流を加える構成とした場合には、この新たな単位電流源１aと新たな単位電流源１bの組み合わせの電流を合成して得られる単位電流源セルの電流値と、新たな単位電流源９aと新たな単位電流源９bの組み合わせの電流を合成して得られる電流値電流を合成して得られる単位電流源セルの電流値と、新たな単位電流源１７aと新たな単位電流源１７bの組み合わせの電流を合成して得られる電流値電流を合成して得られる単位電流源セルの電流値と、新たな単位電流源２５aと新たな単位電流源２５bの組み合わせの電流を合成して得られる電流値電流を合成して得られる単位電流源セルの電流値とは全て等しくなる。 Further, by taking out one current source from each group and adding it, the value becomes the same regardless of which current source is taken out. For example, when the new unit current source 1a and the new unit current source 1b are combined to add the current of each new unit current source, the new unit current source 1a and the new unit current source 1b are combined. Obtained by synthesizing the current value of the unit current source cell obtained by synthesizing the combination of currents and the current value current obtained by synthesizing the current of the combination of the new unit current source 9a and the new unit current source 9b. Current value of the unit current source cell obtained, and current value of the unit current source cell obtained by synthesizing the current value current obtained by synthesizing the current of the combination of the new unit current source 17a and the new unit current source 17b. The current values of the unit current source cells obtained by synthesizing the current value current obtained by synthesizing the current of the combination of the new unit current source 25a and the new unit current source 25b are all equal.
同様にして、新たな単位電流源３３aと新たな単位電流源３３bの組み合わせで合成された単位電流源セルの電流値と、新たな単位電流源４１aと新たな単位電流源４１bの組み合わせで合成された単位電流源セルの電流値と、新たな単位電流源４９aと新たな単位電流源４９bの組み合わせで合成された単位電流源セルの電流値と、新たな単位電流源５７aと新たな単位電流源５７bの組み合わせで合成された単位電流源セルの電流値との各電流値についても全て等しくなる。 Similarly, the current value of the unit current source cell synthesized by the combination of the new unit current source 33a and the new unit current source 33b and the combination of the new unit current source 41a and the new unit current source 41b are synthesized. The current value of the unit current source cell, the current value of the unit current source cell synthesized by the combination of the new unit current source 49a and the new unit current source 49b, the new unit current source 57a and the new unit current source. The current values of the unit current source cells synthesized by the combination of 57b are all equal.
ところで新たな単位電流源３３bを含むグループと新たな単位電流源３３aを含むグループの電流源の電流値は、それぞれ新たな単位電流源１aを含むグループおよび新たな単位電流源１bを含むグループの電流源の電流値と等しいのであるから、結局、新たな単位電流源１aと新たな単位電流源１bの組み合わせで合成された単位電流源セルの電流値と新たな単位電流源３３aと新たな単位電流源３３bの組み合わせで合成された単位電流源セルの電流値は等しい。以上より、新たな単位電流源１aと新たな単位電流源１bの組み合わせにより構成した単位電流源セル、新たな単位電流源９aと新たな単位電流源９bの組み合わせにより構成した単位電流源セル、新たな単位電流源１７aと新たな単位電流源１７bの組み合わせにより構成した単位電流源セル、新たな単位電流源２５aと新たな単位電流源２５bの組み合わせにより構成した単位電流源セル、新たな単位電流源３３ｂと新たな単位電流源３３ａの組み合わせにより構成した単位電流源セル、新たな単位電流源４１bと新たな単位電流源４１aの組み合わせにより構成した単位電流源セル、新たな単位電流源４９bと新たな単位電流源４９aの組み合わせにより構成した単位電流源セル、および新たな単位電流源５７bと新たな単位電流源５７aの組み合わせでにより構成した単位電流源セルの各電流値は全て等しくなる。 By the way, the current values of the current source of the group including the new unit current source 33b and the current source of the group including the new unit current source 33a are the current values of the group including the new unit current source 1a and the group including the new unit current source 1b, respectively. As a result, the current value of the unit current source cell synthesized by the combination of the new unit current source 1a and the new unit current source 1b, the new unit current source 33a, and the new unit current are the same. The unit current source cells synthesized by the combination of the sources 33b have the same current value. As described above, a unit current source cell constituted by a combination of a new unit current source 1a and a new unit current source 1b, a unit current source cell constituted by a combination of a new unit current source 9a and a new unit current source 9b, a new Unit current source cell constituted by a combination of a new unit current source 17a and a new unit current source 17b, a unit current source cell constituted by a combination of a new unit current source 25a and a new unit current source 25b, and a new unit current source 33b and a new unit current source 33a, a unit current source cell constituted by a combination of a new unit current source 41a, a new unit current source 41b and a unit current source cell constituted by a combination of a new unit current source 41a, a new unit current source 49b and a new unit current source A unit current source cell constituted by a combination of unit current sources 49a, and a combination of a new unit current source 57b and a new unit current source 57a. All equal more current values of the configuration the unit current source cell.
ただし、図４には図２に示したバイアス電圧端子２０２（Ｖc）は示していない。バイアス電圧端子２０２（Ｖc）には各電流源の電流を設定するためにバイアス電圧が印加されるが、バイアス電圧端子２０２（Ｖc）は全ての電流源に共通な端子であるから、電流源を貫く配線層を構成することで構成することができ、グラウンドラインの配線層との競合を避けることができる。 However, FIG. 4 does not show the bias voltage terminal 202 (Vc) shown in FIG. A bias voltage is applied to the bias voltage terminal 202 (Vc) to set the current of each current source. Since the bias voltage terminal 202 (Vc) is a terminal common to all current sources, It can be configured by forming a wiring layer that penetrates, and competition with the wiring layer of the ground line can be avoided.
以上により、図４に示す構成によれば、グラウンド配線の配線抵抗の影響を受けること無く、同一の電流値をもつ複数の電流源を供給することができる。また、図４を用いて図７に示すマトリクス配列を実現するには、図４に示す層構造を図７のマトリクス配列の各列に用いれば良い。 As described above, according to the configuration shown in FIG. 4, a plurality of current sources having the same current value can be supplied without being affected by the wiring resistance of the ground wiring. In order to realize the matrix arrangement shown in FIG. 7 using FIG. 4, the layer structure shown in FIG. 4 may be used for each column of the matrix arrangement shown in FIG.
図５は、本発明による電流源回路による一実施例による電流値を示している。なお、この実施例では、ＣＭＯＳプロセスを用いて６３個の上位ビット電流源と８個の下位ビット電流源をマトリクス状に配置したＩＣを試作し、図５は６３個の上位ビット単位電流源の特性を示している。図では６３個の各電流値が理想的な単位電流源の電流値に対してどの位ずれているかを示す特性を示している。１つの単位電流源の電流は３００ μＡでその１/２５６＝１/２8、すなわち１.１７ μＡを１目盛りに目盛ったものである。 FIG. 5 shows current values according to an embodiment of the current source circuit according to the present invention. In this embodiment, an IC in which 63 upper bit current sources and 8 lower bit current sources are arranged in a matrix using a CMOS process is made as a prototype. FIG. 5 shows 63 upper bit unit current sources. The characteristics are shown. In the figure, there is shown a characteristic indicating how much each of the 63 current values is deviated from the ideal current value of the unit current source. Part One is a unit current source of the current 300 μA 1/256 = 1/ 2 8, that is, that a graduated scale 1.17 .mu.A to 1 scale.
図５において、実線は本発明の図４に示す構成を適用した場合である。ここでグラウンド配線の幅は１０μｍに設定している。一方、破線は図７および図８に示す従来の手法を適用した場合の特性であり、グラウンド配線の幅は６０μｍに設定している。 In FIG. 5, the solid line represents the case where the configuration shown in FIG. 4 of the present invention is applied. Here, the width of the ground wiring is set to 10 μm. On the other hand, the broken line is a characteristic when the conventional method shown in FIGS. 7 and 8 is applied, and the width of the ground wiring is set to 60 μm.
本発明の構成では、電流源を２分する構成により配線幅が２倍となることを考慮すると、従来の手法に対し等価的な配線幅は３分の１である。これは本発明の図２、図３に示す構成のグラウンドラインの抵抗は、図７および図８の構成と比較しておおよそ３倍であることを示すものである。 In the configuration of the present invention, considering that the wiring width is doubled by the configuration in which the current source is divided into two, the equivalent wiring width to the conventional method is one third. This indicates that the resistance of the ground line of the configuration shown in FIGS. 2 and 3 of the present invention is approximately three times that of the configurations of FIGS.
図５において、電流源の誤差は破線で示す従来の手法の場合は＋１.５〜−２.５目盛り程度の範囲であるのに対して、実線で示す本発明の構成の場合にはディジタルコード63でわずかに１を越えている以外は±０.５目盛り程度であって、従来の手法の場合と比較して明らかに小さく、本発明の効果が確認される。 In FIG. 5, the current source error is in the range of about +1.5 to -2.5 scale in the case of the conventional method indicated by the broken line, whereas in the case of the configuration of the present invention indicated by the solid line, the digital code is used. Except for slightly exceeding 1 in 63, the scale is about ± 0.5, which is clearly smaller than that of the conventional method, confirming the effect of the present invention.
なお、上記の構成では、マトリクス配列を形成する単位電流源を８個等の２のべき乗で表されるような２個を単位とする構成例によって説明しているが、単位電流源の個数はこれに限られるものではない。例えば、単位電流源を９個とする構成にも適応することができる。この構成では、例えば、３個を単位とする単位電流源を１／３に電流値を有する３つの電流源に分けて新たな単位電流源を形成し、これら新たな単位電流源について３個を単位として階層状にグループ化し、各階層のグループから電流源を選択して合成する構成とすることによって、等しい電流を供給する複数の単位電流源セルを構成することができる。 In the above configuration, the unit current sources forming the matrix array are described as a configuration example in which the unit current sources are expressed in units of 2 such as 8 which are expressed by powers of 2. However, the number of unit current sources is as follows. It is not limited to this. For example, the present invention can be applied to a configuration having nine unit current sources. In this configuration, for example, a unit current source in units of three is divided into three current sources each having a current value of 1/3 to form a new unit current source, and three of these new unit current sources are divided into three. A plurality of unit current source cells that supply an equal current can be configured by grouping in units as units and selecting and synthesizing current sources from the groups in each layer.
本発明は、ＬＳＩ上に構成する大型で高精細なグラフィクス端末用ディジタル・アナログ変換器あるいは、計測器などで実現される、任意波形発生器におけるディジタル・アナログ変換器に適用することが出来る。 The present invention can be applied to a large-scale, high-definition digital / analog converter for a graphics terminal configured on an LSI or a digital-analog converter in an arbitrary waveform generator realized by a measuring instrument or the like.
１，９，１７，２５，３３，４１，４９，５７ 電流源
１a,１b、９a,９b，１７a,１７b，２５a,２５b，３３a,３３b，４１a,４１b，４９a,４９b，５７a,５７b ２分した電流源
３０ 上位６ビット用電流源および電流源スイッチ
７０ 単位電流源
７０ａ 第１出力端子
７０ｂ 第２出力端子
７０ｃ 制御端子
７１ 基準電圧源
７２ スイッチ
７３ 出力部
７４，７４Ａ，７４Ｂ 電流源ブロック
９０ 下位８ビット用電流源および電流源スイッチ
１００ Ｒ・２Ｒラダー抵抗網
１１０ アナログ信号出力端子
２００ グラウンドの配線抵抗
２０１ グラウンドピン
２０２ バイアス電圧
２０３ 電流源トランジスタ
２１０ 第１層アルミ二ウム配線層
２２０ 第２層アルミ二ウム配線層
２３０ 第３層アルミ二ウム配線層
２５１ 始点Ａ
２５２ 始点Ｂ
２５３ 始点Ｃ
２５４ 始点Ｄ
ＩＡ，ＩＡ１，ＩＡ２ 電流
Ｉ１−Ｉ６３ 上位６ビット用電流源
ＩＬ１−ＩＬ８ 下位８ビット用電流源
ＳＷ１−ＳＷ６３ 上位６ビット用電流源スイッチ
ＳＷＬ１−ＳＷＬ８ 下位８ビット用電流源および電流源スイッチ
ＲＧ 配線抵抗
ＧＮＤ グラウンド
1, 9, 17, 25, 33, 41, 49, 57 Current sources 1a, 1b, 9a, 9b, 17a, 17b, 25a, 25b, 33a, 33b, 41a, 41b, 49a, 49b, 57a, 57b 2 minutes Current source 30 Upper 6-bit current source and current source switch 70 Unit current source 70a First output terminal 70b Second output terminal 70c Control terminal 71 Reference voltage source 72 Switch 73 Output unit 74, 74A, 74B Current source block 90 Lower 8-bit current source and current source switch 100 R / 2R ladder resistor network 110 Analog signal output terminal 200 Ground wiring resistance 201 Ground pin 202 Bias voltage 203 Current source transistor 210 First layer aluminum wiring layer 220 Second layer aluminum Nium wiring layer 230 Third layer aluminum wiring layer 251 Start point A
252 Starting point B
253 Starting point C
254 Starting point D
IA, IA1, IA2 Current I1-I63 Upper 6-bit current source IL1-IL8 Lower 8-bit current source SW1-SW63 Upper 6-bit current source switch SWL1-SWL8 Lower 8-bit current source and current source switch RG Wiring resistance GND Ground
Claims (4)
前記各単位電流源は、第１の出力端子、第２の出力端子、および制御端子を有し、
前記第１の出力端子を、入力信号に応じて開閉動作を行うスイッチを介して出力部に接続し、
前記第２の出力端子を基準電圧源に接続し、
前記制御端子にバイアス電圧を印加する構成とし、
前記マトリクス状配列において、複数の単位電流源をグループ化して電流源ブロックを形成し、
同じグループの電流源ブロック内に含まれる単位電流源の第２の出力端子を木構造かつ等長配線として接続し、
異なるグループの電流源ブロック間において、各グループの木構造の始点どうしを接続して前記基準電圧源に接続することを特徴とする、電流源回路。 A current source circuit comprising a plurality of unit current sources arranged in a matrix,
Each unit current source has a first output terminal, a second output terminal, and a control terminal,
The first output terminal is connected to the output unit via a switch that opens and closes according to an input signal,
Connecting the second output terminal to a reference voltage source;
The bias voltage is applied to the control terminal.
In the matrix arrangement, a plurality of unit current sources are grouped to form a current source block,
Connect the second output terminal of the unit current source included in the current source block of the same group as a tree structure and an equal length wiring,
A current source circuit characterized in that between the current source blocks of different groups, the tree structure starting points of the groups are connected to each other and connected to the reference voltage source.
互いに異なるグループの電流源ブロックからそれぞれ１個の単位電流源を選択し、当該選択された単位電流源を互いに接続して１個の新たな単位電流源セルを形成することを特徴とする、電流源回路。 The grouped current source block of claim 1,
One unit current source is selected from each of current source blocks of different groups and the selected unit current sources are connected to each other to form one new unit current source cell. Source circuit.
前記各グループの電流源ブロックは、木構造の始点から等しい順位にある枝部を同じ層内において等長の配線で形成し、
木構造の節部を隣接する層間で接続することによって、前記木構造の配線を層構造とすることを特徴とする、電流源回路。 In the grouped current source block according to claim 1 or 2,
The current source blocks of each group are formed with equal-length wiring in the same layer with branches that are in equal order from the starting point of the tree structure,
A current source circuit, wherein a tree structure wiring is made into a layer structure by connecting nodes of a tree structure between adjacent layers.
前記各単位電流源に接続されるスイッチは、２進数で与えられる入力ディジタル値を１０進数表現で表される数に変換した分の数だけオンとし、前記出力部から前記入力ディジタル値をアナログ変換した電圧値を出力することを特徴とするディジタル・アナログ変換器。 A current source circuit according to any one of claims 1 to 3,
The switch connected to each unit current source is turned on for the number of times the input digital value given in binary is converted into a number expressed in decimal notation, and the input digital value is converted from the output unit into analog A digital-to-analog converter, characterized in that the output voltage value is output.
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