JP2008227237A - Semiconductor device - Google Patents

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隆司 鈴木
Masayasu Ishiko
雅康 石子
Jun Saito
順 斎藤
Takeshi Nishiwaki
剛 西脇
Hirokazu Saito
広和 斎藤
Toyokazu Onishi
豊和 大西
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Abstract

<P>PROBLEM TO BE SOLVED: To improve dynamic characteristics of a semiconductor device. <P>SOLUTION: The semiconductor device 10 is divided into a center region 10A where an IGBT is incorporated, and a terminal region 10B formed around the center region 10A. The semiconductor device 10 comprises: an n<SP>-</SP>-type drift region 26 that is continuous from the center region 10A to the terminal region 10B; a p-type body region 52 formed on the drift region 26 of the center region 10A; a p-type resurf layer 42 formed on the drift region 26 of the terminal region 10B; and an n-type semiconductor region 44 formed in the resurf layer 42. The semiconductor region 44 contains impurities higher in intensity than that of the drift region 26. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置に関する。本発明は特に、終端領域にリサーフ層が設けられている半導体装置に関する。   The present invention relates to a semiconductor device. The present invention particularly relates to a semiconductor device in which a RESURF layer is provided in a termination region.

半導体装置は、回路素子が作り込まれている中心領域と、その中心領域の周囲に設けられている終端領域に区画されている。回路素子には、IGBT（Insulated Gate Bipolar Transistor）、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）、ダイオードなどが用いられることが多い。終端領域は、中心領域の周囲を一巡しており、回路素子が非導通状態のときに中心領域から終端領域の周縁に向けて空乏層を伸展させるための終端構造を備えている。終端構造は、回路素子に加わる電圧を横方向で負担しており、半導体装置の耐圧を向上させるために必要とされている。終端構造には、リサーフ層が広く用いられている。
この種の半導体装置は、特許文献１に記載されている。 The semiconductor device is partitioned into a central region in which circuit elements are formed and a termination region provided around the central region. As the circuit element, an IGBT (Insulated Gate Bipolar Transistor), a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), a diode or the like is often used. The termination region makes a round around the central region and includes a termination structure for extending a depletion layer from the central region toward the periphery of the termination region when the circuit element is in a non-conductive state. The termination structure bears the voltage applied to the circuit element in the lateral direction, and is required to improve the breakdown voltage of the semiconductor device. A RESURF layer is widely used for the termination structure.
This type of semiconductor device is described in Patent Document 1.

特開平３−９４４６９号公報JP-A-3-94469

この種の半導体装置では、半導体装置がオンからオフに切換わるまでの過渡期間（以下、ターンオフする過渡期間という）の特性を改善する技術が望まれている。このターンオフする過渡期間の特性（ダイナミック特性という）は、キャリアの挙動に支配されている。
半導体装置がオフしているときは、空乏層がリサーフ層の周縁を越えて終端領域の広い範囲に広がっている。この種の半導体装置では、リサーフ層の周縁のコーナー部で電界が集中し易い。このため、半導体装置がターンオフする過渡期間において、高いサージ電圧が半導体装置に加わると、リサーフ層のコーナー部の電界が強くなる。このため、半導体装置がターンオフする過渡期間では、リサーフ層のコーナー部でアバランシェ現象が発生し、リサーフ層のコーナー部で多量のキャリアが発生する。これにより、終端領域のチャージバランスが大きく崩れ、空乏層が中心領域側に向けて収縮する。この結果、半導体装置がターンオフする過渡期間では、半導体装置の耐圧が急激に変動する。 In this type of semiconductor device, there is a demand for a technique for improving characteristics of a transition period (hereinafter referred to as a transient period during which the semiconductor device is turned off) until the semiconductor device is switched from on to off. The characteristics of the transition period during which the turn-off occurs (called dynamic characteristics) are governed by the behavior of the carrier.
When the semiconductor device is off, the depletion layer extends beyond the periphery of the RESURF layer over a wide area of the termination region. In this type of semiconductor device, the electric field tends to concentrate at the corners of the periphery of the RESURF layer. For this reason, when a high surge voltage is applied to the semiconductor device during the transition period in which the semiconductor device is turned off, the electric field at the corner portion of the RESURF layer becomes strong. For this reason, during the transition period in which the semiconductor device is turned off, an avalanche phenomenon occurs at the corner portion of the RESURF layer, and a large amount of carriers are generated at the corner portion of the RESURF layer. As a result, the charge balance of the termination region is greatly lost, and the depletion layer contracts toward the central region. As a result, the withstand voltage of the semiconductor device changes abruptly during the transition period in which the semiconductor device is turned off.

この様子を図５に示す。半導体装置に加わる印加電圧が大きくなると、図中１Ａにおいて、リサーフ層のコーナー部でアバランシェ現象が発生する。アバランシェ現象が発生すると、アバランシェ電流が増加し、終端領域のチャージバランスが大きく崩れ、空乏層が中心領域側に向けて収縮する。図中１Ｂに示すように、空乏層が急激に収縮することによって、半導体装置の耐圧が急激に低下する（図中１Ｃ）。
なお、場合によっては、アバランシェ現象が発生してチャージバランスが崩れると、半導体装置の耐圧が急激に増加することもあり得る。いずれの場合も、ターンオフする過渡期間において、半導体装置の耐圧が変動することによって半導体装置のダイナミック特性が不安定になってしまう。 This is shown in FIG. When the applied voltage applied to the semiconductor device increases, an avalanche phenomenon occurs at the corner of the RESURF layer at 1A in the figure. When the avalanche phenomenon occurs, the avalanche current increases, the charge balance of the termination region is greatly collapsed, and the depletion layer contracts toward the central region side. As shown in FIG. 1B, when the depletion layer contracts rapidly, the breakdown voltage of the semiconductor device decreases rapidly (1C in the figure).
In some cases, when the avalanche phenomenon occurs and the charge balance is lost, the breakdown voltage of the semiconductor device may increase rapidly. In either case, the dynamic characteristics of the semiconductor device become unstable due to fluctuations in the breakdown voltage of the semiconductor device during the transient period in which the semiconductor device is turned off.

半導体装置の耐圧を向上させるためには、ドリフト領域の不純物濃度を薄く調整するのが望ましい。しかし、ドリフト領域の不純物濃度を薄く調整すると、前記したように、アバランシェ現象が発生したときのチャージバランスの崩れが大きく、半導体装置がターンオフする過渡期間の耐圧変動が大きくなってしまう。このため、半導体装置のダイナミック特性が不安定になってしまう。
本発明は、安定したダイナミック特性を備えた半導体装置を提供することを目的としている。 In order to improve the breakdown voltage of the semiconductor device, it is desirable to adjust the impurity concentration in the drift region to be thin. However, when the impurity concentration in the drift region is adjusted to be thin, as described above, the charge balance is largely lost when the avalanche phenomenon occurs, and the voltage fluctuation in the transient period during which the semiconductor device is turned off increases. For this reason, the dynamic characteristics of the semiconductor device become unstable.
An object of the present invention is to provide a semiconductor device having stable dynamic characteristics.

本明細書で開示される技術は、リサーフ層内にリサーフ層とは反対導電型の半導体領域が設けられていることを特徴とする。さらに、この半導体領域は、不純物濃度が濃く調整されていることを特徴としている。このため、リサーフ層のコーナー部でアバランシェ現象が発生したとしても、チャージバランスの崩れが相対的に小さく抑えられる。このため、空乏層の急激な変動が抑えられ、半導体装置の耐圧変動が小さくなる。この結果、半導体装置は、安定したダイナミック特性を得ることができる。   The technique disclosed in this specification is characterized in that a semiconductor region having a conductivity type opposite to the RESURF layer is provided in the RESURF layer. Further, this semiconductor region is characterized in that the impurity concentration is adjusted to be high. For this reason, even if an avalanche phenomenon occurs in the corner portion of the RESURF layer, the charge balance can be kept relatively small. For this reason, the rapid fluctuation of the depletion layer is suppressed, and the breakdown voltage fluctuation of the semiconductor device is reduced. As a result, the semiconductor device can obtain stable dynamic characteristics.

即ち、本明細書で開示される半導体装置は、回路素子が作り込まれている中心領域と、その中心領域の周囲に設けられている終端領域に区画されている。半導体装置は、中心領域から終端領域に亘って連続しており、第１導電型の不純物を含んでいる第１半導体領域を備えている。半導体装置はさらに、中心領域の第１半導体領域上に設けられており、第２導電型の不純物を含んでいる第２半導体領域を備えている。半導体装置はさらに、終端領域の第１半導体領域上に設けられており、一方の側面が第２半導体領域の側面に接しており、第２導電型の不純物を第２半導体領域よりも低濃度に含んでいるリサーフ層を備えている。半導体装置はさらに、そのリサーフ層内に設けられており、第１導電型の不純物を第１半導体領域よりも高濃度に含んでいる第３半導体領域を備えている。
上記の形態の半導体装置は、リサーフ層内に第３半導体領域が設けられている。第３半導体領域は、第１半導体領域よりも不純物濃度が濃く調整されている。このため、リサーフ層のコーナー部でアバランシェ現象が発生したとしても、第１半導体領域とリサーフ層の間のチャージバランスの崩れが、第３半導体領域が存在することによって相対的に小さく抑えられる。このため、空乏層の急激な変動が抑えられ、半導体装置の耐圧変動が小さくなる。この結果、半導体装置は、安定したダイナミック特性を得ることができる。 In other words, the semiconductor device disclosed in this specification is divided into a central region in which circuit elements are formed and a termination region provided around the central region. The semiconductor device includes a first semiconductor region that is continuous from the center region to the termination region and contains an impurity of the first conductivity type. The semiconductor device further includes a second semiconductor region that is provided on the first semiconductor region in the central region and contains an impurity of the second conductivity type. The semiconductor device is further provided on the first semiconductor region of the termination region, and one side surface is in contact with the side surface of the second semiconductor region, and the second conductivity type impurity is less concentrated than the second semiconductor region. It has a RESURF layer that contains it. The semiconductor device further includes a third semiconductor region which is provided in the RESURF layer and contains a first conductivity type impurity at a higher concentration than the first semiconductor region.
In the semiconductor device of the above aspect, the third semiconductor region is provided in the RESURF layer. The third semiconductor region is adjusted to have a higher impurity concentration than the first semiconductor region. For this reason, even if an avalanche phenomenon occurs in the corner portion of the RESURF layer, the collapse of the charge balance between the first semiconductor region and the RESURF layer can be suppressed to be relatively small due to the presence of the third semiconductor region. For this reason, the rapid fluctuation of the depletion layer is suppressed, and the breakdown voltage fluctuation of the semiconductor device is reduced. As a result, the semiconductor device can obtain stable dynamic characteristics.

本明細書で開示される半導体装置では、第３半導体領域が、リサーフ層の上面と下面の間の所定深さに位置している面内を延びていることが好ましい。
この形態によると、第３半導体領域は、リサーフ層内を横方向に沿って設けられているので、第１半導体領域とリサーフ層の間のチャージバランスの崩れを良好に抑えることができる。 In the semiconductor device disclosed in this specification, the third semiconductor region preferably extends in a plane located at a predetermined depth between the upper surface and the lower surface of the RESURF layer.
According to this embodiment, since the third semiconductor region is provided in the RESURF layer along the lateral direction, the charge balance between the first semiconductor region and the RESURF layer can be satisfactorily suppressed.

本明細書で開示される半導体装置では、第３半導体領域が、リサーフ層の一方の側面から他方の側面まで延びていることが好ましい。
この形態によると、第３半導体領域は、リサーフ層の全体に亘って横方向に沿って設けられているので、リサーフ層の全体に亘って第１半導体領域とリサーフ層の間のチャージバランスの崩れを良好に抑えることができる。 In the semiconductor device disclosed in this specification, the third semiconductor region preferably extends from one side surface of the RESURF layer to the other side surface.
According to this embodiment, since the third semiconductor region is provided along the lateral direction over the entire RESURF layer, the charge balance between the first semiconductor region and the RESURF layer is lost over the entire RESURF layer. Can be suppressed satisfactorily.

本明細書で開示される半導体装置では、リサーフ層の不純物濃度が、中心領域側から反中心領域側に向けて減少していることが好ましい。リサーフ層の不純物濃度は、連続的に減少していてもよく、多段的に減少していてもよい。
この形態によると、リサーフ層のコーナー部での電界集中が緩和される。このため、高耐圧な半導体装置を得ることができる。 In the semiconductor device disclosed in this specification, it is preferable that the impurity concentration of the RESURF layer decreases from the center region side toward the anti-center region side. The impurity concentration of the RESURF layer may decrease continuously or may decrease in multiple stages.
According to this embodiment, the electric field concentration at the corner portion of the RESURF layer is alleviated. For this reason, a high breakdown voltage semiconductor device can be obtained.

リサーフ層の不純物濃度が中心領域側から反中心領域側に向けて減少している場合、第３半導体領域の不純物濃度は、中心領域側から反中心領域側に向けて増加していることが好ましい。第３半導体領域の不純物濃度は、連続的に増加していてもよく、多段的に増加していてもよい。
この形態によると、半導体装置の耐圧変動が極めて小さくなることが本発明者らの検討によって確認されている。 When the impurity concentration of the RESURF layer decreases from the center region side toward the anti-center region side, the impurity concentration of the third semiconductor region preferably increases from the center region side toward the anti-center region side. . The impurity concentration of the third semiconductor region may increase continuously or may increase in multiple stages.
According to this embodiment, it has been confirmed by the inventors that the withstand voltage fluctuation of the semiconductor device is extremely small.

本明細書で開示される半導体装置はさらに、第４半導体領域と表面電極とキャリア蓄積層を備えていてもよい。第４半導体領域は、第２半導体領域によって前記第１半導体領域から隔てられており、第１導電型の不純物を含んでいる。表面電極は、第４半導体領域に電気的に接続されている。キャリア蓄積層は、第２半導体領域によって第１半導体領域及び第４半導体領域から隔てられており、第１導電型の不純物を含んでいる。この場合、キャリア蓄積層と第３半導体領域は、同一面内に設けられていることが好ましい。
キャリア蓄積層は、中心領域において、第２半導体領域内にキャリアを蓄積することによってオン電圧を低減するために設けられている。上記の形態の半導体装置では、このキャリア蓄積層と第３半導体領域が同一面内に設けられている。即ち、キャリア蓄積層と第３半導体領域が同一の製造工程を利用して作製されている。上記の半導体装置は、製造工程数の増加を抑えながら、キャリア蓄積層と第３半導体領域を同時に作製することに適した形態を有している。 The semiconductor device disclosed in this specification may further include a fourth semiconductor region, a surface electrode, and a carrier storage layer. The fourth semiconductor region is separated from the first semiconductor region by the second semiconductor region, and includes a first conductivity type impurity. The surface electrode is electrically connected to the fourth semiconductor region. The carrier storage layer is separated from the first semiconductor region and the fourth semiconductor region by the second semiconductor region, and includes a first conductivity type impurity. In this case, it is preferable that the carrier accumulation layer and the third semiconductor region are provided in the same plane.
The carrier storage layer is provided in the central region in order to reduce the on-voltage by storing carriers in the second semiconductor region. In the semiconductor device of the above aspect, the carrier storage layer and the third semiconductor region are provided in the same plane. That is, the carrier accumulation layer and the third semiconductor region are manufactured using the same manufacturing process. The semiconductor device has a form suitable for simultaneously manufacturing the carrier storage layer and the third semiconductor region while suppressing an increase in the number of manufacturing steps.

本明細書で開示される半導体装置によると、ターンオフする過渡期間の耐圧変動が抑えられ、安定したダイナミック特性を実現することができる。   According to the semiconductor device disclosed in this specification, it is possible to suppress a fluctuation in breakdown voltage during a transient period in which the semiconductor device is turned off, and to realize stable dynamic characteristics.

本発明の好ましい特徴を列記する。
（第１特徴） 回路素子には、IGBT、MISFET、MOSFET、ダイオード、SIT、UMOSFET等を用いるのが好ましい。
（第２特徴） リサーフ層の不純物濃度は、中心領域側から反中心領域側に向けて減少している。第３半導体領域の不純物濃度は、中心領域側から反中心領域側に向けて増加している。
（第３特徴） 第２特徴において、第３半導体領域は、イオン注入技術を利用して、不純物濃度が中心領域側から反中心領域側に向けて減少しているリサーフ層内に形成される。このとき、第３半導体領域を形成するためのドーズ量は、中心領域側から反中心領域側に向けて一定である。しかし、第３半導体領域の不純物の一部は、リサーフ層の不純物によって相殺されるので、形成される第３半導体領域の不純物濃度は、中心領域側から反中心領域側に向けて増加している。 Preferred features of the invention are listed.
(First Feature) It is preferable to use IGBT, MISFET, MOSFET, diode, SIT, UMOSFET or the like as the circuit element.
(Second Feature) The impurity concentration of the RESURF layer decreases from the center region side toward the anti-center region side. The impurity concentration of the third semiconductor region increases from the center region side toward the anti-center region side.
(Third Feature) In the second feature, the third semiconductor region is formed in the RESURF layer in which the impurity concentration decreases from the center region side to the anti-center region side by using an ion implantation technique. At this time, the dose for forming the third semiconductor region is constant from the central region side to the anti-central region side. However, since some of the impurities in the third semiconductor region are offset by the impurities in the RESURF layer, the impurity concentration of the formed third semiconductor region increases from the center region side toward the anti-center region side. .

以下、図面を参照して実施例を説明する。以下の実施例では、半導体材料にシリコンが用いられた例を説明するが、その例に代えて、炭化シリコン、ガリウムヒ素、窒化ガリウム等の半導体材料を用いてもよい。   Hereinafter, embodiments will be described with reference to the drawings. In the following embodiments, an example in which silicon is used as a semiconductor material will be described. However, a semiconductor material such as silicon carbide, gallium arsenide, or gallium nitride may be used instead.

（第１実施例）
図１に、半導体装置１０の要部縦断面図を模式的に示す。半導体装置１０は、縦型のn型IGBT（Insulated Gate Bipolar Transistor：回路素子の一例）が作り込まれている中心領域１０Ａと、その中心領域１０Ａの周囲に設けられている終端領域１０Ｂに区画されている。中心領域１０Ａは、半導体基板２１の中心側に配置されている。終端領域１０Ｂは、中心領域１０Ａの周囲を一巡して配置されている。中心領域１０Ａに作り込まれている縦型のn型IGBTは、電流のオン・オフを経時的に切替えるための構造である。終端領域１０Ｂは、縦型のn型IGBTに加わる電圧を横方向で負担している。図１は、中心領域１０Ａと終端領域１０Ｂの境界部分を示している。 (First embodiment)
FIG. 1 schematically shows a longitudinal sectional view of a main part of the semiconductor device 10. The semiconductor device 10 is partitioned into a central region 10A in which a vertical n-type IGBT (Insulated Gate Bipolar Transistor: an example of a circuit element) is formed, and a termination region 10B provided around the central region 10A. ing. The center region 10 </ b> A is disposed on the center side of the semiconductor substrate 21. The termination region 10B is arranged around the center region 10A. The vertical n-type IGBT built in the center region 10A has a structure for switching on / off of current over time. Termination region 10B bears the voltage applied to the vertical n-type IGBT in the horizontal direction. FIG. 1 shows a boundary portion between the center region 10A and the termination region 10B.

半導体装置１０は、半導体基板２１の裏面に形成されているコレクタ電極２２を備えている。コレクタ電極２２には、アルミニウムが用いられている。半導体装置１０はさらに、ｐ＋型のコレクタ領域２３と、ｎ＋型のバッファ領域２４と、ｎ−型のドリフト領域２６（第１半導体領域の一例）を備えている。コレクタ領域２３、バッファ領域２４及びドリフト領域２６は、半導体基板２１内に形成されている。コレクタ領域２３、バッファ領域２４及びドリフト領域２６は、中心領域１０Ａから終端領域１０Ｂに亘って連続して形成されている。コレクタ領域２３の不純物には、ボロンが用いられている。バッファ領域２４とドリフト領域２６の不純物には、リンが用いられている。 The semiconductor device 10 includes a collector electrode 22 formed on the back surface of the semiconductor substrate 21. Aluminum is used for the collector electrode 22. The semiconductor device 10 further includes a p + type collector region 23, an n + type buffer region 24, and an n − type drift region 26 (an example of a first semiconductor region). The collector region 23, the buffer region 24 and the drift region 26 are formed in the semiconductor substrate 21. The collector region 23, the buffer region 24, and the drift region 26 are formed continuously from the central region 10A to the termination region 10B. Boron is used as an impurity in the collector region 23. Phosphorus is used as an impurity in the buffer region 24 and the drift region 26.

終端領域１０Ｂは、ｐ型のリサーフ層４２と、ｎ＋型のチャネルストッパ領域３２を備えている。
リサーフ層４２は、終端領域１０Ｂのドリフト領域２６上の一部に形成されている。リサーフ層４２の一方の側面は、ボディ領域５２の側面に接している。リサーフ層４２の他方の側面は、チャネルストッパ領域３２から離反している。リサーフ層４２とチャネルストッパ領域３２は、ドリフト領域２６によって隔てられている。リサーフ層４２は、平面視したときに、終端領域１０Ｂに沿って中心領域１０Ａの周囲を一巡して設けられている。リサーフ層４２の不純物濃度は、ボディ領域２７の不純物濃度よりも薄い。リサーフ層４２は、中心領域１０Ａのn型IGBTがオフしたときに、中心領域１０Ａから終端領域１０Ｂの周縁に向けて空乏層を伸展させる。リサーフ層４２の不純物には、ボロンが用いられている。 The termination region 10B includes a p-type RESURF layer 42 and an n + -type channel stopper region 32.
The RESURF layer 42 is formed on part of the drift region 26 in the termination region 10B. One side surface of the RESURF layer 42 is in contact with the side surface of the body region 52. The other side surface of the RESURF layer 42 is separated from the channel stopper region 32. The RESURF layer 42 and the channel stopper region 32 are separated by the drift region 26. The RESURF layer 42 is provided around the center region 10A along the termination region 10B when viewed in plan. The impurity concentration of the RESURF layer 42 is lower than the impurity concentration of the body region 27. The RESURF layer 42 extends the depletion layer from the center region 10A toward the periphery of the termination region 10B when the n-type IGBT in the center region 10A is turned off. Boron is used as the impurity of the RESURF layer 42.

チャネルストッパ領域３２は、終端領域１０Ｂの周縁のドリフト領域２６上に設けられている。チャネルストッパ領域３２は、平面視したときに、終端領域１０Ｂの周縁に沿って中心領域１０Ａの周囲を一巡している。チャネルストッパ領域３２は、チャネルストッパ電極３４に電気的に接続されている。チャネルストッパ電極３４は、コレクタ電極２２と同電位に固定されている。チャネルストッパ領域３２は、終端領域１０Ｂのドリフト領域２６の電位を安定させている。チャネルストッパ領域３２の不純物には、リンが用いられている。   The channel stopper region 32 is provided on the drift region 26 at the periphery of the termination region 10B. The channel stopper region 32 makes a round around the center region 10A along the periphery of the termination region 10B when viewed in plan. The channel stopper region 32 is electrically connected to the channel stopper electrode 34. The channel stopper electrode 34 is fixed at the same potential as the collector electrode 22. The channel stopper region 32 stabilizes the potential of the drift region 26 in the termination region 10B. Phosphorus is used as the impurity of the channel stopper region 32.

中心領域１０Ａは、ｐ型のボディ領域５２（第２半導体領域の一例）と、ｐ＋型のボディコンタクト領域５３と、ｎ＋型のエミッタ領域５４（第４半導体領域の一例）と、酸化シリコンのゲート絶縁膜５５と、ポリシリコンのトレンチゲート電極５６と、アルミニウムのエミッタ電極５７を備えている。
ボディ領域５２は、中心領域１０Ａのドリフト領域２６上に設けられており、中心領域１０Ａの全範囲に亘って設けられている。ボディコンタクト領域５３は、ボディ領域５２よりも不純物濃度が濃く調整されており、エミッタ電極５７に電気的に接続されている。エミッタ領域５４は、ボディ領域５２によってドリフト領域２６から隔てられており、エミッタ電極５７に電気的に接続されている。トレンチゲート電極５６は、半導体基板２１の表面から深部に向けて伸びており、ドリフト領域２６とエミッタ領域５４を隔てているボディ領域５２にゲート絶縁膜５５を介して対向している。ボディ領域５２とボディコンタクト領域５３の不純物には、ボロンが用いられている。エミッタ領域５４の不純物には、リンが用いられている。 The central region 10A includes a p-type body region 52 (an example of a second semiconductor region), a p + -type body contact region 53, an n + -type emitter region 54 (an example of a fourth semiconductor region), and silicon oxide. , A polysilicon trench gate electrode 56, and an aluminum emitter electrode 57.
The body region 52 is provided on the drift region 26 of the central region 10A, and is provided over the entire range of the central region 10A. The body contact region 53 is adjusted to have a higher impurity concentration than the body region 52 and is electrically connected to the emitter electrode 57. The emitter region 54 is separated from the drift region 26 by the body region 52, and is electrically connected to the emitter electrode 57. The trench gate electrode 56 extends from the surface of the semiconductor substrate 21 toward the deep portion, and faces the body region 52 that separates the drift region 26 and the emitter region 54 via the gate insulating film 55. Boron is used as an impurity in the body region 52 and the body contact region 53. Phosphorus is used as an impurity in the emitter region 54.

半導体装置１０はさらに、終端領域１０Ｂの半導体基板２１上に形成されている酸化シリコンのフィールド酸化膜３６と、半導体基板２１の表面を覆っている保護膜３８を備えている。フィールド酸化膜３６の厚みは約1μm以上である。フィールド酸化膜３６の表面の一部には、ソース電極５７の一部が張り出しており、フィールドプレート電極を構成している。保護膜３８の材料には、プラズマ絶縁膜が用いられている。保護膜３８は、半導体装置１０を機械的応力、不純物の侵入、湿気などから保護するために設けられている。   The semiconductor device 10 further includes a silicon oxide field oxide film 36 formed on the semiconductor substrate 21 in the termination region 10 </ b> B, and a protective film 38 covering the surface of the semiconductor substrate 21. The thickness of the field oxide film 36 is about 1 μm or more. A part of the source electrode 57 protrudes from a part of the surface of the field oxide film 36 to constitute a field plate electrode. A plasma insulating film is used as the material of the protective film 38. The protective film 38 is provided to protect the semiconductor device 10 from mechanical stress, impurity intrusion, moisture, and the like.

半導体装置１０はさらに、中心領域１０Ａのボディ領域５２内に設けられているｎ型のキャリア蓄積層５８と、終端領域１０Ｂのリサーフ層４２内に設けられているｎ型の半導体領域４４（第３半導体領域の一例）を備えている。
キャリア蓄積層５８は、ボディ領域５２によってドリフト領域２６及びソース領域５４から隔てられている。キャリア蓄積層５８は、ボディ領域５２の所定深さに位置する面内を延びている。キャリア蓄積層５８は、中心領域１０Ａの全体に亘って設けられている。キャリア蓄積層５８は、ボディ領域５２内において正孔に対するエネルギー障壁を形成し、ボディ領域５２内の正孔濃度を上昇させ、半導体装置１０のオン電圧を低減することができる。なお、キャリア蓄積層５８に係る技術は、例えば、本出願人が出願した国際公開番号ＷＯ２００５／１０９５２１に詳しく記載されている。
半導体領域４４は、リサーフ層４２の上面と下面の間の所定深さに位置している面内を延びている。半導体領域４４は、リサーフ層４２の一方の側面から他方の側面まで延びており、一方の側面でキャリア蓄積層５８に接しており、他方の側面でドリフト領域２６に接している。半導体領域４４の不純物濃度は、ドリフト領域２６の不純物濃度よりも濃く調整されている。半導体領域４４の不純物濃度は、ドリフト領域２６の不純物濃度よりも１桁〜２桁程度濃く調整されているのが好ましい。
キャリア蓄積層５８と半導体層４４は、同一面内に設けられている。したがって、キャリア蓄積層５８と半導体層４４は、同一の製造工程を利用して同時に作製することができる。なお、キャリア蓄積層５８と半導体層４４を作製するときに、マスクの開口率を変えることによって、キャリア蓄積層５８の不純物濃度と半導体層４４の不純物濃度を異なるようにしてもよい。 The semiconductor device 10 further includes an n-type carrier storage layer 58 provided in the body region 52 of the central region 10A and an n-type semiconductor region 44 (third) provided in the resurf layer 42 of the termination region 10B. An example of a semiconductor region).
The carrier storage layer 58 is separated from the drift region 26 and the source region 54 by the body region 52. The carrier accumulation layer 58 extends in a plane located at a predetermined depth of the body region 52. The carrier storage layer 58 is provided over the entire central region 10A. The carrier storage layer 58 can form an energy barrier against holes in the body region 52, increase the hole concentration in the body region 52, and reduce the on-voltage of the semiconductor device 10. The technique related to the carrier storage layer 58 is described in detail in, for example, International Publication No. WO2005 / 109521 filed by the present applicant.
The semiconductor region 44 extends in a plane located at a predetermined depth between the upper surface and the lower surface of the RESURF layer 42. The semiconductor region 44 extends from one side surface of the RESURF layer 42 to the other side surface, is in contact with the carrier accumulation layer 58 on one side surface, and is in contact with the drift region 26 on the other side surface. The impurity concentration of the semiconductor region 44 is adjusted to be higher than the impurity concentration of the drift region 26. The impurity concentration of the semiconductor region 44 is preferably adjusted to be about 1 to 2 digits higher than the impurity concentration of the drift region 26.
The carrier storage layer 58 and the semiconductor layer 44 are provided in the same plane. Therefore, the carrier storage layer 58 and the semiconductor layer 44 can be simultaneously manufactured using the same manufacturing process. Note that when the carrier accumulation layer 58 and the semiconductor layer 44 are formed, the impurity concentration of the carrier accumulation layer 58 may be different from the impurity concentration of the semiconductor layer 44 by changing the aperture ratio of the mask.

次に、半導体装置１０の特徴を説明する。
半導体装置１０がオフしているときは、空乏層がリサーフ層４２の周縁を越えてドリフト領域２６内の広い範囲に広がっている。半導体装置１０では、リサーフ層４２の周縁のコーナー部４２ａで電界が集中し易い。このため、半導体装置１０がターンオフする過渡期間において、高いサージ電圧が半導体装置１０に加わると、リサーフ層４２のコーナー部４２ａの電界が強くなる。このため、半導体装置１０がターンオフする過渡期間では、リサーフ層４２のコーナー部４２ａでアバランシェ現象が発生し、リサーフ層４２のコーナー部４２ａでキャリアが多量に発生する。このとき、リサーフ層４２内にドリフト領域２６よりも不純物濃度が濃い半導体領域４４が設けられていると、リサーフ層４２のコーナー部４２ａでアバランシェ現象が発生したとしても、ドリフト領域２６とリサーフ層４２の間のチャージバランスの崩れが、半導体領域４４が存在することによって相対的に小さく抑えられる。このため、空乏層の急激な収縮が抑えられ、半導体装置１０の耐圧変動が小さく抑えられる。この結果、半導体装置１０は、安定したダイナミック特性を得ることができる。 Next, features of the semiconductor device 10 will be described.
When the semiconductor device 10 is off, the depletion layer extends beyond the periphery of the RESURF layer 42 over a wide range in the drift region 26. In the semiconductor device 10, the electric field tends to concentrate at the corner portion 42 a at the periphery of the RESURF layer 42. For this reason, when a high surge voltage is applied to the semiconductor device 10 during the transition period in which the semiconductor device 10 is turned off, the electric field at the corner portion 42a of the RESURF layer 42 becomes strong. For this reason, during the transition period in which the semiconductor device 10 is turned off, an avalanche phenomenon occurs in the corner portion 42a of the resurf layer 42, and a large amount of carriers are generated in the corner portion 42a of the resurf layer 42. At this time, if the semiconductor region 44 having an impurity concentration higher than that of the drift region 26 is provided in the resurf layer 42, even if an avalanche phenomenon occurs in the corner portion 42 a of the resurf layer 42, the drift region 26 and the resurf layer 42. The charge balance disruption between the two is relatively reduced by the presence of the semiconductor region 44. For this reason, rapid contraction of the depletion layer is suppressed, and the withstand voltage fluctuation of the semiconductor device 10 is suppressed to be small. As a result, the semiconductor device 10 can obtain stable dynamic characteristics.

図２に、半導体装置１０に印加される電圧と、ボディコンタクト領域５３とチャネルストッパ領域３２の間を流れるアバランシェ電流の関係を示す。なお、図２は、以下の条件のときの結果である。リサーフ層４２は、そのドーズ量が１．５×１０１２ｃｍ−２であり、拡散深さが４．６μｍである。半導体領域４４は、その不純物濃度が５×１０１５ｃｍ−３であり、その位置は半導体基板２１の表面から２μｍの深さを中心に幅が０．８μｍである。ドリフト領域２６の不純物濃度は５．７×１０１３ｃｍ−３である。なお、比較例は、半導体領域４４が設けられていない場合である。
図２に示すように、半導体領域４４が設けられていると、アバランシェ現象が発生した後の耐圧変動の幅１０Ｃが、比較例の耐圧変動の幅１００Ｃよりも小さくなっていることが分かる。即ち、半導体装置１０は、安定したダイナミック特性を得ていることが確認された。 FIG. 2 shows the relationship between the voltage applied to the semiconductor device 10 and the avalanche current flowing between the body contact region 53 and the channel stopper region 32. FIG. 2 shows the results under the following conditions. The RESURF layer 42 has a dose amount of 1.5 × 10 12 cm −2 and a diffusion depth of 4.6 μm. The semiconductor region 44 has an impurity concentration of 5 × 10 15 cm −3 , and its position is 0.8 μm in width with a depth of 2 μm from the surface of the semiconductor substrate 21. The impurity concentration of the drift region 26 is 5.7 × 10 13 cm −3 . The comparative example is a case where the semiconductor region 44 is not provided.
As shown in FIG. 2, when the semiconductor region 44 is provided, it can be seen that the breakdown voltage variation width 10C after the occurrence of the avalanche phenomenon is smaller than the breakdown voltage variation width 100C of the comparative example. That is, it was confirmed that the semiconductor device 10 obtained stable dynamic characteristics.

（第２実施例）
図３に、第２実施例の半導体装置１００の要部断面図を模式的に示す。なお、図１の半導体装置１０と実質的に同一の作用効果を示す構成要素に関しては、同一符号を付し、その説明を省略する。
半導体装置１００は、リサーフ層１４２が、３つのリサーフ領域１４２ａ、１４２ｂ、１４２ｃを備えていることを特徴としている。第１リサーフ領域１４２ａ、第２リサーフ領域１４２ｂ、第３リサーフ領域１４２ｃは、半導体基板２１の水平方向に沿って配置されている。第１リサーフ領域１４２ａは中心領域１０Ａ側に配置されており、第３リサーフ領域１４２ｃは反中心領域側に配置されており、第２リサーフ領域１４２ｂは第１リサーフ領域１４２ａと第３リサーフ領域１４２ｃの間に配置されている。各リサーフ領域１４２ａ、１４２ｂ、１４２ｃは、平面視したときに、終端領域１０Ｂに沿って中心領域１０Ａの周囲を一巡して形成されている。 (Second embodiment)
FIG. 3 schematically shows a cross-sectional view of the main part of the semiconductor device 100 of the second embodiment. Constituent elements that exhibit substantially the same function and effect as those of the semiconductor device 10 of FIG.
The semiconductor device 100 is characterized in that the resurf layer 142 includes three resurf regions 142a, 142b, and 142c. The first resurf region 142 a, the second resurf region 142 b, and the third resurf region 142 c are arranged along the horizontal direction of the semiconductor substrate 21. The first resurf region 142a is disposed on the center region 10A side, the third resurf region 142c is disposed on the anti-center region side, and the second resurf region 142b is formed between the first resurf region 142a and the third resurf region 142c. Arranged between. Each RESURF region 142a, 142b, 142c is formed around the center region 10A along the terminal region 10B when viewed in plan.

リサーフ層１４２の不純物濃度は、中心領域１０Ａから反中心領域１０Ａ側に向けて、即ち中心領域１０Ａから遠ざかるにつれて減少している。第１リサーフ領域１４２ａの不純物濃度が最も濃く、第３リサーフ領域１４２ｃの不純物濃度が最も薄い。第１リサーフ領域１４２ａは、そのドーズ量が２．５×１０１２ｃｍ−２であり、拡散深さが４．５μｍである。第２リサーフ領域１４２ｂは、そのドーズ量が１．５×１０１２ｃｍ−２であり、拡散深さが４．２μｍである。第３リサーフ層１４２ｃは、そのドーズ量が１．０×１０１２ｃｍ−２であり、拡散深さが４．０μｍである。 The impurity concentration of the RESURF layer 142 decreases from the center region 10A toward the anti-center region 10A, that is, as the distance from the center region 10A increases. The first resurf region 142a has the highest impurity concentration, and the third resurf region 142c has the lowest impurity concentration. The first RESURF region 142a has a dose amount of 2.5 × 10 12 cm −2 and a diffusion depth of 4.5 μm. The second RESURF region 142b has a dose amount of 1.5 × 10 12 cm −2 and a diffusion depth of 4.2 μm. The third RESURF layer 142c has a dose amount of 1.0 × 10 12 cm −2 and a diffusion depth of 4.0 μm.

半導体領域１４４は、イオン注入技術を利用して、リサーフ層１４２内に形成される。このとき、半導体領域１４４を形成するためのドーズ量は、中心領域側から反中心領域側に向けて一定である。しかし、半導体領域１４４の不純物の一部は、リサーフ層１４２の不純物によって相殺されるので、形成される半導体領域１４４の不純物濃度は、中心領域１０Ａ側から反中心領域１０Ａ側に向けて増加している。即ち、半導体領域１４４の不純物濃度は、第３リサーフ領域１４２ｃに相当する領域で最も濃く、第１リサーフ層１４２ａに相当する領域で最も薄い。半導体領域１４４の不純物濃度は、中心領域１０Ａから反中心領域１０Ａ側に向けて、即ち中心領域１０Ａから遠ざかるにつれて多段的に増加している。   The semiconductor region 144 is formed in the RESURF layer 142 using an ion implantation technique. At this time, the dose for forming the semiconductor region 144 is constant from the central region side toward the anti-central region side. However, since some of the impurities in the semiconductor region 144 are offset by the impurities in the RESURF layer 142, the impurity concentration of the formed semiconductor region 144 increases from the center region 10A side to the anti-center region 10A side. Yes. That is, the impurity concentration of the semiconductor region 144 is the highest in the region corresponding to the third resurf region 142c and the lowest in the region corresponding to the first resurf layer 142a. The impurity concentration of the semiconductor region 144 increases in a multistage manner from the center region 10A toward the anti-center region 10A side, that is, away from the center region 10A.

図４に、半導体装置１００に印加される電圧と、ボディコンタクト領域５３とチャネルストッパ領域３２の間を流れるアバランシェ電流の関係を示す。図４には、半導体領域１４４の不純物濃度が１×１０１５ｃｍ−３、５×１０１５ｃｍ−３、１×１０１６ｃｍ−３の結果が示されている。なお、半導体領域１４４の不純物は、実際にはリサーフ層１４２の不純物によって一部が相殺されているので、半導体領域１４４の不純物濃度は上記値よりも薄くなっており、中心領域１０Ａ側から反中心領域１０Ａ側に向けて増加している。なお、その他の条件は、第１実施例の半導体装置１０の場合と同一である。 FIG. 4 shows the relationship between the voltage applied to the semiconductor device 100 and the avalanche current flowing between the body contact region 53 and the channel stopper region 32. FIG. 4 shows the results when the impurity concentration of the semiconductor region 144 is 1 × 10 15 cm −3 , 5 × 10 15 cm −3 , and 1 × 10 16 cm −3 . Note that since the impurities in the semiconductor region 144 are actually partially offset by the impurities in the RESURF layer 142, the impurity concentration in the semiconductor region 144 is thinner than the above value, and the anti-center from the center region 10A side. It increases toward the region 10A side. Other conditions are the same as those of the semiconductor device 10 of the first embodiment.

図４に示すように、リサーフ層１４４の不純物濃度に分布が存在すると、比較例に比して半導体装置１００の耐圧変動が顕著に改善されていることが分かる。即ち、濃度分布を有するリサーフ層１４２と半導体領域１４４の組み合わせは、安定したダイナミック特性を得る技術として極めて有用であることが確認された。   As shown in FIG. 4, it can be seen that when the distribution of the impurity concentration of the RESURF layer 144 exists, the breakdown voltage fluctuation of the semiconductor device 100 is remarkably improved as compared with the comparative example. That is, it was confirmed that the combination of the RESURF layer 142 having the concentration distribution and the semiconductor region 144 is extremely useful as a technique for obtaining stable dynamic characteristics.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described above in detail, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
Further, the technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of purposes at the same time, and has technical utility by achieving one of the purposes.

第１実施例の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of 1st Example is typically shown. 第１実施例の半導体装置の印加電圧とアバランシェ電流の関係を示す。The relationship between the applied voltage and the avalanche current of the semiconductor device of the first embodiment is shown. 第２実施例の半導体装置の要部断面図を模式的に示す。The principal part sectional drawing of the semiconductor device of 2nd Example is shown typically. 第２実施例の半導体装置の印加電圧とアバランシェ電流の関係を示す。The relationship between the applied voltage and the avalanche current of the semiconductor device of 2nd Example is shown. 従来の半導体装置の印加電圧とアバランシェ電流の関係を示す。The relationship between the applied voltage and the avalanche current of the conventional semiconductor device is shown.

符号の説明Explanation of symbols

１０Ａ：中心領域
１０Ｂ：終端領域
２１：半導体基板
２２：コレクタ電極
２３：コレクタ領域
２４：バッファ領域
２６：ドリフト領域
３２：チャネルストッパ領域
３４：チャネルストッパ電極
４２、１４２：リサーフ層
４４、１４４：半導体領域
５８：キャリア蓄積層
10A: central region 10B: termination region 21: semiconductor substrate 22: collector electrode 23: collector region 24: buffer region 26: drift region 32: channel stopper region 34: channel stopper electrode 42, 142: RESURF layer 44, 144: semiconductor region 58: Carrier accumulation layer

Claims (6)

回路素子が作り込まれている中心領域とその中心領域の周囲に設けられている終端領域に区画されている半導体装置であって、
中心領域から終端領域に亘って連続しており、第１導電型の不純物を含んでいる第１半導体領域と、
中心領域の第１半導体領域上に設けられており、第２導電型の不純物を含んでいる第２半導体領域と、
終端領域の第１半導体領域上に設けられており、一方の側面が前記第２半導体領域の側面に接しており、第２導電型の不純物を第２半導体領域よりも低濃度に含んでいるリサーフ層と、
そのリサーフ層内に設けられており、第１導電型の不純物を第１半導体領域よりも高濃度に含んでいる第３半導体領域と、を備えている半導体装置。 A semiconductor device partitioned into a central region in which circuit elements are formed and a termination region provided around the central region,
A first semiconductor region that is continuous from the central region to the terminal region and includes an impurity of the first conductivity type;
A second semiconductor region provided on the first semiconductor region of the central region and containing an impurity of a second conductivity type;
The RESURF is provided on the first semiconductor region of the termination region, has one side surface in contact with the side surface of the second semiconductor region, and contains a second conductivity type impurity at a lower concentration than the second semiconductor region. Layers,
A semiconductor device comprising: a third semiconductor region provided in the RESURF layer and containing a first conductivity type impurity at a higher concentration than the first semiconductor region. 前記第３半導体領域は、前記リサーフ層の上面と下面の間の所定深さに位置している面内を延びていることを特徴とする請求項１の半導体装置。   2. The semiconductor device according to claim 1, wherein the third semiconductor region extends in a plane located at a predetermined depth between the upper surface and the lower surface of the RESURF layer. 前記第３半導体領域は、前記リサーフ層の一方の側面から他方の側面まで延びていることを特徴とする請求項２の半導体装置。   The semiconductor device according to claim 2, wherein the third semiconductor region extends from one side surface of the RESURF layer to the other side surface. 前記リサーフ層の不純物濃度は、中心領域側から反中心領域側に向けて減少していることを特徴とする請求項１〜３のいずれかの半導体装置。   4. The semiconductor device according to claim 1, wherein the impurity concentration of the RESURF layer decreases from the central region side toward the anti-central region side. 前記第３半導体領域の不純物濃度は、中心領域側から反中心領域側に向けて増加していることを特徴とする請求項４の半導体装置。   5. The semiconductor device according to claim 4, wherein the impurity concentration of the third semiconductor region increases from the central region side toward the anti-central region side. 前記第２半導体領域によって前記第１半導体領域から隔てられており、第１導電型の不純物を含んでいる第４半導体領域と、
前記第４半導体領域に電気的に接続されている表面電極と、
前記第２半導体領域によって前記第１半導体領域及び前記第４半導体領域から隔てられており、第１導電型の不純物を含んでいるキャリア蓄積層と、をさらに備えており、
前記キャリア蓄積層と前記第３半導体領域は、同一面内に設けられていることを特徴とする請求項１〜５のいずれかの半導体装置。

A fourth semiconductor region that is separated from the first semiconductor region by the second semiconductor region and includes an impurity of a first conductivity type;
A surface electrode electrically connected to the fourth semiconductor region;
A carrier storage layer that is separated from the first semiconductor region and the fourth semiconductor region by the second semiconductor region and contains an impurity of a first conductivity type, and
6. The semiconductor device according to claim 1, wherein the carrier storage layer and the third semiconductor region are provided in the same plane.

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