JP2008218887A - Semiconductor device and testing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device and a testing method thereof wherein complexity in configuration for testing can be reduced, in a circuit to be tested corresponding to a signal terminal in which inter-chip wiring is formed, and a test equivalent to the case of testing a single semiconductor chip can be performed. <P>SOLUTION: In testing an LED control section 26, analog switches 36 to 43 are switched on/off, and input/output operation functions of an input/output circuit 56 are invalidated, and a connection path from external terminals 4, 5 to the LED control section 26 is formed. In testing an LED driver 44, the analog switches 36 to 43 are switched on/off, and enables the input/output operation functions of the input/output circuit 56 are invalidated, and a connection path from external terminals 4, 5 to the LED driver 44 is formed. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、パッケージ内部に少なくとも第１および第２の半導体チップを備え、これらの間がチップ間配線を介して接続された構成の半導体装置およびそのテスト方法に関する。   The present invention relates to a semiconductor device having a configuration in which at least first and second semiconductor chips are provided in a package and connected between them via inter-chip wiring, and a test method therefor.

パッケージ内部に複数の半導体チップを備えた半導体装置においては、各半導体チップの信号端子の一部をチップ間配線により互いに接続することで外部端子数の増加を抑制している。ところが、チップ間配線がなされた信号端子にのみ接続される内部回路についてはパッケージ状態での電気的特性のテストが行い難くなることから、それらのテストを行うには特殊な構成を設けて対応する必要がある。   In a semiconductor device having a plurality of semiconductor chips inside a package, an increase in the number of external terminals is suppressed by connecting a part of signal terminals of each semiconductor chip to each other by interchip wiring. However, since it is difficult to test the electrical characteristics in the package state for the internal circuit connected only to the signal terminals to which the wiring between the chips is made, a special configuration is provided to perform these tests. There is a need.

上記内部回路のテストを行うための技術として、例えば特許文献１には、パッケージ内部の全ての半導体チップに、外部に導出されたモニタ用端子を設けるとともに、このモニタ用端子、内部回路およびチップ間配線がなされた各信号端子のそれぞれの間をスイッチ回路を介して接続する構成が開示されている。   As a technique for testing the internal circuit, for example, in Patent Document 1, all the semiconductor chips in the package are provided with monitor terminals led to the outside, and the monitor terminals, the internal circuits, and the chip are connected to each other. A configuration is disclosed in which the respective signal terminals that are wired are connected to each other via a switch circuit.

上記技術によれば、例えばパッケージ内部に２つの半導体チップが内蔵されている構成において、一方の半導体チップのチップ間配線がなされた信号端子に対応する内部回路をテスト対象回路とする場合、他方の半導体チップにおける全ての信号端子と内部回路との間を電気的に切り離し、テスト対象回路と各半導体チップのモニタ用端子とを電気的に接続させるようにそれぞれのスイッチ回路を制御する。これにより、それぞれの半導体チップに設けられたモニタ用端子を介してテスト対象回路のテストを行うことができる。つまり、各半導体チップについて、単体と同じようなテストを行うことが可能となる。
特開２００３−００４８０８号公報 According to the above technique, for example, in a configuration in which two semiconductor chips are built in a package, when an internal circuit corresponding to a signal terminal to which wiring between chips of one semiconductor chip is made is a test target circuit, All signal terminals and internal circuits in the semiconductor chip are electrically disconnected from each other, and each switch circuit is controlled so as to electrically connect the test target circuit and the monitoring terminal of each semiconductor chip. As a result, the test target circuit can be tested via the monitor terminals provided in the respective semiconductor chips. That is, it is possible to perform a test similar to a single unit for each semiconductor chip.
JP 2003-004808 A

しかしながら、上記従来技術の半導体装置は、一方の半導体チップの内部回路をテスト対象とする場合、それぞれの半導体チップのスイッチ回路をいずれも制御する必要があるため、テストを行うための構成が複雑化してしまう。また、テスト結果を検証する際、テスト対象の回路が設けられた半導体チップだけでなく、それ以外の半導体チップにおけるスイッチ回路の動作状態もテスト結果に関与するため、各半導体チップ単体の場合と同等のテストを行い難いという問題があった。   However, in the above-described conventional semiconductor device, when the internal circuit of one semiconductor chip is to be tested, it is necessary to control all the switch circuits of each semiconductor chip, so that the configuration for performing the test becomes complicated. End up. In addition, when verifying the test results, not only the semiconductor chip on which the circuit to be tested is provided, but also the operating state of the switch circuit in other semiconductor chips is involved in the test results, so it is equivalent to the case of each semiconductor chip alone There was a problem that it was difficult to test.

本発明は上記事情に鑑みてなされたもので、その目的は、チップ間配線がなされた信号端子に対応するテスト対象回路について、テストを行うための構成が複雑化することを抑制しつつ、半導体チップ単体の場合と同等のテストを行うことができる半導体装置およびそのテスト方法を提供することにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to suppress a complication of a configuration for performing a test on a test target circuit corresponding to a signal terminal on which inter-chip wiring is made, and a semiconductor. It is an object of the present invention to provide a semiconductor device capable of performing a test equivalent to the case of a single chip and a test method thereof.

請求項１記載の手段によれば、第１のテスト対象回路のテストを行う場合、スイッチ手段により外部に導出されたモニタ用信号端子を第１の内部接続用信号端子に接続（第１の状態に設定）し、入出力動作機能を無効化する手段により入出力回路の入出力動作機能を無効化させる。上記設定を行うことにより、チップ間配線がなされた第１の内部接続用信号端子に接続された第１のテスト対象回路について、第１の半導体チップに設けられたモニタ用信号端子を介してチップ単体の場合と同等のテストを行うことができる。この際、第２のテスト対象回路と第２の内部接続用信号端子との間に介在された入出力回路の入出力動作機能が無効化されているので、たとえ第２のテスト対象回路が動作していても、第１のテスト対象回路に影響を与えることはない。   According to the first aspect, when the test of the first test target circuit is performed, the monitor signal terminal led to the outside by the switch means is connected to the first internal connection signal terminal (first state). The input / output operation function of the input / output circuit is invalidated by means for invalidating the input / output operation function. By performing the above-described setting, the first test target circuit connected to the first internal connection signal terminal having the interchip wiring is connected to the chip via the monitor signal terminal provided in the first semiconductor chip. A test equivalent to that of a single unit can be performed. At this time, since the input / output operation function of the input / output circuit interposed between the second test target circuit and the second internal connection signal terminal is invalidated, even if the second test target circuit operates. However, the first test target circuit is not affected.

一方、第２のテスト対象回路のテストを行う場合、スイッチ手段により第１の状態に設定し、入出力回路の入出力動作機能を有効化させる。上記設定を行うことにより、チップ間配線がなされた第２の内部接続用信号端子に対応する第２のテスト対象回路についても、第１のテスト対象回路と同様に、第１の半導体チップに設けられたモニタ用信号端子を介してチップ単体の場合と同等のテストを行うことができる。また、スイッチ手段によりモニタ用信号端子を第１の内部接続用信号端子から遮断（第２の状態に設定）し、入出力回路の入出力動作機能を有効化させることで、半導体装置を通常の動作状態に切り換えることができる。   On the other hand, when the test of the second test target circuit is performed, the first state is set by the switch means to enable the input / output operation function of the input / output circuit. By performing the above setting, the second test target circuit corresponding to the second internal connection signal terminal for which the inter-chip wiring is made is also provided in the first semiconductor chip, similarly to the first test target circuit. The same test as in the case of a single chip can be performed through the monitor signal terminals. In addition, the monitoring signal terminal is cut off from the first internal connection signal terminal by the switch means (set to the second state), and the input / output operation function of the input / output circuit is enabled, so that the semiconductor device is It can be switched to the operating state.

請求項２記載の手段によれば、スイッチ手段によりモニタ用信号端子を複数の第１の内部接続用信号端子に選択的に接続させることができる。従って、チップ間配線がなされた第１の内部接続用信号端子が複数ある場合でも、１つのモニタ用信号端子を介して、複数の第１の内部接続用信号端子のそれぞれに接続された第１のテスト対象回路について、選択的にテストすることができる。また、複数の第１の内部接続用信号端子とチップ間配線を介して接続される第２の内部接続用信号端子が複数存在する場合であっても、これらに対応する第２のテスト対象回路について、１つのモニタ用信号端子を介して選択的にテストすることができる。   According to the second aspect, the monitor signal terminal can be selectively connected to the plurality of first internal connection signal terminals by the switch means. Therefore, even when there are a plurality of first internal connection signal terminals with interchip wiring, the first internal connection signal terminals connected to each of the plurality of first internal connection signal terminals via one monitor signal terminal. The test target circuit can be selectively tested. Further, even when there are a plurality of second internal connection signal terminals connected to the plurality of first internal connection signal terminals via the inter-chip wiring, the second test target circuit corresponding thereto Can be selectively tested through one monitor signal terminal.

請求項３記載の手段によれば、アナログスイッチによりスイッチ手段を構成するので、モニタ用信号端子を介してアナログ信号を入出力するようなテストを行うことができるとともに、第１の半導体チップにおいてスイッチ手段が占有する回路面積を小さくできる。   According to the third aspect of the present invention, since the switch means is constituted by the analog switch, a test for inputting / outputting an analog signal through the monitor signal terminal can be performed, and the switch in the first semiconductor chip can be performed. The circuit area occupied by the means can be reduced.

請求項４記載の手段によれば、入出力回路が第２の内部接続用信号端子と電源端子との間に接続される抵抗、例えばプルアップ抵抗またはプルダウン抵抗を備えている場合において、入出力動作機能を無効化する手段は上記抵抗の接続経路を遮断状態にすることができる。従って、第１のテスト対象回路をテストする場合、上記抵抗の接続経路を遮断状態にしておくことで、電源端子から上記抵抗を介して第１のテスト対象回路に対して影響を与えることを防止できる。   According to the means of claim 4, when the input / output circuit includes a resistor connected between the second internal connection signal terminal and the power supply terminal, for example, a pull-up resistor or a pull-down resistor, the input / output The means for disabling the operation function can put the connection path of the resistor in a cut-off state. Therefore, when testing the first test target circuit, the connection path of the resistor is kept in a disconnected state, thereby preventing the first test target circuit from being influenced from the power supply terminal via the resistor. it can.

請求項５記載の手段によれば、入出力回路がＣＭＯＳ回路により構成される出力回路を備えている場合において、入出力動作機能を無効化する手段は、ＣＭＯＳ回路のｐチャネルおよびｎチャネルの両方のトランジスタを遮断状態にすることができる。従って、第１のテスト対象回路をテストする場合、上記両方のトランジスタを遮断状態にしておくことで、出力回路が第１のテスト対象回路に対して影響を与えることを防止できる。   According to a fifth aspect of the present invention, in the case where the input / output circuit includes an output circuit composed of a CMOS circuit, the means for invalidating the input / output operation function includes both the p-channel and n-channel of the CMOS circuit. The transistor can be turned off. Therefore, when testing the first test target circuit, it is possible to prevent the output circuit from affecting the first test target circuit by setting both of the transistors in the cut-off state.

請求項６記載の手段によれば、第１の状態に設定する工程と、入出力回路の入出力動作機能を無効化する工程を行った後、第１のテスト対象回路のテストを実行する。また、第１の状態に設定する工程と、入出力回路の入出力動作機能を有効化する工程を行った後、第２のテスト対象回路のテストを実行する。このように、第１および第２のテスト対象回路のテストを行う前には、いずれの場合も２つの工程を行うだけであるので、テストのための設定が複雑化することがない。   According to the sixth aspect, after performing the step of setting to the first state and the step of invalidating the input / output operation function of the input / output circuit, the test of the first test target circuit is executed. In addition, after performing the step of setting to the first state and the step of enabling the input / output operation function of the input / output circuit, the second test target circuit is tested. As described above, since only the two steps are performed in each case before the first and second test target circuits are tested, the setting for the test is not complicated.

以下、本発明の一実施形態について図面を参照して説明する。
図１は、パッケージ内部に複数の半導体チップが設けられたマルチチップパッケージの半導体装置の構成について本発明の要旨に係る部分のみ示している。図１における半導体装置１は、パッケージ内部に２つの半導体チップ２および３（第１および第２の半導体チップに相当）が設けられている。図示しないが、半導体チップ２は、例えば、基本構成としてＣＰＵ、ＲＯＭ、ＲＡＭ等を備えたマイクロコンピュータを備えている。半導体チップ３は、例えばＳＯＩ基板をトレンチ分離して形成するＴＤ（Trench Dielectric isolation）構造のドライバとして構成されている。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
FIG. 1 shows only a portion related to the gist of the present invention regarding the configuration of a semiconductor device of a multi-chip package in which a plurality of semiconductor chips are provided inside the package. A semiconductor device 1 in FIG. 1 is provided with two semiconductor chips 2 and 3 (corresponding to first and second semiconductor chips) inside a package. Although not shown, the semiconductor chip 2 includes, for example, a microcomputer including a CPU, a ROM, a RAM, and the like as a basic configuration. The semiconductor chip 3 is configured as a driver having a TD (Trench Dielectric Isolation) structure in which, for example, an SOI substrate is formed by trench isolation.

半導体装置１は、パッケージの外部に導出される外部端子４〜６、７ａ〜７ｆ、８ａ〜８ｇを備えている。半導体チップ２は、信号端子９〜１４、１５ａ〜１５ｆを備えており、半導体チップ３は、信号端子１６〜２０、２１ａ〜２１ｇを備えている。半導体チップ２の信号端子９〜１２（第１の内部接続用信号端子に相当）と半導体チップ３の信号端子１７〜２０（第２の内部接続用信号端子に相当）とは、チップ間配線２２〜２５によりそれぞれ接続されている。   The semiconductor device 1 includes external terminals 4 to 6, 7a to 7f, and 8a to 8g that are led out of the package. The semiconductor chip 2 includes signal terminals 9 to 14 and 15a to 15f, and the semiconductor chip 3 includes signal terminals 16 to 20 and 21a to 21g. The signal terminals 9 to 12 (corresponding to the first internal connection signal terminal) of the semiconductor chip 2 and the signal terminals 17 to 20 (corresponding to the second internal connection signal terminal) of the semiconductor chip 3 are the inter-chip wiring 22. To 25, respectively.

半導体チップ２は、前述の基本構成に加えて図示のようなＬＥＤの点灯を制御するＬＥＤ制御部２６および通信プロトコルとしてＬＩＮ（Local Interconnect Network）に準拠した車内用通信ネットワークに接続される外部機器との間における通信を制御するＬＩＮ通信制御部２７（いずれも第１のテスト対象回路に相当）を備えている。   In addition to the basic configuration described above, the semiconductor chip 2 includes an LED control unit 26 that controls the lighting of LEDs as shown in the figure, and external devices connected to an in-vehicle communication network that complies with LIN (Local Interconnect Network) as a communication protocol. Are provided with a LIN communication control unit 27 (both corresponding to the first test target circuit).

信号端子９〜１２は、チップ内部においてそれぞれに対応した出力バッファ２８〜３１の各出力端子および入力バッファ３２〜３５の各入力端子に接続されている。出力バッファ２８、２９の各入力端子および入力バッファ３２、３３の各出力端子はＬＥＤ制御部２６に接続され、出力バッファ３０、３１の各入力端子および入力バッファ３４、３５の各出力端子はＬＩＮ通信制御部２７に接続されている。   The signal terminals 9 to 12 are connected to the corresponding output terminals of the output buffers 28 to 31 and the input terminals of the input buffers 32 to 35 in the chip. The input terminals of the output buffers 28 and 29 and the output terminals of the input buffers 32 and 33 are connected to the LED control unit 26, and the input terminals of the output buffers 30 and 31 and the output terminals of the input buffers 34 and 35 are LIN communication. It is connected to the control unit 27.

信号端子１３、１４は、それぞれ外部端子４、５に接続されており、いずれもモニタ用信号端子として機能する。信号端子１３と信号端子９〜１２との間は、それぞれアナログスイッチ３６〜３９を介して接続されている。信号端子１４と信号端子９〜１２との間は、それぞれアナログスイッチ４０〜４３を介して接続されている。信号端子１５ａ〜１５ｆは、それぞれ外部端子７ａ〜７ｆに接続されるとともに、図示しない他の内部機能回路に接続されている。   The signal terminals 13 and 14 are respectively connected to the external terminals 4 and 5 and both function as monitor signal terminals. The signal terminal 13 and the signal terminals 9 to 12 are connected via analog switches 36 to 39, respectively. The signal terminal 14 and the signal terminals 9 to 12 are connected via analog switches 40 to 43, respectively. The signal terminals 15a to 15f are connected to the external terminals 7a to 7f, respectively, and to other internal function circuits not shown.

アナログスイッチ３６〜４３（スイッチ手段に相当）は、ＣＭＯＳ回路により構成された周知のものである。また、マイクロコンピュータ（半導体チップ２）は、アナログスイッチ３６〜４３のオンオフを制御するための専用レジスタ（図示せず）を備えている。アナログスイッチ３６〜４３の制御端子には、この専用レジスタからの制御信号が与えられるようになっている。   The analog switches 36 to 43 (corresponding to switch means) are well-known ones configured by CMOS circuits. Further, the microcomputer (semiconductor chip 2) includes a dedicated register (not shown) for controlling on / off of the analog switches 36 to 43. Control signals from the dedicated register are supplied to the control terminals of the analog switches 36 to 43.

半導体チップ３は、ＬＥＤ制御部２６からの制御信号に基づいて外部に接続されるＬＥＤ（図示せず）を駆動させるＬＥＤドライバ４４およびＬＩＮ通信制御部２７と外部機器（図示せず）との間の通信信号のレベル変換等を行うＬＩＮドライバ４５（いずれも第２のテスト対象回路に相当）を備えている。   The semiconductor chip 3 is connected between an LED driver 44 and a LIN communication control unit 27 for driving an LED (not shown) connected to the outside based on a control signal from the LED control unit 26 and an external device (not shown). Are provided with a LIN driver 45 (which corresponds to a second test target circuit).

信号端子１６は、外部端子６に接続されており、モード切換端子として機能する。信号端子１７、１８は、それぞれに対応する入力バッファ４６、４７を介してＬＥＤドライバ４４に接続されている。信号端子１９、２０は、それぞれに対応する出力バッファ４８、入力バッファ４９を介してＬＩＮドライバ４５に接続されている。出力バッファ４８（出力回路に相当）は、ＣＭＯＳ回路により構成されたインバータ回路である。また、出力バッファ４８は、制御端子に与えられる信号に応じてｐチャネルおよびｎチャネルの両方のトランジスタを一斉に遮断状態（出力カットオフ状態）に制御できるようになっている。   The signal terminal 16 is connected to the external terminal 6 and functions as a mode switching terminal. The signal terminals 17 and 18 are connected to the LED driver 44 through input buffers 46 and 47 corresponding to the signal terminals 17 and 18 respectively. The signal terminals 19 and 20 are connected to the LIN driver 45 via an output buffer 48 and an input buffer 49 corresponding to each of the signal terminals 19 and 20. The output buffer 48 (corresponding to an output circuit) is an inverter circuit configured by a CMOS circuit. Further, the output buffer 48 can control both the p-channel and n-channel transistors simultaneously in the cut-off state (output cut-off state) in accordance with the signal applied to the control terminal.

信号端子１７は、スイッチ回路５０および抵抗５１を直列に介してグランド（電源端子に相当）に接続されている。信号端子１８は、スイッチ回路５２および抵抗５３を直列に介して電源（電源端子に相当）に接続され、信号端子２０は、スイッチ回路５４および抵抗５５を直列に介して電源に接続されている。スイッチ回路５０、５２、５４は、図示しない制御端子を有しており、この制御端子に与えられる信号に応じてオンオフされる。つまり、スイッチ回路５０、５２、５４のオンオフに応じて信号端子１７のプルダウン状態および信号端子１８、２０のプルアップ状態が制御されるようになっている。信号端子２１ａ〜２１ｇは、それぞれ外部端子８ａ〜８ｇに接続されるとともに、図示しない他の内部機能回路に接続されている。   The signal terminal 17 is connected to the ground (corresponding to a power supply terminal) through the switch circuit 50 and the resistor 51 in series. The signal terminal 18 is connected to a power supply (corresponding to a power supply terminal) through a switch circuit 52 and a resistor 53 in series, and the signal terminal 20 is connected to a power supply through a switch circuit 54 and a resistor 55 in series. The switch circuits 50, 52, and 54 have a control terminal (not shown), and are turned on / off according to a signal supplied to the control terminal. That is, the pull-down state of the signal terminal 17 and the pull-up state of the signal terminals 18 and 20 are controlled according to the on / off state of the switch circuits 50, 52, and 54. The signal terminals 21a to 21g are connected to the external terminals 8a to 8g, respectively, and to other internal function circuits (not shown).

本実施形態では、入力バッファ４６、４７、４９、出力バッファ４８および抵抗５１、５３、５５により入出力回路５６が構成されている。また、スイッチ回路５０、５２、５４および出力バッファ４８の各制御端子は信号端子１６に接続されている（図示せず）。従って、スイッチ回路５０、５２、５４のオンオフおよび出力バッファ４８の出力カットオフ状態は、信号端子１６を介して入力されるモード切換信号Ｓａにより一括して制御されるようになっている。   In the present embodiment, the input buffers 46, 47, 49, the output buffer 48, and the resistors 51, 53, 55 constitute an input / output circuit 56. The control terminals of the switch circuits 50, 52, 54 and the output buffer 48 are connected to the signal terminal 16 (not shown). Accordingly, the on / off state of the switch circuits 50, 52, and 54 and the output cut-off state of the output buffer 48 are collectively controlled by the mode switching signal Sa input via the signal terminal 16.

なお、本実施形態においては、モード切換信号Ｓａが例えばＬレベルのとき、スイッチ回路５０、５２、５４がオンするとともに出力バッファ４８のＣＭＯＳ回路が通常の動作状態になるように設定されている。従って、この場合、入出力回路５６は、その入出力動作機能が有効化された状態となる。また、モード切換信号Ｓａが例えばＨレベルのとき、スイッチ回路５０、５２、５４がオフするとともに出力バッファ４８が出力カットオフ状態になるように設定されている。従って、この場合、入出力回路５６は、その入出力動作機能が無効化された状態となる。このように、出力バッファ４８およびスイッチ回路５０、５２、５４は、入出力回路５６の入出力動作機能を無効化する手段として機能する。   In the present embodiment, when the mode switching signal Sa is at L level, for example, the switch circuits 50, 52, 54 are turned on, and the CMOS circuit of the output buffer 48 is set in a normal operation state. Therefore, in this case, the input / output circuit 56 is in a state where the input / output operation function is validated. When the mode switching signal Sa is at H level, for example, the switch circuits 50, 52, and 54 are turned off and the output buffer 48 is set in an output cutoff state. Therefore, in this case, the input / output circuit 56 is in a state where its input / output operation function is invalidated. As described above, the output buffer 48 and the switch circuits 50, 52, 54 function as means for invalidating the input / output operation function of the input / output circuit 56.

次に、上記構成の半導体装置１の電気的特性のテスト方法について図２および図３を参照しながら説明する。
なお、上記テストを行う場合、マイクロコンピュータである半導体チップ２は、外部端子を介してテスト装置（いずれも図示せず）からテスト用のプログラムが与えられ、このプログラムに基づいて動作する、いわゆるテストモードで動作するものとする。また、テスト装置と外部端子４〜６とが接続されているものとする。これにより、使用者は、テスト装置を用いて、外部端子４〜６に対し信号を入力すること、および外部端子４、５における信号をモニタすることが可能となっている。 Next, a method for testing the electrical characteristics of the semiconductor device 1 having the above configuration will be described with reference to FIGS.
When performing the above test, the semiconductor chip 2 which is a microcomputer is given a test program from a test apparatus (none of which is shown) via an external terminal, and operates based on this program. Operate in mode. Further, it is assumed that the test apparatus and the external terminals 4 to 6 are connected. Thereby, the user can input signals to the external terminals 4 to 6 and monitor signals at the external terminals 4 and 5 using the test apparatus.

図２は、半導体チップ３のＬＥＤドライバ４４をテストする場合を示している。なお、図２ではテスト時における信号の伝達経路を太線で示している。この場合、マイクロコンピュータ（半導体チップ２）は、ＬＥＤドライバ４４をテストするモードで以下のように動作する。すなわち、ＬＥＤ制御部２６の動作を停止させるとともに、アナログスイッチ３６および４１をオンし、アナログスイッチ３７〜４０、４２、４３をオフする。これにより、信号端子１３から信号端子９への接続経路および信号端子１４から信号端子１０への接続経路が形成される。   FIG. 2 shows a case where the LED driver 44 of the semiconductor chip 3 is tested. In FIG. 2, the signal transmission path during the test is indicated by a bold line. In this case, the microcomputer (semiconductor chip 2) operates as follows in a mode in which the LED driver 44 is tested. That is, the operation of the LED control unit 26 is stopped, the analog switches 36 and 41 are turned on, and the analog switches 37 to 40, 42, and 43 are turned off. Thereby, a connection path from the signal terminal 13 to the signal terminal 9 and a connection path from the signal terminal 14 to the signal terminal 10 are formed.

続いて、使用者がテスト装置を操作することにより、外部端子６からＬレベルのモード切換信号Ｓａが入力されると、入出力回路５６の入出力動作機能が有効化される。これにより、外部端子４、５から半導体チップ２の上記接続経路、チップ間配線２２、２３および入力バッファ４６、４７を介してＬＥＤドライバ４４についてテスト可能な状態となる。この状態において、使用者がテスト装置を操作することにより、外部端子４、５からＬＥＤドライバ４４に対し、例えば各ＬＥＤを点灯および消灯させるための信号を入力し、各ＬＥＤが正常に点灯および消灯するか否か等を確認することができる。   Subsequently, when an L level mode switching signal Sa is input from the external terminal 6 by the user operating the test apparatus, the input / output operation function of the input / output circuit 56 is validated. As a result, the LED driver 44 can be tested from the external terminals 4 and 5 via the connection path of the semiconductor chip 2, the interchip wirings 22 and 23, and the input buffers 46 and 47. In this state, when the user operates the test device, for example, a signal for turning on and off each LED is input from the external terminals 4 and 5 to the LED driver 44, and each LED is normally turned on and off. Whether or not to do so can be confirmed.

図３は、半導体チップ２のＬＥＤ制御部２６をテストする場合を示している。なお、図３ではテスト時における信号の伝達経路を太線で示している。この場合、マイクロコンピュータ（半導体チップ２）は、ＬＥＤ制御部２６をテストするモードで以下のように動作する。すなわち、マイクロコンピュータ（半導体チップ２）は、アナログスイッチ３６および４１をオンし、アナログスイッチ３７〜４０、４２、４３をオフする。これにより、信号端子１３から信号端子９への接続経路および信号端子１４から信号端子１０への接続経路が形成される。なお、この場合、マイクロコンピュータ（半導体チップ２）は、ＬＥＤ制御部２６を所定のテストパターンに基づいて動作させるようになっているが、その動作の開始はテスト装置により制御されるようになっている。   FIG. 3 shows a case where the LED control unit 26 of the semiconductor chip 2 is tested. In FIG. 3, the signal transmission path during the test is indicated by a bold line. In this case, the microcomputer (semiconductor chip 2) operates as follows in a mode in which the LED control unit 26 is tested. That is, the microcomputer (semiconductor chip 2) turns on the analog switches 36 and 41 and turns off the analog switches 37 to 40, 42, and 43. Thereby, a connection path from the signal terminal 13 to the signal terminal 9 and a connection path from the signal terminal 14 to the signal terminal 10 are formed. In this case, the microcomputer (semiconductor chip 2) operates the LED control unit 26 based on a predetermined test pattern, but the start of the operation is controlled by the test device. Yes.

続いて、使用者がテスト装置を操作することにより、外部端子６からＨレベルのモード切換信号Ｓａが入力されると、入出力回路５６の入出力動作機能が無効化される。これにより、半導体チップ３の入出力回路５６は、半導体チップ２のＬＥＤ制御部２６に対し、チップ間配線２２、２３等を介して影響を与えない状態となる。また、外部端子４、５から半導体チップ２の上記接続経路、出力バッファ２８、２９および入力バッファ３２、３３を介してＬＥＤ制御部２６についてテスト可能な状態となる。   Subsequently, when an H level mode switching signal Sa is input from the external terminal 6 by the user operating the test apparatus, the input / output operation function of the input / output circuit 56 is invalidated. As a result, the input / output circuit 56 of the semiconductor chip 3 does not affect the LED control unit 26 of the semiconductor chip 2 via the inter-chip wirings 22, 23 and the like. Further, the LED control unit 26 can be tested from the external terminals 4 and 5 through the connection path of the semiconductor chip 2, the output buffers 28 and 29, and the input buffers 32 and 33.

この状態において、使用者がテスト装置を操作することにより、ＬＥＤ制御部２６の動作が開始されると、ＬＥＤ制御部２６から例えば各ＬＥＤを点灯および消灯させるための信号が出力される。そして、使用者がテスト装置を操作することにより、外部端子４、５の信号をモニタし、正常な信号が出力されているか否か等について確認することができる。   In this state, when the operation of the LED control unit 26 is started by the user operating the test apparatus, the LED control unit 26 outputs a signal for turning on and off each LED, for example. Then, when the user operates the test apparatus, the signals of the external terminals 4 and 5 can be monitored to check whether or not a normal signal is being output.

なお、半導体チップ３におけるＬＩＮドライバ４５のテスト、および半導体チップ２におけるＬＩＮ通信制御部２７のテストについては、上記した半導体チップ３におけるＬＥＤドライバ４４のテストおよび半導体チップ２におけるＬＥＤ制御部２６のテストと同様に行うことが可能である。   As for the test of the LIN driver 45 in the semiconductor chip 3 and the test of the LIN communication control unit 27 in the semiconductor chip 2, the test of the LED driver 44 in the semiconductor chip 3 and the test of the LED control unit 26 in the semiconductor chip 2 described above. It can be done in the same way.

一方、半導体装置１を通常の動作モードで動作させる場合、半導体チップ２を、予めＲＯＭに書き込まれた通常動作用のプログラムに基づいて動作させる。これにより、アナログスイッチ３６〜４３がオフされ、半導体チップ２において通常動作用の接続経路が形成される。また、この場合、半導体装置１の外部より外部端子６を介してＬレベルのモード切換信号Ｓａを入力するように構成し、半導体チップ３における入出力回路５６の入出力動作機能を有効化させておく必要がある。また、外部端子４、５は、内部の回路と電気的に切り離された状態になっているが、例えばグランド等の安定電位に固定しておくとよい。   On the other hand, when the semiconductor device 1 is operated in the normal operation mode, the semiconductor chip 2 is operated based on a normal operation program previously written in the ROM. As a result, the analog switches 36 to 43 are turned off, and a connection path for normal operation is formed in the semiconductor chip 2. In this case, an L level mode switching signal Sa is input from the outside of the semiconductor device 1 through the external terminal 6 to enable the input / output operation function of the input / output circuit 56 in the semiconductor chip 3. It is necessary to keep. The external terminals 4 and 5 are electrically disconnected from the internal circuit, but may be fixed to a stable potential such as ground.

以上説明したように、本実施形態によれば次のような効果を奏する。
半導体チップ３のＬＥＤドライバ４４をテストする場合、アナログスイッチ３６〜４３のオンオフ状態を切り換えるとともに、入出力回路５６の入出力動作機能を有効化し、外部端子４、５からＬＥＤドライバ４４までの接続経路を形成する。このような設定が行われることにより、半導体チップ２に設けられた外部端子４、５を介して半導体チップ３のＬＥＤドライバ４４についてチップ単体の場合と同等のテストを行うことができる。 As described above, according to the present embodiment, the following effects can be obtained.
When testing the LED driver 44 of the semiconductor chip 3, the on / off states of the analog switches 36 to 43 are switched, the input / output operation function of the input / output circuit 56 is enabled, and the connection path from the external terminals 4 and 5 to the LED driver 44. Form. By performing such setting, a test equivalent to that of a single chip can be performed on the LED driver 44 of the semiconductor chip 3 via the external terminals 4 and 5 provided on the semiconductor chip 2.

半導体チップ２のＬＥＤ制御部２６をテストする場合、アナログスイッチ３６〜４３のオンオフ状態を切り換えるとともに、入出力回路５６の入出力動作機能を無効化し、外部端子４、５からＬＥＤ制御部２６までの接続経路を形成する。このような設定が行われることにより、半導体チップ２に設けられた外部端子４、５を介して半導体チップ２のＬＥＤ制御部２６についてチップ単体の場合と同等のテストを行うことができる。   When testing the LED control unit 26 of the semiconductor chip 2, the analog switches 36 to 43 are switched on and off, the input / output operation function of the input / output circuit 56 is disabled, and the external control from the external terminals 4 and 5 to the LED control unit 26 is performed. Form a connection path. By performing such setting, a test equivalent to the case of a single chip can be performed on the LED control unit 26 of the semiconductor chip 2 via the external terminals 4 and 5 provided on the semiconductor chip 2.

この際、入出力回路５６の入出力動作機能が無効化されているので、たとえＬＥＤドライバ４４が動作していても、ＬＥＤ制御部２６に影響を与えることがない。従って、テスト対象となる回路の切り分けを行い易くした状態、つまり半導体チップ２単体でテストを行う場合と同様の条件でＬＥＤ制御部２６のテストを行うことができる。これにより、例えばＬＥＤ制御部２６をテストした結果を検証する際、半導体チップ３側の回路の影響を考慮する必要がなくなるので、半導体チップ２側の回路のみを対象として容易にテスト結果を検証することができる。   At this time, since the input / output operation function of the input / output circuit 56 is disabled, the LED control unit 26 is not affected even if the LED driver 44 is operating. Therefore, the test of the LED control unit 26 can be performed under the condition that facilitates the separation of the circuit to be tested, that is, the same condition as when the test is performed on the semiconductor chip 2 alone. Thereby, for example, when verifying the result of testing the LED control unit 26, it is not necessary to consider the influence of the circuit on the semiconductor chip 3 side, so the test result is easily verified only for the circuit on the semiconductor chip 2 side. be able to.

ＬＥＤドライバ４４およびＬＥＤ制御部２６のいずれをテストする場合にも、テストを行う前に、使用者が行う設定は、上記したとおり、アナログスイッチ３７〜４３の切り換えおよび入出力回路５６の入出力動作機能の切り換えの２つとしている。これにより、テスト前の設定を簡単に行えるので、使用者が誤った設定をしてしまうことを防止できる。   When testing either the LED driver 44 or the LED control unit 26, the setting performed by the user before the test is performed as described above, switching of the analog switches 37 to 43 and input / output operation of the input / output circuit 56. Two functions are switched. Thereby, since the setting before a test can be performed easily, it can prevent that a user makes an incorrect setting.

半導体装置１を通常に動作させる場合、アナログスイッチ３６〜４３を全てオフさせるとともに、入出力回路５６の入出力動作機能を有効化する。このような設定を行うことにより、半導体装置１において通常動作用の接続経路が形成され、半導体装置１を通常の動作状態にすることができる。   When the semiconductor device 1 is normally operated, all the analog switches 36 to 43 are turned off and the input / output operation function of the input / output circuit 56 is validated. By performing such setting, a connection path for normal operation is formed in the semiconductor device 1, and the semiconductor device 1 can be brought into a normal operation state.

信号端子１３と信号端子９〜１２との間および信号端子１４と信号端子９〜１２との間にアナログスイッチ３６〜４３を設け、それぞれの間の接続状態を切り換え可能とした。従って、上記接続状態を選択的に切り換えることにより、４つの信号端子９〜１２に対応するＬＥＤ制御部２６、ＬＩＮ通信制御部２７、ＬＥＤドライバ４４およびＬＩＮドライバ４５について、２つの信号端子１３、１４を介してテストを行うことができる。これにより、外部端子数の増加を抑制することができる。   Analog switches 36 to 43 are provided between the signal terminal 13 and the signal terminals 9 to 12 and between the signal terminal 14 and the signal terminals 9 to 12 so that the connection state between them can be switched. Therefore, by selectively switching the connection state, the two signal terminals 13 and 14 for the LED control unit 26, the LIN communication control unit 27, the LED driver 44, and the LIN driver 45 corresponding to the four signal terminals 9 to 12 are used. Can be tested through. Thereby, the increase in the number of external terminals can be suppressed.

ＣＭＯＳ回路により構成されたアナログスイッチ３６〜４３を用いたので、特殊な構成を用いることなく、端子の切り換え制御を行うことができる。また、外部端子４、５を介してアナログ信号を入力または出力するようなテストを行うことができるとともに、半導体チップ２においてアナログスイッチ３６〜４３が占有する回路面積を小さくできる。   Since the analog switches 36 to 43 configured by the CMOS circuit are used, the terminal switching control can be performed without using a special configuration. Further, a test for inputting or outputting an analog signal via the external terminals 4 and 5 can be performed, and the circuit area occupied by the analog switches 36 to 43 in the semiconductor chip 2 can be reduced.

スイッチ回路５０、５２、５４のオンオフにより信号端子１７のプルダウン状態および信号端子１８、２０のプルアップ状態を制御可能にするとともに、信号端子１９に接続される出力バッファ４８を出力カットオフ状態に設定可能とした。従って、入出力回路５６の入出力動作機能を無効化する場合、スイッチ回路５０、５２、５４をオフさせるとともに出力バッファ４８を出力カットオフ状態に設定することで、電源またはグランドからの影響および出力バッファ４８からの影響を半導体チップ２に対して与えることを防止できる。   The pull-down state of the signal terminal 17 and the pull-up state of the signal terminals 18 and 20 can be controlled by turning on and off the switch circuits 50, 52 and 54, and the output buffer 48 connected to the signal terminal 19 is set to the output cut-off state. It was possible. Accordingly, when invalidating the input / output operation function of the input / output circuit 56, the switch circuits 50, 52, 54 are turned off and the output buffer 48 is set to the output cut-off state. It is possible to prevent the semiconductor chip 2 from being affected by the buffer 48.

なお、本発明は上記し且つ図面に記載した実施形態に限定されるものではなく、次のような変形または拡張が可能である。
半導体チップ３のＬＥＤドライバ４４をテストする場合、半導体チップ２のＬＥＤ制御部２６が正常に動作することを確認済みであれば、ＬＥＤ制御部２６を動作させた状態でテストを行ってもよい。この場合、ＬＥＤ制御部２６からＬＥＤドライバ４４に対し、テスト用の信号を与え、外部端子４、５を介してその信号をモニタしながら、ＬＥＤの動作状態を確認するとよい。 The present invention is not limited to the embodiment described above and illustrated in the drawings, and the following modifications or expansions are possible.
When testing the LED driver 44 of the semiconductor chip 3, if it is confirmed that the LED control unit 26 of the semiconductor chip 2 operates normally, the test may be performed with the LED control unit 26 operating. In this case, it is preferable to give a test signal from the LED control unit 26 to the LED driver 44 and check the operation state of the LED while monitoring the signal via the external terminals 4 and 5.

出力バッファ４８は、ＣＭＯＳ回路でなくともよく、例えばオープンコレクタ形式の回路で構成してもよい。スイッチ回路５０、５２、５４は、信号端子１７、１８、２０と入力バッファ４６、４７、４９および抵抗５１、５３、５５との間を遮断可能にするように設けてもよい。スイッチ手段としては、ＣＭＯＳ回路によるアナログスイッチでなくともよく、その他のスイッチ回路を用いてもよい。
モニタ用信号端子は、チップ間配線がなされた内部接続用信号端子の数やパッケージのサイズ等に応じて設ければよく、１つであってもよいし、３つ以上設けてもよい。また、アナログスイッチについても同様に、その数を適宜変更してもよい。 The output buffer 48 does not have to be a CMOS circuit, and may be constituted by, for example, an open collector type circuit. The switch circuits 50, 52, 54 may be provided so that the signal terminals 17, 18, 20 can be disconnected from the input buffers 46, 47, 49 and the resistors 51, 53, 55. The switch means may not be an analog switch based on a CMOS circuit, and other switch circuits may be used.
The monitor signal terminals may be provided in accordance with the number of internal connection signal terminals with inter-chip wiring, the size of the package, and the like, and may be one or three or more. Similarly, the number of analog switches may be changed as appropriate.

ＬＥＤ制御部２６およびＬＩＮ通信制御部２７を第１のテスト対象回路とし、ＬＥＤドライバ４４およびＬＩＮドライバ４５を第２のテスト対象回路としたが、これに限らず、例えばＣＡＮ（Controller Area Network）通信制御部を第１のテスト対象回路とし、ＣＡＮドライバを第２のテスト対象回路としてもよい。
半導体チップ２は、例えばＰＬＤ等を基本構成として備えていてもよい。半導体チップ３は、例えばＥＥＰＲＯＭ等のメモリであってもよい。また、これら半導体チップ２および半導体チップ３をパッケージ内部で接続するチップ間配線は、５本以上であってもよいし、３本以下であってもよい。半導体装置１は、パッケージ内部に半導体チップが３つ以上搭載されていてもよい。 The LED control unit 26 and the LIN communication control unit 27 are used as the first test target circuit, and the LED driver 44 and the LIN driver 45 are used as the second test target circuit. The control unit may be the first test target circuit, and the CAN driver may be the second test target circuit.
The semiconductor chip 2 may include, for example, a PLD as a basic configuration. The semiconductor chip 3 may be a memory such as an EEPROM. Further, the number of interchip wirings connecting the semiconductor chip 2 and the semiconductor chip 3 inside the package may be five or more, or may be three or less. In the semiconductor device 1, three or more semiconductor chips may be mounted inside the package.

本発明の一実施形態を示すもので、半導体装置の一部構成を示す図1 is a diagram illustrating a partial configuration of a semiconductor device according to an embodiment of the present invention. ＬＥＤドライバのテストを行う場合を示す図１相当図FIG. 1 equivalent diagram showing a case where the LED driver test is performed ＬＥＤ制御部のテストを行う場合を示す図１相当図FIG. 1 equivalent diagram showing a case where the LED control unit is tested

符号の説明Explanation of symbols

図面中、１は半導体装置、２、３は半導体チップ（第１および第２の半導体チップ）、９〜１２は信号端子（第１の内部接続用信号端子）、１３、１４は信号端子（モニタ用信号端子）、１７〜２０は信号端子（第２の内部接続用信号端子）、２２〜２５はチップ間配線、２６はＬＥＤ制御部（第１のテスト対象回路）、２７はＬＩＮ通信制御部（第１のテスト対象回路）、３６〜４３はアナログスイッチ（スイッチ手段）、４４はＬＥＤドライバ（第２のテスト対象回路）、４５はＬＩＮドライバ（第２のテスト対象回路）、４８は出力バッファ（出力回路、入出力動作機能を無効化する手段）、５０、５２、５４はスイッチ回路（入出力動作機能を無効化する手段）、５１、５３、５５は抵抗、５６は入出力回路を示す。   In the drawings, 1 is a semiconductor device, 2 and 3 are semiconductor chips (first and second semiconductor chips), 9 to 12 are signal terminals (first internal connection signal terminals), and 13 and 14 are signal terminals (monitors). Signal terminal), 17 to 20 are signal terminals (second internal connection signal terminals), 22 to 25 are inter-chip wirings, 26 is an LED control unit (first test target circuit), and 27 is a LIN communication control unit. (First test target circuit), 36 to 43 are analog switches (switch means), 44 is an LED driver (second test target circuit), 45 is a LIN driver (second test target circuit), and 48 is an output buffer. (Output circuit, means for invalidating input / output operation function), 50, 52, 54 are switch circuits (means for invalidating input / output operation function), 51, 53, 55 are resistors, 56 is an input / output circuit .

Claims (6)

パッケージ内部に少なくとも第１および第２の半導体チップを備えこれらの間がチップ間配線を介して接続された構成の半導体装置において、
前記第１の半導体チップは、
第１のテスト対象回路と、
前記パッケージの外部に導出されるモニタ用信号端子と、
前記第１のテスト対象回路に接続されるとともに前記第２の半導体チップに前記チップ間配線を介して接続される第１の内部接続用信号端子と、
前記モニタ用信号端子を前記内部接続用信号端子に接続する第１の状態と同モニタ用信号端子を前記内部接続用信号端子から遮断する第２の状態とを切り換え設定可能なスイッチ手段とを備え、
前記第２の半導体チップは、
第２のテスト対象回路と、
前記第１の半導体チップと前記チップ間配線を介して接続される第２の内部接続用信号端子と、
前記第２のテスト対象回路と前記第２の内部接続用信号端子との間に介在され、入出力動作機能を有するとともに入出力動作機能を無効化する手段を有する入出力回路とを備えたことを特徴とする半導体装置。 In a semiconductor device having a configuration in which at least a first and a second semiconductor chip are provided inside a package and connected between these via an inter-chip wiring,
The first semiconductor chip is:
A first circuit under test;
A monitoring signal terminal led out of the package;
A first internal connection signal terminal connected to the first test target circuit and connected to the second semiconductor chip via the inter-chip wiring;
Switch means capable of switching between a first state in which the monitor signal terminal is connected to the internal connection signal terminal and a second state in which the monitor signal terminal is disconnected from the internal connection signal terminal; ,
The second semiconductor chip is
A second circuit under test;
A second internal connection signal terminal connected to the first semiconductor chip via the inter-chip wiring;
An input / output circuit interposed between the second test target circuit and the second internal connection signal terminal and having an input / output operation function and means for disabling the input / output operation function; A semiconductor device characterized by the above. 請求項１記載の半導体装置において、
前記第１の半導体チップは、前記第１の内部接続用信号端子を複数備え、
前記スイッチ手段は、前記モニタ用信号端子を前記複数の第１の内部接続用信号端子に選択的に接続可能に構成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The first semiconductor chip includes a plurality of the first internal connection signal terminals,
The semiconductor device according to claim 1, wherein the switch means is configured to selectively connect the monitor signal terminal to the plurality of first internal connection signal terminals. 請求項１または２記載の半導体装置において、
前記スイッチ手段は、アナログスイッチを有していることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The semiconductor device characterized in that the switch means includes an analog switch. 請求項１ないし３のいずれかに記載の半導体装置において、
前記入出力回路は、前記第２の内部接続用信号端子と電源端子との間に接続される抵抗を備えており、
前記入出力動作機能を無効化する手段は、前記抵抗の接続経路を遮断状態にする手段であることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 3,
The input / output circuit includes a resistor connected between the second internal connection signal terminal and a power supply terminal,
The semiconductor device according to claim 1, wherein the means for invalidating the input / output operation function is means for blocking the connection path of the resistor. 請求項１ないし４のいずれかに記載の半導体装置において、
前記入出力回路は、ＣＭＯＳ回路で構成された出力回路を備えており、
前記入出力動作機能を無効化する手段は、前記ＣＭＯＳ回路のｐチャネルおよびｎチャネルの両方のトランジスタを遮断状態にする手段であることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The input / output circuit includes an output circuit composed of a CMOS circuit,
The means for invalidating the input / output operation function is means for shutting off both p-channel and n-channel transistors of the CMOS circuit. 請求項１ないし５のいずれかに記載の半導体装置のテスト方法であって、
前記第１のテスト対象回路のテストを行う場合、
前記スイッチ手段により前記第１の状態に設定する工程と、前記入出力動作機能を無効化する手段により前記入出力回路の入出力動作機能を無効化する工程とを行った後、前記第１のテスト対象回路のテストを実行し、
前記第２のテスト対象回路のテストを行う場合、
前記スイッチ手段により前記第１の状態に設定する工程と、前記入出力回路の入出力動作機能を有効化する工程とを行った後、前記第２のテスト対象回路のテストを実行することを特徴とする半導体装置のテスト方法。 A test method for a semiconductor device according to any one of claims 1 to 5,
When testing the first test target circuit,
After performing the step of setting the first state by the switch means and the step of invalidating the input / output operation function of the input / output circuit by the means for invalidating the input / output operation function, the first Run the test of the circuit under test,
When testing the second test target circuit,
A test of the second test target circuit is performed after performing the step of setting to the first state by the switch means and the step of enabling the input / output operation function of the input / output circuit. A method for testing a semiconductor device.
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