JP2008209210A - Test pattern automatic generation method and program - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To make a generated test pattern satisfy a test pattern verification condition using an original net list, and to prevent a strobe error from occurring in a test pattern verification process using the original net list, even when generating the test pattern of a ROM-mixed LSI, using a test pattern automatic generation tool of handling the net list of a gate level. <P>SOLUTION: The net list 21 is converted into a net list 23 for an ATPG, by replacing a ROM with a ROM with an indefinite value generation circuit provided with a combination circuit satisfying a truth value table of the ROM, and the indefinite value generation circuit for setting signal values of all the output data pins to definite values, when a signal value is indefinite in any of address pins, in a net list conversion process S2. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、ＬＳＩ（large scale integrated circuit）テスタでＲＯＭ（read only memory）混在ＬＳＩをテストする場合に使用するテストパターンを自動生成するテストパターン自動生成方法およびテストパターン自動生成プログラムに関する。   The present invention relates to a test pattern automatic generation method and a test pattern automatic generation program for automatically generating a test pattern used when a ROM (read only memory) mixed LSI is tested by an LSI (large scale integrated circuit) tester.

ＬＳＩテスタでＬＳＩをテストする場合に使用するテストパターンを自動生成するＡＴＰＧ（automatic test pattern generator）には、故障検出率の高いテストパターンを高速で生成することが求められている。スキャン設計されたＬＳＩのテストパターンを自動生成するＡＴＰＧは、回路情報としてゲートレベルのネットリストを扱うが、ゲートの種類は、ＡＮＤゲートやＯＲゲート等、数種類のみであり、その動作は単純であるので、テストパターン自動生成のための処理を高速で行うことができる。   An ATPG (automatic test pattern generator) that automatically generates a test pattern used when testing an LSI with an LSI tester is required to generate a test pattern with a high failure detection rate at high speed. The ATPG that automatically generates a scan-designed LSI test pattern handles a gate-level netlist as circuit information, but there are only a few gate types, such as AND gates and OR gates, and the operation is simple. Therefore, the process for automatic test pattern generation can be performed at high speed.

たとえば、図５に示す２入力のＡＮＤゲートの場合、出力ピンｗに“０”を求める場合には、入力ピンａ、ｂのどちらかに“０”を設定し、また、出力ピンｗに“１”を求める場合には、入力ピンａ、ｂの両方に“１”を設定するという処理をプログラムに組み込むようにすれば足りる。入力ピンが３ピン以上であっても、各入力ピンは同じ機能なので、処理上の負担は大きくない。   For example, in the case of the 2-input AND gate shown in FIG. 5, when “0” is obtained for the output pin w, “0” is set to either the input pin a or b, and “0” is set to the output pin w. In order to obtain “1”, it is sufficient to incorporate a process of setting “1” in both the input pins a and b into the program. Even if the number of input pins is three or more, since each input pin has the same function, the processing burden is not great.

しかし、ＲＯＭの場合には、メモリセルに設定されている信号値によって動作が決まるため、ＲＯＭ混在ＬＳＩのテストパターンを自動生成する場合、ＲＯＭをメモリセルに設定されている信号値の集合である真理値表のままで扱うことはテストパターン生成時間の増大につながる。   However, in the case of the ROM, the operation is determined by the signal value set in the memory cell. Therefore, when the test pattern of the ROM mixed LSI is automatically generated, the ROM is a set of signal values set in the memory cell. Handling as a truth table leads to an increase in test pattern generation time.

図６はＲＯＭの一例を示しており、ＡＤＲ０〜ＡＤＲ６はアドレスピン、ＤＯ０〜ＤＯ７は出力データピンである。このＲＯＭの場合、アドレス数は１２８であるから、１２８×８ビットの信号値が設定されることになる。ここで、たとえば、出力データピンＤＯ０に“０”を求める場合には、ＲＯＭの真理値表を見て、出力データピンＤＯ０が“０”となるアドレスピンＡＤＲ０〜ＡＤＲ６の信号値を探し出す必要がある。この処理は、アドレスピンの数が増えるほど、ＡＴＰＧには大きな負担となる。   FIG. 6 shows an example of a ROM. ADR0 to ADR6 are address pins, and DO0 to DO7 are output data pins. In the case of this ROM, since the number of addresses is 128, a signal value of 128 × 8 bits is set. Here, for example, when “0” is obtained for the output data pin DO0, it is necessary to look at the truth table of the ROM and find the signal value of the address pins ADR0 to ADR6 where the output data pin DO0 is “0”. is there. This process becomes more burdensome on the ATPG as the number of address pins increases.

そこで、ＲＯＭ混在ＬＳＩについては、ＲＯＭを縮退故障あるいはディレイ故障の対象外として扱うテストパターンを生成するという方法が使用されることもある。しかし、この場合は、ＲＯＭのピンの縮退故障や、ＲＯＭを通過するパスのディレイ故障を検出することができないことになる。   Therefore, for a ROM mixed LSI, a method of generating a test pattern that treats the ROM as not subject to a stuck-at fault or a delay fault may be used. However, in this case, a stuck-at fault in the ROM pin or a delay fault in the path passing through the ROM cannot be detected.

そこで、また、ＲＯＭ混在ＬＳＩについては、ＲＯＭをＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲートおよびＮＯＲゲートを必要に応じて使用してなる組合せ回路に置き換えて、ＡＴＰＧでテストパターンを自動生成する方法が使用されることもある。この手法では、ＡＴＰＧで生成したテストパターンの検証（validation）は、オリジナルのネットリストで行われる。   Therefore, for ROM mixed LSIs, a method of automatically generating test patterns with ATPG by replacing ROM with a combinational circuit that uses AND gates, OR gates, NAND gates and NOR gates as needed is used. Sometimes. In this method, verification of a test pattern generated by ATPG is performed using an original netlist.

図７はＲＯＭを組合せ回路に置き換えてＡＴＰＧでＲＯＭ混在ＬＳＩのテストパターンを自動生成する従来方法を示すフローチャートである。本例では、まず、ＲＯＭを真理値表で示すＲＯＭ混載ＬＳＩのゲートレベルのネットリスト１を元に、ＣＰＵおよびレイアウト・プログラムによりレイアウト処理を行い、ディレイ情報２を作成する（ステップＰ１）。   FIG. 7 is a flowchart showing a conventional method for automatically generating a test pattern of a ROM mixed LSI by ATPG by replacing the ROM with a combinational circuit. In this example, first, layout processing is performed by the CPU and the layout program based on the gate-level netlist 1 of the ROM-embedded LSI whose ROM is shown in the truth table, and delay information 2 is created (step P1).

次に、ネットリスト１を入力し、ＣＰＵおよびＡＴＰＧにより、真理値表で示されているＲＯＭをＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲートおよびＮＯＲゲートを必要に応じて使用してなる組合せ回路に置き換えて、ネットリスト１をＡＴＰＧ用のゲートレベルのネットリスト３に変換する（ステップＰ２）。次に、ＡＴＰＧ用のネットリスト３を元に、ＣＰＵおよびＡＴＰＧにより、入出力ピンの信号値のみからなるテストパターン４を生成する（ステップＰ３）。   Next, the netlist 1 is input, and the CPU and ATPG replace the ROM shown in the truth table with a combinational circuit that uses AND gates, OR gates, NAND gates, and NOR gates as necessary. Then, the net list 1 is converted into a gate level net list 3 for ATPG (step P2). Next, based on the ATPG netlist 3, the CPU and ATPG generate a test pattern 4 consisting only of signal values of the input / output pins (step P3).

次に、入出力ピンの信号値のみからなるテストパターン４およびタイミング定義ファイル５を元に、ＣＰＵおよびＡＴＰＧにより、入出力ピンの信号値およびタイミング記述のあるテストパターン６を生成する（ステップＰ４）。次に、ネットリスト１およびディレイ情報２を元に、ＣＰＵおよびテストパターン検証プログラムにより、テストパターン６の検証を行う（ステップＰ５）。   Next, based on the test pattern 4 and the timing definition file 5 consisting only of the signal values of the input / output pins, the test pattern 6 having the signal values of the input / output pins and the timing description is generated by the CPU and ATPG (step P4). . Next, the test pattern 6 is verified by the CPU and the test pattern verification program based on the netlist 1 and the delay information 2 (step P5).

図８は図７に示す従来のテストパターン自動生成方法の利点を説明するための図であり、（Ａ）はネットリスト１が示すＲＯＭ混在ＬＳＩの一部分を示し、（Ｂ）はＡＴＰＧ用のネットリスト３が示すＲＯＭ混在ＬＳＩの一部分を示している。図８中、１１はＲＯＭ混在ＬＳＩ、１２はＲＯＭ、１３、１４、１５はＡＮＤゲート、１６、１７はスキャン・フリップフロップであり、ＲＯＭ１２は、ネットリスト１では真理値表で示され、ＡＴＰＧ用のネットリスト３では、ＡＮＤゲート１４、１５を含む組合せ回路で示される。   8A and 8B are diagrams for explaining the advantages of the conventional test pattern automatic generation method shown in FIG. 7, in which FIG. 8A shows a part of a ROM mixed LSI indicated by the netlist 1, and FIG. 8B shows an ATPG net. A part of the ROM mixed LSI shown in the list 3 is shown. In FIG. 8, 11 is a ROM mixed LSI, 12 is a ROM, 13, 14 and 15 are AND gates, 16 and 17 are scan flip-flops, and ROM 12 is shown as a truth table in the netlist 1 and is used for ATPG. In the net list 3, the combinational circuit including AND gates 14 and 15 is shown.

図７に示す従来のテストパターン自動生成方法によれば、ＲＯＭ１２は、ＡＴＰＧ用のネットリスト３では、組合せ回路で示されるので、ＡＮＤゲート１３の出力ピンとＲＯＭ１２のアドレスピンとの間のネットの縮退故障検出用のテストパターンや、スキャン・フリップフロップ１６、１７間のディレイ故障検出用のテストパターンの自動生成が可能である。
特開平０３−０２９８６８号公報 According to the conventional test pattern automatic generation method shown in FIG. 7, since the ROM 12 is indicated by a combinational circuit in the ATPG netlist 3, a net stuck-at fault between the output pin of the AND gate 13 and the address pin of the ROM 12 A test pattern for detection and a test pattern for detecting a delay fault between the scan flip-flops 16 and 17 can be automatically generated.
Japanese Patent Laid-Open No. 03-029868

ところで、ＡＴＰＧが作成したテストパターン６をオリジナルのネットリスト１で検証する場合、ＲＯＭの真理値表を使用してその出力信号を決定しているが、ＲＯＭについては、アドレスピンのいずれか１ピンの信号値が不定値（“０”とも“１”とも言えない状態）になれば、全出力データピンの信号値が不定値にならなければならないという条件がある。   By the way, when verifying the test pattern 6 created by the ATPG with the original netlist 1, the output signal is determined using the truth table of the ROM. For the ROM, any one of the address pins is used. There is a condition that the signal values of all the output data pins must be indefinite values if the signal value becomes an indefinite value (a state in which neither “0” nor “1” can be said).

ここで、たとえば、図６に示すＲＯＭがＲＯＭ混在ＬＳＩに搭載されている場合、出力データピンＤＯ０〜ＤＯ７の各々の信号の全てがアドレスピンＡＤＲ０〜ＡＤＲ６の７本の全ての信号の影響を受けているとは限らない。たとえば、出力データピンＤＯ０の信号値が、アドレスピンＡＤＲ０の信号値が“０”の場合でも“１”の場合でも、同じ信号値であれば、出力データピンＤＯ０の信号値には、アドレスピンＡＤＲ０は関与していないことになる。   Here, for example, when the ROM shown in FIG. 6 is mounted on the ROM mixed LSI, all the signals of the output data pins DO0 to DO7 are affected by all the seven signals of the address pins ADR0 to ADR6. Not necessarily. For example, if the signal value of the output data pin DO0 is the same signal value regardless of whether the signal value of the address pin ADR0 is “0” or “1”, the signal value of the output data pin DO0 includes the address pin ADR0 will not be involved.

このような場合、図６に示すＲＯＭを組合せ回路に置き換えた後のＡＴＰＧ用のネットリスト３においては、出力データピンＤＯ０の入力ツリーにはアドレスピンＡＤＲ０は含まれないことになる。したがって、アドレスピンＡＤＲ０の信号値が不定値になっても、ＡＴＰＧでは出力データピンＤＯ０に“０”あるいは“１”が出力されることを前提にテストパターンが生成されてしまう。   In such a case, in the ATPG netlist 3 after the ROM shown in FIG. 6 is replaced with a combinational circuit, the address pin ADR0 is not included in the input tree of the output data pin DO0. Therefore, even if the signal value of the address pin ADR0 becomes an indefinite value, the ATPG generates a test pattern on the assumption that “0” or “1” is output to the output data pin DO0.

このように、図７に示す従来のテストパターン自動生成方法においては、ＡＴＰＧにより生成されるテストパターン６がオリジナルのネットリスト１を使用したテストパターン検証条件を満たさない場合が発生し、テストパターン検証工程（ステップＰ５）においてストローブエラーが発生してしまう場合があるという問題点があった。   As described above, in the conventional test pattern automatic generation method shown in FIG. 7, the test pattern 6 generated by ATPG does not satisfy the test pattern verification condition using the original netlist 1, and the test pattern verification is performed. There has been a problem that strobe errors may occur in the process (step P5).

本発明は、かかる点に鑑み、ゲートレベルのネットリストを扱うテストパターン自動生成ツールを使用してＲＯＭ混在ＬＳＩのテストパターンを生成する場合であっても、生成されるテストパターンがオリジナルのネットリストを使用したテストパターン検証条件を満たすようにし、オリジナルのネットリストを使用したテストパターン検証工程においてストローブエラーが発生しないようにすることができるテストパターン自動生成方法およびテストパターン自動生成プログラムを提供することを目的とする。   In view of this point, the present invention provides a test pattern generated in an original netlist even when a test pattern for a ROM mixed LSI is generated using an automatic test pattern generation tool that handles a gate-level netlist. To provide a test pattern automatic generation method and a test pattern automatic generation program that can satisfy a test pattern verification condition using a test pattern and prevent a strobe error from occurring in a test pattern verification process using an original netlist With the goal.

本発明のテストパターン自動生成方法は、ＣＰＵにより、ＲＯＭを真理値表で示すＲＯＭ混在ＬＳＩのゲートレベルの第１のネットリストをゲートレベルのネットリストを扱うテストパターン自動生成ツール用の第２のネットリストに変換するネットリスト変換工程と、前記第２のネットリストおよびタイミング定義ファイルを元に、前記ＣＰＵおよび前記テストパターン自動生成ツールにより、前記ＲＯＭ混在ＬＳＩのテストパターンを生成するテストパターン生成工程を含むテストパターン自動生成方法であって、前記ネットリスト変換工程は、前記ＲＯＭを、前記真理値表を満足する組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換える工程を含むものである。   According to the test pattern automatic generation method of the present invention, the CPU uses a second test pattern automatic generation tool for a gate-level netlist as a gate-level netlist of a ROM mixed LSI in which a ROM is represented by a truth table. A netlist conversion step for converting to a netlist, and a test pattern generation step for generating a test pattern for the ROM mixed LSI by the CPU and the test pattern automatic generation tool based on the second netlist and the timing definition file The netlist conversion step includes a combination circuit that satisfies the truth table, and a total output when any of the signal values of the address pins is an indefinite value. Indeterminate value generation with indeterminate value generation circuit that sets the signal value of the data pin to an indeterminate value It is intended to include the step of replacing the road with ROM.

本発明のテストパターン自動生成プログラムは、コンピュータに、ＲＯＭを真理値表で示すＲＯＭ混在ＬＳＩのゲートレベルの第１のネットリストをゲートレベルのネットリストを扱うテストパターン自動生成ツール用の第２のネットリストに変換するネットリスト変換工程と、前記第２のネットリストおよびタイミング定義ファイルを元に、前記テストパターン自動生成ツールを使用して、前記ＲＯＭ混在ＬＳＩのテストパターンを生成するテストパターン生成工程を実行させるプログラムを含むテストパターン自動生成プログラムであって、前記ネットリスト変換工程は、前記ＲＯＭを、前記真理値表を満足する組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換える工程を含むものである。   The test pattern automatic generation program of the present invention is a second test pattern automatic generation tool for handling a gate-level netlist as a gate-level netlist of a ROM mixed LSI in which a ROM is indicated by a truth table. A netlist conversion step for converting to a netlist, and a test pattern generation step for generating a test pattern for the ROM mixed LSI using the test pattern automatic generation tool based on the second netlist and the timing definition file A test pattern automatic generation program including a program for executing the program, wherein in the netlist conversion step, the ROM, the combinational circuit that satisfies the truth table, and the signal value of any of the address pins are indefinite values Is an indeterminate value generator that sets the signal values of all output data pins to indeterminate values. It is intended to include the step of replacing the undefined value generating circuit with ROM having a circuit.

本発明によれば、ネットリスト変換工程において、ＲＯＭは、その真理値表を満足する組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換えられる。したがって、ゲートレベルのネットリストを扱うテストパターン自動生成ツールを使用してＲＯＭ混在ＬＳＩのテストパターンを生成する場合であっても、生成されるテストパターンがオリジナルの第１のネットリストを使用したテストパターン検証条件を満たすようにし、オリジナルの第１のネットリストを使用したテストパターン検証工程においてストローブエラーが発生しないようにすることができる。   According to the present invention, in the net list conversion step, the ROM makes the signal values of all output data pins undefined when the combinational circuit satisfying the truth table and the signal value of any of the address pins are undefined. It is replaced with a ROM with an indeterminate value generation circuit having an indeterminate value generation circuit for setting the value. Therefore, even when a test pattern for a ROM mixed LSI is generated using a test pattern automatic generation tool that handles a gate level netlist, the test pattern generated is a test using the original first netlist. By satisfying the pattern verification condition, it is possible to prevent a strobe error from occurring in the test pattern verification process using the original first netlist.

図１は本発明のテストパターン自動生成方法の一実施形態を示すフローチャートであり、本発明のテストパターン自動生成方法の一実施形態は、コンピュータを使用して実行されるものである。本発明のテストパターン自動生成方法の一実施形態では、まず、ＲＯＭを真理値表で示すＲＯＭ混載ＬＳＩのゲートレベルのネットリスト２１を元に、ＣＰＵおよびレイアウト・プログラムによりレイアウト処理を行い、ディレイ情報２２を作成する（ステップＳ１）。   FIG. 1 is a flowchart showing an embodiment of a test pattern automatic generation method of the present invention. The test pattern automatic generation method of the present invention is executed using a computer. In one embodiment of the test pattern automatic generation method of the present invention, first, layout processing is performed by a CPU and a layout program based on a gate-level netlist 21 of a ROM-embedded LSI in which a ROM is indicated by a truth table, and delay information is obtained. 22 is created (step S1).

次に、ネットリスト２１を入力して、ＣＰＵおよびＡＴＰＧ中の従来のネットリスト変換プログラムを改良したネットリスト変換処理プログラムにより、ＲＯＭ混在ＬＳＩ中のＲＯＭを、このＲＯＭの真理値表を満足させるように、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲートおよびＮＯＲゲートを必要に応じて使用して構成される組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換えることにより、ネットリスト２１をＡＴＰＧ用のネットリスト２３に変換する（ステップＳ２）。   Next, the netlist 21 is inputted, and the ROM in the ROM mixed LSI is made to satisfy the truth table of the ROM by the netlist conversion processing program improved from the conventional netlist conversion program in the CPU and ATPG. In addition, when a combinational circuit configured using an AND gate, an OR gate, a NAND gate, and a NOR gate as needed and any of the signal values of the address pins are indefinite values, the signal values of all output data pins Is replaced with a ROM with an indeterminate value generation circuit having an indeterminate value generation circuit for setting an indefinite value, thereby converting the netlist 21 into an ATPG netlist 23 (step S2).

このように、本発明のテストパターン自動生成方法の一実施形態で使用するＡＴＰＧは、ネットリスト変換プログラムとして、ＲＯＭ混在ＬＳＩ中のＲＯＭを、このＲＯＭの真理値表を満足させるように、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲートおよびＮＯＲゲートを必要に応じて使用して構成される組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換えることにより、ネットリスト２１をＡＴＰＧ用のネットリスト２３に変換するネットリスト変換プログラムを有するものである。   As described above, the ATPG used in one embodiment of the test pattern automatic generation method of the present invention uses an AND gate as a netlist conversion program so that the ROM in the ROM mixed LSI can satisfy the truth table of the ROM. When the signal value of any one of the address circuit and the combinational circuit configured using the OR gate, NAND gate and NOR gate as necessary is an indefinite value, the signal values of all output data pins are set to an indeterminate value. It has a net list conversion program for converting the net list 21 into the ATPG net list 23 by replacing it with a ROM with an indefinite value generation circuit having an indefinite value generation circuit to be set.

次に、ＡＴＰＧ用のネットリスト２３を元に、ＣＰＵおよびＡＴＰＧにより、入出力ピンの信号値のみからなるテストパターン２４を生成する（ステップＳ３）。次に、入出力ピンの信号値のみからなるテストパターン２４およびタイミング定義ファイル２５を元に、ＣＰＵおよびＡＴＰＧにより、入出力ピンの信号値およびタイミング記述のあるテストパターン２６を生成する（ステップＳ４）。次に、オリジナルのネットリスト２１およびディレイ情報２２を元に、ＣＰＵおよびテストパターン検証プログラムにより、テストパターン２６の検証を行う（ステップＳ５）。   Next, based on the ATPG net list 23, the CPU and ATPG generate a test pattern 24 consisting only of signal values of the input / output pins (step S3). Next, based on the test pattern 24 and the timing definition file 25 consisting only of the signal values of the input / output pins, the test pattern 26 having the signal values of the input / output pins and the timing description is generated by the CPU and ATPG (step S4). . Next, based on the original net list 21 and the delay information 22, the test pattern 26 is verified by the CPU and the test pattern verification program (step S5).

ここで、ネットリスト変換工程（ステップＳ２）で生成する不定値発生回路は、ＲＯＭのアドレスピンと出力データピンとの間に設けられ、たとえば、アドレスピンと同数の入力端子を有し、アドレスピンの信号値を並列入力する１段目の排他的論理和ゲート（以下、ＸＯＲゲートという）と、第１、第２の入力端子を１段目のＸＯＲゲートの出力端子に接続した２入力の２段目のＸＯＲゲートと、ＲＯＭの真理値表を満足する組合せ回路の各出力端子に対応して設けられ、第１の入力端子を２段目のＸＯＲゲートの出力端子に接続し、第２の入力端子をＲＯＭの真理値表を満足する組合せ回路の対応する出力端子に接続した２入力の３段目の排他的論理和ゲートで構成される。   Here, the indeterminate value generation circuit generated in the net list conversion step (step S2) is provided between the ROM address pin and the output data pin, and has, for example, the same number of input terminals as the address pins, and the signal value of the address pins. A first-stage exclusive OR gate (hereinafter referred to as an XOR gate) and a two-input second-stage where the first and second input terminals are connected to the output terminal of the first-stage XOR gate. An XOR gate is provided corresponding to each output terminal of the combinational circuit that satisfies the truth table of the ROM, the first input terminal is connected to the output terminal of the second-stage XOR gate, and the second input terminal is connected It is constituted by a 2-input third-stage exclusive OR gate connected to the corresponding output terminal of the combinational circuit that satisfies the ROM truth table.

図２は不定値発生回路の構成例を説明するための図であり、（Ａ）はネットリスト２１が示すＲＯＭ混在ＬＳＩの一部分を示し、（Ｂ）はＡＴＰＧ用のネットリスト２３が示すＲＯＭ混在ＬＳＩ中の不定値発生回路付きＲＯＭを示している。図２中、３１はＲＯＭ混在ＬＳＩ、３２はＲＯＭ、ＡＤＲ０〜ＡＤＲ２はＲＯＭ３２のアドレスピン、ＤＯ０〜ＤＯ２はＲＯＭ３２の出力データピン、３３はＲＯＭ３２を置き換えてなる不定値発生回路付きＲＯＭであり、ＲＯＭ３２に不定値発生回路３４を付加したものである。なお、ＲＯＭ３２は、ネットリスト２１では真理値表で示され、ＡＴＰＧ用のネットリスト２３では、ＡＮＤゲート３５、３６等を含み、ＲＯＭ３２の真理値表を満足する組合せ回路で示される。   2A and 2B are diagrams for explaining a configuration example of an indefinite value generation circuit. FIG. 2A shows a part of a ROM mixed LSI indicated by the netlist 21, and FIG. 2B shows a ROM mixed indicated by an ATPG netlist 23. 2 shows a ROM with an indeterminate value generation circuit in an LSI. In FIG. 2, 31 is a ROM mixed LSI, 32 is a ROM, ADR 0 to ADR 2 are address pins of the ROM 32, DO 0 to DO 2 are output data pins of the ROM 32, and 33 is a ROM with an indefinite value generating circuit formed by replacing the ROM 32. To which an indefinite value generation circuit 34 is added. The ROM 32 is indicated by a truth table in the net list 21, and the ATPG net list 23 is indicated by a combinational circuit that includes AND gates 35 and 36 and the like and satisfies the truth value table of the ROM 32.

図２の例では、不定値発生回路３４は、アドレスピンＡＤＲ０〜ＡＤＲ２と出力データピンＤＯ０〜ＤＯ２との間に設けられ、３入力のＸＯＲゲート３７と、２入力のＸＯＲゲート３８〜４１で構成されている。ＸＯＲゲート３７は、第１の入力端子ａをアドレスピンＡＤＲ０に接続し、第２の入力端子ｂをアドレスピンＡＤＲ１に接続し、第３の入力端子ｃをアドレスピンＡＤＲ２に接続している。２段目のＸＯＲゲート３８は、第１の入力端子ａおよび第２の入力端子ｂをＸＯＲゲート３７の出力端子ｗに接続している。   In the example of FIG. 2, the indeterminate value generation circuit 34 is provided between the address pins ADR0 to ADR2 and the output data pins DO0 to DO2, and includes a three-input XOR gate 37 and two-input XOR gates 38 to 41. Has been. The XOR gate 37 has a first input terminal a connected to the address pin ADR0, a second input terminal b connected to the address pin ADR1, and a third input terminal c connected to the address pin ADR2. The second-stage XOR gate 38 connects the first input terminal a and the second input terminal b to the output terminal w of the XOR gate 37.

ＸＯＲゲート３９は、第１の入力端子ａをＸＯＲゲート３８の出力端子ｗに接続し、第２の入力端子ｂをＲＯＭ３２の出力端子４２−０に接続し、出力端子ｗを出力データピンＤＯ０に接続している。ＸＯＲゲート４０は、第１の入力端子ａをＸＯＲゲート３８の出力端子ｗに接続し、第２の入力端子ｂをＲＯＭ３２の出力端子４２−１に接続し、出力端子ｗを出力データピンＤＯ１に接続している。ＸＯＲゲート４１は、第１の入力端子ａをＸＯＲゲート３８の出力端子ｗに接続し、第２の入力端子ｂをＲＯＭ３２の出力端子４２−２に接続し、出力端子ｗを出力データピンＤＯ２に接続している。   The XOR gate 39 connects the first input terminal a to the output terminal w of the XOR gate 38, connects the second input terminal b to the output terminal 42-0 of the ROM 32, and connects the output terminal w to the output data pin DO0. Connected. The XOR gate 40 connects the first input terminal a to the output terminal w of the XOR gate 38, connects the second input terminal b to the output terminal 42-1 of the ROM 32, and connects the output terminal w to the output data pin DO1. Connected. The XOR gate 41 connects the first input terminal a to the output terminal w of the XOR gate 38, connects the second input terminal b to the output terminal 42-2 of the ROM 32, and connects the output terminal w to the output data pin DO2. Connected.

図３は不定値発生回路３４の動作を説明するための図であり、（Ａ）は１段目のＸＯＲゲート３７の真理値表、（Ｂ）は２段目、３段目のＸＯＲゲート３８〜４１の真理値表を示している。なお、Ｘは不定値、Ｚはハイ・インピーダンス状態を示している。ここで、アドレスピンＡＤＲ０、ＡＤＲ１、ＡＤＲ２の信号値が“０００”又は“１１１”の場合には、１段目のＸＯＲゲート３７の出力値＝“０”、２段目のＸＯＲゲート３８の出力値＝“０”となり、３段目のＸＯＲゲート３９、４０、４１は、ＲＯＭ３２の出力端子４２−０、４２−１、４２−２に出力される信号に対してバッファとして機能する。   3A and 3B are diagrams for explaining the operation of the indefinite value generation circuit 34. FIG. 3A is a truth table of the first-stage XOR gate 37, and FIG. 3B is a second-stage and third-stage XOR gate 38. The truth table of -41 is shown. X represents an indefinite value and Z represents a high impedance state. Here, when the signal values of the address pins ADR0, ADR1, and ADR2 are “000” or “111”, the output value of the first-stage XOR gate 37 = “0” and the output of the second-stage XOR gate 38 The value = “0”, and the third-stage XOR gates 39, 40, and 41 function as buffers for signals output to the output terminals 42-0, 42-1, and 42-2 of the ROM 32.

また、アドレスピンＡＤＲ０、ＡＤＲ１、ＡＤＲ２の信号値が“０００”又は“１１１”以外の確定値の場合には、１段目のＸＯＲゲート３７の出力値＝“１”、２段目のＸＯＲゲート３８の出力値＝“０”となり、３段目のＸＯＲゲート３９、４０、４１は、ＲＯＭ３２の出力端子４２−０、４２−１、４２−２に出力される信号に対してバッファとして機能する。   When the signal values of the address pins ADR0, ADR1, and ADR2 are definite values other than “000” or “111”, the output value of the first-stage XOR gate 37 = “1” and the second-stage XOR gate The output value of 38 becomes “0”, and the third-stage XOR gates 39, 40, 41 function as buffers for signals output to the output terminals 42-0, 42-1, 42-2 of the ROM 32. .

これに対して、アドレスピンＡＤＲ０、ＡＤＲ１、ＡＤＲ２の信号値のいずれかが不定値Ｘの場合には、１段目のＸＯＲゲート３７の出力値＝不定値Ｘ、２段目のＸＯＲゲート３８の出力値＝不定値Ｘとなり、３段目のＸＯＲゲート３９、４０、４１の出力値は全て不定値Ｘとなる。したがって、ゲートレベルのネットリストを扱うテストパターン自動生成ツールであるＡＴＰＧを使用してＲＯＭ混在ＬＳＩのテストパターン２６を生成する場合であっても、生成されるテストパターン２６は、オリジナルのネットリスト２１を使用したテストパターン検証条件を満足することになる。   On the other hand, when any of the signal values of the address pins ADR0, ADR1, and ADR2 is an indefinite value X, the output value of the first-stage XOR gate 37 = the indefinite value X, the second-stage XOR gate 38 The output value = undefined value X, and the output values of the third-stage XOR gates 39, 40, 41 all become the undefined value X. Therefore, even when the test pattern 26 of the ROM mixed LSI is generated using ATPG, which is a test pattern automatic generation tool that handles the gate level netlist, the generated test pattern 26 is the original netlist 21. This satisfies the test pattern verification condition using.

図４は本発明のテストパターン自動生成方法の一実施形態を実施するためのコンピュータを示す図である。図４中、５１はＣＰＵ、５２はＣＰＵ５１が演算に使用するメモリ、５３は入力装置、５４は表示装置、５５は外部メモリであり、外部メモリ５５は、本発明のテストパターン自動生成方法の一実施形態を実行する本発明のテストパターン自動生成プログラムの一実施形態を構成するレイアウト・プログラム５６、ネットリスト変換プログラム５７、テストパターン生成プログラム５８、５９およびテストパターン検証プログラム６０の格納や、ネットリスト２１、ディレイ情報２２、ＡＴＰＧ用のネットリスト２３、テストパターン２４、タイミング定義ファイル２５、およびテストパターン２６の格納などに利用される。   FIG. 4 is a diagram showing a computer for carrying out one embodiment of the test pattern automatic generation method of the present invention. In FIG. 4, 51 is a CPU, 52 is a memory used by the CPU 51 for calculation, 53 is an input device, 54 is a display device, 55 is an external memory, and the external memory 55 is one of the test pattern automatic generation methods of the present invention. Storage of a layout program 56, a netlist conversion program 57, test pattern generation programs 58 and 59, and a test pattern verification program 60 constituting an embodiment of an automatic test pattern generation program of the present invention for executing the embodiment, and a netlist 21, delay information 22, ATPG netlist 23, test pattern 24, timing definition file 25, and test pattern 26.

なお、レイアウト・プログラム５６は、ＣＰＵ５１をレイアウト処理手段として機能させてステップＳ１を実行させるためのものである。ネットリスト変換プログラム５７は、ＣＰＵ５１をネットリスト変換手段として機能させてステップＳ２を実行させるためのものである。テストパターン生成プログラム５８は、ＣＰＵ５１をテストパターン生成手段として機能させてステップＳ３を実行させるためのものである。テストパターン生成プログラム５９は、ＣＰＵ５１をテストパターン生成手段として機能させてステップＳ４を実行させるためのものである。テストパターン検証プログラム６０は、ＣＰＵ５１をテストパターン検証手段として機能させてステップＳ５を実行させるためのものである。   The layout program 56 is for causing the CPU 51 to function as a layout processing means to execute step S1. The net list conversion program 57 is for causing the CPU 51 to function as a net list conversion means and to execute step S2. The test pattern generation program 58 is for causing the CPU 51 to function as test pattern generation means to execute step S3. The test pattern generation program 59 is for causing the CPU 51 to function as a test pattern generation unit to execute step S4. The test pattern verification program 60 is for causing the CPU 51 to function as a test pattern verification unit to execute step S5.

以上のように、本発明のテストパターン生成方法の一実施形態によれば、ＡＴＰＧは、ＲＯＭ混在ＬＳＩ中のＲＯＭを、このＲＯＭの真理値表を満足させるように、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲートおよびＮＯＲゲートを必要に応じて使用して構成される組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換えることにより、ネットリスト２１をＡＴＰＧ用のネットリスト２３に変換する（ステップＳ２）。   As described above, according to the embodiment of the test pattern generation method of the present invention, the ATPG allows the ROM in the ROM mixed LSI to perform the AND gate, OR gate, NAND operation so as to satisfy the truth table of the ROM. Indeterminate value generation that sets the signal values of all output data pins to indefinite values when the combinational circuit is configured using gates and NOR gates as needed, and the signal value of any of the address pins is indefinite The net list 21 is converted into an ATPG net list 23 by replacing it with a ROM with an indeterminate value generation circuit having a circuit (step S2).

したがって、ゲートレベルのネットリストを扱うテストパターン自動生成ツールであるＡＴＰＧを使用してテストパターン２６を生成する場合であっても、生成されるテストパターン２６がオリジナルのネットリスト２１を使用したテストパターン検証条件を満たすようにし、オリジナルのネットリスト２１を使用したテストパターン検証工程においてストローブエラーが発生しないようにすることができる。   Therefore, even when the test pattern 26 is generated using the ATPG which is a test pattern automatic generation tool for handling the gate level netlist, the generated test pattern 26 uses the original netlist 21. By satisfying the verification condition, it is possible to prevent a strobe error from occurring in the test pattern verification process using the original netlist 21.

本発明のテストパターン自動生成方法の一実施形態を示すフローチャートである。It is a flowchart which shows one Embodiment of the test pattern automatic generation method of this invention. 本発明のテストパターン自動生成方法の一実施形態のネットリスト変換工程で生成する不定値発生回路の構成例を説明するための図である。It is a figure for demonstrating the structural example of the indefinite value generation circuit produced | generated at the net list conversion process of one Embodiment of the test pattern automatic generation method of this invention. 本発明のテストパターン自動生成方法の一実施形態で生成する不定値発生回路の動作を説明するための図である。It is a figure for demonstrating operation | movement of the indefinite value generation circuit produced | generated by one Embodiment of the test pattern automatic generation method of this invention. 本発明のテストパターン自動生成方法の一実施形態を実施するためのコンピュータを示す図である。It is a figure which shows the computer for implementing one Embodiment of the test pattern automatic generation method of this invention. ＡＮＤゲートの一例を示す図である。It is a figure which shows an example of an AND gate. ＲＯＭの一例を示す図である。It is a figure which shows an example of ROM. ＲＯＭを組合せ回路に置き換えてＡＴＰＧでＲＯＭ混在ＬＳＩのテストパターンを自動生成する従来方法を示すフローチャートである。It is a flowchart which shows the conventional method which replaces ROM with a combinational circuit and automatically produces | generates the test pattern of ROM mixed LSI by ATPG. 図７に示す従来のテストパターン自動生成方法の利点を説明するための図である。It is a figure for demonstrating the advantage of the conventional test pattern automatic generation method shown in FIG.

符号の説明Explanation of symbols

１…ネットリスト
２…ディレイ情報
３…ＡＴＰＧ用のネットリスト
４…テストパターン
５…タイミング定義ファイル
６…テストパターン
１１…ＲＯＭ混在ＬＳＩ
１２…ＲＯＭ
１３、１４、１５…ＡＮＤゲート
１６、１７…スキャン・フリップフロップ
２１…ネットリスト
２２…ディレイ情報
２３…ＡＴＰＧ用のネットリスト
２４…テストパターン
２５…タイミング定義ファイル
２６…テストパターン
３１…ＲＯＭ混在ＬＳＩ
３２…ＲＯＭ
３３…不定値発生回路付きＲＯＭ
３４…不定値発生回路
３５、３６…ＡＮＤゲート
３７〜４１…排他的論理和ゲート（ＸＯＲゲート）
５１…ＣＰＵ
５２…メモリ
５３…入力装置
５４…表示装置
５５…外部メモリ
５６…レイアウト・プログラム
５７…ネットリスト変換プログラム
５８、５９…テストパターン生成プログラム
６０…テストパターン検証プログラム DESCRIPTION OF SYMBOLS 1 ... Net list 2 ... Delay information 3 ... Net list for ATPG 4 ... Test pattern 5 ... Timing definition file 6 ... Test pattern 11 ... ROM mixed LSI
12 ... ROM
13, 14, 15 ... AND gate 16, 17 ... Scan flip-flop 21 ... Net list 22 ... Delay information 23 ... Net list for ATPG 24 ... Test pattern 25 ... Timing definition file 26 ... Test pattern 31 ... ROM mixed LSI
32 ... ROM
33 ... ROM with indeterminate value generation circuit
34: Undefined value generation circuit 35, 36 ... AND gate 37-41 ... Exclusive OR gate (XOR gate)
51 ... CPU
52 ... Memory 53 ... Input device 54 ... Display device 55 ... External memory 56 ... Layout program 57 ... Netlist conversion program 58, 59 ... Test pattern generation program 60 ... Test pattern verification program

Claims (4)

ＣＰＵにより、ＲＯＭを真理値表で示すＲＯＭ混在ＬＳＩのゲートレベルの第１のネットリストをゲートレベルのネットリストを扱うテストパターン自動生成ツール用の第２のネットリストに変換するネットリスト変換工程と、
前記第２のネットリストおよびタイミング定義ファイルを元に、前記ＣＰＵおよび前記テストパターン自動生成ツールにより、前記ＲＯＭ混在ＬＳＩのテストパターンを生成するテストパターン生成工程を含むテストパターン自動生成方法であって、
前記ネットリスト変換工程は、前記ＲＯＭを、前記真理値表を満足する組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換える工程を含む
ことを特徴とするテストパターン自動生成方法。 A netlist conversion step of converting, by the CPU, a gate-level first netlist of a ROM mixed LSI whose ROM is shown in a truth table into a second netlist for a test pattern automatic generation tool for handling a gate-level netlist; ,
A test pattern automatic generation method including a test pattern generation step of generating a test pattern of the ROM mixed LSI by the CPU and the test pattern automatic generation tool based on the second netlist and the timing definition file,
In the netlist conversion step, when the signal value of any of the combinational circuit that satisfies the truth table and the address pin is an indefinite value, the ROM sets the signal values of all output data pins to an indefinite value. A test pattern automatic generation method comprising a step of replacing a ROM with an indefinite value generation circuit having an indefinite value generation circuit. 前記不定値発生回路は、
前記アドレスピンと同数の入力端子を有し、前記アドレスピンの信号値を並列入力する１段目の排他的論理和ゲートと、
第１、第２の入力端子を前記１段目の排他的論理和ゲートの出力端子に接続した２入力の２段目の排他的論理和ゲートと、
前記組合せ回路の各出力端子に対応して設けられ、第１の入力端子を前記２段目の排他的論理和ゲートの出力端子に接続し、第２の入力端子を前記組合せ回路の対応する出力端子に接続した２入力の３段目の排他的論理和ゲートを備える
ことを特徴とする請求項１に記載のテストパターン自動生成方法。 The indefinite value generating circuit is:
A first-stage exclusive OR gate that has the same number of input terminals as the address pins and inputs the signal values of the address pins in parallel;
A 2-input second-stage exclusive OR gate having first and second input terminals connected to an output terminal of the first-stage exclusive-OR gate;
The first input terminal is provided corresponding to each output terminal of the combinational circuit, the first input terminal is connected to the output terminal of the second-stage exclusive OR gate, and the second input terminal is a corresponding output of the combinational circuit. The test pattern automatic generation method according to claim 1, further comprising a second-stage exclusive OR gate having two inputs connected to a terminal. コンピュータに、ＲＯＭを真理値表で示すＲＯＭ混在ＬＳＩのゲートレベルの第１のネットリストをゲートレベルのネットリストを扱うテストパターン自動生成ツール用の第２のネットリストに変換するネットリスト変換工程と、前記第２のネットリストおよびタイミング定義ファイルを元に、前記テストパターン自動生成ツールを使用して、前記ＲＯＭ混在ＬＳＩのテストパターンを生成するテストパターン生成工程を実行させるプログラムを含むテストパターン自動生成プログラムであって、
前記ネットリスト変換工程は、前記ＲＯＭを、前記真理値表を満足する組合せ回路と、アドレスピンのいずれかの信号値が不定値のときは、全出力データピンの信号値を不定値に設定する不定値発生回路を備える不定値発生回路付きＲＯＭに置き換える工程を含む
ことを特徴とするテストパターン自動生成プログラム。 A netlist conversion step for converting into a computer a second netlist for a test pattern automatic generation tool for handling a gate-level netlist; Automatic test pattern generation including a program for executing a test pattern generation process for generating a test pattern of the ROM mixed LSI using the test pattern automatic generation tool based on the second netlist and the timing definition file A program,
In the netlist conversion step, when the signal value of any of the combinational circuit that satisfies the truth table and the address pin is an indefinite value, the ROM sets the signal values of all output data pins to an indefinite value. A test pattern automatic generation program comprising a step of replacing a ROM with an indeterminate value generation circuit having an indeterminate value generation circuit. 前記不定値発生回路は、
前記アドレスピンと同数の入力端子を有し、前記アドレスピンの信号値を並列入力する１段目の排他的論理和ゲートと、
第１、第２の入力端子を前記１段目の排他的論理和ゲートの出力端子に接続した２入力の２段目の排他的論理和ゲートと、
前記組合せ回路の各出力端子に対応して設けられ、第１の入力端子を前記２段目の排他的論理和ゲートの出力端子に接続し、第２の入力端子を前記組合せ回路の対応する出力端子に接続した２入力の３段目の排他的論理和ゲートを備える
ことを特徴とする請求項３に記載のテストパターン自動生成プログラム。 The indefinite value generating circuit is:
A first-stage exclusive OR gate that has the same number of input terminals as the address pins and inputs the signal values of the address pins in parallel;
A 2-input second-stage exclusive OR gate having first and second input terminals connected to an output terminal of the first-stage exclusive-OR gate;
The first input terminal is provided corresponding to each output terminal of the combinational circuit, the first input terminal is connected to the output terminal of the second-stage exclusive OR gate, and the second input terminal is a corresponding output of the combinational circuit. The test pattern automatic generation program according to claim 3, further comprising a two-stage exclusive OR gate of two inputs connected to the terminal.
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