JP2008198779A - Method for manufacturing a plurality of semiconductor devices - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing semiconductor devices wherein dicing lines can be determined from the rear face side. <P>SOLUTION: After surface-side electrodes (3a, 3b, 3c, ...) are formed on the surface 1b of a wafer 1, the rear face 1a thereof is polished by a polishing grindstone 5. In this case, a pressure is applied to the polishing grindstone 5 downward from above, so that the wafer is elastically deformed and convex strips 9 are produced in the spacings 7 between the surface-side electrodes. After the polishing is completed, when the pressure is released, the wafer returns to the natural shape, and convex strips 13 are produced on the rear face 1a of the wafer 1. The positions of the produced convex strips 13 correspond to the spacings 7 between the surface-side electrodes. Thus, the dicing lines can be determined from the rear face side by measuring the convex strips 13 from the rear face side with a spectroscopic measuring device 19. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、ウェーハをダイシングする工程を経て、複数個の半導体装置を製造する方法に関する。   The present invention relates to a method of manufacturing a plurality of semiconductor devices through a process of dicing a wafer.

ウェーハをダイシングする工程を経ることによって、1枚のウェーハから複数個の半導体装置を製造する方法が普及している。
1枚のウェーハから複数個の半導体装置を製造する場合、(1)単位となる半導体装置を構成する単位となる半導体構造の複数個を、ウェーハを平面視したときに格子状に配置されている位置関係で、1枚のウェーハ内に形成する工程と、(2)単位となる半導体構造に対応する単位となる表面側電極の複数個を、ウェーハを平面視したときに格子状に配置されている位置関係で、1枚のウェーハの表面に形成する工程を実施する。
A method of manufacturing a plurality of semiconductor devices from a single wafer by passing through a wafer dicing process has become widespread.
When manufacturing a plurality of semiconductor devices from a single wafer, (1) a plurality of semiconductor structures as units constituting a semiconductor device as a unit are arranged in a lattice shape when the wafer is viewed in plan view. In the positional relationship, a step of forming in one wafer, and (2) a plurality of surface side electrodes as a unit corresponding to a semiconductor structure as a unit are arranged in a lattice shape when the wafer is viewed in plan view. The process of forming on the surface of one wafer is carried out according to the positional relationship.

表面側電極が格子状に配置されているウェーハを表面側からダイシングする場合、格子状に配置されている表面側電極の位置を基準にしてダイシングラインを決定することができる。
しかしながら、裏面側からウェーハをダイシングする場合、表面側電極を視認できないことからダイシングラインを決定することが困難となる。
When dicing a wafer having surface-side electrodes arranged in a lattice shape from the surface side, a dicing line can be determined based on the position of the surface-side electrodes arranged in a lattice shape.
However, when the wafer is diced from the back side, it is difficult to determine the dicing line because the front side electrode cannot be visually recognized.

裏面側からウェーハを観測してダイシングラインを決定する技術が特許文献1と特許文献2に開示されている。これらの公報に開示されている技術では、赤外線の発光素子と受光素子を備えている透視型の計測装置を利用する。ウェーハの裏面側からウェーハに向けて赤外線を照射すると、ウェーハ自体は赤外線に透明なのに対し、表面側電極は赤外線を反射することから、ウェーハの裏面側でウェーハから帰ってくる赤外線を受光することによって、ウェーハを透視して表面側電極が配置されている位置を計測することができる。格子状に配置されている表面側電極の位置が透視できれば、ダイシングラインを決定することが可能となる。   Techniques for observing a wafer from the back side and determining a dicing line are disclosed in Patent Document 1 and Patent Document 2. In the techniques disclosed in these publications, a fluoroscopic measuring device including an infrared light emitting element and a light receiving element is used. By irradiating the wafer with infrared rays from the back side of the wafer, the wafer itself is transparent to infrared rays, whereas the surface side electrode reflects infrared rays, so by receiving infrared rays returning from the wafer on the back side of the wafer, The position where the surface side electrode is arranged can be measured through the wafer. A dicing line can be determined if the position of the surface-side electrodes arranged in a lattice shape can be seen through.

特開平2004−22936号公報Japanese Patent Laid-Open No. 2004-22936 特開平11−330013号公報Japanese Patent Laid-Open No. 11-330013

特許文献1と特許文献2に開示されている透視技術を用いれば、問題なく、ウェーハを裏面側からダイシングすることができるように思われる。
しかしながら、裏面側から透視して表面側電極の配置位置を計測することが困難なことがある。例えば、裏面を研磨して薄板化したウェーハの裏面の状態が粗いと、透視に用いる赤外線が裏面で散乱してしまうことから、裏面側から透視して表面側電極の配置位置を計測することができないことがある。また、裏面にも電極が形成されている縦型の半導体装置を製造する場合、裏面側電極が赤外線の通過を妨げることから、裏面側から透視して表面側電極の配置位置を計測することができないことがある。
透視技術によらないで、ウェーハの裏面側から観測してダイシングラインを決定できる方法が必要とされている。ウェーハを裏面側からダイシングしたという要求は種々の場合に生じる。裏面側からダイシングしたほうが半導体構造に与えるストレスが少なくてすみ、良質な半導体装置を歩留まりよく製造できる場合もある。ウェーハの裏面側に大きな凹凸が形成されているために、ウェーハの裏面をダイシングテープで固定できないために、ウェーハを裏面側からダイシングするほかはない場合もある。
本発明は、種々の理由でウェーハを裏面側からダイシングする際に、透視技術によらないで、ウェーハの裏面側から観測してダイシングラインを決定する方法を提供する。
If the fluoroscopic techniques disclosed in Patent Document 1 and Patent Document 2 are used, it seems that the wafer can be diced from the back side without any problem.
However, it may be difficult to measure the arrangement position of the front surface side electrode through the back surface side. For example, if the back surface of the wafer that has been thinned by polishing the back surface is rough, the infrared rays used for fluoroscopy will be scattered on the back surface, so that it is possible to measure the arrangement position of the surface side electrode through the back surface side. There are things that cannot be done. In addition, when manufacturing a vertical semiconductor device in which electrodes are also formed on the back surface, the back surface side electrodes prevent the passage of infrared rays, so that the arrangement position of the front surface side electrodes can be measured through the back surface side. There are things that cannot be done.
There is a need for a method that can determine the dicing line by observing from the back side of the wafer without using the fluoroscopic technique. The requirement that the wafer is diced from the back side occurs in various cases. Dicing from the back side requires less stress on the semiconductor structure, and a high-quality semiconductor device may be manufactured with a high yield. Since large irregularities are formed on the back surface side of the wafer, the back surface of the wafer cannot be fixed with a dicing tape.
The present invention provides a method of determining a dicing line by observing from the back surface side of the wafer without using a fluoroscopic technique when dicing the wafer from the back surface side for various reasons.

本発明は、ウェーハを裏面側からダイシングする工程を経て、複数個の半導体装置を製造する方法に関する。
本発明の製造方法は、下記の工程を備えている。
(1)ウェーハの表面に、単位となる半導体装置を構成する単位となる半導体構造に対応する単位となる表面側電極を複数個、ウェーハを平面視したときに格子状に配置されている位置関係で形成する工程、
(2)ウェーハの裏面に表面に向かう圧力をかけてウェーハの表面側電極同士の間隔に位置する部分を表面側に弾性変形させた状態でウェーハの裏面を研磨する工程、
(3)前記圧力を開放したときにウェーハの裏面に発生する突条を基準にしてウェーハの裏面側からウェーハをダイシングする工程。
The present invention relates to a method of manufacturing a plurality of semiconductor devices through a process of dicing a wafer from the back side.
The manufacturing method of the present invention includes the following steps.
(1) A positional relationship in which a plurality of surface-side electrodes serving as units corresponding to a semiconductor structure serving as a unit constituting a semiconductor device serving as a unit are arranged in a lattice pattern on the wafer surface when the wafer is viewed in plan view. The process of forming in,
(2) A step of polishing the back surface of the wafer in a state in which the pressure on the back surface of the wafer is applied to the front surface and a portion located at the interval between the front surface side electrodes of the wafer is elastically deformed to the front surface side,
(3) A step of dicing the wafer from the back surface side of the wafer with reference to a protrusion generated on the back surface of the wafer when the pressure is released.

上記方法では、ウェーハの裏面に表面に向かう圧力をかけた状態で裏面を研磨する。ウェーハの裏面に表面に向かう圧力をかけると、表面側電極が形成されている部位のウェーハは変形しないのに対し、表面側電極同士の間隔に位置する部位ではウェーハが表面側に弾性変形する。この状態で裏面を研磨して平坦化してから圧力を開放すると、表面側電極同士の間隔に位置する部位では表面側に弾性変形していたウェーハが自然形状に復帰し、ウェーハの裏面に突条が発生する。裏面に発した突条の位置は、表面側電極同士の間隔に対応している。この結果、ウェーハの裏面側から観測することによってダイシングラインを決定することが可能となる。本発明の方法は、透視技術に依拠しない。
上記の方法は、透視技術に依拠しないので、例えば裏面が荒れているために透視できない場合、あるいは、裏面側電極が形成されているために透視できない場合にも、裏面側から観察して表面側電極の配置位置を計測することができる。
上記に方法によると、例えば半導体構造に与えるストレスを低減するために裏面側からダイシングする場合、あるいは裏面側に大きな凹凸が形成されているために裏面側からしかダイシングできない場合等に、表面側電極の配置位置を計測することができ、正しいダイシングラインに沿ってダイシングすることが可能となる。
In the above method, the back surface is polished in a state in which pressure toward the front surface is applied to the back surface of the wafer. When a pressure toward the front surface is applied to the back surface of the wafer, the wafer at the portion where the surface-side electrode is formed is not deformed, whereas the wafer is elastically deformed toward the front surface at a portion located in the space between the front-side electrodes. When the pressure is released after the back surface is polished and flattened in this state, the wafer that has been elastically deformed to the front surface side returns to the natural shape at the portion located in the space between the front surface side electrodes, and the ridges are formed on the back surface of the wafer. Occurs. The positions of the ridges on the back surface correspond to the distance between the surface side electrodes. As a result, the dicing line can be determined by observing from the back side of the wafer. The method of the present invention does not rely on fluoroscopic techniques.
The above method does not rely on fluoroscopy technology, so for example, when the back side is rough and cannot be seen through, or when the back side electrode is formed and cannot be seen through, the surface side is observed from the back side. The arrangement position of the electrode can be measured.
According to the above method, for example, when dicing from the back side in order to reduce the stress applied to the semiconductor structure, or when dicing is possible only from the back side because large irregularities are formed on the back side, etc. Can be measured, and dicing can be performed along a correct dicing line.

本発明の方法によれば、種々の理由でウェーハを裏面側からダイシングする際に、透視技術によらないで、ダイシングラインを決定することが可能となる。   According to the method of the present invention, when dicing a wafer from the back side for various reasons, it becomes possible to determine a dicing line without using a fluoroscopic technique.

以下に説明する実施例の主要な特徴を最初に整理する。
(特徴1)ウェーハの表面に保護テープを貼り付けた状態で、研磨工程を実施する。
(特徴2)ウェーハの表面にダイシングテープを貼り付け、そのダイシングテープをダイシングフレームに固定した状態で、研磨工程を実施する。
The main features of the embodiments described below are first organized.
(Characteristic 1) The polishing step is performed with a protective tape attached to the surface of the wafer.
(Feature 2) A polishing process is performed in a state where a dicing tape is attached to the surface of the wafer and the dicing tape is fixed to a dicing frame.

図1(a)に、ウェーハ1を裏面1a側から斜視した図を示し、図1(b)に、ウェーハ1の断面図を示す。ウェーハ1は、(1)ウェーハ内に、単位となる半導体装置(図示されていない)を構成する単位となる半導体構造(図示されていない)を複数個、ウェーハを平面視したときに格子状に配置されている位置関係で形成する工程と、(2)ウェーハの表面に、単位となる半導体構造に対応する単位となる表面側電極を複数個(3a,3b,3c・・)、ウェーハを平面視したときに格子状に配置されている位置関係で形成する工程を経て製造されている。表面側電極3a,3b,3c・・は、ウェーハ1の表面1bに間隔7を挟んで格子状に配置されており、ウェーハ1内にはそれに対応する半導体構造が形成されている。表面側電極3b,3c・・は、表面側電極3aと同一のパターンを備えている。   FIG. 1A shows a perspective view of the wafer 1 from the back surface 1a side, and FIG. 1B shows a cross-sectional view of the wafer 1. FIG. The wafer 1 is (1) a plurality of semiconductor structures (not shown) as units constituting a semiconductor device (not shown) as a unit in the wafer, in a lattice shape when the wafer is viewed in plan view. (2) A plurality of surface side electrodes (3a, 3b, 3c,...) Serving as units corresponding to the semiconductor structure serving as a unit, and the wafer being planarized. Manufactured through a process of forming in a positional relationship arranged in a lattice when viewed. The front surface side electrodes 3a, 3b, 3c,... Are arranged in a lattice shape with a distance 7 between the surface 1b of the wafer 1, and a corresponding semiconductor structure is formed in the wafer 1. The surface side electrodes 3b, 3c,... Have the same pattern as the surface side electrode 3a.

ウェーハ1の裏面1aを研磨する工程では、ウェーハ1の表面側電極3a,3b,3c・・の保護またはウェーハ1の補強のために、ウェーハ1の表面1bに保護テープ10を貼り付けた状態で加工が進められる。
図2(a)に、ウェーハ1を薄板化するためにウェーハ1の裏面1aを研磨する工程を示し、図2(b)に、該工程中のウェーハ1の断面図を示す。研磨工程では、研磨砥石5に上方から下方に向かう力を加える。表面側電極3a,3b,3c・・は所定の厚みを備えているために、表面側電極同士3a,3b,3c・・の間隔7に位置する部位では、ウェーハ1の表面1bが下方から支えられていない。研磨砥石5がウェーハ1の裏面1aに表面1bに向かう圧力を加えると、表面側電極同士3a,3b,3c・・の間隔7に位置しておりウェーハ1の表面1bが下方から支えられていない部位では、ウェーハ1が表面1b側に弾性変形する。研磨工程では、表面側電極同士3a,3b,3c・・の間隔7に位置するウェーハ1が表面1b側に弾性変形している状態で、裏面1aをフラットに研磨する。
In the step of polishing the back surface 1a of the wafer 1, in order to protect the front side electrodes 3a, 3b, 3c... Of the wafer 1 or to reinforce the wafer 1, the protective tape 10 is attached to the front surface 1b of the wafer 1. Processing proceeds.
2A shows a process of polishing the back surface 1a of the wafer 1 in order to make the wafer 1 thinner, and FIG. 2B shows a cross-sectional view of the wafer 1 during the process. In the polishing step, force is applied to the polishing grindstone 5 from below to below. Since the surface-side electrodes 3a, 3b, 3c,... Have a predetermined thickness, the surface 1b of the wafer 1 is supported from below at a portion located at a distance 7 between the surface-side electrodes 3a, 3b, 3c,. It is not done. When the polishing grindstone 5 applies a pressure toward the front surface 1b to the back surface 1a of the wafer 1, the front surface 1b of the wafer 1 is not supported from below because it is located at a distance 7 between the front surface side electrodes 3a, 3b, 3c. At the site, the wafer 1 is elastically deformed toward the surface 1b. In the polishing step, the back surface 1a is polished flat in a state where the wafer 1 located at the interval 7 between the front surface side electrodes 3a, 3b, 3c,... Is elastically deformed toward the front surface 1b.

研磨工程を完了して研磨砥石5を裏面1aから離すと、ウェーハ1を弾性変形させていた圧力が開放され、表面側電極同士3a,3b,3c・・の間隔7に位置する部位で表面側に弾性変形していたウェーハ1が自然形状に復帰し、ウェーハ1の裏面1aに突条13が発生する。裏面1aに発生した突条13の位置は、表面側電極同士3a,3b,3c・・の間隔7に対応している。この結果、ウェーハ1の裏面1aから観測することによってダイシングラインを決定することが可能となる。   When the polishing step is completed and the polishing grindstone 5 is separated from the back surface 1a, the pressure that has elastically deformed the wafer 1 is released, and the surface side is located at a position 7 located between the surface side electrodes 3a, 3b, 3c,. The wafer 1 that has been elastically deformed is restored to its natural shape, and the ridge 13 is generated on the back surface 1 a of the wafer 1. The position of the ridge 13 generated on the back surface 1a corresponds to the interval 7 between the surface side electrodes 3a, 3b, 3c,. As a result, the dicing line can be determined by observing from the back surface 1a of the wafer 1.

図3(a)に、研磨工程完了後のウェーハ1を裏面1a側から斜視した図を示し、図1(b)に、ウェーハ1の断面図を示す。ウェーハ1の裏面1aには、表面側電極同士3a,3b,3c・・の間隔7に対応する位置において、突条13が発生している。突条13は、格子状に伸びている間隔7に対応しており、裏面1b上において格子状に現れる。   FIG. 3A shows a perspective view of the wafer 1 after completion of the polishing process from the back surface 1a side, and FIG. 1B shows a cross-sectional view of the wafer 1. FIG. On the back surface 1a of the wafer 1, protrusions 13 are generated at positions corresponding to the distance 7 between the front surface side electrodes 3a, 3b, 3c. The protrusions 13 correspond to the intervals 7 extending in a lattice shape and appear in a lattice shape on the back surface 1b.

つぎに、図4に示すように、裏面1aに格子上の突条13が現れたウェーハ1をダイシングする。ウェーハ1の表面に貼り付けられている保護テープ10を剥離した後、ウェーハ1の表面1aにダイシングテープ15に貼り付け、そのダイシングテープ15をダイシングフレーム17に固定する。その状態で、突条13の位置を分光測定器19によって計測し、計測された突条13に沿ってダイシングブレード23を移動させることによって、ウェーハ1をダイシングする。ウェーハ1は、単位となる半導体構造と表面側電極を仕切っている格子線に沿ってダイシングされる。   Next, as shown in FIG. 4, the wafer 1 on which the protrusions 13 on the lattice appear on the back surface 1a is diced. After the protective tape 10 affixed to the surface of the wafer 1 is peeled off, it is affixed to the dicing tape 15 on the surface 1 a of the wafer 1, and the dicing tape 15 is fixed to the dicing frame 17. In this state, the position of the ridge 13 is measured by the spectrometer 19 and the wafer 1 is diced by moving the dicing blade 23 along the measured ridge 13. The wafer 1 is diced along lattice lines dividing the semiconductor structure as a unit and the surface-side electrode.

突条13の計測方法は、特定の方法に限られない。ウェーハ1の裏面1aの高さ分布を計測して突条13の位置を計測してもよい。あるいは、ウェーハ1の厚みの分布を計測して突条13の位置を計測してもよい。干渉測定を含む光学式の計測方法の他、機械的計測方法、あるいは魔鏡を利用する計測方法によることも可能である。ウェーハ1の裏面1aの高さ分布あるいは厚みの分布を計測する際の水平方向と垂直方向の検出精度が1μm程度あれば、突条13の位置を計測して正しいダイシングラインの位置を決定することができる。   The measuring method of the ridge 13 is not limited to a specific method. The height distribution of the back surface 1 a of the wafer 1 may be measured to measure the position of the ridge 13. Alternatively, the position of the ridge 13 may be measured by measuring the thickness distribution of the wafer 1. In addition to an optical measurement method including interference measurement, a mechanical measurement method or a measurement method using a magic mirror can be used. If the detection accuracy in the horizontal and vertical directions when measuring the height distribution or thickness distribution of the back surface 1a of the wafer 1 is about 1 μm, the position of the ridge 13 is measured to determine the correct dicing line position. Can do.

図5に示すように、ウェーハ21の裏面21aを薄板化する段階では、ウェーハ21の裏面21aの中央部のみを研磨し、ウェーハ21の裏面21aの周辺部にリブ11を残してもよい。この場合、周辺部に形成されているリブ11は厚肉であり、中削り部12を非常に薄くしても、ウェーハ21が破壊されない利点が得られる。
このようなウェーハ21の場合、裏面21aの大きな凹凸があり、裏面21aをダイシングテープで固定することができない。表面21bを固定して裏面21aの側からダイシングする必要がある。本発明の技術は、裏面21aに中削り部12を有するウェーハ21をダイシングするのに特に有効である。
As shown in FIG. 5, at the stage of thinning the back surface 21 a of the wafer 21, only the central portion of the back surface 21 a of the wafer 21 may be polished and the ribs 11 may be left in the peripheral portion of the back surface 21 a of the wafer 21. In this case, the rib 11 formed in the peripheral portion is thick, and even if the inner cut portion 12 is very thin, there is an advantage that the wafer 21 is not broken.
In the case of such a wafer 21, there is a large unevenness on the back surface 21a, and the back surface 21a cannot be fixed with a dicing tape. It is necessary to fix the front surface 21b and dice from the back surface 21a side. The technique of the present invention is particularly effective for dicing the wafer 21 having the mid-cut portion 12 on the back surface 21a.

図6に示すように、ダイシングラインを示す突条13がウェーハ31の裏面31aに現れた後に、ウェーハ31の裏面31aに裏面側電極33を形成してもよい。裏面側電極33の形成後も、ダイシングラインを示す突条13の位置に突条35が残るために、裏面側電極33を形成したあとに、突条35に沿ってダイシングすればよい。分光測定器19をも用いることによって、裏面側電極33の露出面に現れる突条35の位置を計測することができる。   As shown in FIG. 6, the back surface side electrode 33 may be formed on the back surface 31 a of the wafer 31 after the protrusions 13 indicating the dicing lines appear on the back surface 31 a of the wafer 31. Even after the back surface side electrode 33 is formed, the protrusion 35 remains at the position of the protrusion 13 indicating the dicing line. Therefore, the dicing along the protrusion 35 may be performed after the back surface side electrode 33 is formed. By using the spectrometer 19 as well, the position of the ridge 35 appearing on the exposed surface of the back-side electrode 33 can be measured.

図7に示すように、ダイシンブレードに代えてレーザビーム37を用いてウェーハをダイシングしてもよい。   As shown in FIG. 7, the wafer may be diced using a laser beam 37 instead of the dicing blade.

(a)はウェーハ1を裏面1a側から斜視した図であり、(b)はそのウェーハの断面図である(A) is the figure which looked at the wafer 1 from the back surface 1a side, (b) is sectional drawing of the wafer. (a)はウェーハ1を研磨する工程を示す図であり、(b)はその工程中のウェーハの断面図である。(A) is a figure which shows the process of grind | polishing the wafer 1, (b) is sectional drawing of the wafer in the process. (a)は研磨後のウェーハ1を裏面1a側から斜視した図であり、(b)はそのウェーハの断面図である。(A) is the figure which looked at the wafer 1 after grinding | polishing from the back surface 1a side, (b) is sectional drawing of the wafer. 図4は分光測定器19を使って突条13を計測し、その測定結果を基準にしてウェーハ1をダイシングする工程を示した図である。FIG. 4 is a diagram showing a process of measuring the protrusion 13 using the spectroscopic measuring device 19 and dicing the wafer 1 based on the measurement result. 図5は別実施例図2に対応する図であり、リブ11と中削り部12を形成してウェーハ21を研磨する様子を示している。FIG. 5 is a view corresponding to FIG. 2 of another embodiment, and shows a state in which the rib 21 and the mid-cut portion 12 are formed and the wafer 21 is polished. 図6は他の実施例の図3に対応する図であり、ウェーハ31の裏面31aに裏面側電極31を形成したウェーハの様子を示している。FIG. 6 is a view corresponding to FIG. 3 of another embodiment, and shows the state of the wafer in which the back surface side electrode 31 is formed on the back surface 31 a of the wafer 31. 図7は別実施例図4に対応する図であり、レーザビーム37を使用してウェーハをダイシングする工程を示している。FIG. 7 is a view corresponding to FIG. 4 of another embodiment, and shows a process of dicing a wafer using a laser beam 37.

符号の説明Explanation of symbols

1・・・ウェーハ
3a、3b、3c・・・表面側電極
5・・・研磨砥石
7・・・表面側電極の間隔
9・・・表面側の突条
10・・・保護テープ
11・・・リブ
13・・・裏面側の突条
15・・・ダイシングテープ
17・・・ダイシングフレーム
19・・・分光測定器
21・・・中削りウェーハ
23・・・ダイシングブレード
31・・・裏面側電極を形成したウェーハ
33・・・裏面側電極
35・・・裏面側電極上の突条
37・・・レーザビーム
DESCRIPTION OF SYMBOLS 1 ... Wafer 3a, 3b, 3c ... Surface side electrode 5 ... Polishing whetstone 7 ... Space | interval 9 of a surface side electrode ... Ridge 10 on the surface side ... Protective tape 11 ... Rib 13 ... Back side protrusion 15 ... Dicing tape 17 ... Dicing frame 19 ... Spectrometer 21 ... Sharpened wafer 23 ... Dicing blade 31 ... Back side electrode Formed wafer 33 ... back side electrode 35 ... ridge 37 on back side electrode ... laser beam

Claims (2)

ウェーハをダイシングする工程を経て半導体装置を複数個製造する方法であり、
ウェーハの表面に、単位となる半導体装置を構成する単位となる半導体構造に対応する単位となる表面側電極を複数個、前記ウェーハを平面視したときに格子状に配置されている位置関係で形成する工程と、
前記ウェーハの裏面に表面に向かう圧力をかけて前記ウェーハの前記表面側電極同士の間隔に位置する部分を表面側に弾性変形させた状態で前記ウェーハの裏面を研磨する工程と、
前記圧力を開放したときに前記ウェーハの裏面に発生する突条を基準にして前記ウェーハの裏面側から前記ウェーハをダイシングする工程と、
を備えていることを特徴とする半導体装置の製造方法。
A method of manufacturing a plurality of semiconductor devices through a process of dicing a wafer,
On the surface of the wafer, a plurality of surface-side electrodes that are units corresponding to a semiconductor structure that is a unit constituting a unit semiconductor device are formed in a positional relationship that is arranged in a lattice when the wafer is viewed in plan view. And a process of
Polishing the back surface of the wafer in a state in which the pressure is applied to the back surface of the wafer and the portion of the wafer located at the interval between the front side electrodes is elastically deformed to the front surface side;
Dicing the wafer from the back side of the wafer on the basis of the protrusion generated on the back side of the wafer when the pressure is released; and
A method for manufacturing a semiconductor device, comprising:
前記ウェーハの裏面を研磨する工程と、前記ウェーハの裏面側からダイシングする工程の間に、前記ウェーハの裏面に裏面側電極を形成する工程を実施することを特徴とする請求項1の製造方法。   2. The method according to claim 1, wherein a step of forming a back side electrode on the back side of the wafer is performed between the step of polishing the back side of the wafer and the step of dicing from the back side of the wafer.
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