JP2008193347A

JP2008193347A - Current mirror circuit and charge pump circuit

Info

Publication number: JP2008193347A
Application number: JP2007024713A
Authority: JP
Inventors: Yutaka Murata; 豊村田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2007-02-02
Filing date: 2007-02-02
Publication date: 2008-08-21

Abstract

<P>PROBLEM TO BE SOLVED: To output an output current to circuits of a high-breakdown voltage system and to reduce the circuit area. <P>SOLUTION: A MOS transistor 101 generates a gate voltage VG corresponding to a reference current Iref from a reference current source REF100. A MOS transistor 102 receives a bias voltage VB by a gate thereof and suppresses an intermediate node potential VN1 so as not to break down the low-breakdown voltage transistor 101. A voltage/current conversion part 103 is a circuit of a low-breakdown voltage system and generates an output current Iout corresponding to the gate voltage VG. A gain control part 104 is a circuit of the low-breakdown voltage system and changes a voltage/current conversion coefficient in the voltage/current conversion part 103 in accordance with a control signal Scntl. A MOS transistor 105 receives the bias voltage VB and suppresses an intermediate node potential VN2 so as not to break down the voltage/current conversion part 103. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、基準電流に応じた出力電流を出力する電流ミラー回路に関する。 The present invention relates to a current mirror circuit that outputs an output current corresponding to a reference current.

電流ミラー回路は、アナログ回路の基準電流源や基準電圧源などの様々な用途で利用されている。例えば、ワイドレンジの帯域をカバーするＰＬＬ内部において、チャージポンプ回路やＶＣＯ回路などには、ゲイン切り替え幅が広い電流ミラー回路や、ゲイン調整ステップが非常に細かい電流ミラー回路などが使われる。 The current mirror circuit is used in various applications such as a reference current source and a reference voltage source of an analog circuit. For example, a current mirror circuit with a wide gain switching width, a current mirror circuit with a very fine gain adjustment step, or the like is used for a charge pump circuit, a VCO circuit, or the like inside a PLL that covers a wide range band.

また、現在のシステムＬＳＩでは、ＭＯＳトランジスタを利用し、アナログ回路とディジタル回路とを１チップ上に混在してシステムを構築することが主流となっている。その際、ディジタル回路を低耐圧トランジスタで設計し、精度を要求されるアナログ回路を高耐圧トランジスタで設計することが多い。このようなチップに電流ミラー回路を搭載する場合、従来、電流ミラー回路は、高耐圧トランジスタで構成されていた。また、特許文献１（特開２００６−２００９８号公報）のように、ゲインを切り替えるための制御信号を出力するためのデコーダ回路や、制御信号の信号レベルを低耐圧系の論理レベルから高耐圧系の電源レベルにレベルシフトするためのレベルシフト回路、スイッチング素子、制御信号を受けてゲインを切り替えるためのトランジスタ群等が必要であった。これらの回路も、高耐圧トランジスタによって構成されていた。
特開２００６−２００９８号公報 Further, in the current system LSI, it is mainstream to construct a system using MOS transistors and mixing analog circuits and digital circuits on one chip. At that time, digital circuits are often designed with low breakdown voltage transistors, and analog circuits that require high precision are often designed with high breakdown voltage transistors. In the case where a current mirror circuit is mounted on such a chip, the current mirror circuit has conventionally been composed of a high voltage transistor. Further, as in Patent Document 1 (Japanese Patent Laid-Open No. 2006-20098), a decoder circuit for outputting a control signal for switching the gain, and a signal level of the control signal from a low withstand voltage logic level to a high withstand voltage system. A level shift circuit for shifting the power level to the power supply level, a switching element, a transistor group for switching a gain in response to a control signal, and the like are required. These circuits are also constituted by high voltage transistors.
JP 2006-20098 A

しかしながら、一般的に、高耐圧トランジスタは、電源耐圧の問題から、同じ能力の低耐圧トランジスタよりもレイアウト面積が大きい。そのため、電流ミラー回路の回路面積は、低耐圧系の回路面積よりも大きい。また、回路面積を縮小するために低耐圧トランジスタで電流ミラー回路を構成すると、電源耐圧が補償されず、電流ミラー回路が破壊されるおそれがある。このように、従来では、電流ミラー回路の回路規模を縮小することが困難であった。 However, in general, a high breakdown voltage transistor has a larger layout area than a low breakdown voltage transistor having the same capability due to the problem of power supply breakdown voltage. Therefore, the circuit area of the current mirror circuit is larger than the circuit area of the low breakdown voltage system. Further, if the current mirror circuit is configured with a low breakdown voltage transistor in order to reduce the circuit area, the power supply breakdown voltage is not compensated and the current mirror circuit may be destroyed. Thus, conventionally, it has been difficult to reduce the circuit scale of the current mirror circuit.

そこで、本発明は、高耐圧系の出力電流を供給する回路において、回路規模を縮小することを目的とする。 Therefore, an object of the present invention is to reduce the circuit scale in a circuit that supplies a high withstand voltage output current.

この発明の１つの局面に従うと、電流ミラー回路は、基準電流を受ける入力ノードと、上記入力ノードに与えられた基準電流を受け、当該基準電流に応じたゲート電圧を生成する電流電圧変換部と、上記電流電圧変換部よりも高耐圧系であり、上記入力ノードと上記電流電圧変換部との間に介在し、当該入力ノードと当該電流電圧変換部との間における電圧を抑制する第１の電圧抑制部と、上記電流電圧変換部によって生成されたゲート電圧を受け、当該ゲート電圧に応じた出力電流を生成する電圧電流変換部と、上記電圧電流変換部における電圧電流変換係数を変更するゲイン制御部と、上記電圧電流変換部によって生成された出力電流を出力するための出力ノードと、上記電圧電流変換部よりも高耐圧系であり、上記出力ノードと上記電圧電流変換部との間に介在し、当該出力ノードと当該電圧電流変換部との間における電圧を抑制する第２の電圧抑制部とを備える。 According to one aspect of the present invention, a current mirror circuit includes: an input node that receives a reference current; a current-voltage conversion unit that receives a reference current applied to the input node and generates a gate voltage corresponding to the reference current; And a higher withstand voltage system than the current-voltage converter, and is interposed between the input node and the current-voltage converter, and suppresses a voltage between the input node and the current-voltage converter. A voltage suppressor, a voltage / current converter that receives the gate voltage generated by the current / voltage converter and generates an output current according to the gate voltage, and a gain that changes a voltage / current conversion coefficient in the voltage / current converter A control unit, an output node for outputting the output current generated by the voltage-current converter, and a higher withstand voltage system than the voltage-current converter, the output node and the power Interposed between the current converter, and a second voltage suppression unit for suppressing a voltage between the said output node and the voltage-current conversion unit.

上記電流ミラー回路では、第１および第２の電圧抑制部によって電流電圧変換部，電圧電流変換部の耐圧を補償することができるので、電流電圧変換部，電圧電流変換部を低耐圧系で構成することができる。これにより、従来よりも回路規模を縮小することができるとともに、高耐圧系の出力電流を供給することができる。 In the current mirror circuit, the withstand voltages of the current-voltage converter and the voltage-current converter can be compensated by the first and second voltage suppression units, so that the current-voltage converter and the voltage-current converter are configured with a low withstand voltage system. can do. As a result, the circuit scale can be reduced as compared with the prior art, and a high withstand voltage output current can be supplied.

また、電流ミラー回路は、第１の基準電流を入力端に受け、当該第１の基準電流に応じた第２の基準電流を出力端から出力する入力カレントミラー部と、上記入力カレントミラー部よりも低耐圧系であり、当該入力カレントミラー部からの第２の基準電流を受け、当該第２の基準電流に応じたゲート電圧を生成する電流電圧変換部と、上記電流電圧変換部によって生成されたゲート電圧を受け、当該ゲート電圧に応じた第１の出力電流を生成する電圧電流変換部と、上記電圧電流変換部における電圧電流変換係数を変更するゲイン制御部と、上記電圧電流変換部よりも高耐圧系であり、上記電圧電流変換部によって生成された第１の出力電流を入力端に受け、当該第１の出力電流に応じた第２の出力電流を出力端から出力する出力カレントミラー部とを備える構成であっても良い。 The current mirror circuit receives a first reference current at an input terminal, and outputs an input current mirror unit that outputs a second reference current corresponding to the first reference current from the output terminal, and the input current mirror unit. Is a low withstand voltage system, which receives the second reference current from the input current mirror unit and generates a gate voltage corresponding to the second reference current, and is generated by the current-voltage conversion unit. A voltage-current converter that receives the gate voltage and generates a first output current according to the gate voltage, a gain controller that changes a voltage-current conversion coefficient in the voltage-current converter, and the voltage-current converter Is a high withstand voltage system that receives the first output current generated by the voltage-current converter at the input terminal and outputs the second output current corresponding to the first output current from the output terminal. It may be configured and a chromatography unit.

さらに、電流ミラー回路は、基準電流を受ける入力ノードと、所定電位を受ける基準ノードと、上記入力ノードと上記基準ノードとの間の電流経路に配置され、上記入力ノードに与えられた基準電流を受け、当該基準電流に応じたゲート電圧を生成する電流電圧変換部と、上記電流電圧変換部よりも低耐圧系であり、当該電流電圧変換部と上記基準ノードとの間に介在し、当該電流電圧変換部と当該基準ノードとの間における電圧を抑制する電圧抑制部と、出力ノードと、上記出力ノードと上記基準ノードとの間の電流経路に配置され、上記電流電圧変換部によって生成されたゲート電圧を受け、当該ゲート電圧に応じた出力電流を生成する電圧電流変換部と、上記電圧電流変換部よりも低耐圧系であり、当該電圧電流変換部と上記基準ノードとの間に介在し、当該電圧電流変換部と当該基準ノードとの接続状態を変更することによって当該電圧電流変換部における電圧電流変換係数を変更するゲイン制御部とを備える構成であっても良い。 Furthermore, the current mirror circuit is arranged in a current path between the input node that receives the reference current, the reference node that receives a predetermined potential, and the input node and the reference node, and receives the reference current applied to the input node. And a current-voltage conversion unit that generates a gate voltage corresponding to the reference current, and a lower withstand voltage system than the current-voltage conversion unit, and is interposed between the current-voltage conversion unit and the reference node. A voltage suppression unit that suppresses a voltage between the voltage conversion unit and the reference node, an output node, a current path between the output node and the reference node, and generated by the current-voltage conversion unit A voltage-current converter that receives a gate voltage and generates an output current corresponding to the gate voltage; and a lower withstand voltage system than the voltage-current converter, and the voltage-current converter and the reference node And a gain control unit that changes a voltage-current conversion coefficient in the voltage-current conversion unit by changing a connection state between the voltage-current conversion unit and the reference node. .

この発明のもう１つの局面に従うと、チャージポンプ回路は、外部からのアップ信号およびダウン信号に応じて電荷注入動作および電荷引き抜き動作を行う回路であって、基準電流を受ける入力ノードと、所定電位を受ける基準ノードと、上記入力ノードと上記基準ノードとの間の電流経路に配置され、当該入力ノードに与えられた基準電流を受け、当該基準電流に応じたゲート電圧を生成する電流電圧変換部と、上記電流電圧変換部よりも低耐圧系であり、当該電流電圧変換部と上記基準ノードとの間に介在し、当該電流電圧変換部と当該基準ノードとの間における電圧を抑制する電圧抑制部と、出力ノードと、上記出力ノードに出力端が接続されるカレントミラー部と、上記カレントミラー部の入力端と上記基準ノードとの間の電流経路に配置され、上記電流電圧変換部によって生成されたゲート電圧に応じた第１の電流を生成する第１の電圧電流変換部と、上記第１の電圧電流変換部よりも低耐圧系であり、当該第１の電圧電流変換部と上記基準ノードとの間に介在し、上記アップ信号の出力状態に応じて当該第１の電圧電流変換部を駆動または非駆動にする一方、当該第１の電圧電流変換部と当該基準ノードとの接続状態を変更することによって当該第１の電圧電流変換部における電圧電流変換係数を変更する第１のゲイン制御部と、上記出力ノードと上記基準ノードとの間の電流経路に配置され、上記電流電圧変換部によって生成されたゲート電圧に応じた第２の電流を生成する第２の電圧電流変換部と、上記第２の電圧電流変換部よりも低耐圧系であり、当該第２の電圧電流変換部と上記基準ノードとの間に介在し、上記ダウン信号の出力状態に応じて当該第２の電圧電流変換部を駆動または非駆動にする一方、当該第２の電圧電流変換部と当該基準ノードとの接続状態を変更することによって当該第２の電圧電流変換部における電圧電流変換係数を変更する第２のゲイン制御部とを備える。 According to another aspect of the present invention, the charge pump circuit is a circuit that performs a charge injection operation and a charge extraction operation in response to an external up signal and a down signal, an input node that receives a reference current, a predetermined potential, And a current-voltage converter that is arranged in a current path between the input node and the reference node, receives a reference current applied to the input node, and generates a gate voltage corresponding to the reference current And a voltage suppression system that suppresses the voltage between the current-voltage conversion unit and the reference node, and is lower in voltage than the current-voltage conversion unit, interposed between the current-voltage conversion unit and the reference node Section, an output node, a current mirror section whose output end is connected to the output node, and a current path between the input end of the current mirror section and the reference node A first voltage-current converter that generates a first current corresponding to the gate voltage generated by the current-voltage converter, and a lower withstand voltage system than the first voltage-current converter, The first voltage / current converter is interposed between the first voltage / current converter and the reference node to drive or not drive the first voltage / current converter according to the output state of the up signal. A first gain controller that changes a voltage-current conversion coefficient in the first voltage-current converter by changing a connection state between the converter and the reference node; and between the output node and the reference node A second voltage-current conversion unit that is arranged in the current path and generates a second current corresponding to the gate voltage generated by the current-voltage conversion unit; and a lower withstand voltage system than the second voltage-current conversion unit Yes, the second power The second voltage-current conversion unit is interposed between the current conversion unit and the reference node, and drives or non-drives the second voltage-current conversion unit according to the output state of the down signal. A second gain control unit that changes a voltage-current conversion coefficient in the second voltage-current conversion unit by changing a connection state with the reference node.

上記チャージポンプ回路では、電流電圧変換部，第１および第２の電圧電流変換部によって電圧抑制部，第１および第２のゲイン制御部の耐圧を補償することができるので、電圧抑制部，第１および第２のゲイン制御部を低耐圧系にすることができる。これにより、従来よりも回路規模を縮小することができるとともに、高耐圧系の出力電流を供給することができる。 In the above charge pump circuit, since the withstand voltage of the voltage suppression unit and the first and second gain control units can be compensated by the current-voltage conversion unit and the first and second voltage-current conversion units, The first and second gain control units can be a low withstand voltage system. As a result, the circuit scale can be reduced as compared with the prior art, and a high withstand voltage output current can be supplied.

以上のように、高耐圧系の出力電流を供給することができるとともに、従来よりも回路規模を縮小することができる。 As described above, a high-breakdown-voltage output current can be supplied and the circuit scale can be reduced as compared with the prior art.

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and description thereof will not be repeated.

（実施の形態１）
＜全体構成＞
図１は、本発明の実施の形態１による電流ミラー回路の回路図である。この電流ミラー回路は、ＭＯＳトランジスタ１０１，１０２，１０３と、電圧電流変換部１０３と、ゲイン制御部１０４とを備える。ＭＯＳトランジスタ１０２，１０５の耐圧電圧は、ＭＯＳトランジスタ１０１，電圧電流変換部１０３と、ゲイン制御部１０４の耐圧電圧よりも高い。 (Embodiment 1)
<Overall configuration>
FIG. 1 is a circuit diagram of a current mirror circuit according to Embodiment 1 of the present invention. This current mirror circuit includes MOS transistors 101, 102, 103, a voltage / current converter 103, and a gain controller 104. The withstand voltages of the MOS transistors 102 and 105 are higher than the withstand voltages of the MOS transistor 101, the voltage / current converter 103, and the gain controller 104.

ＭＯＳトランジスタ（電流電圧変換部）１０１は、基準電流源ＲＥＦ１００からの基準電流Ｉｒｅｆの電流値に応じた電圧値を有するゲート電圧ＶＧを生成する。ＭＯＳトランジスタ１０１は、ドレインとゲートとが互いに接続され、接地ノードにソースが接続され、なお、ここでは、基準電流源ＲＥＦ１００は、高耐圧系の回路であるものとする。 The MOS transistor (current / voltage conversion unit) 101 generates a gate voltage VG having a voltage value corresponding to the current value of the reference current Iref from the reference current source REF100. In the MOS transistor 101, the drain and gate are connected to each other, and the source is connected to the ground node. Here, it is assumed that the reference current source REF100 is a high voltage system circuit.

ＭＯＳトランジスタ（第１の電圧抑制部）１０２は、中間ノード電位ＶＮ１の電圧値がＭＯＳトランジスタ１０１の耐圧を超えないように、中間ノード電位ＶＮ１を抑制する。ＭＯＳトランジスタ１０２は、基準電流源ＲＥＦ１００にドレインが接続され、ＭＯＳトランジスタ１０１のドレインおよびゲートにソースが接続され、バイアス電圧ＶＢをゲートに受ける。 The MOS transistor (first voltage suppression unit) 102 suppresses the intermediate node potential VN1 so that the voltage value of the intermediate node potential VN1 does not exceed the breakdown voltage of the MOS transistor 101. MOS transistor 102 has a drain connected to reference current source REF100, a source connected to the drain and gate of MOS transistor 101, and receives bias voltage VB at its gate.

電圧電流変換部１０３は、ＭＯＳトランジスタ１０２によって生成されたゲート電圧ＶＧを受け、ゲート電圧ＶＧの電圧値に応じた電流値を有する出力電流Ｉｏｕｔを生成する。 The voltage / current converter 103 receives the gate voltage VG generated by the MOS transistor 102 and generates an output current Iout having a current value corresponding to the voltage value of the gate voltage VG.

ゲイン制御部１０４は、デコーダＤ１００からの制御信号Ｓｃｎｔｌに応じて、電圧電流変換部１０３における電圧電流変換係数を変更する。これにより、電流ミラー回路におけるミラー比が変更される。 The gain control unit 104 changes the voltage / current conversion coefficient in the voltage / current conversion unit 103 in accordance with the control signal Scntl from the decoder D100. Thereby, the mirror ratio in the current mirror circuit is changed.

ＭＯＳトランジスタ（第２の電圧抑制部）１０５は、中間ノード電位ＶＮ２の電圧値が電圧電流変換部１０３の耐圧を超えないように、中間ノード電位ＶＮ１を抑制するとともに、出力電流Ｉｏｕｔの出力インピーダンスを大きくしている。ＭＯＳトランジスタ１０５は、電圧電流変換部１０３によって生成された出力電流をソースに受け、バイアス電圧ＶＢをゲートに受ける。 The MOS transistor (second voltage suppression unit) 105 suppresses the intermediate node potential VN1 so that the voltage value of the intermediate node potential VN2 does not exceed the withstand voltage of the voltage-current conversion unit 103, and reduces the output impedance of the output current Iout. It is getting bigger. MOS transistor 105 receives the output current generated by voltage-current converter 103 at its source, and receives bias voltage VB at its gate.

なお、バイアス電圧ＶＢの電圧値は、「ＭＯＳトランジスタ１０１の耐圧電圧（または、電圧電流変換部１０３の耐圧電圧」＋「ＭＯＳトランジスタ１０２（または１０４）の閾値電圧」よりも小さい。このようにすることで、中間ノード電位ＶＮ１，ＶＮ２の電圧値は、ＭＯＳトランジスタ１０１（または電圧電流変換部１０３）の耐圧電圧よりも低くなる。 The voltage value of the bias voltage VB is smaller than “the withstand voltage of the MOS transistor 101 (or the withstand voltage of the voltage / current converter 103” + “the threshold voltage of the MOS transistor 102 (or 104)”. As a result, the voltage values of the intermediate node potentials VN1 and VN2 are lower than the withstand voltage of the MOS transistor 101 (or the voltage / current converter 103).

＜電圧電流変換部の内部構成＞
図２は、図１に示した電圧電流変換部１０３およびゲイン制御部１０４の一例を示す。電圧電流変換部１０３は、Ｍ個（Ｍは自然数）の低耐圧トランジスタ１１−１〜１１−Ｍを含む。ゲイン制御部１０４は、Ｍビットの制御信号Ｓｃｎｔｌを構成するＭ個の制御信号ＣＴＲＬ１〜ＣＴＲＬＭが与えられるＭ個のスイッチＳＷ１−１〜ＳＷ１−Ｍを含む。低耐圧トランジスタ１１−１〜１１−Ｍの各々は、接地ノードにソースが接続され、ＭＯＳトランジスタ１０５（図１）を介して出力ノードＮ１００にドレインが接続され、対応するスイッチにゲートが接続される。 <Internal configuration of voltage-current converter>
FIG. 2 shows an example of the voltage / current converter 103 and the gain controller 104 shown in FIG. The voltage-current converter 103 includes M (M is a natural number) low-breakdown-voltage transistors 11-1 to 11-M. The gain control unit 104 includes M switches SW1-1 to SW1-M to which M control signals CTRL 1 to CTRL M constituting the M-bit control signal Scntl are given. Each of the low breakdown voltage transistors 11-1 to 11-M has a source connected to the ground node, a drain connected to the output node N100 via the MOS transistor 105 (FIG. 1), and a gate connected to the corresponding switch. .

例えば、スイッチＳＷ１−１は、制御信号ＣＴＲＬ１が「１」である場合、低耐圧トランジスタ１１−１のゲートを低耐圧トランジスタ１０１（図１）のゲートに接続し、制御信号ＣＴＲＬ１が「０」である場合、低耐圧トランジスタ１１−１のゲートを接地ノードに接続する。このように、ゲイン制御部１０４は、制御信号Ｓｃｎｔｌに応じて、低耐圧トランジスタ１１−１〜１１−Ｍの中から駆動させるべき低耐圧トランジスタを選択し、選択した低耐圧トランジスタのゲートに低耐圧トランジスタ１０１（図１）からのゲート電圧を供給する。 For example, when the control signal CTRL 1 is “1”, the switch SW1-1 connects the gate of the low breakdown voltage transistor 11-1 to the gate of the low breakdown voltage transistor 101 (FIG. 1), and the control signal CTRL 1 is “0”. ", The gate of the low breakdown voltage transistor 11-1 is connected to the ground node. As described above, the gain control unit 104 selects a low breakdown voltage transistor to be driven from the low breakdown voltage transistors 11-1 to 11-M in accordance with the control signal Scntl, and a low breakdown voltage is applied to the gate of the selected low breakdown voltage transistor. A gate voltage is supplied from the transistor 101 (FIG. 1).

また、低耐圧トランジスタ１１−１〜１１−Ｍのうちゲート電圧ＶＧをゲートに受ける低耐圧トランジスタの個数が増加するほど、出力電流Ｉｏｕｔの電流値は大きくなる（すなわち、電圧電流変換部１０３における電圧電流変換係数が大きくなる）。 Further, the current value of the output current Iout increases as the number of low breakdown voltage transistors that receive the gate voltage VG at the gate among the low breakdown voltage transistors 11-1 to 11-M increases (that is, the voltage in the voltage / current conversion unit 103). (The current conversion coefficient increases.)

＜効果＞
以上のように、ＭＯＳトランジスタ１０２，１０４によってＭＯＳトランジスタ１０１，電圧電流変換部１０３，ゲイン制御部１０４を高電圧による破壊から保護することができるので、ＭＯＳトランジスタ１０１，電圧電流変換部１０３，ゲイン制御部１０４を低耐圧系にすることができる。これにより、高耐圧系の出力電流を供給することができるとともに、従来よりも回路面積を縮小することができる。 <Effect>
As described above, since the MOS transistor 101, the voltage / current converter 103, and the gain controller 104 can be protected from destruction by a high voltage by the MOS transistors 102 and 104, the MOS transistor 101, the voltage / current converter 103, and the gain control. The portion 104 can be a low withstand voltage system. As a result, a high withstand voltage output current can be supplied, and the circuit area can be reduced as compared with the prior art.

また、低耐圧系の回路を用いてミラー比を調整することが可能であるので、従来のようなレベルシフタ等を別途設ける必要がなくなる。これにより、アナログ回路の回路面積を削減することができる。 Further, since the mirror ratio can be adjusted using a low withstand voltage circuit, it is not necessary to separately provide a conventional level shifter or the like. As a result, the circuit area of the analog circuit can be reduced.

さらに、デコード回路を低耐圧系で構成することができるため、アナログ回路の回路面積をさらに削減することができる。 Furthermore, since the decode circuit can be configured with a low withstand voltage system, the circuit area of the analog circuit can be further reduced.

（実施形態２）
図３は、本発明の実施の形態２による電流ミラー回路の回路図である。この電流ミラー回路は、図１に示した構成に加えて、カレントミラー回路（カレントミラー部）２０をさらに備える。カレントミラー回路２０は、高耐圧トランジスタ２０１，２０２を含む。このように構成することにより、出力電流Ｉｏｕｔの極性を反転することができる。 (Embodiment 2)
FIG. 3 is a circuit diagram of a current mirror circuit according to the second embodiment of the present invention. This current mirror circuit further includes a current mirror circuit (current mirror unit) 20 in addition to the configuration shown in FIG. The current mirror circuit 20 includes high breakdown voltage transistors 201 and 202. With this configuration, the polarity of the output current Iout can be reversed.

（実施の形態３）
＜全体構成＞
図４は、本発明の実施の形態３による電流ミラー回路の回路図である。この電流をミラー回路は、カレントミラー回路３１と、ＭＯＳトランジスタ３０３と、電圧電流変換部３０４と、ゲイン制御部３０５と、カレントミラー回路３２とを備える。カレントミラー回路３１，３２の耐圧電圧は、ＭＯＳトランジスタ３０３，電圧電流変換部３０４，ゲイン制御部３０５の耐圧電圧よりも高い。 (Embodiment 3)
<Overall configuration>
FIG. 4 is a circuit diagram of a current mirror circuit according to the third embodiment of the present invention. The current mirror circuit includes a current mirror circuit 31, a MOS transistor 303, a voltage / current converter 304, a gain controller 305, and a current mirror circuit 32. The withstand voltage of the current mirror circuits 31 and 32 is higher than the withstand voltage of the MOS transistor 303, the voltage / current converter 304 and the gain controller 305.

カレントミラー回路（入力カレントミラー部）３１は、基準電流源ＲＥＦ１００からの基準電流（第１の基準電流）Ｉｒｅｆを入力端に受け、基準電流Ｉｒｅｆに応じた内部入力電流（第２の基準電流）Ｉｉｎを出力端から出力する。カレントミラー回路３１は、基準電流Ｉｒｅｆに応じたゲート電圧ＶＧ１を生成する高耐圧トランジスタ３０１と、ゲート電圧ＶＧ１に応じた内部入力電流Ｉｉｎを生成する高耐圧トランジスタ３０２とを含む。 The current mirror circuit (input current mirror unit) 31 receives the reference current (first reference current) Iref from the reference current source REF100 at the input terminal, and the internal input current (second reference current) corresponding to the reference current Iref. Iin is output from the output terminal. The current mirror circuit 31 includes a high voltage transistor 301 that generates a gate voltage VG1 corresponding to the reference current Iref, and a high voltage transistor 302 that generates an internal input current Iin corresponding to the gate voltage VG1.

ＭＯＳトランジスタ（電流電圧変換部）３０３は、カレントミラー回路３１からの内部入力電流Ｉｉｎに応じたゲート電圧ＶＧ２を生成する。ＭＯＳトランジスタ３０３は、ドレインとゲートとが互いに接続され、電源ノードにソースが接続される。 The MOS transistor (current / voltage conversion unit) 303 generates a gate voltage VG 2 corresponding to the internal input current Iin from the current mirror circuit 31. In the MOS transistor 303, the drain and the gate are connected to each other, and the source is connected to the power supply node.

電圧電流変換部３０４は、ＭＯＳトランジスタ３０３によって生成されたゲート電圧ＶＧ２を受け、ゲート電圧ＶＧ２に応じた内部出力電流（第１の出力電流）Ｉｏｕｔ０を生成する。 The voltage / current converter 304 receives the gate voltage VG2 generated by the MOS transistor 303, and generates an internal output current (first output current) Iout0 corresponding to the gate voltage VG2.

ゲイン制御部３０５は、デコーダＤ１００からの制御信号Ｓｃｎｔｌに応じて、電圧電流変換部３０４における電圧電流変換係数を変更する。これにより、電流ミラー回路におけるミラー比が変更される。 The gain control unit 305 changes the voltage / current conversion coefficient in the voltage / current conversion unit 304 in accordance with the control signal Scntl from the decoder D100. Thereby, the mirror ratio in the current mirror circuit is changed.

カレントミラー回路３２は、電圧電流変換部３０４によって生成された内部出力電流Ｉｏｕｔ０を入力端に受け、内部出力電流Ｉｏｕｔ０に応じた出力電流Ｉｏｕｔを出力端から出力する。カレントミラー回路３２は、内部出力電流Ｉｏｕｔ０に応じたゲート電圧ＶＧ３を生成する高耐圧トランジスタ３０６と、ゲート電圧ＶＧ３に応じた出力電流Ｉｏｕｔを生成する高耐圧トランジスタ３０７とを含む。 The current mirror circuit 32 receives the internal output current Iout0 generated by the voltage-current converter 304 at the input terminal, and outputs the output current Iout corresponding to the internal output current Iout0 from the output terminal. The current mirror circuit 32 includes a high voltage transistor 306 that generates a gate voltage VG3 corresponding to the internal output current Iout0, and a high voltage transistor 307 that generates an output current Iout corresponding to the gate voltage VG3.

＜内部構成＞
図５は、図６に示した電圧電流変換部３０４およびゲイン制御部３０５の一例を示す。電圧電流変換部３０４は、Ｍ個の低耐圧トランジスタ３１−１〜３１−Ｍを含む。ゲイン制御部１０４は、Ｍ個の制御信号ＣＴＲＬ１〜ＣＴＲＬＭが与えられるＭ個のスイッチＳＷ３−１〜ＳＷ３−Ｍを含む。低耐圧トランジスタ３１−１〜３１−Ｍの各々は、電源ノードにソースが接続され、カレントミラー回路３２の入力端（高耐圧トランジスタ３０６のドレイン）にドレインが接続され、対応するスイッチにゲートが接続される。 <Internal configuration>
FIG. 5 shows an example of the voltage / current converter 304 and the gain controller 305 shown in FIG. The voltage-current converter 304 includes M low voltage transistors 31-1 to 31-M. The gain control unit 104 includes M switches SW3-1 to SW3-M to which M control signals CTRL1 to CTRLM are given. Each of the low breakdown voltage transistors 31-1 to 31-M has a source connected to the power supply node, a drain connected to the input terminal of the current mirror circuit 32 (the drain of the high breakdown voltage transistor 306), and a gate connected to the corresponding switch. Is done.

例えば、スイッチＳＷ３−１は、制御信号ＣＴＲＬ１が「１」である場合、低耐圧トランジスタ３１−１のゲートをＭＯＳトランジスタ３０３（図４）のゲートに接続し、制御信号ＣＴＲＬ１が「０」である場合、低耐圧トランジスタ１１−１のゲートを電源ノードに接続する。このように、ゲイン制御部３０５は、制御信号Ｓｃｎｔｌに応じて、低耐圧トランジスタ３１−１〜３１−Ｍの中から駆動させるべき低耐圧トランジスタを選択し、選択した低耐圧トランジスタのゲートにＭＯＳトランジスタ３０３（図４）からのゲート電圧を供給する。 For example, when the control signal CTRL 1 is “1”, the switch SW 3-1 connects the gate of the low breakdown voltage transistor 31-1 to the gate of the MOS transistor 303 (FIG. 4), and the control signal CTRL 1 is “0”. In this case, the gate of the low breakdown voltage transistor 11-1 is connected to the power supply node. As described above, the gain control unit 305 selects the low breakdown voltage transistor to be driven from the low breakdown voltage transistors 31-1 to 31-M according to the control signal Scntl, and the MOS transistor is connected to the gate of the selected low breakdown voltage transistor. The gate voltage from 303 (FIG. 4) is supplied.

また、低耐圧トランジスタ３１−１〜３１−Ｍのうちゲート電圧ＶＧをゲートに受ける低耐圧トランジスタの個数が増加するほど、出力電流Ｉｏｕｔの電流値は大きくなる（すなわち、電圧電流変換部３０４における電圧電流変換係数が大きくなる）。 Further, the current value of the output current Iout increases as the number of low breakdown voltage transistors that receive the gate voltage VG at the gate among the low breakdown voltage transistors 31-1 to 31-M increases (that is, the voltage in the voltage / current conversion unit 304). (The current conversion coefficient increases.)

＜効果＞
以上のように、カレントミラー回路３１，３２によってＭＯＳトランジスタ３０３，電圧電流変換部３０４，ゲイン制御部３０５を高電圧による破壊から保護することができるので、ＭＯＳトランジスタ３０３，電圧電流変換部３０４，ゲイン制御部３０５を低耐圧系にすることができる。これにより、高耐圧系の出力電流を供給することができるとともに、従来よりも回路面積を縮小することができる。 <Effect>
As described above, the current mirror circuits 31 and 32 can protect the MOS transistor 303, the voltage / current converter 304, and the gain controller 305 from being damaged by a high voltage, so that the MOS transistor 303, the voltage / current converter 304, the gain The controller 305 can be a low withstand voltage system. As a result, a high withstand voltage output current can be supplied, and the circuit area can be reduced as compared with the prior art.

（実施の形態４）
＜全体構成＞
図６は、本発明の実施の形態４による電流ミラー回路の回路図である。この電流ミラー回路は、ＭＯＳトランジスタ４０１，４０２と、電圧電流変換部４０３と、ゲイン制御部４０４とを備える。ＭＯＳトランジスタ４０１，電圧電流変換部４０３の耐圧電圧は、ＭＯＳトランジスタ４０２と、ゲイン制御部４０４の耐圧電圧よりも高い。 (Embodiment 4)
<Overall configuration>
FIG. 6 is a circuit diagram of a current mirror circuit according to the fourth embodiment of the present invention. This current mirror circuit includes MOS transistors 401 and 402, a voltage / current converter 403, and a gain controller 404. The withstand voltages of the MOS transistor 401 and the voltage / current converter 403 are higher than the withstand voltages of the MOS transistor 402 and the gain controller 404.

ＭＯＳトランジスタ（電流電圧変換部）４０１は、基準電流源ＲＥＦ１００と接地ノードとの間の電流経路に配置され、基準電流源ＲＥＦ１００からの基準電流Ｉｒｅｆに応じたゲート電圧ＶＧを生成する。ＭＯＳトランジスタ（電流電圧変換部）４０１は、ドレインとゲートとが互いに接続される。 The MOS transistor (current-voltage conversion unit) 401 is arranged in a current path between the reference current source REF100 and the ground node, and generates a gate voltage VG corresponding to the reference current Iref from the reference current source REF100. In the MOS transistor (current-voltage converter) 401, the drain and the gate are connected to each other.

ＭＯＳトランジスタ（電圧抑制部）４０２は、中間ノード電位ＶＮ１の変動を抑制し、中間ノード電位ＶＮ１とＶＮ２とを等しくすることによって、電流ミラー回路のミラー精度を高めている。ＭＯＳトランジスタ４０２は、ＭＯＳトランジスタ４０１のソースにドレインが接続され、接地ノードにソースが接続され、電源ノードにゲートが接続される。 The MOS transistor (voltage suppression unit) 402 suppresses the fluctuation of the intermediate node potential VN1, and makes the intermediate node potentials VN1 and VN2 equal to improve the mirror accuracy of the current mirror circuit. MOS transistor 402 has a drain connected to the source of MOS transistor 401, a source connected to the ground node, and a gate connected to the power supply node.

電圧電流変換部４０３は、出力ノードＮ１００と接地ノードとの間の電流経路に配置され、ＭＯＳトランジスタ４０１によって生成されたゲート電圧ＶＧを受け、ゲート電圧ＶＧに応じた出力電流Ｉｏｕｔを生成する。 The voltage / current converter 403 is arranged in a current path between the output node N100 and the ground node, receives the gate voltage VG generated by the MOS transistor 401, and generates an output current Iout corresponding to the gate voltage VG.

ゲイン制御部４０４は、電圧電流変換部４０３と接地ノードとの間に介在し、デコーダＤ１００からの制御信号Ｓｃｎｔｌに応じて、電圧電流変換部４０３と接地ノードとの接続状態を変更する。これにより、電圧電流変換部４０３における電圧電流変換係数を変更され、電流ミラー回路におけるミラー比が変更される。 The gain control unit 404 is interposed between the voltage / current conversion unit 403 and the ground node, and changes the connection state between the voltage / current conversion unit 403 and the ground node according to the control signal Scntl from the decoder D100. Thereby, the voltage-current conversion coefficient in the voltage-current converter 403 is changed, and the mirror ratio in the current mirror circuit is changed.

＜内部構成＞
図７は、図６に示した電圧電流変換部４０３およびゲイン制御部４０４の一例を示す。電圧電流変換部４０３は、Ｍ個の高耐圧トランジスタ４１−１〜４１−Ｍを含む。ゲイン制御部４０４は、Ｍ個の低耐圧トランジスタ４２−１〜４２−Ｍと、Ｍ個の制御信号ＣＴＲＬ１〜ＣＴＲＬＭが与えられるＭ個のスイッチＳＷ４−１〜ＳＷ４−Ｍとを含む。高耐圧トランジスタ４１−１〜４１−Ｍの各々は、出力ノードＮ１００にドレインが接続され、ＭＯＳトランジスタ４０１（図６）のゲートにゲートが接続される。低耐圧トランジスタ４２−１〜４２−Ｍの各々は、対応する高耐圧トランジスタのソースにドレインが接続され、接地ノードにソースが接続され、対応するスイッチにゲートが接続される。 <Internal configuration>
FIG. 7 shows an example of the voltage / current converter 403 and the gain controller 404 shown in FIG. The voltage / current converter 403 includes M high voltage transistors 41-1 to 41-M. The gain control unit 404 includes M low voltage transistors 42-1 to 42-M and M switches SW4-1 to SW4-M to which M control signals CTRL1 to CTRLM are applied. Each of high voltage transistors 41-1 to 41-M has a drain connected to output node N100 and a gate connected to the gate of MOS transistor 401 (FIG. 6). Each of the low breakdown voltage transistors 42-1 to 42-M has a drain connected to the source of the corresponding high breakdown voltage transistor, a source connected to the ground node, and a gate connected to the corresponding switch.

例えば、スイッチＳＷ４−１は、制御信号ＣＴＲＬ１が「１」である場合、低耐圧トランジスタ４２−１のゲートを電源ノードに接続し、制御信号ＣＴＲＬ１が「０」である場合、低耐圧トランジスタ４２−１のゲートを接地ノードに接続する。このように、ゲイン制御部４０４は、制御信号Ｓｃｎｔｌに応じて、低耐圧トランジスタ４２−１〜４２−Ｍの中から駆動させるべき低耐圧トランジスタを選択し、選択した低耐圧トランジスタを導通状態にする。 For example, the switch SW4-1 connects the gate of the low breakdown voltage transistor 42-1 to the power supply node when the control signal CTRL 1 is “1”, and the low breakdown voltage transistor when the control signal CTRL 1 is “0”. The gate of 42-1 is connected to the ground node. As described above, the gain control unit 404 selects the low breakdown voltage transistor to be driven from the low breakdown voltage transistors 42-1 to 42-M in accordance with the control signal Scntl, and sets the selected low breakdown voltage transistor in the conductive state. .

また、例えば、低耐圧トランジスタ４２−１が導通状態になることによって、高耐圧トランジスタ４１−１においてゲート電圧ＶＧに応じたドレイン電流が発生する。低耐圧トランジスタ４２−１〜４２−Ｍのうち導通状態になる低耐圧トランジスタの個数が増加するほど、高耐圧トランジスタ４１−１〜４１−Ｍのうちドレイン電流が発生する高耐圧トランジスタの個数が増加し、出力電流Ｉｏｕｔの電流値は大きくなる（すなわち、電圧電流変換部３０４における電圧電流変換係数が大きくなる）。 For example, when the low breakdown voltage transistor 42-1 is turned on, a drain current corresponding to the gate voltage VG is generated in the high breakdown voltage transistor 41-1. As the number of low breakdown voltage transistors that are in a conductive state among the low breakdown voltage transistors 42-1 to 42-M increases, the number of high breakdown voltage transistors that generate drain current among the high breakdown voltage transistors 41-1 to 41-M increases. Thus, the current value of the output current Iout increases (that is, the voltage-current conversion coefficient in the voltage-current converter 304 increases).

＜効果＞
以上のように、ＭＯＳトランジスタ４０１，電圧電流変換部４０３によって高電圧による破壊からＭＯＳトランジスタ４０２，ゲイン制御部４０４を保護することができるので、ゲイン制御部４０４を低耐圧系にすることができる。これにより、高耐圧系の出力電流を供給することができるとともに、従来よりも回路面積を縮小することができる。 <Effect>
As described above, since the MOS transistor 401 and the gain control unit 404 can be protected from destruction by a high voltage by the MOS transistor 401 and the voltage / current conversion unit 403, the gain control unit 404 can be a low withstand voltage system. As a result, a high withstand voltage output current can be supplied, and the circuit area can be reduced as compared with the prior art.

（実施の形態５）
図８は、本発明の実施の形態５による電流ミラー回路の回路図である。この電流ミラー回路は、図６に示した構成に加えて、図３に示したカレントミラー回路（カレントミラー部）２０をさらに備える。このように構成することにより、出力電流Ｉｏｕｔの極性を反転することができる。 (Embodiment 5)
FIG. 8 is a circuit diagram of a current mirror circuit according to the fifth embodiment of the present invention. This current mirror circuit further includes a current mirror circuit (current mirror unit) 20 shown in FIG. 3 in addition to the configuration shown in FIG. With this configuration, the polarity of the output current Iout can be reversed.

（実施の形態６）
＜全体構成＞
図９は、本発明の実施の形態６によるチャージポンプ回路の回路図である。このチャージポンプ回路は、ＭＯＳトランジスタ６０１，６０２と、カレントミラー回路６０と、電荷注入部６０５と、電荷注入量制御部６０６と、電荷引き抜き部６０７と、電荷引き抜き量制御部６０８とを備える。ＭＯＳトランジスタ６０１，カレントミラー回路６０，電荷注入部６０５，電荷引き抜き部６０７の耐圧電圧は、ＭＯＳトランジスタ６０２，電荷注入量制御部６０６，電荷引き抜き量制御部６０８の耐圧電圧よりも高い。 (Embodiment 6)
<Overall configuration>
FIG. 9 is a circuit diagram of a charge pump circuit according to the sixth embodiment of the present invention. The charge pump circuit includes MOS transistors 601, 602, a current mirror circuit 60, a charge injection unit 605, a charge injection amount control unit 606, a charge extraction unit 607, and a charge extraction amount control unit 608. The breakdown voltage of the MOS transistor 601, current mirror circuit 60, charge injection unit 605, charge extraction unit 607 is higher than the breakdown voltage of the MOS transistor 602, charge injection amount control unit 606, charge extraction amount control unit 608.

ＭＯＳトランジスタ（電流電圧変換部）６０１は、基準電流源ＲＥＦ１００と基準ノードとの間の電流経路に配置され、基準電流源ＲＥＦ１００からの基準電流Ｉｒｅｆに応じたゲート電圧ＶＧ１を生成する。ＭＯＳトランジスタ６０１は、ドレインとゲートとが互いに接続される。 The MOS transistor (current / voltage conversion unit) 601 is arranged in a current path between the reference current source REF100 and the reference node, and generates a gate voltage VG1 corresponding to the reference current Iref from the reference current source REF100. In the MOS transistor 601, the drain and the gate are connected to each other.

ＭＯＳトランジスタ（電圧抑制部）６０２は、中間ノード電位ＶＮ１の変動を抑制し、中間ノード電位ＶＮ１，ＶＮ２，ＶＮ３を等しくすることによって、電流ミラー回路のミラー精度を高めている。ＭＯＳトランジスタ６０２は、ＭＯＳトランジスタ６０１のソースにドレインが接続され、接地ノードにソースが接続され、電源ノードにゲートが接続される。 The MOS transistor (voltage suppression unit) 602 suppresses the fluctuation of the intermediate node potential VN1 and equalizes the intermediate node potentials VN1, VN2, and VN3, thereby improving the mirror accuracy of the current mirror circuit. MOS transistor 602 has a drain connected to the source of MOS transistor 601, a source connected to the ground node, and a gate connected to the power supply node.

カレントミラー回路（カレントミラー部）６０は、高耐圧トランジスタ６０３，６０４を含む。 The current mirror circuit (current mirror unit) 60 includes high breakdown voltage transistors 603 and 604.

電荷注入部（第１の電圧電流変換部）６０５は、カレントミラー回路６０の入力端（高耐圧トランジスタ６０３のドレイン）と接地ノードとの間の電流経路に配置され、ＭＯＳトランジスタ６０１によって生成されたゲート電圧ＶＧ１を受け、ゲート電圧ＶＧ１に応じたアップ電流Ｉｕｐを生成する。 The charge injection unit (first voltage / current conversion unit) 605 is disposed in the current path between the input terminal of the current mirror circuit 60 (the drain of the high breakdown voltage transistor 603) and the ground node, and is generated by the MOS transistor 601. In response to the gate voltage VG1, an up current Iup corresponding to the gate voltage VG1 is generated.

電荷注入量制御部（第１のゲイン制御部）６０６は、電荷注入部６０５と接地ノードとの間に介在し、デコーダＤ１００からの制御信号Ｓｃｎｔｌとアップ信号ＵＰの出力状態とに応じて、電荷注入部６０５と接地ノードとの接続状態を変更する。これにより、電荷注入部６０５における電圧電流変換係数を変更され、出力ノードＮ１００に対する電荷注入量が変更される。 The charge injection amount control unit (first gain control unit) 606 is interposed between the charge injection unit 605 and the ground node, and charges according to the control signal Scntl from the decoder D100 and the output state of the up signal UP. The connection state between the injection unit 605 and the ground node is changed. As a result, the voltage-current conversion coefficient in the charge injection unit 605 is changed, and the charge injection amount for the output node N100 is changed.

電荷注引き抜き部（第２の電圧電流変換部）６０７は、カレントミラー回路６０の出力端（高耐圧トランジスタ６０４のドレイン）と接地ノードとの間の電流経路に配置され、ＭＯＳトランジスタ６０１によって生成されたゲート電圧ＶＧ１を受け、ゲート電圧ＶＧ１に応じたダウン電流Ｉｄｎを生成する。 The charge injection / extraction unit (second voltage / current conversion unit) 607 is disposed in the current path between the output terminal of the current mirror circuit 60 (the drain of the high voltage transistor 604) and the ground node, and is generated by the MOS transistor 601. In response to the gate voltage VG1, the down current Idn corresponding to the gate voltage VG1 is generated.

電荷引き抜き量制御部（第２のゲイン制御部）６０６は、電荷引き抜き部６０７と接地ノードとの間に介在し、デコーダＤ１００からの制御信号Ｓｃｎｔｌとダウン信号ＤＮの出力状態とに応じて、電荷引き抜き部６０７と接地ノードとの接続状態を変更する。これにより、電荷引き抜き部６０７における電圧電流変換係数を変更され、出力ノードＮ１００に対する電荷引き抜き量が変更される。 The charge extraction amount control unit (second gain control unit) 606 is interposed between the charge extraction unit 607 and the ground node, and in accordance with the output state of the control signal Scntl from the decoder D100 and the down signal DN. The connection state between the extraction portion 607 and the ground node is changed. As a result, the voltage-current conversion coefficient in the charge extraction unit 607 is changed, and the charge extraction amount for the output node N100 is changed.

＜内部構成＞
図１０は、図９に示した電荷注入部６０５および電荷注入量制御部６０６の一例を示す。電荷注入部６０５は、Ｍ個の高耐圧トランジスタ６１−１〜６１−Ｍを含む。電荷注入量制御部は、Ｍ個の低耐圧トランジスタ６２−１〜６２−Ｍと、Ｍ個の制御信号ＣＴＲＬ１〜ＣＴＲＬＭとアップ信号ＵＰとが与えられるＭ個の論理素子６３−１〜６３−Ｍとを含む。高耐圧トランジスタ６１−１〜６１−Ｍの各々は、カレントミラー回路６０の入力端（高耐圧トランジスタ６０３のソース）にドレインが接続され、ＭＯＳトランジスタ６０１（図９）のゲートにゲートが接続される。低耐圧トランジスタ６２−１〜６２−Ｍの各々は、対応する高耐圧トランジスタのソースにドレインが接続され、接地ノードにソースが接続され、対応する論理素子にゲートが接続される。 <Internal configuration>
FIG. 10 shows an example of the charge injection unit 605 and the charge injection amount control unit 606 shown in FIG. The charge injection unit 605 includes M high voltage transistors 61-1 to 61-M. The charge injection amount control unit includes M low-voltage transistors 62-1 to 62-M, and M logic elements 63-1 to 63 to which M control signals CTRL1 to CTRLM and an up signal UP are given. -M. Each of the high voltage transistors 61-1 to 61-M has a drain connected to the input terminal of the current mirror circuit 60 (the source of the high voltage transistor 603) and a gate connected to the gate of the MOS transistor 601 (FIG. 9). . Each of the low breakdown voltage transistors 62-1 to 62-M has a drain connected to the source of the corresponding high breakdown voltage transistor, a source connected to the ground node, and a gate connected to the corresponding logic element.

例えば、制御信号ＣＴＲＬ１が「１」である場合、論理素子６３−１は、アップ信号ＵＰを低耐圧トランジスタ６２−１のゲートへ通過させる状態になり、低耐圧トランジスタ６２−１は、アップ信号ＵＰの出力状態（「１」であるか「０」であるか）に応じて、導通状態または非導通状態になる。一方、制御信号ＣＴＲＬ１が「０」である場合、論理素子６３−１は、低耐圧トランジスタ６２−１のゲートへアップ信号を通過させない態になり、低耐圧トランジスタ６２−１は、アップ信号ＵＰの出力状態に拘わらず、常に、非導通状態になる。 For example, when the control signal CTRL 1 is “1”, the logic element 63-1 passes the up signal UP to the gate of the low breakdown voltage transistor 62-1, and the low breakdown voltage transistor 62-1 Depending on the output state of UP (“1” or “0”), the conductive state or the non-conductive state is set. On the other hand, when the control signal CTRL 1 is “0”, the logic element 63-1 does not pass the up signal to the gate of the low breakdown voltage transistor 62-1, and the low breakdown voltage transistor 62-1 does not pass the up signal UP. Regardless of the output state, the non-conducting state is always established.

また、低耐圧トランジスタ６２−１〜６２−Ｍのうちアップ信号が供給される低耐圧トランジスタの個数が増加するほど、高耐圧トランジスタ６１−１〜６１−Ｍのうちアップ信号ＵＰが「１」であるときにドレイン電流を発生する高耐圧トランジスタの個数が増加し、アップ電流Ｉｕｐの電流値が大きくなる（すなわち、電荷注入部６０５における電圧電流変換係数が大きくなり、出力ノードに対する電荷注入量が多くなる）。このように、電荷注入量制御部６０６は、制御信号Ｓｃｎｔｌに応じて、低耐圧トランジスタ４２−１〜４２−Ｍのうちアップ信号ＵＰが「１」であるときに駆動する低耐圧トランジスタを選択し、アップ信号ＵＰに応じてその選択した低耐圧トランジスタを導通状態にする。 Further, as the number of low breakdown voltage transistors to which the up signal is supplied among the low breakdown voltage transistors 62-1 to 62-M increases, the up signal UP of the high breakdown voltage transistors 61-1 to 61-M becomes “1”. In some cases, the number of high voltage transistors that generate drain current increases, and the current value of the up current Iup increases (that is, the voltage-current conversion coefficient in the charge injection unit 605 increases and the amount of charge injection to the output node increases. Become). As described above, the charge injection amount control unit 606 selects the low breakdown voltage transistor to be driven when the up signal UP is “1” among the low breakdown voltage transistors 42-1 to 42-M in accordance with the control signal Scntl. In response to the up signal UP, the selected low breakdown voltage transistor is turned on.

なお、電荷引き抜き部６０７は、電荷注入部６０５と同様の構成であっても良い。この場合、高耐圧トランジスタ６１−１〜６１−Ｍの各々のドレインは、出力ノードＮ１００に接続される。また、電荷引き抜き量制御部６０８は、電荷注入量制御部６０６と同様の構成であっても良い。この場合、論理素子６３−１〜６３−Ｍの各々は、アップ信号ＵＰに代えて、ダウン信号ＤＮを受ける。電荷引き抜き部６０７において、低耐圧トランジスタ６２−１〜６２−Ｍのうちダウン信号が供給される低耐圧トランジスタの個数が増加するほど、ダウン電流Ｉｄｎの電流値が大きくなる。すなわち、電荷引き抜き部６０８における電圧電流変換係数が大きくなり、出力ノードに対する電荷引き抜き量が多くなる。 The charge extraction unit 607 may have the same configuration as the charge injection unit 605. In this case, the drains of the high breakdown voltage transistors 61-1 to 61-M are connected to the output node N100. Further, the charge extraction amount control unit 608 may have the same configuration as the charge injection amount control unit 606. In this case, each of logic elements 63-1 to 63-M receives down signal DN instead of up signal UP. In the charge extraction unit 607, the current value of the down current Idn increases as the number of the low breakdown voltage transistors to which the down signal is supplied among the low breakdown voltage transistors 62-1 to 62-M increases. That is, the voltage-current conversion coefficient in the charge extraction unit 608 increases, and the amount of charge extraction with respect to the output node increases.

＜効果＞
以上のように、ＭＯＳトランジスタ６０１，電荷注入部６０５，電荷引き抜き部６０７によって高電圧による破壊からＭＯＳトランジスタ６０２，電荷注入量制御部６０６，電荷引き抜き量制御部６０８を保護することができるので、ＭＯＳトランジスタ６０２，電荷注入量制御部６０６，電荷引き抜き量制御部６０８を低耐圧系にすることができる。これにより、高耐圧系の出力電流を供給することができるとともに、従来よりも回路面積を縮小することができる。 <Effect>
As described above, the MOS transistor 601, the charge injection unit 605, and the charge extraction unit 607 can protect the MOS transistor 602, the charge injection amount control unit 606, and the charge extraction amount control unit 608 from being destroyed by a high voltage. The transistor 602, the charge injection amount control unit 606, and the charge extraction amount control unit 608 can be of a low withstand voltage system. As a result, a high withstand voltage output current can be supplied, and the circuit area can be reduced as compared with the prior art.

以上本発明を上記実施形態に即して説明したが、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。 Although the present invention has been described with reference to the above embodiment, the present invention is not limited to the configuration of the above embodiment, and includes various modifications and corrections that can be made by those skilled in the art within the scope of the present invention. Of course.

本発明は、回路規模の増加を抑制しつつ高圧系の回路に出力電流を供給することができるため、電流ミラー回路，ＰＬＬのチャージポンプ回路，オペアンプ，フィルタ，デジタルアナログ変換回路等に有用である。 The present invention can supply an output current to a high-voltage circuit while suppressing an increase in circuit scale, and thus is useful for a current mirror circuit, a PLL charge pump circuit, an operational amplifier, a filter, a digital analog conversion circuit, and the like. .

本発明の実施の形態１による電流ミラー回路の構成を示す図である。It is a figure which shows the structure of the current mirror circuit by Embodiment 1 of this invention. 図１に示した電圧電流変換部の構成例を示す図である。It is a figure which shows the structural example of the voltage-current conversion part shown in FIG. 本発明の実施の形態２による電流ミラー回路の構成を示す図である。It is a figure which shows the structure of the current mirror circuit by Embodiment 2 of this invention. 本発明の実施の形態３による電流ミラー回路の構成を示す図である。It is a figure which shows the structure of the current mirror circuit by Embodiment 3 of this invention. 図４に示した電圧電流変換部の構成例を示す図である。It is a figure which shows the structural example of the voltage-current conversion part shown in FIG. 本発明の実施の形態４による電流ミラー回路の構成を示す図である。It is a figure which shows the structure of the current mirror circuit by Embodiment 4 of this invention. 図６に示した電圧電流変換部の構成例を示す図である。It is a figure which shows the structural example of the voltage-current conversion part shown in FIG. 本発明の実施の形態５による電流ミラー回路の構成を示す図である。It is a figure which shows the structure of the current mirror circuit by Embodiment 5 of this invention. 本発明の実施の形態６によるチャージポンプ回路の構成を示す図である。It is a figure which shows the structure of the charge pump circuit by Embodiment 6 of this invention. 図９に示した電荷注入部，電荷注入量制御部，電荷引き抜き部，電荷引き抜き量制御部の構成例を示す図である。FIG. 10 is a diagram illustrating a configuration example of a charge injection unit, a charge injection amount control unit, a charge extraction unit, and a charge extraction amount control unit illustrated in FIG. 9.

Explanation of symbols

１０１ＭＯＳトランジスタ（低耐圧）
１０２，１０５ＭＯＳトランジスタ（高耐圧）
１０３電圧電流変換部
１０４ゲイン制御部
ＲＥＦ１００基準電流源
Ｄ１００デコーダ
２０カレントミラー回路
２０１，２０２高耐圧トランジスタ
３１，３２カレントミラー回路
３０１，３０２，３０６，３０７高耐圧トランジスタ
３０３ＭＯＳトランジスタ（低耐圧）
３０４電圧電流変換部
４０１ＭＯＳトランジスタ（高耐圧）
４０２ＭＯＳトランジスタ（低耐圧）
４０３電圧電流変換部
４０４ゲイン制御部
６０１ＭＯＳトランジスタ（高耐圧）
６０２ＭＯＳトランジスタ（低耐圧）
６０３，６０４高耐圧トランジスタ
６０５電荷注入部
６０６電荷注入量制御部
６０７電荷引き抜き部
６０８電荷引き抜き量制御部 101 MOS transistor (low breakdown voltage)
102,105 MOS transistor (high breakdown voltage)
103 Voltage-current converter 104 Gain controller REF100 Reference current source D100 Decoder 20 Current mirror circuit 201, 202 High breakdown voltage transistor 31, 32 Current mirror circuit 301, 302, 306, 307 High breakdown voltage transistor 303 MOS transistor (low breakdown voltage)
304 Voltage-current converter 401 MOS transistor (high withstand voltage)
402 MOS transistor (low breakdown voltage)
403 Voltage-current converter 404 Gain controller 601 MOS transistor (high withstand voltage)
602 MOS transistor (low breakdown voltage)
603, 604 High breakdown voltage transistor 605 Charge injection unit 606 Charge injection amount control unit 607 Charge extraction unit 608 Charge extraction amount control unit

Claims

An input node receiving a reference current;
A current-voltage converter that receives a reference current given to the input node and generates a gate voltage corresponding to the reference current;
A first voltage that has a higher withstand voltage than the current-voltage conversion unit, is interposed between the input node and the current-voltage conversion unit, and suppresses a voltage between the input node and the current-voltage conversion unit. A suppression unit;
A voltage-current converter that receives a gate voltage generated by the current-voltage converter and generates an output current according to the gate voltage;
A gain control unit for changing a voltage-current conversion coefficient in the voltage-current conversion unit;
An output node for outputting an output current generated by the voltage-current converter;
A second voltage that is higher in voltage resistance than the voltage-current converter and is interposed between the output node and the voltage-current converter and suppresses a voltage between the output node and the voltage-current converter. A current mirror circuit comprising: a suppression unit.

In claim 1,
The voltage-current converter includes a plurality of low breakdown voltage transistors,
Each of the plurality of low breakdown voltage transistors has a drain connected to the output node via the second voltage control unit,
The gain control unit selects a low breakdown voltage transistor to be driven from the plurality of low breakdown voltage transistors, and supplies the selected low breakdown voltage transistor with the gate voltage generated by the current-voltage conversion unit. Current mirror circuit.

An input current mirror unit that receives a first reference current at an input terminal and outputs a second reference current corresponding to the first reference current from an output terminal;
A current-voltage conversion unit that has a lower withstand voltage than the input current mirror unit, receives a second reference current from the input current mirror unit, and generates a gate voltage according to the second reference current;
A voltage-current converter that receives the gate voltage generated by the current-voltage converter and generates a first output current according to the gate voltage;
A gain control unit for changing a voltage-current conversion coefficient in the voltage-current conversion unit;
It has a higher withstand voltage system than the voltage-current conversion unit, receives the first output current generated by the voltage-current conversion unit at the input terminal, and receives the second output current according to the first output current as the output terminal An output current mirror unit for outputting from the current mirror circuit.

In claim 3,
The voltage-current converter includes a plurality of low breakdown voltage transistors,
Each of the plurality of low breakdown voltage transistors has a drain connected to an input end of the output current mirror unit,
The gain control unit selects a low breakdown voltage transistor to be driven from the plurality of low breakdown voltage transistors, and supplies the selected low breakdown voltage transistor with the gate voltage generated by the current-voltage conversion unit. Current mirror circuit.

An input node receiving a reference current;
A reference node receiving a predetermined potential;
A current-voltage conversion unit that is arranged in a current path between the input node and the reference node, receives a reference current given to the input node, and generates a gate voltage corresponding to the reference current;
A voltage suppression unit that has a lower withstand voltage than the current-voltage conversion unit, is interposed between the current-voltage conversion unit and the reference node, and suppresses a voltage between the current-voltage conversion unit and the reference node; ,
An output node;
A voltage-current converter that is disposed in a current path between the output node and the reference node, receives a gate voltage generated by the current-voltage converter, and generates an output current according to the gate voltage;
The voltage current is lower in voltage than the voltage / current converter, is interposed between the voltage / current converter and the reference node, and changes the connection state between the voltage / current converter and the reference node. A current mirror circuit comprising: a gain control unit that changes a voltage-current conversion coefficient in the conversion unit.

In claim 5,
The voltage-current converter includes a plurality of high voltage transistors,
The gain control unit includes a plurality of low breakdown voltage transistors corresponding to the plurality of high breakdown voltage transistors on a one-to-one basis, and a selection unit.
Each of the plurality of high voltage transistors has a drain connected to the output node, receives the gate voltage at the gate,
Each of the plurality of low breakdown voltage transistors has a drain connected to a source of the corresponding high breakdown voltage transistor, a source connected to the reference node,
The selection unit selects a low breakdown voltage transistor to be driven from the plurality of low breakdown voltage transistors, and brings the selected low breakdown voltage transistor into a conductive state.

In claim 1 or claim 5,
A current mirror circuit, further comprising a current mirror unit that receives an output current from the output node at an input terminal and outputs a current corresponding to the output current from the output terminal.

A circuit that performs a charge injection operation and a charge extraction operation in response to an up signal and a down signal from the outside,
An input node receiving a reference current;
A reference node receiving a predetermined potential;
A current-voltage conversion unit that is arranged in a current path between the input node and the reference node, receives a reference current given to the input node, and generates a gate voltage corresponding to the reference current;
A voltage suppression unit that has a lower withstand voltage than the current-voltage conversion unit, is interposed between the current-voltage conversion unit and the reference node, and suppresses a voltage between the current-voltage conversion unit and the reference node; ,
An output node;
A current mirror unit having an output terminal connected to the output node;
A first voltage-current converter that is disposed in a current path between the input terminal of the current mirror unit and the reference node, and that generates a first current according to a gate voltage generated by the current-voltage converter; ,
The first voltage-current system is lower in voltage resistance than the first voltage-current converter, and is interposed between the first voltage-current converter and the reference node, and the first voltage-current according to the output state of the up signal A first that changes the voltage-current conversion coefficient in the first voltage-current converter by changing the connection state between the first voltage-current converter and the reference node while driving or not driving the converter. Gain control unit of
A second voltage-to-current converter that is disposed in a current path between the output node and the reference node and generates a second current according to a gate voltage generated by the current-voltage converter;
The second voltage / current converter is lower withstand voltage than the second voltage / current converter, is interposed between the second voltage / current converter and the reference node, and depends on the output state of the down signal. A second that changes the voltage-current conversion coefficient in the second voltage-current converter by changing the connection state between the second voltage-current converter and the reference node while driving or not driving the converter. A charge pump circuit.

In claim 8,
The first voltage-current converter includes a plurality of first high voltage transistors,
Each of the first gain control units includes a plurality of first low breakdown voltage transistors corresponding one-to-one to the plurality of first high breakdown voltage transistors, and a first selection unit,
The second voltage-current converter includes a plurality of second high voltage transistors,
Each of the second gain control units includes a plurality of second low breakdown voltage transistors that correspond one-to-one to the plurality of second high breakdown voltage transistors, and a second selection unit,
Each of the plurality of first high breakdown voltage transistors has a drain connected to an input end of the current mirror unit, receives the gate voltage at the gate,
Each of the plurality of second high breakdown voltage transistors has a drain connected to the output node, receives the gate voltage at the gate,
Each of the plurality of first and second low breakdown voltage transistors has a drain connected to a source of the corresponding high breakdown voltage transistor, a source connected to the reference node,
The first selection unit selects a low breakdown voltage transistor to be driven from the plurality of first low breakdown voltage transistors, and when the up signal is output, the selected first low breakdown voltage transistor is turned on. ,
The second selection unit selects a low breakdown voltage transistor to be driven from the plurality of second low breakdown voltage transistors, and turns on the selected second low breakdown voltage transistor when the down signal is output. A charge pump circuit.