JP2008192998A - Semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置に関し、特に、基板を貫通する導電領域を設け、基板の一主面側に電極を集約した半導体基板を貫通して設けた導電領域を具備する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a conductive region provided with a conductive region penetrating a substrate and penetrating a semiconductor substrate in which electrodes are integrated on one main surface side of the substrate.
ディスクリート半導体の半導体装置(半導体チップ)は、入力端子と出力端子にそれぞれ接続する電極がそれぞれチップの両主面(表面と裏面)に設けられているものが多いが、両電極がチップの一主面に設けられ、面実装が可能なタイプも知られている。 Many discrete semiconductor devices (semiconductor chips) are provided with electrodes connected to input terminals and output terminals on both main surfaces (front and back surfaces) of the chip respectively. A type that is provided on a surface and can be surface-mounted is also known.
図9を参照し、従来の面実装が可能なタイプの半導体装置について、MOSFETを例に説明する。図9(A)が平面図、図9(B)が図9(A)のc−c線断面図である。 With reference to FIG. 9, a conventional semiconductor device of a surface mountable type will be described taking MOSFET as an example. 9A is a plan view, and FIG. 9B is a cross-sectional view taken along the line cc of FIG. 9A.
n+型の半導体基板110の上にn−型半導体層111を設け、p型不純物層112を設ける。p型不純物層112表面からn−型半導体層111まで到達するトレンチ115を形成し、トレンチ115の内壁をゲート絶縁膜116で被膜し、トレンチ115内にゲート電極117を埋設して多数のMOSFETセルを設ける。トレンチ115に隣接したp型不純物層112表面にはn+型のソース領域114が形成される。トレンチ115上は層間絶縁膜118で覆われている。
An n−
ソース電極120は、各セルのソース領域114と接続して設けられる。ゲートパッド電極121aは、メタルゲート配線121とポリシリコンゲート配線125によってゲート電極117に接続する。ドレイン電極122は、チップの一端側領域のn+型領域123上に設けられる。また、n+型領域123の表面からn−型半導体層111を貫通してn+型半導体基板110に達する導電領域119が設けられ、導電領域119はドレイン電極122とコンタクトする。
The
ゲートパッド電極121a、ソース電極120、ドレイン電極122上には、外部接続端子となる半田バンプ126が設けられる(例えば特許文献1参照。)。
上記のように導電領域119を設ける場合、導電領域119が配置される領域は所定の領域に限定される。
When the
MOSFETに逆バイアスが印加されると、MOSFETセルの配置領域(動作領域)127からチップの端部に向かって空乏層が広がる。耐圧特性を考慮すると、導電領域119は空乏層の形成領域を避けて配置することが望ましい。
When a reverse bias is applied to the MOSFET, a depletion layer spreads from the MOSFET cell arrangement region (operation region) 127 toward the end of the chip. Considering the withstand voltage characteristics, it is desirable that the
チップの周辺には空乏層の広がりを終端させる高濃度不純物の終端領域(n+型領域)123が配置される。そこで導電領域119は、終端領域123の内部に配置する。すなわち導電領域119の位置は、動作領域127の外側に設けられた終端領域123内に限られ、また、動作領域127の占有面積への影響も考慮して、チップの一端側に集約されている。現在ではチップサイズの小型化が進み、その中でいかに動作領域を確保するかが重要な課題である。
A high concentration impurity termination region (n + type region) 123 that terminates the spread of the depletion layer is disposed around the chip. Therefore, the
終端領域123は、動作領域127から広がる空乏層の広がりを終端できる程度で、尚且つその内部に導電領域119が配置可能な幅があれば十分である。また、導電領域119は低抵抗の金属層で構成することにより、その抵抗値を大幅に低減できる。つまり導電領域119の面積を小さくすることにより終端領域123の幅も狭めることができ、終端領域123を縮小すればその分大きな面積の動作領域127を確保できる。
It is sufficient that the
しかし図9の如く終端領域123にドレイン電極122(バンプ電極)が配置される構成では、終端領域123および導電領域119を縮小したところで、確保できる動作領域127の面積の拡大、あるいはチップサイズの縮小には限界がある。
However, in the configuration in which the drain electrode 122 (bump electrode) is disposed in the
本発明はかかる課題に鑑みてなされ、第1に、半導体基板と、該半導体基板に設けられたディスクリート半導体の動作領域と、該動作領域の外周の少なくとも前記半導体基板のコーナー部に設けられ、前記半導体基板を貫通する金属層を有する導電領域と、を具備することにより解決するものである。 The present invention has been made in view of such a problem. First, the semiconductor substrate, the operating region of the discrete semiconductor provided on the semiconductor substrate, and at least the corner of the semiconductor substrate on the outer periphery of the operating region, And a conductive region having a metal layer penetrating the semiconductor substrate.
本発明に依れば、第1に、終端領域を必要以上に大きくすることなく、所望の耐圧特性を維持し、終端領域内部に導電領域を配置することができる。一般にチップは矩形であり、終端領域のコーナー部は所定の曲率を有するパターンで形成される。本実施形態では、コーナー部を有効活用して、空乏層の広がりを抑制するための終端領域内に導電領域を設ける。 According to the present invention, first, it is possible to maintain a desired withstand voltage characteristic and to dispose a conductive region inside the termination region without enlarging the termination region more than necessary. In general, the chip is rectangular, and the corner portion of the termination region is formed with a pattern having a predetermined curvature. In the present embodiment, a conductive region is provided in the termination region for effectively using the corner portion to suppress the spread of the depletion layer.
これにより、チップ上の面積を有効活用し、所望の耐圧特性を維持しつつ動作領域を大きく確保することができ、トランジスタセルの並列接続の増加により半導体装置の抵抗成分を低減できる。あるいは、チップサイズをシュリンクすることで、コスト低減が実現する。 As a result, the area on the chip can be effectively utilized, a large operation region can be secured while maintaining a desired breakdown voltage characteristic, and the resistance component of the semiconductor device can be reduced by increasing the parallel connection of transistor cells. Alternatively, the cost can be reduced by shrinking the chip size.
第2に、導電領域は貫通孔および金属層で構成され低抵抗であるので、終端領域コーナー部の小さい無効領域に設ける場合でも導電領域の抵抗の増大を回避できる。 Second, since the conductive region is composed of a through hole and a metal layer and has low resistance, an increase in resistance of the conductive region can be avoided even when the conductive region is provided in a small ineffective region at the end region corner.
第3に、導電領域をチップの4つのコーナー部に配置することで、高濃度の半導体基板から離れたチップの一主面側に全ての電極を設ける構造の半導体装置であっても、基板と接続する電極に引き上げる電流を偏らせることなく、4方向から均一に分配することが可能となる。 Third, even if the semiconductor device has a structure in which all the electrodes are provided on one main surface side of the chip away from the high-concentration semiconductor substrate by disposing the conductive regions at the four corners of the chip, It is possible to uniformly distribute the current from four directions without biasing the current pulled up to the electrodes to be connected.
第4に、チップ上の面積の有効活用できるパターンを維持したまま、外部接続電極を任意の面積およびパターン(または配置)で設けることができる。すなわち、本実施形態では、チップ(半導体基板)の一主面側に設ける動作領域の第1電極層、導電領域の第2電極、ゲート電極などの各種電極層を、配線層によってバンプ電極などの外部接続電極と接続する構成を採用する。 Fourthly, the external connection electrodes can be provided in an arbitrary area and pattern (or arrangement) while maintaining a pattern that can effectively use the area on the chip. That is, in the present embodiment, various electrode layers such as a first electrode layer in an operation region, a second electrode in a conductive region, and a gate electrode provided on one main surface side of a chip (semiconductor substrate) are arranged such as a bump electrode by a wiring layer. A configuration for connecting to an external connection electrode is adopted.
コーナー部の無効領域に設ける導電領域の面積(一主面における平面パターンの面積)が小さいため、チップを実装する際、ワイヤボンドやバンプ電極等の外部接続電極との接続において困難が予想される。しかし、本実施形態では、動作領域、導電領域、ゲート電極などの各種電極層と多層構造で接続する配線層を設け、これと外部接続電極を接続する。これにより、チップ上の面積の有効活用できるパターンを維持したまま、外部接続電極を任意の面積およびパターン(または配置)で設けることができる。 Since the area of the conductive region provided in the ineffective region of the corner portion (the area of the planar pattern on one main surface) is small, it is expected that it will be difficult to connect to external connection electrodes such as wire bonds and bump electrodes when mounting the chip. . However, in this embodiment, a wiring layer connected to various electrode layers such as an operation region, a conductive region, and a gate electrode in a multilayer structure is provided, and this is connected to the external connection electrode. Accordingly, the external connection electrodes can be provided in an arbitrary area and pattern (or arrangement) while maintaining a pattern that can effectively use the area on the chip.
すなわち、チップ面積の有効活用による高性能化あるいは低コスト化と、実装性の向上を兼ね備えることができる。 That is, it is possible to combine high performance or low cost by effective use of the chip area and improvement of mountability.
本発明の実施の形態を図1から図8を参照して詳細に説明する。 Embodiments of the present invention will be described in detail with reference to FIGS.
本発明の半導体装置は、半導体基板と、動作領域と、導電領域とから構成され、動作領域には、ディスクリート半導体の素子が形成される。 The semiconductor device of the present invention includes a semiconductor substrate, an operation region, and a conductive region, and discrete semiconductor elements are formed in the operation region.
ここで、本実施形態のディスクリート半導体素子とは個別若しくは単機能あるいはこれらの複合素子の総称とする。一例として、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)、接合型FETに代表される電界効果型トランジスタ(FET)、バイポーラトランジスタ、ダイオード、サイリスタなどである。さらに本実施形態のディスクリート半導体には、例えばMOSFETとSBD(Schottky Barrier Diode)などの異なるディスクリート半導体の動作領域を、同一基板(チップ)に集積化した複合素子も含むものとする。 Here, the discrete semiconductor element of the present embodiment is an individual name, a single function, or a generic name of these composite elements. Examples include a metal oxide semiconductor field effect transistor (MOSFET), an insulated gate bipolar transistor (IGBT), a field effect transistor (FET) typified by a junction type FET, a bipolar transistor, a diode, and a thyristor. Furthermore, the discrete semiconductor according to the present embodiment includes a composite element in which different discrete semiconductor operation regions such as MOSFET and SBD (Schottky Barrier Diode) are integrated on the same substrate (chip).
まず、図1から図3を参照し、本発明の第1の実施形態について説明する。尚、動作領域には上記の如くどのような素子が設けられてもよいが、一例としてMOSFETの場合について説明する。 First, a first embodiment of the present invention will be described with reference to FIGS. Note that any element may be provided in the operation region as described above, but a case of a MOSFET will be described as an example.
図1は、本実施形態のMOSFET100を示す図である。MOSFET100は、多層(ここでは2層)の電極構造を有する。図1(A)は半導体チップを構成する半導体基板10と1層目の電極(電極層)を示す平面概略図である。また、図1(B)は2層目の電極(配線層)と外部接続電極を説明する平面概略図である。
FIG. 1 is a diagram illustrating a
図1(A)の如く、半導体基板(半導体チップ)10の第1主面Sf1側のほぼ中央に、所望の不純物を拡散するなどして多数のMOSFETのセルが配置された動作領域20(二点鎖線)を設ける。 As shown in FIG. 1A, an operation region 20 (two) in which a large number of MOSFET cells are arranged, for example, by diffusing a desired impurity in the center of the semiconductor substrate (semiconductor chip) 10 on the first main surface Sf1 side. A dotted line is provided.
半導体基板10は矩形であり、4つのコーナー部にはそれぞれ導電領域30を配置する。導電領域30は半導体基板10の第1主面Sf1から第2主面(ここでは不図示)まで達し、すなわち半導体基板10を貫通して設けられる。導電領域30は、半導体基板10の第1主面Sf1から第2主面に達する貫通孔31を設け、少なくとも貫通孔31の内壁を金属層32で被覆した構造である。
The
動作領域20上にはこれとコンタクトするソース電極層17、および導電領域30とコンタクトするドレイン電極層18を設ける。また、動作領域20外に、MOSFETのゲート電極と接続するゲート電極層19を設ける。
A
また、図1(B)を参照して、既述の如くソース電極S、ドレイン電極Dおよびゲート電極Gは、それぞれ多層構造である。図1(B)では1層目の電極を一点鎖線で示し、2層目の電極を実線で示した。すなわち、ソース電極Sは、1層目のソース電極層17と2層目のソース配線層27からなる。ドレイン電極Dは、1層目のドレイン電極層18と2層目のドレイン配線層28からなる。ゲート電極Gは、1層目のゲート電極層19と2層目のゲート配線層29とからなる。
Referring to FIG. 1B, as described above, the source electrode S, the drain electrode D, and the gate electrode G each have a multilayer structure. In FIG. 1B, the first layer electrode is indicated by a one-dot chain line, and the second layer electrode is indicated by a solid line. That is, the source electrode S includes a first
また、ソース配線層27およびドレイン配線層28、ゲート配線層29上には、それぞれ丸印の如く外部接続電極となるソースバンプ電極37、ドレインバンプ電極38、ゲートバンプ電極39を設ける。各バンプ電極37、38、39の直径は例えば約250μmである。
On the
尚、図1では計4個のバンプ電極37、38、39を示しているが、その数および配置は図示したものに限らない。
1 shows a total of four
図2は、図1(A)のa−a線断面図である。 FIG. 2 is a cross-sectional view taken along the line aa in FIG.
半導体基板10は、n+型シリコン半導体基板1上にn−型半導体層(例えばn−型エピタキシャル層)2を設けた構成である。第1主面Sf1となるn−型半導体層2表面にはp型の不純物領域であるチャネル層4を設けられ、チャネル層4下方の半導体基板10はドレイン領域3となる。
The
トレンチ7は、チャネル層4を貫通してn−型半導体層2まで到達させる。トレンチ7は、一般的には第1主面Sf1の平面パターンにおいて格子状またはストライプ状にパターニングする。
The
トレンチ7の内壁にはゲート酸化膜11を設ける。ゲート酸化膜11の膜厚は、MOSFETの駆動電圧に応じて数百Å程度とする。また、トレンチ7内部には導電材料を埋設してゲート電極13を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばn型不純物が導入されている。
A
ソース領域15は、トレンチ7に隣接したチャネル層4表面にn型不純物を注入したn+型不純物領域である。また、隣接するソース領域15間のチャネル層4表面には、p+型不純物の拡散領域であるボディ領域14を設け、基板の電位を安定化させる。これにより隣接するトレンチ7で囲まれた部分がMOSトランジスタの1つのセルとなり、これが多数個集まってMOSFETの動作領域20を構成している。
The
セルの配置領域の外周には、高濃度のp型不純物領域21が設けられる。p型不純物領域21は、動作領域20に逆方向バイアスを印加した場合に、チャネル層4からn−型半導体層2に広がる空乏層の端部の曲率を緩和する、いわゆるガードリング領域である。本実施形態では便宜上、ガードリング領域21までのセルの配置領域を動作領域20として説明する(図1の二点鎖線)。
A high-concentration p-
ゲート電極13は層間絶縁膜16で被覆される。ソース電極層17はアルミニウム(Al)等をスパッタして所望の形状にパターンニングした金属電極である。ソース電極層17は動作領域20上を覆って半導体基板10の第1主面Sf1側に設けられ、層間絶縁膜16間のコンタクトホールを介してソース領域15およびボディ領域14と接続する。
The
ゲート電極13は、連結部13cにより基板上に引き出され、半導体基板の周囲を取り巻くゲート電極層19まで延在される。ここでの図示は省略するが、ゲート電極層19は、例えばチップコーナー部に設けられた保護ダイオード(不図示)まで延在されこの一端と接続する(図1(A)参照)。保護ダイオードの他端はソース電極層17と接続する。
The
半導体基板10の第2主面Sf2側には、ドレイン裏面電極18rが設けられる。
On the second main surface Sf2 side of the
半導体基板10の端部には、第1主面S1から第2主面S2に達する導電領域30を設ける。導電領域30は、図1(A)(B)の如く、矩形の半導体基板10の各コーナー部に配置される。
A
導電領域30は、半導体基板10を貫通する貫通孔31を設け、この内部に金属層(例えば銅)32を埋設してなる。導電領域30は、第2主面S2においてはドレイン裏面電極18rとコンタクトし、動作領域20と電気的に接続する。また第1主面Sf1においても外部接続電極(ドレインバンプ電極38)と接続するためのドレイン電極層18及びドレイン配線層28が設けられ、導電領域30はドレイン電極層18とコンタクトする。
The
ソース電極層17からMOSFET100のチャネルを介して半導体基板10に流れこんだ電流は、低抵抗のドレイン裏面電極18rまたはその近傍を経路とし、導電領域30を介してドレイン電極層18に達する。導電領域30の金属層32は少なくとも貫通孔31の内壁を被覆すればよいが、図2の如く内部を金属層32で形成することにより、導電領域30の抵抗を低減できる。
The current flowing from the
導電領域30は、半導体基板10のコーナー部の2辺に沿うように(図1参照)配置され、導電領域30端部から半導体基板10の端部Eまでの距離W1は、例えば50μmである。また導電領域30の幅W2は、例えば40μmである。
The
また半導体基板10の最外周には終端領域22が配置され、導電領域30は終端領域22内に設けられる。MOSFETに逆方向バイアスを印加した際には、既述の如くn−型半導体層2に空乏層d(図1(A)の点線参照)が広がる。空乏層dは、終端領域22内(ドレイン電極18)の下方で終端する。より詳細には、図2に示す終端領域22とn−型半導体層2との接合面Jより半導体基板10の端部E側で終端する。
A
このように終端領域22は、動作領域20の外周に広がる空乏層dを終端させる領域であり、高濃度のn型不純物を拡散した、いわゆるアニュラー領域である。
Thus, the
すなわち、導電領域30は、空乏層dをチップ端部Eに到達させないために終端領域22と半導体基板10との接合面Jより例えば5μm〜10μm外側で半導体基板10の端部Eより内側に設けられる。また終端領域22は半導体基板10の第1主面Sf1に設けられた拡散領域であるので、導電領域30はこれを貫通して第2主面Sf2に達する。
That is, the
耐圧特性を考慮すると、導電領域30は、逆方向バイアス印加時に空乏層dが広がる領域(図1(A)参照)を避けて配置することが望ましい。そこで、空乏層dの広がりを終端させる終端領域22を設け、この内側に導電領域30を配置する。
In consideration of the withstand voltage characteristics, it is desirable that the
ところで、従来構造においては、図9の如く、動作領域外にドレイン(バンプ)電極を配置する構造では、高濃度不純物領域123も本来の機能として必要な面積以上に大きく確保されており、動作領域の面積の拡大化にも限界があった。
In the conventional structure, as shown in FIG. 9, in the structure in which the drain (bump) electrode is arranged outside the operation region, the high-
そこで本実施形態では、電極構造を多層とし、終端領域22の無効領域に導電領域30を配置し、動作領域の活用面積を拡大することとした。
Therefore, in this embodiment, the electrode structure is multilayered, the
一般に半導体基板10(半導体チップ)の形状は矩形であるが、例えば第1主面Sf1の平面パターンにおいて、動作領域20の外周に設けられるp型不純物領域21、および終端領域22は、コーナー部において所定の曲率を有するパターンで形成される。
In general, the shape of the semiconductor substrate 10 (semiconductor chip) is rectangular. For example, in the planar pattern of the first main surface Sf1, the p-
半導体基板10の辺(チップ辺)に沿って設けられる終端領域22の幅W3’とコーナー部での曲率は、半導体装置の特性に応じて設計される。終端領域22は半導体基板10の端部Eまで設けられるので、コーナー部における終端領域の幅W3は、半導体基板10の辺に沿った終端領域22の幅W3’より広くなり、その増分は、半導体装置の特性に影響を及ぼさない無効領域となる。
The width W3 'of the
そこで、本実施形態ではこの無効領域を含むコーナー部に導電領域30を設け、チップ上の面積の有効活用を図る。つまり、第1主面Sf1における導電領域30の平面パターンは、半導体基板10のコーナー部に沿うような形状とし、具体的には、例えばコーナー部の2つの辺で形成される三角形と相似あるいはほぼ相似な三角形状のパターンで形成する。そして導電領域30の2つの辺を、半導体基板10のコーナー部の2辺に沿うように配置する(図1参照)。
Therefore, in the present embodiment, the
半導体基板10の辺に沿って設けられる終端領域22は、終端領域22として空乏層広がりを抑制するのに必要かつ十分な幅W3’を確保すればよい。
The
本実施形態では、動作領域20に接続する電極を2層構造とし、無効領域となる半導体基板10のコーナー部の終端領域22に、導電領域30を設けることとした。これにより、同じチップサイズであれば、動作領域20の拡大によりトランジスタセルの並列接続を増加させることができ、MOSFETの抵抗成分を低減できる。あるいは、チップサイズをシュリンクすることで、コスト低減が実現する。
In the present embodiment, the electrode connected to the
無効領域を含むコーナー部は比較的小さい領域である。しかし導電領域30は、貫通孔31に金属層32を形成した構成であるので、これ自身の抵抗値が低く、導電領域30の幅W2が小さくても(例えば40μm)、抵抗の増大を回避できる。
The corner portion including the invalid area is a relatively small area. However, since the
また、導電領域30を半導体基板10のコーナー部に配置することで、半導体基板10を流れる電流を第1主面Sf1側のドレイン電極18に引き上げる電流経路が半導体基板(半導体チップ)10の周辺に均等に配置される。従って、均一動作性を向上させることができる。
Further, by arranging the
次に図3を参照して、本実施形態の電極構造について説明する。 Next, the electrode structure of the present embodiment will be described with reference to FIG.
本実施形態では、半導体基板10の第1主面Sf1側に設ける1層目のソース電極層17、ドレイン電極層18、ゲート電極層19を、それぞれ配線層によって外部接続電極と接続する多層構造を採用するとよい。
In the present embodiment, a multilayer structure in which the first
図3は図1(B)のb−b線断面図である。動作領域20の構成は図2と同様であるので説明は省略する。
FIG. 3 is a cross-sectional view taken along the line bb of FIG. Since the configuration of the
ソース電極層17は、動作領域20のソース領域15とコンタクトし、ドレイン電極層18は、導電領域30とコンタクトし、導電領域30を介して動作領域20と接続する。
The
1層目となるソース電極層17、ドレイン電極層18およびゲート電極層19上には所望のパターンで窒化膜23が設けられ、2層目となるソース配線層27、ドレイン配線層28、および不図示のゲート配線層を所望のパターンに形成する。
A
例えば、図3において、ソース電極層17上にソース配線層27が配置される領域aでは、これらの間の窒化膜23は開口される。またソース電極層17およびゲート電極層19上にドレイン配線層28が配置される領域bでは、これらの間は窒化膜23により絶縁される。更にドレイン電極層18上にドレイン配線層28が配置される領域cでは、これらの間の窒化膜は開口される。
For example, in FIG. 3, in the region a where the
更に、これらの上に絶縁膜(窒化膜)23を設けて所定の領域を開口し、UBM(Under Bump Metal)24を設ける。UBM24は、例えば無電解メッキにより下層からニッケル(Ni:厚さ2.4μm)、金(Au:厚さ500Å)をこの順で積層した金属層である。また窒化膜23上には、UBM24が露出するソルダーレジスト25を設け、UBM24を下地電極とするスクリーン印刷によりソースバンプ電極37を設ける。ソースバンプ電極37の直径は約250μmである。尚、図3においては説明の都合上ソースバンプ電極37は動作領域20端部に配置した場合を示すが、実際には動作領域20に均一にソース電位が印加されるよう配置される。
Further, an insulating film (nitride film) 23 is provided on these to open a predetermined region, and an UBM (Under Bump Metal) 24 is provided. The
ドレイン配線層28上にも、ソースバンプ電極37と同様にドレインバンプ電極38を設ける。また、ここでの図示は省略するが、ゲート電極層19は一部の領域で、領域aおよび領域bの如く、窒化膜23の開口部を介して2層目となるゲート配線層とコンタクトし、更にソースバンプ電極37と同様に設けたゲートバンプ電極39とコンタクトする(図1(B)参照)。尚、ここでは外部接続電極としてバンプ電極を例に説明したが、ボンディングワイヤ等であってもよい。
Similarly to the
半導体基板10のコーナー部の無効領域を利用して設ける導電領域30の面積(第1主面Sf1における平面パターンの面積)が比較的小さいため、実装する際に、ボンディングワイヤやバンプ電極等の外部接続電極との接続が困難である。しかし、本実施形態では、ソース電極層17、ゲート電極層19、ドレイン電極層18と多層構造で接続するソース配線層27、ゲート配線層29、ドレイン配線層28を設け、これと外部接続電極(各バンプ電極)と接続する。これにより、ドレイン電極D(ドレイン配線層28)の下方にMOSFETのセルを配置することができ、半導体基板10上の面積の有効活用できるパターンを維持したまま、外部接続電極を任意の面積およびパターン(または配置)で設けることができる。
Since the area of the conductive region 30 (using the ineffective region at the corner portion of the semiconductor substrate 10) (the area of the planar pattern on the first main surface Sf1) is relatively small, when mounting, the outside of bonding wires, bump electrodes, etc. Connection with the connection electrode is difficult. However, in this embodiment, a
このように本実施形態では、半導体基板10を流れる電流(例えばドレイン電流)を引き出すための電流経路となる導電領域30を、無効領域が広く残されるチップコーナー部に配置する。これにより、終端領域面積をさほど増加させることなく、半導体基板10を流れる電流の経路を確保することができる。これにより、チップ面積の有効活用を図ることができる。
As described above, in the present embodiment, the
更に、電極構造を多層構造とすることで、例えばMOSFETの場合では、ドレイン電極D(ドレイン配線層28)の下方にもMOSFETのセルを配置することができる。すなわち、第1主面Sf1側にドレイン電極Dを配置する構成であっても、チップ面積を有効に活用できる。 Furthermore, by making the electrode structure a multi-layer structure, for example, in the case of a MOSFET, a MOSFET cell can be arranged below the drain electrode D (drain wiring layer 28). That is, even if the drain electrode D is arranged on the first main surface Sf1 side, the chip area can be effectively utilized.
すなわち、チップ面積の有効活用による高性能化あるいは低コスト化と、実装性の向上を兼ね備えることができる。 That is, it is possible to combine high performance or low cost by effective use of the chip area and improvement of mountability.
尚、各配線層を設けず、ソース電極層17、ドレイン電極層18およびゲート電極層19に対して所望のパターン設計を行い、そのまま各バンプ電極と接続する単層電極構造とすることも可能である。その場合は、図2の如きパターンにおいて、ドレイン電極層18をバンプが形成できる程度に広く確保する。従って、この場合にはドレイン電極層18の下方にMOSFETのセルは配置されないが、工程数の削減やコストの低減を図ることができる。
It is also possible to design a desired pattern for the
次に、図4から図6を参照し、本発明の他の実施形態について説明する。他の実施形態は、導電領域30の第1主面Sf1における平面パターンが、第1の実施形態と異なる場合である。つまり動作領域20およびこれと接続する各電極、配線層、バンプ電極の構成は第1の実施形態と同様であるので、説明及び図示を省略し、以下図1(A)と同様の平面概略図を用いて説明する。
Next, another embodiment of the present invention will be described with reference to FIGS. The other embodiment is a case where the planar pattern on the first main surface Sf1 of the
図4には第2の実施形態を示す。 FIG. 4 shows a second embodiment.
第2の実施形態は、導電領域30を、各コーナー部に設ける他の形態である。図4(A)は、導電領域30を4つのコーナー部のそれぞれにL字形状に形成し、導電領域30の2辺をコーナー部の2辺に沿うように配置する。
The second embodiment is another form in which the
また図4(B)は、導電領域30を2つの辺と弧状部からなるパターンで形成した場合である。導電領域30の2つの辺を、半導体基板10のコーナー部の2辺に沿うように配置し、導電領域30の弧状部は、終端領域22のコーナー部の形状に沿うような曲率で形成する。
FIG. 4B shows a case where the
更に図4(C)は、導電領域30の動作領域20側および半導体基板10の端部E側のいずれも所定の曲率を有するように形成した場合である。
Further, FIG. 4C shows a case where the
図5には第3の実施形態を示す。 FIG. 5 shows a third embodiment.
第3の実施形態は、導電領域30を、コーナー部以外の領域にも配置する場合である。図5(A)は、動作領域20の外周で、終端領域22の全体に渡って不連続の導電領域30を配置する。この場合各コーナー部では図4(A)の如くL字形状のパターンとする。あるいは、各コーナー部は第1の実施形態、または第2の実施形態の図4(B)(C)のパターンでもよい。
The third embodiment is a case where the
また図5(B)は、終端領域22の全体に渡って連続した導電領域30を設ける。図5(B)では矩形状に形成した場合を示したが、それぞれのコーナー部は、第1の実施形態、または第2の実施形態の図4(B)(C)であってもよい。
In FIG. 5B, a
図6は、第4の実施形態を示す。 FIG. 6 shows a fourth embodiment.
第4の実施形態は、それぞれのコーナー部に円柱状の導電領域30を設ける場合である。図6(A)は、各コーナー部の終端領域22内に、それぞれ1つ設ける場合であり、図6(B)〜図6(D)は各コーナー部に複数の円柱状の導電領域30を設ける場合であり、図6(C)(D)は、複数の円柱状の導電領域30を第2の実施形態と同様のパターンになるように配置した場合である。また、図6(E)は、円柱状の導電領域30を終端領域22の全体に渡って配置した場合である。
In the fourth embodiment, a cylindrical
尚、図4から図6の導電領域30のパターンは一例に過ぎず、少なくともコーナー部の終端領域22の内側に配置されるパターンで有ればよい。
The pattern of the
また、本実施形態では外部接続電極となるソースバンプ電極37、ドレインバンプ電極38は、いずれも第1主面Sf1側に設けるので、第2主面Sf2側に金属層による裏面ドレイン電極18rを設けなくても良いが、図2の如く裏面ドレイン電極18rを設ける構成であれば、抵抗をより低減できる。
In the present embodiment, since the
以上、本実施形態では、動作領域20にMOSFETが形成される場合を例に説明したが、これに限らず、IGBT(Insulated Gate Bipolar Transistor)、バイポーラトランジスタ、SBDやpn接合ダイオードなどのディスクリートの半導体装置であってもよい。また、SBDとMOSFETなど、それぞれの異なる素子が配置された複数の動作領域を同一チップ(半導体基板)に集積化した半導体装置であっても、同様に実施できる。これらの素子でも、終端領域が設けられるので、この内側で少なくとも半導体基板10のコーナー部に導電領域30を配置する。
As described above, in the present embodiment, the case where a MOSFET is formed in the
次に、図7から図8を参照して、上記の半導体装置の製造方法について説明する。 Next, with reference to FIGS. 7 to 8, a method for manufacturing the semiconductor device will be described.
まず、図7(A)の如く、n+型シリコン半導体基板1に、n−型半導体層2を積層した半導体基板10を準備する。トータルの膜厚T1は数百μm(例えば600μm)程度である。半導体基板10の第1主面Sf1側には既知の方法により所望の不純物拡散領域を形成するなどして動作領域20を形成する。
First, as shown in FIG. 7A, a
動作領域20についてここでの図示は省略するが、図2を参照して動作領域20にMOSFETが形成される場合を例に説明する。n−型半導体層2は、例えばエピタキシャル層であり、不純物濃度は、例えば2E16cm−3程度の低濃度層である。マスクによって所望の領域に、p型不純物(例えばボロン)をイオン注入(ドーズ量:5.0E14cm−2、加速エネルギー50KeV)および拡散してp+型不純物領域(ガードリング領域)21を形成する。その後、半導体基板10の外周部分にリンを高濃度に注入・拡散して、n型の終端領域(アニュラー領域)22を形成する。そして、表面に酸化膜(不図示)を形成した後、チャネル層の形成領域の酸化膜をエッチングして基板10表面を露出する。この酸化膜をマスクとして全面に例えばドーズ量5.0E15cm−2、加速エネルギー50KeV程度でボロン等を注入した後、熱処理により拡散してp型のチャネル層4を形成する。
Although the illustration of the
全面にCVD法によりNSG(Non−doped Silicate Glass)のCVD酸化膜(不図示)を生成し、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかける。CVD酸化膜をドライエッチングして部分的に除去し、n−型半導体層2が露出したトレンチ開口部を形成する。
A CVD oxide film (not shown) of NSG (Non-Doped Silicate Glass) is formed on the entire surface, and a mask made of a resist film is applied except for a portion serving as a trench opening. The CVD oxide film is partially removed by dry etching to form a trench opening in which the n −
更に、レジスト膜除去後CVD酸化膜をマスクとしてトレンチ開口部のシリコン半導体基板をCF系およびHBr系ガスによりドライエッチングし、トレンチ7を形成する。トレンチ7深さはチャネル層4を貫通する深さに形成する。
Further, after removing the resist film, the
ダミー酸化をしてトレンチ7内壁とチャネル層4表面にダミー酸化膜(不図示)を形成し、ドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜をフッ酸などの酸化膜エッチャントにより除去する。
Dummy oxidation is performed to form a dummy oxide film (not shown) on the inner wall of the
これにより安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ7開口部に丸みをつけ、トレンチ7開口部での電界集中を避ける効果もある。その後、駆動電圧に応じた所定の厚みのゲート酸化膜11を形成する。
Thereby, a stable gate oxide film can be formed. In addition, the thermal oxidation at a high temperature has an effect of rounding the opening of the
全面にノンドープのポリシリコン層を堆積し、例えばリン(P)を高濃度に注入・拡散して高導電率化を図る。全面に堆積したポリシリコン層をマスクなしでドライエッチして、トレンチ7に埋設したゲート電極13を形成する。尚、不純物がドープされたポリシリコンを全面に堆積後、エッチバックしてトレンチ7にゲート電極13を埋設してもよい。
A non-doped polysilicon layer is deposited on the entire surface, and, for example, phosphorus (P) is implanted and diffused at a high concentration to increase the conductivity. The polysilicon layer deposited on the entire surface is dry etched without a mask to form the
レジスト膜によるマスクによりボディ領域の形成領域に選択的にボロン(B)等のp型不純物を注入エネルギー50KeV、ドーズ量1E15cm−2台程度でイオン注入し、レジスト膜を除去する。更に、新たなレジスト膜でソース領域の形成領域およびゲート電極13を露出する様にマスクして、ヒ素(As)等のn型不純物を注入エネルギー140KeV、ドーズ量5E15cm−2程度でイオン注入する。尚、p型不純物とn型不純物の注入の工程を入れ変えても良い。
A p-type impurity such as boron (B) is selectively ion-implanted into the body region formation region with an implantation energy of 50 KeV and a dose amount of about 1E15 cm −2 by a mask made of a resist film, and the resist film is removed. Further, the source region formation region and the
その後、全面に、層間絶縁膜となるBPSG(Boron Phosphorus Silicate Glass)などの絶縁膜をCVD法により堆積する。この成膜時の熱処理(1000℃未満、30分程度)により、トレンチ7に隣接するチャネル層4表面にソース領域15を形成し、同時に、ソース領域15間に位置するボディ領域14を形成する。
Thereafter, an insulating film such as BPSG (Boron Phosphorus Silicate Glass) serving as an interlayer insulating film is deposited on the entire surface by a CVD method. By this heat treatment at the time of film formation (less than 1000 ° C., about 30 minutes), the
尚、チャネル層4形成以前に終端領域22を形成せず、ソース領域15のn型不純物注入と同時にチップ外周部分にn型不純物をイオン注入し、ソース領域15の拡散処理と同時にこれを拡散して、終端領域22を形成してもよい。
Note that the
レジスト膜をマスクにして絶縁膜をエッチングし、少なくともゲート電極13上に層間絶縁膜16を残すと共に、ソース領域15およびボディ領域14が露出したコンタクトホールCHを形成する。これにより、終端領域22も半導体基板10表面に露出する。
The insulating film is etched using the resist film as a mask to leave the
その後、チタン系の材料によるバリアメタル層(不図示)を形成し、全面に例えばアルミニウム合金を3μm程度の膜厚にスパッタし、1層目となるソース電極層17、ドレイン電極層18、およびゲート電極層(不図示)など所定の形状にパターニングする。 After that, a barrier metal layer (not shown) made of a titanium-based material is formed, and an aluminum alloy, for example, is sputtered to a thickness of about 3 μm on the entire surface. Patterning into a predetermined shape such as an electrode layer (not shown).
更に、窒化膜等の絶縁膜23を形成し、所望の領域を開口して、その上に2層目となる金属層をスパッタ等により形成する。これを所望の形状にパターンニングし、ソース配線層27、ドレイン配線層28、ゲート配線層(不図示)を形成する。
Further, an insulating
電極構造を多層構造とすることにより、ドレイン配線層28をMOSFETのセル上にも延在できる。これにより動作面積を狭めることなく、チップ面積に対して大きい外部接続電極(バンプ電極)を形成することができる。
By making the electrode structure a multi-layer structure, the
更に全面に窒化膜等の絶縁膜23を形成し、絶縁膜23の所望の位置に、外部接続電極とのコンタクトホールとなる開口部(UMBを形成するための開口部)を形成する。
Further, an insulating
次に、図7(B)の如く、バックグラインドにより半導体基板10の第2主面Sf2側から所望の厚みT2(例えば100μm〜300μm)になるまで、n+型シリコン半導体基板1を研削する。
Next, as shown in FIG. 7B, the n + -type
その後、導電領域を形成する。すなわち、図8(A)の如く、半導体基板10を、接着材50を介して支持基板51の上面に貼着する。支持基板51は、薄い半導体基板10を機械的に支持可能な厚さを有し、例えばガラス、プラスチック、金属等から成る。また、半導体基板10の第2主面Sf2は、レジスト(厚み:例えば20μm程度)等から成るマスク40により被覆される。そして、貫通孔が形成される予定の領域のマスク40が部分的に除去されて開口部42が設けられている。
Thereafter, a conductive region is formed. That is, as shown in FIG. 8A, the
図8(B)を参照して、マスク40を介してドライエッチングを行うことにより、n+型シリコン半導体基板1、n−型半導体層2、終端領域22を貫通する貫通孔31を形成する。貫通孔31は、半導体基板10と終端領域22の接合面Jより外側で半導体基板10の端部Eより内側に設けられる。半導体基板10の端部Eから終端領域22端部までの幅W1は、例えば50μmであり、貫通孔31の幅W2は例えば40μmである。
Referring to FIG. 8B, by performing dry etching through
図8(C)を参照して、貫通孔31の内部および半導体基板10の第2主面Sf2に金属膜を形成して、導電領域30およびドレイン裏面電極18rを形成する。先ず、貫通孔31の内壁と裏面全面にバリアメタル層を形成する。このバリアメタル層は、例えば、チタン(Ti)層、チタンタングステン(TiW)層、チタンナイトライド(TiN)層、もしくはタンタルナイトライド(TaN)層等の金属層から成り、スパッタ等により形成される。次に、厚みが数百nm程度のCuから成るシード層(図示せず)を貫通孔31の内壁(上記したバリアメタル層の内壁)および半導体基板10の裏面の全域に形成する。このシード層の形成は、スパッタが好ましい。次に、このシード層を電極として用いる電解メッキを行う。すなわち、メッキ液につけた電極と、ウエハ上に形成したシード層(ドレイン裏面電極側)に針を立て、電圧を印加する。これにより、貫通孔31の内壁および半導体基板10の裏面に、厚みが数μm程度のCuから成る金属膜を形成する。
Referring to FIG. 8C, a metal film is formed in the through
このようにして導電領域30が形成され、ドレイン裏面電極18rが形成される。ドレイン裏面電極18rは、導電領域30を介して第1主面Sf1側に設けたドレイン電極18と電気的に接続する。
In this way, the
上記工程が終了した後は、半導体基板10を支持基板51から剥離する。
After the above process is completed, the
その後、図3の如く、開口部にUBM24を形成する。UBM24は、例えば無電解メッキにより下層からニッケル(Ni:厚さ2.4μm)、金(Au:厚さ500Å)をこの順で積層した金属層である。また絶縁膜23上には、UBM24が露出するソルダーレジスト25を設け、UBM24を下地電極とするスクリーン印刷によりソースバンプ電極37、ドレインバンプ電極38、ゲートバンプ電極(不図示)を形成し、最終構造を得る。
Thereafter, as shown in FIG. 3, the
1 n+型シリコン半導体基板
2 n−型半導体層
4 チャネル層
7 トレンチ
10 半導体基板(半導体チップ)
11 ゲート絶縁膜
13 ゲート電極
13c 連結部
14 ボディ領域
15 ソース領域
16 層間絶縁膜
17 ソース電極層
18 ドレイン電極層
18r ドレイン裏面電極
19 ゲート電極層
20 動作領域
22 終端領域
23 絶縁膜(窒化膜)
24 UBM
25 ソルダーレジスト
27 ソース配線層
28 ドレイン配線層
30 導電領域
31 貫通孔
32 金属層
37 ソースバンプ電極
38 ドレインバンプ電極
39 ゲートバンプ電極
40 マスク
42 開口部
50 接着材
51 支持基板
110 半導体基板
111 n−型半導体層
112 p型不純物層
113 ボディー領域
114 ソース領域
115 トレンチ
116 ゲート絶縁膜
117 ゲート電極
118 層間絶縁膜
120 ソース電極
121a ゲートパッド電極
121 メタルゲート配線
125 ポリシリコンゲート配線
122 ドレイン電極
123 n+型領域
126 半田バンプ
1 n + type silicon semiconductor substrate 2 n−
DESCRIPTION OF
24 UBM
25 Solder resist 27
Claims (10)
該半導体基板に設けられたディスクリート半導体の動作領域と、
該動作領域の外周の少なくとも前記半導体基板のコーナー部に設けられ、前記半導体基板を貫通する金属層を有する導電領域と、
を具備することを特徴とする半導体装置。 A semiconductor substrate;
An operating area of a discrete semiconductor provided on the semiconductor substrate;
A conductive region provided at least in a corner portion of the semiconductor substrate on the outer periphery of the operation region, and having a metal layer penetrating the semiconductor substrate;
A semiconductor device comprising:
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