JP2008191995A - Ic card - Google Patents

Ic card Download PDF

Info

Publication number
JP2008191995A
JP2008191995A JP2007027118A JP2007027118A JP2008191995A JP 2008191995 A JP2008191995 A JP 2008191995A JP 2007027118 A JP2007027118 A JP 2007027118A JP 2007027118 A JP2007027118 A JP 2007027118A JP 2008191995 A JP2008191995 A JP 2008191995A
Authority
JP
Japan
Prior art keywords
chip
wiring pattern
card
resin layer
crack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007027118A
Other languages
Japanese (ja)
Inventor
Takeshi Otsuki
健 大月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007027118A priority Critical patent/JP2008191995A/en
Publication of JP2008191995A publication Critical patent/JP2008191995A/en
Pending legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide an IC card capable of electrically detecting the cracks of an IC chip and preventing the occurrence of future breakdown of the IC chip. <P>SOLUTION: An IC chip 4 is formed in a circuit forming layer 6, with a resin layer 8 being laminated. In a surface 8a, separated from the circuit forming layer 6 of the resin layer 8, a circuit pattern 10 is formed. When a crack that does not reach the circuit forming layer 6, is produced from the surface 8a side of the resin layer 8, since the possibility is high that this crack will reach the circuit forming layer 6 in the future, the fracture of the circuit pattern 10 due to the crack is detected, and the breakdown of the IC chip 4 is prevented from occurring. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、ICチップをカード本体に実装したICカードに関する。   The present invention relates to an IC card having an IC chip mounted on a card body.

従来、カード本体に実装されるICチップとして、ICチップのミラー面および側面をエッチング処理することで、ダイシングの際にICチップに生じたチッピングを除去し、ICチップの曲げ強度を大きくしたICチップが知られている(例えば、特許文献1参照。)。一般に、ICカードは、携帯して使用するため、このようにチッピングを処理してICチップの曲げ強度を大きくすることは、外部応力によるカードの耐久性を高める上で有効である。   Conventionally, as an IC chip to be mounted on a card body, an IC chip in which a mirror surface and a side surface of an IC chip are etched to remove chipping generated in the IC chip during dicing, and the bending strength of the IC chip is increased. Is known (for example, see Patent Document 1). Generally, since an IC card is carried and used, it is effective to increase the durability of the card due to external stress to increase the bending strength of the IC chip by processing the chipping in this way.

しかし、このように製造工程において発生したICチップ表面の傷(クラック)は、上述したエッチング処理では完全に除去することはできない。このため、製造工程におけるICチップ表面の傷が将来的に大きくなってICチップの破壊原因となる可能性がある。
特開2000−99678号公報
However, scratches (cracks) on the surface of the IC chip thus generated in the manufacturing process cannot be completely removed by the etching process described above. For this reason, scratches on the surface of the IC chip in the manufacturing process may become large in the future and cause destruction of the IC chip.
JP 2000-99678 A

この発明の目的は、ICチップのクラックを電気的に検出できICチップの将来的な破壊を未然に防止できるICカードを提供することにある。   An object of the present invention is to provide an IC card that can electrically detect cracks in an IC chip and prevent future destruction of the IC chip.

上記目的を達成するため、本発明のICカードは、少なくとも表面に回路パターンを形成した回路形成層と、この回路形成層の表面に積層された樹脂層と、を有するICチップと、このICチップを実装したカード本体と、を有し、上記樹脂層は、上記回路形成層に達しないクラックにより破断する配線パターンを有する。   In order to achieve the above object, an IC card according to the present invention includes an IC chip having at least a circuit forming layer having a circuit pattern formed on the surface thereof, and a resin layer laminated on the surface of the circuit forming layer, and the IC chip. And the resin layer has a wiring pattern that is broken by a crack that does not reach the circuit forming layer.

上記発明によると、ICチップの樹脂層に形成した配線パターンの破断を電気的に検出することで、回路形成層に達していない将来的にチップの破壊につながる可能性の高いクラックを検出することができ、将来的なICチップの破壊を未然に防ぐことができ、より信頼性の高いICチップを実装したICカードを提供できる。   According to the above invention, by detecting the breakage of the wiring pattern formed in the resin layer of the IC chip, it is possible to detect a crack that has not reached the circuit formation layer and is likely to lead to the destruction of the chip in the future. Therefore, it is possible to prevent future destruction of the IC chip and to provide an IC card on which a more reliable IC chip is mounted.

この発明のICカードは、上記のような構成および作用を有しているので、ICチップのクラックを電気的に検出できICチップの将来的な破壊を未然に防止できる。   Since the IC card of the present invention has the configuration and operation as described above, it is possible to electrically detect cracks in the IC chip and prevent future destruction of the IC chip.

以下、図面を参照しながらこの発明の実施の形態について詳細に説明する。
図1には、この発明の実施の形態に係る無線ICカード1(以下、単にICカード1と称する)の等価回路を示してある。ICカード1は、図示しないリーダライタとの間で無線通信するためのアンテナコイル2、およびICチップ4を有する。ICチップ4は、アンテナコイル2を備えたカード本体に対して実装される。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 shows an equivalent circuit of a wireless IC card 1 (hereinafter simply referred to as an IC card 1) according to an embodiment of the present invention. The IC card 1 includes an antenna coil 2 and an IC chip 4 for wireless communication with a reader / writer (not shown). The IC chip 4 is mounted on the card body provided with the antenna coil 2.

このICカード1は、リーダライタの図示しないアンテナを介して供給される磁力線をアンテナコイル2を介して受信して電力に変換し、この電力によってICチップ4の後述するCPUを動作させ、残りの電力でリーダライタにレスポンスを返す。このように、このICカード1は、非接触によりリーダライタとの間でデータ通信を行なう。   This IC card 1 receives magnetic force lines supplied via an antenna (not shown) of the reader / writer via an antenna coil 2 and converts it into electric power, and this electric power operates a CPU (to be described later) of the IC chip 4 to perform the remaining operation. A response is returned to the reader / writer with power. Thus, the IC card 1 performs data communication with the reader / writer in a non-contact manner.

図2には、ICチップ4の断面概略図を示してある。ICチップ4は、少なくとも表面6aに回路パターン(後述する)を形成した回路形成層6と、この表面6a上に積層した樹脂層8と、を有する。樹脂層8は、シリコンにより形成され、回路形成層表面6aの回路パターンを保護するとともにチップの強度を確保する目的で積層されている。また、樹脂層8は、製品としてのICカード1の厚さの規格に合わせてその厚さが決められるため、ICチップ4の厚さを所望する厚さに調節するために削られる。なお、ここでは、回路形成層6の構造については、詳細な説明を省略する。   FIG. 2 is a schematic cross-sectional view of the IC chip 4. The IC chip 4 includes a circuit forming layer 6 having a circuit pattern (described later) formed on at least the surface 6a, and a resin layer 8 laminated on the surface 6a. The resin layer 8 is formed of silicon and is laminated for the purpose of protecting the circuit pattern on the surface 6a of the circuit forming layer and ensuring the strength of the chip. Further, since the thickness of the resin layer 8 is determined in accordance with the standard of the thickness of the IC card 1 as a product, the resin layer 8 is cut to adjust the thickness of the IC chip 4 to a desired thickness. Here, the detailed description of the structure of the circuit forming layer 6 is omitted.

ICチップ4の製造工程において、回路形成層6にクラック7(割れ)を生じた場合、回路パターンが断線したりCPUなどの電子部品が故障したりして、このICチップ4は動作不能となる。しかし、回路形成層6に達しない大きさで上述した樹脂層8の表面8a側からクラック9を生じた場合、このICチップ4は動作可能である。このため、従来は、ICチップ4の樹脂層8側にクラック9があっても、検査工程で動作不能を検出しない限りそのまま使用していた。   In the manufacturing process of the IC chip 4, when a crack 7 (break) occurs in the circuit forming layer 6, the circuit pattern is disconnected or an electronic component such as a CPU breaks down, and the IC chip 4 becomes inoperable. . However, when the crack 9 is generated from the surface 8a side of the resin layer 8 with a size that does not reach the circuit forming layer 6, the IC chip 4 can operate. For this reason, conventionally, even if there is a crack 9 on the resin layer 8 side of the IC chip 4, it is used as it is unless an inoperability is detected in the inspection process.

しかし、樹脂層8側に生じたクラック9は、将来的に回路形成層6に達する可能性があり、このようなクラック9を生じたままのICチップ4を実装したICカード1を出荷してしまうと、このICカード1は将来的に動作不能になる可能性が高い。つまり、このように、見かけ上、ICチップ4の動作に影響の無い樹脂層8側のクラック9であっても、経時的にICチップ4の破壊につながる可能性が高いため、製品の信頼性を確保する上では、このまま見過ごすわけにはいかない。   However, the crack 9 generated on the resin layer 8 side may reach the circuit forming layer 6 in the future, and the IC card 1 mounted with the IC chip 4 on which such a crack 9 has been generated is shipped. If this happens, the IC card 1 is likely to become inoperable in the future. In other words, in this way, even if the crack 9 on the resin layer 8 side that does not affect the operation of the IC chip 4 is apparently likely to be destroyed over time, the reliability of the product is high. It is not possible to overlook this situation.

このため、本実施の形態では、図3に示すように、ICチップ4の樹脂層8の回路形成層6から離間した表面8aに、連続した1本の線からなる細かい配線パターン10を形成し、この配線パターン10が破断していることを後述する検出回路で電気的に検出することで、上述した樹脂層8側のクラック9を検出するようにした。言い換えると、表面8aにクラック9を生じた場合に破断する位置および形状で配線パターン10を樹脂層8の表面8aに形成してある。そして、クラック9を検出したICチップ4は、そのまま出荷することなく破棄するようにした。   For this reason, in this embodiment, as shown in FIG. 3, a fine wiring pattern 10 composed of a single continuous line is formed on the surface 8a of the resin layer 8 of the IC chip 4 spaced from the circuit forming layer 6. The above-described crack 9 on the resin layer 8 side is detected by electrically detecting that the wiring pattern 10 is broken by a detection circuit described later. In other words, the wiring pattern 10 is formed on the surface 8a of the resin layer 8 in a position and shape that breaks when a crack 9 occurs on the surface 8a. The IC chip 4 that has detected the crack 9 is discarded without being shipped as it is.

なお、本実施の形態の配線パターン10は、例えば、銀ペーストを表面8aに印刷して形成され、クラック9を生じ易い方向と交差する方向に長く、隣り合う線分の間隔をできるだけ狭く、且つ表面8aの略全面をカバーする領域にジグザグに形成されている。クラック9の方向が予め予想できる場合には、このクラック9により配線パターン10が確実に切れる方向、すなわちクラック9を横切る方向に配線パターン10を延設する。また、配線パターン10の両端は、ICチップ4の隣接する2つの角部で終わっており、それぞれ、接続端子11a、11bが設けられている。   The wiring pattern 10 of the present embodiment is formed by, for example, printing silver paste on the surface 8a, is long in the direction intersecting with the direction in which the crack 9 is likely to occur, the interval between adjacent line segments is as narrow as possible, and It is formed in a zigzag manner in a region covering substantially the entire surface 8a. When the direction of the crack 9 can be predicted in advance, the wiring pattern 10 is extended in a direction in which the wiring pattern 10 is surely cut by the crack 9, that is, in a direction crossing the crack 9. Further, both ends of the wiring pattern 10 end at two adjacent corners of the IC chip 4, and connection terminals 11a and 11b are provided, respectively.

図4に示すように、ICチップ4の回路形成層6の裏面6b側の4角には、4つの接続端子12a、12b、13a、13bが設けられている。そのうち2つの接続端子12a、12bには、上述したアンテナコイル2の両端が接続される。なお、残り2つの接続端子13a、13bは、ICチップ4の厚さ方向に関して、上述した配線パターン10の2つの接続端子11a、11bにそれぞれ対向する位置関係で設けられている。   As shown in FIG. 4, four connection terminals 12 a, 12 b, 13 a, and 13 b are provided at the four corners on the back surface 6 b side of the circuit forming layer 6 of the IC chip 4. Two ends of the antenna coil 2 described above are connected to the two connection terminals 12a and 12b. The remaining two connection terminals 13 a and 13 b are provided in a positional relationship facing the two connection terminals 11 a and 11 b of the wiring pattern 10 described above in the thickness direction of the IC chip 4.

つまり、例えば、図5(a)に示すように、上述したICチップ4をフリップチップによりカード本体側の基板に実装した場合、基板にパターニングされたアンテナコイル2の両端がICチップ4の裏面にある2つの接続端子12a、12bに接続され、残り2つの接続端子13a、13bが、基板の独立した配線14a、14bにそれぞれ接続されるようになっている。   That is, for example, as shown in FIG. 5A, when the above-described IC chip 4 is mounted on a card body side substrate by flip chip, both ends of the antenna coil 2 patterned on the substrate are on the back surface of the IC chip 4. Connected to two connection terminals 12a and 12b, and the remaining two connection terminals 13a and 13b are respectively connected to independent wirings 14a and 14b on the substrate.

図5(b)には、ICチップ4を基板側から見た平面概略図を示してある。これによると、ICチップ4のアンテナコイル2を接続しない2つの接続端子13a、13bは、それぞれ、独立して基板にパターニングされた2本の細長い配線14a、14bに接続されている。また、これら2本の配線14a、14bには、ICチップ4の樹脂層8の表面8aに形成された配線パターン10の接続端子11a、11bが、それぞれ、ワイヤ15a、15bを介して接続されている(図5a)。   FIG. 5B shows a schematic plan view of the IC chip 4 viewed from the substrate side. According to this, the two connection terminals 13a and 13b to which the antenna coil 2 of the IC chip 4 is not connected are respectively connected to two elongated wires 14a and 14b that are independently patterned on the substrate. Further, the connection terminals 11a and 11b of the wiring pattern 10 formed on the surface 8a of the resin layer 8 of the IC chip 4 are connected to the two wirings 14a and 14b via wires 15a and 15b, respectively. (FIG. 5a).

図6には、上述した配線パターン10の破断を検出するための等価回路(検出回路)を示してある。上述したように、ICチップ4の接続端子13a、ワイヤ15a、配線パターン10の接続端子11a、配線パターン10、接続端子11b、ワイヤ15b、および接続端子13bを繋げた閉回路には、アンテナコイル2を介して電力供給される電力源21が接続されている。また、閉回路には、一端をグランドに接続した抵抗22が接続されている。このため、ICチップ4に動作電力が供給されると、抵抗22に電流が流れてその両端に電圧が生じる。   FIG. 6 shows an equivalent circuit (detection circuit) for detecting the breakage of the wiring pattern 10 described above. As described above, the antenna coil 2 is included in the closed circuit connecting the connection terminal 13a of the IC chip 4, the wire 15a, the connection terminal 11a of the wiring pattern 10, the wiring pattern 10, the connection terminal 11b, the wire 15b, and the connection terminal 13b. A power source 21 to which power is supplied via is connected. In addition, a resistor 22 having one end connected to the ground is connected to the closed circuit. For this reason, when operating power is supplied to the IC chip 4, a current flows through the resistor 22 and a voltage is generated at both ends thereof.

つまり、ICチップ表面8aの配線パターン10が破断していない状態では、上述した閉回路を通して抵抗22に電流が流れるため、このときの抵抗両端の電圧を入力ポート23を介して検出することで、CPU20は、ICチップ表面8aにクラック9が無いことを検出できる。一方、配線パターン10が破断している場合、抵抗22に電流が流れないため、CPU20は、抵抗両端に電圧が無いことをもって、ICチップ表面8aにクラック9が生じていることを検出できる。   That is, in a state where the wiring pattern 10 on the IC chip surface 8a is not broken, a current flows through the resistor 22 through the above-described closed circuit. By detecting the voltage across the resistor at this time via the input port 23, The CPU 20 can detect that there are no cracks 9 on the IC chip surface 8a. On the other hand, when the wiring pattern 10 is broken, since no current flows through the resistor 22, the CPU 20 can detect that the crack 9 is generated on the IC chip surface 8a when there is no voltage across the resistor.

図7には、上記ICチップ4を実装したICカード1の検査工程を説明するためのフローチャートを示してある。この検査工程では、図示しない検査装置のリーダライタのアンテナに上述したICチップ4を実装したICカード1を翳して検査する。   FIG. 7 shows a flowchart for explaining the inspection process of the IC card 1 on which the IC chip 4 is mounted. In this inspection process, the IC card 1 on which the above-described IC chip 4 is mounted is inspected on the reader / writer antenna of an inspection device (not shown).

ICカード1が検査装置のアンテナに翳されると、このアンテナから発生されている磁力線をICカード1のアンテナコイル2が遮り、ICカード1に動作電力が供給されてICカード1が活性化される(ステップ1)。このとき、ICチップ4のCPU20は、抵抗22の両端に電圧が生じているか否かを検出し(ステップ2)、ICチップ表面8aにクラック9が生じているか否かを検出する。   When the IC card 1 is trapped by the antenna of the inspection apparatus, the antenna coil 2 of the IC card 1 blocks the magnetic field lines generated from the antenna, and operating power is supplied to the IC card 1 to activate the IC card 1. (Step 1). At this time, the CPU 20 of the IC chip 4 detects whether or not a voltage is generated at both ends of the resistor 22 (step 2), and detects whether or not the crack 9 is generated on the IC chip surface 8a.

ステップ2の処理で、CPU20が電圧有りを検出して(ステップ2;YES)表面8a側にクラック9が生じていないことを検出した場合、CPU20は、リーダライタからのポーリングコマンドに応じて(ステップ3;YES)通常の応答処理を実行し、当該ICカード1を正常動作させる(ステップ4)。このとき、ICカード1から正常な返信を受けたリーダライタは、当該ICカード1が正常に動作する正常なカードであることを判断し、検査装置のオペレータに対して図示しない表示部を介して通知する。   When the CPU 20 detects the presence of voltage in the processing of step 2 (step 2; YES) and detects that no crack 9 is generated on the surface 8a side, the CPU 20 responds to a polling command from the reader / writer (step 3; YES) Normal response processing is executed, and the IC card 1 is normally operated (step 4). At this time, the reader / writer that has received a normal reply from the IC card 1 determines that the IC card 1 is a normal card that operates normally, and notifies the operator of the inspection apparatus via a display unit (not shown). Notice.

一方、ステップ2で電圧無しを検出すると(ステップ2;NO)、CPU20は、当該ICチップ4の表面8aにクラック9が生じていることを検出する(ステップ5)。この後、CPU20は、リーダライタからの初期コマンドを待って(ステップ6;YES)、検査装置のリーダライタへクラック9有りを通知する(ステップ7)。   On the other hand, when no voltage is detected in step 2 (step 2; NO), the CPU 20 detects that a crack 9 is generated on the surface 8a of the IC chip 4 (step 5). Thereafter, the CPU 20 waits for an initial command from the reader / writer (step 6; YES), and notifies the reader / writer of the inspection apparatus that there is a crack 9 (step 7).

これにより、検査装置は、当該ICカードのICチップ4が将来的に破壊される可能性があることを判断し、当該ICカード1を破棄すべきであることを表示部を介してオペレータに通知する。   Accordingly, the inspection apparatus determines that the IC chip 4 of the IC card may be destroyed in the future, and notifies the operator that the IC card 1 should be discarded via the display unit. To do.

以上のように、本実施の形態によると、ICチップ4の回路形成層6から離間した表面8aに配線パターン10を形成し、表面8aのクラック9による配線パターン10の破断をICチップ4のCPU20を介して検出するようにしたため、将来的に回路形成層6まで達する可能性の高いクラック9を早期に発見でき、当該ICチップ4を実装したICカード1の信頼性を高めることができる。   As described above, according to the present embodiment, the wiring pattern 10 is formed on the surface 8a spaced from the circuit forming layer 6 of the IC chip 4, and the breakage of the wiring pattern 10 due to the crack 9 on the surface 8a is detected by the CPU 20 of the IC chip 4. Therefore, the crack 9 that is likely to reach the circuit formation layer 6 in the future can be found at an early stage, and the reliability of the IC card 1 on which the IC chip 4 is mounted can be improved.

なお、上述した実施の形態では、ICカード1の検査工程でクラック9を検出する場合について説明したが、ICカード1を出荷した後、通常の使用時において、データ処理装置のリーダライタとの間でデータ通信をした際にクラック9の有無を検出するようにしても良く、ICチップ4が破壊される可能性が高いICカード1を早期に発見して交換などのサービスを提供できる。   In the above-described embodiment, the case where the crack 9 is detected in the inspection process of the IC card 1 has been described. However, after the IC card 1 is shipped, the IC card 1 can be connected with the reader / writer of the data processing device during normal use. Thus, the presence or absence of the crack 9 may be detected when data communication is performed, and the IC card 1 with a high possibility of destruction of the IC chip 4 can be found at an early stage and services such as replacement can be provided.

また、上述した実施の形態では、リーダライタとの間で無線通信するためのアンテナコイル2を備えた無線ICカード1に本発明を適用した場合について説明したが、本実施の形態の発明は、アンテナコイル2を持たない接触式のICカードに適用することもできる。   In the above-described embodiment, the case where the present invention is applied to the wireless IC card 1 including the antenna coil 2 for performing wireless communication with the reader / writer has been described. It can also be applied to a contact type IC card that does not have the antenna coil 2.

さらに、上述した実施の形態では、ICカード1の検査時および使用時においてICチップ4のクラック9を検出して破棄或いは交換を促す例について説明したが、クラック9を生じたときにこのICチップ4を実装したICカード1を動作不能とするようにしても良い。   Further, in the above-described embodiment, the example in which the crack 9 of the IC chip 4 is detected and prompted to be discarded or replaced at the time of inspection and use of the IC card 1 has been described. The IC card 1 mounted with 4 may be disabled.

図8には、この発明の他の実施の形態を説明するための図を示してある。以下の説明では、上述した実施の形態と同様に機能する構成要素に同一符号を付してその詳細な説明を省略する。また、ここでは、ICチップ4の回路形成層6から離間した樹脂層8の表面8aにクラック9を生じた際に、当該ICチップ4を実装したICカード1を動作不能にする方法を説明する。   FIG. 8 is a diagram for explaining another embodiment of the present invention. In the following description, the same reference numerals are given to components that function in the same manner as the above-described embodiment, and detailed description thereof is omitted. Here, a method for disabling the IC card 1 on which the IC chip 4 is mounted when a crack 9 is generated on the surface 8a of the resin layer 8 spaced from the circuit forming layer 6 of the IC chip 4 will be described. .

図8(a)にはアンテナコイル31を形成した基板にICチップ30を実装した状態の側面概略図を示してあり、図8(b)には図8(a)の構造を基板側から見た裏面側概略図を示してある。   FIG. 8A shows a schematic side view of the IC chip 30 mounted on the substrate on which the antenna coil 31 is formed, and FIG. 8B shows the structure of FIG. 8A viewed from the substrate side. A schematic diagram of the back side is shown.

この例では、ICチップ30の表面8aに形成した配線パターン10の接続端子11a、11bをアンテナコイル31の途中に接続した。つまり、本実施の形態では、配線パターン10をアンテナコイル31の途中に配線した。これにより、配線パターン10が破断した場合に、アンテナコイル31も破断することになり、クラック9を生じたと同時に当該ICチップ30を実装したICカード1が動作不能となる。   In this example, the connection terminals 11 a and 11 b of the wiring pattern 10 formed on the surface 8 a of the IC chip 30 are connected in the middle of the antenna coil 31. That is, in the present embodiment, the wiring pattern 10 is wired in the middle of the antenna coil 31. As a result, when the wiring pattern 10 is broken, the antenna coil 31 is also broken. At the same time as the crack 9 is generated, the IC card 1 mounted with the IC chip 30 becomes inoperable.

この実施の形態のICカード1においても、上述した実施の形態と同様に、将来的にICチップ30の破壊につながる可能性の高いクラック9を電気的に検出でき、検出と同時に当該ICチップ30を実装したICカード1を動作不能とすることができ、ICチップ30の将来的な破壊を未然に防止できる。   Also in the IC card 1 of this embodiment, the crack 9 that is likely to lead to destruction of the IC chip 30 in the future can be electrically detected as in the above-described embodiment, and the IC chip 30 is simultaneously detected. The IC card 1 mounted with can be made inoperable, and future destruction of the IC chip 30 can be prevented in advance.

なお、この発明は、上述した実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上述した実施の形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、上述した実施の形態に示される全構成要素から幾つかの構成要素を削除しても良い。更に、異なる実施の形態に亘る構成要素を適宜組み合わせても良い。   Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. Various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the above-described embodiments. For example, you may delete some components from all the components shown by embodiment mentioned above. Furthermore, you may combine the component covering different embodiment suitably.

例えば、上述した実施の形態では、図3に示す配線パターン10をICチップ4の樹脂層8の表面8aに形成した場合について説明したが、これに限らず、配線パターン10の形状は任意に変更可能であり、表面8aに限らず樹脂層8の内部に形成しても良い。例えば、配線パターン10を回路形成層6との境界近くに形成すると、樹脂層8の表面8a側から生じたクラック9が回路形成層6に達する直前に配線パターン10が破断されることになり、クラック9の検出タイミングを実際にICチップが破壊されるタイミングに近づけることができる。言い換えると、配線パターン10を形成する境界(回路形成層6の表面6a)からの距離を変えることで、クラック9の検出タイミングを任意のタイミングに変更できる。   For example, in the above-described embodiment, the case where the wiring pattern 10 shown in FIG. 3 is formed on the surface 8a of the resin layer 8 of the IC chip 4 has been described. However, the shape is not limited to this, and the shape of the wiring pattern 10 is arbitrarily changed. It is possible, and it may be formed not only on the surface 8a but also inside the resin layer 8. For example, when the wiring pattern 10 is formed near the boundary with the circuit forming layer 6, the wiring pattern 10 is broken immediately before the crack 9 generated from the surface 8 a side of the resin layer 8 reaches the circuit forming layer 6. The detection timing of the crack 9 can be brought close to the timing at which the IC chip is actually destroyed. In other words, the detection timing of the crack 9 can be changed to any timing by changing the distance from the boundary (surface 6a of the circuit forming layer 6) where the wiring pattern 10 is formed.

また、配線パターン10を樹脂層8の表面8aから後退した位置、すなわち樹脂層8の内部に形成することで、ICチップ4の厚さを調節するため樹脂層8を削る場合に配線パターン10を削ってしまうことを防止できる。   Further, by forming the wiring pattern 10 at a position retracted from the surface 8 a of the resin layer 8, that is, inside the resin layer 8, the wiring pattern 10 is formed when the resin layer 8 is scraped to adjust the thickness of the IC chip 4. It is possible to prevent scraping.

また、上述した実施の形態では、ICチップ4、30の樹脂層8の表面8a(或いは内部)の略全体をカバーする領域に配線パターン10を形成した場合について説明したが、樹脂層8をその面方向に複数の領域に分割して少なくとも1つの領域に配線パターンを形成するようにしても良い。   In the above-described embodiment, the case where the wiring pattern 10 is formed in a region covering substantially the entire surface 8a (or inside) of the resin layer 8 of the IC chips 4 and 30 has been described. A wiring pattern may be formed in at least one region by dividing into a plurality of regions in the plane direction.

例えば、ICチップの製造工程においてクラック9を生じ易い領域やクラック9を生じた場合に重大な欠陥につながる領域にだけ配線パターンを形成しても良い。この場合、配線パターンを形成する銀ペーストを少なくでき、その分、製造コストを低減できる。また、配線パターンをアンテナコイルの途中に配線する場合には、このように小さな領域にだけ配線パターンを形成することで、アンテナコイルの特性に対する影響を小さくできる。   For example, the wiring pattern may be formed only in a region where the crack 9 is likely to occur in the manufacturing process of the IC chip or a region that leads to a serious defect when the crack 9 occurs. In this case, the silver paste for forming the wiring pattern can be reduced, and the manufacturing cost can be reduced accordingly. In addition, when the wiring pattern is wired in the middle of the antenna coil, the influence on the characteristics of the antenna coil can be reduced by forming the wiring pattern only in such a small region.

また、分割した全ての領域に独立した配線パターンを形成し、各配線パターンに破断を検出するための検出回路をそれぞれ接続してクラック9を検出するようにしても良い。この場合、クラック9を生じ易い領域を統計的に判断でき、ICチップの製造装置の保守点検に役立てることができる。   Alternatively, independent wiring patterns may be formed in all the divided areas, and a detection circuit for detecting breakage may be connected to each wiring pattern to detect the crack 9. In this case, an area where the crack 9 is likely to be generated can be statistically determined, which can be used for maintenance and inspection of the IC chip manufacturing apparatus.

さらに、上述した実施の形態では、ICチップ4、30をカード本体の基板に実装する際に、フリップチップにより実装した場合について説明したが、ワイヤボンディングによってICチップを実装するICカードに本発明を適用することもできる。   Further, in the above-described embodiment, the case where the IC chips 4 and 30 are mounted on the substrate of the card body by the flip chip has been described. However, the present invention is applied to an IC card on which the IC chip is mounted by wire bonding. It can also be applied.

この発明の実施の形態に係るICカードの等価回路を示す図。The figure which shows the equivalent circuit of the IC card which concerns on embodiment of this invention. 図1のICカードに実装されるICチップのクラックについて説明するための断面概略図。Sectional schematic for demonstrating the crack of the IC chip mounted in the IC card of FIG. 図1のICカードに実装されるICチップの配線パターンを示す外観斜視図。FIG. 2 is an external perspective view showing a wiring pattern of an IC chip mounted on the IC card of FIG. 1. ICチップの裏面側の接続端子を示す背面概略図。The back surface schematic diagram which shows the connection terminal of the back surface side of IC chip. ICチップの接続状態を説明するための図。The figure for demonstrating the connection state of IC chip. クラックの検出回路を説明するための配線図。The wiring diagram for demonstrating the detection circuit of a crack. クラックを検出する方法について説明するためのフローチャート。The flowchart for demonstrating the method to detect a crack. この発明の他の実施の形態に係るICチップの接続状態を示す図。The figure which shows the connection state of the IC chip which concerns on other embodiment of this invention.

符号の説明Explanation of symbols

1…ICカード、2…アンテナコイル、4、30…ICチップ、6…回路形成層、6a…表面、8…樹脂層、8a…表面、9…クラック、10…配線パターン、11a、11b…接続端子、14a、14b…配線、15a、15b…ワイヤ、20…CPU、22…抵抗。   DESCRIPTION OF SYMBOLS 1 ... IC card, 2 ... Antenna coil, 4, 30 ... IC chip, 6 ... Circuit formation layer, 6a ... Surface, 8 ... Resin layer, 8a ... Surface, 9 ... Crack, 10 ... Wiring pattern, 11a, 11b ... Connection Terminals, 14a, 14b ... wiring, 15a, 15b ... wire, 20 ... CPU, 22 ... resistance.

Claims (10)

少なくとも表面に回路パターンを形成した回路形成層と、この回路形成層の表面に積層された樹脂層と、を有するICチップと、
このICチップを実装したカード本体と、を有し、
上記樹脂層は、上記回路形成層に達しないクラックにより破断する配線パターンを有することを特徴とするICカード。
An IC chip having at least a circuit forming layer having a circuit pattern formed on the surface, and a resin layer laminated on the surface of the circuit forming layer;
A card body on which the IC chip is mounted,
The IC card, wherein the resin layer has a wiring pattern that is broken by a crack that does not reach the circuit forming layer.
上記配線パターンは、上記樹脂層の上記回路形成層から離間した表面に形成されていることを特徴とする請求項1に記載のICカード。   2. The IC card according to claim 1, wherein the wiring pattern is formed on a surface of the resin layer that is separated from the circuit forming layer. 上記配線パターンは、上記樹脂層の内部に形成されていることを特徴とする請求項1に記載のICカード。   The IC card according to claim 1, wherein the wiring pattern is formed inside the resin layer. 上記ICチップは、上記配線パターンが破断していることを電気的に検出するためのCPUを備えていることを特徴とする請求項1に記載のICカード。   2. The IC card according to claim 1, wherein the IC chip includes a CPU for electrically detecting that the wiring pattern is broken. 上記CPUは、ICカードのリーダライタとの間でデータ処理をする際に、上記配線パターンが破断していることを検出したとき、当該ICチップが破損していることを上記リーダライタに通知することを特徴とする請求項4に記載のICカード。   When the CPU detects that the wiring pattern is broken during data processing with the reader / writer of the IC card, the CPU notifies the reader / writer that the IC chip is damaged. The IC card according to claim 4. 上記ICチップは、上記配線パターンが破断していることを電気的に検出するための検出回路を有することを特徴とする請求項1に記載のICカード。   2. The IC card according to claim 1, wherein the IC chip has a detection circuit for electrically detecting that the wiring pattern is broken. 上記カード本体は、リーダライタとの間で無線通信するためのアンテナコイルを有し、
上記ICチップの配線パターンが上記アンテナコイルの一部を構成していることを特徴とする請求項1に記載のICカード。
The card body has an antenna coil for wireless communication with a reader / writer,
2. The IC card according to claim 1, wherein a wiring pattern of the IC chip constitutes a part of the antenna coil.
上記配線パターンは、上記樹脂層の略全体をカバーする領域に形成されていることを特徴とする請求項1に記載のICカード。   2. The IC card according to claim 1, wherein the wiring pattern is formed in a region covering substantially the entire resin layer. 上記配線パターンは、上記樹脂層をその面方向に分割した複数の領域のうち少なくとも1つの領域に形成されていることを特徴とする請求項1に記載のICカード。   2. The IC card according to claim 1, wherein the wiring pattern is formed in at least one region among a plurality of regions obtained by dividing the resin layer in the surface direction. 上記配線パターンは、複数の独立した配線パターンを含むことを特徴とする請求項1または請求項9に記載のICカード。   The IC card according to claim 1, wherein the wiring pattern includes a plurality of independent wiring patterns.
JP2007027118A 2007-02-06 2007-02-06 Ic card Pending JP2008191995A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007027118A JP2008191995A (en) 2007-02-06 2007-02-06 Ic card

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007027118A JP2008191995A (en) 2007-02-06 2007-02-06 Ic card

Publications (1)

Publication Number Publication Date
JP2008191995A true JP2008191995A (en) 2008-08-21

Family

ID=39752029

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007027118A Pending JP2008191995A (en) 2007-02-06 2007-02-06 Ic card

Country Status (1)

Country Link
JP (1) JP2008191995A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108496087A (en) * 2016-10-28 2018-09-04 华为技术有限公司 Device equipped with crack detection circuit and detecting system

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108496087A (en) * 2016-10-28 2018-09-04 华为技术有限公司 Device equipped with crack detection circuit and detecting system
JP2019533164A (en) * 2016-10-28 2019-11-14 華為技術有限公司Huawei Technologies Co.,Ltd. Crack detection circuit mounting apparatus and detection system
US10996265B2 (en) 2016-10-28 2021-05-04 Huawei Technologies Co., Ltd. Apparatus equipped with crack detection circuit and detection system

Similar Documents

Publication Publication Date Title
JP4512577B2 (en) Memory card with electrostatic discharge protection
CN101150094B (en) Semiconductor crystal circle structure
TWI522931B (en) Fingerprint identification chip with enhanced esd protection
JP5076407B2 (en) Semiconductor device and manufacturing method thereof
JP6452121B2 (en) Semiconductor chip with damage detection
JP2008191995A (en) Ic card
CN107230671B (en) Semiconductor integrated circuit chip and semiconductor integrated circuit wafer
EP2028691A2 (en) Sacrificial structures for crack propagation confinement in a substrate comprising a plurality of ICs
JP2010272759A (en) Tape carrier package, individual component for tape carrier package, and method of manufacturing tape carrier package and individual component for the same
KR100630756B1 (en) Semiconductor device having improved pad structure
JP2009053970A (en) Semiconductor device
JP2006505933A (en) Integrated circuit having at least one bump
US20150262941A1 (en) Perforated electronic package and method of fabrication
JP2008270278A (en) Semiconductor manufacturing apparatus, and manufacturing method of semiconductor device
JP7185564B2 (en) Crack detection label
CN111653549A (en) Electromigration test structure
US7667330B2 (en) Semiconductor device for preventing inflow of high current from an input/output pad and a circuit for preventing inflow of high current thereof
JP4820602B2 (en) Semiconductor device
KR100968976B1 (en) Probe card
JP2008052492A (en) Noncontact data carrier and wiring board therefor
KR100727490B1 (en) Semiconductor device with visible indicator for separating bonding region and probing region, and method of fabricating the same
JP2004228479A (en) Semiconductor device and manufacturing method for the semiconductor device
KR100569711B1 (en) Semiconductor device and method for the same
JP2013168624A (en) Semiconductor device
JP2008507852A (en) Wafer with improved saw-in group