JP2008167527A - Dc-dc converter and display - Google Patents
Dc-dc converter and display Download PDFInfo
- Publication number
- JP2008167527A JP2008167527A JP2006351908A JP2006351908A JP2008167527A JP 2008167527 A JP2008167527 A JP 2008167527A JP 2006351908 A JP2006351908 A JP 2006351908A JP 2006351908 A JP2006351908 A JP 2006351908A JP 2008167527 A JP2008167527 A JP 2008167527A
- Authority
- JP
- Japan
- Prior art keywords
- charge transfer
- potential
- converter
- terminal
- protective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 48
- 230000001681 protective effect Effects 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 239000010409 thin film Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000006866 deterioration Effects 0.000 abstract description 5
- 230000005611 electricity Effects 0.000 abstract description 3
- 230000003068 static effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 230000006378 damage Effects 0.000 description 8
- 239000011521 glass Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- NUHSROFQTUXZQQ-UHFFFAOYSA-N isopentenyl diphosphate Chemical compound CC(=C)CCO[P@](O)(=O)OP(O)(O)=O NUHSROFQTUXZQQ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
Images
Landscapes
- Liquid Crystal (AREA)
- Electroluminescent Light Sources (AREA)
- Dc-Dc Converters (AREA)
Abstract
Description
本発明は、入力電位を他の電位に変換するＤＣ−ＤＣコンバータ、及びＤＣ−ＤＣコンバータを備えた表示装置に関する。 The present invention relates to a DC-DC converter that converts an input potential into another potential, and a display device including the DC-DC converter.
従来より、低温ポリシリコンＴＦＴ（Thin Film Transistor）薄膜形成プロセスにより製造されるアクティブマトリクス型液晶表示装置において、駆動信号ＩＣのコストを下げるため、液晶パネルのＴＦＴ基板上に、画素ＴＦＴのオン・オフを制御するための電源電位を生成する電源回路としてＤＣ−ＤＣコンバータが形成されていた。 Conventionally, in an active matrix type liquid crystal display device manufactured by a low-temperature polysilicon TFT (Thin Film Transistor) thin film formation process, pixel TFTs are turned on / off on a TFT substrate of a liquid crystal panel in order to reduce the cost of a drive signal IC. A DC-DC converter has been formed as a power supply circuit for generating a power supply potential for controlling the power.
このＤＣ−ＤＣコンバータは、入力電位である正の電源電位ＶＤＤを２倍昇圧した２ＶＤＤ、または−１倍昇圧した−ＶＤＤを生成する。このようなＤＣ−ＤＣコンバータを内蔵したアクティブマトリクス型液晶表示装置は特許文献１に記載されている。 This DC-DC converter generates 2VDD obtained by double boosting the positive power supply potential VDD, which is the input potential, or -VDD obtained by boosting -1 times. An active matrix liquid crystal display device incorporating such a DC-DC converter is described in Patent Document 1.
図６は、出力電位ＶＰＰ＝２ＶＤＤを生成するＤＣ−ＤＣコンバータの回路図である。
ＶＤＤの振幅（Ｈレベル＝ＶＤＤ、Ｌレベル＝ＶＳＳ＝０Ｖ）を有するクロックＣＰＣＬＫは、第１のフライングコンデンサＣ１の一方の端子に入力され、クロックＣＰＣＬＫが反転された反転クロックＸＣＰＣＬＫが第２のフライングコンデンサＣ２の一方の端子に入力される。
FIG. 6 is a circuit diagram of a DC-DC converter that generates the output potential VPP = 2VDD.
The clock CPCLK having the amplitude of VDD (H level = VDD, L level = VSS = 0V) is input to one terminal of the first flying capacitor C1, and the inverted clock XCPCLK obtained by inverting the clock CPCLK is the second flying. The signal is input to one terminal of the capacitor C2.
また、Ｎチャネル型の電荷転送トランジスタＭＮ１とＰチャネル型の電荷転送トランジスタＭＰ１が直列に接続され、それらのゲートには第２のフライングコンデンサＣ２の他方の端子が接続されている。また、Ｎチャネル型の電荷転送トランジスタＭＮ２とＰチャネル型の電荷転送トランジスタＭＰ２が直列に接続され、それらのゲートには第１のフライングコンデンサＣ１の他方の端子が接続されている。 An N-channel charge transfer transistor MN1 and a P-channel charge transfer transistor MP1 are connected in series, and the other terminal of the second flying capacitor C2 is connected to their gates. An N-channel charge transfer transistor MN2 and a P-channel charge transfer transistor MP2 are connected in series, and the other terminal of the first flying capacitor C1 is connected to their gates.
第１のフライングコンデンサＣ１は、外部接続端子Ｐ１，Ｐ２を介して取り付けられる外付けのコンデンサである。第２のフライングコンデンサＣ２は、外部接続端子Ｐ３，Ｐ４を介して取り付けられる外付けのコンデンサである。出力電位ＶＰＰと出力電流ＩＰＰの供給能力を高くするため、第１のフライングコンデンサＣ１、第２のフライングコンデンサＣ２を大容量にする必要がある。そのため、第１のフライングコンデンサＣ１、第２のフライングコンデンサＣ２はＴＦＴプロセスで形成しないで、外付けコンデンサとしている。 The first flying capacitor C1 is an external capacitor that is attached via the external connection terminals P1 and P2. The second flying capacitor C2 is an external capacitor attached via the external connection terminals P3 and P4. In order to increase the supply capability of the output potential VPP and the output current IPP, it is necessary to increase the capacity of the first flying capacitor C1 and the second flying capacitor C2. Therefore, the first flying capacitor C1 and the second flying capacitor C2 are not formed by the TFT process, but are external capacitors.
Ｎチャネル型の電荷転送トランジスタＭＮ１，ＭＮ２の共通ソースには、入力電位として電源電位ＶＤＤが印加されている。トランジスタによる電位ロスを無視すれば、定常動作状態において、Ｐチャネル型の電荷転送トランジスタＭＰ１，ＭＰ２の共通ドレイン（出力端子）から、出力電位ＶＰＰとして２ＶＤＤという正の電位及び出力電流ＩＰＰが出力される。出力端子には平滑コンデンサＣ３が接続されているが、これも外部接続端子Ｐ５を介して取り付けられる外付けのコンデンサである。
上述のように、第１のフライングコンデンサＣ１、第２のフライングコンデンサＣ２を外付けコンデンサとしているため、外部接続端子Ｐ１やＰ３から静電気によるサージなどのノイズ電圧が印加された場合に、電荷転送トランジスタＭＮ２，ＭＰ２，ＭＮ１，ＭＰ１に過大な電圧が印加されて、これらの電荷転送トランジスタ等の劣化や破壊が生じるという問題がある。 As described above, since the first flying capacitor C1 and the second flying capacitor C2 are external capacitors, when a noise voltage such as a surge due to static electricity is applied from the external connection terminals P1 and P3, the charge transfer transistor There is a problem that an excessive voltage is applied to MN2, MP2, MN1, and MP1 to cause deterioration and destruction of these charge transfer transistors and the like.
本発明のＤＣ−ＤＣコンバータは、上述した課題に鑑みてなされたものであり、直列に接続された第１及び第２の電荷転送トランジスタと、これらの第１及び第２の電荷転送トランジスタの接続点に一方の端子が接続され、他方の端子にクロックが印加されたフライングコンデンサと、を備え、前記第１の電荷転送トランジスタに入力電位が印加され、前記第２の電荷転送トランジスタから入力電位を変換した出力電位を得るＤＣ−ＤＣコンバータにおいて、前記第１及び第２の電荷転送トランジスタの接続点に接続され、前記接続点にサージなどのノイズ電圧が印加されたときに、前記接続点の電位を前記出力電位にクランプする保護クランプ回路と、前記第１及び第２の電荷転送トランジスタの接続点に接続された保護コンデンサと、を備えることを特徴とする。 The DC-DC converter according to the present invention has been made in view of the above-described problems. The first and second charge transfer transistors connected in series and the connection between the first and second charge transfer transistors. A flying capacitor having one terminal connected to the point and a clock applied to the other terminal, an input potential applied to the first charge transfer transistor, and an input potential received from the second charge transfer transistor. In a DC-DC converter for obtaining a converted output potential, the potential at the connection point is connected when a noise voltage such as a surge is applied to the connection point of the first and second charge transfer transistors. A protective clamp circuit that clamps the output potential to the output potential, and a protective capacitor connected to a connection point of the first and second charge transfer transistors. Characterized in that it obtain.
本発明のＤＣ−ＤＣコンバータによれば、サージなどのノイズ電圧が印加され場合、保護クランプ回路が作動して、ＤＣ−ＤＣコンバータを構成する電荷転送トランジスタ等の劣化や破壊を防止することができる。また、本発明のＤＣ−ＤＣコンバータによれば、保護クランプ回路に加えて保護コンデンサを備えているので、サージ等のノイズ電圧が印加され場合に、ノイズ電圧に伴う電荷が一旦保護コンデンサに蓄えられることから、電荷が瞬間的に保護クランプ回路に流入することが防止され、保護クランプ回路の損傷を防止することができる。 According to the DC-DC converter of the present invention, when a noise voltage such as a surge is applied, the protective clamp circuit operates to prevent the charge transfer transistor or the like constituting the DC-DC converter from being deteriorated or broken. . In addition, according to the DC-DC converter of the present invention, since the protection capacitor is provided in addition to the protection clamp circuit, when a noise voltage such as a surge is applied, the charge accompanying the noise voltage is temporarily stored in the protection capacitor. As a result, electric charge is prevented from flowing into the protective clamp circuit instantaneously, and damage to the protective clamp circuit can be prevented.
また、本発明の表示装置は、上記のＤＣ−ＤＣコンバータを備えることを特徴とする。 In addition, a display device of the present invention includes the above-described DC-DC converter.
本発明によれば、静電気によるサージなどのノイズ電圧が印加された場合に、保護クランプ回路の損傷を生じることなく、ＤＣ−ＤＣコンバータを構成する電荷転送トランジスタ等の劣化や破壊を防止することができる。 According to the present invention, when a noise voltage such as a surge due to static electricity is applied, it is possible to prevent deterioration or destruction of a charge transfer transistor or the like constituting a DC-DC converter without causing damage to a protective clamp circuit. it can.
［第１の実施の形態］
第１の実施の形態によるＤＣ−ＤＣコンバータの回路図を図１に示す。このＤＣ−ＤＣコンバータは、出力電位ＶＰＰ＝２ＶＤＤを生成する回路であり、低温ポリシリコンＴＦＴ薄膜形成プロセスにより液晶表示装置のガラス基板上に駆動に必要な回路機能を集積するシステム・オン・グラス（ＳＯＧ）技術により、アクティブマトリクス型液晶表示装置のガラス基板上に、画素ＴＦＴのオン・オフを制御するための電源電位を生成する電源回路として形成される。
[First Embodiment]
A circuit diagram of the DC-DC converter according to the first embodiment is shown in FIG. This DC-DC converter is a circuit that generates an output potential VPP = 2VDD, and is a system-on-glass (integrated circuit function necessary for driving on a glass substrate of a liquid crystal display device by a low-temperature polysilicon TFT thin film forming process). The SOG technique is used to form a power supply circuit for generating a power supply potential for controlling on / off of the pixel TFT on a glass substrate of an active matrix liquid crystal display device.
このＤＣ−ＤＣコンバータには、保護ダイオードＤＰ１，ＤＰ２，ＤＮ１，ＤＮ２が設けられている。保護ダイオードＤＰ１，ＤＰ２のカソードには、出力電位ＶＰＰがクランプ電位として供給されている。保護ダイオードＤＰ１，ＤＰ２のアノードは、それぞれ、ＭＮ１とＭＰ１の接続点、ＭＮ２とＭＰ２の接続点に接続されている。また、保護ダイオードＤＮ１，ＤＮ２のアノードには、接地電位ＶＳＳがクランプ電位として供給されている。保護ダイオードＤＮ１，ＤＮ２のカソードは、それぞれ、ＭＮ１とＭＰ１の接続点、ＭＮ２とＭＰ２の接続点に接続されている。 This DC-DC converter is provided with protective diodes DP1, DP2, DN1, DN2. An output potential VPP is supplied as a clamp potential to the cathodes of the protection diodes DP1 and DP2. The anodes of the protection diodes DP1 and DP2 are connected to the connection point between MN1 and MP1 and the connection point between MN2 and MP2, respectively. The ground potential VSS is supplied as a clamp potential to the anodes of the protection diodes DN1 and DN2. The cathodes of the protection diodes DN1 and DN2 are connected to the connection point of MN1 and MP1, and the connection point of MN2 and MP2, respectively.
また、このＤＣ−ＤＣコンバータには、時定数回路として、保護コンデンサＰＣ１，ＰＣ２が設けられている。保護コンデンサＰＣ１の一方の端子はＭＮ１とＭＰ１の接続点に接続され、その他方の端子は第１のフライングコンデンサＣ１の入力端子、即ち、外部接続端子Ｐ２に接続されている。また、保護コンデンサＰＣ２の一方の端子はＭＮ２とＭＰ２の接続点に接続され、その他方の端子は第２のフライングコンデンサＣ２の入力端子、即ち、外部接続端子Ｐ４に接続されている。保護コンデンサＰＣ１，ＰＣ２は、電荷転送トランジスタＭＮ１，ＭＰ１，ＭＮ２，ＭＰ２と同じガラス基板上に薄膜形成プロセスにより形成されることが好ましい。 Further, the DC-DC converter is provided with protective capacitors PC1 and PC2 as time constant circuits. One terminal of the protective capacitor PC1 is connected to the connection point between MN1 and MP1, and the other terminal is connected to the input terminal of the first flying capacitor C1, that is, the external connection terminal P2. One terminal of the protective capacitor PC2 is connected to the connection point between MN2 and MP2, and the other terminal is connected to the input terminal of the second flying capacitor C2, that is, the external connection terminal P4. The protective capacitors PC1, PC2 are preferably formed on the same glass substrate as the charge transfer transistors MN1, MP1, MN2, MP2 by a thin film formation process.
外部接続端子Ｐ１、Ｐ３にサージなどによる正のノイズ電圧が印加された場合に保護ダイオードＤＰ１，ＤＰ２がオンし、電荷転送トランジスタＭＮ１，ＭＰ１の接続点、電荷転送トランジスタＭＮ２，ＭＰ２の接続点の電位はＶＰＰにクランプされ、電荷転送トランジスタＭＮ１，ＭＰ１，ＭＮ２，ＭＰ２の劣化や破壊が防止される。 When a positive noise voltage due to a surge or the like is applied to the external connection terminals P1 and P3, the protection diodes DP1 and DP2 are turned on, and the potentials at the connection points of the charge transfer transistors MN1 and MP1 and the connection points of the charge transfer transistors MN2 and MP2 Is clamped to VPP to prevent deterioration and destruction of the charge transfer transistors MN1, MP1, MN2, and MP2.
このとき、ノイズ電圧に伴う電荷は、保護コンデンサＰＣ１，ＰＣ２に一旦蓄えられてから、保護ダイオードＤＰ１，ＤＰ２に流れ込むので、その電荷が瞬間的に保護ダイオードＤＰ１，ＤＰ２に流れ込むことが防止され、保護コンデンサＰＣ１，ＰＣ２の損傷を防止することができる。 At this time, the electric charge accompanying the noise voltage is temporarily stored in the protective capacitors PC1 and PC2 and then flows into the protective diodes DP1 and DP2. Therefore, the electric charge is prevented from flowing into the protective diodes DP1 and DP2 instantaneously, and is protected. Damage to the capacitors PC1 and PC2 can be prevented.
外部接続端子Ｐ１、Ｐ３に負のサージ電圧が印加された場合にはＤＮ１，ＤＮ２がオンし、ＭＮ１，ＭＰ１の接続点の電位、ＭＮ２，ＭＰ２の接続点の電位はそれぞれＶＳＳにクランプされるので、同様に、電荷転送トランジスタＭＮ１，ＭＰ１，ＭＮ２，ＭＰ２の劣化や破壊が防止される。また、ノイズ電圧に伴う電荷は、保護コンデンサＰＣ１，ＰＣ２に一旦蓄えられてから、保護ダイオードＤＮ１，ＤＮ２に流れ込むので、その電荷が瞬間的に保護ダイオードＤＮ１，ＤＮ２に流れ込むことが防止され、保護コンデンサＰＣ１，ＰＣ２の損傷を防止することができる。 When a negative surge voltage is applied to the external connection terminals P1 and P3, DN1 and DN2 are turned on, and the potential at the connection point between MN1 and MP1 and the potential at the connection point between MN2 and MP2 are clamped to VSS, respectively. Similarly, deterioration and destruction of the charge transfer transistors MN1, MP1, MN2, and MP2 are prevented. In addition, since the charge accompanying the noise voltage is temporarily stored in the protection capacitors PC1 and PC2, it flows into the protection diodes DN1 and DN2, so that the charge is prevented from flowing into the protection diodes DN1 and DN2 instantaneously. Damage to PC1 and PC2 can be prevented.
なお、クランプ電位として、ＶＰＰ、ＶＳＳを用いる理由は、ＤＣ−ＤＣコンバータの定常動作状態において、前記接続点の電位がＶＰＰとＶＳＳの間で変化するからである。ＤＣ−ＤＣコンバータのその他の構成は、図６の回路と同じである。 The reason why VPP and VSS are used as the clamp potential is that the potential at the connection point changes between VPP and VSS in a steady operation state of the DC-DC converter. The other configuration of the DC-DC converter is the same as the circuit of FIG.
保護ダイオードＤＰ１，ＤＮ１，ＤＰ２，ＤＮ２はＴＦＴで構成してもよいが、ＰＩＮダイオードで形成することが好ましい。ＰＩＮダイオードは、図２に示すように、絶縁膜１上に形成されたポリシリコン層２中にＰ型領域３（アノード）、不純物がドープされていないイントリンシック領域４、Ｎ型領域５（カソード）を互いに隣接して形成してなり、ＴＦＴと比べると、ゲート配線の接続が不要のため、実装面積が小さく、かつゲート容量がないため高速で動作する利点がある。 The protective diodes DP1, DN1, DP2 and DN2 may be constituted by TFTs, but are preferably formed by PIN diodes. As shown in FIG. 2, the PIN diode includes a P-type region 3 (anode), an intrinsic region 4 in which impurities are not doped, and an N-type region 5 (cathode) in a polysilicon layer 2 formed on an insulating film 1. ) Are formed adjacent to each other. Compared with a TFT, since there is no need to connect a gate wiring, there is an advantage that the mounting area is small and there is no gate capacitance, so that the device operates at high speed.
このＤＣ−ＤＣコンバータの定常状態（ＶＰＰ＝２ＶＤＤ）の動作を図３の波形図を参照して説明する。クロックＣＰＣＬＫがＨレベル（ＶＤＤ）のとき、ＭＮ１、ＭＰ２はオフ、ＭＮ２、ＭＰ１はオンし、ＭＮ１とＭＰ１の接続点の電位Ｖ１は２ＶＤＤに昇圧され、そのレベルがＭＰ１を通して出力される。ＭＮ２とＭＰ２の接続点の電位Ｖ２はＶＤＤに充電される。 The operation of the DC-DC converter in the steady state (VPP = 2VDD) will be described with reference to the waveform diagram of FIG. When the clock CPCLK is at the H level (VDD), MN1 and MP2 are turned off, MN2 and MP1 are turned on, the potential V1 at the connection point between MN1 and MP1 is boosted to 2VDD, and the level is output through MP1. The potential V2 at the connection point between MN2 and MP2 is charged to VDD.
次に、クロックＣＰＣＬＫがＬレベル（ＶＳＳ）になると、ＭＮ１、ＭＰ２はオン、ＭＮ２、ＭＰ１はオフし、電位Ｖ２は２ＶＤＤに昇圧され、そのレベルがＭＰ２を通して出力される。電位Ｖ１はＶＤＤに充電される。つまり、ＤＣ−ＤＣコンバータの左右の直列トランジスタ回路から電荷転送により２ＶＤＤという電位が交互に出力される。但し、電荷転送トランジスタによる電位ロスは無視している。 Next, when the clock CPCLK becomes L level (VSS), MN1 and MP2 are turned on, MN2 and MP1 are turned off, the potential V2 is boosted to 2VDD, and the level is output through MP2. The potential V1 is charged to VDD. That is, a potential of 2VDD is alternately output from the left and right series transistor circuits of the DC-DC converter by charge transfer. However, the potential loss due to the charge transfer transistor is ignored.
［第２の実施の形態］
第２の実施の形態によるＤＣ−ＤＣコンバータの回路図を図４に示す。このＤＣ−ＤＣコンバータは、出力電位ＶＢＢ＝−ＶＤＤを生成する回路であり、低温ポリシリコンＴＦＴ薄膜形成プロセスにより液晶表示装置のガラス基板上に駆動に必要な回路機能を集積するシステム・オン・グラス（ＳＯＧ）技術により、アクティブマトリクス型液晶表示装置のガラス基板上に、画素ＴＦＴのオン・オフを制御するための電源電位を生成する電源回路として形成される。
[Second Embodiment]
FIG. 4 shows a circuit diagram of a DC-DC converter according to the second embodiment. This DC-DC converter is a circuit that generates an output potential VBB = −VDD, and is a system-on-glass that integrates circuit functions necessary for driving on a glass substrate of a liquid crystal display device by a low-temperature polysilicon TFT thin film formation process. (SOG) technology is used to form a power supply circuit for generating a power supply potential for controlling on / off of pixel TFTs on a glass substrate of an active matrix liquid crystal display device.
このＤＣ−ＤＣコンバータは第１の実施の形態のＤＣ−ＤＣコンバータの回路の極性を反転したものである。即ち、電荷転送トランジスタＭＰ１，ＭＰ２の共通ソースにＶＳＳを印加し、電荷転送トランジスタＭＮ１，ＭＮ２の共通ドレインから出力電位ＶＢＢが得られる。 This DC-DC converter is obtained by inverting the polarity of the circuit of the DC-DC converter of the first embodiment. That is, VSS is applied to the common source of the charge transfer transistors MP1 and MP2, and the output potential VBB is obtained from the common drain of the charge transfer transistors MN1 and MN2.
保護ダイオードＤＰ１，ＤＰ２のカソードには、接地電位ＶＳＳがクランプ電位として供給されている。保護ダイオードＤＰ１，ＤＰ２のアノードは、それぞれ、ＭＮ１とＭＰ１の接続点、ＭＮ２とＭＰ２の接続点に接続されている。また、保護ダイオードＤＮ１，ＤＮ２のアノードには、出力電位ＶＢＢがクランプ電位として供給されている。保護ダイオードＤＮ１，ＤＮ２のカソードは、それぞれ、ＭＮ１とＭＰ１の接続点、ＭＮ２とＭＰ２の接続点に接続されている。保護ダイオードＤＰ１，ＤＮ１，ＤＰ２，ＤＮ２はＴＦＴで構成してもよいが、ＰＩＮダイオードで形成することが好ましい。 The ground potential VSS is supplied as a clamp potential to the cathodes of the protection diodes DP1 and DP2. The anodes of the protection diodes DP1 and DP2 are connected to the connection point between MN1 and MP1 and the connection point between MN2 and MP2, respectively. The output potential VBB is supplied as a clamp potential to the anodes of the protection diodes DN1 and DN2. The cathodes of the protection diodes DN1 and DN2 are connected to the connection point of MN1 and MP1, and the connection point of MN2 and MP2, respectively. The protective diodes DP1, DN1, DP2, and DN2 may be constituted by TFTs, but are preferably formed by PIN diodes.
また、このＤＣ−ＤＣコンバータには、時定数回路として、保護コンデンサＰＣ１，ＰＣ２が設けられている。保護コンデンサＰＣ１の一方の端子はＭＮ１とＭＰ１の接続点に接続され、その他方の端子は第１のフライングコンデンサＣ１の入力端子、即ち、外部接続端子Ｐ２に接続されている。接地されている。また、保護コンデンサＰＣ２の一方の端子はＭＮ２とＭＰ２の接続点に接続され、その他方の端子は第２のフライングコンデンサＣ１の入力端子、即ち、外部接続端子Ｐ４に接続されている。保護コンデンサＰＣ１，ＰＣ２は、電荷転送トランジスタＭＮ１，ＭＰ１，ＭＮ２，ＭＰ２と同じガラス基板上に薄膜形成プロセスにより形成されることが好ましい。 Further, the DC-DC converter is provided with protective capacitors PC1 and PC2 as time constant circuits. One terminal of the protective capacitor PC1 is connected to the connection point between MN1 and MP1, and the other terminal is connected to the input terminal of the first flying capacitor C1, that is, the external connection terminal P2. Grounded. One terminal of the protective capacitor PC2 is connected to the connection point between MN2 and MP2, and the other terminal is connected to the input terminal of the second flying capacitor C1, that is, the external connection terminal P4. The protective capacitors PC1, PC2 are preferably formed on the same glass substrate as the charge transfer transistors MN1, MP1, MN2, MP2 by a thin film formation process.
なお、クランプ電位として、ＶＳＳ、ＶＢＢを用いる理由は、ＤＣ−ＤＣコンバータの定常動作状態において、前記接続点の電位がＶＢＢとＶＳＳの間で変化するからである。外部接続端子Ｐ１、Ｐ３にサージなどによるノイズ電圧が印加された場合の動作については、第１の実施の形態と同様なので省略する。 The reason why VSS and VBB are used as the clamp potential is that the potential at the connection point changes between VBB and VSS in the steady operation state of the DC-DC converter. Since the operation when a noise voltage due to a surge or the like is applied to the external connection terminals P1 and P3 is the same as that in the first embodiment, a description thereof will be omitted.
このＤＣ−ＤＣコンバータの定常状態（ＶＢＢ＝−ＶＤＤ）の動作を図５の波形図を参照して説明する。クロックＣＰＣＬＫがＨレベル（ＶＤＤ）のとき、ＭＮ１、ＭＰ２はオフ、ＭＮ２、ＭＰ１はオン、ＭＮ１とＭＰ１の接続点の電位Ｖ３はＶＳＳに充電され、ＭＮ２とＭＰ２の接続点の電位Ｖ４は−ＶＤＤの電位に下がり、その電位がＭＮ２を通して出力される。 The operation of the DC-DC converter in the steady state (VBB = −VDD) will be described with reference to the waveform diagram of FIG. When the clock CPCLK is at H level (VDD), MN1 and MP2 are off, MN2 and MP1 are on, the potential V3 at the connection point between MN1 and MP1 is charged to VSS, and the potential V4 at the connection point between MN2 and MP2 is −VDD. And the potential is output through MN2.
クロックＣＰＣＬＫがＬレベル（ＶＳＳ）になると、ＭＮ１、ＭＰ２はオン、ＭＮ２、ＭＰ１はオフし、電位Ｖ３は−ＶＤＤに下がり、そのレベルがＭＮ１を通して出力される。電位Ｖ４はＶｓｓに充電される。つまり、ＤＣ−ＤＣコンバータの左右の直列トランジスタ回路から電荷転送により−ＶＤＤという電位が交互に出力される。但し、電荷転送トランジスタによる電位ロスは無視している。 When the clock CPCLK becomes L level (VSS), MN1 and MP2 are turned on, MN2 and MP1 are turned off, the potential V3 is lowered to −VDD, and the level is outputted through MN1. The potential V4 is charged to Vss. That is, a potential of −VDD is alternately output from the left and right series transistor circuits of the DC-DC converter by charge transfer. However, the potential loss due to the charge transfer transistor is ignored.
なお、第１、２の実施の形態においては、それぞれ出力電位として、２ＶＤＤ、−ＶＤＤを発生するＤＣ−ＤＣコンバータを例として説明したが、ＤＣ−ＤＣコンバータの段数を変更することにより、出力電位として、更に高電位、例えば、３ＶＤＤや−２ＶＤＤを得ることができる。そして、そのようなＤＣ−ＤＣコンバータの電荷転送トランジスタの接続点に、保護ダイオードを接続することにより、同様の効果を得ることができる。すなわち、本発明は、電荷転送トランジスタとフライングコンデンサを備えたチャージポンプ型のＤＣ−ＤＣコンバータに広く適用することができる。 In the first and second embodiments, the DC-DC converter that generates 2VDD and -VDD is described as an example of the output potential, but the output potential can be changed by changing the number of stages of the DC-DC converter. As a result, a higher potential, for example, 3VDD or -2VDD can be obtained. And the same effect can be acquired by connecting a protection diode to the connection point of the charge transfer transistor of such a DC-DC converter. That is, the present invention can be widely applied to a charge pump type DC-DC converter including a charge transfer transistor and a flying capacitor.
また、第１、２の実施の形態においては、保護クランプ回路を保護ダイオードにより構成したが、これに限らず、例えば、バリスタで構成することもできる。 In the first and second embodiments, the protective clamp circuit is configured by a protective diode. However, the present invention is not limited thereto, and may be configured by, for example, a varistor.
また、ＤＣ−ＤＣコンバータは、ＴＮモード、垂直配向モード（ＶＡモード）、横電界を利用したＩＰＳモード、フリンジ電界を利用したＦＦＳモードなどの液晶表示装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型の液晶表示装置に利用しても構わない。また、液晶表示装置ではなく、有機ＥＬディスプレイ、フィールドエミッション型ディスプレイに用いても良い。 The DC-DC converter may be used for a liquid crystal display device such as a TN mode, a vertical alignment mode (VA mode), an IPS mode using a lateral electric field, and an FFS mode using a fringe electric field. Further, the present invention may be used for not only a total transmission type but also a total reflection type and a reflection / transmission type liquid crystal display device. Moreover, you may use for an organic electroluminescent display and a field emission type display instead of a liquid crystal display device.
１ 絶縁膜 ２ ポリシリコン層 ３ Ｐ型領域
４ イントリンシック領域 ５ Ｎ型領域
Ｃ１ 第１のフライングコンデンサ
Ｃ２ 第２のフライングコンデンサ
Ｃ３ 平滑コンデンサ
ＣＰ１，ＣＰ２ 保護コンデンサ
ＤＰ１，ＤＰ２，ＤＮ１，ＤＮ２ 保護ダイオード
ＭＮ１，ＭＮ２ Ｎチャネル型の電荷転送トランジスタ
ＭＰ１，ＭＰ２ Ｐチャネル型の電荷転送トランジスタ
DESCRIPTION OF SYMBOLS 1 Insulating film 2 Polysilicon layer 3 P type area | region 4 Intrinsic area | region 5 N type area | region C1 1st flying capacitor C2 2nd flying capacitor C3 Smoothing capacitor CP1, CP2 Protection capacitor DP1, DP2, DN1, DN2 Protection diode MN1, MN2 N-channel type charge transfer transistor MP1, MP2 P-channel type charge transfer transistor
Claims (3)
前記第１及び第２の電荷転送トランジスタの接続点に接続され、前記接続点にサージなどのノイズ電圧が印加されたときに、前記接続点の電位を前記出力電位にクランプする保護クランプ回路と、
前記第１及び第２の電荷転送トランジスタの接続点に接続された保護コンデンサと、を備えることを特徴とするＤＣ−ＤＣコンバータ。 A first and second charge transfer transistors connected in series; a flying capacitor having one terminal connected to a connection point of the first and second charge transfer transistors and a clock applied to the other terminal; In the DC-DC converter, an input potential is applied to the first charge transfer transistor, and an output potential obtained by converting the input potential from the second charge transfer transistor is obtained.
A protection clamp circuit that is connected to a connection point of the first and second charge transfer transistors and clamps the potential of the connection point to the output potential when a noise voltage such as a surge is applied to the connection point;
A DC-DC converter comprising: a protective capacitor connected to a connection point of the first and second charge transfer transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006351908A JP2008167527A (en) | 2006-12-27 | 2006-12-27 | Dc-dc converter and display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006351908A JP2008167527A (en) | 2006-12-27 | 2006-12-27 | Dc-dc converter and display |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008167527A true JP2008167527A (en) | 2008-07-17 |
Family
ID=39696242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006351908A Withdrawn JP2008167527A (en) | 2006-12-27 | 2006-12-27 | Dc-dc converter and display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008167527A (en) |
-
2006
- 2006-12-27 JP JP2006351908A patent/JP2008167527A/en not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8665255B2 (en) | Power supply circuit and display device including the same | |
| US8139331B2 (en) | Electrostatic discharge protection circuit | |
| JP5057828B2 (en) | Display device | |
| KR100745247B1 (en) | Voltage generating circuit and display apparatus having the voltage generating circuit | |
| KR101736075B1 (en) | Buffer circuit | |
| US8542169B2 (en) | DC/DC converter and liquid crystal display | |
| US20040264080A1 (en) | ESD protection circuit and display panel using the same | |
| US20050200622A1 (en) | Power supply circuit, driver IC using the power supply circuit, liquid crystal display device, and electronic instrument | |
| JP4417693B2 (en) | DC-DC conversion circuit | |
| JP4642794B2 (en) | Power supply circuit and display device | |
| JP2008136262A (en) | Dc-dc converter and display | |
| JP5027464B2 (en) | Power supply device, liquid crystal drive device, display device | |
| JP2003284325A (en) | Charge pump circuit and display unit having charge pump circuit | |
| US9454945B2 (en) | Scanning circuit and display device | |
| JP2009260832A (en) | Semiconductor device | |
| JP2008167527A (en) | Dc-dc converter and display | |
| CN102403941B (en) | Driving device of direct-current brushless motor for fan and driving method of driving device | |
| JP4501084B2 (en) | Liquid crystal display device and power supply circuit | |
| KR101032806B1 (en) | Liquid crystal display device and power supply circuit | |
| KR100909837B1 (en) | Unit charge pump | |
| JP2008131814A (en) | Dc-dc converter and display device | |
| JP2008131771A (en) | Dc-dc converter and display device | |
| JP3723445B2 (en) | Voltage generation circuit and display device including voltage generation circuit | |
| US8749300B2 (en) | DC voltage conversion circuit of liquid crystal display apparatus | |
| KR20060001305A (en) | Pumping capacitor used in a pumping circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080714 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080725 |
|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20100302 |