JP2008165757A - Power supply circuit - Google Patents

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Akira Suzuki
彰 鈴木
Yasuyuki Ishikawa
靖之 石川
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Abstract

<P>PROBLEM TO BE SOLVED: To provide, at low cost, a power supply circuit capable of stabilizing an output voltage (control voltage) by preventing occurrence of ringings or overshoots thereof. <P>SOLUTION: A voltage follower, comprising an operational amplifier 12, generates an output voltage Vc from a step-down voltage Va of an external power supply circuit 74. The slew rate of the voltage follower is appropriately adjusted to be sufficiently small, and thereby the rate of rise of the output voltage Vc is set sufficiently low for the rate of rise of the step-down voltage Va. A reference voltage generating circuit 83 generates a reference voltage INP from the output voltage Vc of the voltage follower that comprises the operational amplifier 12. A non-inverting amplifier circuit 85 (output transistor 81, resistance voltage-dividing circuit 82, operational amplifier 84) generates a control voltage Vb from the reference voltage INP of the reference voltage generation circuit 83, with the output voltage Vc of the voltage follower comprising the operational amplifier 12 as the power supply voltage. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は電源回路に係り、詳しくは、外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路に関するものである。   The present invention relates to a power supply circuit, and more particularly to a power supply circuit that steps down a power supply voltage supplied from the outside to a predetermined voltage and outputs the stepped down voltage as an output voltage.

自動車の電子制御装置（ＥＣＵ：Electrical Control Unit）に搭載されているマイクロコンピュータには、車載バッテリから電源が供給されるが、車載バッテリのバッテリ電圧は１２〜１６Ｖであり、マイクロコンピュータの制御電圧は１．５〜５Ｖであるため、バッテリ電圧を制御電圧まで降圧する必要がある。   A microcomputer mounted in an electronic control unit (ECU) of an automobile is supplied with power from an in-vehicle battery. The battery voltage of the in-vehicle battery is 12 to 16 V, and the control voltage of the microcomputer is Since it is 1.5 to 5 V, it is necessary to step down the battery voltage to the control voltage.

ここで、バッテリ電圧をマイクロコンピュータに直接供給し、マイクロコンピュータに内蔵された内部電源回路でバッテリ電圧を制御電圧まで降圧することは、内部電源回路を形成する半導体デバイスの耐圧から困難である。
そのため、従来より、マイクロコンピュータの外部に設けた外部電源回路でバッテリ電圧を適宜な電圧まで降圧し、その適宜な電圧をマイクロコンピュータに供給し、マイクロコンピュータの内部電源回路で当該適宜な電圧を制御電圧まで降圧するようにしている。 Here, it is difficult to supply the battery voltage directly to the microcomputer and to reduce the battery voltage to the control voltage by the internal power supply circuit built in the microcomputer because of the withstand voltage of the semiconductor device forming the internal power supply circuit.
Therefore, conventionally, the battery voltage is stepped down to an appropriate voltage by an external power supply circuit provided outside the microcomputer, the appropriate voltage is supplied to the microcomputer, and the appropriate voltage is controlled by the internal power supply circuit of the microcomputer. The voltage is stepped down to the voltage.

また、近年のマイクロコンピュータに対する高速化の要求を満たすため、半導体デバイスの微細化ならびに制御電圧の低電圧化がすすめられている。
そのため、外部電源回路の動作速度に対するマイクロコンピュータの内部電源回路の制御安定時間が小さくなり、外部電源回路の電源投入時や外部電源回路の電圧変動時などの過渡状態において、内部電源回路の応答遅れによって制御電圧にリンギングやオーバーシュートが生じることが問題になっている。
すなわち、制御電圧にリンギングが生じると、そのリンギングが電源ノイズとなってマイクロコンピュータが誤動作を起こすおそれがある。また、制御電圧にオーバーシュートが生じると、マイクロコンピュータを形成する半導体デバイスに過電圧が印加されて破壊されるおそれがある。 Further, in order to meet the recent demand for higher speeds of microcomputers, miniaturization of semiconductor devices and lowering of the control voltage have been promoted.
Therefore, the control stabilization time of the microcomputer's internal power supply circuit with respect to the operating speed of the external power supply circuit is reduced, and the response of the internal power supply circuit is delayed in a transient state such as when the power of the external power supply circuit is turned on or when the voltage of the external power supply circuit fluctuates As a result, ringing or overshoot occurs in the control voltage.
That is, if ringing occurs in the control voltage, the ringing may cause power supply noise and cause the microcomputer to malfunction. Further, when an overshoot occurs in the control voltage, there is a risk that the overvoltage is applied to the semiconductor device forming the microcomputer and destroyed.

ところで、特許文献１に開示されるように、半導体装置に内蔵され、半導体装置内の主回路に低電圧を与える低電圧電源回路であって、外部から与えられる電源電圧が所定レベルを超えているか否かを判別する電圧判別手段と、与えられる電圧をその電圧よりも低い電圧に変換する電圧変換手段と、前記電圧判別手段にて前記外部から与えられる電源電圧が前記所定レベルを超えていると判別された場合は、前記電圧変換手段に前記外部から与えられる電源電圧を供給するとともに前記電圧変換手段から出力される電圧を前記主回路に供給し、前記電圧判別手段にて前記外部から与えられる電源電圧が前記所定レベルを超えていないと判別された場合は、前記外部から与えられる電源電圧を前記主回路に供給する電圧制御手段とを備えた低電圧電源回路が提案されている。
そして、特許文献１には、外部から与えられる電源電圧が高い場合でも、主回路には動作に適した低い電圧が供給されると記載されている。
特開平６−１８０６１５号公報（第２〜４頁、図１〜図４） By the way, as disclosed in Patent Document 1, it is a low-voltage power supply circuit that is built in a semiconductor device and applies a low voltage to a main circuit in the semiconductor device, and whether the power supply voltage applied from the outside exceeds a predetermined level. A voltage determining means for determining whether or not, a voltage converting means for converting a given voltage to a voltage lower than the voltage, and a power supply voltage applied from the outside by the voltage determining means exceeds the predetermined level If determined, the power supply voltage supplied from the outside is supplied to the voltage conversion means and the voltage output from the voltage conversion means is supplied to the main circuit, and is supplied from the outside by the voltage determination means. When it is determined that the power supply voltage does not exceed the predetermined level, a low power supply comprising voltage control means for supplying a power supply voltage supplied from the outside to the main circuit. The power supply circuit has been proposed.
Patent Document 1 describes that a low voltage suitable for operation is supplied to the main circuit even when the power supply voltage supplied from the outside is high.
JP-A-6-180615 (pages 2 to 4, FIGS. 1 to 4)

特許文献１の技術では、前記各手段（電圧判別手段、電圧変換手段、電圧制御手段）が複雑な回路構成であるため、前記各手段の動作に要する時間が長くなり、外部電源の電源投入時には、前記各手段の応答遅れによって主回路に供給される電圧にリンギングやオーバーシュートが生じるおそれがある。
また、特許文献１の前記各手段は複雑な回路構成であるため、製造コストが大きくなるという欠点もある。 In the technique of Patent Document 1, since each of the means (voltage determination means, voltage conversion means, voltage control means) has a complicated circuit configuration, the time required for the operation of each means becomes long, and when the external power supply is turned on. There is a risk that ringing or overshoot may occur in the voltage supplied to the main circuit due to the response delay of each means.
Further, each of the means disclosed in Patent Document 1 has a complicated circuit configuration, and thus has a drawback that the manufacturing cost increases.

図４２は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された従来の内部電源回路７１の概略構成を示すブロック回路図である。
マイクロコンピュータ７０には、内部電源回路７１および低電圧系回路７２が内蔵され、各端子VDD，VCLOUT，VCLが設けられている。
低電圧系回路７２は、デジタル回路やメモリなどから構成されている。
マイクロコンピュータ７０の外部には、車載バッテリ７３、外部電源回路７４、イグニッションスイッチIG、電源平滑用コンデンサCLが設けられている。 FIG. 42 is a block circuit diagram showing a schematic configuration of a conventional internal power supply circuit 71 built in a microcomputer 70 mounted on an electronic control device of an automobile.
The microcomputer 70 incorporates an internal power supply circuit 71 and a low voltage system circuit 72, and is provided with terminals VDD, VCLOUT, and VCL.
The low voltage system circuit 72 includes a digital circuit, a memory, and the like.
On the outside of the microcomputer 70, an in-vehicle battery 73, an external power supply circuit 74, an ignition switch IG, and a power supply smoothing capacitor CL are provided.

各端子VCL，VCLOUTはマイクロコンピュータ７０の外部で接続されている。
電源平滑用コンデンサCLの一方の電極は各端子VCLOUT，VCLに接続され、電源平滑用コンデンサCLの他方の電極はアースを介して車載バッテリ７３のマイナス側端子に接続されている。
また、マイクロコンピュータ７０の内部アースは、アース端子（図示略）を介して車載バッテリ７３のマイナス側端子に接続されている。 The terminals VCL and VCLOUT are connected outside the microcomputer 70.
One electrode of the power supply smoothing capacitor CL is connected to the terminals VCLOUT and VCL, and the other electrode of the power supply smoothing capacitor CL is connected to the negative terminal of the in-vehicle battery 73 through the ground.
The internal ground of the microcomputer 70 is connected to the negative terminal of the in-vehicle battery 73 through a ground terminal (not shown).

外部電源回路７４は、イグニッションスイッチIGを介して車載バッテリ７３のプラス側端子に接続され、車載バッテリ７３のバッテリ電圧（この例では１２〜１６Ｖ）を適宜な電圧Ｖａ（この例では５Ｖ）まで降圧して出力する。
外部電源回路７４が生成した電圧（以下、「降圧電圧」と呼ぶ）Ｖａは、端子VDDを介して内部電源回路７１に供給される。 The external power supply circuit 74 is connected to the plus side terminal of the in-vehicle battery 73 via the ignition switch IG, and steps down the battery voltage (12 to 16 V in this example) of the in-vehicle battery 73 to an appropriate voltage Va (5 V in this example). And output.
The voltage Va (hereinafter referred to as “step-down voltage”) Va generated by the external power supply circuit 74 is supplied to the internal power supply circuit 71 via the terminal VDD.

内部電源回路７１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａ（＝５Ｖ）を、低電圧系回路７２の駆動に要する制御電圧Ｖｂ（この例では１．５Ｖ）まで降圧して出力する。
尚、基準電圧生成回路８３およびオペアンプ８４を構成するトランジスタ（図示略）は、ＭＯＳトランジスタによって形成されている。 The internal power supply circuit 71 includes an output transistor 81, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, and an operational amplifier 84. The internal power supply circuit 71 uses the step-down voltage Va (= 5V) of the external power supply circuit 74 supplied from the terminal VDD as a low voltage. The voltage is stepped down to a control voltage Vb (1.5 V in this example) required for driving the system circuit 72 and output.
The transistors (not shown) constituting the reference voltage generation circuit 83 and the operational amplifier 84 are formed by MOS transistors.

出力トランジスタ８１は、ＰチャネルＭＯＳトランジスタから成り、そのソースは端子VDDに接続され、そのドレインは端子VCLOUTに接続され、そのゲートはオペアンプ８４の出力端子に接続されている。
そして、出力トランジスタ８１のドレイン電圧は、内部電源回路７１が生成した制御電圧Ｖｂとして端子VCLOUTから出力される。 The output transistor 81 is composed of a P-channel MOS transistor, its source is connected to the terminal VDD, its drain is connected to the terminal VCLOUT, and its gate is connected to the output terminal of the operational amplifier 84.
The drain voltage of the output transistor 81 is output from the terminal VCLOUT as the control voltage Vb generated by the internal power supply circuit 71.

抵抗分圧回路８２は、直列接続された各抵抗Ｒａ，Ｒｂによって構成され、各抵抗Ｒａ，Ｒｂ間のノードαはオペアンプ８４の反転入力端子に接続され、抵抗Ｒｂのノードαとは反対側はアースに接続され、抵抗Ｒａのノードαとは反対側は端子VCLに接続されると共に低電圧系回路７２に接続されている。   The resistance voltage dividing circuit 82 includes resistors Ra and Rb connected in series. A node α between the resistors Ra and Rb is connected to an inverting input terminal of the operational amplifier 84, and the opposite side of the resistor Rb from the node α is The side of the resistor Ra opposite to the node α is connected to the ground, and is connected to the terminal VCL and to the low voltage system circuit 72.

基準電圧生成回路８３は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａ（＝５Ｖ）から一定電圧である基準電圧INP（この例では約１．３５Ｖ）を生成して出力する。
尚、基準電圧生成回路８３は、どのような回路構成によって具体化してもよいが、例えば、半導体素子のｐｎ接合によるバンドギャップ電圧に基づいて一定電圧である基準電圧を生成するバンドギャップ定電圧回路（バンドギャップレギュレータ、バンドギャップリファレンス回路）によって構成すればよい。 The reference voltage generation circuit 83 generates and outputs a reference voltage INP (about 1.35 V in this example) that is a constant voltage from the step-down voltage Va (= 5 V) of the external power supply circuit 74 supplied from the terminal VDD.
The reference voltage generation circuit 83 may be embodied with any circuit configuration. For example, a bandgap constant voltage circuit that generates a reference voltage that is a constant voltage based on a bandgap voltage due to a pn junction of a semiconductor element. (Band gap regulator, band gap reference circuit) may be used.

オペアンプ８４は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを電源電圧として単電源動作を行い、その非反転入力端子には基準電圧生成回路８３の基準電圧INPが入力されている。   The operational amplifier 84 performs a single power supply operation using the stepped down voltage Va of the external power supply circuit 74 supplied from the terminal VDD as a power supply voltage, and the reference voltage INP of the reference voltage generation circuit 83 is input to the non-inverting input terminal.

このように、出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４は、出力トランジスタ８１を電力制御段とする非反転増幅回路８５を構成している。
そのため、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、基準電圧INPおよび各抵抗Ｒａ，Ｒｂの抵抗値Ｒａ，Ｒｂを用いて数式１により表される。
従って、基準電圧INPおよび各抵抗値Ｒａ，Ｒｂを適宜設定することにより、任意の制御電圧Ｖｂが得られる。 Thus, the output transistor 81, the resistance voltage dividing circuit 82, and the operational amplifier 84 constitute a non-inverting amplifier circuit 85 that uses the output transistor 81 as a power control stage.
Therefore, the control voltage Vb, which is the drain voltage of the output transistor 81, is expressed by Equation 1 using the reference voltage INP and the resistance values Ra and Rb of the resistors Ra and Rb.
Therefore, an arbitrary control voltage Vb can be obtained by appropriately setting the reference voltage INP and the resistance values Ra and Rb.

Ｖｂ＝（１＋Ｒａ／Ｒｂ）×INP ………（数式１）     Vb = (1 + Ra / Rb) × INP (Equation 1)

そして、内部電源回路７１が生成した制御電圧Ｖｂは、各端子VCL，VCLOUTに接続された電源平滑用コンデンサCLによって平滑され、端子VCLに接続された低電圧系回路７２に供給される。
尚、内部電源回路７１は端子VDDから供給された外部電源回路７４の降圧電圧Ｖａによって動作し、降圧電圧Ｖａ（＝５Ｖ）は制御電圧Ｖｂ（＝１．５Ｖ）よりも高電圧であるため、制御電圧Ｖｂによって動作する低電圧系回路７２に対して、内部電源回路７１を「高電圧系回路」と呼ぶことができる。また、低電圧系回路７２を「１．５Ｖ系回路」と呼び、内部電源回路７１を「５Ｖ系回路」と呼ぶこともできる。 The control voltage Vb generated by the internal power supply circuit 71 is smoothed by the power supply smoothing capacitor CL connected to the terminals VCL and VCLOUT, and supplied to the low voltage system circuit 72 connected to the terminal VCL.
The internal power supply circuit 71 operates by the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD, and the step-down voltage Va (= 5 V) is higher than the control voltage Vb (= 1.5 V). In contrast to the low voltage system circuit 72 operated by the control voltage Vb, the internal power supply circuit 71 can be referred to as a “high voltage system circuit”. Further, the low voltage system circuit 72 may be referred to as a “1.5V system circuit”, and the internal power supply circuit 71 may be referred to as a “5V system circuit”.

ここで、端子VCLに加えて端子VCLOUTを設け、各端子VCL，VCLOUTをマイクロコンピュータ７０の外部で接続しているのは、非反転増幅回路８５の負帰還ライン（端子VCL→抵抗Ｒａ→オペアンプ８４の反転入力端子）に生じた電源ノイズを電源平滑用コンデンサCLによって効率的に吸収するためである。
そのため、端子VCOUTLを省くと共に、マイクロコンピュータ７０の内部で出力トランジスタ８１のドレインを端子VCLに接続した場合でも、内部電源回路７１の動作に支障はないが、その場合には電源平滑用コンデンサCLによる前記電源ノイズの吸収効率が若干低下することになる。 Here, in addition to the terminal VCL, a terminal VCLOUT is provided, and the terminals VCL and VCLOUT are connected outside the microcomputer 70 because the negative feedback line of the non-inverting amplifier circuit 85 (terminal VCL → resistance Ra → operational amplifier 84). This is because the power supply noise generated at the inverting input terminal is efficiently absorbed by the power supply smoothing capacitor CL.
Therefore, even when the terminal VCOUTL is omitted and the drain of the output transistor 81 is connected to the terminal VCL in the microcomputer 70, there is no problem in the operation of the internal power supply circuit 71. In this case, the power supply smoothing capacitor CL is used. The power supply noise absorption efficiency is slightly reduced.

図４３は、図４２に示す従来技術のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
尚、降圧電圧Ｖａは端子VDDの電圧であり、制御電圧Ｖｂは各端子VCLOUT，VCLの電圧である。 FIG. 43 shows temporal displacements of the step-down voltage Va, control voltage Vb, and reference voltage INP of the conventional microcomputer 70 shown in FIG. 42 from when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on). FIG.
The step-down voltage Va is a voltage at the terminal VDD, and the control voltage Vb is a voltage at each terminal VCLOUT and VCL.

イグニッションスイッチIGがオンされると同時に、そのイグニッションスイッチIGを介して車載バッテリ７３のバッテリ電圧が外部電源回路７４に印加されて電源投入され、外部電源回路７４が動作して降圧電圧Ｖａを生成する。
このとき、外部電源回路７４の起動特性により、降圧電圧Ｖａは外部電源回路７４の電源投入時からの時間経過に従って略直線的に増大し、外部電源回路７４の動作が安定した時点で、降圧電圧Ｖａは定常電圧（＝５Ｖ）に達して定常状態になる。 At the same time as the ignition switch IG is turned on, the battery voltage of the in-vehicle battery 73 is applied to the external power supply circuit 74 via the ignition switch IG to be turned on, and the external power supply circuit 74 operates to generate the step-down voltage Va. .
At this time, due to the startup characteristics of the external power supply circuit 74, the step-down voltage Va increases substantially linearly as time elapses from when the external power supply circuit 74 is turned on, and when the operation of the external power supply circuit 74 becomes stable, the step-down voltage Va Va reaches a steady voltage (= 5V) and enters a steady state.

そして、基準電圧生成回路８３は、外部電源回路７４の降圧電圧Ｖａから基準電圧INPを生成する。
そのため、基準電圧INPは降圧電圧Ｖａに追従して増大するが、基準電圧生成回路８３の起動特性により、基準電圧INPの立ち上がり速度は降圧電圧Ｖａの立ち上がり速度よりも遅くなり、外部電源回路７４および基準電圧生成回路８３の両方の動作が安定した時点で、基準電圧INPは定常電圧（＝約１．３５Ｖ）に達して定常状態になる。 Then, the reference voltage generation circuit 83 generates the reference voltage INP from the stepped down voltage Va of the external power supply circuit 74.
Therefore, the reference voltage INP increases following the step-down voltage Va. However, due to the starting characteristics of the reference voltage generation circuit 83, the rising speed of the reference voltage INP is slower than the rising speed of the step-down voltage Va. When both operations of the reference voltage generation circuit 83 are stabilized, the reference voltage INP reaches a steady voltage (= about 1.35 V) and enters a steady state.

また、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
そのため、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大するが、非反転増幅回路８５の起動特性により、制御電圧Ｖｂの立ち上がり速度は基準電圧INPの立ち上がり速度よりも遅くなり、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧（＝１．５Ｖ）に達して定常状態になる。 Further, the non-inverting amplifier circuit 85 (the output transistor 81, the resistance voltage dividing circuit 82, and the operational amplifier 84) uses the stepped down voltage Va of the external power supply circuit 74 as a power supply voltage, and obtains the control voltage Vb from the reference voltage INP of the reference voltage generation circuit 83. Generate.
Therefore, the control voltage Vb increases following each of the voltages Va and INP. However, due to the startup characteristics of the non-inverting amplifier circuit 85, the rising speed of the control voltage Vb becomes slower than the rising speed of the reference voltage INP, and the external power supply circuit 74, the reference voltage generation circuit 83, and the non-inverting amplifier circuit 85 all become stable, the control voltage Vb reaches a steady voltage (= 1.5V) and enters a steady state.

ところで、低電圧系回路７２の制御電圧Ｖｂが高い場合（例えば３．３Ｖ）で、且つ、降圧電圧Ｖａの立ち上がり速度が遅い場合には、内部電源回路７１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間（動作安定時間）が十分に確保できるため、基準電圧INPおよび制御電圧Ｖｂを安定に生成可能であり、基準電圧INPや制御電圧Ｖｂにリンギングやオーバーシュートが生じるおそれは無かった。   By the way, when the control voltage Vb of the low voltage system circuit 72 is high (for example, 3.3 V) and the rising speed of the step-down voltage Va is slow, the reference voltage generation circuit 83 constituting the internal power supply circuit 71 and the non-voltage Since the control stabilization time (operation stabilization time) of the inverting amplifier circuit 85 can be sufficiently secured, the reference voltage INP and the control voltage Vb can be stably generated, and ringing and overshooting occur in the reference voltage INP and the control voltage Vb. It wasn't.

しかし、近年のマイクロコンピュータに対する高速化の要求を満たすため、半導体デバイスの微細化ならびに制御電圧Ｖｂの低電圧化がすすめられ、制御電圧Ｖｂが例えば３．３Ｖから１．５Ｖに低電圧化されている。
また、近年、外部電源回路７４の動作速度の高速化に伴い、降圧電圧Ｖａの立ち上がり速度も速くなっている。 However, in order to meet the recent demand for higher speeds for microcomputers, miniaturization of semiconductor devices and lowering of the control voltage Vb have been promoted, and the control voltage Vb has been lowered from, for example, 3.3V to 1.5V. Yes.
In recent years, as the operation speed of the external power supply circuit 74 is increased, the rising speed of the step-down voltage Va is also increased.

そのため、外部電源回路７４の電源投入時における内部電源回路７１の制御安定時間が小さくなり、内部電源回路７１の応答遅れによって、図４３の点線囲み部分に示すように、基準電圧INPや制御電圧Ｖｂにリンギングやオーバーシュートが生じることが問題になっている。
ちなみに、外部電源回路７４の電源投入時だけでなく、車載バッテリ７３のバッテリ電圧の変動などに起因する外部電源回路７４の降圧電圧Ｖａの変動時などの過渡状態でも、基準電圧INPや制御電圧Ｖｂにリンギングやオーバーシュートが生じるおそれがある。 Therefore, the control stabilization time of the internal power supply circuit 71 when the power supply of the external power supply circuit 74 is turned on decreases, and the reference voltage INP and the control voltage Vb as shown by the dotted line in FIG. The problem is that ringing and overshoot occur.
Incidentally, the reference voltage INP and the control voltage Vb are not only when the external power supply circuit 74 is turned on, but also in a transient state such as when the step-down voltage Va of the external power supply circuit 74 is caused by a change in the battery voltage of the in-vehicle battery 73. May cause ringing or overshoot.

そして、制御電圧Ｖｂにリンギングが生じると、そのリンギングが電源ノイズとなって低電圧系回路７２が誤動作を起こすおそれがある。また、制御電圧Ｖｂにオーバーシュートが生じると、低電圧系回路７２を構成する半導体デバイスに過電圧が印加されて破壊されるおそれがある。   If ringing occurs in the control voltage Vb, the ringing may cause power supply noise and cause the low voltage circuit 72 to malfunction. Further, when an overshoot occurs in the control voltage Vb, there is a possibility that the overvoltage is applied to the semiconductor devices constituting the low voltage system circuit 72 and destroyed.

この問題を解決するには、内部電源回路７１を安定化すればよく、その具体的な方法には、（イ）電源平滑用コンデンサCLの容量を増大させることにより制御電圧Ｖｂに生じたリンギングやオーバーシュートを吸収させる方法、（ロ）内部電源回路７１の起動特性を高速化して応答遅れを改善する方法、などがあげられる。   In order to solve this problem, the internal power supply circuit 71 may be stabilized. Specific methods include (a) ringing generated in the control voltage Vb by increasing the capacity of the power supply smoothing capacitor CL. There are a method for absorbing overshoot, and (b) a method for improving response delay by speeding up the startup characteristics of the internal power supply circuit 71.

しかし、電源平滑用コンデンサCLの容量を増大させる方法には、電源平滑用コンデンサCLの外形寸法が大きくなり、電源平滑用コンデンサCLが搭載される電子制御装置の外形寸法も大きくなることに加え、大容量の電源平滑用コンデンサCLは高価であるため電子制御装置の製造コストが増大するという欠点がある。   However, in the method of increasing the capacity of the power smoothing capacitor CL, the outer dimension of the power smoothing capacitor CL is increased, and the outer dimension of the electronic control device on which the power smoothing capacitor CL is mounted is also increased. Since the large-capacity power supply smoothing capacitor CL is expensive, there is a drawback that the manufacturing cost of the electronic control device increases.

また、内部電源回路７１の起動特性を高速化して応答遅れを改善する方法には、制御電圧Ｖｂが１．５Ｖと低電圧化されてトランジスタのしきい値電圧に近づいている状態では起動特性の高速化も限界に近づくため、現在以上の高速化は困難であるという欠点がある。   Further, in the method of improving the response delay by speeding up the startup characteristic of the internal power supply circuit 71, the startup characteristic is reduced when the control voltage Vb is lowered to 1.5V and approaches the threshold voltage of the transistor. Since speeding up approaches the limit, there is a drawback that it is difficult to speed up more than now.

本発明は上記問題を解決するためになされたものであって、その目的は、生成した出力電圧（制御電圧）にリンギングやオーバーシュートが発生するのを防止して安定化することが可能な電源回路を低コストに提供することにある。   The present invention has been made to solve the above problem, and an object of the present invention is to provide a power supply capable of stabilizing by preventing ringing and overshoot from occurring in the generated output voltage (control voltage). It is to provide a circuit at a low cost.

請求項１に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（１１）であって、
外部から供給された電源電圧の立ち上がり速度を低く抑える抑制手段（１２）と、
その抑制手段によって立ち上がり速度が抑制された前記電源電圧から前記出力電圧を生成する電圧生成手段（８１〜８５）とを備えたことを技術的特徴とする。 The invention described in claim 1
A power supply circuit (11) for stepping down a power supply voltage (Va) supplied from the outside to a predetermined voltage and outputting the stepped down voltage as an output voltage (Vb),
Suppression means (12) for keeping the rising speed of the power supply voltage supplied from the outside low;
Technical features include voltage generation means (81-85) for generating the output voltage from the power supply voltage whose rising speed is suppressed by the suppression means.

請求項２に記載の発明は、請求項１に記載の電源回路において、前記抑制手段はボルテージフォロアから成ることを技術的特徴とする。   According to a second aspect of the present invention, in the power supply circuit according to the first aspect, the suppression means is a voltage follower.

請求項３に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（２１）であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段（８１〜８５）と、
前記電源電圧が設定電圧（Ｖ１）未満の場合には前記電圧生成手段による前記出力電圧の生成動作を中止させて前記出力電圧を出力させず、前記電源電圧が前記設定電圧以上の場合には前記電圧生成手段から前記出力電圧を出力させる制御手段（２２，２３）とを備えたことを技術的特徴とする。 The invention described in claim 3
A power supply circuit (21) that steps down a power supply voltage (Va) supplied from the outside to a predetermined voltage and outputs the stepped down voltage as an output voltage (Vb).
Voltage generating means (81-85) for generating the output voltage from the power supply voltage;
When the power supply voltage is lower than the set voltage (V1), the output voltage generation by the voltage generating means is stopped and the output voltage is not output. When the power supply voltage is equal to or higher than the set voltage, the output voltage is not output. Technical features include control means (22, 23) for outputting the output voltage from the voltage generating means.

請求項４に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（３１，１０１，１１１，１２１，１３１，１４１，１５１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８１〜８５）と、
前記電圧生成手段（８１〜８５）の動作が不安定な状態の場合には前記電圧生成手段が生成した前記出力電圧（Ｖｂ）を規定電圧（VF，Ｖｚ，２×Ｖｆ）以下に保持させ、前記電圧生成手段の動作が安定な状態の場合には前記電圧生成手段が生成した前記出力電圧を出力させる制御手段（３２〜３４，１０２，１１２，１２２，１３２，１０７，１１３，１１４）とを備えたことを技術的特徴とする。 The invention according to claim 4
A power supply circuit (31, 101, 111, 121, 131, 141, 151) that steps down a power supply voltage (Va) supplied from the outside to a predetermined voltage and outputs the stepped down voltage as an output voltage (Vb). ,
Voltage generating means (81-85) for generating the output voltage (Vb) from the power supply voltage (Va);
When the operation of the voltage generating means (81-85) is unstable, the output voltage (Vb) generated by the voltage generating means is held below a specified voltage (VF, Vz, 2 × Vf), Control means (32 to 34, 102, 112, 122, 132, 107, 113, 114) for outputting the output voltage generated by the voltage generating means when the operation of the voltage generating means is in a stable state; It is a technical feature that it has.

請求項５に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（３１，１０１，１１１，１４１，１５１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８１〜８５）と、
前記電源電圧（Ｖａ）が設定電圧（Ｖ２，Ｖ３，Ｖ４）未満の場合には前記電圧生成手段（８１〜８５）が生成した前記出力電圧（Ｖｂ）を規定電圧（VF，Ｖｚ，２×Ｖｆ）以下に保持させ、前記電源電圧が前記設定電圧以上の場合には前記電圧生成手段が生成した前記出力電圧を出力させる制御手段（３２〜３４，１０２，１１２，１０７，１１３，１１４）とを備えたことを技術的特徴とする。 The invention described in claim 5
A power supply circuit (31, 101, 111, 141, 151) for stepping down a power supply voltage (Va) supplied from the outside to a predetermined voltage and outputting the stepped down voltage as an output voltage (Vb),
Voltage generating means (81-85) for generating the output voltage (Vb) from the power supply voltage (Va);
When the power supply voltage (Va) is less than the set voltage (V2, V3, V4), the output voltage (Vb) generated by the voltage generating means (81-85) is used as a specified voltage (VF, Vz, 2 × Vf). And a control means (32 to 34, 102, 112, 107, 113, 114) for outputting the output voltage generated by the voltage generating means when the power supply voltage is equal to or higher than the set voltage. It is a technical feature that it has.

請求項６に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（３１，１２１，１３１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８１〜８５）と、
前記電源電圧（Ｖａ）の外部からの供給が開始された時点からの経過時間が設定時間（ｔ２，ｔ６）未満の場合には前記電圧生成手段（８１〜８５）が生成した前記出力電圧（Ｖｂ）を規定電圧（VF，Ｖｚ，２×Ｖｆ）以下に保持させ、前記経過時間が設定時間以上の場合には前記電圧生成手段が生成した前記出力電圧（Ｖｂ）を出力させる制御手段（３２〜３４，１２２，１３２）とを備えたことを技術的特徴とする。 The invention described in claim 6
A power supply circuit (31, 121, 131) for stepping down a power supply voltage (Va) supplied from the outside to a predetermined voltage and outputting the stepped down voltage as an output voltage (Vb),
Voltage generating means (81-85) for generating the output voltage (Vb) from the power supply voltage (Va);
The output voltage (Vb) generated by the voltage generator (81-85) when the elapsed time from the start of supply of the power supply voltage (Va) is less than the set time (t2, t6) ) Is maintained below a specified voltage (VF, Vz, 2 × Vf), and when the elapsed time is equal to or longer than a set time, the control means (32 to 32) that outputs the output voltage (Vb) generated by the voltage generation means. 34, 122, 132).

請求項７に記載の発明は、
請求項４〜６のいずれか１項に記載の電源回路において、
前記制御手段（３２〜３４，１１２，１３２，１１３，１１４）は、前記電圧生成手段（８１〜８５）の出力端子（VCLOUT）と電源回路のアースとの間に順方向接続されたダイオード（３４，１１３，１１４）を備え、そのダイオードの順方向電圧（VF，２×Ｖｆ）が前記規定電圧になることを技術的特徴とする。 The invention described in claim 7
In the power supply circuit according to any one of claims 4 to 6,
The control means (32 to 34, 112, 132, 113, 114) includes a diode (34) connected in a forward direction between the output terminal (VCLOUT) of the voltage generation means (81 to 85) and the ground of the power supply circuit. , 113, 114), and the forward voltage (VF, 2 × Vf) of the diode is the specified voltage.

請求項８に記載の発明は、
請求項４〜６のいずれか１項に記載の電源回路において、
前記制御手段（１０２，１２２，１０７）は、前記電圧生成手段（８１〜８５）の出力端子（VCLOUT）と電源回路のアースとの間に逆方向接続されたツェナーダイオード（１０７）を備え、そのツェナーダイオードのツェナー電圧（Ｖｚ）が前記規定電圧になることを技術的特徴とする。 The invention according to claim 8 provides:
In the power supply circuit according to any one of claims 4 to 6,
The control means (102, 122, 107) includes a Zener diode (107) connected in a reverse direction between the output terminal (VCLOUT) of the voltage generation means (81-85) and the ground of the power supply circuit. A technical feature is that the Zener voltage (Vz) of the Zener diode becomes the specified voltage.

請求項９に記載の発明は、
請求項７に記載の電源回路において、
前記電圧生成手段（８１〜８５）および前記制御手段（１１２，１３２，１１３，１１４）は１個の半導体チップ上に集積化され、
前記ダイオード（１１３，１１４）は、前記半導体チップ上にて絶縁体分離された構造であることを技術的特徴とする。 The invention according to claim 9 is:
The power supply circuit according to claim 7,
The voltage generating means (81 to 85) and the control means (112, 132, 113, 114) are integrated on one semiconductor chip,
The diodes (113, 114) are technically characterized by a structure in which an insulator is separated on the semiconductor chip.

請求項１０に記載の発明は、
請求項８に記載の電源回路において、
前記電圧生成手段（８１〜８５）および前記制御手段（１０２，１２２，１０７）は１個の半導体チップ上に集積化され、
前記ツェナーダイオード（１０７）は、前記半導体チップ上にて絶縁体分離された構造であることを技術的特徴とする。 The invention according to claim 10 is:
The power supply circuit according to claim 8, wherein
The voltage generating means (81-85) and the control means (102, 122, 107) are integrated on one semiconductor chip,
The Zener diode (107) is technically characterized by a structure in which an insulator is separated on the semiconductor chip.

請求項１１に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（１６１，１７１，１８１，１９１，２０１，２１１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８１〜８５，１８３，１８５，２０５）と、
前記電圧生成手段（８１〜８５，１８３，１８５，２０５）の動作が不安定な状態の場合には前記電圧生成手段から出力される出力電流を絞って少なくさせ、前記電圧生成手段の動作が安定な状態の場合には前記電圧生成手段の前記出力電流を絞らずに出力させる制御手段（１６２，１６３，１８２，１９２，２０２，２１２）とを備えたことを技術的特徴とする。 The invention according to claim 11
A power supply circuit (161, 171, 181, 191, 201, 211) for stepping down a power supply voltage (Va) supplied from the outside to a predetermined voltage and outputting the stepped down voltage as an output voltage (Vb),
Voltage generating means (81-85, 183, 185, 205) for generating the output voltage (Vb) from the power supply voltage (Va);
When the operation of the voltage generating means (81-85, 183, 185, 205) is in an unstable state, the output current output from the voltage generating means is reduced and reduced so that the operation of the voltage generating means is stable. It is a technical feature that control means (162, 163, 182, 192, 202, 212) for outputting the output current of the voltage generating means without being reduced in the case of a negative state is provided.

請求項１２に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（１６１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８１〜８５）と、
前記電圧生成手段に設けられた出力トランジスタ（８１）と、
前記電源電圧（Ｖａ）が設定電圧（Ｖ３）未満の場合には前記出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を低く抑え、前記電源電圧が前記設定電圧以上の場合には前記出力トランジスタ（８１）の前記入力電圧（ＶG4）の立ち上がり速度を高くさせる制御手段（１６２）とを備えたことを技術的特徴とする。 The invention according to claim 12
A power supply circuit (161) that steps down a power supply voltage (Va) supplied from the outside to a predetermined voltage and outputs the stepped down voltage as an output voltage (Vb),
Voltage generating means (81-85) for generating the output voltage (Vb) from the power supply voltage (Va);
An output transistor (81) provided in the voltage generating means;
When the power supply voltage (Va) is less than the set voltage (V3), the rising speed of the input voltage (VG4) of the output transistor (81) is kept low, and when the power supply voltage is equal to or higher than the set voltage, the output A technical feature is that it comprises control means (162) for increasing the rising speed of the input voltage (VG4) of the transistor (81).

請求項１３に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（１６１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８１〜８５）と、
前記電圧生成手段に設けられた出力トランジスタ（８１）と、
前記電源電圧（Ｖａ）の外部からの供給が開始された時点からの経過時間が設定時間（ｔ４）未満の場合には前記出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を低く抑え、前記経過時間が設定時間以上の場合には前記出力トランジスタ（８１）の前記入力電圧（ＶG4）の立ち上がり速度を高くさせる制御手段とを備えたことを技術的特徴とする。 The invention according to claim 13
A power supply circuit (161) that steps down a power supply voltage (Va) supplied from the outside to a predetermined voltage and outputs the stepped down voltage as an output voltage (Vb),
Voltage generating means (81-85) for generating the output voltage (Vb) from the power supply voltage (Va);
An output transistor (81) provided in the voltage generating means;
If the elapsed time from the start of the supply of the power supply voltage (Va) is less than the set time (t4), the rising speed of the input voltage (VG4) of the output transistor (81) is kept low, And a control means for increasing the rising speed of the input voltage (VG4) of the output transistor (81) when the elapsed time is equal to or longer than a set time.

請求項１４に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（１６１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８１〜８５）と、
前記電圧生成手段に設けられた出力トランジスタ（８１）と、
前記出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を低く抑える制御手段（１６３）とを備えたことを技術的特徴とする。 The invention according to claim 14
A power supply circuit (161) that steps down a power supply voltage (Va) supplied from the outside to a predetermined voltage and outputs the stepped down voltage as an output voltage (Vb),
Voltage generating means (81-85) for generating the output voltage (Vb) from the power supply voltage (Va);
An output transistor (81) provided in the voltage generating means;
It is technically characterized by comprising control means (163) for suppressing the rising speed of the input voltage (VG4) of the output transistor (81).

請求項１５に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（１８１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８２〜８５，１８３，１８５）と、
前記電圧生成手段に設けられた第１出力トランジスタ（１８５）および第２出力トランジスタ（１８３）と、
前記電源電圧（Ｖａ）が設定電圧（Ｖ５）未満の場合には前記第１出力トランジスタ（１８５）のみを動作させ、前記電源電圧が前記設定電圧以上の場合には前記第１出力トランジスタ（１８５）に加えて前記第２出力トランジスタ（１８３）を動作させる制御手段（１８２）とを備えたことを技術的特徴とする。 The invention according to claim 15 is:
A power supply circuit (181) that steps down a power supply voltage (Va) supplied from the outside to a predetermined voltage and outputs the stepped down voltage as an output voltage (Vb),
Voltage generating means (82 to 85, 183, 185) for generating the output voltage (Vb) from the power supply voltage (Va);
A first output transistor (185) and a second output transistor (183) provided in the voltage generating means;
When the power supply voltage (Va) is lower than the set voltage (V5), only the first output transistor (185) is operated. When the power supply voltage is higher than the set voltage, the first output transistor (185) is operated. And a control means (182) for operating the second output transistor (183).

請求項１６に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（１９１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８２〜８５，１８３，１８５）と、
前記電圧生成手段に設けられた第１出力トランジスタ（１８５）および第２出力トランジスタ（１８３）と、
前記電源電圧（Ｖａ）の外部からの供給が開始された時点からの経過時間が設定時間（ｔ８）未満の場合には前記第１出力トランジスタ（１８５）のみを動作させ、前記経過時間が設定時間以上の場合には前記第１出力トランジスタ（１８５）に加えて前記第２出力トランジスタ（１８３）を動作させる制御手段（１９２）とを備えたことを技術的特徴とする。 The invention described in claim 16
A power supply circuit (191) that steps down a power supply voltage (Va) supplied from the outside to a predetermined voltage and outputs the stepped down voltage as an output voltage (Vb),
Voltage generating means (82 to 85, 183, 185) for generating the output voltage (Vb) from the power supply voltage (Va);
A first output transistor (185) and a second output transistor (183) provided in the voltage generating means;
When the elapsed time from the start of supply of the power supply voltage (Va) is less than the set time (t8), only the first output transistor (185) is operated, and the elapsed time is set time. In the above case, the present invention is characterized in that it includes control means (192) for operating the second output transistor (183) in addition to the first output transistor (185).

請求項１７に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（２０１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８２〜８５，２０５）と、
前記電圧生成手段に設けられた出力トランジスタ（２０５）と、その出力トランジスタはゲートが絶縁された絶縁ゲート型トランジスタであることと、
前記電源電圧（Ｖａ）が設定電圧（Ｖ６）未満の場合には前記出力トランジスタ（２０５）の基板電位を前記電源電圧（Ｖａ）未満に制御して前記出力トランジスタ（２０５）の出力電流を絞って少なくさせ、前記電源電圧が前記設定電圧以上の場合には前記出力トランジスタ（２０５）の基板電位を前記電源電圧（Ｖａ）と同じに制御して前記出力トランジスタ（２０５）の出力電流を絞らずに出力させる制御手段（２０２）とを備えたことを技術的特徴とする。 The invention described in claim 17
A power supply circuit (201) that steps down a power supply voltage (Va) supplied from the outside to a predetermined voltage and outputs the stepped down voltage as an output voltage (Vb).
Voltage generating means (82 to 85, 205) for generating the output voltage (Vb) from the power supply voltage (Va);
An output transistor (205) provided in the voltage generating means, and the output transistor is an insulated gate transistor having a gate insulated;
When the power supply voltage (Va) is lower than the set voltage (V6), the substrate potential of the output transistor (205) is controlled to be lower than the power supply voltage (Va) to reduce the output current of the output transistor (205). When the power supply voltage is equal to or higher than the set voltage, the substrate potential of the output transistor (205) is controlled to be the same as the power supply voltage (Va) without reducing the output current of the output transistor (205). It has a technical feature that it includes control means (202) for outputting.

請求項１８に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（２１１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８２〜８５，２０５）と、
前記電圧生成手段に設けられた出力トランジスタ（２０５）と、その出力トランジスタはゲートが絶縁された絶縁ゲート型トランジスタであることと、
前記電源電圧（Ｖａ）の外部からの供給が開始された時点からの経過時間が設定時間（ｔ９）未満の場合には、前記出力トランジスタ（２０５）の基板電位を前記電源電圧（Ｖａ）未満に制御して前記出力トランジスタ（２０５）の出力電流を絞って少なくさせ、前記経過時間が設定時間以上の場合には、前記出力トランジスタ（２０５）の基板電位を前記電源電圧（Ｖａ）と同じに制御して前記出力トランジスタ（２０５）の出力電流を絞らずに出力させる制御手段（２１２）とを備えたことを技術的特徴とする。 The invention described in claim 18
A power supply circuit (211) that steps down a power supply voltage (Va) supplied from the outside to a predetermined voltage and outputs the stepped down voltage as an output voltage (Vb).
Voltage generating means (82 to 85, 205) for generating the output voltage (Vb) from the power supply voltage (Va);
An output transistor (205) provided in the voltage generating means, and the output transistor is an insulated gate transistor having a gate insulated;
When the elapsed time from the start of the supply of the power supply voltage (Va) to the outside is less than the set time (t9), the substrate potential of the output transistor (205) is made less than the power supply voltage (Va). If the output current of the output transistor (205) is reduced and reduced, and the elapsed time is longer than the set time, the substrate potential of the output transistor (205) is controlled to be the same as the power supply voltage (Va). And a control means (212) for outputting the output transistor (205) without reducing the output current.

＜請求項１：第１実施形態に該当（図１，図２参照）＞
抑制手段（オペアンプ１２から成るボルテージフォロア）は、外部から供給された電源電圧（Ｖａ）の立ち上がり速度が速い場合でも、その立ち上がり速度を低く抑えて電圧生成手段（８１〜８５）に供給する。
そして、電圧生成手段は、抑制手段によって立ち上がり速度が抑制された電源電圧（Ｖａ）から出力電圧（Ｖｂ）を生成するため、外部から供給された電源電圧の立ち上がり速度に依存せず、抑制手段にて抑制された電源電圧の立ち上がり速度に依存して動作する。 <Claim 1: Corresponding to the first embodiment (see FIGS. 1 and 2)>
Even when the rising speed of the power supply voltage (Va) supplied from the outside is high, the suppressing means (voltage follower including the operational amplifier 12) supplies the voltage generating means (81 to 85) with the rising speed kept low.
The voltage generating means generates the output voltage (Vb) from the power supply voltage (Va) whose rising speed is suppressed by the suppressing means, and therefore does not depend on the rising speed of the power supply voltage supplied from the outside. The operation depends on the suppressed rising speed of the power supply voltage.

そのため、請求項１の発明によれば、出力電圧（Ｖｂ）が例えば１．５Ｖと低い場合にも、電圧生成手段の制御安定時間（動作安定時間）を十分に確保できるため、出力電圧を安定に生成可能であり、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できる。
そして、請求項１の発明によれば、外部から供給された電源電圧の電源投入時だけでなく、電源電圧の変動時などの過渡状態でも、出力電圧にリンギングやオーバーシュートが生じるおそれは無い。 Therefore, according to the first aspect of the present invention, even when the output voltage (Vb) is as low as 1.5 V, for example, it is possible to secure a sufficient control stabilization time (operation stabilization time) of the voltage generating means, so that the output voltage is It is possible to reliably prevent ringing or overshooting in the output voltage.
According to the first aspect of the present invention, there is no possibility that ringing or overshoot occurs in the output voltage not only when the power supply voltage supplied from the outside is turned on but also in a transient state such as when the power supply voltage fluctuates.

尚、抑制手段が電源電圧の立ち上がり速度を具体的にどのくらい低く抑えるかについては、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。   It should be noted that the suppression means specifically suppresses the rising speed of the power supply voltage to an experimentally optimal value by cut-and-try so as to reliably prevent the output voltage from ringing or overshooting. Find and set.

また、請求項１の発明のように抑制手段を電源回路の内部に設けた場合、電源回路を１個の半導体チップ上に集積化したとしても当該半導体チップの外形寸法はほとんど変わらず、電源回路の製造コストもほとんど増大しない。
従って、請求項１の発明によれば、出力電圧にリンギングやオーバーシュートが発生するのを防止して安定化することが可能な電源回路（１１）を低コストに提供できる。 Further, when the suppression means is provided in the power supply circuit as in the first aspect of the invention, even if the power supply circuit is integrated on one semiconductor chip, the external dimensions of the semiconductor chip hardly change, and the power supply circuit The manufacturing cost of the product hardly increases.
Therefore, according to the first aspect of the present invention, it is possible to provide the power supply circuit (11) capable of preventing and stabilizing the output voltage from ringing and overshoot at a low cost.

＜請求項２：第１実施形態に該当＞
請求項２の発明では、抑制手段を簡単な構成のボルテージフォロアによって具体化するため、請求項１の発明を容易に実施できる。 <Claim 2: Corresponds to the first embodiment>
In the invention of claim 2, since the suppression means is embodied by a voltage follower having a simple configuration, the invention of claim 1 can be easily implemented.

＜請求項３：第２実施形態に該当（図３，図４参照）＞
請求項３の制御手段（２２，２３）は、電源電圧（Ｖａ）が設定電圧（Ｖ１）未満の場合には電圧生成手段（８１〜８５）による出力電圧（Ｖａ）の生成動作を中止させて出力電圧を出力させず、電源電圧が設定電圧以上の場合には電圧生成手段が生成した出力電圧を出力させる。 <Claim 3: Corresponds to the second embodiment (see FIGS. 3 and 4)>
The control means (22, 23) of claim 3 stops the operation of generating the output voltage (Va) by the voltage generation means (81-85) when the power supply voltage (Va) is less than the set voltage (V1). When the output voltage is not output and the power supply voltage is equal to or higher than the set voltage, the output voltage generated by the voltage generating means is output.

従って、請求項３の発明によれば、請求項１の発明と同様の効果が得られる。
尚、設定電圧（Ｖ１）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。 Therefore, according to the invention of claim 3, the same effect as that of the invention of claim 1 can be obtained.
The specific value of the set voltage (V1) may be set by experimentally finding an optimum value by cut-and-try so as to surely prevent the output voltage from ringing or overshooting.

＜請求項４：第３〜第１０実施形態に該当（図５〜図１８参照）＞
請求項４の制御手段（３２〜３４，１０２，１１２，１２２，１３２，１０７，１１３，１１４）は、電圧生成手段（８１〜８５）の動作が不安定な状態の場合には電圧生成手段が生成した出力電圧（Ｖｂ）を規定電圧（VF，Ｖｚ，２×Ｖｆ）以下に保持させ、電圧生成手段の動作が安定な状態の場合には電圧生成手段が生成した出力電圧を出力させる。
従って、請求項４の発明によれば、請求項１の発明と同様の効果が得られる。 <Claim 4: Corresponds to third to tenth embodiments (see FIGS. 5 to 18)>
The control means (32 to 34, 102, 112, 122, 132, 107, 113, 114) of claim 4 is configured such that the voltage generating means is operated when the operation of the voltage generating means (81 to 85) is unstable. The generated output voltage (Vb) is held below a specified voltage (VF, Vz, 2 × Vf), and when the operation of the voltage generating means is stable, the output voltage generated by the voltage generating means is output.
Therefore, according to the invention of claim 4, the same effect as that of the invention of claim 1 can be obtained.

＜請求項５：第３，第５，第６，第９，第１０実施形態に該当（図５〜図１１，図１５〜図１８参照）＞
請求項５の制御手段（３２〜３４，１０２，１１２，１０７，１１３，１１４）は、電源電圧（Ｖａ）が設定電圧（Ｖ２，Ｖ３，Ｖ４）未満の場合には電圧生成手段（８１〜８５）が生成した出力電圧（Ｖｂ）を規定電圧（VF，Ｖｚ，２×Ｖｆ）以下に保持させ、電源電圧が設定電圧以上の場合には電圧生成手段が生成した出力電圧を出力させる。 <Claim 5: Corresponds to the third, fifth, sixth, ninth and tenth embodiments (see FIGS. 5 to 11 and FIGS. 15 to 18)>
The control means (32 to 34, 102, 112, 107, 113, 114) according to claim 5 is configured such that when the power supply voltage (Va) is less than the set voltage (V2, V3, V4), the voltage generating means (81 to 85). The output voltage (Vb) generated by) is held below the specified voltage (VF, Vz, 2 × Vf), and when the power supply voltage is higher than the set voltage, the output voltage generated by the voltage generating means is output.

従って、請求項５の発明によれば、請求項４の発明と同様の作用・効果が得られる。
尚、設定電圧（Ｖ２，Ｖ３，Ｖ４）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。 Therefore, according to the invention of claim 5, the same operation and effect as the invention of claim 4 can be obtained.
The specific value of the set voltage (V2, V3, V4) should be set by experimentally finding the optimum value by cut-and-try so that the output voltage can be reliably prevented from ringing or overshoot. That's fine.

＜請求項６：第４，第７，第８実施形態に該当（図５，図６，図１２〜図１４参照）＞
請求項５の制御手段（３２〜３４，１２２，１３２）は、外部からの電源電圧（Ｖａ）の供給が開始された時点からの経過時間が設定時間（ｔ２，ｔ６）未満の場合には電圧生成手段（８１〜８５）が生成した出力電圧（Ｖｂ）を規定電圧（VF，Ｖｚ，２×Ｖｆ）以下に保持させ、前記経過時間が設定時間以上の場合には電圧生成手段が生成した出力電圧を出力させる <Claim 6: Corresponding to Fourth, Seventh, and Eighth Embodiments (see FIGS. 5, 6, and 12 to 14)>
The control means (32 to 34, 122, 132) according to claim 5 is configured to provide a voltage when the elapsed time from the start of the supply of the external power supply voltage (Va) is less than the set time (t2, t6). The output voltage (Vb) generated by the generation means (81-85) is held below the specified voltage (VF, Vz, 2 × Vf), and the output generated by the voltage generation means when the elapsed time is equal to or longer than the set time. Output voltage

従って、請求項６の発明によれば、請求項５の発明と同様の効果が得られる。
尚、設定時間（ｔ２，ｔ６）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。 Therefore, according to the invention of claim 6, the same effect as that of the invention of claim 5 can be obtained.
It should be noted that the specific value of the set time (t2, t6) may be set by experimentally finding the optimum value by cut-and-try so as to reliably prevent the output voltage from causing ringing or overshoot. .

＜請求項７：第３，第４，第６，第８，第１０実施形態に該当（図５，図１１，図１４，図１８参照）＞
請求項７の制御手段（３２〜３４，１１２，１３２，１１３，１１４）は、電圧生成手段（８１〜８５）の出力端子（VCLOUT）と電源回路のアースとの間に順方向接続されたダイオード（３４，１１３，１１４）を備える。
そして、ダイオード（３４，１１３，１１４）の順方向電圧が規定電圧（VF，２×Ｖｆ）になる。
従って、請求項７の発明によれば、規定電圧をダイオードによって簡単に生成可能であるため、請求項４〜６の発明を容易に実施できる。 <Claim 7: Corresponds to the third, fourth, sixth, eighth, and tenth embodiments (see FIGS. 5, 11, 14, and 18)>
The control means (32-34, 112, 132, 113, 114) according to claim 7 is a diode connected in the forward direction between the output terminal (VCLOUT) of the voltage generation means (81-85) and the ground of the power supply circuit. (34, 113, 114).
The forward voltage of the diode (34, 113, 114) becomes the specified voltage (VF, 2 × Vf).
Therefore, according to the invention of claim 7, since the specified voltage can be easily generated by the diode, the inventions of claims 4 to 6 can be easily implemented.

＜請求項８：第５，第７，第９実施形態に該当（図７，図１２，図１５参照）＞
請求項８の制御手段（１０２，１２２，１０７）は、電圧生成手段（８１〜８５）の出力端子（VCLOUT）と電源回路のアースとの間に逆方向接続されたツェナーダイオード（１０７）を備える。
そして、ツェナーダイオードのツェナー電圧（Ｖｚ）が規定電圧になる。
従って、請求項８の発明によれば、規定電圧をツェナーダイオードによって簡単に生成可能であるため、請求項４〜６の発明を容易に実施できる。 <Claim 8: Corresponds to the fifth, seventh, and ninth embodiments (see FIGS. 7, 12, and 15)>
The control means (102, 122, 107) according to claim 8 comprises a Zener diode (107) connected in a reverse direction between the output terminal (VCLOUT) of the voltage generating means (81-85) and the ground of the power supply circuit. .
Then, the Zener voltage (Vz) of the Zener diode becomes the specified voltage.
Therefore, according to the invention of claim 8, the specified voltage can be easily generated by the Zener diode, and therefore the inventions of claims 4 to 6 can be easily implemented.

＜請求項９：第６，第８，第１０実施形態に該当（図５，図１１，図１４，図１８参照）＞
請求項９の電圧生成手段（８１〜８５）および制御手段（１１２，１３２，１１３，１１４）は１個の半導体チップ上に集積化され、ダイオード（１１３，１１４）は半導体チップ上にて絶縁体分離された構造である。 <Claim 9: Corresponds to sixth, eighth, and tenth embodiments (see FIGS. 5, 11, 14, and 18)>
The voltage generating means (81 to 85) and the control means (112, 132, 113, 114) according to claim 9 are integrated on one semiconductor chip, and the diode (113, 114) is an insulator on the semiconductor chip. It is an isolated structure.

従って、請求項９の発明によれば、電圧生成手段および制御手段を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成可能であるため、電源回路を小型化できると共に低コストに提供できる。
そして、請求項９の発明によれば、ダイオードのリーク電流を抑制できるため、順方向電圧（２×Ｖｆ）の設定精度を向上させることが可能になり、請求項７の発明の作用・効果が更に確実に得られる。
尚、ダイオードを絶縁体分離された構造にするには、例えば、トレンチ分離構造、ＳＯＩ分離構造、ＬＯＣＯＳ分離構造などを用いればよい。 Therefore, according to the ninth aspect of the present invention, since the voltage generation means and the control means can be configured by a monolithic IC integrated on one semiconductor chip, the power supply circuit can be reduced in size and can be provided at low cost. .
According to the ninth aspect of the invention, since the leakage current of the diode can be suppressed, the setting accuracy of the forward voltage (2 × Vf) can be improved. More reliably.
For example, a trench isolation structure, an SOI isolation structure, a LOCOS isolation structure, or the like may be used in order to make the diode isolated from the insulator.

＜請求項１０：第５，第７，第９実施形態に該当（図７，図１２，図１５参照）＞
請求項１０の電圧生成手段（８１〜８５）および制御手段（１０２，１２２，１０７）は１個の半導体チップ上に集積化され、ツェナーダイオード（１０７）は半導体チップ上にて絶縁体分離された構造である。 <Claim 10: Corresponds to the fifth, seventh, and ninth embodiments (see FIGS. 7, 12, and 15)>
The voltage generation means (81-85) and the control means (102, 122, 107) according to claim 10 are integrated on one semiconductor chip, and the Zener diode (107) is isolated on the semiconductor chip. It is a structure.

従って、請求項１０の発明によれば、電圧生成手段および制御手段を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成可能であるため、電源回路を小型化できると共に低コストに提供できる。
そして、請求項１０の発明によれば、ツェナーダイオードのリーク電流を抑制できるため、ツェナー電圧（Ｖｚ）の設定精度を向上させることが可能になり、請求項８の発明の作用・効果が更に確実に得られる。
尚、ツェナーダイオードを絶縁体分離された構造にするには、例えば、トレンチ分離構造、ＳＯＩ分離構造、ＬＯＣＯＳ分離構造などを用いればよい。 Therefore, according to the invention of claim 10, since the voltage generation means and the control means can be constituted by a monolithic IC integrated on one semiconductor chip, the power supply circuit can be miniaturized and provided at low cost. .
According to the invention of claim 10, since the leakage current of the Zener diode can be suppressed, it is possible to improve the setting accuracy of the Zener voltage (Vz), and the operation and effect of the invention of Claim 8 are further ensured. Is obtained.
For example, a trench isolation structure, an SOI isolation structure, a LOCOS isolation structure, or the like may be used to make the Zener diode in an insulator-isolated structure.

＜請求項１１：第１１〜第１６実施形態に該当（図１９〜図２８参照）＞
請求項１１の制御手段（１６２，１６３，１８２，１９２，２０２，２１２）は、電圧生成手段（８１〜８５，１８３，１８５，２０５）の動作が不安定な状態の場合には電圧生成手段から出力される出力電流を絞って少なくさせ、電圧生成手段の動作が安定な状態の場合には電圧生成手段の出力電流を絞らずに出力させる。
従って、請求項１１の発明によれば、請求項１の発明と同様の効果が得られる。 <Claim 11: Corresponds to the 11th to 16th embodiments (see FIGS. 19 to 28)>
The control means (162, 163, 182, 192, 202, 212) according to claim 11 is configured so that the voltage generation means (81-85, 183, 185, 205) is operated by the voltage generation means when the operation of the voltage generation means (81-85, 183, 185, 205) is unstable. The output current to be output is reduced and reduced, and when the operation of the voltage generation means is stable, the output current of the voltage generation means is output without being reduced.
Therefore, according to the invention of claim 11, the same effect as that of the invention of claim 1 can be obtained.

＜請求項１２：第１１実施形態に該当（図１９，図２０参照）＞
請求項１２の電圧生成手段（８１〜８５）には、出力トランジスタ（８１）が設けられている。
請求項１２の制御手段（１６２）は、電源電圧（Ｖａ）が設定電圧（Ｖ３）未満の場合には出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を低く抑え、電源電圧が設定電圧以上の場合には出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を高くさせる。 <Claim 12: Corresponds to the eleventh embodiment (see FIGS. 19 and 20)>
The voltage generation means (81-85) according to claim 12 is provided with an output transistor (81).
The control means (162) of claim 12 suppresses the rising speed of the input voltage (VG4) of the output transistor (81) when the power supply voltage (Va) is less than the set voltage (V3), and the power supply voltage is set to the set voltage. In the above case, the rising speed of the input voltage (VG4) of the output transistor (81) is increased.

従って、請求項１２の発明によれば、請求項１１の発明と同様の作用・効果が得られる。
尚、設定電圧（Ｖ３）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
そして、請求項１２の発明では、電源電圧が設定電圧以上になると、出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を高くさせるため、電圧生成手段（８１〜８５）の動作に応答遅れが生じることはない。 Therefore, according to the twelfth aspect of the invention, the same operation and effect as the eleventh aspect of the invention can be obtained.
It should be noted that the specific value of the set voltage (V3) may be set by experimentally finding an optimum value by cut-and-try so as to reliably prevent the output voltage from ringing or overshooting.
In the twelfth aspect of the invention, when the power supply voltage becomes equal to or higher than the set voltage, a response delay occurs in the operation of the voltage generating means (81 to 85) in order to increase the rising speed of the input voltage (VG4) of the output transistor (81). Will not occur.

＜請求項１３：別の実施形態の［９］に該当（図１９，図２０参照）＞
請求項１３の電圧生成手段（８１〜８５）には、出力トランジスタ（８１）が設けられている。
請求項１３の制御手段は、電源電圧（Ｖａ）の外部からの供給が開始された時点からの経過時間が設定時間（ｔ４）未満の場合には出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を低く抑え、前記経過時間が設定時間以上の場合には出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を高くさせる。 <Claim 13: Corresponds to [9] of another embodiment (see FIGS. 19 and 20)>
The voltage generating means (81 to 85) according to claim 13 is provided with an output transistor (81).
The control means of the thirteenth aspect of the present invention provides that the input voltage (VG4) of the output transistor (81) when the elapsed time from the start of the supply of the power supply voltage (Va) is less than the set time (t4). The rising speed is kept low, and when the elapsed time is equal to or longer than the set time, the rising speed of the input voltage (VG4) of the output transistor (81) is increased.

従って、請求項１３の発明によれば、請求項１２の発明と同様の効果が得られる。
尚、設定時間（ｔ４）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
そして、請求項１３の発明では、前記経過時間が設定時間以上になると、出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を高くさせるため、電圧生成手段（８１〜８５）の動作に応答遅れが生じることはない。 Therefore, according to the invention of claim 13, the same effect as that of the invention of claim 12 can be obtained.
It should be noted that the specific value of the set time (t4) may be set by experimentally finding an optimum value by cut-and-try so as to reliably prevent the output voltage from ringing or overshooting.
In the thirteenth aspect of the invention, when the elapsed time exceeds the set time, the rising speed of the input voltage (VG4) of the output transistor (81) is increased to respond to the operation of the voltage generating means (81-85). There is no delay.

＜請求項１４：第１２実施形態に該当（図２１，図２２参照）＞
請求項１４の電圧生成手段（８１〜８５）には、出力トランジスタ（８１）が設けられている。
請求項１４の制御手段（１６３）は、出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を低く抑える。 <Claim 14: Corresponds to the twelfth embodiment (see FIGS. 21 and 22)>
The voltage generation means (81-85) according to claim 14 is provided with an output transistor (81).
The control means (163) of claim 14 keeps the rising speed of the input voltage (VG4) of the output transistor (81) low.

従って、請求項１４の発明によれば、請求項１２の発明と同様の効果が得られる。
ところで、請求項１４の発明では、出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度が常に低く抑えられるため、出力電圧（Ｖｂ）が定常電圧に達して定常状態になった後に電源電圧（Ｖａ）が変動すると、電圧生成手段（８１〜８５）の動作に応答遅れが生じるおそれがある。
しかし、電源電圧（Ｖａ）がほとんど変動しない場合には、出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度が常に低く抑えられたとしても、電圧生成手段（８１〜８５）の動作に応答遅れが生じるおそれが無いため、請求項１４の発明でも実用上十分な性能が得られる。 Therefore, according to the fourteenth aspect of the invention, the same effect as that of the twelfth aspect of the invention can be obtained.
In the invention of claim 14, since the rising speed of the input voltage (VG4) of the output transistor (81) is always kept low, the output voltage (Vb) reaches the steady voltage and becomes the steady state after the supply voltage (Vb) is reached. When Va) fluctuates, there is a possibility that a response delay occurs in the operation of the voltage generating means (81 to 85).
However, when the power supply voltage (Va) hardly fluctuates, even if the rising speed of the input voltage (VG4) of the output transistor (81) is always kept low, it responds to the operation of the voltage generating means (81-85). Since there is no possibility of delay, the invention of claim 14 can provide practically sufficient performance.

＜請求項１５：第１３実施形態に該当（図２３，図２４参照）＞
請求項１５の電圧生成手段（８２〜８５，１８３，１８５）には、第１出力トランジスタ（１８５）および第２出力トランジスタ（１８３）が設けられている。
請求項１５の制御手段（１８２）は、電源電圧（Ｖａ）が設定電圧（Ｖ５）未満の場合には第１出力トランジスタ（１８５）のみを動作させ、電源電圧が設定電圧以上の場合には第１出力トランジスタ（１８５）に加えて第２出力トランジスタ（１８３）を動作させる。 <Claim 15: Corresponds to the thirteenth embodiment (see FIGS. 23 and 24)>
The voltage generation means (82 to 85, 183, 185) according to claim 15 is provided with a first output transistor (185) and a second output transistor (183).
The control means (182) of the fifteenth aspect operates only the first output transistor (185) when the power supply voltage (Va) is lower than the set voltage (V5), and operates when the power supply voltage is higher than the set voltage. In addition to the one output transistor (185), the second output transistor (183) is operated.

従って、請求項１５の発明によれば、請求項１１の発明と同様の作用・効果が得られる。
尚、設定電圧（Ｖ５）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。 Therefore, according to the invention of claim 15, the same operation and effect as those of the invention of claim 11 can be obtained.
It should be noted that the specific value of the set voltage (V5) may be set by experimentally finding the optimum value by cut-and-try so as to reliably prevent the output voltage from ringing or overshooting.

＜請求項１６：第１４実施形態に該当（図２４，図２５参照）＞
請求項１５の電圧生成手段（８２〜８５，１８３，１８５）には、第１出力トランジスタ（１８５）および第２出力トランジスタ（１８３）が設けられている。
請求項１５の制御手段（１９２）は、電源電圧（Ｖａ）の外部からの供給が開始された時点からの経過時間が設定時間（ｔ８）未満の場合には第１出力トランジスタ（１８５）のみを動作させ、前記経過時間が設定時間以上の場合には第１出力トランジスタ（１８５）に加えて第２出力トランジスタ（１８３）を動作させる。 <Claim 16: Corresponds to the 14th embodiment (see FIGS. 24 and 25)>
The voltage generation means (82 to 85, 183, 185) according to claim 15 is provided with a first output transistor (185) and a second output transistor (183).
The control means (192) of the fifteenth aspect controls only the first output transistor (185) when the elapsed time from the start of the supply of the power supply voltage (Va) is less than the set time (t 8). When the elapsed time is equal to or longer than the set time, the second output transistor (183) is operated in addition to the first output transistor (185).

従って、請求項１６の発明によれば、請求項１５の発明と同様の効果が得られる。
尚、設定時間（ｔ８）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。 Therefore, according to the invention of claim 16, the same effect as that of the invention of claim 15 can be obtained.
It should be noted that the specific value of the set time (t8) may be set by experimentally finding the optimum value by cut-and-try so as to reliably prevent the output voltage from ringing or overshooting.

＜請求項１７：第１５実施形態に該当（図２６，図２７参照）＞
請求項１７の電圧生成手段（８２〜８５，２０５）には、ゲートが絶縁された絶縁ゲート型トランジスタである出力トランジスタ（２０５）が設けられている。
請求項１７の制御手段（２０２）は、電源電圧（Ｖａ）が設定電圧（Ｖ６）未満の場合には出力トランジスタ（２０５）の基板電位を電源電圧（Ｖａ）未満に制御して出力トランジスタ（２０５）の出力電流を絞って少なくさせ、電源電圧が設定電圧以上の場合には出力トランジスタ（２０５）の基板電位を電源電圧（Ｖａ）と同じに制御して出力トランジスタ（２０５）の出力電流を絞らずに出力させる。 <Claim 17: Corresponding to the fifteenth embodiment (see FIGS. 26 and 27)>
The voltage generation means (82 to 85, 205) according to claim 17 is provided with an output transistor (205), which is an insulated gate transistor with an insulated gate.
The control means (202) of claim 17 controls the substrate potential of the output transistor (205) to be less than the power supply voltage (Va) when the power supply voltage (Va) is less than the set voltage (V6). ), The output current of the output transistor (205) is reduced by controlling the substrate potential of the output transistor (205) to be the same as the power supply voltage (Va). Without output.

従って、請求項１７の発明によれば、請求項１１の発明と同様の作用・効果が得られる。
尚、設定電圧（Ｖ６）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。 Therefore, according to the seventeenth aspect, the same operation and effect as the eleventh aspect can be obtained.
The specific value of the set voltage (V6) may be set by experimentally finding an optimum value by cut-and-try so as to reliably prevent the output voltage from ringing or overshooting.

＜請求項１８：第１５実施形態に該当（図２７，図２８参照）＞
請求項１８の電圧生成手段（８２〜８５，２０５）には、ゲートが絶縁された絶縁ゲート型トランジスタである出力トランジスタ（２０５）が設けられている。
請求項１８の制御手段（２１２）は、電源電圧（Ｖａ）の外部からの供給が開始された時点からの経過時間が設定時間（ｔ９）未満の場合には、出力トランジスタ（２０５）の基板電位を電源電圧（Ｖａ）未満に制御して出力トランジスタ（２０５）の出力電流を絞って少なくさせ、前記経過時間が設定時間以上の場合には、出力トランジスタ（２０５）の基板電位を電源電圧（Ｖａ）と同じに制御して出力トランジスタ（２０５）の出力電流を絞らずに出力させる。 <Claim 18: Corresponds to the fifteenth embodiment (see FIGS. 27 and 28)>
The voltage generation means (82 to 85, 205) according to claim 18 is provided with an output transistor (205) which is an insulated gate transistor having an insulated gate.
The control means (212) according to claim 18, wherein when the elapsed time from the start of supply of the power supply voltage (Va) is less than the set time (t9), the substrate potential of the output transistor (205) Is controlled to be less than the power supply voltage (Va) to reduce the output current of the output transistor (205), and when the elapsed time is longer than the set time, the substrate potential of the output transistor (205) is set to the power supply voltage (Va). ), The output current of the output transistor (205) is output without being reduced.

従って、請求項１８の発明によれば、請求項１７の発明と同様の効果が得られる。
尚、設定時間（ｔ９）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。 Therefore, according to the eighteenth aspect, the same effect as that of the seventeenth aspect can be obtained.
Note that the specific value of the set time (t9) may be set by experimentally finding the optimum value by cut-and-try so as to reliably prevent the occurrence of ringing or overshoot in the output voltage.

＜用語の説明＞
上術した［課題を解決するための手段］［発明の効果］に記載した（ ）内の符号等は、上述した［背景技術］と後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号等に対応したものである。
そして、［課題を解決するための手段］［発明の効果］に記載した構成部材・構成要素と、［発明を実施するための最良の形態］に記載した構成部材・構成要素との対応関係は以下のようになっている。
「電源回路」は、内部電源回路１１，２１，３１，１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１，１８１，１９１，２０１，２１１に該当する。
「電源電圧」は、降圧電圧Ｖａに該当する。
「出力電圧」は、制御電圧Ｖｂに該当する。
「抑制手段」は、オペアンプ１２から成るボルテージフォロアに該当する。
「電圧生成手段」は、出力トランジスタ８１，１８３，１８５，２０５、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、非反転増幅回路８５に該当する。
請求項３の「制御手段」は、パワーオンリセット回路２２およびトランジスタ２３に該当する。
請求項４の「制御手段」は、スイッチ制御回路３２、スイッチ３３、ダイオード３４、クランプ回路１０２，１１２，１２２，１３２、ツェナーダイオード１０７、ダイオード１１３，１１４に該当する。
請求項５の「制御手段」は、スイッチ制御回路３２、スイッチ３３、ダイオード３４、クランプ回路１０２，１１２、ツェナーダイオード１０７、ダイオード１１３，１１４に該当する。
請求項６の「制御手段」は、スイッチ制御回路３２、スイッチ３３、ダイオード３４、クランプ回路１２２，１３２に該当する。
請求項１１の「制御手段」は、電圧制御回路１６２、ローパスフィルタ１６３、電流制御回路１８２，１９２，２０２，２１２に該当する。
請求項１２の「制御手段」は、電圧制御回路１６２に該当する。
請求項１４の「制御手段」は、ローパスフィルタ１６３に該当する。
請求項１５の「制御手段」は、電流制御回路１８２に該当する。
請求項１６の「制御手段」は、電流制御回路１９２に該当する。
請求項１７の「制御手段」は、電流制御回路２０２に該当する。
請求項１８の「制御手段」は、電流制御回路２１２に該当する。
「電源電圧の外部からの供給が開始された時点」は、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）に該当する。
「規定電圧」は、ダイオード３４の順方向電圧VF、ツェナーダイオード１０７のツェナー電圧Ｖｚ、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆに該当する。 <Explanation of terms>
Reference numerals in parentheses described in [Means for Solving Problems] and [Effects of the Invention] described above are described in [Background Art] described above and [Best Mode for Carrying Out the Invention] described later. This corresponds to the reference numerals of the constituent members and constituent elements.
The correspondence between the constituent members and constituent elements described in [Means for Solving the Problems] and [Effects of the Invention] and the constituent members and constituent elements described in [Best Mode for Carrying Out the Invention] is as follows: It is as follows.
The “power supply circuit” corresponds to the internal power supply circuits 11, 21, 31, 101, 111, 121, 131, 141, 151, 161, 171, 181, 191, 201, 211.
“Power supply voltage” corresponds to the step-down voltage Va.
“Output voltage” corresponds to the control voltage Vb.
The “suppression unit” corresponds to a voltage follower including the operational amplifier 12.
The “voltage generating means” corresponds to the output transistors 81, 183, 185, 205, the resistance voltage dividing circuit 82, the reference voltage generating circuit 83, the operational amplifier 84, and the non-inverting amplifier circuit 85.
The “control unit” of claim 3 corresponds to the power-on reset circuit 22 and the transistor 23.
The “control means” in claim 4 corresponds to the switch control circuit 32, the switch 33, the diode 34, the clamp circuits 102, 112, 122, 132, the Zener diode 107, and the diodes 113, 114.
The “control means” in claim 5 corresponds to the switch control circuit 32, the switch 33, the diode 34, the clamp circuits 102 and 112, the Zener diode 107, and the diodes 113 and 114.
The “control means” in claim 6 corresponds to the switch control circuit 32, the switch 33, the diode 34, and the clamp circuits 122 and 132.
The “control means” in claim 11 corresponds to the voltage control circuit 162, the low pass filter 163, and the current control circuits 182, 192, 202, and 212.
The “control means” in claim 12 corresponds to the voltage control circuit 162.
The “control means” in claim 14 corresponds to the low-pass filter 163.
The “control means” in claim 15 corresponds to the current control circuit 182.
The “control means” in claim 16 corresponds to the current control circuit 192.
The “control means” in claim 17 corresponds to the current control circuit 202.
The “control unit” in claim 18 corresponds to the current control circuit 212.
The “time when supply of the power supply voltage from the outside is started” corresponds to the time when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on).
The “specified voltage” corresponds to the total voltage 2 × Vf of the forward voltage VF of the diode 34, the Zener voltage Vz of the Zener diode 107, and the forward voltage Vf of the diodes 113 and 114.

以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、図４２に示した従来技術と同一の構成部材および構成要素については符号を等しくして説明を省略してある。また、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。   Hereinafter, embodiments embodying the present invention will be described with reference to the drawings. In each embodiment, the same components and components as those in the prior art shown in FIG. 42 are denoted by the same reference numerals and description thereof is omitted. Further, in each embodiment, the same constituent members and constituent elements are denoted by the same reference numerals, and duplicate descriptions are omitted for portions having the same contents.

＜第１実施形態＞
図１は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１実施形態の内部電源回路１１の概略構成を示すブロック回路図である。 <First Embodiment>
FIG. 1 is a block circuit diagram showing a schematic configuration of an internal power supply circuit 11 according to the first embodiment built in a microcomputer 70 mounted on an electronic control device of an automobile.

マイクロコンピュータ７０には、内部電源回路１１および低電圧系回路７２が内蔵され、各端子VDD，VCLOUT，VCLが設けられている。
マイクロコンピュータ７０の外部には、車載バッテリ７３、外部電源回路７４、イグニッションスイッチIG、電源平滑用コンデンサCLが設けられている。 The microcomputer 70 incorporates an internal power supply circuit 11 and a low voltage system circuit 72, and is provided with terminals VDD, VCLOUT, and VCL.
On the outside of the microcomputer 70, an in-vehicle battery 73, an external power supply circuit 74, an ignition switch IG, and a power supply smoothing capacitor CL are provided.

内部電源回路１１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４，１２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａ（＝５Ｖ）を、低電圧系回路７２の駆動に要する制御電圧Ｖｂ（＝１．５Ｖ）まで降圧して出力する。   The internal power supply circuit 11 includes an output transistor 81, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, and operational amplifiers 84 and 12, and a step-down voltage Va (= 5 V) of the external power supply circuit 74 supplied from the terminal VDD. The voltage is stepped down to a control voltage Vb (= 1.5 V) required for driving the low voltage system circuit 72 and output.

第１実施形態の内部電源回路１１において、従来技術の内部電源回路７１と異なるのは、以下の点だけである。   The internal power supply circuit 11 of the first embodiment is different from the internal power supply circuit 71 of the prior art only in the following points.

［１−１］ボルテージフォロア（スルーレート調整用増幅器）を構成するオペアンプ１２は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａ（＝５Ｖ）を電源電圧として単電源動作を行い、その非反転入力端子には外部電源回路７４の降圧電圧Ｖａが入力され、その反転入力端子は出力端子に接続され、その出力端子からは出力電圧Ｖｃ（＝５Ｖ）が出力される。
尚、オペアンプ１２を構成するトランジスタ（図示略）は、ＭＯＳトランジスタによって形成されている。 [1-1] The operational amplifier 12 constituting the voltage follower (slew rate adjusting amplifier) performs a single power supply operation using the step-down voltage Va (= 5V) of the external power supply circuit 74 supplied from the terminal VDD as a power supply voltage. The non-inverting input terminal receives the step-down voltage Va of the external power supply circuit 74, the inverting input terminal is connected to the output terminal, and the output voltage Vc (= 5V) is output from the output terminal.
A transistor (not shown) constituting the operational amplifier 12 is formed by a MOS transistor.

［１−２］基準電圧生成回路８３は、オペアンプ１２から成るボルテージフォロアから供給された出力電圧Ｖｃから一定電圧である基準電圧INP（＝約１．３５Ｖ）を生成して出力する。
［１−３］オペアンプ８４は、オペアンプ１２から成るボルテージフォロアから供給された出力電圧Ｖｃを電源電圧として単電源動作を行う。 [1-2] The reference voltage generation circuit 83 generates and outputs a reference voltage INP (= about 1.35 V), which is a constant voltage, from the output voltage Vc supplied from the voltage follower composed of the operational amplifier 12.
[1-3] The operational amplifier 84 performs a single power supply operation using the output voltage Vc supplied from the voltage follower including the operational amplifier 12 as a power supply voltage.

図２は、図１に示す第１実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。   FIG. 2 shows the time displacement of the step-down voltage Va, control voltage Vb, and reference voltage INP of the microcomputer 70 of the first embodiment shown in FIG. 1 from when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on). FIG.

従来技術と同様に、イグニッションスイッチIGがオンされると同時に、そのイグニッションスイッチIGを介して車載バッテリ７３のバッテリ電圧が外部電源回路７４に印加されて電源投入され、外部電源回路７４が動作して降圧電圧Ｖａを生成する。
このとき、外部電源回路７４の起動特性により、降圧電圧Ｖａは外部電源回路７４の電源投入時からの時間経過に従って略直線的に増大し、外部電源回路７４の動作が安定した時点で、降圧電圧Ｖａは定常電圧（＝５Ｖ）に達して定常状態になる。 Similar to the prior art, at the same time as the ignition switch IG is turned on, the battery voltage of the vehicle-mounted battery 73 is applied to the external power supply circuit 74 via the ignition switch IG, the power is turned on, and the external power supply circuit 74 operates. A step-down voltage Va is generated.
At this time, due to the startup characteristics of the external power supply circuit 74, the step-down voltage Va increases substantially linearly as time elapses from when the external power supply circuit 74 is turned on, and when the operation of the external power supply circuit 74 becomes stable, the step-down voltage Va Va reaches a steady voltage (= 5V) and enters a steady state.

そして、オペアンプ１２から成るボルテージフォロアは、外部電源回路７４の降圧電圧Ｖａから出力電圧Ｖｃを生成する。
ここで、ボルテージフォロアのスルーレート（出力電圧Ｖｃの時間当たりの電圧変化量）を適宜調整して十分に小さくすることにより、降圧電圧Ｖａの立ち上がり速度に対して出力電圧Ｖｃの立ち上がり速度が低く抑えられて十分に遅くなるように設定しておく。 The voltage follower composed of the operational amplifier 12 generates the output voltage Vc from the step-down voltage Va of the external power supply circuit 74.
Here, by appropriately adjusting the slew rate of the voltage follower (the amount of change in voltage of the output voltage Vc per time) and making it sufficiently small, the rising speed of the output voltage Vc can be kept lower than the rising speed of the step-down voltage Va. And set it to be slow enough.

また、基準電圧生成回路８３は、オペアンプ１２から成るボルテージフォロアの出力電圧Ｖｃから基準電圧INPを生成する。
そのため、基準電圧INPは出力電圧Ｖｃに追従して増大するが、基準電圧生成回路８３の起動特性により、基準電圧INPの立ち上がり速度は出力電圧Ｖｃの立ち上がり速度よりも遅くなり、外部電源回路７４および基準電圧生成回路８３の両方の動作が完全に安定した後で基準電圧INPが増大し、出力電圧Ｖｃが十分に高くなった時点で、基準電圧INPは定常電圧（＝約１．３５Ｖ）に達して定常状態になる。 The reference voltage generation circuit 83 generates the reference voltage INP from the output voltage Vc of the voltage follower composed of the operational amplifier 12.
Therefore, the reference voltage INP increases following the output voltage Vc. However, due to the start-up characteristics of the reference voltage generation circuit 83, the rising speed of the reference voltage INP is slower than the rising speed of the output voltage Vc. When the reference voltage INP increases after both operations of the reference voltage generation circuit 83 are completely stabilized and the output voltage Vc becomes sufficiently high, the reference voltage INP reaches a steady voltage (= about 1.35 V). To a steady state.

また、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、オペアンプ１２から成るボルテージフォロアの出力電圧Ｖｃを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
そのため、制御電圧Ｖｂは各電圧Ｖｃ，INPに追従して増大するが、非反転増幅回路８５の起動特性により、制御電圧Ｖｂの立ち上がり速度は基準電圧INPの立ち上がり速度よりも低く抑えられて遅くなり、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が完全に安定した後で制御電圧Ｖｂが増大し、出力電圧Ｖｃが十分に高くなった時点で、制御電圧Ｖｂは定常電圧（＝１．５Ｖ）に達して定常状態になる。 Further, the non-inverting amplifier circuit 85 (the output transistor 81, the resistance voltage dividing circuit 82, and the operational amplifier 84) uses the output voltage Vc of the voltage follower composed of the operational amplifier 12 as a power supply voltage, and the control voltage from the reference voltage INP of the reference voltage generation circuit 83. Vb is generated.
Therefore, the control voltage Vb increases following the voltages Vc and INP. However, due to the startup characteristic of the non-inverting amplifier circuit 85, the rising speed of the control voltage Vb is suppressed to be lower than the rising speed of the reference voltage INP. When the control voltage Vb increases after all the operations of the external power supply circuit 74, the reference voltage generation circuit 83, and the non-inverting amplifier circuit 85 are completely stabilized, and the output voltage Vc becomes sufficiently high, the control voltage Vb Reaches a steady state voltage (= 1.5V) and enters a steady state.

このように、第１実施形態では、外部電源回路７４の降圧電圧Ｖａの立ち上がり速度が速い場合でも、オペアンプ１２から成るボルテージフォロアの出力電圧Ｖｃの立ち上がり速度が低く抑えられて十分に遅くなるように設定されている。
そして、内部電源回路１１を構成する基準電圧生成回路８３および非反転増幅回路８５は、従来技術のように降圧電圧Ｖａを電源電圧とするのではなく、出力電圧Ｖｃを電源電圧として動作する。言い換えれば、内部電源回路７１は、降圧電圧Ｖａの立ち上がり速度に依存せず、出力電圧Ｖｃの立ち上がり速度に依存して動作する。 As described above, in the first embodiment, even when the rising speed of the step-down voltage Va of the external power supply circuit 74 is fast, the rising speed of the output voltage Vc of the voltage follower composed of the operational amplifier 12 is suppressed to be sufficiently low. Is set.
The reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 constituting the internal power supply circuit 11 operate using the output voltage Vc as the power supply voltage, instead of using the stepped down voltage Va as the power supply voltage as in the prior art. In other words, the internal power supply circuit 71 operates not depending on the rising speed of the step-down voltage Va but depending on the rising speed of the output voltage Vc.

そのため、第１実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路１１の制御安定時間（動作安定時間）を十分に確保できるため、基準電圧INPおよび制御電圧Ｖｂを安定に生成可能であり、基準電圧INPや制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できる。
そして、第１実施形態によれば、外部電源回路７４の電源投入時だけでなく、車載バッテリ７３のバッテリ電圧の変動などに起因する外部電源回路７４の降圧電圧Ｖａの変動時などの過渡状態でも、基準電圧INPや制御電圧Ｖｂにリンギングやオーバーシュートが生じるおそれは無い。 Therefore, according to the first embodiment, the control stabilization time (operation stabilization time) of the internal power supply circuit 11 can be sufficiently ensured even when the control voltage Vb of the low voltage system circuit 72 is as low as 1.5V. The voltage INP and the control voltage Vb can be stably generated, and ringing and overshoot can be reliably prevented from occurring in the reference voltage INP and the control voltage Vb.
According to the first embodiment, not only when the external power supply circuit 74 is turned on, but also in a transient state such as when the step-down voltage Va of the external power supply circuit 74 is caused by a change in the battery voltage of the in-vehicle battery 73 or the like. There is no risk of ringing or overshooting in the reference voltage INP or the control voltage Vb.

ちなみに、制御電圧Ｖｂにリンギングが生じると、そのリンギングが電源ノイズとなって低電圧系回路７２が誤動作を起こすおそれがある。また、制御電圧Ｖｂにオーバーシュートが生じると、低電圧系回路７２を構成する半導体デバイスに過電圧が印加されて破壊されるおそれがある。   Incidentally, if ringing occurs in the control voltage Vb, the ringing may cause power supply noise and cause the low voltage circuit 72 to malfunction. Further, when an overshoot occurs in the control voltage Vb, there is a possibility that the overvoltage is applied to the semiconductor devices constituting the low voltage system circuit 72 and destroyed.

尚、オペアンプ１２から成るボルテージフォロアのスルーレートの具体値は、基準電圧INPや制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。   The specific value of the slew rate of the voltage follower composed of the operational amplifier 12 is experimentally optimized by cut-and-try so as to reliably prevent ringing and overshoot from occurring in the reference voltage INP and the control voltage Vb. Find and set.

また、マイクロコンピュータ７０を１個の半導体チップ（ワンチップ）上に集積化されたモノリシックＩＣ（Integrated Circuit）によって構成した場合には、第１実施形態のようにオペアンプ１２から成るボルテージフォロアをマイクロコンピュータ７０の内部に設けたとしても、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。   When the microcomputer 70 is configured by a monolithic IC (Integrated Circuit) integrated on one semiconductor chip (one chip), the voltage follower including the operational amplifier 12 is used as the microcomputer as in the first embodiment. Even if it is provided inside 70, the external dimensions of the semiconductor chip constituting the microcomputer 70 are hardly changed and the manufacturing cost of the microcomputer 70 is hardly increased as compared with the prior art shown in FIG.

そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路１１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第１実施形態のようにオペアンプ１２から成るボルテージフォロアを内部電源回路１１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路１１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路１１の製造コストもほとんど増大しない。
また、内部電源回路１１をモノリシックＩＣによって構成すれば、内部電源回路１１を小型化できると共に低コストに提供できる。 When the microcomputer 70 is constituted by a plurality of monolithic ICs and the internal power supply circuit 11 is constituted by a monolithic IC integrated on a single semiconductor chip, the operational amplifier 12 is used as in the first embodiment. Even if the voltage follower is provided in the internal power supply circuit 11, the external dimensions of the semiconductor chip constituting the internal power supply circuit 11 are almost the same as those in the prior art shown in FIG. Costs hardly increase.
Further, if the internal power supply circuit 11 is constituted by a monolithic IC, the internal power supply circuit 11 can be reduced in size and provided at low cost.

従って、第１実施形態によれば、制御電圧Ｖｂにリンギングやオーバーシュートが発生するのを防止して安定化することが可能な内部電源回路１１を低コストに提供できる。
そして、オペアンプ１２から成るボルテージフォロアは簡単な構成であるため、第１実施形態は容易に実施できる。 Therefore, according to the first embodiment, it is possible to provide the internal power supply circuit 11 that can prevent and stabilize the ringing or overshoot in the control voltage Vb at a low cost.
Since the voltage follower including the operational amplifier 12 has a simple configuration, the first embodiment can be easily implemented.

＜第２実施形態＞
図３は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第２実施形態の内部電源回路２１の概略構成を示すブロック回路図である。 <Second Embodiment>
FIG. 3 is a block circuit diagram showing a schematic configuration of the internal power supply circuit 21 of the second embodiment built in the microcomputer 70 mounted on the electronic control device of the automobile.

内部電源回路２１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、パワーオンリセット回路２２、トランジスタ２３から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。   The internal power supply circuit 21 includes an output transistor 81, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, an operational amplifier 84, a power-on reset circuit 22, and a transistor 23. The step-down voltage of the external power supply circuit 74 supplied from the terminal VDD. Va is stepped down to a control voltage Vb required for driving the low voltage system circuit 72 and output.

第２実施形態の内部電源回路２１において、従来技術の内部電源回路７１と異なるのは、以下の点だけである。   The internal power supply circuit 21 of the second embodiment is different from the internal power supply circuit 71 of the prior art only in the following points.

［２−１］パワーオンリセット回路２２は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａの電圧値に対応した電圧レベルの制御信号Ｉcutを生成して出力する。
尚、パワーオンリセット回路２２を構成するトランジスタ（図示略）は、ＭＯＳトランジスタによって形成されている。 [2-1] The power-on reset circuit 22 generates and outputs a control signal Icut having a voltage level corresponding to the voltage value of the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD.
A transistor (not shown) constituting the power-on reset circuit 22 is formed by a MOS transistor.

［２−２］トランジスタ２３は、ＰチャネルＭＯＳトランジスタから成り、そのソースは端子VDDに接続され、そのドレインは出力トランジスタ８１のゲートおよびオペアンプ８４の出力端子に接続され、そのゲートにはパワーオンリセット回路２２の制御信号Ｉcutが入力されている。   [2-2] The transistor 23 is composed of a P-channel MOS transistor, its source is connected to the terminal VDD, its drain is connected to the gate of the output transistor 81 and the output terminal of the operational amplifier 84, and its gate has a power-on reset. The control signal Icut of the circuit 22 is input.

図４は、図３に示す第２実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，制御信号Ｉcutについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。   4 shows the step-down voltage Va, the control voltage Vb, the reference voltage INP, and the control signal Icut of the microcomputer 70 of the second embodiment shown in FIG. 3 when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on). It is a characteristic view which shows the time displacement from.

外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。 The rising characteristic of the step-down voltage Va of the external power supply circuit 74 is the same as that of the prior art shown in FIG.
Further, the rising characteristic of the reference voltage INP of the reference voltage generation circuit 83 is the same as that of the prior art shown in FIG.

パワーオンリセット回路２２は、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ１未満の場合はロー（Ｌ）レベルの制御信号Ｉcutを生成し、降圧電圧Ｖａが設定電圧Ｖ１以上の場合はハイ（Ｈ）レベルの制御信号Ｉcutを生成する。   The power-on reset circuit 22 generates a low (L) level control signal Icut when the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V1, and high (H) when the step-down voltage Va is greater than or equal to the set voltage V1. ) A level control signal Icut is generated.

そして、制御信号Ｉcutがローレベルの場合には、トランジスタ２３がオンし、そのオンしたトランジスタ２３によって出力トランジスタ８１のゲート電圧は端子VDDの電圧である降圧電圧Ｖａ側にプルアップされるため、オペアンプ８４の出力電圧に関係なく、出力トランジスタ８１がオフされ、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂはゼロになる。
よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ１未満のときには、制御電圧Ｖｂはゼロに保持されている。 When the control signal Icut is at a low level, the transistor 23 is turned on, and the turned-on transistor 23 pulls up the gate voltage of the output transistor 81 to the step-down voltage Va side that is the voltage of the terminal VDD. Regardless of the output voltage 84, the output transistor 81 is turned off, and the control voltage Vb, which is the drain voltage of the output transistor 81, becomes zero.
Therefore, when the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V1, the control voltage Vb is held at zero.

また、制御信号Ｉcutがハイレベルの場合には、トランジスタ２３がオフし、内部電源回路２１が従来技術の内部電源回路７１と機能的に同じ回路構成になるため、オペアンプ８４の出力電圧が出力トランジスタ８１のゲートに入力され、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ１以上になった時点ｔ１から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。 Further, when the control signal Icut is at a high level, the transistor 23 is turned off, and the internal power supply circuit 21 has the same functional circuit configuration as the internal power supply circuit 71 of the prior art, so that the output voltage of the operational amplifier 84 is the output transistor. 81, the non-inverting amplifier circuit 85 (the output transistor 81, the resistance voltage dividing circuit 82, the operational amplifier 84) uses the stepped down voltage Va of the external power supply circuit 74 as the power supply voltage, and the reference voltage INP of the reference voltage generation circuit 83. Is used to generate a control voltage Vb.
Therefore, from time t1 when the step-down voltage Va of the external power supply circuit 74 becomes equal to or higher than the set voltage V1, the control voltage Vb increases following the voltages Va and INP, and the external power supply circuit 74, the reference voltage generation circuit 83, and the non-voltage When all the operations of the inverting amplifier circuit 85 are stabilized, the control voltage Vb reaches a steady voltage and enters a steady state.

このように、第２実施形態では、パワーオンリセット回路２２およびトランジスタ２３を設けることにより、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ１未満のときには出力トランジスタ８１を強制的にオフさせて制御電圧Ｖｂをゼロに保持させ、降圧電圧Ｖａが設定電圧Ｖ１以上になった時点ｔ１から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。   Thus, in the second embodiment, by providing the power-on reset circuit 22 and the transistor 23, the output transistor 81 is forcibly turned off when the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V1, thereby controlling the control voltage. Vb is held at zero, and from time t1 when the step-down voltage Va becomes equal to or higher than the set voltage V1, the non-inverting amplifier circuit 85 is operated in the same manner as the prior art shown in FIG.

そのため、第２実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路２１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。   Therefore, according to the second embodiment, even when the control voltage Vb of the low voltage system circuit 72 is as low as 1.5 V, the control stability of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 constituting the internal power supply circuit 21 is stabilized. Enough time can be secured.

また、マイクロコンピュータ７０を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第２実施形態のようにパワーオンリセット回路２２およびトランジスタ２３をマイクロコンピュータ７０の内部に設けたとしても、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。   When the microcomputer 70 is constituted by a monolithic IC integrated on a single semiconductor chip, the power-on reset circuit 22 and the transistor 23 are provided inside the microcomputer 70 as in the second embodiment. However, as compared with the prior art shown in FIG. 42, the external dimensions of the semiconductor chip constituting the microcomputer 70 are hardly changed, and the manufacturing cost of the microcomputer 70 is hardly increased.

そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路２１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第２実施形態のようにパワーオンリセット回路２２およびトランジスタ２３を内部電源回路２１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路２１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路２１の製造コストもほとんど増大しない。   When the microcomputer 70 is constituted by a plurality of monolithic ICs and the internal power supply circuit 21 is constituted by a monolithic IC integrated on one semiconductor chip, the power-on reset is performed as in the second embodiment. Even if the circuit 22 and the transistor 23 are provided inside the internal power supply circuit 21, the external dimensions of the semiconductor chip constituting the internal power supply circuit 21 are almost the same as those of the prior art shown in FIG. The manufacturing cost of the product hardly increases.

従って、第２実施形態によれば、第１実施形態と同様の効果が得られる。
尚、降圧電圧Ｖａの設定電圧Ｖ１の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。 Therefore, according to the second embodiment, the same effect as the first embodiment can be obtained.
Note that the specific value of the set voltage V1 of the step-down voltage Va can be set by experimentally finding an optimum value by cut-and-try so as to surely prevent ringing or overshoot from occurring in the control voltage Vb. Good.

＜第３実施形態＞
図５は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第３実施形態の内部電源回路３１の概略構成を示すブロック回路図である。 <Third Embodiment>
FIG. 5 is a block circuit diagram showing a schematic configuration of the internal power supply circuit 31 of the third embodiment built in the microcomputer 70 mounted on the electronic control device of the automobile.

内部電源回路３１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、スイッチ制御回路３２、スイッチ３３、ＰＮ接合ダイオード３４から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。   The internal power supply circuit 31 includes an output transistor 81, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, an operational amplifier 84, a switch control circuit 32, a switch 33, and a PN junction diode 34, and an external power supply circuit supplied from a terminal VDD. The step-down voltage Va of 74 is stepped down to the control voltage Vb required for driving the low voltage system circuit 72 and output.

第３実施形態の内部電源回路３１において、従来技術の内部電源回路７１と異なるのは、以下の点だけである。   The internal power supply circuit 31 of the third embodiment is different from the internal power supply circuit 71 of the prior art only in the following points.

［３−１］第３実施形態のスイッチ制御回路３２は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａの電圧値に対応した電圧レベルの制御信号CPを生成して出力する。
尚、スイッチ制御回路３２を構成するトランジスタ（図示略）は、ＭＯＳトランジスタによって形成されている。 [3-1] The switch control circuit 32 of the third embodiment generates and outputs a control signal CP having a voltage level corresponding to the voltage value of the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD.
The transistors (not shown) constituting the switch control circuit 32 are formed by MOS transistors.

［３−２］スイッチ３３は、ＭＯＳトランジスタから成り、スイッチ制御回路３２の制御信号CPの電圧レベルに従ってオンオフ動作が切り替えられる。
［３−３］スイッチ３３の一端は出力トランジスタ８１のドレインに接続され、スイッチ３３の他端はダイオード３４のアノードに接続されている。ダイオード３４のカソードはアースに接続されている。 [3-2] The switch 33 is formed of a MOS transistor, and the on / off operation is switched according to the voltage level of the control signal CP of the switch control circuit 32.
[3-3] One end of the switch 33 is connected to the drain of the output transistor 81, and the other end of the switch 33 is connected to the anode of the diode 34. The cathode of the diode 34 is connected to ground.

図６は、図５に示す第３実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPおよびスイッチ３３のオンオフ動作について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。   6 shows the step-down voltage Va, the control voltage Vb, the reference voltage INP, and the on / off operation of the switch 33 of the microcomputer 70 of the third embodiment shown in FIG. 5 when the external power supply circuit 74 is turned on (the ignition switch IG is turned on). It is a characteristic view which shows the time displacement from (time).

外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。 The rising characteristic of the step-down voltage Va of the external power supply circuit 74 is the same as that of the prior art shown in FIG.
Further, the rising characteristic of the reference voltage INP of the reference voltage generation circuit 83 is the same as that of the prior art shown in FIG.

第３実施形態のスイッチ制御回路３２は、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ２未満の場合はスイッチ３３をオン動作させる電圧レベルの制御信号CPを生成し、降圧電圧Ｖａが設定電圧Ｖ２以上の場合はスイッチ３３をオフ動作させる電圧レベルの制御信号CPを生成する。   When the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V2, the switch control circuit 32 of the third embodiment generates a voltage level control signal CP that turns on the switch 33, and the step-down voltage Va is set to the set voltage V2. In the above case, the control signal CP at the voltage level for turning off the switch 33 is generated.

そして、スイッチ３３がオン動作している場合には、そのオンしたスイッチ３３を介して出力トランジスタ８１のドレインはダイオード３４のアノードに接続され、ダイオード３４のカソードはアースに接続されているため、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、ダイオード３４の順方向電圧VF（この例では約０．６Ｖ）以下になる。
よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ２未満のときには、制御電圧Ｖｂはダイオード３４の順方向電圧VF以下（Ｖｂ≦VF）に保持されている。 When the switch 33 is on, the drain of the output transistor 81 is connected to the anode of the diode 34 and the cathode of the diode 34 is connected to the ground via the switch 33 that is turned on. The control voltage Vb, which is the drain voltage of the transistor 81, is equal to or lower than the forward voltage VF (about 0.6 V in this example) of the diode 34.
Therefore, when the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V2, the control voltage Vb is held below the forward voltage VF (Vb ≦ VF) of the diode 34.

また、スイッチ３３がオフ動作している場合には、内部電源回路３１が従来技術の内部電源回路７１と機能的に同じ回路構成になるため、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ２以上になった時点ｔ２から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。 Further, when the switch 33 is turned off, the internal power supply circuit 31 has a functionally identical circuit configuration to the internal power supply circuit 71 of the prior art, so that the non-inverting amplifier circuit 85 (output transistor 81, resistance voltage dividing) The circuit 82 and the operational amplifier 84) generate the control voltage Vb from the reference voltage INP of the reference voltage generation circuit 83 using the step-down voltage Va of the external power supply circuit 74 as the power supply voltage.
Therefore, from time t2 when the step-down voltage Va of the external power supply circuit 74 becomes equal to or higher than the set voltage V2, the control voltage Vb increases following the voltages Va and INP, and the external power supply circuit 74, the reference voltage generation circuit 83 and the non-voltage When all the operations of the inverting amplifier circuit 85 are stabilized, the control voltage Vb reaches a steady voltage and enters a steady state.

このように、第３実施形態では、スイッチ制御回路３２，スイッチ３３，ダイオード３４を設けることにより、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ２未満のときには制御電圧Ｖｂを強制的にダイオード３４の順方向電圧VF以下に保持させ、降圧電圧Ｖａが設定電圧Ｖ２以上になった時点ｔ２から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。   Thus, in the third embodiment, by providing the switch control circuit 32, the switch 33, and the diode 34, when the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V2, the control voltage Vb is forcibly set. The non-inverting amplifier circuit 85 is operated in the same manner as the prior art shown in FIG. 42 from the time point t2 when the step-down voltage Va becomes equal to or higher than the set voltage V2.

そのため、第３実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路３１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。   Therefore, according to the third embodiment, even when the control voltage Vb of the low voltage system circuit 72 is as low as 1.5 V, the control stability of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 constituting the internal power supply circuit 31 is stabilized. Enough time can be secured.

すなわち、第３実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ２未満のとき）には制御電圧Ｖｂをダイオード３４の順方向電圧VF以下に保持させ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ２以上のとき）には制御電圧Ｖｂを出力させるようにしている。   That is, in the third embodiment, when the operations of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 are unstable (when the step-down voltage Va is less than the set voltage V2), the control voltage Vb is set in the order of the diode 34. The voltage is kept below the direction voltage VF, and the control voltage Vb is output when the operation of the circuits 83 and 85 is stable (when the step-down voltage Va is equal to or higher than the set voltage V2).

また、マイクロコンピュータ７０を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第３実施形態のようにスイッチ制御回路３２，スイッチ３３，ダイオード３４をマイクロコンピュータ７０の内部に設けた場合でも、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。   When the microcomputer 70 is constituted by a monolithic IC integrated on a single semiconductor chip, the switch control circuit 32, the switch 33, and the diode 34 are provided inside the microcomputer 70 as in the third embodiment. Even when the semiconductor chip is provided, the external dimensions of the semiconductor chip constituting the microcomputer 70 are hardly changed and the manufacturing cost of the microcomputer 70 is hardly increased as compared with the prior art shown in FIG.

そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路３１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第３実施形態のようにスイッチ制御回路３２，スイッチ３３，ダイオード３４を内部電源回路３１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路３１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路３１の製造コストもほとんど増大しない。   When the microcomputer 70 is constituted by a plurality of monolithic ICs and the internal power supply circuit 31 is constituted by a monolithic IC integrated on one semiconductor chip, a switch control circuit as in the third embodiment. Even if the switch 32, the switch 33, and the diode 34 are provided in the internal power supply circuit 31, the external dimensions of the semiconductor chip constituting the internal power supply circuit 31 are almost the same as those of the prior art shown in FIG. The manufacturing cost of the circuit 31 hardly increases.

従って、第３実施形態によれば、第１実施形態と同様の効果が得られる。
尚、降圧電圧Ｖａの設定電圧Ｖ２の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。 Therefore, according to the third embodiment, the same effect as the first embodiment can be obtained.
It should be noted that the specific value of the set voltage V2 of the step-down voltage Va can be set by experimentally finding an optimum value by cut-and-try so as to reliably prevent ringing or overshoot from occurring in the control voltage Vb. Good.

＜第４実施形態＞
第４実施形態の回路構成は第３実施形態と同じである。そして、第４実施形態の特性図も第３実施形態と同じである。
第４実施形態において、第３実施形態と異なるのは、スイッチ制御回路３２の動作だけである。 <Fourth embodiment>
The circuit configuration of the fourth embodiment is the same as that of the third embodiment. The characteristic diagram of the fourth embodiment is the same as that of the third embodiment.
The fourth embodiment differs from the third embodiment only in the operation of the switch control circuit 32.

第４実施形態のスイッチ制御回路３２は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａの電圧値に基づいて、外部電源回路７４が電源投入された時点からの経過時間に対応した電圧レベルの制御信号CPを生成して出力する。
すなわち、第４実施形態のスイッチ制御回路３２は、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ２未満の場合は、スイッチ３３をオン動作させる電圧レベルの制御信号CPを生成する。
また、第４実施形態のスイッチ制御回路３２は、前記経過時間が設定時間ｔ２以上の場合は、スイッチ３３をオフ動作させる電圧レベルの制御信号CPを生成する。 The switch control circuit 32 according to the fourth embodiment uses a voltage corresponding to an elapsed time from when the external power supply circuit 74 is turned on based on the voltage value of the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD. A level control signal CP is generated and output.
That is, the switch control circuit 32 according to the fourth embodiment generates the control signal CP at the voltage level for turning on the switch 33 when the elapsed time from the time when the external power supply circuit 74 is turned on is less than the set time t2. To do.
Further, the switch control circuit 32 of the fourth embodiment generates a voltage level control signal CP for turning off the switch 33 when the elapsed time is equal to or longer than the set time t2.

よって、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ２未満のときには、制御電圧Ｖｂはダイオード３４の順方向電圧VF以下に保持されている。
そして、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ２以上になると、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。 Therefore, when the elapsed time from when the external power supply circuit 74 is turned on is less than the set time t2, the control voltage Vb is held below the forward voltage VF of the diode 34.
When the elapsed time from when the external power supply circuit 74 is turned on becomes equal to or longer than the set time t2, the control voltage Vb increases following the voltages Va and INP, and the external power supply circuit 74 and the reference voltage generation circuit 83 are increased. When all the operations of the non-inverting amplifier circuit 85 (the output transistor 81, the resistance voltage dividing circuit 82, and the operational amplifier 84) are stabilized, the control voltage Vb reaches a steady voltage and enters a steady state.

このように、第４実施形態では、スイッチ制御回路３２，スイッチ３３，ダイオード３４を設けることにより、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ２未満のときには制御電圧Ｖｂを強制的にダイオード３４の順方向電圧VF以下に保持させ、前記経過時間が設定時間ｔ２以上になった時点ｔ２から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。   Thus, in the fourth embodiment, by providing the switch control circuit 32, the switch 33, and the diode 34, the control voltage Vb is set when the elapsed time from when the external power supply circuit 74 is turned on is less than the set time t2. The non-inverting amplifier circuit 85 is operated in the same manner as the prior art shown in FIG. 42 from the time t2 when the elapsed time becomes equal to or longer than the set time t2 by forcibly holding the diode 34 below the forward voltage VF. ing.

すなわち、第４実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ２未満のとき）には制御電圧Ｖｂをダイオード３４の順方向電圧VF以下に保持させ、各回路８３，８５の動作が安定な状態の場合（前記経過時間が設定時間ｔ２以上のとき）には制御電圧Ｖｂを出力させるようにしている。   That is, in the fourth embodiment, when the operations of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 are unstable (when the elapsed time from when the external power supply circuit 74 is turned on is less than the set time t2). ), The control voltage Vb is held below the forward voltage VF of the diode 34, and when the operation of each circuit 83, 85 is stable (when the elapsed time is equal to or longer than the set time t2), the control voltage Vb is set to It is made to output.

従って、第４実施形態によれば、第３実施形態と同様の効果が得られる。
尚、設定時間ｔ２の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。 Therefore, according to the fourth embodiment, the same effect as the third embodiment can be obtained.
Note that the specific value of the set time t2 may be set by experimentally finding the optimum value by cut-and-try so as to reliably prevent ringing or overshoot from occurring in the control voltage Vb.

＜第５実施形態＞
図７は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第５実施形態の内部電源回路１０１の概略構成を示すブロック回路図である。 <Fifth Embodiment>
FIG. 7 is a block circuit diagram showing a schematic configuration of the internal power supply circuit 101 of the fifth embodiment built in the microcomputer 70 mounted on the electronic control device of the automobile.

内部電源回路１０１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、クランプ回路１０２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。   The internal power supply circuit 101 includes an output transistor 81, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, an operational amplifier 84, and a clamp circuit 102. The internal power supply circuit 101 uses the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD as a low voltage. The voltage is stepped down to the control voltage Vb required for driving the system circuit 72 and output.

第５実施形態の内部電源回路１０１において、従来技術の内部電源回路７１と異なるのは、クランプ回路１０２が設けられている点だけである。
クランプ回路１０２は、トランジスタ１０３，１０４、抵抗１０５、抵抗分圧回路１０６、ツェナーダイオード１０７から構成されている。 The internal power supply circuit 101 of the fifth embodiment is different from the internal power supply circuit 71 of the prior art only in that a clamp circuit 102 is provided.
The clamp circuit 102 includes transistors 103 and 104, a resistor 105, a resistance voltage dividing circuit 106, and a Zener diode 107.

各トランジスタ１０３，１０４は、ＮチャネルＭＯＳトランジスタから成り、そのソースはアースに接続されている。尚、各トランジスタ１０３，１０４のしきい値電圧Ｖｔは同じである。
トランジスタ１０３のゲートはトランジスタ１０４のドレインに接続され、トランジスタ１０４のドレインは抵抗１０５を介して端子VDDに接続されている。 Each of the transistors 103 and 104 is an N-channel MOS transistor, and its source is connected to the ground. The threshold voltages Vt of the transistors 103 and 104 are the same.
The gate of the transistor 103 is connected to the drain of the transistor 104, and the drain of the transistor 104 is connected to the terminal VDD via the resistor 105.

抵抗分圧回路１０６は、直列接続された各抵抗Ｒｃ，Ｒｄによって構成され、各抵抗Ｒｃ，Ｒｄ間のノードβはトランジスタ１０４のゲートに接続され、抵抗Ｒｄのノードβとは反対側はアースに接続され、抵抗Ｒｃのノードβとは反対側は端子VDDに接続されている。   The resistance voltage dividing circuit 106 is constituted by resistors Rc and Rd connected in series. The node β between the resistors Rc and Rd is connected to the gate of the transistor 104, and the opposite side of the resistor Rd from the node β is grounded. The other side of the resistor Rc opposite to the node β is connected to the terminal VDD.

ツェナーダイオード１０７のアノードはトランジスタ１０３のドレインに接続され、ツェナーダイオード１０７のカソードは出力トランジスタ８１のドレインに接続されている。   The anode of the Zener diode 107 is connected to the drain of the transistor 103, and the cathode of the Zener diode 107 is connected to the drain of the output transistor 81.

図８は、ツェナーダイオード１０７のツェナー電圧（降伏電圧）Ｖｚを制御電圧Ｖｂの定常電圧未満に設定した場合において、図７に示す第５実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１０２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。   FIG. 8 shows a step-down voltage Va, a control voltage Vb, and a control voltage Vb of the microcomputer 70 of the fifth embodiment shown in FIG. 7 when the Zener voltage (breakdown voltage) Vz of the Zener diode 107 is set to be less than the steady voltage of the control voltage Vb. FIG. 6 is a characteristic diagram showing a time displacement from when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on) with respect to the reference voltage INP and the gate voltages VG1 and VG2 of the transistors 103 and 104 of the clamp circuit 102.

外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。 The rising characteristic of the step-down voltage Va of the external power supply circuit 74 is the same as that of the prior art shown in FIG.
Further, the rising characteristic of the reference voltage INP of the reference voltage generation circuit 83 is the same as that of the prior art shown in FIG.

第５実施形態のクランプ回路１０２において、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）には、各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2が共にゼロであるため、各トランジスタ１０３，１０４は共にオフしている。
そして、トランジスタ１０３のゲートには、抵抗１０５を介して端子VDDから外部電源回路７４の降圧電圧Ｖａが印加されている。そのため、トランジスタ１０４がオフしているとき、トランジスタ１０３のゲート電圧ＶG1は外部電源回路７４の降圧電圧Ｖａと等しくなる。 In the clamp circuit 102 according to the fifth embodiment, when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on), the gate voltages VG1 and VG2 of the transistors 103 and 104 are both zero. , 104 are both off.
The step-down voltage Va of the external power supply circuit 74 is applied to the gate of the transistor 103 from the terminal VDD via the resistor 105. Therefore, when the transistor 104 is off, the gate voltage VG1 of the transistor 103 is equal to the step-down voltage Va of the external power supply circuit 74.

その後、外部電源回路７４の降圧電圧Ｖａが増大してトランジスタ１０３のしきい値電圧Ｖｔを超えた時点ｔ３で、トランジスタ１０３のゲート電圧ＶG1もしきい値電圧Ｖｔを超え、トランジスタ１０３がオンする。
ここで、トランジスタ１０３のオン電圧（トランジスタ１０３のオン状態におけるソース・ドレイン間電圧）は、ほぼゼロである。 After that, at time t3 when the stepped down voltage Va of the external power supply circuit 74 increases and exceeds the threshold voltage Vt of the transistor 103, the gate voltage VG1 of the transistor 103 also exceeds the threshold voltage Vt, and the transistor 103 is turned on.
Here, the on-voltage of the transistor 103 (the voltage between the source and the drain in the on-state of the transistor 103) is almost zero.

すると、オンしたトランジスタ１０３を介してツェナーダイオード１０７のアノードはアースに接続され、出力トランジスタ８１のドレインは逆方向接続されたツェナーダイオード１０７とトランジスタ１０３を介してアースに接続されるため、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、ツェナーダイオード１０７のツェナー電圧Ｖｚ以下になる。   Then, the anode of the Zener diode 107 is connected to the ground through the transistor 103 that is turned on, and the drain of the output transistor 81 is connected to the ground through the Zener diode 107 and the transistor 103 that are connected in the reverse direction. The control voltage Vb which is the drain voltage of the zener diode 107 becomes equal to or lower than the zener voltage Vz of the zener diode 107.

ところで、トランジスタ１０４のゲートは、抵抗分圧回路１０６のノードβに接続されている。そのため、トランジスタ１０４のゲート電圧ＶG2は、外部電源回路７４の降圧電圧Ｖａを抵抗分圧回路１０６の各抵抗Ｒｃ，Ｒｄによって抵抗分圧した電圧値になる。   Incidentally, the gate of the transistor 104 is connected to the node β of the resistance voltage dividing circuit 106. Therefore, the gate voltage VG2 of the transistor 104 has a voltage value obtained by resistance-dividing the step-down voltage Va of the external power supply circuit 74 by the resistors Rc and Rd of the resistance voltage dividing circuit 106.

よって、外部電源回路７４の降圧電圧Ｖａが増大し、抵抗分圧回路１０６のノードβの電圧値がトランジスタ１０４のしきい値電圧Ｖｔを超えた時点ｔ４で、トランジスタ１０４のゲート電圧ＶG2もしきい値電圧Ｖｔを超え、トランジスタ１０４がオンする。
尚、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３になったとき、抵抗分圧回路１０６のノードβの電圧値がトランジスタ１０４のしきい値電圧Ｖｔになるものとする。 Therefore, when the step-down voltage Va of the external power supply circuit 74 increases and the voltage value of the node β of the resistance voltage dividing circuit 106 exceeds the threshold voltage Vt of the transistor 104, the gate voltage VG2 of the transistor 104 is also the threshold value. When the voltage Vt is exceeded, the transistor 104 is turned on.
It is assumed that when the stepped down voltage Va of the external power supply circuit 74 becomes the set voltage V3, the voltage value of the node β of the resistance voltage dividing circuit 106 becomes the threshold voltage Vt of the transistor 104.

ここで、トランジスタ１０４のオン電圧（トランジスタ１０４のオン状態におけるソース・ドレイン間電圧）は、ほぼゼロである。
そのため、トランジスタ１０４がオンした時点ｔ４で、トランジスタ１０３のゲート電圧ＶG1はトランジスタ１０４のオン電圧であるゼロになり、トランジスタ１０３がオフする。 Here, the on-voltage of the transistor 104 (the voltage between the source and the drain in the on-state of the transistor 104) is almost zero.
Therefore, at time t4 when the transistor 104 is turned on, the gate voltage VG1 of the transistor 103 becomes zero, which is the on-voltage of the transistor 104, and the transistor 103 is turned off.

トランジスタ１０３がオンしているときには、制御電圧Ｖｂはツェナーダイオード１０７のツェナー電圧Ｖｚ以下（Ｖｂ≦Ｖｚ）に保持されている。
尚、図８に示す例では、ツェナーダイオード１０７のツェナー電圧Ｖｚが制御電圧Ｖｂの定常電圧（＝１．５Ｖ）未満に設定されており、具体的にはツェナー電圧Ｖｚが約１．３５Ｖに設定されている。 When the transistor 103 is on, the control voltage Vb is held below the Zener voltage Vz of the Zener diode 107 (Vb ≦ Vz).
In the example shown in FIG. 8, the Zener voltage Vz of the Zener diode 107 is set to be lower than the steady voltage (= 1.5V) of the control voltage Vb, and specifically, the Zener voltage Vz is set to about 1.35V. Has been.

トランジスタ１０３がオフしている場合には、内部電源回路１０１が従来技術の内部電源回路７１と機能的に同じ回路構成になるため、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
よって、トランジスタ１０４がオンすると共にトランジスタ１０３がオフした時点ｔ４から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。 When the transistor 103 is off, the internal power supply circuit 101 has the same functional configuration as that of the internal power supply circuit 71 of the prior art. Therefore, the non-inverting amplifier circuit 85 (the output transistor 81, the resistance voltage dividing circuit 82, The operational amplifier 84) generates the control voltage Vb from the reference voltage INP of the reference voltage generation circuit 83 using the step-down voltage Va of the external power supply circuit 74 as a power supply voltage.
Therefore, from the time t4 when the transistor 104 is turned on and the transistor 103 is turned off, the control voltage Vb increases following the voltages Va and INP, and the external power supply circuit 74, the reference voltage generation circuit 83, and the non-inverting amplifier circuit 85 When all the operations are stabilized, the control voltage Vb reaches a steady voltage and enters a steady state.

このように、第５実施形態では、クランプ回路１０２を設けることにより、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３未満のときには制御電圧Ｖｂを強制的にツェナーダイオード１０７のツェナー電圧Ｖｚ以下に保持させ、降圧電圧Ｖａが設定電圧Ｖ３以上になった時点ｔ４から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。   Thus, in the fifth embodiment, by providing the clamp circuit 102, when the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V3, the control voltage Vb is forcibly held below the Zener voltage Vz of the Zener diode 107. Thus, from the time point t4 when the step-down voltage Va becomes equal to or higher than the set voltage V3, the non-inverting amplifier circuit 85 is operated in the same manner as in the prior art shown in FIG.

そのため、第５実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路１０１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。   Therefore, according to the fifth embodiment, even when the control voltage Vb of the low voltage system circuit 72 is as low as 1.5 V, the control stability of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 constituting the internal power supply circuit 101 is stabilized. Enough time can be secured.

すなわち、第５実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ３未満のとき）には制御電圧Ｖｂをツェナーダイオード１０７のツェナー電圧Ｖｚ以下に保持させ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ３以上のとき）には制御電圧Ｖｂを出力させるようにしている。   That is, in the fifth embodiment, when the operations of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 are unstable (when the step-down voltage Va is less than the set voltage V3), the control voltage Vb is applied to the Zener diode 107. The control voltage Vb is output when the operation of the circuits 83 and 85 is stable (when the step-down voltage Va is equal to or higher than the set voltage V3).

また、マイクロコンピュータ７０を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第５実施形態のようにクランプ回路１０２をマイクロコンピュータ７０の内部に設けた場合でも、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。   Further, when the microcomputer 70 is constituted by a monolithic IC integrated on one semiconductor chip, even when the clamp circuit 102 is provided inside the microcomputer 70 as in the fifth embodiment, FIG. Compared with the prior art shown in FIG. 1, the external dimensions of the semiconductor chip constituting the microcomputer 70 are hardly changed, and the manufacturing cost of the microcomputer 70 is hardly increased.

そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路１０１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第５実施形態のようにクランプ回路１０２を内部電源回路１０１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路１０１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路１０１の製造コストもほとんど増大しない。   When the microcomputer 70 is constituted by a plurality of monolithic ICs and the internal power supply circuit 101 is constituted by a monolithic IC integrated on a single semiconductor chip, the clamp circuit 102 as in the fifth embodiment. Even if the internal power supply circuit 101 is provided, the external dimensions of the semiconductor chip constituting the internal power supply circuit 101 are almost the same as those of the prior art shown in FIG. Does not increase.

従って、第５実施形態によれば、第１実施形態と同様の効果が得られる。
尚、降圧電圧Ｖａの設定電圧Ｖ３の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
そして、設定電圧Ｖ３は、抵抗分圧回路１０６の各抵抗Ｒｃ，Ｒｄの抵抗値を変更することにより、所望の電圧値に設定できる。 Therefore, according to the fifth embodiment, the same effect as in the first embodiment can be obtained.
Note that the specific value of the set voltage V3 of the step-down voltage Va can be set by experimentally finding an optimum value by cut and try so as to reliably prevent ringing or overshoot from occurring in the control voltage Vb. Good.
The set voltage V3 can be set to a desired voltage value by changing the resistance values of the resistors Rc and Rd of the resistance voltage dividing circuit 106.

ところで、第３実施形態では、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ２未満のとき、制御電圧Ｖｂを強制的にダイオード３４の順方向電圧VF以下に保持させている。
それに対して、第５実施形態では、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３未満のとき、制御電圧Ｖｂを強制的にツェナーダイオード１０７のツェナー電圧Ｖｚ以下に保持させている。 Incidentally, in the third embodiment, when the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V2, the control voltage Vb is forcibly held below the forward voltage VF of the diode 34.
In contrast, in the fifth embodiment, when the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V3, the control voltage Vb is forcibly held below the Zener voltage Vz of the Zener diode 107.

ここで、ダイオード３４の順方向電圧VFは約０．６Ｖであり、ツェナーダイオード１０７のツェナー電圧Ｖｚは約１．３５Ｖであり、制御電圧Ｖｂの定常電圧は１．５Ｖである。
そのため、制御電圧Ｖｂが定常電圧に達するまでに要する時間は、制御電圧Ｖｂを約０．６Ｖから１．５Ｖに増大させる第３実施形態に比べて、制御電圧Ｖｂを約１．３５Ｖから１．５Ｖに増大させる第５実施形態の方が短くなる。 Here, the forward voltage VF of the diode 34 is about 0.6V, the Zener voltage Vz of the Zener diode 107 is about 1.35V, and the steady voltage of the control voltage Vb is 1.5V.
Therefore, the time required for the control voltage Vb to reach the steady voltage is about 1.35V to 1.V as compared to the third embodiment in which the control voltage Vb is increased from about 0.6V to 1.5V. The fifth embodiment in which the voltage is increased to 5V is shorter.

従って、第５実施形態によれば、第３実施形態に比べて、外部電源回路７４の電源投入から短時間に制御電圧Ｖｂを定常電圧にすることが可能になるため、内部電源回路１０１およびマイクロコンピュータ７０の起動特性を向上させることができる。   Therefore, according to the fifth embodiment, the control voltage Vb can be set to a steady voltage in a short time after the external power supply circuit 74 is turned on, compared with the third embodiment. The starting characteristics of the computer 70 can be improved.

図９は、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧より高く設定した場合において、図７に示す第５実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１０２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時からの時間変位を示す特性図である。   9 shows a step-down voltage Va, a control voltage Vb, a reference voltage INP, and the like of the microcomputer 70 of the fifth embodiment shown in FIG. 7 when the Zener voltage Vz of the Zener diode 107 is set higher than the steady voltage of the control voltage Vb. FIG. 6 is a characteristic diagram showing a time displacement of the gate voltages VG1 and VG2 of the transistors 103 and 104 of the clamp circuit 102 from when the external power supply circuit 74 is turned on.

尚、図９に示す例では、ツェナーダイオード１０７のツェナー電圧Ｖｚが約１．６５Ｖに設定されている。
そのため、トランジスタ１０４がオンすると共にトランジスタ１０３がオフした時点ｔ４から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して減少し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。
従って、図９に示す例においても、図８に示す例と同様の作用・効果が得られる。 In the example shown in FIG. 9, the Zener voltage Vz of the Zener diode 107 is set to about 1.65V.
Therefore, the control voltage Vb decreases following the voltages Va and INP from the time t4 when the transistor 104 is turned on and the transistor 103 is turned off, and the external power supply circuit 74, the reference voltage generation circuit 83, and the non-inverting amplification circuit 85 When all the operations are stabilized, the control voltage Vb reaches a steady voltage and enters a steady state.
Therefore, also in the example shown in FIG. 9, the same operation and effect as the example shown in FIG. 8 can be obtained.

図１０は、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧と同じに設定した場合において、図７に示す第５実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１０２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時からの時間変位を示す特性図である。   FIG. 10 shows a step-down voltage Va, a control voltage Vb, and a reference voltage INP of the microcomputer 70 of the fifth embodiment shown in FIG. 7 when the Zener voltage Vz of the Zener diode 107 is set to be the same as the steady voltage of the control voltage Vb. FIG. 6 is a characteristic diagram showing a time displacement from the time when the external power supply circuit 74 is turned on with respect to the gate voltages VG1 and VG2 of the transistors 103 and 104 of the clamp circuit 102.

図１０に示す例では、外部電源回路７４の降圧電圧Ｖａと共に制御電圧Ｖｂが増大し、制御電圧Ｖｂがツェナーダイオード１０７のツェナー電圧Ｖｚになった時点ｔ５で、制御電圧Ｖｂが定常電圧に達する。
従って、図１０に示す例では、図８や図９に示す例に比べて、外部電源回路７４の電源投入から短時間に制御電圧Ｖｂを定常電圧にすることが可能になるため、マイクロコンピュータ７０の起動特性を更に向上させることができる。 In the example shown in FIG. 10, the control voltage Vb increases together with the step-down voltage Va of the external power supply circuit 74, and the control voltage Vb reaches a steady voltage at time t <b> 5 when the control voltage Vb becomes the Zener voltage Vz of the Zener diode 107.
Therefore, in the example shown in FIG. 10, the control voltage Vb can be made a steady voltage in a short time after the external power supply circuit 74 is turned on, compared to the examples shown in FIGS. 8 and 9. The starting characteristics can be further improved.

ところで、マイクロコンピュータ７０や内部電源回路１０１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、ツェナーダイオード１０７をモノリシックＩＣに形成された他の素子に対して絶縁体分離された構造にすることにより、ツェナーダイオード１０７のリーク電流を抑制できるため、ツェナー電圧Ｖｚの設定精度を向上させることが可能になり、第５実施形態の作用・効果が更に確実に得られる。
尚、ツェナーダイオード１０７を絶縁体分離された構造にするには、例えば、トレンチ分離構造、ＳＯＩ（Semiconductor On Insulator）分離構造、ＬＯＣＯＳ（Local Oxidation of Silicon）分離構造などを用いればよい。 By the way, when the microcomputer 70 and the internal power supply circuit 101 are constituted by a monolithic IC integrated on one semiconductor chip, the zener diode 107 is isolated from other elements formed in the monolithic IC. With this structure, the leakage current of the Zener diode 107 can be suppressed, so that the setting accuracy of the Zener voltage Vz can be improved, and the operation and effect of the fifth embodiment can be obtained more reliably.
For example, a trench isolation structure, an SOI (Semiconductor On Insulator) isolation structure, a LOCOS (Local Oxidation of Silicon) isolation structure, or the like may be used to form the Zener diode 107 in an insulator-isolated structure.

＜第６実施形態＞
図１１は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第６実施形態の内部電源回路１１１の概略構成を示すブロック回路図である。 <Sixth Embodiment>
FIG. 11 is a block circuit diagram showing a schematic configuration of the internal power supply circuit 111 of the sixth embodiment built in the microcomputer 70 mounted in the electronic control device of the automobile.

内部電源回路１１１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、クランプ回路１１２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。   The internal power supply circuit 111 includes an output transistor 81, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, an operational amplifier 84, and a clamp circuit 112. The internal power supply circuit 111 uses the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD as a low voltage. The voltage is stepped down to the control voltage Vb required for driving the system circuit 72 and output.

第６実施形態の内部電源回路１１１において、従来技術の内部電源回路７１と異なるのは、クランプ回路１１２が設けられている点だけである。
クランプ回路１１２は、トランジスタ１０３，１０４、抵抗１０５、抵抗分圧回路１０６、ＰＮ接合ダイオード１１３，１１４から構成されている。 The internal power supply circuit 111 of the sixth embodiment is different from the internal power supply circuit 71 of the prior art only in that a clamp circuit 112 is provided.
The clamp circuit 112 includes transistors 103 and 104, a resistor 105, a resistance voltage dividing circuit 106, and PN junction diodes 113 and 114.

第６実施形態のクランプ回路１１２において、第５実施形態のクランプ回路１０２と異なるのは、逆方向接続されたツェナーダイオード１０７が、順方向接続された各ダイオード１１３，１１４に置き換えられている点だけである。
すなわち、各ダイオード１１３，１１４は直列接続され、ダイオード１１４のカソードはトランジスタ１０３のドレインに接続され、ダイオード１１３のアノードは出力トランジスタ８１のドレインに接続されている。
ここで、各ダイオード１１３，１１４の順方向電圧Ｖｆは同じである。 The clamp circuit 112 of the sixth embodiment is different from the clamp circuit 102 of the fifth embodiment only in that the Zener diode 107 connected in the reverse direction is replaced with the diodes 113 and 114 connected in the forward direction. It is.
That is, the diodes 113 and 114 are connected in series, the cathode of the diode 114 is connected to the drain of the transistor 103, and the anode of the diode 113 is connected to the drain of the output transistor 81.
Here, the forward voltage Vf of each of the diodes 113 and 114 is the same.

図８は、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧未満に設定した場合において、図１１に示す第６実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１１２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。   FIG. 8 shows the step-down voltage Va of the microcomputer 70 of the sixth embodiment shown in FIG. 11 when the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114 is set to be less than the steady voltage of the control voltage Vb. , Control voltage Vb, reference voltage INP, gate voltage VG1, VG2 of each transistor 103, 104 of the clamp circuit 112, characteristic diagram showing the time displacement from when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on) It is.

第６実施形態のクランプ回路１１２においても、第５実施形態のクランプ回路１０２と同じく、外部電源回路７４の電源投入時には各トランジスタ１０３，１０４が共にオフしており、トランジスタ１０４がオフしているときトランジスタ１０３のゲート電圧ＶG1は外部電源回路７４の降圧電圧Ｖａと等しくなっており、降圧電圧Ｖａが増大してトランジスタ１０３のしきい値電圧Ｖｔを超えた時点ｔ３でトランジスタ１０３がオンする。   In the clamp circuit 112 of the sixth embodiment, as in the clamp circuit 102 of the fifth embodiment, when the external power supply circuit 74 is turned on, both the transistors 103 and 104 are off and the transistor 104 is off. The gate voltage VG1 of the transistor 103 is equal to the step-down voltage Va of the external power supply circuit 74, and the transistor 103 is turned on at time t3 when the step-down voltage Va increases and exceeds the threshold voltage Vt of the transistor 103.

すると、オンしたトランジスタ１０３を介してダイオード１１４のカソードはアースに接続され、出力トランジスタ８１のドレインは順方向接続された各ダイオード１１３，１１４とトランジスタ１０３を介してアースに接続されるため、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下になる。   Then, the cathode of the diode 114 is connected to the ground through the transistor 103 that is turned on, and the drain of the output transistor 81 is connected to the ground through the diodes 113 and 114 and the transistor 103 that are connected in the forward direction. The control voltage Vb, which is the drain voltage of 81, is equal to or less than the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114.

よって、トランジスタ１０３がオンしているときには、制御電圧Ｖｂは各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下（Ｖｂ≦２×Ｖｆ）に保持されている。
尚、図８に示す例では、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆが約１．３５Ｖに設定されている。 Therefore, when the transistor 103 is on, the control voltage Vb is held at a total voltage 2 × Vf or less (Vb ≦ 2 × Vf) of the forward voltages Vf of the diodes 113 and 114.
In the example shown in FIG. 8, the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114 is set to about 1.35V.

第６実施形態のクランプ回路１１２においても、外部電源回路７４の降圧電圧Ｖａが増大し、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３になり、トランジスタ１０４がオンすると共にトランジスタ１０３がオフした時点ｔ４からは、第５実施形態のクランプ回路１０２と同じ動作を行う。   Also in the clamp circuit 112 of the sixth embodiment, the step-down voltage Va of the external power supply circuit 74 increases, the step-down voltage Va of the external power supply circuit 74 becomes the set voltage V3, the transistor 104 is turned on, and the transistor 103 is turned off. From t4, the same operation as the clamp circuit 102 of the fifth embodiment is performed.

このように、第６実施形態では、クランプ回路１１２を設けることにより、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３未満のときには制御電圧Ｖｂを強制的に各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下に保持させ、降圧電圧Ｖａが設定電圧Ｖ３以上になった時点ｔ４から、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）を図４２に示した従来技術と同様に動作させるようにしている。   Thus, in the sixth embodiment, by providing the clamp circuit 112, when the stepped down voltage Va of the external power supply circuit 74 is less than the set voltage V3, the control voltage Vb is forcibly forced to the forward voltage Vf of each of the diodes 113 and 114. 42, the non-inverting amplifier circuit 85 (the output transistor 81, the resistance voltage dividing circuit 82, and the operational amplifier 84) is shown in FIG. 42 from the time t4 when the step-down voltage Va is held below the set voltage V3. It is made to operate in the same manner as the prior art.

すなわち、第６実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ３未満のとき）には制御電圧Ｖｂを各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下に保持させ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ３以上のとき）には制御電圧Ｖｂを出力させるようにしている。
従って、第６実施形態によれば、第５実施形態と同様の効果が得られる。 That is, in the sixth embodiment, when the operations of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 are unstable (when the step-down voltage Va is less than the set voltage V3), the control voltage Vb is set to each diode 113, The total voltage of the forward voltage Vf of 114 is kept below 2 × Vf, and the control voltage Vb is output when the operation of each circuit 83, 85 is stable (when the step-down voltage Va is equal to or higher than the set voltage V3). I am doing so.
Therefore, according to the sixth embodiment, the same effect as the fifth embodiment can be obtained.

図９は、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧より高く設定した場合において、図１１に示す第６実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１１２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時からの時間変位を示す特性図である。   FIG. 9 shows the step-down voltage Va of the microcomputer 70 of the sixth embodiment shown in FIG. 11 when the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114 is set higher than the steady voltage of the control voltage Vb. , Control voltage Vb, reference voltage INP, and gate voltages VG1 and VG2 of the transistors 103 and 104 of the clamp circuit 112 are characteristic diagrams showing temporal displacements from when the external power supply circuit 74 is turned on.

図１０は、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧と同じに設定した場合において、図１１に示す第６実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１１２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時からの時間変位を示す特性図である。   FIG. 10 shows the step-down voltage of the microcomputer 70 of the sixth embodiment shown in FIG. 11 when the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114 is set equal to the steady voltage of the control voltage Vb. FIG. 6 is a characteristic diagram showing temporal displacements of Va, control voltage Vb, reference voltage INP, and gate voltages VG1 and VG2 of the transistors 103 and 104 of the clamp circuit 112 from when the external power supply circuit 74 is turned on.

ところで、マイクロコンピュータ７０や内部電源回路１１１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、各ダイオード１１３，１１４をモノリシックＩＣに形成された他の素子に対して絶縁体分離された構造にすることにより、各ダイオード１１３，１１４のリーク電流を抑制できるため、順方向電圧Ｖｆの合計電圧２×Ｖｆの設定精度を向上させることが可能になり、第６実施形態の作用・効果が更に確実に得られる。
尚、各ダイオード１１３，１１４を絶縁体分離された構造にするには、例えば、トレンチ分離構造、ＳＯＩ分離構造、ＬＯＣＯＳ分離構造などを用いればよい。 By the way, when the microcomputer 70 and the internal power supply circuit 111 are configured by a monolithic IC integrated on one semiconductor chip, the diodes 113 and 114 are insulated from other elements formed in the monolithic IC. Since the body-separated structure can suppress the leakage current of each of the diodes 113 and 114, it is possible to improve the setting accuracy of the total voltage 2 × Vf of the forward voltage Vf. The action and effect can be obtained more reliably.
For example, a trench isolation structure, an SOI isolation structure, a LOCOS isolation structure, or the like may be used to make the diodes 113 and 114 have an insulator-isolated structure.

＜第７実施形態＞
図１２は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第７実施形態の内部電源回路１２１の概略構成を示すブロック回路図である。 <Seventh embodiment>
FIG. 12 is a block circuit diagram showing a schematic configuration of the internal power supply circuit 121 of the seventh embodiment built in the microcomputer 70 mounted on the electronic control device of the automobile.

内部電源回路１２１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、クランプ回路１２２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。   The internal power supply circuit 121 includes an output transistor 81, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, an operational amplifier 84, and a clamp circuit 122. The internal power supply circuit 121 uses the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD as a low voltage. The voltage is stepped down to the control voltage Vb required for driving the system circuit 72 and output.

第７実施形態の内部電源回路１２１において、従来技術の内部電源回路７１と異なるのは、クランプ回路１２２が設けられている点だけである。
クランプ回路１２２は、トランジスタ１０３，１０４、抵抗１０５、抵抗分圧回路１０６、ツェナーダイオード１０７、時定数回路１２３、トランスミッションゲート１２４から構成されている。 The internal power supply circuit 121 of the seventh embodiment differs from the internal power supply circuit 71 of the prior art only in that a clamp circuit 122 is provided.
The clamp circuit 122 includes transistors 103 and 104, a resistor 105, a resistor voltage dividing circuit 106, a Zener diode 107, a time constant circuit 123, and a transmission gate 124.

時定数回路１２３は、トランジスタ１０３のゲートとアースと間に並列接続されているコンデンサ１２５および抵抗１２６から構成されている。
トランスミッションゲート１２４は、ＮチャネルＭＯＳトランジスタ１２７、ＰチャネルＭＯＳトランジスタ１２８、インバータ１２９から構成されている。
各トランジスタ１２７，１２８のドレインは端子VDDに接続され、各トランジスタ１２７，１２８のソースはトランジスタ１０３のゲートに接続されている。
トランジスタ１０４のドレインは、トランジスタ１２７のゲートに接続されると共に、インバータ１２９を介してトランジスタ１２８のゲートに接続されている。
尚、各トランジスタ１０３，１０４，１２７のしきい値電圧Ｖｔは同じである。 The time constant circuit 123 includes a capacitor 125 and a resistor 126 connected in parallel between the gate of the transistor 103 and the ground.
The transmission gate 124 includes an N channel MOS transistor 127, a P channel MOS transistor 128, and an inverter 129.
The drains of the transistors 127 and 128 are connected to the terminal VDD, and the sources of the transistors 127 and 128 are connected to the gate of the transistor 103.
The drain of the transistor 104 is connected to the gate of the transistor 127 and is connected to the gate of the transistor 128 through the inverter 129.
The threshold voltages Vt of the transistors 103, 104, and 127 are the same.

図１３は、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧未満に設定した場合において、図１２に示す第７実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１２２の各トランジスタ１２７，１０４，１０３のゲート電圧ＶG1，ＶG2，ＶG3について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。   FIG. 13 shows the step-down voltage Va, the control voltage Vb, the reference voltage INP, and the like of the microcomputer 70 of the seventh embodiment shown in FIG. 12 when the Zener voltage Vz of the Zener diode 107 is set to be lower than the steady voltage of the control voltage Vb. FIG. 10 is a characteristic diagram showing a time displacement of the gate voltages VG1, VG2, and VG3 of the transistors 127, 104, and 103 of the clamp circuit 122 from when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on).

外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。
また、トランジスタ１２７のゲート電圧ＶG1の時間変位特性は、第５実施形態のクランプ回路１０２のトランジスタ１０３のゲート電圧ＶG1の時間変位特性と同じである。 The rising characteristic of the step-down voltage Va of the external power supply circuit 74 is the same as that of the prior art shown in FIG.
Further, the rising characteristic of the reference voltage INP of the reference voltage generation circuit 83 is the same as that of the prior art shown in FIG.
Further, the time displacement characteristic of the gate voltage VG1 of the transistor 127 is the same as the time displacement characteristic of the gate voltage VG1 of the transistor 103 of the clamp circuit 102 of the fifth embodiment.

第７実施形態のクランプ回路１２２において、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）には、各トランジスタ１０４，１０３のゲート電圧ＶG2，ＶG3が共にゼロであり、時定数回路１２３のコンデンサ１２５には電荷が蓄積されていないため、各トランジスタ１０３，１０４は共にオフしている。
そして、トランジスタ１２７のゲートには、抵抗１０５を介して端子VDDから外部電源回路７４の降圧電圧Ｖａが印加されている。そのため、トランジスタ１０４がオフしているとき、トランジスタ１２７のゲート電圧ＶG1は外部電源回路７４の降圧電圧Ｖａと等しくなる。 In the clamp circuit 122 of the seventh embodiment, when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on), the gate voltages VG2 and VG3 of the transistors 104 and 103 are both zero, and the time constant circuit 123 Since no charge is accumulated in the capacitor 125, the transistors 103 and 104 are both turned off.
The step-down voltage Va of the external power supply circuit 74 is applied to the gate of the transistor 127 from the terminal VDD via the resistor 105. Therefore, when the transistor 104 is off, the gate voltage VG1 of the transistor 127 is equal to the step-down voltage Va of the external power supply circuit 74.

その後、外部電源回路７４の降圧電圧Ｖａが増大してトランジスタ１２７のしきい値電圧Ｖｔを超えた時点ｔ３で、トランジスタ１２７のゲート電圧ＶG1もしきい値電圧Ｖｔを超え、トランジスタ１２７がオンする。
また、トランジスタ１２８のゲートには、インバータ１２９を介してトランジスタ１２７のゲート電圧ＶG1が印加されるため、トランジスタ１２７がオンするとほぼ同時にトランジスタ１２８もオンする。 Thereafter, at time t3 when the stepped down voltage Va of the external power supply circuit 74 increases and exceeds the threshold voltage Vt of the transistor 127, the gate voltage VG1 of the transistor 127 also exceeds the threshold voltage Vt, and the transistor 127 is turned on.
Further, since the gate voltage VG1 of the transistor 127 is applied to the gate of the transistor 128 via the inverter 129, the transistor 128 is also turned on almost at the same time as the transistor 127 is turned on.

すなわち、外部電源回路７４の降圧電圧Ｖａが増大してしきい値電圧Ｖｔを超えた時点ｔ３で、トランスミッションゲート１２４がオンする。
ここで、トランスミッションゲート１２４のオン電圧である各トランジスタ１２７，１２８のオン電圧（トランジスタ１２７，１２８のオン状態におけるソース・ドレイン間電圧）は、ほぼゼロである。 That is, the transmission gate 124 is turned on at the time t3 when the step-down voltage Va of the external power supply circuit 74 increases and exceeds the threshold voltage Vt.
Here, the on-voltage of the transistors 127 and 128 (the voltage between the source and the drain in the on-state of the transistors 127 and 128), which is the on-voltage of the transmission gate 124, is substantially zero.

すると、外部電源回路７４の降圧電圧Ｖａがオンしたトランスミッションゲート１２４を介し、トランジスタ１０３のゲートに印加されると共に、時定数回路１２３に印加される。
そのため、時定数回路１２３のコンデンサ１２５に外部電源回路７４の降圧電圧Ｖａが印加され、降圧電圧Ｖａによってコンデンサ１２５に電荷が蓄積されて充電される。 Then, the step-down voltage Va of the external power supply circuit 74 is applied to the gate of the transistor 103 and also to the time constant circuit 123 via the transmission gate 124 that is turned on.
Therefore, the step-down voltage Va of the external power supply circuit 74 is applied to the capacitor 125 of the time constant circuit 123, and charges are accumulated in the capacitor 125 and charged by the step-down voltage Va.

また、トランジスタ１０３のゲート電圧ＶG3もしきい値電圧Ｖｔを超え、トランジスタ１０３がオンする。
そのため、オンしたトランジスタ１０３を介してツェナーダイオード１０７のアノードはアースに接続され、出力トランジスタ８１のドレインは逆方向接続されたツェナーダイオード１０７とトランジスタ１０３を介してアースに接続されるため、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、ツェナーダイオード１０７のツェナー電圧Ｖｚ以下になる。 Further, the gate voltage VG3 of the transistor 103 also exceeds the threshold voltage Vt, and the transistor 103 is turned on.
Therefore, the anode of the Zener diode 107 is connected to the ground through the transistor 103 that is turned on, and the drain of the output transistor 81 is connected to the ground through the Zener diode 107 and the transistor 103 that are connected in the reverse direction. The control voltage Vb which is the drain voltage of the zener diode 107 becomes equal to or lower than the zener voltage Vz of the zener diode 107.

その後、外部電源回路７４の降圧電圧Ｖａが増大し、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３になった時点ｔ４で、抵抗分圧回路１０６のノードβの電圧値がトランジスタ１０４のしきい値電圧Ｖｔを超えるため、トランジスタ１０４のゲート電圧ＶG2もしきい値電圧Ｖｔを超え、トランジスタ１０４がオンする。   Thereafter, the step-down voltage Va of the external power supply circuit 74 increases and the voltage value of the node β of the resistance voltage dividing circuit 106 becomes the threshold of the transistor 104 at the time t4 when the step-down voltage Va of the external power supply circuit 74 becomes the set voltage V3. Since the value voltage Vt is exceeded, the gate voltage VG2 of the transistor 104 also exceeds the threshold voltage Vt, and the transistor 104 is turned on.

トランジスタ１０４がオンした時点ｔ４で、トランジスタ１２７のゲート電圧ＶG1はトランジスタ１０４のオン電圧であるゼロになり、トランジスタ１２７がオフする。
また、トランジスタ１２８のゲートには、インバータ１２９を介してトランジスタ１２７のゲート電圧ＶG1が印加されるため、トランジスタ１２７がオフするとほぼ同時にトランジスタ１２８もオフする。
すなわち、外部電源回路７４の降圧電圧Ｖａが増大して設定電圧Ｖ３を超えた時点ｔ４で、トランスミッションゲート１２４がオフする。 At time t4 when the transistor 104 is turned on, the gate voltage VG1 of the transistor 127 becomes zero, which is the on voltage of the transistor 104, and the transistor 127 is turned off.
Further, since the gate voltage VG1 of the transistor 127 is applied to the gate of the transistor 128 via the inverter 129, the transistor 128 is also turned off almost at the same time as the transistor 127 is turned off.
That is, the transmission gate 124 is turned off at the time t4 when the step-down voltage Va of the external power supply circuit 74 increases and exceeds the set voltage V3.

トランスミッションゲート１２４がオフすると、コンデンサ１２５に蓄積された電荷が抵抗１２６を介してアースに放電され、コンデンサ１２５の静電容量値と抵抗１２６の抵抗値とによって設定される時定数に基づいて、時定数回路１２３の電圧値であるトランジスタ１０３のゲート電圧ＶG3が徐々に減少する。
そして、トランジスタ１０３のゲート電圧ＶG3がしきい値電圧Ｖｔｔを下回った時点ｔ６で、トランジスタ１０３がオフする。 When the transmission gate 124 is turned off, the electric charge accumulated in the capacitor 125 is discharged to the ground through the resistor 126, and the time is set based on the time constant set by the capacitance value of the capacitor 125 and the resistance value of the resistor 126. The gate voltage VG3 of the transistor 103, which is the voltage value of the constant circuit 123, gradually decreases.
At time t6 when the gate voltage VG3 of the transistor 103 falls below the threshold voltage Vtt, the transistor 103 is turned off.

トランジスタ１０３がオンしているときには、制御電圧Ｖｂはツェナーダイオード１０７のツェナー電圧Ｖｚ以下（Ｖｂ≦Ｖｚ）に保持されている。
尚、図１３に示す例では、ツェナーダイオード１０７のツェナー電圧Ｖｚが制御電圧Ｖｂの定常電圧（＝１．５Ｖ）未満に設定されており、具体的にはツェナー電圧Ｖｚが約１．３５Ｖに設定されている。 When the transistor 103 is on, the control voltage Vb is held below the Zener voltage Vz of the Zener diode 107 (Vb ≦ Vz).
In the example shown in FIG. 13, the Zener voltage Vz of the Zener diode 107 is set to be lower than the steady voltage (= 1.5V) of the control voltage Vb, and specifically, the Zener voltage Vz is set to about 1.35V. Has been.

トランジスタ１０３がオフしている場合には、内部電源回路１２１が従来技術の内部電源回路７１と機能的に同じ回路構成になるため、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
よって、トランジスタ１０３がオフした時点ｔ６から、制御電圧Ｖｂは増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。 When the transistor 103 is off, the internal power supply circuit 121 has a functionally identical circuit configuration to the internal power supply circuit 71 of the prior art, so that the non-inverting amplifier circuit 85 (output transistor 81, resistance voltage dividing circuit 82, The operational amplifier 84) generates the control voltage Vb from the reference voltage INP of the reference voltage generation circuit 83 using the step-down voltage Va of the external power supply circuit 74 as a power supply voltage.
Therefore, the control voltage Vb increases from the time t6 when the transistor 103 is turned off, and when all the operations of the external power supply circuit 74, the reference voltage generation circuit 83, and the non-inverting amplifier circuit 85 are stabilized, the control voltage Vb is a steady voltage. To reach a steady state.

このように、第７実施形態では、クランプ回路１２２を設けることにより、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ６未満のときには制御電圧Ｖｂを強制的にツェナーダイオード１０７のツェナー電圧Ｖｚ以下に保持させ、前記経過時間が設定時間ｔ６以上になった時点ｔ６から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。   Thus, in the seventh embodiment, by providing the clamp circuit 122, the control voltage Vb is forcibly applied to the Zener diode 107 when the elapsed time from the time when the external power supply circuit 74 is turned on is less than the set time t6. The non-inverting amplifier circuit 85 is operated in the same manner as the prior art shown in FIG. 42 from the time point t6 when the elapsed time becomes equal to or longer than the set time t6.

そのため、第７実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路１２１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。   Therefore, according to the seventh embodiment, even when the control voltage Vb of the low voltage system circuit 72 is as low as 1.5V, the control stability of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 constituting the internal power supply circuit 121 is stabilized. Enough time can be secured.

すなわち、第７実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ６未満のとき）には制御電圧Ｖｂをツェナーダイオード１０７のツェナー電圧Ｖｚ以下に保持させ、各回路８３，８５の動作が安定な状態の場合（前記経過時間が設定時間ｔ６以上のとき）には制御電圧Ｖｂを出力させるようにしている。   That is, in the seventh embodiment, when the operations of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 are unstable (when the elapsed time from when the external power supply circuit 74 is turned on is less than the set time t6) ), The control voltage Vb is held below the Zener voltage Vz of the Zener diode 107, and when the operation of each circuit 83, 85 is stable (when the elapsed time is equal to or longer than the set time t6), the control voltage Vb is set to It is made to output.

また、マイクロコンピュータ７０を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第７実施形態のようにクランプ回路１２２をマイクロコンピュータ７０の内部に設けた場合でも、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。   Further, when the microcomputer 70 is constituted by a monolithic IC integrated on one semiconductor chip, even when the clamp circuit 122 is provided inside the microcomputer 70 as in the seventh embodiment, FIG. Compared with the prior art shown in FIG. 1, the external dimensions of the semiconductor chip constituting the microcomputer 70 are hardly changed, and the manufacturing cost of the microcomputer 70 is hardly increased.

そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路１２１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第７実施形態のようにクランプ回路１２２を内部電源回路１２１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路１２１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路１２１の製造コストもほとんど増大しない。   When the microcomputer 70 is constituted by a plurality of monolithic ICs and the internal power supply circuit 121 is constituted by a monolithic IC integrated on one semiconductor chip, the clamp circuit 122 is used as in the seventh embodiment. Even if the internal power supply circuit 121 is provided in the internal power supply circuit 121, the external dimensions of the semiconductor chip constituting the internal power supply circuit 121 are almost the same as those of the prior art shown in FIG. Does not increase.

従って、第７実施形態によれば、第１実施形態と同様の効果が得られる。
尚、設定時間ｔ６の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
そして、設定時間ｔ６は、抵抗分圧回路１０６の各抵抗Ｒｃ，Ｒｄの抵抗値と、時定数回路１２３の時定数とを変更することにより、所望の時間に設定できる。 Therefore, according to the seventh embodiment, the same effect as in the first embodiment can be obtained.
Note that the specific value of the set time t6 may be set by experimentally finding an optimum value by cut-and-try so as to reliably prevent ringing or overshoot from occurring in the control voltage Vb.
The set time t6 can be set to a desired time by changing the resistance values of the resistors Rc and Rd of the resistance voltage dividing circuit 106 and the time constant of the time constant circuit 123.

ところで、第７実施形態においても、第５実施形態の図９に示す例と同様に、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧より高く設定してもよい。
また、第７実施形態においても、第５実施形態の図１０に示す例と同様に、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧と同じに設定してもよい。 By the way, also in 7th Embodiment, you may set the Zener voltage Vz of the Zener diode 107 higher than the steady voltage of the control voltage Vb similarly to the example shown in FIG. 9 of 5th Embodiment.
Also in the seventh embodiment, the zener voltage Vz of the zener diode 107 may be set to be the same as the steady voltage of the control voltage Vb, as in the example shown in FIG. 10 of the fifth embodiment.

＜第８実施形態＞
図１４は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第８実施形態の内部電源回路１３１の概略構成を示すブロック回路図である。 <Eighth Embodiment>
FIG. 14 is a block circuit diagram showing a schematic configuration of the internal power supply circuit 131 of the eighth embodiment built in the microcomputer 70 mounted on the electronic control device of the automobile.

内部電源回路１３１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、クランプ回路１３２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。   The internal power supply circuit 131 includes an output transistor 81, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, an operational amplifier 84, and a clamp circuit 132. The internal power supply circuit 131 uses the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD as a low voltage. The voltage is stepped down to the control voltage Vb required for driving the system circuit 72 and output.

第８実施形態の内部電源回路１３１において、従来技術の内部電源回路７１と異なるのは、クランプ回路１３２が設けられている点だけである。
クランプ回路１３２は、トランジスタ１０３，１０４、抵抗１０５、抵抗分圧回路１０６、ダイオード１１３，１１４、時定数回路１２３、トランスミッションゲート１２４から構成されている。 The internal power supply circuit 131 of the eighth embodiment is different from the internal power supply circuit 71 of the prior art only in that a clamp circuit 132 is provided.
The clamp circuit 132 includes transistors 103 and 104, a resistor 105, a resistor voltage dividing circuit 106, diodes 113 and 114, a time constant circuit 123, and a transmission gate 124.

第８実施形態のクランプ回路１３２において、第７実施形態のクランプ回路１２２と異なるのは、逆方向接続されたツェナーダイオード１０７が、順方向接続された各ダイオード１１３，１１４に置き換えられている点だけである。
すなわち、各ダイオード１１３，１１４は直列接続され、ダイオード１１４のカソードはトランジスタ１０３のドレインに接続され、ダイオード１１３のアノードは出力トランジスタ８１のドレインに接続されている。 The clamp circuit 132 of the eighth embodiment differs from the clamp circuit 122 of the seventh embodiment only in that the Zener diode 107 connected in the reverse direction is replaced with the diodes 113 and 114 connected in the forward direction. It is.
That is, the diodes 113 and 114 are connected in series, the cathode of the diode 114 is connected to the drain of the transistor 103, and the anode of the diode 113 is connected to the drain of the output transistor 81.

図１３は、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧未満に設定した場合において、図１４に示す第８実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１２２の各トランジスタ１２７，１０４，１０３のゲート電圧ＶG1，ＶG2，ＶG3について、外部電源回路７４の電源投入時からの時間変位を示す特性図である。   FIG. 13 shows the step-down voltage Va of the microcomputer 70 of the eighth embodiment shown in FIG. 14 when the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114 is set to be less than the steady voltage of the control voltage Vb. , Control voltage Vb, reference voltage INP, gate voltage VG1, VG2, VG3 of each transistor 127, 104, 103 of the clamp circuit 122 is a characteristic diagram showing the time displacement from the time when the external power supply circuit 74 is turned on.

第８実施形態のクランプ回路１３２においても、外部電源回路７４の降圧電圧Ｖａが増大し、トランジスタ１２７のゲート電圧ＶG1がしきい値電圧Ｖｔを超えてトランスミッションゲート１２４がオンする時点ｔ３までは、第７実施形態のクランプ回路１２２と同じ動作を行う。   Also in the clamp circuit 132 of the eighth embodiment, the step-down voltage Va of the external power supply circuit 74 increases and the gate voltage VG1 of the transistor 127 exceeds the threshold voltage Vt until the time t3 when the transmission gate 124 is turned on. The same operation as that of the clamp circuit 122 of the seventh embodiment is performed.

そして、外部電源回路７４の降圧電圧Ｖａがオンしたトランスミッションゲート１２４を介し、トランジスタ１０３のゲートに印加されると共に、時定数回路１２３に印加される。
そのため、時定数回路１２３のコンデンサ１２５に外部電源回路７４の降圧電圧Ｖａが印加され、降圧電圧Ｖａによってコンデンサ１２５に電荷が蓄積されて充電される。 Then, the step-down voltage Va of the external power supply circuit 74 is applied to the gate of the transistor 103 and also to the time constant circuit 123 through the transmission gate 124 that is turned on.
Therefore, the step-down voltage Va of the external power supply circuit 74 is applied to the capacitor 125 of the time constant circuit 123, and charges are accumulated in the capacitor 125 and charged by the step-down voltage Va.

また、トランジスタ１０３のゲート電圧ＶG3もしきい値電圧Ｖｔを超え、トランジスタ１０３がオンする。
そのため、オンしたトランジスタ１０３を介してダイオード１１４のカソードはアースに接続され、出力トランジスタ８１のドレインは順方向接続された各ダイオード１１３，１１４とトランジスタ１０３を介してアースに接続されるため、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下になる。 Further, the gate voltage VG3 of the transistor 103 also exceeds the threshold voltage Vt, and the transistor 103 is turned on.
Therefore, the cathode of the diode 114 is connected to the ground through the transistor 103 that is turned on, and the drain of the output transistor 81 is connected to the ground through the diodes 113 and 114 and the transistor 103 that are connected in the forward direction. The control voltage Vb, which is the drain voltage of 81, is equal to or less than the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114.

その後、外部電源回路７４の降圧電圧Ｖａが増大し、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３になった時点ｔ４で、トランジスタ１０４がオンし、トランスミッションゲート１２４がオフすると、時定数回路１２３の時定数に基づいて、トランジスタ１０３のゲート電圧ＶG3が徐々に減少する。
そして、トランジスタ１０３のゲート電圧ＶG3がしきい値電圧Ｖｔｔを下回った時点ｔ６で、トランジスタ１０３がオフする。 Thereafter, when the step-down voltage Va of the external power supply circuit 74 increases and the step-down voltage Va of the external power supply circuit 74 reaches the set voltage V3, when the transistor 104 is turned on and the transmission gate 124 is turned off, the time constant circuit 123 is turned on. Based on this time constant, the gate voltage VG3 of the transistor 103 gradually decreases.
At time t6 when the gate voltage VG3 of the transistor 103 falls below the threshold voltage Vtt, the transistor 103 is turned off.

トランジスタ１０３がオンしているときには、制御電圧Ｖｂは各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下（Ｖｂ≦２×Ｖｆ）に保持されている。
尚、図１３に示す例では、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆが制御電圧Ｖｂの定常電圧（＝１．５Ｖ）未満に設定されており、具体的にはツェナー電圧Ｖｚが約１．３５Ｖに設定されている。 When the transistor 103 is on, the control voltage Vb is held at a total voltage 2 × Vf or less (Vb ≦ 2 × Vf) of the forward voltages Vf of the diodes 113 and 114.
In the example shown in FIG. 13, the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114 is set to be lower than the steady voltage (= 1.5 V) of the control voltage Vb. The voltage Vz is set to about 1.35V.

第８実施形態のクランプ回路１３２においても、トランジスタ１０３がオフした時点ｔ６からは、第５実施形態のクランプ回路１０２と同じ動作を行う。   In the clamp circuit 132 of the eighth embodiment, the same operation as that of the clamp circuit 102 of the fifth embodiment is performed from the time t6 when the transistor 103 is turned off.

このように、第８実施形態では、クランプ回路１３２を設けることにより、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ６未満のときには制御電圧Ｖｂを強制的に各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下に保持させ、前記経過時間が設定時間ｔ６以上になった時点ｔ６から、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）を図４２に示した従来技術と同様に動作させるようにしている。   Thus, in the eighth embodiment, by providing the clamp circuit 132, the control voltage Vb is forcibly set to each diode 113, when the elapsed time from when the external power supply circuit 74 is turned on is less than the set time t6. 114, the non-inverting amplifier circuit 85 (the output transistor 81, the resistance voltage dividing circuit 82, and the operational amplifier 84) from the time t6 when the elapsed time becomes equal to or greater than the set time t6. ) Is operated in the same manner as the prior art shown in FIG.

すなわち、第８実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ６未満のとき）には制御電圧Ｖｂを各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下に保持させ、各回路８３，８５の動作が安定な状態の場合（前記経過時間が設定時間ｔ６以上のとき）には制御電圧Ｖｂを出力させるようにしている。
従って、第８実施形態によれば、第７実施形態と同様の効果が得られる。 That is, in the eighth embodiment, when the operations of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 are unstable (when the elapsed time from when the external power supply circuit 74 is turned on is less than the set time t6). ), The control voltage Vb is held below the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114, and the operation of the circuits 83 and 85 is stable (the elapsed time is equal to or longer than the set time t6). In this case, the control voltage Vb is output.
Therefore, according to the eighth embodiment, the same effect as in the seventh embodiment can be obtained.

ところで、第８実施形態においても、第５実施形態の図９に示す例と同様に、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧より高く設定してもよい。
また、第８実施形態においても、第５実施形態の図１０に示す例と同様に、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧と同じに設定してもよい。 Incidentally, in the eighth embodiment as well, as in the example shown in FIG. 9 of the fifth embodiment, the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114 is set higher than the steady voltage of the control voltage Vb. May be.
Also in the eighth embodiment, as in the example shown in FIG. 10 of the fifth embodiment, the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114 is set to be the same as the steady voltage of the control voltage Vb. May be.

＜第９実施形態＞
図１５は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第９実施形態の内部電源回路１４１の概略構成を示すブロック回路図である。 <Ninth Embodiment>
FIG. 15 is a block circuit diagram showing a schematic configuration of the internal power supply circuit 141 of the ninth embodiment built in the microcomputer 70 mounted on the electronic control unit of the automobile.

内部電源回路１４１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、ツェナーダイオード１０７から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。   The internal power supply circuit 141 includes an output transistor 81, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, an operational amplifier 84, and a Zener diode 107. The internal power supply circuit 141 uses the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD as a low voltage. The voltage is stepped down to the control voltage Vb required for driving the system circuit 72 and output.

第９実施形態の内部電源回路１４１において、従来技術の内部電源回路７１と異なるのは、ツェナーダイオード１０７が設けられている点だけである。
第９実施形態において、第５実施形態のクランプ回路１０２と異なるのは、ツェナーダイオード１０７だけが設けられ、ツェナーダイオード１０７のアノードがアースに接続されている点だけである。 The internal power supply circuit 141 of the ninth embodiment is different from the internal power supply circuit 71 of the prior art only in that a Zener diode 107 is provided.
The ninth embodiment is different from the clamp circuit 102 of the fifth embodiment only in that only the Zener diode 107 is provided and the anode of the Zener diode 107 is connected to the ground.

図１６は、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧より高く設定した場合において、図１５に示す第９実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
尚、図１６に示す例では、ツェナーダイオード１０７のツェナー電圧Ｖｚが約１．６５Ｖに設定されている。 FIG. 16 shows the step-down voltage Va, control voltage Vb, and reference voltage INP of the microcomputer 70 of the ninth embodiment shown in FIG. 15 when the Zener voltage Vz of the Zener diode 107 is set higher than the steady voltage of the control voltage Vb. FIG. 6 is a characteristic diagram showing a time displacement from when the external power supply circuit 74 is turned on (when an ignition switch IG is turned on).
In the example shown in FIG. 16, the Zener voltage Vz of the Zener diode 107 is set to about 1.65V.

出力トランジスタ８１のドレインは、逆方向接続されたツェナーダイオード１０７を介してアースに接続されている。
そのため、外部電源回路７４の降圧電圧Ｖａが増大し、基準電圧生成回路８３および非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）が動作可能な最低電圧Ｖ４に降圧電圧Ｖａが達する時点ｔ７まで、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、ツェナーダイオード１０７のツェナー電圧Ｖｚ以下（Ｖｂ≦Ｖｚ）になる。 The drain of the output transistor 81 is connected to the ground via a Zener diode 107 connected in the reverse direction.
Therefore, the step-down voltage Va of the external power supply circuit 74 increases, and the step-down voltage Va is reduced to the lowest voltage V4 at which the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 (output transistor 81, resistance voltage dividing circuit 82, operational amplifier 84) can operate. Until the time point t7 when the voltage reaches, the control voltage Vb, which is the drain voltage of the output transistor 81, becomes equal to or lower than the Zener voltage Vz of the Zener diode 107 (Vb ≦ Vz).

そして、外部電源回路７４の降圧電圧Ｖａが最低電圧Ｖ４を超えた時点ｔ７から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して減少し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。
ここで、ツェナーダイオード１０７のツェナー電圧Ｖｚは制御電圧Ｖｂの定常電圧より高く設定されているため、基準電圧生成回路８３および非反転増幅回路８５の動作が可能になった後に、制御電圧Ｖｂがツェナー電圧Ｖｚを下回ると、ツェナーダイオード１０７には電流が流れなくなる。 Then, from the time t7 when the step-down voltage Va of the external power supply circuit 74 exceeds the minimum voltage V4, the control voltage Vb decreases following the voltages Va and INP, and the external power supply circuit 74, the reference voltage generation circuit 83, and the non-inversion When all the operations of the amplifier circuit 85 are stabilized, the control voltage Vb reaches a steady voltage and enters a steady state.
Here, since the Zener voltage Vz of the Zener diode 107 is set higher than the steady voltage of the control voltage Vb, after the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 can be operated, the control voltage Vb is Below the voltage Vz, no current flows through the Zener diode 107.

このように、第９実施形態では、ツェナーダイオード１０７を設けることにより、外部電源回路７４の降圧電圧Ｖａが最低電圧Ｖ４未満のときには制御電圧Ｖｂを強制的にツェナーダイオード１０７のツェナー電圧Ｖｚ以下に保持させ、降圧電圧Ｖａが最低電圧Ｖ４以上になった時点ｔ７から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。   Thus, in the ninth embodiment, by providing the Zener diode 107, the control voltage Vb is forcibly held below the Zener voltage Vz of the Zener diode 107 when the step-down voltage Va of the external power supply circuit 74 is less than the minimum voltage V4. Thus, from the time t7 when the step-down voltage Va becomes equal to or higher than the minimum voltage V4, the non-inverting amplifier circuit 85 is operated in the same manner as the prior art shown in FIG.

すなわち、第９実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが最低電圧Ｖ４未満のとき）には制御電圧Ｖｂをツェナーダイオード１０７のツェナー電圧Ｖｚ以下に保持させ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが最低電圧Ｖ４以上のとき）には制御電圧Ｖｂを出力させるようにしている。
従って、第９実施形態によれば、第１実施形態と同様の効果が得られる。 That is, in the ninth embodiment, when the operations of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 are unstable (when the step-down voltage Va is less than the minimum voltage V4), the control voltage Vb is applied to the Zener diode 107. The control voltage Vb is output when the operation of the circuits 83 and 85 is stable (when the step-down voltage Va is the minimum voltage V4 or more).
Therefore, according to the ninth embodiment, the same effect as in the first embodiment can be obtained.

図１７は、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧と同じに設定した場合において、図１５に示す第９実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時からの時間変位を示す特性図である。   FIG. 17 shows the step-down voltage Va, control voltage Vb, and reference voltage INP of the microcomputer 70 of the ninth embodiment shown in FIG. 15 when the Zener voltage Vz of the Zener diode 107 is set to be the same as the steady voltage of the control voltage Vb. 5 is a characteristic diagram showing a time displacement from when the external power supply circuit 74 is turned on.

図１７に示す例では、外部電源回路７４の降圧電圧Ｖａと共に制御電圧Ｖｂが増大し、制御電圧Ｖｂがツェナーダイオード１０７のツェナー電圧Ｖｚになった時点ｔ５で、制御電圧Ｖｂが定常電圧に達する。
従って、図１７に示す例では、図１６に示す例に比べて、外部電源回路７４の電源投入から短時間に制御電圧Ｖｂを定常電圧にすることが可能になるため、マイクロコンピュータ７０の起動特性を向上させることができる。 In the example shown in FIG. 17, the control voltage Vb increases together with the step-down voltage Va of the external power supply circuit 74, and the control voltage Vb reaches a steady voltage at time t <b> 5 when the control voltage Vb becomes the Zener voltage Vz of the Zener diode 107.
Accordingly, in the example shown in FIG. 17, the control voltage Vb can be made a steady voltage in a short time after the external power supply circuit 74 is turned on, compared to the example shown in FIG. Can be improved.

ところで、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧未満に設定した場合には、制御電圧Ｖｂが定常電圧になった後にもツェナーダイオード１０７に電流が流れ、マイクロコンピュータ７０が動作中はツェナーダイオード１０７に常に電流が流れることになるため、マイクロコンピュータ７０の消費電力が増大することになる。
よって、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧未満に設定することはできない。 By the way, when the Zener voltage Vz of the Zener diode 107 is set to be lower than the steady voltage of the control voltage Vb, the current flows through the Zener diode 107 even after the control voltage Vb becomes the steady voltage, and the microcomputer 70 is operating. Since current always flows through the Zener diode 107, the power consumption of the microcomputer 70 increases.
Therefore, the Zener voltage Vz of the Zener diode 107 cannot be set below the steady voltage of the control voltage Vb.

また、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧より高く設定した場合に、ツェナー電圧Ｖｚを高く設定し過ぎると、外部電源回路７４の電源投入から制御電圧Ｖｂが定常電圧に達するまでに要する時間が長くなってしまう。   Further, when the Zener voltage Vz of the Zener diode 107 is set higher than the steady voltage of the control voltage Vb, if the Zener voltage Vz is set too high, the control voltage Vb reaches the steady voltage after the external power supply circuit 74 is turned on. It takes a long time to complete.

従って、ツェナーダイオード１０７のツェナー電圧Ｖｚの具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できると共に、外部電源回路７４の電源投入から短時間に制御電圧Ｖｂを定常電圧にすることが可能なように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。   Therefore, the specific value of the Zener voltage Vz of the Zener diode 107 can surely prevent ringing or overshoot from occurring in the control voltage Vb, and the control voltage Vb can be set to a steady voltage in a short time after the external power supply circuit 74 is turned on. What is necessary is just to find and set an optimal value experimentally by cut-and-try so that it can be performed.

＜第１０実施形態＞
図１８は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１０実施形態の内部電源回路１５１の概略構成を示すブロック回路図である。 <Tenth Embodiment>
FIG. 18 is a block circuit diagram showing a schematic configuration of the internal power supply circuit 151 of the tenth embodiment built in the microcomputer 70 mounted on the electronic control unit of the automobile.

内部電源回路１５１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、ダイオード１１３，１１４から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。   The internal power supply circuit 151 includes an output transistor 81, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, an operational amplifier 84, and diodes 113 and 114. The internal power supply circuit 151 reduces the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD. The voltage is stepped down to the control voltage Vb required for driving the voltage system circuit 72 and output.

第１０実施形態の内部電源回路１５１において、従来技術の内部電源回路７１と異なるのは、直列接続された各ダイオード１１３，１１４が設けられている点だけである。
第１０実施形態において、第６実施形態のクランプ回路１１２と異なるのは、直列接続された各ダイオード１１３，１１４だけが設けられ、ダイオード１１４のカソードがアースに接続されている点だけである。 The internal power supply circuit 151 of the tenth embodiment is different from the internal power supply circuit 71 of the prior art only in that diodes 113 and 114 connected in series are provided.
The tenth embodiment is different from the clamp circuit 112 of the sixth embodiment only in that only the diodes 113 and 114 connected in series are provided and the cathode of the diode 114 is connected to the ground.

図１６は、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧より高く設定した場合において、図１８に示す第１０実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
尚、図１６に示す例では、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆが約１．６５Ｖに設定されている。 FIG. 16 shows the step-down voltage Va of the microcomputer 70 of the tenth embodiment shown in FIG. 18 when the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114 is set higher than the steady voltage of the control voltage Vb. , Control voltage Vb, reference voltage INP is a characteristic diagram showing the time displacement from when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on).
In the example shown in FIG. 16, the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114 is set to about 1.65V.

出力トランジスタ８１のドレインは、順方向接続された各ダイオード１１３，１１４を介してアースに接続されている。
そのため、外部電源回路７４の降圧電圧Ｖａが増大し、基準電圧生成回路８３および非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）が動作可能な最低電圧Ｖ４に降圧電圧Ｖａが達する時点ｔ７まで、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下（Ｖｂ≦２×Ｖｆ）になる。 The drain of the output transistor 81 is connected to the ground via the diodes 113 and 114 connected in the forward direction.
Therefore, the step-down voltage Va of the external power supply circuit 74 increases, and the step-down voltage Va is reduced to the lowest voltage V4 at which the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 (output transistor 81, resistance voltage dividing circuit 82, operational amplifier 84) can operate. The control voltage Vb, which is the drain voltage of the output transistor 81, is equal to or lower than the total voltage 2 × Vf (Vb ≦ 2 × Vf) of the forward voltages Vf of the diodes 113 and 114 until the time t7 when the voltage reaches.

そして、外部電源回路７４の降圧電圧Ｖａが最低電圧Ｖ４を超えた時点ｔ７から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して減少し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。
ここで、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆは制御電圧Ｖｂの定常電圧より高く設定されているため、基準電圧生成回路８３および非反転増幅回路８５の動作が可能になった後に、制御電圧Ｖｂが合計電圧２×Ｖｆを下回ると、各ダイオード１１３，１１４には電流が流れなくなる。 Then, from the time t7 when the step-down voltage Va of the external power supply circuit 74 exceeds the minimum voltage V4, the control voltage Vb decreases following the voltages Va and INP, and the external power supply circuit 74, the reference voltage generation circuit 83, and the non-inversion When all the operations of the amplifier circuit 85 are stabilized, the control voltage Vb reaches a steady voltage and enters a steady state.
Here, since the total voltage 2 × Vf of the forward voltages Vf of the respective diodes 113 and 114 is set higher than the steady voltage of the control voltage Vb, the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 can be operated. After that, when the control voltage Vb falls below the total voltage 2 × Vf, no current flows through the diodes 113 and 114.

このように、第１０実施形態では、各ダイオード１１３，１１４を設けることにより、外部電源回路７４の降圧電圧Ｖａが最低電圧Ｖ４未満のときには制御電圧Ｖｂを強制的に各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下に保持させ、降圧電圧Ｖａが最低電圧Ｖ４以上になった時点ｔ７から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。   Thus, in the tenth embodiment, by providing the diodes 113 and 114, when the stepped-down voltage Va of the external power supply circuit 74 is less than the minimum voltage V4, the control voltage Vb is forcibly forwarded. The total voltage Vf is kept below 2 × Vf, and the non-inverting amplifier circuit 85 is operated in the same manner as in the prior art shown in FIG. 42 from the time t7 when the step-down voltage Va becomes the minimum voltage V4 or more. .

すなわち、第１０実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが最低電圧Ｖ４未満のとき）には制御電圧Ｖｂを各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下に保持させ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが最低電圧Ｖ４以上のとき）には制御電圧Ｖｂを出力させるようにしている。
従って、第１０実施形態によれば、第１実施形態と同様の効果が得られる。 That is, in the tenth embodiment, when the operations of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 are unstable (when the step-down voltage Va is less than the minimum voltage V4), the control voltage Vb is set to each diode 113, The total voltage of the forward voltage Vf of 114 is kept below 2 × Vf, and the control voltage Vb is outputted when the operation of each circuit 83, 85 is stable (when the step-down voltage Va is the minimum voltage V4 or more). I am doing so.
Therefore, according to the tenth embodiment, the same effect as the first embodiment can be obtained.

図１７は、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧と同じに設定した場合において、図１８に示す第１０実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時からの時間変位を示す特性図である。   FIG. 17 shows the step-down voltage of the microcomputer 70 of the tenth embodiment shown in FIG. 18 when the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114 is set equal to the steady voltage of the control voltage Vb. FIG. 6 is a characteristic diagram showing temporal displacement of Va, control voltage Vb, and reference voltage INP from when the external power supply circuit 74 is turned on.

図１７に示す例では、外部電源回路７４の降圧電圧Ｖａと共に制御電圧Ｖｂが増大し、制御電圧Ｖｂが各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆになった時点ｔ５で、制御電圧Ｖｂが定常電圧に達する。
従って、図１７に示す例では、図１６に示す例に比べて、外部電源回路７４の電源投入から短時間に制御電圧Ｖｂを定常電圧にすることが可能になるため、マイクロコンピュータ７０の起動特性を向上させることができる。 In the example shown in FIG. 17, at the time t5 when the control voltage Vb increases together with the step-down voltage Va of the external power supply circuit 74, and the control voltage Vb becomes the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114. The control voltage Vb reaches a steady voltage.
Accordingly, in the example shown in FIG. 17, the control voltage Vb can be made a steady voltage in a short time after the external power supply circuit 74 is turned on, compared to the example shown in FIG. Can be improved.

ところで、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧未満に設定した場合には、制御電圧Ｖｂが定常電圧になった後にも各ダイオード１１３，１１４に電流が流れ、マイクロコンピュータ７０が動作中は各ダイオード１１３，１１４に常に電流が流れることになるため、マイクロコンピュータ７０の消費電力が増大することになる。
よって、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧未満に設定することはできない。 By the way, when the total voltage 2 × Vf of the forward voltages Vf of the respective diodes 113 and 114 is set to be less than the steady voltage of the control voltage Vb, the diodes 113 and 114 are also connected even after the control voltage Vb becomes the steady voltage. Since current flows and current always flows through the diodes 113 and 114 while the microcomputer 70 is in operation, the power consumption of the microcomputer 70 increases.
Therefore, the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114 cannot be set below the steady voltage of the control voltage Vb.

また、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧より高く設定した場合に、合計電圧２×Ｖｆを高く設定し過ぎると、外部電源回路７４の電源投入から制御電圧Ｖｂが定常電圧に達するまでに要する時間が長くなってしまう。   Further, when the total voltage 2 × Vf of the forward voltage Vf of each of the diodes 113 and 114 is set higher than the steady voltage of the control voltage Vb, if the total voltage 2 × Vf is set too high, the power supply of the external power supply circuit 74 It takes a long time for the control voltage Vb to reach the steady voltage after being turned on.

従って、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆの具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できると共に、外部電源回路７４の電源投入から短時間に制御電圧Ｖｂを定常電圧にすることが可能なように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。   Therefore, the specific value of the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114 can surely prevent the control voltage Vb from ringing or overshoot, and can be short after the external power supply circuit 74 is turned on. What is necessary is just to find and set an optimum value experimentally by cut-and-try so that the control voltage Vb can be made a steady voltage in time.

＜第１１実施形態＞
図１９は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１１実施形態の内部電源回路１６１の概略構成を示すブロック回路図である。 <Eleventh embodiment>
FIG. 19 is a block circuit diagram showing a schematic configuration of the internal power supply circuit 161 of the eleventh embodiment built in the microcomputer 70 mounted on the electronic control device of the automobile.

内部電源回路１６１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、電圧制御回路１６２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。   The internal power supply circuit 161 includes an output transistor 81, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, an operational amplifier 84, and a voltage control circuit 162. The internal power supply circuit 161 reduces the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD. The voltage is stepped down to the control voltage Vb required for driving the voltage system circuit 72 and output.

第１１実施形態の内部電源回路１６１において、従来技術の内部電源回路７１と異なるのは、電圧制御回路１６２が設けられている点だけである。
電圧制御回路１６２は、トランジスタ１０３，１０４、抵抗１０５、抵抗分圧回路１０６、ローパスフィルタ１６３から構成されている。 The internal power supply circuit 161 of the eleventh embodiment is different from the internal power supply circuit 71 of the prior art only in that a voltage control circuit 162 is provided.
The voltage control circuit 162 includes transistors 103 and 104, a resistor 105, a resistance voltage dividing circuit 106, and a low pass filter 163.

パッシブ型の一次ローパスフィルタ１６３は、コンデンサ１６４および抵抗１６５から構成されている。
コンデンサ１６４は、トランジスタ１０３のドレインと出力トランジスタ８１のゲートとの間に接続されている。
抵抗１６５は、オペアンプ８４の出力端子と出力トランジスタ８１のゲートとの間に接続されている。 The passive primary low-pass filter 163 includes a capacitor 164 and a resistor 165.
The capacitor 164 is connected between the drain of the transistor 103 and the gate of the output transistor 81.
The resistor 165 is connected between the output terminal of the operational amplifier 84 and the gate of the output transistor 81.

図２０は、図１９に示す第１１実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，電圧制御回路１６２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2、出力トランジスタ８１のゲート電圧ＶG4について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。   20 shows the step-down voltage Va, the control voltage Vb, the reference voltage INP, the gate voltages VG1 and VG2 of the transistors 103 and 104 of the voltage control circuit 162, and the output transistor 81 of the microcomputer 70 of the eleventh embodiment shown in FIG. FIG. 11 is a characteristic diagram showing a time displacement of the gate voltage VG4 from when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on).

外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。
また、電圧制御回路１６２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2の時間変位特性は、第５実施形態のクランプ回路１０２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2の時間変位特性と同じである。 The rising characteristic of the step-down voltage Va of the external power supply circuit 74 is the same as that of the prior art shown in FIG.
Further, the rising characteristic of the reference voltage INP of the reference voltage generation circuit 83 is the same as that of the prior art shown in FIG.
The time displacement characteristics of the gate voltages VG1 and VG2 of the transistors 103 and 104 of the voltage control circuit 162 are the same as the time displacement characteristics of the gate voltages VG1 and VG2 of the transistors 103 and 104 of the clamp circuit 102 of the fifth embodiment. It is.

第１１実施形態の電圧制御回路１６２においても、第５実施形態のクランプ回路１０２と同じく、外部電源回路７４の電源投入時には各トランジスタ１０３，１０４が共にオフしており、トランジスタ１０４がオフしているときトランジスタ１０３のゲート電圧ＶG1は外部電源回路７４の降圧電圧Ｖａと等しくなっており、降圧電圧Ｖａが増大してトランジスタ１０３のしきい値電圧Ｖｔを超えた時点ｔ３でトランジスタ１０３がオンする。   In the voltage control circuit 162 of the eleventh embodiment, as in the clamp circuit 102 of the fifth embodiment, when the external power supply circuit 74 is turned on, the transistors 103 and 104 are both turned off, and the transistor 104 is turned off. At this time, the gate voltage VG1 of the transistor 103 is equal to the step-down voltage Va of the external power supply circuit 74, and the transistor 103 is turned on at time t3 when the step-down voltage Va increases and exceeds the threshold voltage Vt of the transistor 103.

すると、オンしたトランジスタ１０３を介してコンデンサ１６４がアースに接続され、出力トランジスタ８１のゲートにはローパスフィルタ１６３が接続されるため、コンデンサ１６４の静電容量値と抵抗１６５の抵抗値とによって設定される時定数に基づいて、出力トランジスタ８１のゲート電圧ＶG4の立ち上がり速度が低く抑えられて遅くなる。   Then, the capacitor 164 is connected to the ground via the transistor 103 that is turned on, and the low-pass filter 163 is connected to the gate of the output transistor 81, so that the capacitance value of the capacitor 164 and the resistance value of the resistor 165 are set. Based on this time constant, the rising speed of the gate voltage VG4 of the output transistor 81 is kept low and slowed down.

その後、外部電源回路７４の降圧電圧Ｖａが増大し、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３になり、トランジスタ１０４がオンすると共にトランジスタ１０３がオフした時点ｔ４で、コンデンサ１６４がアースから切り離される。
そのため、トランジスタ１０３がオフした時点ｔ４からは、オペアンプ８４の出力信号が抵抗１６５を介して出力トランジスタ８１のゲートに印加され、ローパスフィルタ１６３の機能が無くなる。 Thereafter, the step-down voltage Va of the external power supply circuit 74 increases, the step-down voltage Va of the external power supply circuit 74 becomes the set voltage V3, and at the time t4 when the transistor 104 is turned on and the transistor 103 is turned off, the capacitor 164 is disconnected from the ground. It is.
Therefore, from the time t4 when the transistor 103 is turned off, the output signal of the operational amplifier 84 is applied to the gate of the output transistor 81 via the resistor 165, and the function of the low-pass filter 163 is lost.

トランジスタ１０３がオフしている場合には、内部電源回路１６１が従来技術の内部電源回路７１と機能的に同じ回路構成になるため、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
よって、トランジスタ１０４がオンすると共にトランジスタ１０３がオフした時点ｔ４から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。 When the transistor 103 is off, the internal power supply circuit 161 has a functionally identical circuit configuration to the internal power supply circuit 71 of the prior art, so that the non-inverting amplifier circuit 85 (the output transistor 81, the resistance voltage dividing circuit 82, The operational amplifier 84) generates the control voltage Vb from the reference voltage INP of the reference voltage generation circuit 83 using the step-down voltage Va of the external power supply circuit 74 as a power supply voltage.
Therefore, from the time t4 when the transistor 104 is turned on and the transistor 103 is turned off, the control voltage Vb increases following the voltages Va and INP, and the external power supply circuit 74, the reference voltage generation circuit 83, and the non-inverting amplifier circuit 85 When all the operations are stabilized, the control voltage Vb reaches a steady voltage and enters a steady state.

このように、第１１実施形態では、電圧制御回路１６２を設けることにより、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３未満のときには、ローパスフィルタ１６３によって出力トランジスタ８１のゲート電圧ＶG4の立ち上がり速度を低く抑えて遅くし、降圧電圧Ｖａが設定電圧Ｖ３以上になった時点ｔ４から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。   Thus, in the eleventh embodiment, by providing the voltage control circuit 162, when the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V3, the rising speed of the gate voltage VG4 of the output transistor 81 is controlled by the low-pass filter 163. The non-inverting amplifier circuit 85 is operated in the same manner as in the prior art shown in FIG. 42 from the time t4 when the step-down voltage Va becomes equal to or higher than the set voltage V3.

そのため、第１１実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路１６１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。
そして、第１１実施形態では、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３以上になった時点ｔ４からはローパスフィルタ１６３の機能が無くなるため、制御電圧Ｖｂが定常電圧に達して定常状態になった後に、外部電源回路７４の降圧電圧Ｖａが変動したとしても、非反転増幅回路８５の動作にローパスフィルタ１６３の影響による応答遅れが生じることはない。 Therefore, according to the eleventh embodiment, even when the control voltage Vb of the low voltage system circuit 72 is as low as 1.5 V, the control stability of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 constituting the internal power supply circuit 161 is controlled. Enough time can be secured.
In the eleventh embodiment, since the function of the low-pass filter 163 is lost from the time point t4 when the stepped down voltage Va of the external power supply circuit 74 becomes equal to or higher than the set voltage V3, the control voltage Vb reaches a steady voltage and enters a steady state. After that, even if the step-down voltage Va of the external power supply circuit 74 changes, a response delay due to the influence of the low-pass filter 163 does not occur in the operation of the non-inverting amplifier circuit 85.

すなわち、第１１実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ３未満のとき）には出力トランジスタ８１のドレイン電流（出力電流）を絞って少なくさせ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ３以上のとき）には出力トランジスタ８１のドレイン電流を絞らずに出力させる。   That is, in the eleventh embodiment, when the operations of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 are unstable (when the step-down voltage Va is less than the set voltage V3), the drain current (output) of the output transistor 81 When the operation of each of the circuits 83 and 85 is stable (when the step-down voltage Va is equal to or higher than the set voltage V3), the drain current of the output transistor 81 is output without being reduced.

また、マイクロコンピュータ７０を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第１１実施形態のように電圧制御回路１６２をマイクロコンピュータ７０の内部に設けた場合でも、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。   Further, when the microcomputer 70 is constituted by a monolithic IC integrated on a single semiconductor chip, even when the voltage control circuit 162 is provided inside the microcomputer 70 as in the eleventh embodiment, FIG. Compared with the prior art shown in FIG. 42, the external dimensions of the semiconductor chip constituting the microcomputer 70 are hardly changed, and the manufacturing cost of the microcomputer 70 is hardly increased.

そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路１６１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第１１実施形態のように電圧制御回路１６２を内部電源回路１６１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路１６１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路１６１の製造コストもほとんど増大しない。
従って、第１１実施形態によれば、第１実施形態と同様の効果が得られる。 When the microcomputer 70 is constituted by a plurality of monolithic ICs and the internal power supply circuit 161 is constituted by a monolithic IC integrated on one semiconductor chip, a voltage control circuit as in the eleventh embodiment. Even if the internal power supply circuit 161 is provided in the internal power supply circuit 161, the external dimensions of the semiconductor chip constituting the internal power supply circuit 161 are hardly changed as compared with the prior art shown in FIG. Little increase.
Therefore, according to the eleventh embodiment, the same effect as the first embodiment can be obtained.

＜第１２実施形態＞
図２１は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１２実施形態の内部電源回路１７１の概略構成を示すブロック回路図である。 <Twelfth embodiment>
FIG. 21 is a block circuit diagram showing a schematic configuration of the internal power supply circuit 171 of the twelfth embodiment built in the microcomputer 70 mounted on the electronic control device of the automobile.

内部電源回路１７１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、ローパスフィルタ１６３から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。   The internal power supply circuit 171 includes an output transistor 81, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, an operational amplifier 84, and a low-pass filter 163. The internal power supply circuit 171 uses the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD as a low voltage. The voltage is stepped down to the control voltage Vb required for driving the system circuit 72 and output.

第１２実施形態の内部電源回路１７１において、従来技術の内部電源回路７１と異なるのは、ローパスフィルタ１６３が設けられている点だけである。
第１２実施形態において、第１１実施形態の電圧制御回路１６２と異なるのは、ローパスフィルタ１６３だけが設けられ、コンデンサ１６４がアースに接続されている点だけである。 The internal power supply circuit 171 of the twelfth embodiment is different from the internal power supply circuit 71 of the prior art only in that a low-pass filter 163 is provided.
The twelfth embodiment differs from the voltage control circuit 162 of the eleventh embodiment only in that only the low-pass filter 163 is provided and the capacitor 164 is connected to the ground.

図２２は、図２１に示す第１２実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，出力トランジスタ８１のゲート電圧ＶG4について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。   22 shows the step-down voltage Va, the control voltage Vb, the reference voltage INP, and the gate voltage VG4 of the output transistor 81 of the microcomputer 70 of the twelfth embodiment shown in FIG. 21 when the external power supply circuit 74 is turned on (ignition switch IG). It is a characteristic view which shows the time displacement from the time of ON.

外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。 The rising characteristic of the step-down voltage Va of the external power supply circuit 74 is the same as that of the prior art shown in FIG.
Further, the rising characteristic of the reference voltage INP of the reference voltage generation circuit 83 is the same as that of the prior art shown in FIG.

出力トランジスタ８１のゲートにはローパスフィルタ１６３が接続されているため、コンデンサ１６４の静電容量値と抵抗１６５の抵抗値とによって設定される時定数に基づいて、出力トランジスタ８１のゲート電圧ＶG4の立ち上がり速度が低く抑えられて遅くなる。   Since the low-pass filter 163 is connected to the gate of the output transistor 81, the rise of the gate voltage VG4 of the output transistor 81 is based on the time constant set by the capacitance value of the capacitor 164 and the resistance value of the resistor 165. The speed is kept low and slows down.

そのため、第１２実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路１７１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。   Therefore, according to the twelfth embodiment, even when the control voltage Vb of the low voltage system circuit 72 is as low as 1.5V, the control stability of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 constituting the internal power supply circuit 171 is stabilized. Enough time can be secured.

すなわち、第１２実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合には出力トランジスタ８１のドレイン電流（出力電流）を絞って少なくさせ、各回路８３，８５の動作が安定な状態の場合には出力トランジスタ８１のドレイン電流を絞らずに出力させる。
従って、第１２実施形態によれば、第１実施形態と同様の効果が得られる。 That is, in the twelfth embodiment, when the operations of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 are unstable, the drain current (output current) of the output transistor 81 is reduced and reduced. When the operation 85 is stable, the drain current of the output transistor 81 is output without being reduced.
Therefore, according to the twelfth embodiment, the same effect as the first embodiment can be obtained.

ところで、第１２実施形態では、ローパスフィルタ１６３が出力トランジスタ８１のゲートに常時接続されているため、制御電圧Ｖｂが定常電圧に達して定常状態になった後に、外部電源回路７４の降圧電圧Ｖａが変動すると、非反転増幅回路８５の動作にローパスフィルタ１６３の影響による応答遅れが生じるおそれがある。
しかし、外部電源回路７４の降圧電圧Ｖａがほとんど変動しない場合には、ローパスフィルタ１６３が出力トランジスタ８１のゲートに常時接続されていたとしても、非反転増幅回路８５の動作にローパスフィルタ１６３の影響による応答遅れが生じるおそれが無いため、第１２実施形態でも実用上十分な性能が得られる。 By the way, in the twelfth embodiment, since the low-pass filter 163 is always connected to the gate of the output transistor 81, the step-down voltage Va of the external power supply circuit 74 is reduced after the control voltage Vb reaches a steady voltage and becomes a steady state. If it fluctuates, there is a possibility that a response delay due to the influence of the low-pass filter 163 occurs in the operation of the non-inverting amplifier circuit 85.
However, when the step-down voltage Va of the external power supply circuit 74 hardly fluctuates, even if the low-pass filter 163 is always connected to the gate of the output transistor 81, the operation of the non-inverting amplifier circuit 85 is affected by the influence of the low-pass filter 163. Since there is no risk of response delay, practically sufficient performance can be obtained even in the twelfth embodiment.

＜第１３実施形態＞
図２３は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１３実施形態の内部電源回路１８１の概略構成を示すブロック回路図である。 <13th Embodiment>
FIG. 23 is a block circuit diagram showing a schematic configuration of the internal power supply circuit 181 of the thirteenth embodiment built in a microcomputer 70 mounted on an electronic control device of an automobile.

内部電源回路１８１は、第１出力トランジスタ１８５、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、電流制御回路１８２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。   The internal power supply circuit 181 includes a first output transistor 185, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, an operational amplifier 84, and a current control circuit 182, and uses the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD. The voltage is stepped down to the control voltage Vb required for driving the low voltage system circuit 72 and output.

第１３実施形態の内部電源回路１８１において、従来技術の内部電源回路７１と異なるのは、電流制御回路１８２が設けられている点と、出力トランジスタ８１が出力トランジスタ１８５に置き換えられている点だけである。
電流制御回路１８２は、トランジスタ１０３，１０４、抵抗１０５、抵抗分圧回路１０６、第２出力トランジスタ１８３、スイッチ１８４から構成されている。 The internal power supply circuit 181 of the thirteenth embodiment is different from the internal power supply circuit 71 of the prior art only in that a current control circuit 182 is provided and that the output transistor 81 is replaced with an output transistor 185. is there.
The current control circuit 182 includes transistors 103 and 104, a resistor 105, a resistance voltage dividing circuit 106, a second output transistor 183, and a switch 184.

出力トランジスタ１８３は、ＰチャネルＭＯＳトランジスタから成り、そのソースは端子VDDに接続され、そのドレインは端子VCLOUTに接続され、そのゲートはスイッチ１８４に接続されている。
すなわち、各出力トランジスタ１８３，１８５はソース・ドレインが共通接続されている。 The output transistor 183 is composed of a P-channel MOS transistor, its source is connected to the terminal VDD, its drain is connected to the terminal VCLOUT, and its gate is connected to the switch 184.
That is, the output transistors 183 and 185 are connected in common at the source and drain.

ここで、各出力トランジスタ１８３，１８５のトランジスタサイズおよび特性は同じに設定されている。
また、第１３実施形態の各出力トランジスタ１８３，１８５のトランジスタサイズはそれぞれ、従来技術の出力トランジスタ８１のトランジスタサイズの半分に設定されている。 Here, the transistor sizes and characteristics of the output transistors 183 and 185 are set to be the same.
In addition, the transistor size of each of the output transistors 183 and 185 of the thirteenth embodiment is set to half the transistor size of the output transistor 81 of the prior art.

スイッチ１８４は、ＭＯＳトランジスタから成り、端子VDDに接続された接点γと、出力トランジスタ１８５のゲートに接続された接点δとを備え、トランジスタ１０３のドレインに接続されて各接点γ，δの接続が切り替えられる。   The switch 184 includes a MOS transistor, and includes a contact γ connected to the terminal VDD and a contact δ connected to the gate of the output transistor 185. The switch 184 is connected to the drain of the transistor 103 so that the connection between the contacts γ and δ is established. Can be switched.

スイッチ１８４が接点γ側に接続されると、出力トランジスタ１８３のゲートは端子VDDに接続される。
また、スイッチ１８４が接点δ側に接続されると、出力トランジスタ１８３のゲートは出力トランジスタ１８５のゲートに接続され、各出力トランジスタ１８３，１８５はソース・ドレイン・ゲートが全て共通接続されるため、各出力トランジスタ１８３，１８５は並列接続される。 When the switch 184 is connected to the contact γ side, the gate of the output transistor 183 is connected to the terminal VDD.
When the switch 184 is connected to the contact δ side, the gate of the output transistor 183 is connected to the gate of the output transistor 185, and the output transistors 183 and 185 are all connected in common. Output transistors 183 and 185 are connected in parallel.

図２４は、図２３に示す第１３実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。   FIG. 24 shows the time displacement from when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on) for the step-down voltage Va, the control voltage Vb, and the reference voltage INP of the microcomputer 70 of the thirteenth embodiment shown in FIG. FIG.

外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。 The rising characteristic of the step-down voltage Va of the external power supply circuit 74 is the same as that of the prior art shown in FIG.
Further, the rising characteristic of the reference voltage INP of the reference voltage generation circuit 83 is the same as that of the prior art shown in FIG.

外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ５未満の場合には、スイッチ１８４が接点γ側に接続され、出力トランジスタ１８３のゲートは端子VDDに接続されるため、出力トランジスタ１８３のゲート電圧は降圧電圧Ｖａと等しくなり、出力トランジスタ１８３がオフする。   When the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V5, the switch 184 is connected to the contact γ side, and the gate of the output transistor 183 is connected to the terminal VDD. It becomes equal to the voltage Va, and the output transistor 183 is turned off.

出力トランジスタ１８３がオフしている場合には、非反転増幅回路８５は出力トランジスタ１８５と抵抗分圧回路８２とオペアンプ８４から構成され、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。   When the output transistor 183 is off, the non-inverting amplifier circuit 85 is composed of the output transistor 185, the resistance voltage dividing circuit 82, and the operational amplifier 84. The step-down voltage Va of the external power supply circuit 74 is used as the power supply voltage to generate a reference voltage. A control voltage Vb is generated from the reference voltage INP of the circuit 83.

ここで、第１３実施形態の出力トランジスタ１８５のトランジスタサイズは、従来技術の出力トランジスタ８１のトランジスタサイズの半分に設定されている。
そのため、出力トランジスタ１８５のドレイン電流は、出力トランジスタ８１のドレイン電流の半分以下になる。
よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ５未満の場合には、第１３実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度の半分以下になる。 Here, the transistor size of the output transistor 185 of the thirteenth embodiment is set to half of the transistor size of the conventional output transistor 81.
Therefore, the drain current of the output transistor 185 is less than half of the drain current of the output transistor 81.
Therefore, when the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V5, the rising speed of the control voltage Vb in the thirteenth embodiment is half or less than the rising speed of the control voltage Vb in the prior art.

その後、外部電源回路７４の降圧電圧Ｖａが増大して設定電圧Ｖ５を超えた時点ｔ８から、スイッチ１８４が接点δ側に接続され、出力トランジスタ１８３のゲートは出力トランジスタ１８５のゲートに接続されるため、各出力トランジスタ１８３，１８５のゲート電圧が等しくなり、各出力トランジスタ１８３，１８５は並列接続される。   Thereafter, since the step-down voltage Va of the external power supply circuit 74 increases and exceeds the set voltage V5, the switch 184 is connected to the contact δ side, and the gate of the output transistor 183 is connected to the gate of the output transistor 185. The gate voltages of the output transistors 183 and 185 become equal, and the output transistors 183 and 185 are connected in parallel.

ここで、各出力トランジスタ１８３，１８５のトランジスタサイズは同じに設定されているため、並列接続された各出力トランジスタ１８３，１８５のドレイン電流も同じになる。
そのため、各出力トランジスタ１８３，１８５のドレイン電流の合計電流は、従来技術の出力トランジスタ８１のドレイン電流と同じになる。 Here, since the transistor sizes of the output transistors 183 and 185 are set to be the same, the drain currents of the output transistors 183 and 185 connected in parallel are also the same.
Therefore, the total drain current of the output transistors 183 and 185 is the same as the drain current of the output transistor 81 of the prior art.

すると、内部電源回路１８１が従来技術の内部電源回路７１と機能的に同じ回路構成になり、非反転増幅回路８５は各出力トランジスタ１８３，１８５と抵抗分圧回路８２とオペアンプ８４から構成され、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。   Then, the internal power supply circuit 181 has the same functional configuration as that of the internal power supply circuit 71 of the prior art, and the non-inverting amplifier circuit 85 includes output transistors 183 and 185, a resistance voltage dividing circuit 82, and an operational amplifier 84. The control voltage Vb is generated from the reference voltage INP of the reference voltage generation circuit 83 using the step-down voltage Va of the power supply circuit 74 as a power supply voltage.

よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ５以上の場合には、第１３実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度と同じになる。
そして、外部電源回路７４の降圧電圧Ｖａが増大して設定電圧Ｖ５を超えた時点ｔ８から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。 Therefore, when the step-down voltage Va of the external power supply circuit 74 is equal to or higher than the set voltage V5, the rising speed of the control voltage Vb in the thirteenth embodiment is the same as the rising speed of the control voltage Vb in the prior art.
Then, from time t8 when the step-down voltage Va of the external power supply circuit 74 increases and exceeds the set voltage V5, the control voltage Vb increases following the voltages Va and INP, and the external power supply circuit 74 and the reference voltage generation circuit 83 are increased. When all the operations of the non-inverting amplifier circuit 85 are stabilized, the control voltage Vb reaches a steady voltage and enters a steady state.

このように、第１３実施形態では、電流制御回路１８２を設けることにより、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ５未満のときには、出力トランジスタ１８３をオフさせると共に出力トランジスタ１８５だけを動作させ、制御電圧Ｖｂの立ち上がり速度を低く抑えて遅くし、降圧電圧Ｖａが設定電圧Ｖ５以上になった時点ｔ８から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。   Thus, in the thirteenth embodiment, by providing the current control circuit 182, when the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V5, the output transistor 183 is turned off and only the output transistor 185 is operated. The rising speed of the control voltage Vb is kept low and slowed down, and the non-inverting amplifier circuit 85 is operated in the same manner as the prior art shown in FIG. 42 from the time t8 when the step-down voltage Va becomes equal to or higher than the set voltage V5. .

そのため、第１３実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路１８１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。   Therefore, according to the thirteenth embodiment, even when the control voltage Vb of the low voltage system circuit 72 is as low as 1.5 V, the control stability of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 constituting the internal power supply circuit 181 is stabilized. Enough time can be secured.

すなわち、第１３実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ５未満のとき）には各出力トランジスタ１８３，１８５のドレイン電流の合計電流（出力電流）を絞って少なくさせ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ３以上のとき）には各出力トランジスタ１８３，１８５のドレイン電流の合計電流を絞らずに出力させる。   That is, in the thirteenth embodiment, when the operations of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 are unstable (when the step-down voltage Va is less than the set voltage V5), the drains of the output transistors 183 and 185 When the total current (output current) is reduced and reduced, and the operations of the circuits 83 and 85 are stable (when the step-down voltage Va is equal to or higher than the set voltage V3), the drain currents of the output transistors 183 and 185 Output without reducing the total current.

また、マイクロコンピュータ７０を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第１３実施形態のように電流制御回路１８２をマイクロコンピュータ７０の内部に設けた場合でも、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。   Further, when the microcomputer 70 is constituted by a monolithic IC integrated on a single semiconductor chip, even when the current control circuit 182 is provided inside the microcomputer 70 as in the thirteenth embodiment, FIG. Compared with the prior art shown in FIG. 42, the external dimensions of the semiconductor chip constituting the microcomputer 70 are hardly changed, and the manufacturing cost of the microcomputer 70 is hardly increased.

そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路１８１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第１３実施形態のように電流制御回路１８２を内部電源回路１８１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路１８１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路１８１の製造コストもほとんど増大しない。   When the microcomputer 70 is constituted by a plurality of monolithic ICs and the internal power supply circuit 181 is constituted by a monolithic IC integrated on one semiconductor chip, a current control circuit as in the thirteenth embodiment. Even if the internal power supply circuit 181 is provided in the internal power supply circuit 181, the external dimensions of the semiconductor chip constituting the internal power supply circuit 181 are hardly changed compared to the conventional technique shown in FIG. Little increase.

従って、第１３実施形態によれば、第１実施形態と同様の効果が得られる。
尚、降圧電圧Ｖａの設定電圧Ｖ５の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
そして、設定電圧Ｖ５は、抵抗分圧回路１０６の各抵抗Ｒｃ，Ｒｄの抵抗値を変更することにより、所望の電圧値に設定できる。 Therefore, according to the thirteenth embodiment, the same effect as in the first embodiment can be obtained.
It should be noted that the specific value of the set voltage V5 of the step-down voltage Va can be set by experimentally finding an optimum value by cut and try so as to surely prevent ringing or overshoot from occurring in the control voltage Vb. Good.
The set voltage V5 can be set to a desired voltage value by changing the resistance values of the resistors Rc and Rd of the resistance voltage dividing circuit 106.

＜第１４実施形態＞
図２５は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１４実施形態の内部電源回路１９１の概略構成を示すブロック回路図である。 <Fourteenth embodiment>
FIG. 25 is a block circuit diagram showing a schematic configuration of the internal power supply circuit 191 of the fourteenth embodiment built in the microcomputer 70 mounted on the electronic control unit of the automobile.

内部電源回路１９１は、出力トランジスタ１８５、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、電流制御回路１９２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。   The internal power supply circuit 191 includes an output transistor 185, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, an operational amplifier 84, and a current control circuit 192. The internal power supply circuit 191 reduces the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD. The voltage is stepped down to the control voltage Vb required for driving the voltage system circuit 72 and output.

第１４実施形態の内部電源回路１９１において、従来技術の内部電源回路７１と異なるのは、電流制御回路１９２が設けられている点と、出力トランジスタ８１が出力トランジスタ１８５に置き換えられている点だけである。
電流制御回路１９２は、出力トランジスタ１８３、スイッチ１８４、スイッチ制御回路１９３から構成されている。
尚、スイッチ制御回路１９３を構成するトランジスタ（図示略）は、ＭＯＳトランジスタによって構成されている。 The internal power supply circuit 191 of the fourteenth embodiment differs from the internal power supply circuit 71 of the prior art only in that a current control circuit 192 is provided and that the output transistor 81 is replaced with an output transistor 185. is there.
The current control circuit 192 includes an output transistor 183, a switch 184, and a switch control circuit 193.
A transistor (not shown) constituting the switch control circuit 193 is a MOS transistor.

第１４実施形態の特性図は、図２４に示した第１３実施形態の特性図と同じである。   The characteristic diagram of the fourteenth embodiment is the same as that of the thirteenth embodiment shown in FIG.

スイッチ制御回路１９３は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａの電圧値に基づいて、外部電源回路７４が電源投入された時点からの経過時間に対応してスイッチ１８４の各接点γ，δの接続を切り替える。
すなわち、スイッチ制御回路１９３は、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ８未満の場合は、スイッチ１８４を接点γ側に接続させる。
また、スイッチ制御回路１９３は、前記経過時間が設定時間ｔ８以上の場合は、スイッチ１８４を接点δ側に接続させる。 Based on the voltage value of the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD, the switch control circuit 193 corresponds to each contact point of the switch 184 corresponding to the elapsed time from when the external power supply circuit 74 is powered on. Switches the connection between γ and δ.
That is, the switch control circuit 193 connects the switch 184 to the contact γ side when the elapsed time from when the external power supply circuit 74 is turned on is less than the set time t8.
The switch control circuit 193 connects the switch 184 to the contact δ side when the elapsed time is equal to or longer than the set time t8.

よって、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ８未満の場合には、第１４実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度の半分以下になる。
そして、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ８以上になると、第１４実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度と同じになる。 Therefore, when the elapsed time from when the external power supply circuit 74 is turned on is less than the set time t8, the rising speed of the control voltage Vb in the fourteenth embodiment is half of the rising speed of the control voltage Vb in the prior art. It becomes the following.
When the elapsed time from when the external power supply circuit 74 is turned on becomes equal to or longer than the set time t8, the rising speed of the control voltage Vb in the fourteenth embodiment is the same as the rising speed of the control voltage Vb in the prior art. .

このように、第１４実施形態では、電流制御回路１９２を設けることにより、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ８未満のときには、出力トランジスタ１８３をオフさせると共に出力トランジスタ１８５だけを動作させ、制御電圧Ｖｂの立ち上がり速度を低く抑えて遅くし、前記経過時間が設定時間ｔ８以上になった時点ｔ８から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。   Thus, in the fourteenth embodiment, by providing the current control circuit 192, the output transistor 183 is turned off and the output transistor when the elapsed time from when the external power supply circuit 74 is turned on is less than the set time t8. Only 185 is operated, the rising speed of the control voltage Vb is kept low and slowed down, and from the time t8 when the elapsed time becomes equal to or longer than the set time t8, the non-inverting amplifier circuit 85 is made the same as in the prior art shown in FIG. I try to make it work.

すなわち、第１４実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ８未満のとき）には各出力トランジスタ１８３，１８５のドレイン電流の合計電流（出力電流）を絞って少なくさせ、各回路８３，８５の動作が安定な状態の場合（前記経過時間が設定時間ｔ８以上のとき）には各出力トランジスタ１８３，１８５のドレイン電流の合計電流を絞らずに出力させる。   That is, in the fourteenth embodiment, when the operations of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 are unstable (when the elapsed time from when the external power supply circuit 74 is turned on is less than the set time t8) ) In the case where the total current (output current) of the drain currents of the output transistors 183 and 185 is reduced and reduced so that the operation of the circuits 83 and 85 is stable (when the elapsed time is equal to or longer than the set time t8). Is output without reducing the total drain current of the output transistors 183 and 185.

従って、第１４実施形態によれば、第１３実施形態と同様の効果が得られる。
尚、設定時間ｔ８の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。 Therefore, according to the fourteenth embodiment, the same effect as in the thirteenth embodiment can be obtained.
Note that the specific value of the set time t8 may be set by experimentally finding an optimum value by cut-and-try so as to reliably prevent ringing or overshoot from occurring in the control voltage Vb.

＜第１５実施形態＞
図２６は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１５実施形態の内部電源回路２０１の概略構成を示すブロック回路図である。 <Fifteenth embodiment>
FIG. 26 is a block circuit diagram showing a schematic configuration of the internal power supply circuit 201 of the fifteenth embodiment built in the microcomputer 70 mounted on the electronic control device of the automobile.

内部電源回路２０１は、出力トランジスタ２０５、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、電流制御回路２０２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。   The internal power supply circuit 201 includes an output transistor 205, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, an operational amplifier 84, and a current control circuit 202. The internal power supply circuit 201 reduces the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD. The voltage is stepped down to the control voltage Vb required for driving the voltage system circuit 72 and output.

第１５実施形態の内部電源回路２０１において、従来技術の内部電源回路７１と異なるのは、電流制御回路２０２が設けられている点と、出力トランジスタ８１が出力トランジスタ２０５に置き換えられている点だけである。   The internal power supply circuit 201 of the fifteenth embodiment differs from the internal power supply circuit 71 of the prior art only in that a current control circuit 202 is provided and in that the output transistor 81 is replaced with an output transistor 205. is there.

各出力トランジスタ２０５，８１のトランジスタサイズおよび特性は同じに設定されている。
出力トランジスタ２０５は、出力トランジスタ２０５が形成されている半導体チップ（半導体基板）の電位（基板電位）とソース電位とを独立に制御可能な構造になっている。 The transistor sizes and characteristics of the output transistors 205 and 81 are set to be the same.
The output transistor 205 has a structure in which the potential (substrate potential) of the semiconductor chip (semiconductor substrate) on which the output transistor 205 is formed and the source potential can be controlled independently.

そして、出力トランジスタ２０５が形成されている半導体基板は、マイクロコンピュータ７０（内部電源回路２０１）を構成する他の素子がされている基板に対して、適宜な素子分離構造（例えば、トレンチ分離構造、ＳＯＩ分離構造、ＬＯＣＯＳ分離構造など）を用いて素子分離されている。
そのため、出力トランジスタ２０５の基板電位の変化が、マイクロコンピュータ７０（内部電源回路２０１）を構成する他の素子に影響を与えることはなく、出力トランジスタ２０５とマイクロコンピュータ７０（内部電源回路２０１）を構成する他の素子とをワンチップ化して複合ＩＣにすることができる。 The semiconductor substrate on which the output transistor 205 is formed has an appropriate element isolation structure (for example, a trench isolation structure, a substrate having other elements constituting the microcomputer 70 (internal power supply circuit 201)). Element isolation is performed using an SOI isolation structure, a LOCOS isolation structure, or the like.
Therefore, the change in the substrate potential of the output transistor 205 does not affect other elements constituting the microcomputer 70 (internal power supply circuit 201), and the output transistor 205 and the microcomputer 70 (internal power supply circuit 201) are configured. It is possible to make a composite IC by integrating other elements with one chip.

電流制御回路２０２は、トランジスタ１０３，１０４、抵抗１０５、抵抗分圧回路１０６、スイッチ２０３、抵抗分圧回路２０４から構成されている。
抵抗分圧回路２０４は、直列接続された各抵抗Ｒｅ，Ｒｆによって構成され、各抵抗Ｒｅ，Ｒｆ間のノードρはスイッチ２０３に接続され、抵抗Ｒｆのノードρとは反対側はアースに接続され、抵抗Ｒｅのノードρとは反対側は端子VDDに接続されている。 The current control circuit 202 includes transistors 103 and 104, a resistor 105, a resistance voltage dividing circuit 106, a switch 203, and a resistance voltage dividing circuit 204.
The resistance voltage dividing circuit 204 is configured by resistors Re and Rf connected in series. A node ρ between the resistors Re and Rf is connected to the switch 203, and the opposite side of the resistor Rf from the node ρ is connected to the ground. The opposite side of the resistor Re to the node ρ is connected to the terminal VDD.

スイッチ２０３は、ＭＯＳトランジスタから成り、端子VDDに接続された接点ηと、抵抗分圧回路２０４のノードρに接続された接点εとを備え、トランジスタ１０３のドレインに接続されて各接点η，εの接続が切り替えられる。   The switch 203 is formed of a MOS transistor and includes a contact η connected to the terminal VDD and a contact ε connected to the node ρ of the resistance voltage dividing circuit 204. The connection of is switched.

スイッチ２０３が接点η側に接続されると、出力トランジスタ２０５が形成されている半導体基板は端子VDDに接続され、出力トランジスタ２０５の基板電位は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａと等しくなる。
ここで、出力トランジスタ２０５のソースは端子VDDに接続されているため、出力トランジスタ２０５が形成されている半導体基板が端子VDDに接続されると、出力トランジスタ２０５は従来技術の出力トランジスタ８１と同じ構成になる。 When the switch 203 is connected to the contact η side, the semiconductor substrate on which the output transistor 205 is formed is connected to the terminal VDD, and the substrate potential of the output transistor 205 is the step-down voltage of the external power supply circuit 74 supplied from the terminal VDD. It becomes equal to Va.
Here, since the source of the output transistor 205 is connected to the terminal VDD, when the semiconductor substrate on which the output transistor 205 is formed is connected to the terminal VDD, the output transistor 205 has the same configuration as the conventional output transistor 81. become.

また、スイッチ２０３が接点ε側に接続されると、出力トランジスタ２０５が形成されている半導体基板は抵抗分圧回路２０４のノードρに接続され、出力トランジスタ２０５の基板電位はノードρの電圧値と等しくなる。
ここで、ノードρの電圧値は、外部電源回路７４の降圧電圧Ｖａを抵抗分圧回路２０４の各抵抗Ｒｅ，Ｒｆによって抵抗分圧した電圧値である。 When the switch 203 is connected to the contact ε side, the semiconductor substrate on which the output transistor 205 is formed is connected to the node ρ of the resistance voltage dividing circuit 204, and the substrate potential of the output transistor 205 is equal to the voltage value of the node ρ. Will be equal.
Here, the voltage value of the node ρ is a voltage value obtained by resistance-dividing the step-down voltage Va of the external power supply circuit 74 by the resistors Re and Rf of the resistance voltage dividing circuit 204.

図２７は、図２６に示す第１５実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。   FIG. 27 shows the time displacement from when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on) for the step-down voltage Va, the control voltage Vb, and the reference voltage INP of the microcomputer 70 of the fifteenth embodiment shown in FIG. FIG.

外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。 The rising characteristic of the step-down voltage Va of the external power supply circuit 74 is the same as that of the prior art shown in FIG.
Further, the rising characteristic of the reference voltage INP of the reference voltage generation circuit 83 is the same as that of the prior art shown in FIG.

非反転増幅回路８５（出力トランジスタ２０５，抵抗分圧回路８２，オペアンプ８４）は、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成するため、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大する。   The non-inverting amplifier circuit 85 (the output transistor 205, the resistance voltage dividing circuit 82, and the operational amplifier 84) generates the control voltage Vb from the reference voltage INP of the reference voltage generation circuit 83 using the stepped down voltage Va of the external power supply circuit 74 as a power supply voltage. Therefore, the control voltage Vb increases following the voltages Va and INP.

外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ６未満の場合には、スイッチ２０３が接点ε側に接続され、出力トランジスタ２０５の基板電位はノードρの電圧値と等しくなる。
このとき、外部電源回路７４の降圧電圧Ｖａよりもノードρの電圧値を低く設定しておけば、出力トランジスタ２０５の基板電位は、従来技術の出力トランジスタ８１の基板電位よりも低くなるため、出力トランジスタ２０５のドレイン電流は、出力トランジスタ８１のドレイン電流よりも少なくなる。 When the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V6, the switch 203 is connected to the contact ε side, and the substrate potential of the output transistor 205 becomes equal to the voltage value of the node ρ.
At this time, if the voltage value of the node ρ is set lower than the step-down voltage Va of the external power supply circuit 74, the substrate potential of the output transistor 205 becomes lower than the substrate potential of the output transistor 81 of the prior art. The drain current of the transistor 205 is smaller than the drain current of the output transistor 81.

よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ６未満の場合には、第１５実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度よりも低く抑えられて遅くなる。   Therefore, when the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V6, the rising speed of the control voltage Vb in the fifteenth embodiment is suppressed to be lower than the rising speed of the control voltage Vb in the prior art and becomes slower. .

その後、外部電源回路７４の降圧電圧Ｖａが増大して設定電圧Ｖ６を超えた時点ｔ９から、スイッチ２０３が接点η側に接続され、出力トランジスタ２０５が形成されている半導体基板が端子VDDに接続されるため、出力トランジスタ２０５は従来技術の出力トランジスタ８１と同じ構成になる。
よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ６以上の場合には、第１５実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度と同じになる。 Thereafter, from time t9 when the step-down voltage Va of the external power supply circuit 74 increases and exceeds the set voltage V6, the switch 203 is connected to the contact η side, and the semiconductor substrate on which the output transistor 205 is formed is connected to the terminal VDD. Therefore, the output transistor 205 has the same configuration as the conventional output transistor 81.
Therefore, when the step-down voltage Va of the external power supply circuit 74 is equal to or higher than the set voltage V6, the rising speed of the control voltage Vb in the fifteenth embodiment is the same as the rising speed of the control voltage Vb in the prior art.

そして、外部電源回路７４の降圧電圧Ｖａが増大して設定電圧Ｖ６を超えた時点ｔ９から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。   Then, from time t9 when the step-down voltage Va of the external power supply circuit 74 increases and exceeds the set voltage V6, the control voltage Vb increases following the voltages Va and INP, and the external power supply circuit 74 and the reference voltage generation circuit 83 are increased. When all the operations of the non-inverting amplifier circuit 85 are stabilized, the control voltage Vb reaches a steady voltage and enters a steady state.

このように、第１５実施形態では、電流制御回路２０２を設けることにより、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ６未満のときには、出力トランジスタ２０５の基板電位を低く設定してドレイン電流を少なくさせ、制御電圧Ｖｂの立ち上がり速度を低く抑えて遅くし、降圧電圧Ｖａが設定電圧Ｖ６以上になった時点ｔ９から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。   Thus, in the fifteenth embodiment, by providing the current control circuit 202, when the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V6, the substrate potential of the output transistor 205 is set low to reduce the drain current. The rising speed of the control voltage Vb is kept low and slowed down, and the non-inverting amplifier circuit 85 is operated in the same manner as the prior art shown in FIG. 42 from the time t9 when the step-down voltage Va becomes equal to or higher than the set voltage V6. ing.

そのため、第１５実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路２０１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。   Therefore, according to the fifteenth embodiment, even when the control voltage Vb of the low voltage system circuit 72 is as low as 1.5 V, the control stability of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 constituting the internal power supply circuit 201 is stabilized. Enough time can be secured.

すなわち、第１５実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ６未満のとき）には出力トランジスタ２０５のドレイン電流（出力電流）を絞って少なくさせ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ６以上のとき）には出力トランジスタ２０５のドレイン電流を絞らずに出力させる。   That is, in the fifteenth embodiment, when the operations of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 are unstable (when the step-down voltage Va is less than the set voltage V6), the drain current (output) of the output transistor 205 When the operation of the circuits 83 and 85 is stable (when the step-down voltage Va is equal to or higher than the set voltage V6), the drain current of the output transistor 205 is output without being reduced.

また、マイクロコンピュータ７０を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第１５実施形態のように電流制御回路２０２をマイクロコンピュータ７０の内部に設けた場合でも、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。   Further, when the microcomputer 70 is constituted by a monolithic IC integrated on a single semiconductor chip, even when the current control circuit 202 is provided inside the microcomputer 70 as in the fifteenth embodiment, FIG. Compared with the prior art shown in FIG. 42, the external dimensions of the semiconductor chip constituting the microcomputer 70 are hardly changed, and the manufacturing cost of the microcomputer 70 is hardly increased.

そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路２０１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第１５実施形態のように電流制御回路２０２を内部電源回路２０１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路２０１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路２０１の製造コストもほとんど増大しない。   When the microcomputer 70 is constituted by a plurality of monolithic ICs and the internal power supply circuit 201 is constituted by a monolithic IC integrated on one semiconductor chip, a current control circuit as in the fifteenth embodiment. Even if 202 is provided inside the internal power supply circuit 201, the external dimensions of the semiconductor chip constituting the internal power supply circuit 201 are hardly changed as compared with the prior art shown in FIG. Little increase.

従って、第１５実施形態によれば、第１実施形態と同様の効果が得られる。
尚、降圧電圧Ｖａの設定電圧Ｖ６および抵抗分圧回路２０４のノードρの電圧の具体値はそれぞれ、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。 Therefore, according to the fifteenth embodiment, the same effect as in the first embodiment can be obtained.
Note that the specific values of the set voltage V6 of the step-down voltage Va and the voltage at the node ρ of the resistance voltage dividing circuit 204 are cut-and-tried so as to surely prevent ringing or overshoot from occurring in the control voltage Vb. Thus, the optimum value may be found and set experimentally.

そして、設定電圧Ｖ６は、抵抗分圧回路１０６の各抵抗Ｒｃ，Ｒｄの抵抗値を変更することにより、所望の電圧値に設定できる。
また、ノードρの電圧は、抵抗分圧回路２０４の各抵抗Ｒｅ，Ｒｆの抵抗値を変更することにより、所望の電圧値に設定できる。 The set voltage V6 can be set to a desired voltage value by changing the resistance values of the resistors Rc and Rd of the resistance voltage dividing circuit 106.
Further, the voltage at the node ρ can be set to a desired voltage value by changing the resistance values of the resistors Re and Rf of the resistance voltage dividing circuit 204.

＜第１６実施形態＞
図２８は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１６実施形態の内部電源回路２１１の概略構成を示すブロック回路図である。 <Sixteenth Embodiment>
FIG. 28 is a block circuit diagram showing a schematic configuration of the internal power supply circuit 211 of the sixteenth embodiment built in the microcomputer 70 mounted on the electronic control device of the automobile.

内部電源回路２１１は、出力トランジスタ２０５、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、電流制御回路２１２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。   The internal power supply circuit 211 includes an output transistor 205, a resistance voltage dividing circuit 82, a reference voltage generation circuit 83, an operational amplifier 84, and a current control circuit 212. The internal power supply circuit 211 reduces the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD. The voltage is stepped down to the control voltage Vb required for driving the voltage system circuit 72 and output.

第１６実施形態の内部電源回路２１１において、従来技術の内部電源回路７１と異なるのは、電流制御回路２１２が設けられている点と、出力トランジスタ８１が出力トランジスタ２０５に置き換えられている点だけである。
電流制御回路２１２は、スイッチ２０３、抵抗分圧回路２０４、スイッチ制御回路２１３から構成されている。
尚、スイッチ制御回路２１３を構成するトランジスタ（図示略）は、ＭＯＳトランジスタによって構成されている。 The internal power supply circuit 211 of the sixteenth embodiment differs from the internal power supply circuit 71 of the prior art only in that a current control circuit 212 is provided and in that the output transistor 81 is replaced with an output transistor 205. is there.
The current control circuit 212 includes a switch 203, a resistance voltage dividing circuit 204, and a switch control circuit 213.
The transistor (not shown) constituting the switch control circuit 213 is a MOS transistor.

第１６実施形態の特性図は、図２７に示した第１５実施形態の特性図と同じである。   The characteristic diagram of the sixteenth embodiment is the same as the characteristic diagram of the fifteenth embodiment shown in FIG.

スイッチ制御回路２１３は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａの電圧値に基づいて、外部電源回路７４が電源投入された時点からの経過時間に対応してスイッチ２０３の各接点η，εの接続を切り替える。
すなわち、スイッチ制御回路２１３は、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ９未満の場合は、スイッチ２０３を接点ε側に接続させる。
また、スイッチ制御回路２１３は、前記経過時間が設定時間ｔ９以上の場合は、スイッチ２０３を接点η側に接続させる。 Based on the voltage value of the step-down voltage Va of the external power supply circuit 74 supplied from the terminal VDD, the switch control circuit 213 corresponds to each contact point of the switch 203 corresponding to the elapsed time from when the external power supply circuit 74 is turned on. Switch the connection of η and ε.
That is, the switch control circuit 213 connects the switch 203 to the contact ε side when the elapsed time from when the external power supply circuit 74 is turned on is less than the set time t9.
The switch control circuit 213 connects the switch 203 to the contact η side when the elapsed time is equal to or longer than the set time t9.

よって、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ９未満の場合には、第１６実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度よりも低く抑えられて遅くなる。
そして、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ９以上になると、第１６実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度と同じになる。 Therefore, when the elapsed time from when the external power supply circuit 74 is turned on is less than the set time t9, the rising speed of the control voltage Vb in the sixteenth embodiment is higher than the rising speed of the control voltage Vb in the prior art. It is kept low and slows down.
When the elapsed time from when the external power supply circuit 74 is turned on becomes equal to or longer than the set time t9, the rising speed of the control voltage Vb in the sixteenth embodiment is the same as the rising speed of the control voltage Vb in the prior art. .

このように、第１６実施形態では、電流制御回路２１２を設けることにより、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ９未満のときには、出力トランジスタ２０５の基板電位を低く設定してドレイン電流を少なくさせ、制御電圧Ｖｂの立ち上がり速度を低く抑えて遅くし、前記経過時間が設定時間ｔ９以上になった時点ｔ９から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。   As described above, in the sixteenth embodiment, by providing the current control circuit 212, the substrate potential of the output transistor 205 is set low when the elapsed time from when the external power supply circuit 74 is turned on is less than the set time t9. Then, the drain current is reduced, the rising speed of the control voltage Vb is kept low and slowed down, and the non-inverting amplifier circuit 85 is compared with the conventional technique shown in FIG. 42 from the time t9 when the elapsed time becomes the set time t9 or more. It is made to operate similarly.

すなわち、第１６実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ９未満のとき）には出力トランジスタ２０５のドレイン電流（出力電流）を絞って少なくさせ、各回路８３，８５の動作が安定な状態の場合（前記経過時間が設定時間ｔ９以上のとき）には出力トランジスタ２０５のドレイン電流を絞らずに出力させる。   That is, in the sixteenth embodiment, when the operations of the reference voltage generation circuit 83 and the non-inverting amplifier circuit 85 are unstable (when the elapsed time from when the external power supply circuit 74 is turned on is less than the set time t9) ), The drain current (output current) of the output transistor 205 is reduced and reduced. When the operations of the circuits 83 and 85 are stable (when the elapsed time is equal to or longer than the set time t9), the output transistor 205 Output without reducing the drain current.

従って、第１６実施形態によれば、第１５実施形態と同様の効果が得られる。
尚、設定時間ｔ９の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。 Therefore, according to the sixteenth embodiment, the same effect as in the fifteenth embodiment can be obtained.
It should be noted that the specific value of the set time t9 may be set by experimentally finding an optimum value by cut-and-try so as to reliably prevent ringing or overshoot from occurring in the control voltage Vb.

＜別の実施形態＞
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。 <Another embodiment>
The present invention is not limited to the above-described embodiments, and may be embodied as follows. Even in this case, operations and effects equivalent to or higher than those of the above-described embodiments can be obtained.

［１］上記各実施形態では、内部電源回路１１，２１，３１，１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１，１８１，１９１（出力トランジスタ８１、基準電圧生成回路８３、オペアンプ８４，１２、パワーオンリセット回路２２、トランジスタ２３、スイッチ制御回路３２、スイッチ３３、クランプ回路１０２、１１２，１２２，１３２、電圧制御回路１６２，電流制御回路１８２，１９２）を構成するトランジスタがＭＯＳトランジスタによって形成されている。
しかし、内部電源回路１１，２１，３１，１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１，１８１，１９１を構成するトランジスタは、バイポーラトランジスタによって形成してもよい。 [1] In each of the above embodiments, the internal power supply circuits 11, 21, 31, 101, 111, 121, 131, 141, 151, 161, 171, 181, 191 (output transistor 81, reference voltage generation circuit 83, operational amplifier 84 12, the power-on reset circuit 22, the transistor 23, the switch control circuit 32, the switch 33, the clamp circuits 102, 112, 122, 132, the voltage control circuit 162, the current control circuits 182 and 192) are MOS transistors. Is formed.
However, the transistors constituting the internal power supply circuits 11, 21, 31, 101, 111, 121, 131, 141, 151, 161, 171, 181, 191 may be formed by bipolar transistors.

図２９は、第１実施形態の内部電源回路１１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられている。   FIG. 29 is a block circuit diagram showing a case where the transistors constituting the internal power supply circuit 11 of the first embodiment are formed by bipolar transistors, and the output transistor 81 is replaced by a PNP transistor.

図３０は、第２実施形態の内部電源回路２１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１およびトランジスタ２３がＰＮＰトランジスタに置き換えられている。   FIG. 30 is a block circuit diagram showing a case where the transistors constituting the internal power supply circuit 21 of the second embodiment are formed by bipolar transistors. The output transistor 81 and the transistor 23 are replaced by PNP transistors.

図３１は、第３，第４実施形態の内部電源回路３１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられている。   FIG. 31 is a block circuit diagram showing a case where the transistors constituting the internal power supply circuit 31 of the third and fourth embodiments are formed by bipolar transistors, and the output transistor 81 is replaced by a PNP transistor.

図３２は、第５実施形態の内部電源回路１０１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられ、各トランジスタ１０３，１０４がＮＰＮトランジスタに置き換えられている。   FIG. 32 is a block circuit diagram showing a case where the transistors constituting the internal power supply circuit 101 of the fifth embodiment are formed by bipolar transistors. The output transistor 81 is replaced with a PNP transistor, and each of the transistors 103 and 104 is an NPN. It has been replaced by a transistor.

図３３は、第６実施形態の内部電源回路１１１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられ、各トランジスタ１０３，１０４がＮＰＮトランジスタに置き換えられている。   FIG. 33 is a block circuit diagram showing a case where the transistors constituting the internal power supply circuit 111 of the sixth embodiment are formed by bipolar transistors. The output transistor 81 is replaced with a PNP transistor, and each of the transistors 103 and 104 is an NPN. It has been replaced by a transistor.

図３４は、第７実施形態の内部電源回路１２１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１およびトランジスタ１２８がＰＮＰトランジスタに置き換えられ、各トランジスタ１０３，１０４，１２７がＮＰＮトランジスタに置き換えられている。   FIG. 34 is a block circuit diagram showing a case where the transistors constituting the internal power supply circuit 121 of the seventh embodiment are formed by bipolar transistors. The output transistor 81 and the transistor 128 are replaced with PNP transistors, and each transistor 103, 104 and 127 are replaced with NPN transistors.

図３５は、第８実施形態の内部電源回路１３１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１およびトランジスタ１２８がＰＮＰトランジスタに置き換えられ、各トランジスタ１０３，１０４，１２７がＮＰＮトランジスタに置き換えられている。   FIG. 35 is a block circuit diagram showing a case where the transistors constituting the internal power supply circuit 131 of the eighth embodiment are formed by bipolar transistors. The output transistor 81 and the transistor 128 are replaced by PNP transistors, and each transistor 103, 104 and 127 are replaced with NPN transistors.

図３６は、第９実施形態の内部電源回路１４１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられている。   FIG. 36 is a block circuit diagram showing a case where the transistors constituting the internal power supply circuit 141 of the ninth embodiment are formed by bipolar transistors, and the output transistor 81 is replaced by a PNP transistor.

図３７は、第１０実施形態の内部電源回路１５１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられている。   FIG. 37 is a block circuit diagram showing a case where the transistors constituting the internal power supply circuit 151 of the tenth embodiment are formed of bipolar transistors, and the output transistor 81 is replaced with a PNP transistor.

図３８は、第１１実施形態の内部電源回路１６１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられ、各トランジスタ１０３，１０４がＮＰＮトランジスタに置き換えられている。   FIG. 38 is a block circuit diagram showing a case where the transistors constituting the internal power supply circuit 161 of the eleventh embodiment are formed by bipolar transistors. The output transistor 81 is replaced with a PNP transistor, and each of the transistors 103 and 104 is an NPN. It has been replaced by a transistor.

図３９は、第１２実施形態の内部電源回路１７１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられている。   FIG. 39 is a block circuit diagram showing a case where the transistors constituting the internal power supply circuit 171 of the twelfth embodiment are formed by bipolar transistors, and the output transistor 81 is replaced by a PNP transistor.

図４０は、第１３実施形態の内部電源回路１８１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ１８３，１８５がＰＮＰトランジスタに置き換えられ、各トランジスタ１０３，１０４がＮＰＮトランジスタに置き換えられている。   FIG. 40 is a block circuit diagram showing a case where the transistors constituting the internal power supply circuit 181 of the thirteenth embodiment are formed by bipolar transistors. The output transistors 183 and 185 are replaced by PNP transistors, and the transistors 103 and 104 are replaced with each other. Are replaced by NPN transistors.

図４１は、第１４実施形態の内部電源回路１９１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ１８３，１８５がＰＮＰトランジスタに置き換えられている。   FIG. 41 is a block circuit diagram showing a case where the transistors constituting the internal power supply circuit 191 of the fourteenth embodiment are formed by bipolar transistors, and the output transistors 183 and 185 are replaced by PNP transistors.

尚、トランジスタ８１，２３，１８３，１８５にはＮＰＮトランジスタを用いてもよい。   Note that NPN transistors may be used as the transistors 81, 23, 183, and 185.

［２］上記各実施形態では、トランジスタ８１，２３，１８３，１８５にＰチャネルＭＯＳトランジスタを用いているが、ＮチャネルＭＯＳトランジスタを用いてもよい。   [2] In the above embodiments, P-channel MOS transistors are used for the transistors 81, 23, 183, and 185, but N-channel MOS transistors may be used.

［３］第１実施形態では、オペアンプ１２から成るボルテージフォロアを用いているが、降圧電圧Ｖａの立ち上がり速度を抑制して出力電圧Ｖｃを生成可能な回路であれば、どのような回路を用いてもよい。   [3] In the first embodiment, the voltage follower including the operational amplifier 12 is used. However, any circuit can be used as long as the output voltage Vc can be generated by suppressing the rising speed of the step-down voltage Va. Also good.

［４］第３，第４実施形態では、１個のダイオード３４を用いているが、複数個のダイオードを直列接続させてもよく、その場合にはダイオードの個数に順方向電圧VFを乗算した電圧値（規定電圧）以下に制御電圧Ｖｂが保持される。
また、ダイオード３４ではなく、所望の規定電圧を生成可能な適宜な回路を用いてもよく、例えば、バンドギャップ定電圧回路を用いてもよい。 [4] In the third and fourth embodiments, one diode 34 is used. However, a plurality of diodes may be connected in series. In this case, the number of diodes is multiplied by a forward voltage VF. The control voltage Vb is held below the voltage value (specified voltage).
Further, instead of the diode 34, an appropriate circuit capable of generating a desired specified voltage may be used. For example, a band gap constant voltage circuit may be used.

［５］第３，第４実施形態では、出力トランジスタ８１のドレイン（端子VCLOUT）とダイオード３４のアノードとの間にスイッチ３３が接続されている。
しかし、ダイオード３４のカソードとアースとの間にスイッチ３３を接続してもよい。 [5] In the third and fourth embodiments, the switch 33 is connected between the drain (terminal VCLOUT) of the output transistor 81 and the anode of the diode 34.
However, the switch 33 may be connected between the cathode of the diode 34 and the ground.

［６］第３，第４，第６，第８，第１０実施形態では、ＰＮ接合ダイオード３４，１１３，１１４を用いているが、ショットキーダイオードに置き換えてもよい。
ショットキーダイオードはスイッチング速度が速いため、ショットキーダイオードを用いれば、内部電源回路３１，１１１，１３１，１５１およびマイクロコンピュータ７０の起動特性を向上させることができる。 [6] In the third, fourth, sixth, eighth, and tenth embodiments, the PN junction diodes 34, 113, and 114 are used, but they may be replaced with Schottky diodes.
Since the Schottky diode has a high switching speed, if the Schottky diode is used, the startup characteristics of the internal power supply circuits 31, 111, 131, 151 and the microcomputer 70 can be improved.

［７］第７，第８実施形態では、トランスミッションゲート１２４を用いている。
しかし、トランスミッションゲート１２４からトランジスタ１２８およびインバータ１２９を省き、トランジスタ１２７だけを用いてもよい。
トランスミッションゲート１２４がオンからオフに切り替わる速度は、トランジスタ１２７だけを用いた場合にトランジスタ１２７がオンからオフに切り替わる速度に比べて速い。そのため、トランスミッションゲート１２４を用いた場合には、トランジスタ１２７だけを用いた場合に比べて、クランプ回路１２２，１３２の動作をより正確に行わせることが可能であるが、トランジスタ１２７だけを用いても実用上十分な性能が得られる。 [7] In the seventh and eighth embodiments, the transmission gate 124 is used.
However, the transistor 128 and the inverter 129 may be omitted from the transmission gate 124 and only the transistor 127 may be used.
The speed at which the transmission gate 124 switches from on to off is faster than the speed at which the transistor 127 switches from on to off when only the transistor 127 is used. Therefore, when the transmission gate 124 is used, the operations of the clamp circuits 122 and 132 can be performed more accurately than when only the transistor 127 is used. A practically sufficient performance can be obtained.

［８］第１１，第１２実施形態では、パッシブ型の一次ローパスフィルタ１６３を用いているが、パッシブ型で二次以上の高次ローパスフィルタを用いてもよく、アクティブ型のローパスフィルタを用いてもよい。   [8] Although the passive first-order low-pass filter 163 is used in the eleventh and twelfth embodiments, a passive-type second-order or higher-order low-pass filter may be used, and an active-type low-pass filter is used. Also good.

［９］第１１実施形態では、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３未満のときには、ローパスフィルタ１６３によって出力トランジスタ８１のゲート電圧ＶG4の立ち上がり速度を低く抑えて遅くし、降圧電圧Ｖａが設定電圧Ｖ３以上になった時点ｔ４から、トランジスタ１０３をオフさせてローパスフィルタ１６３の機能を無くすようにしている。   [9] In the eleventh embodiment, when the step-down voltage Va of the external power supply circuit 74 is less than the set voltage V3, the rising speed of the gate voltage VG4 of the output transistor 81 is suppressed low by the low-pass filter 163, and the step-down voltage Va is reduced. From the time point t4 when the voltage becomes equal to or higher than the set voltage V3, the transistor 103 is turned off to eliminate the function of the low-pass filter 163.

しかし、第１１実施形態において、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ４未満のときには、ローパスフィルタ１６３によって出力トランジスタ８１のゲート電圧ＶG4の立ち上がり速度を低く抑えて遅くし、前記経過時間が設定時間ｔ４以上になった時点ｔ４から、トランジスタ１０３をオフさせてローパスフィルタ１６３の機能を無くすようにしてもよい。   However, in the eleventh embodiment, when the elapsed time from the time when the external power supply circuit 74 is turned on is less than the set time t4, the rising speed of the gate voltage VG4 of the output transistor 81 is kept low by the low-pass filter 163 and slowed down. The function of the low-pass filter 163 may be eliminated by turning off the transistor 103 from the time t4 when the elapsed time becomes equal to or longer than the set time t4.

［１０］第１５，第１６実施形態では、出力トランジスタ２０５としてＭＯＳトランジスタを用いている。
しかし、出力トランジスタ２０５は、ＭＯＳトランジスタに限らず、絶縁ゲートによってチャネルを形成して駆動する絶縁ゲート型トランジスタであれば、どのようなタイプのトランジスタに適用してもよい。 [10] In the fifteenth and sixteenth embodiments, a MOS transistor is used as the output transistor 205.
However, the output transistor 205 is not limited to a MOS transistor, and may be any type of transistor as long as it is an insulated gate transistor that is driven by forming a channel with an insulated gate.

尚、絶縁ゲート型トランジスタには、ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびＩＧＦＥＴ（Insulated Gate Field Effect Transistor）がある。本発明をＩＧＢＴに適用した場合には、第１５，第１６実施形態のＭＯＳトランジスタ２０５のソースがＩＧＢＴのエミッタに該当し、ＭＯＳトランジスタ２０５のドレインがＩＧＢＴのコレクタに該当する。   Insulated gate transistors include IGBTs (Insulated Gate Bipolar Transistors) and IGFETs (Insulated Gate Field Effect Transistors). When the present invention is applied to an IGBT, the source of the MOS transistor 205 of the fifteenth and sixteenth embodiments corresponds to the emitter of the IGBT, and the drain of the MOS transistor 205 corresponds to the collector of the IGBT.

また、ＩＧＦＥＴのゲート構造は、ＭＯＳ（Metal Oxide Semiconductor）構造を含む広義のＭＩＳ（Metal Insulated Semiconductor）構造であれば、どのような構造でもよい。
そして、ＩＧＦＥＴのソース・ドレイン領域の構造は、ＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散）やＶＤＭＯＳ（Vertically Diffused MOS：垂直方向拡散）など、どのような構造でもよい。 The gate structure of the IGFET may be any structure as long as it has a broad MIS (Metal Insulated Semiconductor) structure including a MOS (Metal Oxide Semiconductor) structure.
The structure of the source / drain region of the IGFET may be any structure such as LDMOS (Laterally Diffused MOS) or VDMOS (Vertical Diffused MOS).

［１１］上記各実施形態では、出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４によって非反転増幅回路８５を構成すると共に、１個の出力トランジスタ８１，２０５または並列接続された２個のトランジスタ１８３，１８５によって電力制御段を構成しているが、電力制御段はどのような回路構成にしてもよく、例えば、ＳＥＰＰ（Single Ended Push Pull）回路などを用いてもよい。   [11] In each of the above embodiments, the non-inverting amplifier circuit 85 is constituted by the output transistor 81, the resistance voltage dividing circuit 82, and the operational amplifier 84, and one output transistor 81, 205 or two transistors 183 connected in parallel. , 185 configure the power control stage, but the power control stage may have any circuit configuration, for example, a single-ended push pull (SEPP) circuit.

［１２］上記各実施形態の内部電源回路１１，２１，３１，１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１，１８１，１９１，２０１，２１１では、出力トランジスタ８１，１８３，１８５，２０５と抵抗分圧回路８２とオペアンプ８４とによって構成された非反転増幅回路８５を用いているが、反転増幅回路を用いてもよく、その非反転増幅回路および反転増幅回路はどのような回路構成にしてもよい。   [12] In the internal power supply circuits 11, 21, 31, 101, 111, 121, 131, 141, 151, 161, 171, 181, 191, 201, 211 of the above embodiments, the output transistors 81, 183, 185, 205, a non-inverting amplifier circuit 85 composed of a resistance voltage dividing circuit 82 and an operational amplifier 84 is used. However, an inverting amplifier circuit may be used, and the non-inverting amplifier circuit and the inverting amplifier circuit have any circuit configuration. It may be.

［１３］上記各実施形態は自動車の電子制御装置に搭載されているマイクロコンピュータの内部電源回路に適用したものであるが、これに限らず、本発明はどのような電源回路に適用してもよい。   [13] Each of the above embodiments is applied to an internal power supply circuit of a microcomputer mounted on an electronic control device of an automobile. However, the present invention is not limited to this, and the present invention can be applied to any power supply circuit. Good.

本発明を具体化した第１実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１１の概略構成を示すブロック回路図。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block circuit diagram for explaining a first embodiment embodying the present invention, and is a block circuit diagram showing a schematic configuration of an internal power supply circuit 11 built in a microcomputer 70 mounted on an electronic control device of an automobile. . 図１に示す第１実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。FIG. 1 is a characteristic diagram showing the time displacement of the step-down voltage Va, control voltage Vb, and reference voltage INP of the microcomputer 70 of the first embodiment shown in FIG. 1 from when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on). . 本発明を具体化した第２実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路２１の概略構成を示すブロック回路図。FIG. 5 is a block circuit diagram for explaining a second embodiment embodying the present invention, and is a block circuit diagram showing a schematic configuration of an internal power supply circuit 21 built in a microcomputer 70 mounted on an electronic control device of an automobile. . 図３に示す第２実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，制御信号Ｉcutについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。With respect to the step-down voltage Va, the control voltage Vb, the reference voltage INP, and the control signal Icut of the microcomputer 70 of the second embodiment shown in FIG. 3, the time displacement from when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on). FIG. 本発明を具体化した第３，第４実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路３１の概略構成を示すブロック回路図。FIG. 5 is a block circuit diagram for explaining third and fourth embodiments embodying the present invention, and shows a schematic configuration of an internal power supply circuit 31 built in a microcomputer 70 mounted in an electronic control device of an automobile. Block circuit diagram. 図５に示す第３，第４実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPおよびスイッチ３３のオンオフ動作について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。Regarding the step-down voltage Va, the control voltage Vb, the reference voltage INP, and the on / off operation of the switch 33 of the microcomputer 70 of the third and fourth embodiments shown in FIG. 5, when the external power supply circuit 74 is turned on (when the ignition switch IG is on) ) Is a characteristic diagram showing the time displacement from 本発明を具体化した第５実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１０１の概略構成を示すブロック回路図。FIG. 10 is a block circuit diagram for explaining a fifth embodiment embodying the present invention, and is a block circuit diagram showing a schematic configuration of an internal power supply circuit 101 built in a microcomputer 70 mounted on an electronic control device of an automobile. . ツェナーダイオード１０７のツェナー電圧Ｖｚ（各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ）を制御電圧Ｖｂの定常電圧未満に設定した場合において、図７に示す第５実施形態（図１１に示す第６実施形態）のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１０２（１１２）の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。When the Zener voltage Vz of the Zener diode 107 (the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114) is set to be less than the steady voltage of the control voltage Vb, the fifth embodiment shown in FIG. Power source of the external power circuit 74 with respect to the step-down voltage Va, the control voltage Vb, the reference voltage INP, and the gate voltages VG1 and VG2 of the transistors 103 and 104 of the clamp circuit 102 (112). The characteristic view which shows the time displacement from the time of injection (when the ignition switch IG is on). ツェナーダイオード１０７のツェナー電圧Ｖｚ（各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ）を制御電圧Ｖｂの定常電圧より高く設定した場合において、図７に示す第５実施形態（図１１に示す第６実施形態）のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１０２（１１２）の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時からの時間変位を示す特性図。When the Zener voltage Vz of the Zener diode 107 (the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114) is set higher than the steady voltage of the control voltage Vb, the fifth embodiment shown in FIG. Power source of the external power circuit 74 with respect to the step-down voltage Va, the control voltage Vb, the reference voltage INP, and the gate voltages VG1 and VG2 of the transistors 103 and 104 of the clamp circuit 102 (112). The characteristic view which shows the time displacement from the time of injection | throwing-in. ツェナーダイオード１０７のツェナー電圧Ｖｚ（各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ）を制御電圧Ｖｂの定常電圧と同じに設定した場合において、図７に示す第５実施形態（図１１に示す第６実施形態）のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１０２（１１２）の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時からの時間変位を示す特性図。When the Zener voltage Vz of the Zener diode 107 (the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114) is set to be the same as the steady voltage of the control voltage Vb, the fifth embodiment shown in FIG. The step-down voltage Va, the control voltage Vb, the reference voltage INP, and the gate voltages VG1, VG2 of the transistors 103, 104 of the clamp circuit 102 (112) of the microcomputer 70 of the sixth embodiment shown in FIG. The characteristic view which shows the time displacement from the time of power activation. 本発明を具体化した第６実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１１１の概略構成を示すブロック回路図。FIG. 10 is a block circuit diagram for explaining a sixth embodiment embodying the present invention, and is a block circuit diagram showing a schematic configuration of an internal power supply circuit 111 built in a microcomputer 70 mounted on an electronic control device of an automobile. . 本発明を具体化した第７実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１２１の概略構成を示すブロック回路図。FIG. 17 is a block circuit diagram for explaining a seventh embodiment embodying the present invention, and is a block circuit diagram showing a schematic configuration of an internal power supply circuit 121 built in a microcomputer 70 mounted on an electronic control device of an automobile. . ツェナーダイオード１０７のツェナー電圧Ｖｚ（各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ）を制御電圧Ｖｂの定常電圧未満に設定した場合において、図１２に示す第７実施形態（図１４に示す第８実施形態）のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１２２（１３２）の各トランジスタ１２７，１０４，１０３のゲート電圧ＶG1，ＶG2，ＶG3について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。In the case where the Zener voltage Vz of the Zener diode 107 (the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114) is set to be lower than the steady voltage of the control voltage Vb, the seventh embodiment shown in FIG. The step-down voltage Va, the control voltage Vb, the reference voltage INP, and the gate voltages VG1, VG2, and VG3 of the transistors 127, 104, and 103 of the clamp circuit 122 (132) of the microcomputer 70 of the eighth embodiment shown in FIG. The characteristic view which shows the time displacement from the time of power activation of the circuit 74 (when the ignition switch IG is turned on). 本発明を具体化した第８実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１３１の概略構成を示すブロック回路図。FIG. 20 is a block circuit diagram for explaining an eighth embodiment embodying the present invention, and is a block circuit diagram showing a schematic configuration of an internal power supply circuit 131 built in a microcomputer 70 mounted on an electronic control device of an automobile. . 本発明を具体化した第９実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１４１の概略構成を示すブロック回路図。FIG. 20 is a block circuit diagram for explaining a ninth embodiment embodying the present invention, and is a block circuit diagram showing a schematic configuration of an internal power supply circuit 141 built in a microcomputer 70 mounted on an electronic control device of an automobile. . ツェナーダイオード１０７のツェナー電圧Ｖｚ（各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ）を制御電圧Ｖｂの定常電圧より高く設定した場合において、図１５に示す第９実施形態（図１８に示す第１０実施形態）のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。In the case where the Zener voltage Vz of the Zener diode 107 (the total voltage 2 × Vf of the forward voltages Vf of the respective diodes 113 and 114) is set higher than the steady voltage of the control voltage Vb, the ninth embodiment (FIG. 18). FIG. 10 is a characteristic diagram showing temporal displacement of the step-down voltage Va, the control voltage Vb, and the reference voltage INP of the microcomputer 70 of the tenth embodiment shown in FIG. ツェナーダイオード１０７のツェナー電圧Ｖｚ（各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ）を制御電圧Ｖｂの定常電圧と同じに設定した場合において、図１５に示す第９実施形態（図１８に示す第１０実施形態）のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時からの時間変位を示す特性図。In the case where the Zener voltage Vz of the Zener diode 107 (the total voltage 2 × Vf of the forward voltages Vf of the diodes 113 and 114) is set to be the same as the steady voltage of the control voltage Vb, the ninth embodiment shown in FIG. FIG. 18 is a characteristic diagram showing temporal displacement of the step-down voltage Va, control voltage Vb, and reference voltage INP of the microcomputer 70 of the tenth embodiment shown in FIG. 本発明を具体化した第１０実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１５１の概略構成を示すブロック回路図。FIG. 14 is a block circuit diagram for explaining a tenth embodiment embodying the present invention, and is a block circuit diagram showing a schematic configuration of an internal power supply circuit 151 built in a microcomputer 70 mounted on an electronic control device of an automobile. . 本発明を具体化した第１１実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１６１の概略構成を示すブロック回路図。FIG. 17 is a block circuit diagram for explaining an eleventh embodiment embodying the present invention, and is a block circuit diagram showing a schematic configuration of an internal power supply circuit 161 built in a microcomputer 70 mounted on an electronic control device of an automobile. . 図１９に示す第１１実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，電圧制御回路１６２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2、出力トランジスタ８１のゲート電圧ＶG4について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。The step-down voltage Va, the control voltage Vb, the reference voltage INP, the gate voltages VG1 and VG2 of the transistors 103 and 104 of the voltage control circuit 162, and the gate voltage VG4 of the output transistor 81 of the microcomputer 70 of the eleventh embodiment shown in FIG. The characteristic view which shows the time displacement from the time of power activation of the external power supply circuit 74 (when the ignition switch IG is turned on). 本発明を具体化した第１２実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１２実施形態の内部電源回路１７１の概略構成を示すブロック回路図。FIG. 17 is a block circuit diagram for explaining a twelfth embodiment embodying the present invention, and is a schematic configuration of an internal power supply circuit 171 of the twelfth embodiment built in a microcomputer 70 mounted on an electronic control device of an automobile. FIG. 図２１に示す第１２実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，出力トランジスタ８１のゲート電圧ＶG4について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。The step-down voltage Va, the control voltage Vb, the reference voltage INP, and the gate voltage VG4 of the output transistor 81 of the microcomputer 70 of the twelfth embodiment shown in FIG. 21 are turned on when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on). The characteristic view which shows the time displacement from. 本発明を具体化した第１３実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１８１の概略構成を示すブロック回路図。FIG. 17 is a block circuit diagram for explaining a thirteenth embodiment embodying the present invention, and is a block circuit diagram showing a schematic configuration of an internal power supply circuit 181 built in a microcomputer 70 mounted on an electronic control device of an automobile. . 図２３，図２５に示す第１３，第１４実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。The step-down voltage Va, the control voltage Vb, and the reference voltage INP of the microcomputer 70 of the thirteenth and fourteenth embodiments shown in FIGS. 23 and 25 are from when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on). The characteristic view which shows a time displacement. 本発明を具体化した第１４実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１９１の概略構成を示すブロック回路図。It is a block circuit diagram for demonstrating 14th Embodiment which actualized this invention, and is a block circuit diagram which shows schematic structure of the internal power supply circuit 191 built in the microcomputer 70 mounted in the electronic controller of a motor vehicle . 本発明を具体化した第１５実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路２０１の概略構成を示すブロック回路図。FIG. 20 is a block circuit diagram for explaining a fifteenth embodiment embodying the present invention, and is a block circuit diagram showing a schematic configuration of an internal power supply circuit 201 built in a microcomputer 70 mounted on an electronic control device of an automobile. . 図２６，図２８に示す第１５，第１６実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。The step-down voltage Va, control voltage Vb, and reference voltage INP of the microcomputer 70 of the fifteenth and sixteenth embodiments shown in FIGS. 26 and 28 are from when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on). The characteristic view which shows a time displacement. 本発明を具体化した第１６実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路２１１の概略構成を示すブロック回路図。FIG. 21 is a block circuit diagram for explaining a sixteenth embodiment embodying the present invention, and is a block circuit diagram showing a schematic configuration of an internal power supply circuit 211 built in a microcomputer 70 mounted on an electronic control device of an automobile. . 第１実施形態の内部電源回路１１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。The block circuit diagram which shows the case where the transistor which comprises the internal power supply circuit 11 of 1st Embodiment is formed with the bipolar transistor. 第２実施形態の内部電源回路２１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。The block circuit diagram which shows the case where the transistor which comprises the internal power supply circuit 21 of 2nd Embodiment is formed with the bipolar transistor. 第３，第４実施形態の内部電源回路３１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。The block circuit diagram which shows the case where the transistor which comprises the internal power supply circuit 31 of 3rd, 4th embodiment is formed with the bipolar transistor. 第５実施形態の内部電源回路１０１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。The block circuit diagram which shows the case where the transistor which comprises the internal power supply circuit 101 of 5th Embodiment is formed of the bipolar transistor. 第６実施形態の内部電源回路１１１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。The block circuit diagram which shows the case where the transistor which comprises the internal power supply circuit 111 of 6th Embodiment is formed of the bipolar transistor. 第７実施形態の内部電源回路１２１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。The block circuit diagram which shows the case where the transistor which comprises the internal power supply circuit 121 of 7th Embodiment is formed of the bipolar transistor. 第８実施形態の内部電源回路１３１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。The block circuit diagram which shows the case where the transistor which comprises the internal power supply circuit 131 of 8th Embodiment is formed of the bipolar transistor. 第９実施形態の内部電源回路１４１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。The block circuit diagram which shows the case where the transistor which comprises the internal power supply circuit 141 of 9th Embodiment is formed of the bipolar transistor. 第１０実施形態の内部電源回路１５１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。The block circuit diagram which shows the case where the transistor which comprises the internal power supply circuit 151 of 10th Embodiment is formed by the bipolar transistor. 第１１実施形態の内部電源回路１６１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。The block circuit diagram which shows the case where the transistor which comprises the internal power supply circuit 161 of 11th Embodiment is formed by the bipolar transistor. 第１２実施形態の内部電源回路１７１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。The block circuit diagram which shows the case where the transistor which comprises the internal power supply circuit 171 of 12th Embodiment is formed by the bipolar transistor. 第１３実施形態の内部電源回路１８１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。The block circuit diagram which shows the case where the transistor which comprises the internal power supply circuit 181 of 13th Embodiment is formed by the bipolar transistor. 第１４実施形態の内部電源回路１９１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。The block circuit diagram which shows the case where the transistor which comprises the internal power supply circuit 191 of 14th Embodiment is formed of the bipolar transistor. 従来技術を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された従来の内部電源回路７１の概略構成を示すブロック回路図。It is a block circuit diagram for demonstrating a prior art, and is a block circuit diagram which shows schematic structure of the conventional internal power supply circuit 71 built in the microcomputer 70 mounted in the electronic controller of a motor vehicle. 図４２に示す従来技術のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。FIG. 43 is a characteristic diagram showing temporal displacement of the step-down voltage Va, control voltage Vb, and reference voltage INP of the conventional microcomputer 70 shown in FIG. 42 from when the external power supply circuit 74 is turned on (when the ignition switch IG is turned on).

符号の説明Explanation of symbols

１１，２１，３１，１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１，１８１，１９１，２０１，２１１…内部電源回路
１２，８４…オペアンプ
２２…パワーオンリセット回路
２３…トランジスタ
３２，１９３，２１３…スイッチ制御回路
３３，１８４，２０３…スイッチ
３４，１１３，１１４…ダイオード
７０…マイクロコンピュータ
７１…内部電源回路
７２…低電圧系回路
７３…車載バッテリ
７４…外部電源回路
８１，１８３，１８５，２０５…出力トランジスタ
８２…抵抗分圧回路
８３…基準電圧生成回路
８５…非反転増幅回路
１０７…ツェナーダイオード
１０２，１１２，１２２，１３２…クランプ回路
１２３…時定数回路
１６２…電圧制御回路
１６３…ロ−パスフィルタ
１８２，１９２，２０２，２１２…電流制御回路
IG…イグニッションスイッチ
CL…電源平滑用コンデンサ
Ｖａ…降圧電圧
Ｖｂ…制御電圧
VF…順方向電圧（規定電圧） 11, 21, 31, 101, 111, 121, 131, 141, 151, 161, 171, 181, 191, 201, 211,... Internal power supply circuit 12, 84, operational amplifier 22, power-on reset circuit 23, transistors 32, 193 , 213, switch control circuits 33, 184, 203, switches 34, 113, 114, diode 70, microcomputer 71, internal power supply circuit 72, low voltage system circuit 73, in-vehicle battery 74, external power supply circuits 81, 183, 185 205 ... Output transistor 82 ... Resistance voltage dividing circuit 83 ... Reference voltage generation circuit 85 ... Non-inverting amplifier circuit 107 ... Zener diodes 102, 112, 122, 132 ... Clamp circuit 123 ... Time constant circuit 162 ... Voltage control circuit 163 ... Low Pass filters 182, 192, 202, 212 ... current Control circuit
IG ... Ignition switch
CL ... Power source smoothing capacitor Va ... Step-down voltage Vb ... Control voltage
VF ... Forward voltage (regulated voltage)

Claims (18)

外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
外部から供給された電源電圧の立ち上がり速度を低く抑える抑制手段と、
その抑制手段によって立ち上がり速度が抑制された前記電源電圧から前記出力電圧を生成する電圧生成手段と
を備えたことを特徴とする電源回路。 A power supply circuit that steps down a power supply voltage supplied from outside to a predetermined voltage and outputs the stepped down voltage as an output voltage,
Suppression means to keep the rising speed of the power supply voltage supplied from the outside low,
A power supply circuit comprising: voltage generation means for generating the output voltage from the power supply voltage whose rising speed is suppressed by the suppression means. 請求項１に記載の電源回路において、
前記抑制手段はボルテージフォロアから成ることを特徴とする電源回路。 The power supply circuit according to claim 1,
The power supply circuit according to claim 1, wherein the suppression means is a voltage follower. 外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電源電圧が設定電圧未満の場合には前記電圧生成手段による前記出力電圧の生成動作を中止させて前記出力電圧を出力させず、前記電源電圧が前記設定電圧以上の場合には前記電圧生成手段から前記出力電圧を出力させる制御手段と
を備えたことを特徴とする電源回路。 A power supply circuit that steps down a power supply voltage supplied from outside to a predetermined voltage and outputs the stepped down voltage as an output voltage,
Voltage generating means for generating the output voltage from the power supply voltage;
When the power supply voltage is less than a set voltage, the output generation operation of the output voltage by the voltage generation means is stopped and the output voltage is not output, and when the power supply voltage is equal to or higher than the set voltage, the voltage generation means And a control means for outputting the output voltage from the power supply circuit. 外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段の動作が不安定な状態の場合には前記電圧生成手段が生成した前記出力電圧を規定電圧以下に保持させ、前記電圧生成手段の動作が安定な状態の場合には前記電圧生成手段が生成した前記出力電圧を出力させる制御手段と
を備えたことを特徴とする電源回路。 A power supply circuit that steps down a power supply voltage supplied from outside to a predetermined voltage and outputs the stepped down voltage as an output voltage,
Voltage generating means for generating the output voltage from the power supply voltage;
When the operation of the voltage generator is unstable, the output voltage generated by the voltage generator is held below a specified voltage, and when the operation of the voltage generator is stable, the voltage generator And a control means for outputting the output voltage generated by the means. 外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電源電圧が設定電圧未満の場合には前記電圧生成手段が生成した前記出力電圧を規定電圧以下に保持させ、前記電源電圧が前記設定電圧以上の場合には前記電圧生成手段が生成した前記出力電圧を出力させる制御手段と
を備えたことを特徴とする電源回路。 A power supply circuit that steps down a power supply voltage supplied from outside to a predetermined voltage and outputs the stepped down voltage as an output voltage,
Voltage generating means for generating the output voltage from the power supply voltage;
When the power supply voltage is less than a set voltage, the output voltage generated by the voltage generation unit is held below a specified voltage, and when the power supply voltage is higher than the set voltage, the output generated by the voltage generation unit A power supply circuit comprising control means for outputting a voltage. 外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電源電圧の外部からの供給が開始された時点からの経過時間が設定時間未満の場合には前記電圧生成手段が生成した前記出力電圧を規定電圧以下に保持させ、前記経過時間が設定時間以上の場合には前記電圧生成手段が生成した前記出力電圧を出力させる制御手段と
を備えたことを特徴とする電源回路。 A power supply circuit that steps down a power supply voltage supplied from outside to a predetermined voltage and outputs the stepped down voltage as an output voltage,
Voltage generating means for generating the output voltage from the power supply voltage;
When the elapsed time from the start of supply of the power supply voltage from the outside is less than a set time, the output voltage generated by the voltage generating means is held below a specified voltage, and the elapsed time is longer than the set time In this case, the power supply circuit further comprises control means for outputting the output voltage generated by the voltage generation means. 請求項４〜６のいずれか１項に記載の電源回路において、
前記制御手段は、前記電圧生成手段の出力端子と電源回路のアースとの間に順方向接続されたダイオードを備え、
そのダイオードの順方向電圧が前記規定電圧になることを特徴とする電源回路。 In the power supply circuit according to any one of claims 4 to 6,
The control means includes a diode connected in a forward direction between the output terminal of the voltage generation means and the ground of the power supply circuit,
A power supply circuit, wherein a forward voltage of the diode becomes the specified voltage. 請求項４〜６のいずれか１項に記載の電源回路において、
前記制御手段は、前記電圧生成手段の出力端子と電源回路のアースとの間に逆方向接続されたツェナーダイオードを備え、
そのツェナーダイオードのツェナー電圧が前記規定電圧になることを特徴とする電源回路。 In the power supply circuit according to any one of claims 4 to 6,
The control means includes a Zener diode connected in a reverse direction between the output terminal of the voltage generation means and the ground of the power supply circuit,
A power supply circuit, wherein a Zener voltage of the Zener diode becomes the specified voltage. 請求項７に記載の電源回路において、
前記電圧生成手段および前記制御手段は１個の半導体チップ上に集積化され、
前記ダイオードは、前記半導体チップ上にて絶縁体分離された構造であることを特徴とする電源回路。 The power supply circuit according to claim 7,
The voltage generating means and the control means are integrated on one semiconductor chip,
The power supply circuit according to claim 1, wherein the diode has a structure in which an insulator is separated on the semiconductor chip. 請求項８に記載の電源回路において、
前記電圧生成手段および前記制御手段は１個の半導体チップ上に集積化され、
前記ツェナーダイオードは、前記半導体チップ上にて絶縁体分離された構造であることを特徴とする電源回路。 The power supply circuit according to claim 8, wherein
The voltage generating means and the control means are integrated on one semiconductor chip,
The zener diode has a structure in which an insulator is separated on the semiconductor chip. 外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段の動作が不安定な状態の場合には前記電圧生成手段から出力される出力電流を絞って少なくさせ、前記電圧生成手段の動作が安定な状態の場合には前記電圧生成手段の前記出力電流を絞らずに出力させる制御手段と
を備えたことを特徴とする電源回路。 A power supply circuit that steps down a power supply voltage supplied from outside to a predetermined voltage and outputs the stepped down voltage as an output voltage,
Voltage generating means for generating the output voltage from the power supply voltage;
When the operation of the voltage generation unit is unstable, the output current output from the voltage generation unit is reduced and reduced. When the operation of the voltage generation unit is stable, the voltage generation unit And a control means for outputting the output current without reducing the output current. 外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段に設けられた出力トランジスタと、
前記電源電圧が設定電圧未満の場合には前記出力トランジスタの入力電圧の立ち上がり速度を低く抑え、前記電源電圧が前記設定電圧以上の場合には前記出力トランジスタの前記入力電圧の立ち上がり速度を高くさせる制御手段と
を備えたことを特徴とする電源回路。 A power supply circuit that steps down a power supply voltage supplied from outside to a predetermined voltage and outputs the stepped down voltage as an output voltage,
Voltage generating means for generating the output voltage from the power supply voltage;
An output transistor provided in the voltage generating means;
Control that suppresses the rising speed of the input voltage of the output transistor when the power supply voltage is lower than the set voltage, and increases the rising speed of the input voltage of the output transistor when the power supply voltage is equal to or higher than the set voltage. And a power supply circuit. 外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段に設けられた出力トランジスタと、
前記電源電圧の外部からの供給が開始された時点からの経過時間が設定時間未満の場合には前記出力トランジスタの入力電圧の立ち上がり速度を低く抑え、前記経過時間が設定時間以上の場合には前記出力トランジスタの前記入力電圧の立ち上がり速度を高くさせる制御手段と
を備えたことを特徴とする電源回路。 A power supply circuit that steps down a power supply voltage supplied from outside to a predetermined voltage and outputs the stepped down voltage as an output voltage,
Voltage generating means for generating the output voltage from the power supply voltage;
An output transistor provided in the voltage generating means;
When the elapsed time from the start of supply of the power supply voltage from the outside is less than a set time, the rising speed of the input voltage of the output transistor is suppressed low, and when the elapsed time is greater than the set time, A power supply circuit comprising control means for increasing the rising speed of the input voltage of the output transistor. 外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段に設けられた出力トランジスタと、
前記出力トランジスタの入力電圧の立ち上がり速度を低く抑える制御手段と
を備えたことを特徴とする電源回路。 A power supply circuit that steps down a power supply voltage supplied from outside to a predetermined voltage and outputs the stepped down voltage as an output voltage,
Voltage generating means for generating the output voltage from the power supply voltage;
An output transistor provided in the voltage generating means;
A power supply circuit comprising control means for reducing a rising speed of an input voltage of the output transistor. 外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段に設けられた第１出力トランジスタおよび第２出力トランジスタと、
前記電源電圧が設定電圧未満の場合には前記第１出力トランジスタのみを動作させ、前記電源電圧が前記設定電圧以上の場合には前記第１出力トランジスタに加えて前記第２出力トランジスタを動作させる制御手段と
を備えたことを特徴とする電源回路。 A power supply circuit that steps down a power supply voltage supplied from outside to a predetermined voltage and outputs the stepped down voltage as an output voltage,
Voltage generating means for generating the output voltage from the power supply voltage;
A first output transistor and a second output transistor provided in the voltage generating means;
Control that operates only the first output transistor when the power supply voltage is lower than a set voltage, and operates the second output transistor in addition to the first output transistor when the power supply voltage is equal to or higher than the set voltage. And a power supply circuit. 外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段に設けられた第１出力トランジスタおよび第２出力トランジスタと、
前記電源電圧の外部からの供給が開始された時点からの経過時間が設定時間未満の場合には前記第１出力トランジスタのみを動作させ、前記経過時間が設定時間以上の場合には前記第１出力トランジスタに加えて前記第２出力トランジスタを動作させる制御手段と
を備えたことを特徴とする電源回路。 A power supply circuit that steps down a power supply voltage supplied from outside to a predetermined voltage and outputs the stepped down voltage as an output voltage,
Voltage generating means for generating the output voltage from the power supply voltage;
A first output transistor and a second output transistor provided in the voltage generating means;
When the elapsed time from the start of supply of the power supply voltage from the outside is less than the set time, only the first output transistor is operated, and when the elapsed time is longer than the set time, the first output A power supply circuit comprising control means for operating the second output transistor in addition to the transistor. 外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段に設けられた出力トランジスタと、その出力トランジスタはゲートが絶縁された絶縁ゲート型トランジスタであることと、
前記電源電圧が設定電圧未満の場合には前記出力トランジスタの基板電位を前記電源電圧未満に制御して前記出力トランジスタの出力電流を絞って少なくさせ、前記電源電圧が前記設定電圧以上の場合には前記出力トランジスタの基板電位を前記電源電圧と同じに制御して前記出力トランジスタの出力電流を絞らずに出力させる制御手段と
を備えたことを特徴とする電源回路。 A power supply circuit that steps down a power supply voltage supplied from outside to a predetermined voltage and outputs the stepped down voltage as an output voltage,
Voltage generating means for generating the output voltage from the power supply voltage;
An output transistor provided in the voltage generating means, and the output transistor is an insulated gate transistor having a gate insulated;
When the power supply voltage is lower than the set voltage, the substrate potential of the output transistor is controlled to be lower than the power supply voltage to reduce the output current of the output transistor, and when the power supply voltage is higher than the set voltage, A power supply circuit comprising: control means for controlling the substrate potential of the output transistor to be the same as the power supply voltage and outputting the output current without reducing the output current of the output transistor. 外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段に設けられた出力トランジスタと、その出力トランジスタはゲートが絶縁された絶縁ゲート型トランジスタであることと、
前記電源電圧の外部からの供給が開始された時点からの経過時間が設定時間未満の場合には、前記出力トランジスタの基板電位を前記電源電圧未満に制御して前記出力トランジスタの出力電流を絞って少なくさせ、前記経過時間が設定時間以上の場合には、前記出力トランジスタの基板電位を前記電源電圧と同じに制御して前記出力トランジスタの出力電流を絞らずに出力させる制御手段と
を備えたことを特徴とする電源回路。 A power supply circuit that steps down a power supply voltage supplied from outside to a predetermined voltage and outputs the stepped down voltage as an output voltage,
Voltage generating means for generating the output voltage from the power supply voltage;
An output transistor provided in the voltage generating means, and the output transistor is an insulated gate transistor having a gate insulated;
When the elapsed time from the start of supply of the power supply voltage from the outside is less than a set time, the substrate potential of the output transistor is controlled to be less than the power supply voltage to reduce the output current of the output transistor. And control means for controlling the substrate potential of the output transistor to be equal to the power supply voltage and outputting the output transistor without reducing the output current when the elapsed time is equal to or longer than a set time. A power circuit characterized by.
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* Cited by examiner, † Cited by third party
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JP2010180776A (en) * 2009-02-05 2010-08-19 Hitachi Automotive Systems Ltd Power source control device
CN107291137A (en) * 2017-07-25 2017-10-24 西安电子科技大学 A kind of adjustable output reference source circuit

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