JP2008152665A - Method for analyzing operation of semiconductor integrated circuit - Google Patents

Method for analyzing operation of semiconductor integrated circuit Download PDF

Info

Publication number
JP2008152665A
JP2008152665A JP2006341765A JP2006341765A JP2008152665A JP 2008152665 A JP2008152665 A JP 2008152665A JP 2006341765 A JP2006341765 A JP 2006341765A JP 2006341765 A JP2006341765 A JP 2006341765A JP 2008152665 A JP2008152665 A JP 2008152665A
Authority
JP
Japan
Prior art keywords
read access
semiconductor integrated
output
integrated circuit
dummy read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006341765A
Other languages
Japanese (ja)
Inventor
Susumu Yamazaki
山崎　　進
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006341765A priority Critical patent/JP2008152665A/en
Publication of JP2008152665A publication Critical patent/JP2008152665A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Debugging And Monitoring (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Microcomputers (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for analyzing operations of a semiconductor integrated circuit that can debug a semiconductor integrated circuit having an interconnect without complicating the circuit structure. <P>SOLUTION: The semiconductor integrated circuit operation analysis method comprises detecting the passage time of read access output from a CPU 10 to an I/O controller 14 by means of a first monitor 20, detecting the passage time of dummy read access output from a dummy read module 22 detecting the read access to a DRAM 11 by means of a second monitor 21, and determining whether there is an anomaly in the access time from the delay time. The method can use dummy read modules 22 provided for access order guarantee via an interconnect C as they are. This can dispense with monitors for respective I/O controllers 14 to implement debugging without complicating the circuit structure. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体集積回路の動作解析方法に関する。   The present invention relates to an operation analysis method for a semiconductor integrated circuit.

従来、プログラムを格納するメモリ、プログラムの処理を実行するプロセッサ、及びメモリへの入出力処理を実行する入出力インターフェイス等を備えて構成される半導体集積回路がある。このような半導体集積回路では、実装されるハードウェア及びソフトウェアの異常の有無を調べるために、デバッグ処理が行われる。   2. Description of the Related Art Conventionally, there is a semiconductor integrated circuit including a memory for storing a program, a processor for executing program processing, an input / output interface for executing input / output processing for the memory, and the like. In such a semiconductor integrated circuit, a debugging process is performed in order to check whether there is an abnormality in the hardware and software to be mounted.

例えば特許文献１に記載のプログラム処理装置では、内部バスに接続された変数ブレイク回路によってプログラム内の変数の状態をモニタリングすることにより、入出力インターフェイスからメモリへのアクセス監視を行っている。
特開平１１−２３２１３５号公報 For example, in the program processing apparatus described in Patent Document 1, access from the input / output interface to the memory is monitored by monitoring the state of variables in the program by a variable break circuit connected to an internal bus.
Japanese Patent Laid-Open No. 11-232135

ところで、半導体集積回路の中には、プロセッサ、メモリ、及び複数の入出力インターフェイスをインターコネクトによって並列アクセス可能に接続し、メモリへのアクセスを高速化したものがある。このような半導体集積回路において、上述したようなデバッグ処理を行うには、全てのアクセス経路を監視するため、本来、入出力インターフェイスごとにアクセス監視用のモニタを接続する必要がある。しかしながら、そのような構成にすると、デバッグ処理に要する回路構成が複雑化してしまうという問題がある。   By the way, some semiconductor integrated circuits have a processor, a memory, and a plurality of input / output interfaces connected by an interconnect so as to be accessible in parallel, thereby speeding up access to the memory. In such a semiconductor integrated circuit, in order to perform debug processing as described above, it is necessary to connect an access monitoring monitor for each input / output interface in order to monitor all access paths. However, with such a configuration, there is a problem that the circuit configuration required for debugging processing becomes complicated.

本発明は、上記課題の解決のためになされたものであり、インターコネクトを備えた半導体集積回路において、回路構成を複雑化させることなくデバッグ処理を行うことが可能な半導体集積回路の動作解析方法を提供することを目的とする。   The present invention has been made to solve the above-described problems, and provides a semiconductor integrated circuit operation analysis method capable of performing debugging without complicating the circuit configuration in a semiconductor integrated circuit having an interconnect. The purpose is to provide.

上記課題の解決のため、本発明に係る半導体集積回路の動作解析方法は、プログラムを格納するメモリと、プログラムの処理を実行するプロセッサと、メモリへの入出力処理を実行する複数の入出力インターフェイスと、メモリ、プロセッサ、及び入出力インターフェイスのそれぞれを並列アクセス可能に接続するインターコネクトとを含む半導体集積回路の動作解析方法であって、プロセッサから入出力インターフェイスに向けて出力されたリードアクセスの通過時刻を、プロセッサと前記インターコネクトとの間に接続した第１のモニタで検出するステップと、リードアクセスを、インターコネクトと入出力インターフェイスとの間に接続したダミーリードモジュールによって検出するステップと、ダミーリードモジュールからメモリに向けて出力されたダミーリードアクセスの通過時刻を、インターコネクトとメモリとの間に接続した第２のモニタで検出するステップと、リードアクセスの通過時刻に対するダミーリードアクセスの通過時刻の遅延時間と所定の閾値とを比較して、半導体集積回路の異常の有無を判断するステップとを備えたことを特徴としている。   In order to solve the above-described problems, a semiconductor integrated circuit operation analysis method according to the present invention includes a memory for storing a program, a processor for executing program processing, and a plurality of input / output interfaces for executing input / output processing to the memory. And a memory, a processor, and an interconnect for connecting each of the input / output interfaces so that they can be accessed in parallel, and a read access passage time output from the processor toward the input / output interface A first monitor connected between the processor and the interconnect, a read access detected by a dummy read module connected between the interconnect and the input / output interface, and a dummy read module In memory A dummy monitor read access time detected by a second monitor connected between the interconnect and the memory, a delay time of the dummy read access pass time relative to the read access pass time, and a predetermined time And comparing with a threshold value to determine whether or not there is an abnormality in the semiconductor integrated circuit.

本発明に係る半導体集積回路の動作解析方法によれば、インターコネクトを備えた半導体集積回路において、回路構成を複雑化させることなくデバッグ処理を行うことが可能となる。   According to the operation analysis method for a semiconductor integrated circuit according to the present invention, it is possible to perform debug processing without complicating the circuit configuration in a semiconductor integrated circuit including an interconnect.

以下、図面を参照しながら、本発明に係る半導体集積回路の動作解析方法の好適な実施形態について詳細に説明する。   DESCRIPTION OF EMBODIMENTS Hereinafter, a preferred embodiment of a semiconductor integrated circuit operation analysis method according to the present invention will be described in detail with reference to the drawings.

図１は、本発明の一実施形態に係る半導体集積回路の動作解析方法を実現するためのシステムＬＳＩの構成を示す図である。図１に示すように、システムＬＳＩ１は、ＣＰＵ１０、ＤＲＡＭ１１、ＤＲＡＭコントローラ１２、メモリスケジューラ１３、複数のＩ／Ｏコントローラ１４（１４Ａ，１４Ｂ…１４Ｚ）を備えている。   FIG. 1 is a diagram showing a configuration of a system LSI for realizing an operation analysis method for a semiconductor integrated circuit according to an embodiment of the present invention. As shown in FIG. 1, the system LSI 1 includes a CPU 10, a DRAM 11, a DRAM controller 12, a memory scheduler 13, and a plurality of I / O controllers 14 (14A, 14B... 14Z).

各構成要素の接続には、インターコネクトＣが用いられている。ＤＲＡＭ１１は、メモリスケジューラ１３及びＤＲＡＭコントローラ１２を介してインターコネクトＣに接続されている。これにより、ＣＰＵ１０、ＤＲＡＭ１１、及びＩ／Ｏコントローラ１４は、インターコネクトＣによって並列アクセス可能に接続されている。   An interconnect C is used to connect each component. The DRAM 11 is connected to the interconnect C via the memory scheduler 13 and the DRAM controller 12. As a result, the CPU 10, the DRAM 11, and the I / O controller 14 are connected by the interconnect C so that they can be accessed in parallel.

また、システムＬＳＩ１は、動作解析を行うための構成として、第１のモニタ２０、第２のモニタ２１、複数のダミーリードモジュール２２（２２Ａ，２２Ｂ…２２Ｚ）、及びデバッグユニット２３を備えている。第１のモニタ２０は、ＣＰＵ１０とインターコネクトＣとの間に接続され、第２のモニタ２１は、メモリスケジューラ１３とＤＲＡＭコントローラ１２との間に接続されている。   Further, the system LSI 1 includes a first monitor 20, a second monitor 21, a plurality of dummy read modules 22 (22A, 22B,... 22Z), and a debug unit 23 as a configuration for performing an operation analysis. The first monitor 20 is connected between the CPU 10 and the interconnect C, and the second monitor 21 is connected between the memory scheduler 13 and the DRAM controller 12.

ダミーリードモジュール２２は、各Ｉ／Ｏコントローラ１４とインターコネクトＣとの間にそれぞれ接続されている。デバッグユニット２３は、第１のモニタ２０及び第２のモニタ２１に接続されている。以下、各構成要素について説明する。   The dummy read module 22 is connected between each I / O controller 14 and the interconnect C. The debug unit 23 is connected to the first monitor 20 and the second monitor 21. Hereinafter, each component will be described.

ＣＰＵ１０は、ＤＲＡＭ１１に格納されているプログラムの処理を実行する部分である。ＣＰＵ１０は、リードしたプログラムの命令をデコードし、当該ＣＰＵ１０内における所定のアドレスのメモリ空間にアクセスすることにより、デコード結果に基づいた処理を実行する。   The CPU 10 is a part that executes processing of a program stored in the DRAM 11. The CPU 10 decodes the instruction of the read program and accesses a memory space at a predetermined address in the CPU 10 to execute processing based on the decoding result.

ＣＰＵ１０は、動作解析を行うにあたって、まず、デバッグユニット２３を起動し、リードアクセスの出力先となるダミーリードモジュール２２のアドレスをデバッグユニット２３に設定する。また、ＣＰＵ１０は、後述するリードアクセスの通過時刻に対するダミーリードアクセスの遅延時間の閾値をデバッグユニット２３に設定する。デバッグユニット２３の設定の後、ＣＰＵ１０は、アドレスを設定したダミーリードモジュール２２に接続されているＩ／Ｏコントローラ１４に対してＤＭＡ（direct memory access）の実行を指示する。   In performing the operation analysis, the CPU 10 first activates the debug unit 23 and sets the address of the dummy read module 22 that is the output destination of the read access in the debug unit 23. Further, the CPU 10 sets a threshold value of a delay time for dummy read access with respect to a read access passage time described later in the debug unit 23. After setting the debug unit 23, the CPU 10 instructs the I / O controller 14 connected to the dummy read module 22 to which the address is set to execute DMA (direct memory access).

ＣＰＵ１０は、ＤＭＡの実行に応じてＩ／Ｏコントローラ１４から出力されるＤＭＡ完了通知を受け取ると、次に、Ｉ／Ｏコントローラ１４にステータスレジスタのリードアクセスを行う。その後、ＣＰＵ１０は、ＤＲＡＭ１１から出力されたリードデータをダミーリードモジュール２２から受け取る。   When the CPU 10 receives the DMA completion notification output from the I / O controller 14 in response to the execution of DMA, the CPU 10 next performs read access to the status register to the I / O controller 14. Thereafter, the CPU 10 receives the read data output from the DRAM 11 from the dummy read module 22.

ＤＲＡＭ１１は、システムＬＳＩ１におけるメインメモリであり、各種のプログラム及びプログラムに使用されるデータ等を格納する部分である。また、ＤＲＡＭコントローラ１２は、コントロールレジスタ（図示しない）に設定された制御情報に基づいて、ＤＲＡＭ１１とＣＰＵ１０との間で入出力される各種データの制御を行う部分である。ＤＲＡＭコントローラ１２は、ダミーリードモジュール２２から出力されるダミーリードアクセスを受け取ると、ＤＲＡＭ１１から読み出したリードデータをダミーリードモジュール２２に出力する。   The DRAM 11 is a main memory in the system LSI 1 and stores various programs and data used for the programs. The DRAM controller 12 is a part that controls various data input and output between the DRAM 11 and the CPU 10 based on control information set in a control register (not shown). Upon receiving the dummy read access output from the dummy read module 22, the DRAM controller 12 outputs the read data read from the DRAM 11 to the dummy read module 22.

メモリスケジューラ１３は、インターコネクトＣを経由してＤＲＡＭ１１に入力されるアクセスを管理する部分である。メモリスケジューラ１３は、ＣＰＵ１０、各Ｉ／Ｏコントローラ１４等からのアクセスの優先度やアクセス先の競合状況を判断して、ＤＲＡＭ１１に出力するアクセスの順序を決定する。   The memory scheduler 13 is a part that manages access input to the DRAM 11 via the interconnect C. The memory scheduler 13 determines the order of access to be output to the DRAM 11 by judging the priority of access from the CPU 10, each I / O controller 14, etc. and the contention status of the access destination.

Ｉ／Ｏコントローラ１４は、ＤＲＡＭ１１への入出力処理を実行する部分である。各Ｉ／Ｏコントローラ１４には、例えばＰＣＩ（Peripheral Component Interconnect）バス対応のビデオカードやＥｔｈｅｒｎｅｔ（登録商標）カード等がそれぞれ接続される。Ｉ／Ｏコントローラ１４は、ＣＰＵ１０の制御によってＤＭＡを実行すると、ＣＰＵ１０にＤＭＡ完了通知を出力する。   The I / O controller 14 is a part that executes input / output processing to the DRAM 11. For example, a video card or Ethernet (registered trademark) card compatible with a PCI (Peripheral Component Interconnect) bus is connected to each I / O controller 14. When the DMA is executed under the control of the CPU 10, the I / O controller 14 outputs a DMA completion notification to the CPU 10.

第１のモニタ２０及び第２のモニタ２１は、デバッグユニット２３による制御に基づいて、インターコネクトＣ経由で入出力されるアクセスを検出する部分である。より具体的には、第１のモニタ２０は、ＣＰＵ１０からＩ／Ｏコントローラ１４に出力されたステータスレジスタのリードアクセスの通過時刻を検出し、その検出結果をデバッグユニット２３に出力する。このリードアクセスの通過時刻は、ＣＰＵ１０からリードアクセスが出力された時刻とほぼ一致する。   The first monitor 20 and the second monitor 21 are portions that detect accesses input / output via the interconnect C based on control by the debug unit 23. More specifically, the first monitor 20 detects the read access passage time of the status register output from the CPU 10 to the I / O controller 14 and outputs the detection result to the debug unit 23. The read access passage time substantially coincides with the time when the CPU 10 outputs the read access.

また、第２のモニタ２１は、ダミーリードモジュール２２からＤＲＡＭ１１に出力されたダミーリードアクセスの通過時刻を検出し、その検出結果をデバッグユニット２３に出力する。ダミーリードアクセスの通過時刻は、ダミーリードアクセスがインターコネクトＣを経由してＤＲＡＭコントローラ１２に入力された時刻とほぼ一致する。   Further, the second monitor 21 detects the passage time of the dummy read access output from the dummy read module 22 to the DRAM 11 and outputs the detection result to the debug unit 23. The dummy read access passage time substantially coincides with the time when the dummy read access is input to the DRAM controller 12 via the interconnect C.

ダミーリードモジュール２２は、ＤＲＡＭ１１へのダミーリードを実行する部分である。このダミーリードモジュール２２は、本来的には、マスタからスレーブへのアクセス順序を保証する手段として機能する。このアクセス順序保証が必要となるのは、システムＬＳＩ１では、インターコネクトＣによってＣＰＵ１０、ＤＲＡＭ１１、及びＩ／Ｏコントローラ１４を並列アクセス可能に接続していることに起因するものである。   The dummy read module 22 is a part that executes dummy read to the DRAM 11. The dummy read module 22 originally functions as a means for guaranteeing the access order from the master to the slave. This access order guarantee is required because in the system LSI 1, the CPU 10, DRAM 11, and I / O controller 14 are connected by the interconnect C so that they can be accessed in parallel.

システムＬＳＩ１では、例えば各Ｉ／Ｏコントローラ１４からＤＲＡＭ１１へのアクセスがほぼ同時に発生した場合、各Ｉ／Ｏコントローラ１４間の動作順序は考慮されないため、各Ｉ／Ｏコントローラ１４がインターコネクトＣにアクセスした順番と、各Ｉ／Ｏコントローラ１４が実際にＤＲＡＭ１１にアクセスする順番とが入れ替わってしまうことがある。   In the system LSI 1, for example, when access from each I / O controller 14 to the DRAM 11 occurs almost simultaneously, the operation order between the I / O controllers 14 is not considered, so each I / O controller 14 accessed the interconnect C. The order and the order in which each I / O controller 14 actually accesses the DRAM 11 may be switched.

しかしながら、ＣＰＵ１０とＩ／Ｏコントローラ１４との間でデータの入出力がなされる場合には、Ｉ／Ｏコントローラ１４がＤＲＡＭ１１にライトを実行する順番と、ＣＰＵ１０がＤＲＡＭ１１にライトされたデータのリードを実行する順番とが守られている必要がある。   However, when data is input / output between the CPU 10 and the I / O controller 14, the order in which the I / O controller 14 writes data to the DRAM 11 and the data read from the CPU 10 written to the DRAM 11 are read. The order of execution must be preserved.

そこで、システムＬＳＩ１では、Ｉ／Ｏコントローラ１４がＤＲＡＭ１１にライトを実行した後、ＣＰＵ１０がＩ／Ｏコントローラ１４に対応するダミーリードモジュール２２を経由してＤＲＡＭ１１のリードを実行することにより、Ｉ／Ｏコントローラ１４によるライトの完了を保証している。その後、ＣＰＵ１０は、Ｉ／Ｏコントローラ１４によってＤＲＡＭ１１にライトされたデータのリードを実行する。   Therefore, in the system LSI 1, after the I / O controller 14 writes to the DRAM 11, the CPU 10 executes the read of the DRAM 11 via the dummy read module 22 corresponding to the I / O controller 14. The completion of writing by the controller 14 is guaranteed. Thereafter, the CPU 10 reads the data written to the DRAM 11 by the I / O controller 14.

ダミーリードモジュール２２は、本実施形態における動作解析を行うための構成要素としても機能する。ダミーリードモジュール２２は、ＣＰＵ１０からＩ／Ｏコントローラ１４に出力されるステータスレジスタのリードアクセスを受け取ると、ＤＲＡＭコントローラ１２に向けてダミーリードアクセスを出力する。そして、ダミーリードモジュール２２は、ダミーリードアクセスの出力に応じてＤＲＡＭ１１から受け取ったリードデータをＣＰＵ１０に向けて出力する。   The dummy lead module 22 also functions as a component for performing operation analysis in the present embodiment. When the dummy read module 22 receives the read access of the status register output from the CPU 10 to the I / O controller 14, the dummy read module 22 outputs the dummy read access to the DRAM controller 12. Then, the dummy read module 22 outputs the read data received from the DRAM 11 to the CPU 10 according to the output of the dummy read access.

デバッグユニット２３は、動作解析を制御する部分である。デバッグユニット２３は、ＣＰＵ１０の制御によって起動し、ＣＰＵ１０によって設定されたダミーリードモジュール２２のアドレスを格納する。また、デバッグユニット２３は、ＣＰＵ１０によって設定されたリードアクセスの通過時刻に対するダミーリードアクセスの遅延時間の閾値を格納する。   The debug unit 23 is a part that controls operation analysis. The debug unit 23 is activated under the control of the CPU 10 and stores the address of the dummy read module 22 set by the CPU 10. Further, the debug unit 23 stores a threshold value of the delay time of the dummy read access with respect to the read access passage time set by the CPU 10.

その後、デバッグユニット２３は、第１のモニタ２０から出力されるリードアクセスの通過時刻の検出結果、及び第２のモニタ２１から出力されるダミーリードアクセスの通過時刻の検出結果をそれぞれ受け取る。そして、デバッグユニット２３は、リードアクセスの通過時刻に対するダミーリードアクセスの通過時刻の遅延時間が、ＣＰＵ１０によって設定された閾値以下であるか否かを判断する。   Thereafter, the debug unit 23 receives the detection result of the read access passage time output from the first monitor 20 and the detection result of the dummy read access passage time output from the second monitor 21. Then, the debug unit 23 determines whether or not the delay time of the dummy read access passage time with respect to the read access passage time is equal to or less than the threshold set by the CPU 10.

デバッグユニット２３は、リードアクセスの通過時刻に対するダミーリードアクセスの通過時刻の遅延時間が閾値以下である場合には、そのまま処理を終了する。また、デバッグユニット２３は、リードアクセスの通過時刻に対するダミーリードアクセスの通過時刻の遅延時間が閾値を超えている場合には、Ｉ／Ｏコントローラ１４からＤＲＡＭ１１へのアクセス時間が異常であるとして、ＣＰＵ１０に対して異常通知を出力する。なお、この遅延時間には、実際にはＣＰＵ１０からダミーリードモジュール２２へのアクセス時間遅延も含まれるが、その差分は予め閾値に設定しておけばよい。   When the delay time of the dummy read access passage time with respect to the read access passage time is equal to or less than the threshold value, the debug unit 23 ends the process. The debug unit 23 determines that the access time from the I / O controller 14 to the DRAM 11 is abnormal when the delay time of the dummy read access passage time with respect to the read access passage time exceeds a threshold value. An abnormality notification is output for. The delay time actually includes a delay in access time from the CPU 10 to the dummy read module 22, but the difference may be set in advance as a threshold value.

続いて、図２及び図３に示すフローチャートを参照しながら、上述した構成を有するシステムＬＳＩ１における動作解析方法について説明する。   Next, an operation analysis method in the system LSI 1 having the above-described configuration will be described with reference to the flowcharts shown in FIGS.

システムＬＳＩ１の動作解析を行う場合、まず、図２に示すように、ＣＰＵ１０によってダミーリードモジュール２２及びデバッグユニット２３が起動される（ステップＳ０１）。そして、動作解析の初期設定として、デバッグユニット２３内で、リードアクセスの出力先となるダミーリードモジュール２２（ここでは、例えば図１における「ｄｍｙＲｄ１」）のアドレスの設定と、リードアクセスの通過時刻に対するダミーリードアクセスの遅延時間の閾値の設定とが行われる。   When performing an operation analysis of the system LSI 1, first, as shown in FIG. 2, the CPU 10 activates the dummy read module 22 and the debug unit 23 (step S01). Then, as an initial setting of the operation analysis, the setting of the address of the dummy read module 22 (here, “dmyRd1” in FIG. 1, for example) as a read access output destination in the debug unit 23 and the read access passage time are set. A dummy read access delay time threshold value is set.

初期設定が終了すると、次に、ＣＰＵ１０からアドレスを設定したダミーリードモジュール２２に接続されているＩ／Ｏコントローラ１４に対してＤＭＡ転送が起動され、ＤＭＡの実行が指示される（ステップＳ０２）。そして、Ｉ／Ｏコントローラ１４によってＤＭＡが実行されると（ステップＳ０３）、Ｉ／Ｏコントローラ１４からＣＰＵ１０にＤＭＡ完了通知が出力される（ステップＳ０４）。   When the initial setting is completed, next, the CPU 10 starts DMA transfer to the I / O controller 14 connected to the dummy read module 22 to which the address is set, and instructs the execution of the DMA (step S02). When DMA is executed by the I / O controller 14 (step S03), a DMA completion notification is output from the I / O controller 14 to the CPU 10 (step S04).

ＤＭＡ完了通知を受け取ると、ＤＭＡを実行したＩ／Ｏコントローラ１４に対し、ＣＰＵ１０からステータスレジスタのリードアクセスが行われる（ステップＳ０５）。このとき、ＣＰＵ１０からリードアクセスが出力された時刻は、第１のモニタ２０におけるリードアクセスの通過時刻として第１のモニタ２０で検出され、検出結果がデバッグユニット２３に出力される（ステップＳ０６）。   When the DMA completion notice is received, the status register read access is performed from the CPU 10 to the I / O controller 14 that has executed the DMA (step S05). At this time, the time at which the read access is output from the CPU 10 is detected by the first monitor 20 as the read access passage time in the first monitor 20, and the detection result is output to the debug unit 23 (step S06).

また、ＣＰＵ１０から出力されたリードアクセスは、ダミーリードモジュール２２によって検出される（ステップＳ０７）。リードアクセスがダミーリードモジュール２２によって検出されると、図３に示すように、ダミーリードモジュール２２からＤＲＡＭ１１に向けてダミーリードアクセスが行われる（ステップＳ０８）。   Further, the read access output from the CPU 10 is detected by the dummy read module 22 (step S07). When the read access is detected by the dummy read module 22, dummy read access is performed from the dummy read module 22 to the DRAM 11 as shown in FIG. 3 (step S08).

このとき、ダミーリードモジュール２２からインターコネクトＣ経由でＤＲＡＭコントローラ１２にダミーリードアクセスが入力された時刻は、第２のモニタ２１におけるダミーリードアクセスの通過時刻として第２のモニタ２１で検出され、検出結果がデバッグユニット２３に出力される（ステップＳ０９）。   At this time, the time when the dummy read access is input from the dummy read module 22 to the DRAM controller 12 via the interconnect C is detected by the second monitor 21 as the passage time of the dummy read access in the second monitor 21, and the detection result Is output to the debug unit 23 (step S09).

ダミーリードアクセスを出力した後、ＤＲＡＭ１１からリードデータがダミーリードモジュール２２に出力される。このリードデータは、ダミーリードモジュール２２からＣＰＵ１０に出力される（ステップＳ１０）。また、デバッグユニット２３では、第１のモニタ２０から受け取ったリードアクセスの通過時刻と、第２のモニタ２１から受け取ったダミーリードアクセスの通過時刻との差分の演算がなされ、リードアクセスの通過時刻に対するダミーリードアクセスの通過時刻の遅延時間が閾値以下であるか否かの判断がなされる（ステップＳ１１）。   After outputting the dummy read access, the read data is output from the DRAM 11 to the dummy read module 22. This read data is output from the dummy read module 22 to the CPU 10 (step S10). Further, the debug unit 23 calculates a difference between the read access passage time received from the first monitor 20 and the dummy read access passage time received from the second monitor 21, and the read access passage time is calculated. It is determined whether or not the delay time of the dummy read access passage time is equal to or less than a threshold value (step S11).

ステップＳ１１において、リードアクセスの通過時刻に対するダミーリードアクセスの通過時刻の遅延時間が閾値以下であると判断された場合には、そのまま処理が終了する。一方、リードアクセスの通過時刻に対するダミーリードアクセスの通過時刻の遅延時間が閾値を超えていると判断された場合には、Ｉ／Ｏコントローラ１４からＤＲＡＭ１１へのアクセス時間が異常であるとして、デバッグユニット２３からＣＰＵ１０に異常通知がなされる。以降、同様の手順を他のＩ／Ｏコントローラ１４及びこれに接続されているダミーリードモジュール２２について実行すると、動作解析処理が完了する。   If it is determined in step S11 that the delay time of the dummy read access passage time with respect to the read access passage time is equal to or less than the threshold value, the processing ends. On the other hand, if it is determined that the delay time of the dummy read access passage time with respect to the read access passage time exceeds the threshold value, it is determined that the access time from the I / O controller 14 to the DRAM 11 is abnormal. An abnormality notification is made from 23 to the CPU 10. Thereafter, when the same procedure is executed for the other I / O controller 14 and the dummy read module 22 connected thereto, the operation analysis process is completed.

以上説明したように、この半導体集積回路の動作解析方法では、ＣＰＵ１０からＩ／Ｏコントローラ１４に出力されたリードアクセスの通過時刻を第１のモニタ２０で検出し、リードアクセスを検出したダミーリードモジュール２２からＤＲＡＭ１１に出力されたダミーリードアクセスの通過時刻を第２のモニタ２１で検出する。そして、リードアクセスの通過時刻に対するダミーリードアクセスの通過時刻の遅延時間と閾値とを比較して、Ｉ／Ｏコントローラ１４からＤＲＡＭ１１へのアクセス時間の異常の有無を判断する。   As described above, in this semiconductor integrated circuit operation analysis method, the first monitor 20 detects the read access passage time output from the CPU 10 to the I / O controller 14 and detects the read access. The second monitor 21 detects the passage time of the dummy read access output from 22 to the DRAM 11. Then, the delay time of the dummy read access passage time with respect to the read access passage time is compared with a threshold value to determine whether the access time from the I / O controller 14 to the DRAM 11 is abnormal.

このような手法によれば、動作解析にあたって、ＣＰＵ１０からＤＲＡＭ１１へのアクセス、及びＩ／Ｏコントローラ１４からＤＲＡＭ１１へのアクセスの順序を保証するために各Ｉ／Ｏコントローラ１４に接続されているダミーリードモジュール２２をそのまま利用することができる。したがって、各Ｉ／Ｏコントローラ１４ごとにモニタを設ける必要はなく、インターコネクトＣを備えたシステムＬＳＩ１において、回路構成を複雑化させることなくデバッグ処理を行うことが可能となる。このことは、デバッグに要するコストの低減化にも寄与する。   According to such a method, in the operation analysis, the dummy read connected to each I / O controller 14 in order to guarantee the order of access from the CPU 10 to the DRAM 11 and from the I / O controller 14 to the DRAM 11. The module 22 can be used as it is. Therefore, it is not necessary to provide a monitor for each I / O controller 14, and in the system LSI 1 provided with the interconnect C, debugging processing can be performed without complicating the circuit configuration. This also contributes to a reduction in cost required for debugging.

また、この半導体集積回路の動作解析方法では、リードアクセスの通過時刻に対するダミーリードアクセスの通過時刻の遅延時間が閾値を超えていると判断された場合には、Ｉ／Ｏコントローラ１４からＤＲＡＭ１１へのアクセス時間が異常であるとして、デバッグユニット２３からＣＰＵ１０に異常通知がなされる。これにより、システムＬＳＩ１の異常を迅速に把握することが可能となる。   Also, in this semiconductor integrated circuit operation analysis method, if it is determined that the delay time of the dummy read access passage time with respect to the read access passage time exceeds the threshold value, the I / O controller 14 sends data to the DRAM 11. Assuming that the access time is abnormal, the debug unit 23 notifies the CPU 10 of the abnormality. Thereby, it is possible to quickly grasp the abnormality of the system LSI 1.

本発明の一実施形態に係る半導体集積回路の動作解析方法を実現するためのシステムＬＳＩの構成を示す図である。It is a figure which shows the structure of the system LSI for implement | achieving the operation | movement analysis method of the semiconductor integrated circuit which concerns on one Embodiment of this invention. 図１に示したシステムＬＳＩにおける動作解析の手順を示すフローチャートである。2 is a flowchart showing a procedure of operation analysis in the system LSI shown in FIG. 1. 図２の後続の手順を示すフローチャートである。FIG. 3 is a flowchart showing a subsequent procedure of FIG. 2. FIG.

符号の説明Explanation of symbols

１…システムＬＳＩ（半導体集積回路）、１０…ＣＰＵ（プロセッサ）、１１…ＤＲＡＭ（メモリ）、１４…Ｉ／Ｏコントローラ（入出力インターフェイス）、２０…第１のモニタ、２１…第２のモニタ、２２…ダミーリードモジュール、Ｃ…インターコネクト。   DESCRIPTION OF SYMBOLS 1 ... System LSI (semiconductor integrated circuit), 10 ... CPU (processor), 11 ... DRAM (memory), 14 ... I / O controller (input / output interface), 20 ... 1st monitor, 21 ... 2nd monitor, 22 ... Dummy lead module, C ... Interconnect.

Claims (2)

プログラムを格納するメモリと、
前記プログラムの処理を実行するプロセッサと、
前記メモリへの入出力処理を実行する複数の入出力インターフェイスと、
前記メモリ、前記プロセッサ、及び前記入出力インターフェイスのそれぞれを並列アクセス可能に接続するインターコネクトとを含む半導体集積回路の動作解析方法であって、
前記プロセッサから前記入出力インターフェイスに向けて出力されたリードアクセスの通過時刻を、前記プロセッサと前記インターコネクトとの間に接続した第１のモニタで検出するステップと、
前記リードアクセスを、前記インターコネクトと前記入出力インターフェイスとの間に接続したダミーリードモジュールによって検出するステップと、
前記ダミーリードモジュールから前記メモリに向けて出力されたダミーリードアクセスの通過時刻を、前記インターコネクトと前記メモリとの間に接続した第２のモニタで検出するステップと、
前記リードアクセスの通過時刻に対する前記ダミーリードアクセスの通過時刻の遅延時間と所定の閾値とを比較して、半導体集積回路の異常の有無を判断するステップとを備えたことを特徴とする半導体集積回路の動作解析方法。 Memory for storing the program;
A processor that executes processing of the program;
A plurality of input / output interfaces for performing input / output processing to the memory;
An operation analysis method of a semiconductor integrated circuit including an interconnect that connects the memory, the processor, and the input / output interface so as to be parallel accessible,
Detecting the passage time of the read access output from the processor toward the input / output interface with a first monitor connected between the processor and the interconnect;
Detecting the read access by a dummy read module connected between the interconnect and the input / output interface;
Detecting a passage time of a dummy read access output from the dummy read module toward the memory with a second monitor connected between the interconnect and the memory;
Comparing the delay time of the dummy read access passage time with respect to the read access passage time and a predetermined threshold to determine whether or not there is an abnormality in the semiconductor integrated circuit. Analysis method of operation. 前記リードアクセスの通過時刻に対する前記ダミーリードアクセスの通過時刻の遅延時間が前記所定の閾値を超えている場合に、前記半導体集積回路に異常がある旨の通知を前記プロセッサに出力するステップを更に備えたことを特徴とする請求項１記載の半導体集積回路の動作解析方法。   When the delay time of the dummy read access passage time with respect to the read access passage time exceeds the predetermined threshold, the step of outputting a notification that the semiconductor integrated circuit is abnormal to the processor is further provided. The operation analysis method for a semiconductor integrated circuit according to claim 1, wherein:
JP2006341765A 2006-12-19 2006-12-19 Method for analyzing operation of semiconductor integrated circuit Pending JP2008152665A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006341765A JP2008152665A (en) 2006-12-19 2006-12-19 Method for analyzing operation of semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006341765A JP2008152665A (en) 2006-12-19 2006-12-19 Method for analyzing operation of semiconductor integrated circuit

Publications (1)

Publication Number Publication Date
JP2008152665A true JP2008152665A (en) 2008-07-03

Family

ID=39654754

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006341765A Pending JP2008152665A (en) 2006-12-19 2006-12-19 Method for analyzing operation of semiconductor integrated circuit

Country Status (1)

Country Link
JP (1) JP2008152665A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015219727A (en) * 2014-05-17 2015-12-07 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ Memory access tracing method
JP2023504520A (en) * 2019-12-03 2023-02-03 シーメンス インダストリー ソフトウェア インコーポレイテッド Detection of potential communication anomalies in integrated circuit chips

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015219727A (en) * 2014-05-17 2015-12-07 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ Memory access tracing method
US9928175B2 (en) 2014-05-17 2018-03-27 International Business Machines Corporation Identification of a computing device accessing a shared memory
US9940237B2 (en) 2014-05-17 2018-04-10 International Business Machines Corporation Identification of a computing device accessing a shared memory
US10169237B2 (en) 2014-05-17 2019-01-01 International Business Machines Corporation Identification of a computing device accessing a shared memory
US10241917B2 (en) 2014-05-17 2019-03-26 International Business Machines Corporation Identification of a computing device accessing a shared memory
US11163681B2 (en) 2014-05-17 2021-11-02 International Business Machines Corporation Identification of a computing device accessing a shared memory
JP2023504520A (en) * 2019-12-03 2023-02-03 シーメンス インダストリー ソフトウェア インコーポレイテッド Detection of potential communication anomalies in integrated circuit chips
JP7389255B2 (en) 2019-12-03 2023-11-29 シーメンス インダストリー ソフトウェア インコーポレイテッド Detection of potential communication anomalies in integrated circuit chips
US11983087B2 (en) 2019-12-03 2024-05-14 Siemens Industry Software Inc. Detecting anomalous latent communications in an integrated circuit chip

Similar Documents

Publication Publication Date Title
EP3147793B1 (en) Interrupt processing method and interrupt controller
US7992042B2 (en) Debug support device, and program for directing computer to perform debugging method
US8176365B2 (en) Computer apparatus and processor diagnostic method
US8683267B2 (en) Virtual debugging sessions
US20100204976A1 (en) Device emulation support apparatus, device emulation support method, device emulation support circuit and information processor
JP2008152665A (en) Method for analyzing operation of semiconductor integrated circuit
JP2009193305A (en) Multi-core lsi
JP6813513B2 (en) Methods and devices for protecting the program counter structure of the processor system and methods and devices for monitoring the processing of interruption requests.
JP2007011639A (en) Input/output control apparatus, information control apparatus, input/output control method, and information control method
JP2009003711A (en) Stop detection apparatus of microcomputer
CN101311909A (en) System peculiarity diagnose method
JP4892406B2 (en) Transaction management method for information processing apparatus and information processing apparatus
JP2019160148A (en) Data collection device, memory controller, arithmetic unit, information processing device, data collection system, and data collection method
US10733125B2 (en) Microcomputer
JP2009276985A (en) Semiconductor integrated circuit device
CN108415788B (en) Data processing apparatus and method for responding to non-responsive processing circuitry
US7716533B2 (en) System and method for trapping bus cycles
JP2014232478A (en) Operation monitoring device and operation monitoring method
JP2010003268A (en) Slave device
JP4215382B2 (en) Semiconductor integrated circuit
JP2005267349A (en) Processing module and control method thereof
JP2008293061A (en) Semiconductor device, and debugging method of semiconductor device
JP2008242592A (en) Memory monitoring circuit, information processing apparatus and memory monitoring method
JP2004342001A (en) Semiconductor integrated circuit device
JP2006119982A (en) Computer system

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080806

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20080718