JP2008152289A - Active matrix liquid crystal display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the consumption of a regularly flowing current. <P>SOLUTION: The data signal voltage on a signal line 102 via an (n) type MOS transistor 103 turned on by a gate scanning voltage is held on a voltage holding capacitor 106 and is supplied to an analog amplifier circuit 104-1. The analog amplifier circuit 104-1 is constituted of the MOS transistor of a double gate structure and its operation point is set in an operation point where there is substantially no dependency of Ids on Vds. The Ids remains nearly constant even if the variation arises in the Vds in response of a liquid crystal 109. Accordingly, the pixel voltage nearly proportional to the data signal voltage is applied to the liquid crystal 109. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、プロジェクタ、ノートＰＣ、モニタ、ビューワ、ＰＤＡ、携帯電話、ゲーム機、家電等に用いられるアクティブマトリクス型液晶表示装置に関する。   The present invention relates to an active matrix liquid crystal display device used in projectors, notebook PCs, monitors, viewers, PDAs, mobile phones, game machines, home appliances, and the like.

マルチメディア時代の進展と共に、液晶表示装置は、プロジェクタ装置や携帯電話等に用いられている小型のものから、ノートＰＣ、モニタ、テレビ等に用いられている大型のものまで、急速に普及が進んできている。また、ビューワやＰＤＡ等の電子機器、更には携帯ゲーム機やパチンコ等の遊戯道具でも中型の液晶表示装置が必須となっている。   Along with the progress of the multimedia era, liquid crystal display devices are rapidly spreading from small ones used in projector devices and mobile phones to large ones used in notebook PCs, monitors, televisions and the like. is made of. In addition, medium-sized liquid crystal display devices are indispensable for electronic devices such as viewers and PDAs, and also for game tools such as portable game machines and pachinko machines.

一方で、冷蔵庫や電子レンジ等の家電に至るまで、あらゆる所で液晶表示装置が使用されている。特に、薄膜トランジスタで駆動するアクティブマトリクス型液晶表示装置は、単純マトリクス型液晶表示装置に比べて、高解像度、高画質が得られることから、液晶表示装置の主流となっている。   On the other hand, liquid crystal display devices are used everywhere from home appliances such as refrigerators and microwave ovens. In particular, an active matrix liquid crystal display device driven by a thin film transistor has become a mainstream of a liquid crystal display device because it has higher resolution and higher image quality than a simple matrix liquid crystal display device.

図７２は、従来のアクティブマトリクス型液晶表示装置の１画素分の画素回路の例を示したものである。同図に示すように、アクティブマトリクス型液晶表示装置の画素は、ゲート電極が走査線９０１に接続され、ソース電極及びドレイン電極のいずれか一方が信号線９０２に接続され、ソース電極及びドレイン電極のいずれか他方が画素電極９０３に接続されたＭＯＳ型トランジスタ（Ｑｎ）（以下トランジスタ（Ｑｎ）と記す）９０４と、その画素電極９０３と蓄積容量電極９０５との間に形成された蓄積容量９０６と、画素電極９０３と対向電極Ｖｃｏｍ９０７との間に挟まれた液晶９０８とから構成されている。   FIG. 72 shows an example of a pixel circuit for one pixel of a conventional active matrix liquid crystal display device. As shown in the figure, in the pixel of the active matrix liquid crystal display device, the gate electrode is connected to the scanning line 901, one of the source electrode and the drain electrode is connected to the signal line 902, and the source electrode and the drain electrode are connected. A MOS transistor (Qn) (hereinafter referred to as a transistor (Qn)) 904, one of which is connected to the pixel electrode 903, a storage capacitor 906 formed between the pixel electrode 903 and the storage capacitor electrode 905, The liquid crystal 908 is sandwiched between the pixel electrode 903 and the counter electrode Vcom 907.

現在、液晶表示装置の大きな応用市場を形成しているノートＰＣでは、通常、トランジスタ（Ｑｎ）９０４として、アモルファスシリコン薄膜トランジスタ（以下ａ−ＳｉＴＦＴと記す。）又はポリシリコン薄膜トランジスタ（以下ｐ-ＳｉＴＦＴと記す。）が用いられ、また、液晶材料としては、ツイスティドネマティック液晶（以下ＴＮ液晶と記す。）が用いられている。   In notebook PCs that currently form a large application market for liquid crystal display devices, an amorphous silicon thin film transistor (hereinafter referred to as a-Si TFT) or a polysilicon thin film transistor (hereinafter referred to as p-Si TFT) is usually used as the transistor (Qn) 904. In addition, twisted nematic liquid crystal (hereinafter referred to as TN liquid crystal) is used as the liquid crystal material.

図７３は、ＴＮ液晶の等価回路を示したものである。図に示すように、ＴＮ液晶の等価回路は、液晶の容量成分Ｃ３（その静電容量Ｃｐｉｘ）と、抵抗Ｒ１の値Ｒｒ及び容量Ｃ１（その静電容量Ｃｒ）とを並列に接続した回路で表すことができる。ここで、抵抗値Ｒｒ及び静電容量Ｃｒは液晶の応答時定数を決定する成分である。   FIG. 73 shows an equivalent circuit of a TN liquid crystal. As shown in the figure, the equivalent circuit of the TN liquid crystal is a circuit in which a liquid crystal capacitance component C3 (its electrostatic capacitance Cpix), a resistance R1 value Rr and a capacitance C1 (its electrostatic capacitance Cr) are connected in parallel. Can be represented. Here, the resistance value Rr and the capacitance Cr are components that determine the response time constant of the liquid crystal.

このようなＴＮ液晶を、図７２に示した画素回路により駆動した場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、画素電極９０３の電圧（以下画素電圧と記す。）Ｖｐｉｘのタイミングチャートを図７４に示す。   A timing chart of the gate scanning voltage Vg, the data signal voltage Vd, and the voltage of the pixel electrode 903 (hereinafter referred to as pixel voltage) Vpix when such a TN liquid crystal is driven by the pixel circuit shown in FIG. Shown in

図７４に示すように、ゲート走査電圧Ｖｇが水平走査の期間、ハイレベルＶｇＨとなることによって、ｎ型ＭＯＳトランジスタ（Ｑｎ）９０４はオン状態となり、信号線９０２に入力されているデータ信号電圧Ｖｄがトランジスタ（Ｑｎ）９０４を経由して画素電極９０３に転送される。ＴＮ液晶は、通常、電圧無印加時に光が透過するモード、いわゆるノーマリー・ホワイトモードで動作する。   As shown in FIG. 74, when the gate scanning voltage Vg becomes the high level VgH during the horizontal scanning period, the n-type MOS transistor (Qn) 904 is turned on and the data signal voltage Vd input to the signal line 902 is obtained. Is transferred to the pixel electrode 903 via the transistor (Qn) 904. A TN liquid crystal normally operates in a so-called normally white mode in which light is transmitted when no voltage is applied.

ここでは、データ信号電圧Ｖｄとして、ＴＮ液晶を通した光透過率が高くなる電圧を数フィールドに渡って印加している。水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、トランジスタ（Ｑｎ）９０４はオフ状態となり、画素電極９０３に転送されたデータ信号電圧は蓄積容量９０６、及び液晶の容量Ｃｐｉｘにより保持される。   Here, as the data signal voltage Vd, a voltage that increases the light transmittance through the TN liquid crystal is applied over several fields. When the horizontal scanning period ends and the gate scanning voltage Vg becomes low level, the transistor (Qn) 904 is turned off, and the data signal voltage transferred to the pixel electrode 903 is held by the storage capacitor 906 and the liquid crystal capacitor Cpix. The

この際、画素電圧Ｖｐｉｘは、トランジスタ（Ｑｎ）９０４がオフ状態になる時刻において、トランジスタ（Ｑｎ）９０４のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。   At this time, the pixel voltage Vpix causes a voltage shift called a feedthrough voltage via the gate-source capacitance of the transistor (Qn) 904 at the time when the transistor (Qn) 904 is turned off.

この電圧シフトは、図７４には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、この電圧シフトＶｆ１〜Ｖｆ３の量は、蓄積容量９０６の値を大きく設計することにより小さくすることができる。   This voltage shift is indicated by Vf1, Vf2, and Vf3 in FIG. 74. The amount of the voltage shifts Vf1 to Vf3 can be reduced by designing the value of the storage capacitor 906 to be large.

画素電圧Ｖｐｉｘは、次のフィールド期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、トランジスタ（Ｑｎ）９０４が選択されるまで保持される。保持された画素電圧Ｖｐｉｘに応じて、ＴＮ液晶がスイッチングし、光透過率Ｔ１で示したように、液晶の透過光は暗い状態から明るい状態へ遷移する。この際、図７４に示すように、保持期間において、画素電圧Ｖｐｉｘは、各フィールドで、それぞれ△Ｖ１、△Ｖ２、△Ｖ３だけ変動する。   The pixel voltage Vpix is held in the next field period until the gate scanning voltage Vg becomes high level again and the transistor (Qn) 904 is selected. The TN liquid crystal is switched according to the held pixel voltage Vpix, and the transmitted light of the liquid crystal transitions from a dark state to a bright state as indicated by the light transmittance T1. At this time, as shown in FIG. 74, the pixel voltage Vpix fluctuates by ΔV1, ΔV2, and ΔV3 in each field during the holding period.

これは、液晶の応答に従って、液晶の容量が変化することに起因している。通常、この変動をできるだけ小さくなるように、蓄積容量９０６を画素容量Ｃｐｉｘに対し、２〜３倍以上の大きな値で設計される。以上説明したようにして、図７２に示した画素回路によってＴＮ液晶を駆動することができる。   This is because the capacitance of the liquid crystal changes according to the response of the liquid crystal. Normally, the storage capacitor 906 is designed with a large value of 2 to 3 times or more the pixel capacitance Cpix so as to minimize this variation. As described above, the TN liquid crystal can be driven by the pixel circuit shown in FIG.

しかしながら、図７４に示した光透過率の変化に示すように、ＴＮ液晶の応答時間は通常３０〜１００ｍｓｅｃと大きく、高速に移動する物体を表示した場合には残像が生じ、鮮明な表示ができないという問題がある。また、ＴＮ液晶は、視野角が狭いという問題も有している。   However, as shown in the change in the light transmittance shown in FIG. 74, the response time of the TN liquid crystal is usually as large as 30 to 100 msec. When an object moving at high speed is displayed, an afterimage is generated and a clear display cannot be performed. There is a problem. TN liquid crystal also has a problem that the viewing angle is narrow.

このため、最近では、高速、広視野角を提供できる、分極を有する液晶材料及びそれら液晶材料を用いた液晶表示装置の研究開発が活発に行われている。分極を有する高速液晶の等価回路は、図７５に示すように、抵抗Ｒ２（その抵抗値Ｒｓｐ）と容量Ｃ２（その静電容量Ｃｓｐ）を直列に接続した回路と、分極の回転によって変化しない高周波画素容量Ｃ３（その静電容量Ｃｐｉｘ）とを並列に接続した回路で表すことができる。   For this reason, research and development of liquid crystal materials having polarization and liquid crystal display devices using these liquid crystal materials that can provide a high speed and a wide viewing angle have been actively conducted recently. As shown in FIG. 75, an equivalent circuit of a high-speed liquid crystal having polarization includes a circuit in which a resistor R2 (its resistance value Rsp) and a capacitor C2 (its capacitance Csp) are connected in series, and a high frequency that does not change due to polarization rotation. The pixel capacitance C3 (its electrostatic capacitance Cpix) can be represented by a circuit connected in parallel.

等価回路の構成としては、先に図７３で示したＴＮ液晶の等価回路と同様であるが、液晶の応答時間を決める抵抗Ｒ２と容量Ｃ２が、ＴＮ液晶とは異なり、分極の応答に関与した成分であることを区別するため、別の図として示した。   The configuration of the equivalent circuit is the same as that of the TN liquid crystal equivalent circuit shown in FIG. 73, but the resistor R2 and the capacitor C2 that determine the response time of the liquid crystal are involved in the polarization response unlike the TN liquid crystal. In order to distinguish that it is a component, it was shown as another figure.

このような分極を有する液晶材料としては、強誘電性液晶、反強誘電性液晶、無閾反強誘電性液晶、歪螺旋強誘電性液晶、ねじれ強誘電性液晶、単安定強誘電性液晶等があげられる。   Liquid crystal materials having such polarization include ferroelectric liquid crystal, antiferroelectric liquid crystal, thresholdless antiferroelectric liquid crystal, strained spiral ferroelectric liquid crystal, twisted ferroelectric liquid crystal, monostable ferroelectric liquid crystal, etc. Is given.

これら液晶材料の中で、特に、無閾反強誘電性液晶、歪螺旋強誘電性液晶、ねじれ強誘電性液晶、単安定強誘電性液晶等を用いた液晶表示装置は、高速、広視野角であるだけでなく、図７２に示したようなアクティブマトリクス型の液晶表示装置を用いることにより階調表示も可能であることが、例えば、非特許文献１に無閾反強誘電性液晶を例として記載されている。   Among these liquid crystal materials, in particular, liquid crystal display devices using thresholdless antiferroelectric liquid crystal, strained spiral ferroelectric liquid crystal, twisted ferroelectric liquid crystal, monostable ferroelectric liquid crystal, etc. are high-speed, wide viewing angle. In addition, for example, a non-threshold antiferroelectric liquid crystal is exemplified in Non-Patent Document 1 by using an active matrix type liquid crystal display device as shown in FIG. It is described as.

図７６は、無閾反強誘電性液晶を、図７２に示した従来の画素回路により駆動した場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、画素電圧Ｖｐｉｘのタイミングチャートを示したものである。   FIG. 76 shows a timing chart of the gate scanning voltage Vg, the data signal voltage Vd, and the pixel voltage Vpix when the thresholdless antiferroelectric liquid crystal is driven by the conventional pixel circuit shown in FIG. .

図７５に示すように、ゲート走査電圧Ｖｇが水平走査の期間、ハイレベルＶｇＨとなることによって、トランジスタ（Ｑｎ）９０４はオン状態となり、信号線９０２に入力されているデータ信号電圧Ｖｄがトランジスタ（Ｑｎ）９０４を経由して画素電極９０３に転送される。無閾反強誘電性液晶は、通常、電圧無印加時に光が透過しないモード、いわゆるノーマリー・ブラックで動作する。   As shown in FIG. 75, when the gate scanning voltage Vg becomes the high level VgH during the horizontal scanning period, the transistor (Qn) 904 is turned on, and the data signal voltage Vd input to the signal line 902 is changed to the transistor ( Qn) is transferred to the pixel electrode 903 via 904. The thresholdless antiferroelectric liquid crystal normally operates in a mode in which light is not transmitted when no voltage is applied, so-called normally black.

水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、トランジスタ（Ｑｎ）９０４はオフ状態となり、画素電極９０３に転送されたデータ信号電圧Ｖｄは蓄積容量９０６、及び液晶の高周波画素容量Ｃ３により保持される。   When the horizontal scanning period ends and the gate scanning voltage Vg becomes low level, the transistor (Qn) 904 is turned off, and the data signal voltage Vd transferred to the pixel electrode 903 is stored in the storage capacitor 906 and the high-frequency pixel capacitor C3 of the liquid crystal. Held by.

この際、画素電圧Ｖｐｉｘは、トランジスタ（Ｑｎ）９０４がオフ状態になる時刻において、前述のＴＮ液晶を駆動した場合と同様、トランジスタ（Ｑｎ）９０４のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。   At this time, the pixel voltage Vpix is fed through the gate-source capacitance of the transistor (Qn) 904 at the time when the transistor (Qn) 904 is turned off, as in the case where the TN liquid crystal is driven. Causes a voltage shift called.

さらに、水平走査期間が終了した後、画素電圧Ｖｐｉｘは、高周波容量Ｃ３に保持された電荷と、分極による容量Ｃｓｐに保持されている電荷の再配分により、図７６に示すように、各フィールドで、それぞれ△Ｖ１、△Ｖ２、△Ｖ３だけ変動する。   Further, after the horizontal scanning period ends, the pixel voltage Vpix is changed in each field as shown in FIG. 76 by redistribution of the charge held in the high frequency capacitor C3 and the charge held in the capacitor Csp due to polarization. , Fluctuate by ΔV1, ΔV2, and ΔV3, respectively.

非特許文献１に記載された駆動方法では、この電圧変動後の画素電圧Ｖｐｉｘにより階調制御する駆動方法が記載されている。この時、図７５において、Ｔ１で示したように光透過率が変化し、図７２に示した画素回路によって無閾反強誘電性液晶を駆動することができる。   In the driving method described in Non-Patent Document 1, a driving method is described in which gradation control is performed using the pixel voltage Vpix after this voltage change. At this time, in FIG. 75, the light transmittance changes as indicated by T1, and the thresholdless antiferroelectric liquid crystal can be driven by the pixel circuit shown in FIG.

また、分極を持たない高速液晶の例として、ＯＣＢモードの液晶を用いた液晶表示装置が、非特許文献２のＬ−６６頁に記載されている。ＯＣＢモード液晶は、ＴＮ液晶のベンド配向を利用したものであり、従来のＴＮ液晶に比べて一桁以上高速にスイッチングすることができる。   As an example of high-speed liquid crystal having no polarization, a liquid crystal display device using OCB mode liquid crystal is described on page L-66 of Non-Patent Document 2. The OCB mode liquid crystal utilizes the bend alignment of the TN liquid crystal and can be switched at an order of magnitude or more faster than the conventional TN liquid crystal.

また、二軸性の位相差補償フィルムを併用することにより、広視野角な表示を得ることができる。また、近年、高速液晶、たとえば強誘電性液晶、又はＯＣＢモード液晶等を用いて、時分割駆動方式のカラー液晶表示装置の研究開発が活発化してきている。   Further, by using a biaxial retardation compensation film in combination, a wide viewing angle display can be obtained. In recent years, research and development of time-division drive type color liquid crystal display devices using high-speed liquid crystal, for example, ferroelectric liquid crystal, OCB mode liquid crystal, or the like has been activated.

たとえば、特許文献１には、強誘電性液晶を用いた時分割駆動方式の液晶表示装置が開示されている。また、非特許文献２の３７頁には、ＯＣＢモード液晶を用いた時分割駆動方式カラー液晶表示装置が報告されている。   For example, Patent Document 1 discloses a time-division drive type liquid crystal display device using a ferroelectric liquid crystal. On page 37 of Non-Patent Document 2, a time-division drive type color liquid crystal display device using OCB mode liquid crystal is reported.

時分割駆動方式の液晶表示装置では、液晶に入射する光を１フィールドの期間に赤色、緑色、青色と順次切り換えることにより、カラー表示を実現する。このため、少なくとも１フィールド期間の１／３以下で応答する高速液晶が必要となる。時分割駆動方式の液晶表示装置をノートＰＣ、モニタ等の直視型液晶表示装置に適用した場合、カラーフィルタが不要となり、液晶表示装置の低価格化を図ることができる。   In the time-division drive type liquid crystal display device, color display is realized by sequentially switching light incident on the liquid crystal to red, green, and blue in one field period. For this reason, a high-speed liquid crystal that responds at least 1/3 or less of one field period is required. When the time-division drive type liquid crystal display device is applied to a direct-view type liquid crystal display device such as a notebook PC or a monitor, a color filter is not necessary, and the price of the liquid crystal display device can be reduced.

また、プロジェクタ装置に適用した場合には、３板方式の液晶ライトバルブと同様な高い開口率と、カラー表示を単板の液晶表示装置で実現することができ、小型、軽量、低価格、高輝度な液晶プロジェクタ装置を提供することができる。   In addition, when applied to a projector device, a high aperture ratio similar to that of a three-panel type liquid crystal light valve and color display can be realized with a single-plate liquid crystal display device, which is small, lightweight, inexpensive and expensive. A luminance liquid crystal projector device can be provided.

以上説明したような従来の画素回路、駆動方法により、ＴＮ液晶、分極を有する強誘電性液晶又は反強誘電性液晶、１フィールド期間内に応答する高速ＴＮ液晶を駆動した場合、以下に述べる問題が発生する。
前述のように、ＴＮ液晶を図７２に示した画素回路により駆動した場合、図７４に示すように、画素電圧Ｖｐｉｘは、保持期間における液晶容量の変化によって△Ｖ１〜△Ｖ３のの電圧変動が生じる。 When driving a TN liquid crystal, a polarized ferroelectric liquid crystal or an anti-ferroelectric liquid crystal and a high-speed TN liquid crystal that responds within one field period by the conventional pixel circuit and driving method as described above, the following problems are encountered. Occurs.
As described above, when the TN liquid crystal is driven by the pixel circuit shown in FIG. 72, as shown in FIG. 74, the pixel voltage Vpix has a voltage variation of ΔV1 to ΔV3 due to a change in the liquid crystal capacitance during the holding period. Arise.

この電圧変動量は、液晶分子の動作する量により変化するため、同じデータ信号電圧を書き込んだ場合においても、前のフィールドで書き込まれたデータ信号電圧に依存するため、液晶に対して本来書き込みたい電圧を保持期間にわたって常に印加することができないという問題が生じる。   Since this voltage fluctuation amount changes depending on the amount of movement of the liquid crystal molecules, even when the same data signal voltage is written, it depends on the data signal voltage written in the previous field. The problem arises that the voltage cannot always be applied over the holding period.

この結果、液晶の光透過率は、本来、図７４のＴ０で示される曲線になるべきであるが、前述のようにＴ１で示される曲線となってしまい、正確な階調表示をすることができない。従来、電圧変動△Ｖ１〜△Ｖ３を小さくするために、蓄積容量を大きく設計する解決方法が為されているが、その場合開口率が小さくなるという問題が生じる。   As a result, the light transmittance of the liquid crystal should originally be a curve indicated by T0 in FIG. 74, but becomes a curve indicated by T1 as described above, and an accurate gradation display can be achieved. Can not. Conventionally, in order to reduce the voltage fluctuations ΔV1 to ΔV3, there has been a solution for designing a large storage capacity. However, in this case, there arises a problem that the aperture ratio becomes small.

また、分極を有する強誘電性液晶又は反強誘電性液晶を駆動した場合には、図７６に示すように、画素電圧Ｖｐｉｘは、保持期間における分極のスイッチングによって△Ｖ１〜△Ｖ３に示す電圧変動が生じる。   When a ferroelectric liquid crystal or antiferroelectric liquid crystal having polarization is driven, as shown in FIG. 76, the pixel voltage Vpix varies as shown in ΔV1 to ΔV3 by switching of the polarization in the holding period. Occurs.

この電圧変動は、前述のように、図７５に示した高周波容量Ｃ３に保持された電荷と、分極による容量Ｃ２に保持された電荷との電荷再配分によるものである。ここで、Ｃｓｐは、Ｃｐｉｘに比べて、５〜１００倍大きな値を持っている。   As described above, this voltage variation is due to charge redistribution between the charge held in the high-frequency capacitor C3 shown in FIG. 75 and the charge held in the capacitor C2 due to polarization. Here, Csp has a value 5 to 100 times larger than Cpix.

このため、電圧変動△Ｖ１〜△Ｖ３は、１〜２ボルトを越える大きな量となり、データ信号電圧の振幅を大きくする必要がある。この結果、液晶表示装置の消費電力が大きくなり、また、信号処理回路、周辺駆動回路及び画素トランジスタを高耐圧化する必要性が生じ、液晶表示装置の価格が高くなるという問題が生じる。   Therefore, the voltage fluctuations ΔV1 to ΔV3 are large amounts exceeding 1 to 2 volts, and it is necessary to increase the amplitude of the data signal voltage. As a result, the power consumption of the liquid crystal display device increases, and the signal processing circuit, the peripheral drive circuit, and the pixel transistor need to have a high breakdown voltage, resulting in a problem that the price of the liquid crystal display device increases.

さらに、前のフィールドで書き込んだデータ信号電圧によって、電圧変動△Ｖ１〜△Ｖ３の量が変化するため、液晶の光透過率は、本来、図７６のＴ０で示される曲線になるべきであるが、前述のようにＴ１で示される曲線となってしまい、１フィールド毎に正確な階調制御ができなくなる。したがって、時分割駆動方式の液晶表示装置に適用した場合、色再現性の良いカラー表示を行うことはできない。   Further, since the amount of voltage fluctuations ΔV1 to ΔV3 changes depending on the data signal voltage written in the previous field, the light transmittance of the liquid crystal should be originally a curve indicated by T0 in FIG. As described above, the curve is indicated by T1, and accurate gradation control cannot be performed for each field. Therefore, when applied to a time-division drive type liquid crystal display device, color display with good color reproducibility cannot be performed.

上述の分極を有する液晶材料を用いた液晶表示装置と同様な問題が、ＯＣＢモード液晶を用いた液晶表示装置においても発生する。   A problem similar to that of the liquid crystal display device using the liquid crystal material having the polarization described above also occurs in the liquid crystal display device using the OCB mode liquid crystal.

特許文献１には、これらの問題を解決するために、単結晶シリコントランジスタを用いた液晶表示装置が開示されているが、特許文献１の図１８に示された構成では、ソースフォロワ型アナログアンプ回路として動作するトランジスタＱ２のリセットが為されないという問題がある。   In order to solve these problems, Patent Document 1 discloses a liquid crystal display device using a single crystal silicon transistor. In the configuration shown in FIG. 18 of Patent Document 1, a source follower type analog amplifier is disclosed. There is a problem that the transistor Q2 operating as a circuit is not reset.

このため、前に書き込んだデータ信号電圧よりも低い電圧のデータ信号電圧が入力されてもトランジスタＱ２はオフ状態のままになっており、そのデータ信号電圧に対応した電圧を出力することができない。   Therefore, even if a data signal voltage lower than the previously written data signal voltage is input, the transistor Q2 remains in an off state, and a voltage corresponding to the data signal voltage cannot be output.

また、特許文献１の図１８に示された構成では、トランジスタＱ２は、絵素電極１０にデータ信号電圧を出力した後はオフ状態となってしまうため、その後、強誘電性液晶の分極電流が流れると、絵素電極の電圧が変動してしまうという前述した問題と同様の問題が発生する。   Further, in the configuration shown in FIG. 18 of Patent Document 1, the transistor Q2 is turned off after outputting the data signal voltage to the pixel electrode 10, and thereafter the polarization current of the ferroelectric liquid crystal is changed. When flowing, a problem similar to the above-described problem that the voltage of the pixel electrode fluctuates occurs.

このような問題を解決するための液晶表示装置として、特許文献２に記載されている液晶表示装置がある。この液晶表示装置は、複数の走査線と複数の信号線との各交点付近に夫々配設されたＭＯＳ型トランジスタ回路によって画素電極が駆動されるアクティブマトリクス型液晶表示装置において、前記ＭＯＳ型トランジスタ回路は、ゲート電極が前記走査線に接続され、ソース電極及びドレイン電極の一方が前記信号線に接続されたＭＯＳトランジスタと、入力電極が前記ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか他方に接続され、出力電極が画素電極に接続されたＭＯＳ型アナログアンプ回路と、前記ＭＯＳ型アナログアンプ回路の入力電極と電圧保持容量電極との間に形成された電圧保持容量とから成ることを特徴としている。   As a liquid crystal display device for solving such a problem, there is a liquid crystal display device described in Patent Document 2. The liquid crystal display device is an active matrix liquid crystal display device in which pixel electrodes are driven by MOS type transistor circuits respectively disposed near intersections of a plurality of scanning lines and a plurality of signal lines. The gate electrode is connected to the scanning line, one of the source electrode and drain electrode is connected to the signal line, and the input electrode is connected to one of the source electrode and drain electrode of the MOS transistor. The output circuit includes a MOS analog amplifier circuit whose output electrode is connected to the pixel electrode, and a voltage holding capacitor formed between the input electrode and the voltage holding capacitor electrode of the MOS analog amplifier circuit.

この特許文献２によれば、保持期間中の画素電圧Ｖｐｉｘを一定に保つことができる。図７７（特許文献２に添付の図５２）は、アナログアンプ回路を有する画素回路の一例を示す図である。図７７に示すように、スイッチング用ＭＯＳトランジスタ（Ｑｎ）１１０１のゲート電極に走査線１０１を、ソース電極に信号線１０２を、アナログアンプ回路（ｎ型ＭＯＳトランジスタ１１０２及びｎ型ＭＯＳトランジスタ１１０３から成る）の入力電極（ｎ型ＭＯＳトランジスタ１１０２のゲート電極）にＭＯＳ型トランジスタ１１０１のドレイン電極を、出力電極に液晶素子１０９の画素電極１０７をそれぞれ接続し、対向電極１０８との間で液晶に電圧を印加して駆動する構成になっている。   According to Patent Document 2, the pixel voltage Vpix during the holding period can be kept constant. FIG. 77 (FIG. 52 attached to Patent Document 2) is a diagram illustrating an example of a pixel circuit having an analog amplifier circuit. As shown in FIG. 77, the scanning MOS transistor (Qn) 1101 has a scanning line 101 as a gate electrode, a signal line 102 as a source electrode, and an analog amplifier circuit (consisting of an n-type MOS transistor 1102 and an n-type MOS transistor 1103). The drain electrode of the MOS transistor 1101 is connected to the input electrode (the gate electrode of the n-type MOS transistor 1102), the pixel electrode 107 of the liquid crystal element 109 is connected to the output electrode, and a voltage is applied to the liquid crystal between the counter electrode 108. And is configured to drive.

アナログアンプ回路を使用しない場合には、図７２（特許文献２に添付の図５９相当）に示すように、画素電極９０３と蓄積容量電極９０５との間に蓄積容量９０６が形成される。   When the analog amplifier circuit is not used, a storage capacitor 906 is formed between the pixel electrode 903 and the storage capacitor electrode 905 as shown in FIG. 72 (corresponding to FIG. 59 attached to Patent Document 2).

図７７に示すように、アナログアンプ回路を使用する場合には、電圧保持用容量１０６が、スイッチング用ＭＯＳトランジスタ（Ｑｎ）１１０１とアナログアンプ回路との接続点と電圧保持容量電極１０５との間に形成される。   As shown in FIG. 77, when an analog amplifier circuit is used, the voltage holding capacitor 106 is provided between the connection point between the switching MOS transistor (Qn) 1101 and the analog amplifier circuit and the voltage holding capacitor electrode 105. It is formed.

アナログアンプ回路の電源線は、別に設けたアンプ正電源電極とアンプ負電源電極とに接続するか、或るいは回路構成を簡素にするために、一方を走査線に接続し、他方を電圧保持容量電極等の既存の電極に接続する構成を取る。   Connect the power supply line of the analog amplifier circuit to the amplifier positive power supply electrode and amplifier negative power supply electrode provided separately, or connect one to the scanning line and keep the other voltage to simplify the circuit configuration. It is configured to connect to existing electrodes such as capacitive electrodes.

図７７は、アンプ正電源電極を設け、アンプ負電源電極は電圧保持容量電極１０５に接続して構成する場合を示している。この回路構成によれば、スイッチング用ＭＯＳトランジスタがオフ状態にあるとき、アナログアンプ回路から液晶素子１０９に所定の電圧が印加され続けるから、電圧変動を抑制することができる。     FIG. 77 shows a case where an amplifier positive power supply electrode is provided and the amplifier negative power supply electrode is connected to the voltage holding capacitor electrode 105. According to this circuit configuration, when the switching MOS transistor is in the OFF state, a predetermined voltage is continuously applied from the analog amplifier circuit to the liquid crystal element 109, so that voltage fluctuation can be suppressed.

ジャパン・ジャーナル・オブ・アプライド・フィジックス、３６巻、７２０頁（Ｊapan Ｊournal of Ａpplied Ｐhysics 、Ｖolume３６ ｐ．７２０）Japan Journal of Applied Physics, 36, 720 (Japan Journal of Applied Physics, Volume 36 p.720) アイ・ディー・アール・シー９７の３７頁、Ｌ−６６頁（ＩＤＲＣ９７、ｐ．３７、ｐ．Ｌ−６６）Page 37 of IDRC 97, page L-66 (IDRC97, p.37, p.L-66) 特開平７−６４０５１号公報JP 7-64051 A 特開平１１−３２６９４６号公報JP-A-11-326946

しかしながら、この従来例のＭＯＳ型アナログアンプ回路がｐｏｌｙ−Ｓｉ ＴＦＴ等から構成されると、次のような問題が生じる。
第１の問題点は、アナログアンプ回路のゲインが低い事である。理想的にはアンプのゲインは1であるが、本出願に係る発明者の試作の中での一例を示すと、抵抗負荷型アナログアンプ回路でゲインが０．７８、ＴＦＴ電流源を負荷としたアクティブ負荷型アナログアンプ回路でゲインが０．８４となっている。 However, if the conventional MOS type analog amplifier circuit is composed of poly-Si TFTs or the like, the following problems arise.
The first problem is that the gain of the analog amplifier circuit is low. Ideally, the gain of the amplifier is 1, but an example of the inventor's prototype according to the present application shows that the gain is 0.78 in a resistive load type analog amplifier circuit, and the TFT current source is a load. The active load type analog amplifier circuit has a gain of 0.84.

このようなゲイン低下が発生する理由は、Ｖｇｓ(ゲート−ソース間電圧)が一定の条件でも、Ｉｄｓ(ドレイン-ソース電流)がＶｄｓ(ドレイン-ソース間電圧)に依存して大きく変化する点である。特にＶｄｓが大きい領域では、Ｉｄｓの増大が大きい。これは、キンク効果が大きな原因と考えられる。   The reason why such a gain decrease occurs is that Ids (drain-source current) varies greatly depending on Vds (drain-source voltage) even when Vgs (gate-source voltage) is constant. is there. In particular, in the region where Vds is large, the increase in Ids is large. This is probably due to the kink effect.

また、Ｖｇｓが低い領域でもＩｄｓのＶｄｓへの依存性が見られるため、キンク効果以外にも原因があると考えられる。このようなＩｄｓのＶｄｓの依存性が発生すると、アナログアンプ回路の動作点でＶｄｓの変化が生じる。ソースフォロアアンプ回路の出力電圧は、次式
Ｖｏｕｔ＝Ｖｉｎ−Ｖｇｓ
で表される。上式のＶｉｎはソースフォロアアンプ回路への入力電圧、Ｖｏｕｔはソースフォロアアンプ回路からの出力電圧である。
したがって、Ｖｇｓが変動するとＶｉｎとＶｏｕｔの直線性が崩れ、アナログアンプ回路のゲインが低下する。 Moreover, since the dependence of Ids on Vds is seen even in a region where Vgs is low, it is considered that there is a cause other than the kink effect. When such dependency of Ids on Vds occurs, a change in Vds occurs at the operating point of the analog amplifier circuit. The output voltage of the source follower amplifier circuit is given by the following formula: Vout = Vin−Vgs
It is represented by In the above equation, Vin is an input voltage to the source follower amplifier circuit, and Vout is an output voltage from the source follower amplifier circuit.
Therefore, when Vgs varies, the linearity of Vin and Vout is lost, and the gain of the analog amplifier circuit is reduced.

この発明は、上述の事情に鑑みてなされたもので、定常的に流れる消費電流を低く抑えることができるアクティブマトリクス型液晶表示装置を提供することをその目的とする。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an active matrix liquid crystal display device that can keep the consumption current flowing constantly low.

上記目的を達成するために、この発明の構成は、ゲート回路と、該ゲート回路の出力に接続されたアナログアンプ回路と、該アナログアンプ回路の出力に接続された液晶とを有する画素回路が、マトリクス状に配置された走査線と信号線との交点近傍毎に設けられ、画素回路毎のゲート回路は、当該画素回路に対応する走査線上のゲート走査電圧に基づいて前記画素回路に対応する信号線上のデータ信号電圧を前記アナログアンプ回路へゲートし、前記アナログアンプ回路が画素電圧を前記液晶に供給するとき、前記液晶は前記画素電圧対応の画素を表示するアクティブマトリクス型液晶表示装置に係り、前記アナログアンプ回路が、マルチゲート構造のユニポーラトランジスタ有してなることを特徴としている。   In order to achieve the above object, a configuration of the present invention includes a pixel circuit having a gate circuit, an analog amplifier circuit connected to the output of the gate circuit, and a liquid crystal connected to the output of the analog amplifier circuit. A gate circuit for each pixel circuit is provided near each intersection of the scanning lines and signal lines arranged in a matrix, and a signal corresponding to the pixel circuit is based on a gate scanning voltage on the scanning line corresponding to the pixel circuit. A data signal voltage on a line is gated to the analog amplifier circuit, and when the analog amplifier circuit supplies a pixel voltage to the liquid crystal, the liquid crystal relates to an active matrix liquid crystal display device that displays pixels corresponding to the pixel voltage, The analog amplifier circuit includes a unipolar transistor having a multi-gate structure.

この発明の液晶表示装置によれば、アナログアンプ回路として動作するユニポーラトランジスタの電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路のリセットを上記ユニポーラトランジスタ自身で行う構成を採用しているので、電源線、リセット電源線、リセットスイッチ等の配線、回路を不要とし、小面積でアナログアンプ回路を構成でき、高開口率化も達成し得るという顕著な効果も享受し得る。   According to the liquid crystal display device of the present invention, since the scanning voltage is used as the power source and reset power source of the unipolar transistor that operates as an analog amplifier circuit, the analog amplifier circuit is reset by the unipolar transistor itself. In addition, a wiring line such as a power supply line, a reset power supply line, a reset switch, and a circuit are not necessary, an analog amplifier circuit can be configured with a small area, and a remarkable effect that a high aperture ratio can be achieved can also be enjoyed.

画素回路をすべて同一形式のユニポーラトランジスタで作製することができるので、作製プロセスを簡略化することができる。     Since all pixel circuits can be manufactured using the same type of unipolar transistor, the manufacturing process can be simplified.

また、この発明の液晶表示装置を構成するアナログアンプ回路は、マルチゲート構造のユニポーラトランジスタ有してなるので、負荷抵抗が、たとえば１ＧΩと高いので、定常的に流れる消費電流を低く抑えることができて消費電力の節減となる。   Further, since the analog amplifier circuit constituting the liquid crystal display device of the present invention has a unipolar transistor having a multi-gate structure, the load resistance is as high as 1 GΩ, for example, so that the constant consumption current can be kept low. As a result, power consumption is reduced.

上記特徴により、小型、軽量、高開口率、高速、高視野、高階調、低消費電力、低価格なプロジェクタ装置、ノートＰＣ、モニタ等に適用できる液晶表示装置を提供することができるようになる。   With the above features, it is possible to provide a liquid crystal display device that can be applied to a small-sized, lightweight, high aperture ratio, high speed, high field of view, high gradation, low power consumption, low cost projector device, notebook PC, monitor, and the like. .

加えて、この発明の構成によれば、マルチゲート構造のユニポーラトランジスタのＩｄｓのＶｄｓへの依存性をほぼ解消し得る動作領域でユニポーラトランジスタを動作させるようにすれば、液晶を駆動するに際してその電圧に変動を生じさせてしまうのを無くすことができると同時に、使用するトランジスタの耐圧を格段に向上させることができる。   In addition, according to the configuration of the present invention, if the unipolar transistor is operated in an operation region in which the dependency of Ids on Vds of the multi-gate structure unipolar transistor can be almost eliminated, the voltage is applied when driving the liquid crystal. As a result, the withstand voltage of the transistor to be used can be remarkably improved.

この結果として、上記機能により入出力電圧範囲の広い信号で回路を駆動することができる。例えば、アナログアンプ回路のゲインが広い入力電圧範囲に亘ってほぼ一定である、ダイナミックレンジの広いアナログアンプ回路を実現できる。
また、上述のユニポーラトランジスタにおける耐圧の向上により、各サブユニポーラトランジスタにおいて必要とされる面積は縮小させることができる。この結果として、高開口率が実現できる。 As a result, the circuit can be driven by a signal having a wide input / output voltage range by the above function. For example, an analog amplifier circuit having a wide dynamic range in which the gain of the analog amplifier circuit is substantially constant over a wide input voltage range can be realized.
In addition, the area required for each sub-unipolar transistor can be reduced by improving the breakdown voltage of the unipolar transistor. As a result, a high aperture ratio can be realized.

したがって、上述した効果を活用した、液晶表示装置において、従来よりも正確な階調表示を実現することができるようになる。特に、分極を有する強誘電性液晶、反強誘電性液晶、及び１フィールド期間内に応答するＯＣＢモード液晶のような高速液晶であっても、画素電圧に変動を生じさせることなく高速液晶を駆動することができる。この結果、１フィールド（フレーム）毎により一層正確な階調表示を行うことができる。
この特性を応用して液晶表示装置を時分割駆動方式で駆動した場合に、その液晶表示装置での色再現性が良くなり、高階調表示を実現することができる。 Therefore, in the liquid crystal display device using the above-described effects, more accurate gradation display can be realized than before. In particular, even high-speed liquid crystal such as ferroelectric liquid crystal having polarization, anti-ferroelectric liquid crystal, and OCB mode liquid crystal that responds within one field period drives high-speed liquid crystal without causing fluctuation in pixel voltage. can do. As a result, more accurate gradation display can be performed for each field (frame).
When this characteristic is applied and the liquid crystal display device is driven by the time-division driving method, the color reproducibility in the liquid crystal display device is improved and high gradation display can be realized.

以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施形態を用いて具体的に行う。   Embodiments of the present invention will be described below with reference to the drawings. The description will be made specifically using the embodiment.

実施形態１Embodiment 1

図１は、この発明の第１実施形態である液晶表示装置を構成するの１つの画素回路を示す図、図２は、同液晶表示装置を構成する画素回路において高速液晶を駆動させたときのゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、アンプ入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート、並びに液晶の光透過率の変化を示す図、図３は、シングルゲート構造のＭＯＳ薄膜トランジスタのソース−ドレイン電流Ｉｄｓとゲート−ソース電圧Ｖｇｓの関係を示すＩｄｓ−Ｖｇｓ特性の測定例を示す図、また、図４は、ダブルゲート構造のＭＯＳ薄膜トランジスタのソース−ドレイン電流とＩｇｓとゲート−ソース電圧Ｖｇｓの関係を示すＩｄｓ−Ｖｇｓ特性の測定例を示す図である。   FIG. 1 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the first embodiment of the present invention, and FIG. 2 is a diagram when driving high-speed liquid crystal in the pixel circuit constituting the liquid crystal display device. A timing chart of the gate scanning voltage Vg, the data signal voltage Vd, the amplifier input voltage Va, and the pixel voltage Vpix, and a diagram showing a change in the light transmittance of the liquid crystal. FIG. 3 shows the source-drain current Ids of the MOS thin film transistor having a single gate structure. FIG. 4 is a diagram showing a measurement example of the Ids-Vgs characteristic showing the relationship between the gate-source voltage Vgs and FIG. 4 shows the relationship between the source-drain current, Igs, and the gate-source voltage Vgs of a MOS transistor having a double gate structure. It is a figure which shows the example of a measurement of Ids-Vgs characteristic.

この実施形態の液晶表示装置１０−１は、そのアナログアンプ回路１０４−１に用いるＭＯＳトランジスタのソース−ドレイン電流Ｉdsのソース−ドレイン間電圧Ｖdsへの依存性を実質的に除いてアナログアンプ回路を構成し、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶に印加して一層良好な諧調で液晶を駆動させる装置に係り、その画素回路２０−１は、ゲート電極が走査線１０１に接続され、ソース電極及びドレイン電極のいずれか一方が信号線１０２に接続されたｎ型ＭＯＳトランジスタ（Ｑｎ）１０３と、入力電極がｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のソース電極及びドレイン電極のいずれか他方に接続され、出力電極が画素電極に接続されたアナログアンプ回路１０４−１と、アナログアンプ回路１０４−１の入力電極と電圧保持容量電極１０５との間に形成された電圧保持容量１０６と、画素電極１０７と対向電極１０８との間でスイッチングさせる液晶１０９とで構成されている。電圧保持容量電極１０５には、電圧保持容量電圧ＶＣＨが供給される。
上記「いずれか一方」及び上記「いずれか他方」なる表現は、ＭＯＳトランジスタでアナログアンプ回路が構成されることの性質上、電圧の掛かり方に従って、２つのチャネル端電極が、ソース電極にも、また、ドレイン電極にも成り得ることを表し、記載を簡潔するために用いた表現である。 The liquid crystal display device 10-1 of the present embodiment is an analog amplifier circuit substantially excluding the dependency of the source-drain current Ids of the MOS transistor used in the analog amplifier circuit 104-1 on the source-drain voltage Vds. The pixel circuit 20-1 is configured to apply a pixel voltage Vpix substantially proportional to the data signal voltage Vd to drive the liquid crystal with a better gradation, and the pixel circuit 20-1 has a gate electrode connected to the scanning line 101. , An n-type MOS transistor (Qn) 103 in which one of the source electrode and the drain electrode is connected to the signal line 102 and an input electrode on the other of the source electrode and the drain electrode of the n-type MOS transistor (Qn) 103 An analog amplifier circuit 104-1 connected and an output electrode connected to the pixel electrode, and an analog amplifier circuit 104-1 Voltage holding capacitor 106 formed between the input electrode and the voltage holding capacitor electrode 105, and a liquid crystal 109 that switches between the pixel electrode 107 and the counter electrode 108. A voltage holding capacitor voltage VCH is supplied to the voltage holding capacitor electrode 105.
The expression “one of the above” and “one of the other” is based on the nature of the analog amplifier circuit composed of MOS transistors. In addition, it represents that it can also be a drain electrode, and is an expression used to simplify the description.

なお、液晶表示装置１０−１は、画素回路２０−１と同一構成の画素回路がその表示面上に表示しようとする画素数だけ形成されているが、それらをすべて図示しなくても、この液晶表示装置の理解の妨げとはならないので、図１には、１つの画素回路２０−１のみを示してある。   In the liquid crystal display device 10-1, pixel circuits having the same configuration as the pixel circuit 20-1 are formed in the number of pixels to be displayed on the display surface. Only one pixel circuit 20-1 is shown in FIG. 1 because it does not hinder the understanding of the liquid crystal display device.

画素回路２０−１のｎ型ＭＯＳトランジスタ（Ｑｎ）１０３は、ｐ-ＳｉＴＦＴで構成されている。アナログアンプ回路１０４−１は、マルチゲート構造のｐ-ＳｉＴＦＴ（ＭＯＳトランジスタ）（アンプ回路部）と負荷素子とで構成されている。アナログアンプ回路１０４−１のゲインは理想的には１倍に設定される。   The n-type MOS transistor (Qn) 103 of the pixel circuit 20-1 is configured by a p-Si TFT. The analog amplifier circuit 104-1 includes a multi-gate p-Si TFT (MOS transistor) (amplifier circuit unit) and a load element. The gain of the analog amplifier circuit 104-1 is ideally set to 1.

次に、図１〜図４を参照して、この実施形態の動作について説明する。
図２は、画素回路２０−１において、その液晶１０９を電圧無印加時に暗い状態となるノーマリー・ブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、アンプ入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。液晶１０９は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶である。 Next, the operation of this embodiment will be described with reference to FIGS.
FIG. 2 shows a gate scanning voltage Vg, a data signal voltage Vd, an amplifier input voltage Va, a pixel when the liquid crystal 109 is driven in a normally black mode in which the liquid crystal 109 is dark when no voltage is applied. The timing chart of voltage Vpix and the change of the light transmittance of a liquid crystal are shown. The liquid crystal 109 is a high-speed liquid crystal such as a ferroelectric liquid crystal having polarization, an anti-ferroelectric liquid crystal, or an OCB mode liquid crystal that responds within one field period.

図２に示すように、ゲート走査電圧Ｖｇが水平走査の期間、ハイレベルＶｇＨとなることによって、ｎ型ＭＯＳトランジスタ１０３はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄがｎ型ＭＯＳトランジスタ１０３を経由してアナログアンプ回路１０４−１の入力電極に転送される。
水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３はオフ状態となり、アナログアンプ回路１０４−１の入力電極に転送されたデータ信号電圧Ｖｄは電圧保持容量１０６により保持される。この際、アンプ入力電圧Ｖａは、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３がオフ状態になる時刻において、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図２では、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。 As shown in FIG. 2, when the gate scanning voltage Vg becomes high level VgH during the horizontal scanning period, the n-type MOS transistor 103 is turned on, and the data signal voltage Vd input to the signal line 102 is n-type. The data is transferred to the input electrode of the analog amplifier circuit 104-1 via the MOS transistor 103.
When the horizontal scanning period ends and the gate scanning voltage Vg becomes a low level, the n-type MOS transistor (Qn) 103 is turned off, and the data signal voltage Vd transferred to the input electrode of the analog amplifier circuit 104-1 is held in voltage. It is held by the capacitor 106. At this time, the amplifier input voltage Va is a voltage shift called a feedthrough voltage via the gate-source capacitance of the n-type MOS transistor (Qn) 103 at the time when the n-type MOS transistor (Qn) 103 is turned off. Wake up. This voltage shift is indicated by Vf1, Vf2, and Vf3 in FIG. 2, and the amount of the voltage shifts Vf1 to Vf3 can be reduced by designing the value of the voltage holding capacitor 106 to be large.

アンプ入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３が選択されるまで保持される。アナログアンプ回路１０４−１は、次のフィールドでアンプ入力電圧Ｖａが変化するまでの間、その保持されたアンプ入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。   The amplifier input voltage Va is held in the next field period until the gate scanning voltage Vg becomes high level again and the n-type MOS transistor (Qn) 103 is selected. The analog amplifier circuit 104-1 can output an analog gradation voltage corresponding to the held amplifier input voltage Va until the amplifier input voltage Va changes in the next field.

アナログアンプ回路１０４−１のアンプ回路部は、マルチゲート構造のＭＯＳトランジスタを含んで構成されているが、そのマルチゲート構造のＭＯＳトランジスタを用いた理由を、図３及び図４を参照して説明する。
これらの図３及び図４は、チャネル長4ミクロン、チャネル幅4ミクロンの条件でｐ−ｃｈのｐ−ＳｉＴＦＴ（ｐ−Ｓｉ薄膜トランジスタ）での測定例である。図３及び図４は、ソース−ドレイン電流Ｉｇｓとゲート−ソース電圧Ｖｇｓとの関係を示すＩｄｓ−Ｖｇｓ特性を示し、縦軸はＩｄｓ、横軸はＶｇｓ(図ではＶｇと表記)であり、ドレイン−ソース電圧Ｖｄｓを−２Ｖから−１６Ｖまで２Ｖ刻みで変化させながら測定している。
図３及び図４において、−２Ｖから−１６Ｖまで２Ｖ刻みで８本の曲線が描かれているが、その絶対値が一番小さい値のドレイン−ソース電圧Ｖｄｓについての曲線が曲線群のうちの一番下側に位置し、絶対値が一番大きい値のドレイン−ソース電圧Ｖｄｓについての曲線が曲線群のうちの一番上側に位置するようにして曲線群は描かれている。 The amplifier circuit portion of the analog amplifier circuit 104-1 is configured to include a multi-gate MOS transistor. The reason for using the multi-gate MOS transistor will be described with reference to FIGS. 3 and 4. To do.
3 and 4 show measurement examples using a p-ch p-Si TFT (p-Si thin film transistor) under conditions of a channel length of 4 microns and a channel width of 4 microns. 3 and 4 show the Ids-Vgs characteristic indicating the relationship between the source-drain current Igs and the gate-source voltage Vgs, the vertical axis is Ids, the horizontal axis is Vgs (denoted as Vg in the figure), and the drain -Measured while changing the source voltage Vds from -2V to -16V in 2V increments.
3 and 4, eight curves are drawn in increments of 2V from −2V to −16V. The curve for the drain-source voltage Vds having the smallest absolute value is included in the curve group. The curve group is drawn so that the curve for the drain-source voltage Vds having the largest absolute value is located on the lowermost side and located on the uppermost side of the curve group.

図３は、シングルゲート構造のＭＯＳ薄膜トランジスタ（ＴＦＴ）での測定結果である。図３から判るように、ＩｄｓがＶｄｓに大きく依存している。Ｉｄｓが１０の−７乗（図３の１Ｅ−０７）近辺を示すＶｇｓ＝−６Ｖの条件になる領域を注目してみると、ドレイン・ソース電圧Ｖｄｓを２Ｖから１６Ｖまで変化させたとき、Ｉｄｓは２桁近い変化を見せている。
このＩｄｓの変化の少ない動作領域、すなわち、ＩｄｓのＶｄｓへの依存性の少ない動作領域にシングルゲート構造のＴＦＴの動作点を設定したとしても、なお依然として、ＩｄｓのＶｄｓへの依存性がある。このため、ゲート−ソース電圧Ｖｇｓの変化が生ずる。したがって、アナログアンプ回路にシングルゲート構造のＭＯＳトランジスタを用いると、そのアナログアンプ回路の出力にアンプ入力電圧の値に応じて一定の割合でなく異なる割合の出力電圧が現れてしまう。 FIG. 3 shows the measurement results with a single-gate MOS thin film transistor (TFT). As can be seen from FIG. 3, Ids greatly depends on Vds. When attention is paid to a region where Vds = −6V where Ids is in the vicinity of 10 −7 (1E-07 in FIG. 3), when the drain-source voltage Vds is changed from 2V to 16V, Ids Shows almost two orders of magnitude change.
Even if the operating point of the single-gate TFT is set in the operation region where the change of Ids is small, that is, the operation region where the dependency of Ids on Vds is small, the dependency of Ids on Vds still remains. This causes a change in the gate-source voltage Vgs. Therefore, when a single-gate MOS transistor is used in the analog amplifier circuit, an output voltage of a different ratio appears in the output of the analog amplifier circuit depending on the value of the amplifier input voltage instead of a constant ratio.

これに対して、アナログアンプ回路を構成するＭＯＳトランジスタにダブルゲート構造のＭＯＳトランジスタを使用すると、シングルゲート構造のＭＯＳトランジスタに現れて来る不都合は、ほぼ解消し得ると言う知見を得た。
すなわち、ダブルゲート構造のＭＯＳ薄膜トランジスタ（ＴＦＴ）は、等価回路で表現すると、複数のサブＴＦＴのゲートを共通に接続して直列に接続したものと言える。このため、マルチゲート構造のＴＦＴを構成する単体ＴＦＴのソース−ドレイン間電圧Ｖｄｓは見かけ上、複数のサブＴＦＴに分圧される。 On the other hand, it has been found that when a double-gate MOS transistor is used as the MOS transistor constituting the analog amplifier circuit, the disadvantage that appears in the single-gate MOS transistor can be almost eliminated.
In other words, a MOS transistor thin film transistor (TFT) having a double gate structure can be said to be connected in series by connecting the gates of a plurality of sub-TFTs in common. For this reason, the source-drain voltage Vds of the single TFT constituting the multi-gate TFT is apparently divided into a plurality of sub-TFTs.

この結果、各サブＴＦＴのソース−ドレイン間には、実際にＭＯＳ薄膜トランジスタに印加されるＶｄｓのｋ分の１の電圧しか印加されない（ここで、ｋはマルチゲートの数であり、ｋ＝２の場合はダブルゲート構造である）。
これにより、各単体ＴＦＴは、ＩｄｓのＶｄｓへの依存性が顕著に現れる高電圧領域での使用を避けることができる。この結果として、図４に示すように、ドレイン・ソース電圧Ｖｄｓを２Ｖから１６Ｖまで変化させても、Ｉｄｓは殆ど変化せず、ＩｄｓのＶｄｓへの依存性が減少される。 As a result, only a voltage 1 / k of Vds actually applied to the MOS thin film transistor is applied between the source and drain of each sub-TFT (where k is the number of multi-gates and k = 2. In case of double gate structure).
As a result, each single TFT can be avoided from being used in a high voltage region in which the dependence of Ids on Vds is significant. As a result, as shown in FIG. 4, even when the drain-source voltage Vds is changed from 2V to 16V, Ids hardly changes and the dependence of Ids on Vds is reduced.

同様の事が、キンク効果に関しても当て嵌まり、分圧によりキンク発生電圧までサブＴＦＴの両端の電圧が上昇しないため、キンク効果も抑えられる。キンク効果は、ｐ−ＳｉＴＦＴやＳＯＩ（Ｓilicon on Ｉnsulator）の特にｎチャネルデバイスで見られるドレイン電流の変化現象であり、ドレイン電流が急激に大きくなり、特性に折れ曲がりが生ずる現象である。
この現象は、ドレイン電流が大きくなると、衝突イオン化がドレイン近くの領域で起こる。発生した電子は、ドレイン電極に集められる。発生した正孔は、ソースとアイランドがオンするまでデバイスのアイランドに蓄積される。この結果、ドレイン電流が異常に大きくなることにより発生する。 The same applies to the kink effect, and the voltage at both ends of the sub-TFT does not rise to the kink generation voltage due to the partial pressure, so that the kink effect can be suppressed. The kink effect is a phenomenon of change in drain current seen in p-Si TFTs and SOI (Silicon on Insulator), particularly n-channel devices, where the drain current increases rapidly and the characteristics are bent.
This phenomenon occurs when collisional ionization occurs near the drain as the drain current increases. The generated electrons are collected at the drain electrode. The generated holes accumulate in the device island until the source and island are turned on. As a result, the drain current is increased abnormally.

これらの作用によりアナログアンプ回路１０４−１のゲインの一定性の向上、換言すれば、液晶に印加されているアンプ入力電圧（ゲート入力電圧ともいう）Ｖａが一定でも液晶１０９の応答においてその静電容量が変化しても、又はフィールド毎乃至複数のフィールド経過時に変更されても、アンプ入力電圧Ｖａと画素電圧Ｖｐｉｘとの間の直線性の向上が図れる。更には、分圧の結果、高耐圧なＭＯＳ薄膜トランジスタを用いなくても、耐圧が上昇する効果も得られる。これにより、通常は耐圧が低くて使用できない構成のＭＯＳ型薄膜トランジスタも使用可能となる。
また、上記耐圧の向上により、長期に亘る信頼性の向上が得られる。 With these actions, the gain of the analog amplifier circuit 104-1 is improved, in other words, even when the amplifier input voltage (also referred to as gate input voltage) Va applied to the liquid crystal is constant, The linearity between the amplifier input voltage Va and the pixel voltage Vpix can be improved even if the capacitance is changed or changed every field or when a plurality of fields have elapsed. Furthermore, as a result of the partial pressure, an effect of increasing the breakdown voltage can be obtained without using a high breakdown voltage MOS thin film transistor. As a result, it is possible to use a MOS type thin film transistor having a configuration that cannot normally be used because of its low breakdown voltage.
In addition, improvement in the breakdown voltage can improve reliability over a long period of time.

上述したように、ダブルゲート構造のＭＯＳトランジスタを用いることにより、ＩｄｓのＶｄｓへの依存性が顕著に減少し、キンク効果の発生を防止し得る。
このことは、図３と同様に、Ｉｄｓが１０の−７乗近辺を示す電圧に注目して図４を参照すれば、Ｖｇｓ＝−７Ｖ近傍において、Ｉｄｓはほとんど変化していないことが、図４からはっきり読み取れる。 As described above, by using a MOS transistor having a double gate structure, the dependency of Ids on Vds is significantly reduced, and the occurrence of the kink effect can be prevented.
As in FIG. 3, when referring to FIG. 4 by paying attention to the voltage where Ids is around 10 −7, Ids hardly changes in the vicinity of Vgs = −7V. Can be clearly read from 4.

上述したところから明らかなように、電圧保持容量１０６に保持されたアンプ入力電圧Ｖａにほぼ比例したアナログ階調電圧（画素電圧Ｖｐｉｘともいう）が、次のフィールドでアンプ入力電圧Ｖａが変化するまでの間、アナログアンプ回路１０４−１から出力され続ける。
上記水平走査期間終了後に、当該フィールド期間の間、アナログアンプ回路１０４−１から出力されている画素電圧Ｖｐｉｘによって画素電極１０７は駆動される。 As is apparent from the above description, an analog gradation voltage (also referred to as a pixel voltage Vpix) that is substantially proportional to the amplifier input voltage Va held in the voltage holding capacitor 106 is changed until the amplifier input voltage Va changes in the next field. During this time, the output from the analog amplifier circuit 104-1 continues.
After the horizontal scanning period, the pixel electrode 107 is driven by the pixel voltage Vpix output from the analog amplifier circuit 104-1 during the field period.

このように、この実施形態の構成によれば、ダブルゲート構造のＭＯＳトランジスタをアナログアンプ回路１０４−１のアンプ回路部に使用したので、ＩｄｓのＶｄｓへの依存性が大幅に減少される。このため、ゲート−ソース電圧Ｖｇｓの変化が生じ難くなる。ＭＯＳ薄膜トランジスタの耐圧の向上を図ることができる。これにより、通常は耐圧が低くて使用できない構成のＭＯＳ型薄膜トランジスタも使用可能となる。
また、上記耐圧の向上により、長期に亘る信頼性の向上が得られる。 As described above, according to the configuration of this embodiment, since the MOS transistor having the double gate structure is used in the amplifier circuit unit of the analog amplifier circuit 104-1, the dependency of Ids on Vds is greatly reduced. For this reason, it is difficult for the gate-source voltage Vgs to change. The breakdown voltage of the MOS thin film transistor can be improved. As a result, it is possible to use a MOS type thin film transistor having a configuration that cannot normally be used because of its low breakdown voltage.
In addition, improvement in the breakdown voltage can improve reliability over a long period of time.

このような直線性のある画素電圧Ｖｐｉｘによって液晶１０９が、水平走査期間終了後に当該フィールド期間の間、駆動さることになるので、画像表示において、画素電圧Ｖｐｉｘが印加されて液晶１０９の静電容量に変化が生じ、又はフィールド期間毎に若しくは複数フィールド期間経過時にデータ信号電圧Ｖｄが変更されて液晶１０９が駆動され、Ｖｄｓが変わっても、Ｉｄｓはほぼ一定しているから、アナログアンプ回路１０４−１から画素電極１０７に印加される画素電圧Ｖｐｉｘは、データ信号電圧Ｖｄにほぼ比例しており、画素電圧Ｖｐｉｘの変動は上記特許より一層少なくなり、画素電極１０７のゲインに低下は現れない。
画素電圧Ｖｐｉｘの変動を上記特許よりも一層少なくすることができる。 Since the liquid crystal 109 is driven by the linear pixel voltage Vpix during the field period after the end of the horizontal scanning period, the pixel voltage Vpix is applied to display the electrostatic capacitance of the liquid crystal 109 during image display. Or the data signal voltage Vd is changed at every field period or when a plurality of field periods elapses, and the liquid crystal 109 is driven. Even if Vds changes, the Ids is almost constant, so the analog amplifier circuit 104- The pixel voltage Vpix applied from 1 to the pixel electrode 107 is substantially proportional to the data signal voltage Vd, and the variation of the pixel voltage Vpix is much smaller than that of the above patent, and the gain of the pixel electrode 107 does not appear.
The fluctuation of the pixel voltage Vpix can be further reduced than the above patent.

また、マルチゲート構造のＭＯＳトランジスタを使用することにより、当該ＭＯＳトランジスタに比較的に高い電圧が印加されても、そのＭＯＳトランジスタと等価的な関係で表されるシングルゲート構造のＭＯＳトランジスタ単体に印加される電圧は、分圧された値、すなわち、ゲート数分の１に低い値になるから、耐圧能力が向上する。   In addition, by using a multi-gate MOS transistor, even if a relatively high voltage is applied to the MOS transistor, it is applied to a single-gate MOS transistor expressed in an equivalent relationship with the MOS transistor. Since the voltage to be applied is a divided value, that is, a value that is as low as 1 / number of gates, the withstand voltage capability is improved.

この結果として、図２の画素電圧Ｖｐｉｘの波形に示すように、１フィールド期間に亘って入力−出力電圧特性の直線性が上記特許よりも一層向上している画素電圧を液晶に印加することができ、液晶の光透過率にも示されるように、１フィールド毎に一層良好な階調を得ることが可能となる。   As a result, as shown in the waveform of the pixel voltage Vpix in FIG. 2, it is possible to apply to the liquid crystal a pixel voltage in which the linearity of the input-output voltage characteristics is further improved over the one patent period over one field period. As shown in the light transmittance of the liquid crystal, a better gradation can be obtained for each field.

また、ダブルゲート構造のＭＯＳトランジスタを使用することにより、チャネル長の短いＭＯＳトランジスタの使用が可能になるから、開口率の向上を達成することができる。
また、ＴＮ液晶、分極を有する強誘電性液晶又は反強誘電性液晶、及び１フィールド期間内に応答するその他の高速液晶を用いた液晶表示装置において、上述の電圧変動△Ｖ１〜△Ｖ３を無くすことにより、小型、軽量、高開口率、高速、高視野、高階調、低消費電力、低価格な液晶表示装置を提供することである。 Further, by using a MOS transistor having a double gate structure, it becomes possible to use a MOS transistor having a short channel length, so that an improvement in aperture ratio can be achieved.
Further, in the liquid crystal display device using TN liquid crystal, polarized ferroelectric liquid crystal or antiferroelectric liquid crystal, and other high-speed liquid crystal responding within one field period, the above-described voltage fluctuations ΔV1 to ΔV3 are eliminated. Accordingly, it is an object to provide a liquid crystal display device that is small, lightweight, has a high aperture ratio, high speed, high field of view, high gradation, low power consumption, and low price.

実施形態２Embodiment 2

図５は、本発明の第２実施形態の液晶表示装置を構成する１つの画素回路を示す図、図６は、同液晶表示装置を構成する画素回路のｐ型ＭＯＳトランジスタのドレイン電流−ゲート入力電圧特性を示す図、図７は、同液晶表示装置を構成する画素回路において高速液晶を駆動させたときのゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、ゲート入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート、並びに液晶の光透過率の変化を示す図、図８は、シングルゲート構造のｐ−Ｓｉのｐ型ＭＯＳトランジスタ２個で構成されるアクティブ負荷型アナログアンプ回路のゲート入力電圧−画素電圧特性を示す図、図９は、ダブルゲート構造のｐ−Ｓｉのｐ型ＭＯＳトランジスタ２個で構成されるアクティブ負荷型アナログアンプ回路のゲート入力電圧−画素電圧特性を示す図、図１０は、シングルゲート構造のＭＯＳトランジスタのデータ信号電圧−透過率の関係を示す図、また、図１１は、ダブルゲート構造のＭＯＳトランジスタのデータ信号電圧−透過率の関係を示す図、図１２は、シングルゲート構造のｐ型ＭＯＳトランジスタの平面構造図、図１３は、ダブルゲート構造のｐ型ＭＯＳトランジスタの平面構造図、図１４は、同液晶表示装置を構成する画素回路においてＴＮ液晶を駆動させたときのゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、ゲート入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート、並びに液晶の光透過率の変化を示す図である。   FIG. 5 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the second embodiment of the present invention, and FIG. 6 is a drain current-gate input of a p-type MOS transistor of the pixel circuit constituting the liquid crystal display device. FIG. 7 is a timing chart of a gate scanning voltage Vg, a data signal voltage Vd, a gate input voltage Va, and a pixel voltage Vpix when a high-speed liquid crystal is driven in a pixel circuit constituting the liquid crystal display device. FIG. 8 shows a change in light transmittance of the liquid crystal, and FIG. 8 shows a gate input voltage-pixel voltage characteristic of an active load analog amplifier circuit composed of two p-Si p-type MOS transistors having a single gate structure. FIG. 9 shows the gate input current of an active load type analog amplifier circuit composed of two p-Si p-type MOS transistors having a double gate structure. FIG. 10 is a graph showing pixel voltage characteristics, FIG. 10 is a diagram showing a relationship between data signal voltage and transmittance of a single-gate MOS transistor, and FIG. 11 is a data signal voltage-transmittance of a double-gate MOS transistor. 12 is a plan view of a single-gate p-type MOS transistor, FIG. 13 is a plan view of a double-gate p-type MOS transistor, and FIG. 14 is a configuration of the liquid crystal display device. FIG. 6 is a timing chart of a gate scanning voltage Vg, a data signal voltage Vd, a gate input voltage Va, and a pixel voltage Vpix when a TN liquid crystal is driven in a pixel circuit, and changes in light transmittance of the liquid crystal.

この実施形態の構成が、第１実施形態のそれと大きく異なる点は、液晶表示装置１０−２を構成するいずれの画素回路内のアナログアンプ回路においてもその負荷素子をアクティブ素子で構成した、すなわち、アナログアンプ回路をアクティブ負荷型アナログアンプ回路として構成した点にある。
その相違点は、第１実施形態のアナログアンプ回路１０４−１のｐ型ＭＯＳトランジスタを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２とし、負荷素子を第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３で構成したことにある。
したがって、この実施形態のアナログアンプ回路は、ソースホロワ型アナログアンプ回路として動作する。この実施形態のアナログアンプ回路は１０４−２で参照する。 The configuration of this embodiment differs greatly from that of the first embodiment in that the load element is configured as an active element in any of the analog amplifier circuits in the pixel circuit constituting the liquid crystal display device 10-2. The analog amplifier circuit is configured as an active load type analog amplifier circuit.
The difference is that the p-type MOS transistor of the analog amplifier circuit 104-1 of the first embodiment is a first p-type MOS transistor (Qp1) 302, and the load element is a second p-type MOS transistor (Qp2) 303. It is in the configuration.
Therefore, the analog amplifier circuit of this embodiment operates as a source follower type analog amplifier circuit. The analog amplifier circuit of this embodiment is referenced 104-2.

そして、これら第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のうち少なくとも一方は、マルチゲート構造のＭＯＳトランジスタであり、また、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３並びに第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）３０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３は、ｐ-ＳｉＴＦＴで構成されている。   At least one of the first n-type MOS transistor (Qn1) 702 and the second p-type MOS transistor (Qp2) 303 is a multi-gate MOS transistor, and the n-type MOS transistor (Qn) 103, the first n-type MOS transistor (Qn1) 302, and the second p-type MOS transistor (Qp2) 303 are p-Si TFTs.

すなわち、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のゲート電極を電圧保持容量電極１０５に接続し、ソース電極をソース電源３０４に接続し、ドレイン電極を画素電極１０７に接続して構成したことにある。   That is, the gate electrode of the first p-type MOS transistor (Qp1) 302 is connected to one of the source electrode and the drain electrode of the n-type MOS transistor (Qn) 103, and either the source electrode or the drain electrode is scanned. The gate electrode of the second p-type MOS transistor (Qp2) 303 is connected to the voltage holding capacitor electrode 105, the source electrode is connected to the source power source 304, and the drain electrode is connected to the pixel electrode 107. It is in the configuration.

また、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のソース電極に供給するソース電源３０４は、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のソース−ドレイン間抵抗の値Ｒｄｓｐが、液晶１０９の応答時定数を決めている抵抗成分の値以下となるように設定される。
すなわち、図７３に示した液晶の等価回路における抵抗Ｒ１の値Ｒｒ、図７５に示した液晶の等価回路における抵抗Ｒ２の値Ｒｓｐと、ソース−ドレイン間抵抗の値Ｒｄｓｐは、
Ｒｄｓｐ≦Ｒｒ、Ｒｄｓｐ≦Ｒｓｐ （１）
上記の式（１）に示された関係となっている。 Further, the source power supply 304 supplied to the source electrode of the second p-type MOS transistor (Qp2) 303 has a source-drain resistance value Rdsp of the second p-type MOS transistor (Qp2) 303 as a response of the liquid crystal 109. It is set to be equal to or less than the value of the resistance component that determines the time constant.
That is, the value Rr of the resistor R1 in the equivalent circuit of the liquid crystal shown in FIG. 73, the value Rsp of the resistor R2 in the equivalent circuit of the liquid crystal shown in FIG.
Rdsp ≦ Rr, Rdsp ≦ Rsp (1)
The relationship is shown in the above equation (1).

たとえば、抵抗Ｒ２の値Ｒｓｐが５ＧΩである場合には、ソース−ドレイン間抵抗の値Ｒｄｓｐが１ＧΩを越えない電圧ＶＳがソース電源３０４から供給される。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３の動作点は、図６に示した動作点である。なお、図６は、理想的に曲線を描いた図である。図６においても、Ｖｄｓを−２Ｖから−１４Ｖまでの８通りの曲線が描かれているが、その各曲線が図６中で位置する関係は、図３及び図４と同じである。
例えば、図６の例では、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のゲート−ソース間電圧（ＶＣＨ−ＶＳ）を−３Ｖ程度に設定している。たとえば、電圧保持容量電極１０５の電圧保持容量電圧ＶＣＨを１７Ｖ、ソース電源３０４の電圧ＶＳを２０Ｖに設定する。この結果、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のドレイン電流はおよそ１Ｅ−８（Ａ）となり、ソース−ドレイン間電圧Ｖｄｓｐが−１０Ｖの時、ソース−ドレイン間抵抗の値Ｒｄｓｐは１ＧΩとなる。 For example, when the value Rsp of the resistor R2 is 5 GΩ, a voltage VS that does not exceed 1 GΩ of the source-drain resistance value Rdsp is supplied from the source power supply 304. The operating point of the second p-type MOS transistor (Qp2) 303 is the operating point shown in FIG. Note that FIG. 6 is an ideally drawn curve. In FIG. 6 as well, eight curves with Vds ranging from −2V to −14V are drawn. The relationship in which each curve is located in FIG. 6 is the same as in FIGS. 3 and 4.
For example, in the example of FIG. 6, the gate-source voltage (VCH-VS) of the second p-type MOS transistor (Qp2) 303 is set to about -3V. For example, the voltage holding capacitor voltage VCH of the voltage holding capacitor electrode 105 is set to 17V, and the voltage VS of the source power supply 304 is set to 20V. As a result, the drain current of the second p-type MOS transistor (Qp2) 303 is about 1E-8 (A), and when the source-drain voltage Vdsp is -10 V, the source-drain resistance value Rdsp is 1 GΩ. Become.

そして、式（１）を満たすように、液晶の等価回路における抵抗Ｒ１の値Ｒｒ、抵抗Ｒ２の値Ｒｓｐと、ソース−ドレイン間抵抗の値Ｒｄｓｐとを設定することにより、マルチゲート構造のＭＯＳトランジスタで構成した第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のうち少なくとも一方は、第１実施形態で説明したような動作領域、すなわち、マルチゲート構造のＭＯＳトランジスタの等価的な各単体ＴＦＴをＩｄｓのＶｄｓへの依存性の僅少な電圧領域（弱反転領域）で動作させるようにして構成される。   Then, by setting the value Rr of the resistor R1, the value Rsp of the resistor R2, and the value Rdsp of the source-drain resistance in the liquid crystal equivalent circuit so as to satisfy the formula (1), the multi-gate MOS transistor At least one of the first p-type MOS transistor (Qp1) 302 and the second p-type MOS transistor (Qp2) 303 configured as described above is an operation region as described in the first embodiment, that is, a multi-gate structure. Each of the equivalent single TFTs of the MOS transistor is configured to operate in a voltage region (weak inversion region) having a small dependence on Ids from Vds.

したがって、この構成になる第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３が、少なくとも、弱反転領域で動作し、バイアス電流源として動作する。
すなわち、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３は、ソース−ドレイン間電圧Ｖｄｓｐが−２〜−１４Ｖと変化しても、ドレイン電流はほぼ一定である。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２をアナログアンプ回路１０４−２として動作させる場合のバイアス電流源として動作する。 Therefore, the second p-type MOS transistor (Qp2) 303 having this configuration operates at least in the weak inversion region and operates as a bias current source.
That is, the drain current of the second p-type MOS transistor (Qp2) 303 is substantially constant even when the source-drain voltage Vdsp changes from −2 to −14V. The second p-type MOS transistor (Qp2) 303 operates as a bias current source when the first p-type MOS transistor (Qp1) 302 is operated as the analog amplifier circuit 104-2.

また、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３の動作状態と同様に、第１のｐ型ＭＯＳトランジスタ（ＱＰ１）３０２の動作状態を第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３と同様の動作状態に設定させて用いることもできる。
また、第１のｐ型ＭＯＳトランジスタ（ＱＰ１）３０２の動作状態だけを上述の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３と同様の動作状態に設定させて用いることもできる。
これらの構成を除くこの実施形態の各部の構成は、第１実施形態と同一の構成であるので、それらの各部には第１実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有するこの実施形態の液晶表示装置を１０−２てで参照し、画素回路を２０−２で参照する。 Similarly to the operation state of the second p-type MOS transistor (Qp2) 303, the operation state of the first p-type MOS transistor (QP1) 302 is the same as that of the second p-type MOS transistor (Qp2) 303. It can also be used by setting the state.
Further, only the operation state of the first p-type MOS transistor (QP1) 302 can be set to the same operation state as that of the second p-type MOS transistor (Qp2) 303 described above.
Since the structure of each part of this embodiment except these structures is the same structure as 1st Embodiment, the same code | symbol as 1st Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device of this embodiment having the above differences is referred to as 10-2 and the pixel circuit is referred to as 20-2.

次に、図７〜図１４を参照して、この実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２の駆動方法は、次の通りである。
図７は、液晶１０９を画素回路２０−２において電圧無印加時に暗い状態となるノーマリー・ブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート並びに液晶の光透過率の変化を示したものである。その液晶１０９は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶である。 Next, the operation of this embodiment will be described with reference to FIGS.
The driving method of the liquid crystal display device 10-2 of this embodiment is as follows.
FIG. 7 shows the gate scanning voltage Vg, the data signal voltage Vd, and the first p-type MOS transistor (when the liquid crystal 109 is driven in the normally black mode in which the pixel circuit 20-2 is dark when no voltage is applied. The timing chart of the gate input voltage Va and the pixel voltage Vpix of Qp1) 302 and the change in the light transmittance of the liquid crystal are shown. The liquid crystal 109 is a high-speed liquid crystal such as a ferroelectric liquid crystal having polarization, an anti-ferroelectric liquid crystal, or an OCB mode liquid crystal that responds within one field period.

図７に示すように、ゲート走査電圧Ｖｇが水平走査の期間、ハイレベルＶｇＨとなることによって、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄがｎ型ＭＯＳトランジスタ（Ｑｎ）１０３を経由して第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート電極に転送される。一方、その水平走査期間において、画素電極１０７は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を経由してゲート走査電圧ＶｇＨが転送されることによりリセット状態となる。
すなわち、水平走査期間において画素電圧ＶｐｉｘがＶｇＨとなったとき、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のリセット、つまり、ノーマリブラック状態への遷移が同時に行われる。
そして、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２は、水平走査期間が終了した後、ソースフォロワ型のアナログアンプ回路１０４−２のアンプ回路部として動作する。これを以下に述べる。 As shown in FIG. 7, when the gate scanning voltage Vg becomes the high level VgH during the horizontal scanning period, the n-type MOS transistor (Qn) 103 is turned on, and the data signal voltage Vd input to the signal line 102 is displayed. Is transferred to the gate electrode of the first p-type MOS transistor (Qp1) 302 via the n-type MOS transistor (Qn) 103. On the other hand, in the horizontal scanning period, the pixel electrode 107 is reset by transferring the gate scanning voltage VgH via the first p-type MOS transistor (Qp1) 302.
That is, when the pixel voltage Vpix becomes VgH in the horizontal scanning period, the first p-type MOS transistor (Qp1) 302 is reset, that is, transitions to the normally black state are performed simultaneously.
The first p-type MOS transistor (Qp1) 302 operates as an amplifier circuit unit of the source follower type analog amplifier circuit 104-2 after the horizontal scanning period ends. This is described below.

水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３はオフ状態となり、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート電極に転送されたデータ信号電圧Ｖｄは電圧保持容量１０６に保持される。この際、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａは、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３がオフ状態になる時刻において、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。このシフト電圧は、図７には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。   When the horizontal scanning period ends and the gate scanning voltage Vg becomes low level, the n-type MOS transistor (Qn) 103 is turned off, and the data signal transferred to the gate electrode of the first p-type MOS transistor (Qp1) 302 The voltage Vd is held in the voltage holding capacitor 106. At this time, the gate input voltage Va of the first p-type MOS transistor (Qp1) 302 is between the gate and source of the n-type MOS transistor (Qn) 103 at the time when the n-type MOS transistor (Qn) 103 is turned off. A voltage shift called a feedthrough voltage occurs via the capacitance. The shift voltages are indicated by Vf1, Vf2, and Vf3 in FIG. 7, and the amount of the voltage shifts Vf1 to Vf3 can be reduced by designing the value of the voltage holding capacitor 106 to be large.

第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３が選択されるまで電圧保持容量１０６に保持される。一方、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２は、水平走査期間にリセットが完了しており、画素電極１０７をソース電極としたソースフォロワ型アナログアンプ回路１０４−２のアンプ回路部として動作する。   The gate input voltage Va of the first p-type MOS transistor (Qp1) 302 is a voltage holding capacity until the gate scanning voltage Vg becomes high level again in the next field period and the n-type MOS transistor (Qn) 103 is selected. 106. On the other hand, the first p-type MOS transistor (Qp1) 302 has been reset in the horizontal scanning period, and operates as an amplifier circuit portion of the source follower-type analog amplifier circuit 104-2 using the pixel electrode 107 as a source electrode. .

このように、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２をアナログアンプ回路１０４−２のアンプ回路部として動作させるためには、電圧保持容量電極１０５に少なくとも（Ｖｄｍａｘ−Ｖｔｐ）よりも高い電圧を供給しておく。ここで、Ｖｄｍａｘはデータ信号電圧Ｖｄの最大値、Ｖｔｐは第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の閾値電圧である。第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２は、次のフィールドでゲート走査電圧がＶｇＨとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧（画素電圧Ｖｐｉｘ）を出力することができる。   Thus, in order to operate the first p-type MOS transistor (Qp1) 302 as an amplifier circuit unit of the analog amplifier circuit 104-2, a voltage higher than at least (Vdmax−Vtp) is applied to the voltage holding capacitor electrode 105. Keep supplying. Here, Vdmax is the maximum value of the data signal voltage Vd, and Vtp is the threshold voltage of the first p-type MOS transistor (Qp1) 302. The first p-type MOS transistor (Qp1) 302 has an analog gradation voltage (pixel) corresponding to the held gate input voltage Va until the gate scanning voltage becomes VgH and reset in the next field. Voltage Vpix) can be output.

このような画素電圧Ｖｐｉｘを出力するアクティブ負荷型アナログアンプ回路１０４−２について、図８及び図９を参照して、さらに詳しく、説明する。
図８は、シングルゲート構造のｐ−Ｓｉのｐ型ＭＯＳトランジスタ２個で構成されるアクティブ負荷型アナログアンプ回路１０４−２のゲート入力電圧−画素電圧特性の測定結果を示し、図９は、ダブルゲート構造のｐ−Ｓｉのｐ型ＭＯＳトランジスタ２個で構成されるアクティブ負荷型アナログアンプ回路１０４−２のゲート入力電圧−画素電圧特性の測定結果を示している。 The active load analog amplifier circuit 104-2 that outputs the pixel voltage Vpix will be described in more detail with reference to FIGS.
FIG. 8 shows a measurement result of gate input voltage-pixel voltage characteristics of an active load type analog amplifier circuit 104-2 composed of two p-Si p-type MOS transistors having a single gate structure, and FIG. The measurement result of the gate input voltage-pixel voltage characteristic of the active load type analog amplifier circuit 104-2 including two p-Si p-type MOS transistors having a gate structure is shown.

また、ＴＦＴに流れる電流Ｉｄｓも同時に示してある。横軸がゲート入力電圧（Ｖａ）、縦左軸が画素電圧（Ｖｐｉｘ）、縦右軸が電流（Ｉｄｓ）であり、電圧は実線のみで、電流はマークつきで示している。また、バイアス電圧Ｖｂを２つの値、すなわち、バイアス電圧Ｖｂ＝１３Ｖとバイアス電圧Ｖｂ＝１４Ｖとについて測定した。バイアス電圧Ｖｂは、電圧保持容量電極１０５に供給される電圧ＶＣＨである。   In addition, the current Ids flowing through the TFT is also shown. The horizontal axis is the gate input voltage (Va), the vertical left axis is the pixel voltage (Vpix), the vertical right axis is the current (Ids), the voltage is only a solid line, and the current is marked. Further, the bias voltage Vb was measured for two values, that is, the bias voltage Vb = 13V and the bias voltage Vb = 14V. The bias voltage Vb is a voltage VCH supplied to the voltage holding capacitor electrode 105.

図８は、シングルゲート構造のＴＦＴ２個で構成したアナログアンプ回路の特性である。ＴＦＴのサイズは共にチャネル長が6ミクロン、チャネル幅が３μｍとなっている。Ｖｂ＝１３Ｖの条件では、ゲート入力電圧と画素電圧の関係が直線性を保っている範囲は、ゲート入力電圧Ｖａで２．８Ｖから１０．６Ｖである。このときの画素電圧Ｖｐｉｘは５．８Ｖから１３．２Ｖであり、ゲインは約０．９４９である。
また、Ｖｂ＝１４Ｖの条件では、直線性はゲート入力電圧Ｖａ＝５．０〜１１．６Ｖで、画素電圧Ｖｐｉｘ＝７．２〜１３Ｖで保たれゲインは約０．８７９となっている。このように直線性を保って出力できる電圧範囲がバイアス電圧Ｖｂ＝１３Ｖでは７．４Ｖ、バイアス電圧Ｖｂ＝１４Ｖでは５．８Ｖとなっている。 FIG. 8 shows the characteristics of an analog amplifier circuit composed of two single gate TFTs. Both TFTs have a channel length of 6 microns and a channel width of 3 μm. Under the condition of Vb = 13V, the range in which the relationship between the gate input voltage and the pixel voltage maintains linearity is 2.8V to 10.6V at the gate input voltage Va. At this time, the pixel voltage Vpix is 5.8V to 13.2V, and the gain is about 0.949.
Further, under the condition of Vb = 14V, the linearity is maintained at the gate input voltage Va = 5.0 to 11.6V and the pixel voltage Vpix = 7.2 to 13V, and the gain is about 0.879. The voltage range that can be output while maintaining linearity is 7.4 V when the bias voltage Vb = 13 V, and 5.8 V when the bias voltage Vb = 14 V.

図９は、ダブルゲート構造のＴＦＴ２個で構成したアナログアンプ回路１０４−２の特性である。ＴＦＴのサイズは共にチャネル幅が１．５ミクロン、等価回路のサブＴＦＴのチャネル長が３ミクロンとした。Ｖｂ＝１４Ｖの条件では、ゲート入力電圧と画素電圧の関係が直線性を保っている範囲は、ゲート入力電圧Ｖａで０Ｖから１３Ｖである。このときの画素電圧Ｖｐｉｘは２．４Ｖから１４．８Ｖであり、ゲインは約０．９５４である。また、ゲート入力電圧Ｖｂ＝１５Ｖの条件では、直線性はゲート入力電圧Ｖａ＝０〜１４．８Ｖで、画素電圧Ｖｐｉｘ＝１．３〜１５．６Ｖで保たれゲインは約０．９６６となっている。このように直線性を保って出力できる電圧範囲がバイアス電圧Ｖｂ＝１４Ｖでは１２．４Ｖ、バイアス電圧Ｖｂ＝１４Ｖでは１４．３Ｖとなっている。
これらの結果から判るように、ゲインも向上し、直線性を保って出力できる電圧範囲も倍程度に広がっている。 FIG. 9 shows characteristics of the analog amplifier circuit 104-2 configured by two TFTs having a double gate structure. As for the size of each TFT, the channel width was 1.5 microns, and the channel length of the sub-TFT of the equivalent circuit was 3 microns. Under the condition of Vb = 14V, the range in which the relationship between the gate input voltage and the pixel voltage maintains linearity is 0V to 13V in terms of the gate input voltage Va. At this time, the pixel voltage Vpix is 2.4 V to 14.8 V, and the gain is about 0.954. Further, under the condition of the gate input voltage Vb = 15V, the linearity is maintained at the gate input voltage Va = 0 to 14.8V and the pixel voltage Vpix = 1.3 to 15.6V, and the gain is about 0.966. Yes. Thus, the voltage range that can be output while maintaining linearity is 12.4 V when the bias voltage Vb = 14 V, and 14.3 V when the bias voltage Vb = 14 V.
As can be seen from these results, the gain is also improved, and the voltage range that can be output while maintaining linearity has increased to about twice.

また、図７では読み取り難いデータ信号電圧Ｖｄと光透過率との関係について、図１０及び図１１を参照して説明する。図１０及び図１１においては、いずれも、データ信号電圧Ｖｄを０Ｖから１０．４Ｖの範囲の電圧を印加したときの光透過率を表している。
図１０及び図１１において、縦軸は光透過率（％）であり、横軸はデータ信号電圧Ｖｄとデータ信号電圧Ｖｄの中間電圧（Ｖｃ）との差の絶対値、すなわち、振幅（｜Ｖｄ−Ｖｃ｜）である。中間電圧Ｖｃよりデータ信号電圧Ｖｄが大きいとき正極性とし、小さいとき負極性としてデータ信号電圧Ｖｄを表してある。そして、光透過率は、図７の光透過率の時間経過において各フィールドで光透過率が安定した状態での値を示している。 In addition, the relationship between the data signal voltage Vd and the light transmittance which are difficult to read in FIG. 7 will be described with reference to FIGS. 10 and 11. In both FIG. 10 and FIG. 11, the light transmittance is shown when the data signal voltage Vd is applied in the range of 0V to 10.4V.
10 and 11, the vertical axis represents the light transmittance (%), and the horizontal axis represents the absolute value of the difference between the data signal voltage Vd and the intermediate voltage (Vc) of the data signal voltage Vd, that is, the amplitude (| Vd −Vc |). The data signal voltage Vd is represented as positive when the data signal voltage Vd is greater than the intermediate voltage Vc, and as negative when it is smaller. The light transmittance is a value in a state where the light transmittance is stable in each field over time of the light transmittance in FIG.

図１０は、シングルゲート構造のＭＯＳトランジスタを用いた場合を示し、図１１は、ダブルゲート構造のＭＯＳトランジスタを用いた場合を示している。
シングルゲート構造の場合は、アナログアンプ回路のゲインが低いため、最大の光透過率が９４％弱しか得られず、さらに悪いことには、アナログアンプ回路の入出力特性が悪いため、正極性と負極性とで光透過率が大きく異なっており、その差は最大で９％にもなる。
ダブルゲート構造の場合は、アナログアンプ回路１０４−２のゲインが高いため、最大の光透過率が１００％となり、また、アナログアンプ回路１０４−２の入出力特性の直線性が高く、正極性と負極性との光透過率にほとんど差はなく、その差は０．１％にも達しない。 FIG. 10 shows the case where a single gate structure MOS transistor is used, and FIG. 11 shows the case where a double gate structure MOS transistor is used.
In the case of the single gate structure, since the gain of the analog amplifier circuit is low, the maximum light transmittance can be obtained only 94%, and worse, the input / output characteristics of the analog amplifier circuit are poor, The light transmittance differs greatly depending on the negative polarity, and the difference is 9% at the maximum.
In the case of the double gate structure, since the gain of the analog amplifier circuit 104-2 is high, the maximum light transmittance is 100%, and the linearity of the input / output characteristics of the analog amplifier circuit 104-2 is high. There is almost no difference in light transmittance with the negative polarity, and the difference does not reach 0.1%.

上述の説明は、マルチゲート構造の効果としてダブルゲート構造のみを例にあげたが、更に多数のマルチゲート構造を使用しても良好な特性が得られるのは明白である。但し、透過型で使用する場合には、開口率の低下が少ないように設計する必要がある。
この実施形態に挙げたダブルゲート構造では、通常のシングルゲート構造より開口率が増大できた。 In the above description, only the double gate structure is taken as an example of the effect of the multi-gate structure. However, it is apparent that good characteristics can be obtained even when a larger number of multi-gate structures are used. However, in the case of using the transmission type, it is necessary to design so that the decrease in the aperture ratio is small.
In the double gate structure described in this embodiment, the aperture ratio can be increased as compared with the normal single gate structure.

その理由を図１２及び図１３を参照して説明する。図１２と図１３は、各々図８と図９で使用したＴＦＴの単体の構造である。この条件のＴＦＴでは、チャネル長6ミクロンでは１６Ｖ以上の耐圧があったが、チャネル長3ミクロンでは１６Ｖ印加で破壊されるＴＦＴも発生した。
このため、シングルゲート構造では、チャネル長３ミクロンを使用することはできなかった。しかし、ダブルゲート構造の採用により、サブＴＦＴにはおよそ８Ｖしか印加されないため、チャネル長３ミクロン等の小さいＴＦＴが使用可能となる。
この結果、図１２と同様の機能を果たすＴＦＴを図１３のようにチャネル長が小さいサブＴＦＴで構成できる。図１２及び図１３から明らかなように、ＴＦＴが占める面積は、図１３のダブルゲート構造の方が小さい。このため、開口率が向上した。 The reason will be described with reference to FIGS. 12 and 13 show the structure of a single TFT used in FIGS. 8 and 9, respectively. The TFT under this condition had a breakdown voltage of 16 V or more when the channel length was 6 microns, but some TFTs were destroyed when 16 V was applied when the channel length was 3 microns.
For this reason, the channel length of 3 microns cannot be used in the single gate structure. However, by adopting the double gate structure, only about 8 V is applied to the sub-TFT, so that a TFT with a channel length of 3 microns or the like can be used.
As a result, a TFT having the same function as in FIG. 12 can be configured with a sub-TFT having a small channel length as shown in FIG. As apparent from FIGS. 12 and 13, the area occupied by the TFT is smaller in the double gate structure of FIG. For this reason, the aperture ratio was improved.

次に、この実施形態の、図５に示した液晶表示装置１０−２を構成する画素回路２０−２においてＴＮ液晶を電圧無印加時に明るい状態となるノーマリー・ホワイトモードで駆動させる場合について説明する。
図１４は、その場合のゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。
また、データ信号電圧Ｖｄとして、数フィールドにわたって、明るい状態にする信号電圧を印加した例を示している。駆動方法としては、前述の図７で示したものと同様である。ＴＮ液晶は、応答時間が数十ｍｓｅｃ〜１００ｍｓｅｃ程度あるため、図１４に示すように数フィールド掛かって明るい状態に遷移していく。その間、ＴＮ液晶の分子がスイッチングすることにより液晶容量が変化し、従来の液晶表示装置では、前述の図７４に示したように、画素電圧Ｖｐｉｘが変動してしまうため、液晶の本来の光透過率Ｔ０を得ることができない。 Next, a case will be described in which the TN liquid crystal is driven in a normally white mode in which the TN liquid crystal becomes bright when no voltage is applied in the pixel circuit 20-2 constituting the liquid crystal display device 10-2 shown in FIG. .
FIG. 14 shows a timing chart of the gate scanning voltage Vg, the data signal voltage Vd, the gate input voltage Va of the first p-type MOS transistor (Qp1) 302, the pixel voltage Vpix, and changes in the light transmittance of the liquid crystal in that case. It is a thing.
Further, an example is shown in which a signal voltage for making a bright state is applied as the data signal voltage Vd over several fields. The driving method is the same as that shown in FIG. Since the TN liquid crystal has a response time of about several tens of msec to 100 msec, as shown in FIG. Meanwhile, the liquid crystal capacitance changes due to switching of the molecules of the TN liquid crystal, and in the conventional liquid crystal display device, as shown in FIG. 74 described above, the pixel voltage Vpix fluctuates. The rate T0 cannot be obtained.

それに対し、この実施形態の液晶表示装置１０−２においては、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２がアナログアンプ回路１０４−２のアンプ回路部として動作し、ＴＮ液晶の容量の変化に影響されることなく液晶１０９に一定の電圧を印加し続けることができるので、本来の光透過率が得られ、正確な階調表示を行うことができる。
すなわち、ＴＮ液晶を画素回路２０−２で駆動させた場合の画素電圧Ｖｐｉｘ、液晶の光透過率は、図１４に示した画素電圧Ｖｐｉｘ、液晶の光透過率となる。
したがって、ＴＮ液晶を画素回路２０−２で駆動させた場合にも、高速液晶を画素回路２０−２で駆動させた場合とほぼ同等の、上述の効果が得られる。 On the other hand, in the liquid crystal display device 10-2 of this embodiment, the first p-type MOS transistor (Qp1) 302 operates as the amplifier circuit unit of the analog amplifier circuit 104-2, and affects the change in the capacitance of the TN liquid crystal. Thus, a constant voltage can be continuously applied to the liquid crystal 109, so that the original light transmittance can be obtained and accurate gradation display can be performed.
That is, when the TN liquid crystal is driven by the pixel circuit 20-2, the pixel voltage Vpix and the light transmittance of the liquid crystal are the pixel voltage Vpix and the light transmittance of the liquid crystal shown in FIG.
Therefore, when the TN liquid crystal is driven by the pixel circuit 20-2, the above-described effect is obtained which is almost equivalent to the case where the high-speed liquid crystal is driven by the pixel circuit 20-2.

このように、この実施形態の構成によれば、アナログアンプ回路１０４−２をアクティブアクティブ負荷型アナログアンプ回路に構成したので、ＩｄｓのＶｄｓへの依存性が大幅に減少される。このため、ゲート−ソース電圧Ｖｇｓの変化は僅少となる。
したがって、アナログアンプ回路１０４−２のゲート入力電圧−画素電圧関係に、直線性が得られ、信号線１０２上のデータ信号電圧Ｖｄがフィールド毎に変えられても、アナログアンプ回路１０４−２から画素電極１０７に印加される画素電圧Ｖｐｉｘは、データ信号電圧Ｖｄにほぼ比例しており、画素電極１０７のゲインに低下は現れない。 Thus, according to the configuration of this embodiment, since the analog amplifier circuit 104-2 is configured as an active active load type analog amplifier circuit, the dependency of Ids on Vds is greatly reduced. For this reason, the change of the gate-source voltage Vgs is small.
Therefore, even when the linearity is obtained in the gate input voltage-pixel voltage relationship of the analog amplifier circuit 104-2, and the data signal voltage Vd on the signal line 102 is changed for each field, the analog amplifier circuit 104-2 does not change the pixel. The pixel voltage Vpix applied to the electrode 107 is substantially proportional to the data signal voltage Vd, and no decrease in the gain of the pixel electrode 107 appears.

上述したように、アナログアンプ回路１０４−２のゲート入力電圧−画素電圧関係に直線性が得られ、その画素電圧Ｖｐｉｘによって液晶１０９が水平走査期間終了後に当該フィールド期間の間駆動される。
したがって、画像表示において、データ信号電圧Ｖｄが供給されそのデータ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘが液晶１０９に印加されて液晶１０９の静電容量に変化が生ぜしめられる場合であっても、また、フィールド毎に若しくは複数フィールド期間経過時にデータ信号電圧Ｖｄが変更される場合であったとしても、そのデータ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘが液晶１０９に印加され、液晶１０９の静電容量に変化が生ぜしめられてＶｄｓが変わって来たとしても、Ｉｄｓはほぼ一定しているから、画素電圧Ｖｐｉｘの変動を上記特許よりも一層少なくすことができる。 As described above, linearity is obtained in the gate input voltage-pixel voltage relationship of the analog amplifier circuit 104-2, and the liquid crystal 109 is driven during the field period after the end of the horizontal scanning period by the pixel voltage Vpix.
Accordingly, even when the image signal is supplied with the data signal voltage Vd and the pixel voltage Vpix substantially proportional to the data signal voltage Vd is applied to the liquid crystal 109, the capacitance of the liquid crystal 109 is changed. Further, even when the data signal voltage Vd is changed for each field or when a plurality of field periods elapses, the pixel voltage Vpix substantially proportional to the data signal voltage Vd is applied to the liquid crystal 109, and the electrostatic potential of the liquid crystal 109 is changed. Even if Vds changes due to a change in the capacitance, since Ids is almost constant, fluctuations in the pixel voltage Vpix can be further reduced than in the above patent.

この結果として、図７に示す画素電圧Ｖｐｉｘ、すなわち、アナログアンプ回路１０４−２から出力される画素電圧Ｖｐｉｘは、図９に示すように、ゲート入力電圧に対する画素電圧の直線性が上記特許よりも一層向上しており、画素電圧Ｖｐｉｘを液晶に印加することができ、図１１の液晶の光透過率に示されるように、１フィールド毎に一層良好な階調を得ることが可能となる。
また、ダブルゲート構造のｐ型ＭＯＳトランジスタを使用することにより、チャネル長の短いｐ型ＭＯＳトランジスタの使用が可能になるから、開口率の向上を達成することができる。 As a result, the pixel voltage Vpix shown in FIG. 7, that is, the pixel voltage Vpix output from the analog amplifier circuit 104-2 has a linearity of the pixel voltage with respect to the gate input voltage, as shown in FIG. The pixel voltage Vpix can be applied to the liquid crystal, and a better gradation can be obtained for each field as shown by the light transmittance of the liquid crystal in FIG.
In addition, by using a p-type MOS transistor having a double gate structure, a p-type MOS transistor having a short channel length can be used, so that an improvement in aperture ratio can be achieved.

そして、この効果を享受しつつこの実施形態の液晶表示装置においても、アナログアンプ回路１０４−２のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−２のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。この結果、小面積でアナログアンプ回路１０４−２を構成できる。   In the liquid crystal display device of this embodiment while enjoying this effect, the scanning voltage is used as the power source and reset power source of the first p-type MOS transistor (Qp1) 302 that operates as the amplifier circuit unit of the analog amplifier circuit 104-2. And the analog amplifier circuit 104-2 is reset by the first p-type MOS transistor (Qp1) 302 itself, so that the wiring and circuit of the power line, reset power line, reset switch, etc. It is unnecessary. As a result, the analog amplifier circuit 104-2 can be configured with a small area.

実施形態３Embodiment 3

図１５は、本発明の第３実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第１実施形態のそれと大きく異なる点は、液晶表示装置を構成するいずれの画素回路内のアナログアンプ回路においてもその負荷素子をアクティブ素子で構成した、すなわち、アナログアンプ回路をアクティブ負荷型アナログアンプ回路として構成した点にある。 FIG. 15 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the third embodiment of the present invention.
The configuration of this embodiment is greatly different from that of the first embodiment. In any analog amplifier circuit in any of the pixel circuits constituting the liquid crystal display device, the load element is configured by an active element, that is, an analog amplifier circuit. Is configured as an active load type analog amplifier circuit.

その相違点は、第１実施形態のアナログアンプ回路１０４−１のｐ型ＭＯＳ型トランジスタを第１のｐ型ＭＯＳ型トランジスタ（Ｑｐ１）３０２とし、負荷素子を第２のｐ型ＭＯＳ型トランジスタ（Ｑｐ２）３０３で構成したことにある。   The difference is that the p-type MOS transistor of the analog amplifier circuit 104-1 of the first embodiment is a first p-type MOS transistor (Qp1) 302, and the load element is a second p-type MOS transistor (Qp2). ) 303.

すなわち、第１のｐ型ＭＯＳ型トランジスタ（Ｑｐ１）３０２のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のゲート電極をバイアス電源３０５に接続し、ソース電極を電圧保持容量電極０５に接続し、ドレイン電極を画素電極１０７に接続して構成したことにある。   That is, the gate electrode of the first p-type MOS transistor (Qp1) 302 is connected to either the source electrode or the drain electrode of the n-type MOS transistor (Qn) 103, and either the source electrode or the drain electrode is connected. Connected to the scanning line 101, the gate electrode of the second p-type MOS transistor (Qp2) 303 is connected to the bias power supply 305, the source electrode is connected to the voltage holding capacitor electrode 05, and the drain electrode is connected to the pixel electrode 107. It is in the configuration.

また、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のソース電極に供給するバイアス電源３０５のバイアス電圧ＶＢは、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のソース−ドレイン間抵抗の値Ｒｄｓｐが、液晶１０９の応答時定数を決めている抵抗成分の値以下にする電圧に設定される。
すなわち、図７３に示した液晶の等価回路における抵抗Ｒ１の値Ｒｒ、図７５に示した液晶の等価回路における抵抗Ｒ２の値Ｒｓｐと、ソース−ドレイン間抵抗の値Ｒｄｓｐは、上記の式（１）満たす値に設定される。 Also, the bias voltage VB of the bias power supply 305 supplied to the source electrode of the second p-type MOS transistor (Qp2) 303 has the value Rdsp of the source-drain resistance of the second p-type MOS transistor (Qp2) 303 as follows: The voltage is set to a value equal to or less than the value of the resistance component that determines the response time constant of the liquid crystal 109.
That is, the value Rr of the resistor R1 in the equivalent circuit of the liquid crystal shown in FIG. 73, the value Rsp of the resistor R2 in the equivalent circuit of the liquid crystal shown in FIG. ) Set to a value that satisfies.

たとえば、抵抗Ｒ２の値Ｒｓｐが５ＧΩである場合には、ソース−ドレイン間抵抗の値Ｒｄｓｐが１ＧΩを越えさせないバイアス電圧ＶＢがバイアス電源３０５から供給される。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のドレイン電流−ゲート入力電圧特性と動作点は、図６に示したものである。図６は、理想的な特性を表すものである。
図６に示すように、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のゲート−ソース間電圧（ＶＢ−ＶＣＨ）を−３Ｖ程度に設定している。たとえば、電圧保持容量電圧ＶＣＨを２０Ｖ、バイアス電圧ＶＢを１７Ｖに設定する。この結果、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のドレイン電流はおよそ１Ｅ−８（Ａ）となり、ソース−ドレイン間電圧Ｖｄｓｐが−１０Ｖの時、ソース−ドレイン間抵抗Ｒｄｓｐは１ＧΩとなる。 For example, when the value Rsp of the resistor R2 is 5 GΩ, a bias voltage VB that prevents the source-drain resistance value Rdsp from exceeding 1 GΩ is supplied from the bias power supply 305. The drain current-gate input voltage characteristics and operating point of the second p-type MOS transistor (Qp2) 303 are as shown in FIG. FIG. 6 shows ideal characteristics.
As shown in FIG. 6, the gate-source voltage (VB-VCH) of the second p-type MOS transistor (Qp2) 303 is set to about -3V. For example, the voltage holding capacitor voltage VCH is set to 20V, and the bias voltage VB is set to 17V. As a result, the drain current of the second p-type MOS transistor (Qp2) 303 is about 1E-8 (A), and when the source-drain voltage Vdsp is −10 V, the source-drain resistance Rdsp is 1 GΩ.

上述したように、液晶の等価回路における抵抗Ｒ１の値Ｒｒ、抵抗Ｒ２の値Ｒｓｐと、ソース−ドレイン間抵抗の値Ｒｄｓｐとを上述の式（１）を満たす値に設定することにより、マルチゲート構造のＭＯＳトランジスタで構成した第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のうち少なくとも一方は、第１実施形態で説明したような動作領域、すなわち、マルチゲート構造のＭＯＳトランジスタの等価的な各単体ＴＦＴをＩｄｓのＶｄｓへの依存性の僅少な電圧領域で動作させるようにして構成される。   As described above, by setting the value Rr of the resistor R1, the value Rsp of the resistor R2, and the value Rdsp of the source-drain resistance in the equivalent circuit of the liquid crystal to values satisfying the above equation (1), the multi-gate At least one of the first p-type MOS transistor (Qp1) 302 and the second p-type MOS transistor (Qp2) 303 configured by the MOS transistor having the structure has an operation region as described in the first embodiment, that is, Each of the equivalent single TFTs of the multi-gate MOS transistor is configured to operate in a voltage region where the dependence of Ids on Vds is small.

例えば、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３の動作が、弱反転領域で動作させられる。
したがって、ソース−ドレイン間電圧Ｖｄｓｐが−２Ｖ〜−１４Ｖと変化しても、ドレイン電流はほぼ一定である。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２をアナログアンプ回路１０４−３として動作させる場合の、バイアス電流源として動作する。アナログアンプ回路１０４−３は、また、弱反転領域乃至バラツキの少ない領域で動作する。 For example, the operation of the second p-type MOS transistor (Qp2) 303 is operated in the weak inversion region.
Therefore, even if the source-drain voltage Vdsp changes from -2V to -14V, the drain current is substantially constant. The second p-type MOS transistor (Qp2) 303 operates as a bias current source when the first p-type MOS transistor (Qp1) 302 is operated as the analog amplifier circuit 104-3. The analog amplifier circuit 104-3 operates in a weak inversion region or a region with little variation.

また、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３の動作状態と同様に、第１のｐ型ＭＯＳトランジスタ（ＱＰ１）３０２の動作状態を第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３と同様の動作状態に設定させて用いることもできる。
また、第１のｐ型ＭＯＳトランジスタ（ＱＰ１）３０２の動作状態だけを上述の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３と同様の動作状態に設定させて用いることもできる。
これらの構成を除くこの実施形態の各部の構成は、第１実施形態と同一の構成であるので、それらの各部には第１実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−３てで参照し、画素回路を２０−３で参照する。 Similarly to the operation state of the second p-type MOS transistor (Qp2) 303, the operation state of the first p-type MOS transistor (QP1) 302 is the same as that of the second p-type MOS transistor (Qp2) 303. It can also be used by setting the state.
Further, only the operation state of the first p-type MOS transistor (QP1) 302 can be set to the same operation state as that of the second p-type MOS transistor (Qp2) 303 described above.
Since the structure of each part of this embodiment except these structures is the same structure as 1st Embodiment, the same code | symbol as 1st Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-3, and the pixel circuit is referred to as 20-3.

次に、図１５を参照して、この実施形態の動作について説明する。
この実施形態の動作は、図５を用いて上述した第２実施形態の液晶表示装置の駆動方法と同様である。
すなわち、分極を有する強誘電性液晶、反強誘電性液晶、及び１フィールド期間内に応答するＯＣＢモード液晶のような高速液晶を画素回路２０−３において駆動させた場合の画素電圧Ｖｐｉｘ、液晶光透過率は、図７に示したものと同様であり、ＴＮ液晶を画素回路２０−３において駆動させた場合の画素電圧Ｖｐｉｘ、液晶光透過率は、図１４に示したものと同様である。 Next, the operation of this embodiment will be described with reference to FIG.
The operation of this embodiment is the same as the driving method of the liquid crystal display device of the second embodiment described above with reference to FIG.
That is, the pixel voltage Vpix and the liquid crystal light when a high-speed liquid crystal such as a ferroelectric liquid crystal having polarization, an anti-ferroelectric liquid crystal, and an OCB mode liquid crystal that responds within one field period is driven in the pixel circuit 20-3. The transmittance is the same as that shown in FIG. 7, and the pixel voltage Vpix and the liquid crystal light transmittance when the TN liquid crystal is driven in the pixel circuit 20-3 are the same as those shown in FIG.

このように、この実施形態の構成によれば、アナログアンプ回路１０４−３をアクティブ負荷型アナログアンプ回路に構成したので、ＩｄｓのＶｄｓへの依存性が大幅に減少され、ゲート−ソース電圧Ｖｇｓの変化は僅少となる。
したがって、アナログアンプ回路１０４−３のゲート入力電圧−画素電圧関係に、直線性が得られ、画素電圧Ｖｐｉｘは、データ信号電圧Ｖｄにほぼ比例しており、画素電極１０７のゲインに低下は現れない。 Thus, according to the configuration of this embodiment, since the analog amplifier circuit 104-3 is configured as an active load type analog amplifier circuit, the dependency of Ids on Vds is greatly reduced, and the gate-source voltage Vgs is reduced. Change is minimal.
Therefore, linearity is obtained in the gate input voltage-pixel voltage relationship of the analog amplifier circuit 104-3, the pixel voltage Vpix is substantially proportional to the data signal voltage Vd, and no decrease in the gain of the pixel electrode 107 appears. .

したがって、画像表示において、データ信号電圧Ｖｄに対応する画素電圧ｖｐｉｘが印加されたときに液晶１０９の静電容量に変化が生ぜしめられる場合ばかりでなく、フィールド期間毎に若しくは数フィールド期間の経過時にデータ信号電圧Ｖｄが変更され液晶が駆動されて液晶１０９の静電容量に変化が生じて来る場合にも、Ｖｄｓが変わって来るが、Ｉｄｓはほぼ一定しているから、画素電圧Ｖｐｉｘの変動を上記特許よりも一層少なくすることができる。   Therefore, in image display, not only when the capacitance of the liquid crystal 109 changes when the pixel voltage vpix corresponding to the data signal voltage Vd is applied, but also every field period or when several field periods elapse. When the data signal voltage Vd is changed and the liquid crystal is driven to change the capacitance of the liquid crystal 109, Vds also changes. However, since Ids is almost constant, the fluctuation of the pixel voltage Vpix is changed. It can be even less than the above patent.

この結果として、図７の画素電圧Ｖｐｉｘに示すように、１フィールド期間に亘ってゲート入力電圧−画素電圧特性の直線性が上記特許よりも一層向上している画素電圧Ｖｐｉｘ（図９）を液晶に印加することができ、図１１の液晶の光透過率に示すように、１フィールド毎に一層良好な階調を得ることが可能となる。
また、ダブルゲート構造のｐ型ＭＯＳトランジスタを使用することにより、チャネル長の短いｐ型ＭＯＳトランジスタの使用が可能になるから、開口率の向上を達成することができる。 As a result, as shown by the pixel voltage Vpix in FIG. 7, the pixel voltage Vpix (FIG. 9) in which the linearity of the gate input voltage-pixel voltage characteristic is further improved over the above-mentioned patent over one field period is liquid crystal. As shown in the light transmittance of the liquid crystal in FIG. 11, it is possible to obtain a better gradation for each field.
In addition, by using a p-type MOS transistor having a double gate structure, a p-type MOS transistor having a short channel length can be used, so that an improvement in aperture ratio can be achieved.

そして、この効果を享受しつつこの実施形態の液晶表示装置においても、アナログアンプ回路１０４−３のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−２のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。この結果、小面積でアナログアンプを構成できる。   In the liquid crystal display device of this embodiment while enjoying this effect, the scanning voltage is used as the power source and reset power source of the first p-type MOS transistor (Qp1) 302 that operates as the amplifier circuit unit of the analog amplifier circuit 104-3. And the analog amplifier circuit 104-2 is reset by the first p-type MOS transistor (Qp1) 302 itself, so that the wiring and circuit of the power line, reset power line, reset switch, etc. It is unnecessary. As a result, an analog amplifier can be configured with a small area.

実施形態４Embodiment 4

図１６は、本発明の第４実施形態である液晶表示装置を構成する１つの画素回路を示す図、また、図１７は、同液晶表示装置を構成する画素回路のｐ型ＭＯＳトランジスタのドレイン電流−ゲート入力電圧特性を示す図である。
この実施形態の構成が、第１実施形態のそれと大きく異なる点は、液晶表示装置を構成する画素回路内のアナログアンプ回路においてその負荷素子をアクティブ素子で構成した、すなわち、アナログアンプ回路をアクティブ負荷型アナログアンプ回路として構成した点にある。 FIG. 16 is a diagram showing one pixel circuit constituting a liquid crystal display device according to a fourth embodiment of the present invention, and FIG. 17 is a drain current of a p-type MOS transistor of the pixel circuit constituting the liquid crystal display device. -It is a figure which shows a gate input voltage characteristic.
The configuration of this embodiment differs greatly from that of the first embodiment in that the load element is configured as an active element in the analog amplifier circuit in the pixel circuit constituting the liquid crystal display device, that is, the analog amplifier circuit is the active load. This is in the form of a type analog amplifier circuit.

その相違点は、第１実施形態のアナログアンプ回路１０４−４のｐ型ＭＯＳトランジスタを、第２実施形態及び第３実施形態と同様、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２とし、負荷素子を第２のＭＯＳトランジスタ（Ｑｐ２）３０３で構成したことにある。   The difference is that the p-type MOS transistor of the analog amplifier circuit 104-4 of the first embodiment is a first p-type MOS transistor (Qp1) 302 as in the second and third embodiments, and the load element Is constituted by the second MOS transistor (Qp2) 303.

すなわち、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のゲート電極及びソース電極を電圧保持容量電極１０５に接続し、ドレイン電極を画素電極１０７に接続して構成したことにある。
第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２と第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３とは、ソースホロワ型アナログアンプ回路１０４−４として動作する。 That is, the gate electrode of the first p-type MOS transistor (Qp1) 302 is connected to one of the source electrode and the drain electrode of the n-type MOS transistor (Qn) 103, and either the source electrode or the drain electrode is scanned. This is because the gate electrode and the source electrode of the second p-type MOS transistor (Qp2) 303 are connected to the voltage holding capacitor electrode 105 and the drain electrode is connected to the pixel electrode 107.
The first p-type MOS transistor (Qp1) 302 and the second p-type MOS transistor (Qp2) 303 operate as a source follower type analog amplifier circuit 104-4.

そして、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のゲート電極とソース電極はともに電圧保持容量電極１０５に接続されているから、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のゲート−ソース間電圧Ｖｇｓｐは０Ｖとなる。このバイアス条件下で、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のソース−ドレイン間抵抗の値Ｒｄｓｐが、前述の式（１）を満たすように、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３の閾値電圧をチャネル・ドーズにより正側にシフト制御している。   Since the gate electrode and the source electrode of the second p-type MOS transistor (Qp2) 303 are both connected to the voltage holding capacitor electrode 105, the gate-source voltage of the second p-type MOS transistor (Qp2) 303 is reduced. Vgsp becomes 0V. Under this bias condition, the second p-type MOS transistor (Qp2) 303 is set such that the value Rdsp of the source-drain resistance of the second p-type MOS transistor (Qp2) 303 satisfies the above equation (1). The threshold voltage is shifted to the positive side by the channel dose.

図１７は、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のドレイン電流・ゲート入力電圧特性と、動作点を示したものである。なお、図１７においても、Ｖｄｓを−２Ｖから−１４Ｖまでの８通りの曲線が描かれているが、その各曲線が図１７中で位置する関係は、図３及び図４と同じである。
図１７に示すように、ゲート−ソース間電圧が０Ｖの時、ドレイン電流が約１Ｅ−８（Ａ）となるように、チャネルドーズにより、閾値電圧が正側にシフト制御されている。この結果、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のドレイン電流はおよそ１Ｅ−８（Ａ）となり、ソース−ドレイン間電圧Ｖｄｓｐが−１０Ｖの時、ソース−ドレイン間抵抗の値Ｒｄｓｐは１ＧΩとなる。 FIG. 17 shows the drain current / gate input voltage characteristics and the operating point of the second p-type MOS transistor (Qp2) 303. In FIG. 17, eight curves with Vds ranging from −2V to −14V are drawn. The relationship in which each curve is located in FIG. 17 is the same as in FIGS. 3 and 4.
As shown in FIG. 17, when the gate-source voltage is 0 V, the threshold voltage is shift-controlled to the positive side by the channel dose so that the drain current is about 1E-8 (A). As a result, the drain current of the second p-type MOS transistor (Qp2) 303 is about 1E-8 (A), and when the source-drain voltage Vdsp is -10 V, the source-drain resistance value Rdsp is 1 GΩ. Become.

上述したように、液晶の等価回路における抵抗Ｒ１の値Ｒｒ、抵抗Ｒ２の値Ｒｓｐと、ソース−ドレイン間抵抗の値Ｒｄｓｐとを上述の式（１）を満たす値に設定することにより、マルチゲート構造のＭＯＳトランジスタで構成した第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３のうち少なくとも一方は、第１実施形態で説明したような動作領域、すなわち、マルチゲート構造のＭＯＳ型トランジスタの等価的な各単体ＴＦＴをＩｄｓのＶｄｓへの依存性の僅少な電圧領域で動作させるようにして構成される。   As described above, by setting the value Rr of the resistor R1, the value Rsp of the resistor R2, and the value Rdsp of the source-drain resistance in the equivalent circuit of the liquid crystal to values satisfying the above equation (1), the multi-gate At least one of the first p-type MOS transistor (Qp1) 302 and the second p-type MOS transistor (Qp2) 303 configured by the MOS transistor having the structure has an operation region as described in the first embodiment, that is, Each of the equivalent single TFTs of the MOS transistor having a multi-gate structure is configured to operate in a voltage region where the dependence of Ids on Vds is small.

例えば、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３の動作が、弱反転領域での動作となっており、ソース−ドレイン間電圧Ｖｄｓｐが−２Ｖ〜−１４Ｖと変化しても、ドレイン電流はほぼ一定である。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２をアナログアンプ回路１０４−４のアンプ回路部として動作させる場合の、バイアス電流源として動作する。   For example, the operation of the second p-type MOS transistor (Qp2) 303 is an operation in the weak inversion region, and even if the source-drain voltage Vdsp changes from −2V to −14V, the drain current is almost the same. It is constant. The second p-type MOS transistor (Qp2) 303 operates as a bias current source when the first p-type MOS transistor (Qp1) 302 is operated as an amplifier circuit unit of the analog amplifier circuit 104-4.

また、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３の動作状態と同様に、第１のｐ型ＭＯＳトランジスタ（ＱＰ１）３０２の動作状態を第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３と同様の動作状態に設定させて用いることもできる。
また、第１のｐ型ＭＯＳトランジスタ（ＱＰ１）３０２の動作状態だけを上述の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３と同様の動作状態に設定させて用いることもできる。 Similarly to the operation state of the second p-type MOS transistor (Qp2) 303, the operation state of the first p-type MOS transistor (QP1) 302 is the same as that of the second p-type MOS transistor (Qp2) 303. It can also be used by setting the state.
Further, only the operation state of the first p-type MOS transistor (QP1) 302 can be set to the same operation state as that of the second p-type MOS transistor (Qp2) 303 described above.

この実施形態では、第２実施形態で必要であったバイアス電源３０４及び第３実施形態で必要であったソース電源３０５が不要となっているが、チャネルドーズ工程が余分に必要となる。   In this embodiment, the bias power source 304 required in the second embodiment and the source power source 305 required in the third embodiment are unnecessary, but an extra channel dose process is required.

これらの構成を除くこの実施形態の各部の構成は、第１実施形態と同一の構成であるので、それらの各部には第１実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−４てで参照し、画素回路を２０−４で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 1st Embodiment, the same code | symbol as 1st Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-4, and the pixel circuit is referred to as 20-4.

次に、図１６及び図１７を参照して、この実施形態の動作について説明する。
この実施形態の動作は、上述した第２実施形態及び第３実施形態の液晶表示装置の駆動方法と同様である。
すなわち、分極を有する強誘電性液晶、反強誘電性液晶、及び１フィールド期間内に応答するＯＣＢモード液晶のような高速液晶を画素回路２０−４において駆動させた場合の画素電圧Ｖｐｉｘ、液晶光透過率は、図７に示したものと同様であり、ＴＮ液晶を画素回路２０−４において駆動させた場合の画素電圧Ｖｐｉｘ、液晶光透過率は、図１４に示したものと同様である。 Next, the operation of this embodiment will be described with reference to FIGS.
The operation of this embodiment is the same as the driving method of the liquid crystal display device of the second embodiment and the third embodiment described above.
That is, the pixel voltage Vpix and the liquid crystal light when a high-speed liquid crystal such as a ferroelectric liquid crystal having polarization, an anti-ferroelectric liquid crystal, and an OCB mode liquid crystal that responds within one field period is driven in the pixel circuit 20-4. The transmittance is the same as that shown in FIG. 7, and the pixel voltage Vpix and the liquid crystal light transmittance when the TN liquid crystal is driven in the pixel circuit 20-4 are the same as those shown in FIG.

このように、この実施形態の構成によれば、アナログアンプ回路１０４−４をアクティブ負荷型アナログアンプ回路に構成したので、ＩｄｓのＶｄｓへの依存性が大幅に減少され、ゲート−ソース電圧Ｖｇｓの変化は僅少となる。
したがって、アナログアンプ回路１０４−４のゲート入力電圧−画素電圧関係に直線性が得られ、画素電圧Ｖｐｉｘは、データ信号電圧Ｖｄにほぼ比例しており、画素電極１０７のゲインに低下は現れない。 Thus, according to the configuration of this embodiment, since the analog amplifier circuit 104-4 is configured as an active load type analog amplifier circuit, the dependency of Ids on Vds is greatly reduced, and the gate-source voltage Vgs is reduced. Change is minimal.
Therefore, linearity is obtained in the gate input voltage-pixel voltage relationship of the analog amplifier circuit 104-4, the pixel voltage Vpix is substantially proportional to the data signal voltage Vd, and no decrease in the gain of the pixel electrode 107 appears.

上述のように、アナログアンプ回路１０４−４のゲート入力電圧−画素電圧関係に直線性が得られ、その画素電圧Ｖｐｉｘによって液晶１０９が水平走査期間終了後に当該フィールド期間の間駆動される、すなわち、アナログアンプ回路１０４−４から出力されている画素電圧Ｖｐｉｘが画素電極１０７に印加されて液晶１０９が駆動されるので、画像表示において、データ信号電圧Ｖｄに対応する画素電圧ｖｐｉｘが印加されたときに液晶１０９の静電容量に変化が生じ、又はフィールド期間毎に若しくは数フィールド期間の経過時にデータ信号電圧Ｖｄが変更されて液晶が駆動され、液晶１０９の静電容量に変化が生じてＶｄｓが許容限度内で変わって来たとしても、Ｉｄｓがほぼ一定しているから、画素電圧Ｖｐｉｘの変動を上記特許よりも一層少なくすことができる。   As described above, linearity is obtained in the gate input voltage-pixel voltage relationship of the analog amplifier circuit 104-4, and the liquid crystal 109 is driven by the pixel voltage Vpix during the field period after the horizontal scanning period. Since the pixel voltage Vpix output from the analog amplifier circuit 104-4 is applied to the pixel electrode 107 to drive the liquid crystal 109, when the pixel voltage vpix corresponding to the data signal voltage Vd is applied in image display. The capacitance of the liquid crystal 109 changes, or the data signal voltage Vd is changed every field period or when several field periods elapse to drive the liquid crystal, and the capacitance of the liquid crystal 109 changes to allow Vds. Even if it changes within the limit, since Ids is almost constant, the fluctuation of the pixel voltage Vpix is described in the above patent. Remote can be further reduced.

この結果として、図７に示す画素電圧Ｖｐｉｘ、すなわち、アナログアンプ回路１０４−４から出力される画素電圧Ｖｐｉｘは、図９に示すように、ゲート入力電圧に対する画素電圧の直線性が上記特許よりも一層向上しており、画素電圧Ｖｐｉｘを液晶に印加することができ、図１１の液晶の光透過率に示されるように、１フィールド毎に一層良好な階調を得ることが可能となる。
また、ダブルゲート構造のｐ型ＭＯＳトランジスタを使用することにより、チャネル長の短いｐ型ＭＯＳトランジスタの使用が可能になるから、開口率の向上を達成することができる。 As a result, the pixel voltage Vpix shown in FIG. 7, that is, the pixel voltage Vpix output from the analog amplifier circuit 104-4 has a linearity of the pixel voltage with respect to the gate input voltage, as shown in FIG. The pixel voltage Vpix can be applied to the liquid crystal, and a better gradation can be obtained for each field as shown by the light transmittance of the liquid crystal in FIG.
In addition, by using a p-type MOS transistor having a double gate structure, a p-type MOS transistor having a short channel length can be used, so that an improvement in aperture ratio can be achieved.

そして、この効果を享受しつつこの実施形態の液晶表示装置においても、アナログアンプ回路１０４−４のアンプ回路部として動作する第１の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−４のリセットを第１の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。この結果、小面積でアナログアンプを構成できる。   The power supply and reset power supply of the first first p-type MOS transistor (Qp1) 302 that operates as the amplifier circuit section of the analog amplifier circuit 104-4 also in the liquid crystal display device of this embodiment while enjoying this effect. And the analog amplifier circuit 104-4 is reset by the first first p-type MOS transistor (Qp1) 302 itself, so that the power supply line, the reset power supply line, and the reset switch are used. Wiring and circuits such as are unnecessary. As a result, an analog amplifier can be configured with a small area.

実施形態５Embodiment 5

図１８は、本発明の第５実施形態である液晶表示装置を構成する１つの画素回路を示す図、図１９は、同液晶表示装置の画素回路に用いる抵抗の第１の構造例を示す図、図２０は、同液晶表示装置の画素回路に用いる抵抗の第２の構造例を示す図、図２１は、同液晶表示装置の画素回路に用いる抵抗の第３の構造例を示す図、また、図２２は、同液晶表示装置を構成する画素回路の抵抗の値を変えたときのゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、アンプ入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート、並びに液晶の光透過率の変化を示す図である。
この実施形態の構成が、第１実施形態のそれと大きく異なる点は、液晶表示装置を構成するいずれのアナログアンプ回路においてもその負荷素子を抵抗で構成した、すなわち、アナログアンプ回路を受動負荷型アナログアンプ回路として構成した点にある。 FIG. 18 is a diagram showing one pixel circuit constituting a liquid crystal display device according to a fifth embodiment of the present invention, and FIG. 19 is a diagram showing a first structure example of resistors used in the pixel circuit of the liquid crystal display device. 20 is a diagram showing a second structure example of the resistor used in the pixel circuit of the liquid crystal display device, FIG. 21 is a diagram showing a third structure example of the resistor used in the pixel circuit of the liquid crystal display device, FIG. 22 is a timing chart of the gate scanning voltage Vg, the data signal voltage Vd, the amplifier input voltage Va, and the pixel voltage Vpix when the resistance value of the pixel circuit constituting the liquid crystal display device is changed, and the light transmission of the liquid crystal It is a figure which shows the change of a rate.
The configuration of this embodiment is greatly different from that of the first embodiment in that any analog amplifier circuit constituting the liquid crystal display device has its load element configured by a resistor, that is, the analog amplifier circuit is a passive load type analog. The amplifier circuit is configured.

その相違点は、第１実施形態のアナログアンプ回路１０４−１のｐ型ＭＯＳトランジスタをｐ型ＭＯＳトランジスタ３０２とし、負荷素子を抵抗３０６で構成したことにある。
したがって、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）３０２と抵抗３０６とで構成されるアナログアンプ回路１０４−４は、ソースホロワ型アナログアンプ回路を構成する。
そのｐ型ＭＯＳトランジスタ（Ｑｐ）３０２は、マルチゲート構造のＭＯＳ型トランジスタであり、また、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３並びにｐ型ＭＯＳトランジスタ（Ｑｐ）３０２は、ｐ-ＳｉＴＦＴで構成されている。 The difference is that the p-type MOS transistor of the analog amplifier circuit 104-1 of the first embodiment is a p-type MOS transistor 302, and the load element is formed of a resistor 306.
Therefore, the analog amplifier circuit 104-4 including the p-type MOS transistor (Qp) 302 and the resistor 306 forms a source follower type analog amplifier circuit.
The p-type MOS transistor (Qp) 302 is a multi-gate MOS transistor, and the n-type MOS transistor (Qn) 103 and the p-type MOS transistor (Qp) 302 are configured by p-Si TFTs. .

すなわち、ｐ型ＭＯＳ型トランジスタ３０２のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、抵抗３０６の一端を電圧保持容量電極１０５に接続し、他端を画素電極１０７に接続して構成したことにある。   That is, the gate electrode of the p-type MOS transistor 302 is connected to the other of the source electrode and the drain electrode of the n-type MOS transistor (Qn) 103, and one of the source electrode and the drain electrode is connected to the scanning line 101. The resistor 306 has one end connected to the voltage holding capacitor electrode 105 and the other end connected to the pixel electrode 107.

また、抵抗３０６の値ＲＬは、液晶の応答時定数を決めている抵抗成分の値以下に設定されている。すなわち、図７３に示す液晶の等価回路内の抵抗Ｒ１の値Ｒｒ、図７５に示す液晶の等価回路内の抵抗Ｒ２の値Ｒｓｐと、抵抗３０６の値ＲＬとは次式（２）
ＲＬ≦Ｒｒ、 ＲＬ≦Ｒｓｐ…（２）
を満たすことが必要である。
たとえば、抵抗Ｒ２の値Ｒｓｐが５ＧΩである場合には、抵抗３０６の値ＲＬは１ＧΩ程度の値に設定されている。１ＧΩという通常の半導体集積回路では用いられない大きな抵抗は、半導体薄膜か、もしくは不純物ドーピングされた半導体薄膜で形成する。 The value RL of the resistor 306 is set to be equal to or less than the value of the resistance component that determines the response time constant of the liquid crystal. That is, the value Rr of the resistor R1 in the equivalent circuit of the liquid crystal shown in FIG. 73, the value Rsp of the resistor R2 in the equivalent circuit of the liquid crystal shown in FIG.
RL ≦ Rr, RL ≦ Rsp (2)
It is necessary to satisfy.
For example, when the value Rsp of the resistor R2 is 5 GΩ, the value RL of the resistor 306 is set to a value of about 1 GΩ. A large resistance of 1 GΩ that is not used in a normal semiconductor integrated circuit is formed of a semiconductor thin film or a semiconductor thin film doped with impurities.

図１９は、抵抗ＲＬを、ライトリー・ドーピングされたｐ型半導体薄膜（ｐ-）で形成した場合の構造例を示したものである。図１９には、ｐ型ＭＯＳトランジスタ（ｐ型ｐ-ＳｉＴＦＴ）３０２の構造も示してある。図１９に示すように、ｐ型ｐ-ＳｉＴＦＴ３０２のソース電極及びドレイン電極のいずれか一方は走査線１０１に接続されており、他方は画素電極１０７に接続されている。ここで、抵抗３０６を形成するｐ-層４０４部分は、式（２）で示した条件を満たすように、不純物ドーピングの量、及び長さ、幅が設計されている。また、ｐ型ｐ-ＳｉＴＦＴ３０２は、高耐圧化のためにライトリー・ドープト・ドレイン（以下ＬＤＤと記す。）構造となっており、工程を簡略化するために、ｐ-ＳｉＴＦＴ４０２のＬＤＤを形成する工程と、抵抗３０６（ｐ-）を形成する工程を同時に行っている。なお、図１９中の参照番号４０３は、ｐ+の領域であり、図１９中の左から右へ付されている４０３、４０４、４０４、４０３が付されている領域が、ｐ型ＭＯＳトランジスタ３０３を構成している。４０１は、ガラス基板である。   FIG. 19 shows an example of the structure when the resistor RL is formed of a lightly doped p-type semiconductor thin film (p−). FIG. 19 also shows the structure of a p-type MOS transistor (p-type p-Si TFT) 302. As shown in FIG. 19, one of the source electrode and the drain electrode of the p-type p-Si TFT 302 is connected to the scanning line 101, and the other is connected to the pixel electrode 107. Here, the amount of impurity doping, the length, and the width of the p − layer 404 part forming the resistor 306 are designed so as to satisfy the condition shown in the equation (2). Further, the p-type p-Si TFT 302 has a lightly doped drain (hereinafter referred to as LDD) structure for increasing the breakdown voltage, and the LDD of the p-Si TFT 402 is formed in order to simplify the process. The process and the process of forming the resistor 306 (p−) are performed simultaneously. Reference numeral 403 in FIG. 19 is a p + region, and regions denoted by 403, 404, 404, and 403 attached from left to right in FIG. 19 are p-type MOS transistors 303. Is configured. 401 is a glass substrate.

次に、抵抗３０６を不純物のドーピングされていない半導体薄膜（ｉ層）５０１で形成した例を図２０に示す。ここで、抵抗３０６を形成するｉ層５０１の長さ、幅は、式（２）を満たすように設計されている。また、ｉ層５０１を抵抗３０６として用いる場合には、図２０に示すように、ｐ型ＭＯＳトランジスタ３０２の、画素電極１０７に接続された側のソース電極及びドレイン電極（ｐ+）４０３のいずれか一方と抵抗３０６となるｉ層５０１との間に、ｐ型にライトリー・ドーピングされたｐ-層４０４を形成しておく。ｐ+層とｉ層を接触させると、極めて高いショットキー抵抗が形成され、式（２）を満たす抵抗を小面積で形成することができなくなってしまうからである。同様に、電圧保持容量電極１０５に接続されたｐ+電極４０３と、ｉ層５０１との間には、ｐ-層４０４を形成する。その他の参照番号は、図１９と同じである。   Next, an example in which the resistor 306 is formed of a semiconductor thin film (i layer) 501 which is not doped with impurities is shown in FIG. Here, the length and width of the i layer 501 forming the resistor 306 are designed to satisfy the formula (2). When the i layer 501 is used as the resistor 306, as shown in FIG. 20, either the source electrode or the drain electrode (p +) 403 of the p-type MOS transistor 302 on the side connected to the pixel electrode 107 is used. A p− layer 404 that is p-type lightly doped is formed between the i layer 501 to be the resistor 306. This is because when the p + layer and the i layer are brought into contact with each other, an extremely high Schottky resistor is formed, and a resistor satisfying the formula (2) cannot be formed in a small area. Similarly, a p− layer 404 is formed between the p + electrode 403 connected to the voltage holding capacitor electrode 105 and the i layer 501. Other reference numbers are the same as those in FIG.

次に、抵抗３０６を、ライトリー・ドーピングされたｎ型半導体薄膜（ｎ-）で形成した場合の例を図２１に示す。ここで、抵抗３０６を形成するｎ-層６０２の部分は、式（２）で示した条件を満たすように、不純物ドーピングの量、及び長さ、幅が設計されている。ｐ型ｐ-ＳｉＴＦＴ３０２のソース電極及びドレイン電極（ｐ+層）４０３のいずれか一方とｎ-層６０２とを接続する場合には、図２１に示すように、ｐ+層４０３とｎ+層６０１とを金属層４０８を介して接続し、そのｎ+層６０１をｎ-層６０２に接触させる。その他の参照番号は、図１９と同じである。   Next, FIG. 21 shows an example in which the resistor 306 is formed of a lightly doped n-type semiconductor thin film (n−). Here, the amount of impurity doping, the length, and the width of the portion of the n − layer 602 that forms the resistor 306 are designed so as to satisfy the condition expressed by the equation (2). When one of the source electrode and drain electrode (p + layer) 403 of the p-type p-Si TFT 302 is connected to the n − layer 602, as shown in FIG. 21, the p + layer 403 and the n + layer 601 are connected. Are connected to each other through the metal layer 408, and the n + layer 601 is brought into contact with the n − layer 602. Other reference numbers are the same as those in FIG.

以上、図１８に示す抵抗３０６を半導体薄膜、不純物ドーピングされた半導体薄膜で形成する場合について説明したが、式（２）を満たす抵抗であれば、他の材料を適用してもよい。   As described above, the case where the resistor 306 illustrated in FIG. 18 is formed using a semiconductor thin film or a semiconductor thin film doped with impurities has been described. However, any other material may be used as long as the resistance satisfies Expression (2).

これらの構成を除くこの実施形態の各部の構成は、第１実施形態と同一の構成であるので、それらの各部には第１実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−５で参照し、画素回路を２０−５で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 1st Embodiment, the same code | symbol as 1st Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-5, and the pixel circuit is referred to as 20-5.

次に、図１８〜図２２を参照して、この実施形態の動作について説明する。
この実施形態の液晶表示装置の駆動方法は、次の通りである。
この実施形態の駆動方法は、第２実施形態、第３実施形態及び第４実施形態と同じである。分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶を画素回路２０−５において駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化は、図７について説明したものと同じである。ここで、液晶は、電圧無印加時に暗い状態となるノーマリー・ブラックモードで動作する例を示している。 Next, the operation of this embodiment will be described with reference to FIGS.
The driving method of the liquid crystal display device of this embodiment is as follows.
The driving method of this embodiment is the same as that of the second embodiment, the third embodiment, and the fourth embodiment. Gate scanning voltage Vg and data signal voltage when high-speed liquid crystal such as ferroelectric liquid crystal having polarization, anti-ferroelectric liquid crystal, or OCB mode liquid crystal that responds within one field period is driven in the pixel circuit 20-5. The timing chart of Vd, the gate input voltage Va of the first p-type MOS transistor (Qp1) 302, the pixel voltage Vpix, and the change in the light transmittance of the liquid crystal are the same as those described with reference to FIG. Here, an example is shown in which the liquid crystal operates in a normally black mode, which is dark when no voltage is applied.

ＮＴ液晶を画素回路２０−５において駆動させた場合のゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化は、図１４について説明したものと同じである。   When the NT liquid crystal is driven in the pixel circuit 20-5, the gate scanning voltage Vg, the data signal voltage Vd, the gate input voltage Va of the first p-type MOS transistor (Qp1) 302, the timing chart of the pixel voltage Vpix, and the liquid crystal The change in light transmittance is the same as that described for FIG.

第２実施形態〜第４実施形態と同様、この実施形態においても、今回のフィールド期間電圧保持容量１０６に保持されたゲート入力電圧Ｖａは、アナログアンプ回路１０４−５の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２によって液晶１０９に印加され、その印加は、次のフィールドでゲート走査電圧がＶｇＨとなってリセットが行われるまでの間続行され、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。その出力電圧は、ｐ型ＭＯＳトランジスタのトランス・コンダクタンスｇｍｐと抵抗３０６の値によって変わるが、およそ次の式で表される。
Ｖｐｉｘ≒Ｖａ−Ｖｔｐ （３）
ここで、Ｖｔｐは、通常負の値であるので、図７に示すように、ＶｐｉｘはＶａよりも第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の閾値電圧の絶対値だけ高い電圧となる。 Similar to the second to fourth embodiments, in this embodiment as well, the gate input voltage Va held in the current field period voltage holding capacitor 106 is the first p-type MOS transistor of the analog amplifier circuit 104-5. (Qp1) 302 is applied to the liquid crystal 109, and the application is continued until the gate scanning voltage becomes VgH and reset is performed in the next field, and the analog level corresponding to the held gate input voltage Va is maintained. A regulated voltage can be output. The output voltage varies depending on the transconductance gmp of the p-type MOS transistor and the value of the resistor 306, but is approximately expressed by the following equation.
Vpix≈Va−Vtp (3)
Here, since Vtp is usually a negative value, Vpix is higher than Va by the absolute value of the threshold voltage of the first p-type MOS transistor (Qp1) 302, as shown in FIG.

次に、この実施形態の液晶表示装置１０−５を構成する画素回路２０−５の抵抗３０６を変化させてＴＮ液晶を駆動させた場合の例について説明する。この例については、図２２を参照して説明する。
図２２は、その場合のゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。また、ＮＴ液晶は、電圧無印加時に明るい状態となるノーマリー・ホワイトモードで動作される例を示している。また、データ信号電圧Ｖｄとして、数フィールドにわたって、明るい状態にする信号電圧を印加した例を示している。 Next, an example in which the TN liquid crystal is driven by changing the resistance 306 of the pixel circuit 20-5 constituting the liquid crystal display device 10-5 of this embodiment will be described. This example will be described with reference to FIG.
FIG. 22 shows a timing chart of the gate scanning voltage Vg, the data signal voltage Vd, the gate input voltage Va of the first p-type MOS transistor (Qp1) 302, the pixel voltage Vpix, and changes in the light transmittance of the liquid crystal in that case. It is a thing. In addition, the NT liquid crystal shows an example in which it is operated in a normally white mode in which a bright state is obtained when no voltage is applied. Further, an example is shown in which a signal voltage for making a bright state is applied as the data signal voltage Vd over several fields.

駆動方法としては、上述した図７で示したものと同様である。ＴＮ液晶は、応答時間が数十ｍｓｅｃ〜１００ｍｓｅｃ程度あるため、図２２に示すように数フィールド掛かって明るい状態に遷移していく。その間、ＴＮ液晶の分子がスイッチングすることにより液晶容量が変化し、従来の液晶表示装置では、前述の図７４に示したように、画素電圧Ｖｐｉｘが変動してしまうため、本来の液晶光透過率Ｔ０を得ることができない。それに対し、この実施形態の液晶表示装置１０−５においては、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２がアナログアンプ回路１０４−５のアンプ回路部として動作し、ＴＮ液晶の容量の変化に影響されることなく液晶１０９に一定の電圧を印加し続けることができるので、本来の光透過率が得られ、正確な階調表示を行うことができる。   The driving method is the same as that shown in FIG. Since the TN liquid crystal has a response time of about several tens of msec to 100 msec, as shown in FIG. 22, it takes several fields and transitions to a bright state. In the meantime, the liquid crystal capacitance is changed by switching the molecules of the TN liquid crystal. In the conventional liquid crystal display device, the pixel voltage Vpix fluctuates as shown in FIG. T0 cannot be obtained. On the other hand, in the liquid crystal display device 10-5 of this embodiment, the first p-type MOS transistor (Qp1) 302 operates as an amplifier circuit part of the analog amplifier circuit 104-5, and affects the change in the capacitance of the TN liquid crystal. Thus, a constant voltage can be continuously applied to the liquid crystal 109, so that the original light transmittance can be obtained and accurate gradation display can be performed.

次に、図１８に示すこの実施形態の液晶表示装置において、抵抗３０６の値を変化させた時の画素電圧Ｖｐｉｘの変化について説明する。
図２２は、図１８における抵抗３０６の値ＲＬを、図７５における液晶の抵抗値Ｒ２の値Ｒｓｐに対し、［１］Ｒｓｐ／４、［２］Ｒｓｐ、［３］２×Ｒｓｐと変えた場合の画素電圧Ｖｐｉｘの変化の様子を示したものである。
図２２に示すように、抵抗３０６の値をＲＬ液晶の抵抗値Ｒｓｐよりも大きくした場合（［３］）、正極性の信号を書き込むフィールドにおいて、画素電圧Ｖｐｉｘは大きな変動を示す。これに対し、抵抗３０６の値ＲＬを液晶抵抗Ｒｓｐ以下にした場合（［１］、［２］）には、画素電圧Ｖｐｉｘの変動はほとんど無くなる。抵抗３０６の値ＲＬを液晶１０９の抵抗Ｒ２の値Ｒｓｐと等しくした場合（［２］）において、若干の変動が認められるが、その変動している期間は１フィールド期間に比べて非常に短い期間であり、階調表示制御を行う上で影響は無い。 Next, changes in the pixel voltage Vpix when the value of the resistor 306 is changed in the liquid crystal display device of this embodiment shown in FIG. 18 will be described.
FIG. 22 shows the case where the value RL of the resistor 306 in FIG. 18 is changed to [1] Rsp / 4, [2] Rsp, [3] 2 × Rsp with respect to the value Rsp of the resistance value R2 of the liquid crystal in FIG. This shows how the pixel voltage Vpix changes.
As shown in FIG. 22, when the value of the resistor 306 is larger than the resistance value Rsp of the RL liquid crystal ([3]), the pixel voltage Vpix shows a large variation in the field where the positive polarity signal is written. On the other hand, when the value RL of the resistor 306 is set to be equal to or less than the liquid crystal resistance Rsp ([1], [2]), the pixel voltage Vpix hardly varies. When the value RL of the resistor 306 is equal to the value Rsp of the resistor R2 of the liquid crystal 109 ([2]), a slight fluctuation is observed, but the fluctuation period is a very short period compared to one field period. Therefore, there is no influence on the gradation display control.

以上説明した理由により、この実施形態の液晶表示装置１０−５において、抵抗３０３の値ＲＬは前述の式（２）で示された条件を満たすように設計される。実際には、画素電圧Ｖｐｉｘの変動量と消費電力を考慮して、抵抗３０６の値ＲＬを決定する。消費電力を小さくするためには、画素電圧Ｖｐｉｘの変動が液晶の光透過率に影響を及ぼさない範囲内で抵抗３０６の値ＲＬはできるだけ大きく設計するのが望ましい。   For the reason described above, in the liquid crystal display device 10-5 of this embodiment, the value RL of the resistor 303 is designed so as to satisfy the condition expressed by the above equation (2). Actually, the value RL of the resistor 306 is determined in consideration of the fluctuation amount of the pixel voltage Vpix and the power consumption. In order to reduce the power consumption, it is desirable to design the value RL of the resistor 306 as large as possible within a range in which the fluctuation of the pixel voltage Vpix does not affect the light transmittance of the liquid crystal.

このように、この実施形態の構成によれば、第２実施形態で説明したと同様、ダブルゲート構造の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２をアナログアンプ回路１０４−５のアンプ回路部に使用したので、ＩｄｓのＶｄｓへの依存性が大幅に減少、ゲート−ソース電圧Ｖｇｓの変化が生じなくなる。
したがって、アナログアンプ回路１０４−５のゲート入力電圧−画素力電圧関係に、直線性が得られ、信号線１０２上のデータ信号電圧Ｖｄの変更態様（フィールド毎の、又は複数フィールド経過時の変更）を問わず、画素電圧Ｖｐｉｘが、アナログアンプ回路１０４−５から画素電極１０７を介して液晶１０９に印加されて液晶１０９の静電容量に変化が生じても、液晶１０９に印加される画素電圧Ｖｐｉｘは、信号線１０２上のデータ信号電圧Ｖｄデータにほぼ比例しており、画素電極１０７に掛かる画素電圧Ｖｐｉｘのゲインに低下は現れない。 Thus, according to the configuration of this embodiment, as described in the second embodiment, the first p-type MOS transistor (Qp1) 302 having the double gate structure is used as the amplifier circuit section of the analog amplifier circuit 104-5. Since it is used, the dependence of Ids on Vds is greatly reduced, and the gate-source voltage Vgs does not change.
Therefore, linearity is obtained in the gate input voltage-pixel force voltage relationship of the analog amplifier circuit 104-5, and the change mode of the data signal voltage Vd on the signal line 102 (change for each field or when a plurality of fields have elapsed) Regardless of whether the pixel voltage Vpix is applied to the liquid crystal 109 from the analog amplifier circuit 104-5 via the pixel electrode 107 and the capacitance of the liquid crystal 109 is changed, the pixel voltage Vpix applied to the liquid crystal 109 is changed. Is substantially proportional to the data signal voltage Vd data on the signal line 102, and the gain of the pixel voltage Vpix applied to the pixel electrode 107 does not appear to decrease.

アナログアンプ回路１０４−５のゲート入力電圧−画素電圧特性に直線性が得られるから、水平走査期間終了後に当該フィールド期間の間、アナログアンプ回路１０４−５から出力されている画素電圧Ｖｐｉｘが画素電極１０７に印加されて液晶１０９が駆動され、この駆動と同様の駆動が各画素回路で行われて画像が表示される際において、データ信号電圧Ｖｄの変更乃至はその変更が無い状態における液晶１０９の応答に伴ってＶｄｓが許容限度内で変わっても、Ｉｄｓがほぼ一定しているから、画素電圧Ｖｐｉｘの変動を上記特許よりも一層少なくすることができる。液晶１０９の光透過率も、１フィールド毎の階調も、上記特許よりも一層向上する。   Since linearity is obtained in the gate input voltage-pixel voltage characteristic of the analog amplifier circuit 104-5, the pixel voltage Vpix output from the analog amplifier circuit 104-5 is applied to the pixel electrode during the field period after the end of the horizontal scanning period. When the liquid crystal 109 is driven by being applied to the pixel 107 and an image is displayed by performing driving similar to this driving in each pixel circuit, the data signal voltage Vd is changed or not changed. Even if Vds changes within the allowable limit in accordance with the response, Ids is almost constant, so that the fluctuation of the pixel voltage Vpix can be further reduced than in the above patent. The light transmittance of the liquid crystal 109 and the gradation for each field are further improved as compared with the above patent.

この結果として、第２実施形態で参照した図７及び図１４の画素電圧Ｖｐｉｘの波形に示すように、１フィールド期間に亘ってゲート入力電圧−画素電圧特性の直線性が上記特許よりも一層向上している画素電圧を液晶に印加することができ、図１１に示すように、液晶１０９の光透過率にも示されるように、１フィールド毎に一層良好な階調を得ることが可能となる。
また、ダブルゲート構造のＭＯＳトランジスタを使用することにより、チャネル長の短いＭＯＳトランジスタの使用が可能になるから、開口率の向上を達成することができる。 As a result, as shown in the waveform of the pixel voltage Vpix in FIGS. 7 and 14 referred to in the second embodiment, the linearity of the gate input voltage-pixel voltage characteristic is further improved over the above-mentioned patent over one field period. 11 can be applied to the liquid crystal, and as shown in the light transmittance of the liquid crystal 109, a better gradation can be obtained for each field as shown in FIG. .
Further, by using a MOS transistor having a double gate structure, it becomes possible to use a MOS transistor having a short channel length, so that an improvement in aperture ratio can be achieved.

そして、この効果を享受しつつ、この実施形態の液晶表示装置においても、アナログアンプ回路１０４−５のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−５のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となる。この結果、小面積でアナログアンプ回路１０４−５を構成でき、高開口率化を図るのに顕著な効果が得られる。   While enjoying this effect, the liquid crystal display device of this embodiment also scans as the power source and reset power source of the first p-type MOS transistor (Qp1) 302 that operates as the amplifier circuit unit of the analog amplifier circuit 104-5. Since the voltage is used and the analog amplifier circuit 104-5 is reset by the first p-type MOS transistor (Qp1) 302 itself, wiring such as a power line, a reset power line, a reset switch, and a circuit Is no longer necessary. As a result, the analog amplifier circuit 104-5 can be configured with a small area, and a remarkable effect can be obtained for increasing the aperture ratio.

実施形態６Embodiment 6

図２３は、この発明の第６実施形態である液晶表示装置を構成する１つの画素回路を示す図、図２４は、同液晶表示装置を構成する画素回路の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）７０３のドレイン電流−ゲート入力電圧特性を示す図、図２５は、同液晶表示装置を構成する画素回路において高速液晶を駆動させたときのゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、ゲート入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート、並びに液晶の光透過率の変化を示す図、また、図２６は、同液晶表示装置を構成する画素回路においてＮＴ液晶を駆動させたときのゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、ゲート入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート、並びに液晶の光透過率の変化を示す図である。   FIG. 23 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the sixth embodiment of the present invention, and FIG. 24 is a diagram showing a second p-type MOS transistor (Qp2) of the pixel circuit constituting the liquid crystal display device. ) FIG. 25 is a diagram showing the drain current-gate input voltage characteristics of 703, and FIG. 25 shows the gate scanning voltage Vg, the data signal voltage Vd, and the gate input voltage Va when the high-speed liquid crystal is driven in the pixel circuit constituting the liquid crystal display device. FIG. 26 is a timing chart of the pixel voltage Vpix and a diagram showing a change in the light transmittance of the liquid crystal. FIG. 26 shows the gate scanning voltage Vg and data when the NT liquid crystal is driven in the pixel circuit constituting the liquid crystal display device. FIG. 6 is a timing chart of a signal voltage Vd, a gate input voltage Va, and a pixel voltage Vpix, and a diagram showing a change in light transmittance of liquid crystal.

この実施形態の構成が、第２実施形態のそれと大きく異なるところは、第２実施形態におけるｎ型ＭＯＳトランジスタ１０３をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１とし、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を第１のｎ型ＭＯＳトランジスタ７０２とし、第２のｐ型ＭＯＳトランジスタ３０３を第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３として構成した点である。なお、この関係は、後述する第７実施形態及び第８実施形態においても同じである。   The configuration of this embodiment is greatly different from that of the second embodiment. The n-type MOS transistor 103 in the second embodiment is a p-type MOS transistor (Qp) 701 and the first p-type MOS transistor (Qp1) 302 is changed. Is a first n-type MOS transistor 702, and the second p-type MOS transistor 303 is a second n-type MOS transistor (Qn 2) 703. This relationship is the same in the seventh and eighth embodiments described later.

すなわち、その相違点は、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続し、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続し、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート電極を電圧保持容量電極１０５に接続し、ドレイン電極を画素電極１０７に接続し、ソース電極をソース電源７０４に接続して構成したことにある。   That is, the difference is that the gate electrode of the p-type MOS transistor (Qp) 701 is connected to the scanning line 101, one of the source electrode and the drain electrode is connected to the signal line 102, and the first n-type MOS transistor The gate electrode of (Qn1) 702 is connected to the other of the source electrode and the drain electrode of the p-type MOS transistor (Qp) 701, one of the source electrode and the drain electrode is connected to the scanning line 101, and the source electrode and One of the drain electrodes is connected to the pixel electrode 107, the gate electrode of the second n-type MOS transistor (Qn2) 703 is connected to the voltage holding capacitor electrode 105, the drain electrode is connected to the pixel electrode 107, and the source electrode Is connected to the source power source 704.

そして、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のうち少なくとも一方は、マルチゲート構造のｎ型ＭＯＳトランジスタであり、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）７０１並びに第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、ｐ-ＳｉＴＦＴで構成されている。   At least one of the first n-type MOS transistor (Qn1) 702 and the second n-type MOS transistor (Qn2) 703 is a multi-gate n-type MOS transistor, and a p-type MOS transistor (Qp). 701, the first n-type MOS transistor (Qn1) 702, and the second n-type MOS transistor (Qn2) 703 are p-Si TFTs.

また、ソース電源７０４は、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のソース−ドレイン間抵抗の値Ｒｄｓｎが、液晶の応答時定数を決めている抵抗成分の値以下となるソース電圧を第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のソース電極に供給する。すなわち、図７３に示した液晶の等価回路における抵抗Ｒ１の値Ｒｒ、図７５に示した液晶の等価回路における抵抗Ｒ２の値Ｒｓｐと、ソース−ドレイン間抵抗の値Ｒｄｓｎとが、次式（４）に示す関係となっている。
Ｒｄｓｎ≒Ｒｒ、Ｒｄｓｎ≒Ｒｓｐ （４）
を満たす電圧がソース電源７０４から第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）７０３のソース電極に供給される。 The source power supply 704 supplies a second source voltage at which the source-drain resistance value Rdsn of the second n-type MOS transistor (Qn2) 703 is equal to or less than the resistance component value that determines the response time constant of the liquid crystal. To the source electrode of the n-type MOS transistor (Qn2) 703. That is, the value Rr of the resistor R1 in the equivalent circuit of the liquid crystal shown in FIG. 73, the value Rsp of the resistor R2 in the equivalent circuit of the liquid crystal shown in FIG. ).
Rdsn≈Rr, Rdsn≈Rsp (4)
Is supplied from the source power supply 704 to the source electrode of the second p-type MOS transistor (Qp2) 703.

たとえば、抵抗Ｒ２の値Ｒｓｐが５ＧΩである場合には、ソース−ドレイン間抵抗の値Ｒｄｓｎが１ＧΩを越えさせないソース電圧ＶＳがソース電源７０４から供給される。第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３の動作点は、図２４に示した動作点と同様である。なお、図２４は、理想的に曲線を描いた図である。図２４においても、Ｖｄｓを−２Ｖから−１４Ｖまでの８通りの曲線が描かれているが、その各曲線が図２４中で位置する関係は、図３及び図４と同じである。   For example, when the value Rsp of the resistor R2 is 5 GΩ, a source voltage VS that prevents the source-drain resistance value Rdsn from exceeding 1 GΩ is supplied from the source power supply 704. The operating point of the second n-type MOS transistor (Qn2) 703 is the same as the operating point shown in FIG. FIG. 24 is an ideally drawn curve. Also in FIG. 24, eight curves with Vds ranging from −2V to −14V are drawn, and the relationship in which each curve is located in FIG. 24 is the same as FIG. 3 and FIG.

すなわち、この実施形態では、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート−ソース間電圧（ＶＣＨ−ＶＳ）を３Ｖ程度に設定している。たとえば、電圧保持容量電圧ＶＣＨを３Ｖ、ＶＳを０Ｖに設定する。この結果、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のドレイン電流はおよそ１Ｅ−８（Ａ）となり、ソース−ドレイン間電圧Ｖｄｓｎが１０Ｖの時、ソース−ドレイン間抵抗の値Ｒｄｓｎは１ＧΩとなる。   That is, in this embodiment, the gate-source voltage (VCH-VS) of the second n-type MOS transistor (Qn2) 703 is set to about 3V. For example, the voltage holding capacitor voltage VCH is set to 3V and VS is set to 0V. As a result, the drain current of the second n-type MOS transistor (Qn2) 703 is about 1E-8 (A), and when the source-drain voltage Vdsn is 10 V, the source-drain resistance value Rdsn is 1 GΩ. .

また、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、マルチゲート構造のｎ型ＭＯＳトランジスタであり、弱反転領域で動作している。すなわち、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に流れる電流Ｉｄｓは、該ｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に掛かるソース−ドレイン間電圧Ｖｄｓｎに依存性がほぼ無くなっているから（図２４）、ソース−ドレイン間電圧Ｖｄｓｎが２〜１４Ｖと変化しても、ドレイン電流はほぼ一定である。第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２をアナログアンプ回路１０４−６のアンプ回路部として動作させる場合の、バイアス電流源として動作する。   The second n-type MOS transistor (Qn2) 703 is a multi-gate n-type MOS transistor and operates in the weak inversion region. That is, the current Ids flowing through the second n-type MOS transistor (Qn2) 703 has almost no dependency on the source-drain voltage Vdsn applied to the n-type MOS transistor (Qn2) 703 (FIG. 24). Even if the source-drain voltage Vdsn changes to 2 to 14 V, the drain current is substantially constant. The second n-type MOS transistor (Qn2) 703 operates as a bias current source when the first n-type MOS transistor (Qn1) 702 is operated as an amplifier circuit unit of the analog amplifier circuit 104-6.

また、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３の双方をダブルゲート構造のＭＯＳトランジスタとしもよい。さらには、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のみをダブルゲート構造のＭＯＳトランジスタとしてもよい。   Further, both the first n-type MOS transistor (Qn1) 702 and the second n-type MOS transistor (Qn2) 703 may be double-gate MOS transistors. Furthermore, only the second n-type MOS transistor (Qn2) 703 may be a double-gate MOS transistor.

これらの構成を除くこの実施形態の各部の構成は、第２実施形態と同一の構成であるので、それらの各部には第２実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−６で参照し、画素回路を２０−６で参照する。   Since the configuration of each part of this embodiment excluding these configurations is the same as that of the second embodiment, the same reference numerals as those of the second embodiment are assigned to the respective parts, and the description thereof is omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-6, and the pixel circuit is referred to as 20-6.

次に、図２３〜図２６を参照して、この実施形態の動作について説明する。
図２５は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶を画素回路２０−６において駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。ここでの液晶の表示態様は、電圧無印加時に暗い状態となるノーマリー・ブラックモードで動作する例を示している。 Next, the operation of this embodiment will be described with reference to FIGS.
FIG. 25 shows a gate scanning voltage Vg when a high-speed liquid crystal such as a ferroelectric liquid crystal having polarization, an anti-ferroelectric liquid crystal, or an OCB mode liquid crystal that responds within one field period is driven in the pixel circuit 20-6. 4 shows a timing chart of the data signal voltage Vd, the gate input voltage Va of the first n-type MOS transistor (Qn1) 702, the pixel voltage Vpix, and changes in the light transmittance of the liquid crystal. The display mode of the liquid crystal here shows an example of operating in a normally black mode in which a dark state is obtained when no voltage is applied.

図２５に示すように、ゲート走査電圧Ｖｇが水平走査の期間、ローレベルＶｇＬとなることによって、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄがｐ型ＭＯＳトランジスタ（Ｑｐ）７０１を経由して第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極に転送される。一方、その水平走査期間において、画素電極１０７は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２を経由してゲート走査電圧ＶｇＬが転送されることによりリセット状態へ遷移される。   As shown in FIG. 25, when the gate scanning voltage Vg becomes the low level VgL during the horizontal scanning period, the p-type MOS transistor (Qp) 701 is turned on, and the data signal voltage Vd input to the signal line 102 is displayed. Is transferred to the gate electrode of the first n-type MOS transistor (Qn1) 702 via the p-type MOS transistor (Qp) 701. On the other hand, in the horizontal scanning period, the pixel electrode 107 is transitioned to the reset state when the gate scanning voltage VgL is transferred via the first n-type MOS transistor (Qn1) 702.

つまり、水平走査期間において画素電圧ＶｐｉｘがＶｇＬとなることで、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のリセット、すなわち、ノーマルブラック状態への表示切り換えが同時に行われる。第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２は、水平走査期間が終了した後、ソースフォロワ型アナログアンプ回路１０４−６のアンプ回路部として動作する。これを以下に述べる。   That is, when the pixel voltage Vpix becomes VgL in the horizontal scanning period, the first n-type MOS transistor (Qn1) 702 is reset, that is, the display is switched to the normal black state at the same time. The first n-type MOS transistor (Qn1) 702 operates as an amplifier circuit portion of the source follower-type analog amplifier circuit 104-6 after the horizontal scanning period ends. This is described below.

水平走査期間が終了し、ゲート走査電圧Ｖｇがハイレベルになると、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１はオフ状態となり、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極に転送されたデータ信号電圧は電圧保持容量１０６により保持される。この際、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａは、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１がオフ状態になる時刻において、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図２５には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。   When the horizontal scanning period ends and the gate scanning voltage Vg becomes high level, the p-type MOS transistor (Qp) 701 is turned off, and the data signal transferred to the gate electrode of the first n-type MOS transistor (Qn1) 702. The voltage is held by the voltage holding capacitor 106. At this time, the gate input voltage Va of the first n-type MOS transistor (Qn1) 702 is between the gate and source of the p-type MOS transistor (Qp) 701 at the time when the p-type MOS transistor (Qp) 701 is turned off. A voltage shift called a feedthrough voltage occurs via the capacitance. This voltage shift is indicated by Vf1, Vf2, and Vf3 in FIG. 25, and the amount of the voltage shifts Vf1 to Vf3 can be reduced by designing the value of the voltage holding capacitor 106 to be large.

第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがローレベルとなり、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１が選択されるまで保持される。   The gate input voltage Va of the first n-type MOS transistor (Qn1) 702 is held in the next field period until the gate scanning voltage Vg becomes low level again and the p-type MOS transistor (Qp) 701 is selected. .

一方、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２は、水平走査期間にリセットが完了しており、画素電極１０７をソース電極としたソースフォロワ型アナログアンプ回路１０４−６のアンプ回路部として動作する。この動作を生じさせるため、電圧保持容量電極１０５には、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２をアナログアンプ回路１０４−６のアンプ回路部として動作させるための電圧として、少なくとも（Ｖｄｍｉｎ−Ｖｔｎ）よりも低い電圧を供給しておく。そのＶｄｍｉｎはデータ信号電圧Ｖｄの最小値であり、Ｖｔｎは第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の閾値電圧である。   On the other hand, the first n-type MOS transistor (Qn1) 702 has been reset in the horizontal scanning period and operates as an amplifier circuit portion of the source follower-type analog amplifier circuit 104-6 using the pixel electrode 107 as a source electrode. . In order to cause this operation, the voltage holding capacitor electrode 105 has at least (Vdmin−Vtn) as a voltage for operating the first n-type MOS transistor (Qn1) 702 as the amplifier circuit portion of the analog amplifier circuit 104-6. Supply a lower voltage than). The Vdmin is the minimum value of the data signal voltage Vd, and Vtn is the threshold voltage of the first n-type MOS transistor (Qn1) 702.

第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２は、次のフィールドでゲート走査電圧がＶｇＬとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧（画素電圧）を出力することができる。
この出力電圧を出力するアクティブ負荷型アナログアンプ回路１０４−６は、第２実施形態において図８〜図１１を参照して詳しくは説明したと同様の動作するので、ゲート入力電圧Ｖａとアナログ階調電圧（画素電圧）との間に直線性が得られ、その電圧範囲も広い。データ信号電圧Ｖｄと光透過率との間にも、直線性が得られる。 The first n-type MOS transistor (Qn1) 702 has an analog gradation voltage (pixel) corresponding to the held gate input voltage Va until the gate scanning voltage becomes VgL and reset in the next field. Voltage).
The active load type analog amplifier circuit 104-6 that outputs the output voltage operates in the same manner as described in detail with reference to FIGS. 8 to 11 in the second embodiment. Linearity is obtained between the voltage (pixel voltage) and the voltage range is wide. Linearity is also obtained between the data signal voltage Vd and the light transmittance.

次に、ＴＮ液晶を液晶表示装置の画素回路２０−６の液晶としてＴＮ液晶１０９を用いた場合の駆動方法について説明する。
図２６は、その場合のゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。ここでの液晶１０９は、電圧無印加時に明るい状態となるノーマリー・ホワイトモードで動作する例を示している。また、データ信号電圧Ｖｄとして、数フィールドにわたって、明るい状態にする信号電圧を印加した例を示している。駆動方法としては、前述の図２５で示したものと同様である。 Next, a driving method when the TN liquid crystal 109 is used as the liquid crystal of the pixel circuit 20-6 of the liquid crystal display device will be described.
FIG. 26 shows a timing chart of the gate scanning voltage Vg, the data signal voltage Vd, the gate input voltage Va of the first n-type MOS transistor (Qn1) 702, the pixel voltage Vpix, and changes in the light transmittance of the liquid crystal in that case. It is a thing. In this example, the liquid crystal 109 operates in a normally white mode that is bright when no voltage is applied. Further, an example is shown in which a signal voltage for making a bright state is applied as the data signal voltage Vd over several fields. The driving method is the same as that shown in FIG.

ＴＮ液晶は、応答時間が数十ｍｓｅｃ〜１００ｍｓｅｃ程度あるため、図２６に示すように数フィールド掛かって明るい状態に遷移していく。その間、ＴＮ液晶の分子がスイッチングすることにより液晶容量が変化し、従来の液晶表示装置では、前述の図７４に示したように、画素電圧Ｖｐｉｘが変動してしまうため、本来の液晶光透過率Ｔ０を得ることができない。   Since the TN liquid crystal has a response time of about several tens to 100 msec, as shown in FIG. In the meantime, the liquid crystal capacitance is changed by switching the molecules of the TN liquid crystal. In the conventional liquid crystal display device, the pixel voltage Vpix fluctuates as shown in FIG. T0 cannot be obtained.

それに対し、この実施形態の液晶表示装置１０−６においては、第１の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２がアナログアンプ回路１０４−６のアンプ回路部として動作し、かつ、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２が上述したようにＩｄｓのＶｄｓへの依存性がほぼ無くなる電圧領域、すなわち、弱反転領域で動作するように設定されているので、ＴＮ液晶が駆動され、その容量の変化があってもそれに影響されることなく液晶１０９にデータ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘをフィールド毎に印加することができるので、本来の光透過率が得られ、正確な階調で画像を表示することができる。   On the other hand, in the liquid crystal display device 10-6 of this embodiment, the first first n-type MOS transistor (Qn1) 702 operates as an amplifier circuit section of the analog amplifier circuit 104-6, and the second Since the n-type MOS transistor (Qn2) 702 is set to operate in the voltage region where the dependence of Ids on Vds is almost eliminated as described above, that is, in the weak inversion region, the TN liquid crystal is driven and its capacitance Therefore, the pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109 for each field without being affected by the change in the light intensity. You can display images.

このように、この実施形態の構成によれば、第２実施形態の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に変更してアナログアンプ回路１０４−６を構成したことに伴つて、第１及び第２のｎ型ＭＯＳトランジスタ７０２、７０３を動作させるのに必要な電圧の極性を変えることにより、第２実施形態と同様の効果、すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。   Thus, according to the configuration of this embodiment, the first p-type MOS transistor (Qp1) 302 and the second p-type MOS transistor (Qp2) 303 of the second embodiment are replaced with the first n-type MOS transistor ( Qn1) 702 and the second n-type MOS transistor (Qn2) 703 are changed to configure the analog amplifier circuit 104-6, so that the first and second n-type MOS transistors 702 and 703 are operated. By changing the polarity of the voltage required for the second embodiment, the same effect as in the second embodiment, that is, the pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109. In addition, there are obtained effects such as obtaining a better gradation and further improving the aperture ratio.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−６のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−６のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−６を構成でき、第２実施形態と同等の高開口率を得ることができる。 In this embodiment, the scanning voltage is used as the power source and reset power source of the first n-type MOS transistor (Qn1) 702 that operates as the amplifier circuit unit of the analog amplifier circuit 104-6 while enjoying the above-described effects. In addition, since the analog amplifier circuit 104-6 is reset by the first n-type MOS transistor (Qn1) 702 itself, wiring and circuits such as a power supply line, a reset power supply line, and a reset switch are unnecessary. It has become.
In addition, the analog amplifier circuit 104-6 can be configured with a small area, and a high aperture ratio equivalent to that of the second embodiment can be obtained.

実施形態７Embodiment 7

図２７は、この発明の第７実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第３実施形態のそれと大きく異なるところは、第３実施形態におけるｎ型ＭＯＳトランジスタ（Ｑｎ）１０３をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１とし、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２とし、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３として構成した点である。 FIG. 27 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the seventh embodiment of the present invention.
The configuration of this embodiment differs greatly from that of the third embodiment in that the n-type MOS transistor (Qn) 103 in the third embodiment is a p-type MOS transistor (Qp) 701 and the first p-type MOS transistor ( Qp1) 302 is configured as a first n-type MOS transistor (Qn1) 702, and the second p-type MOS transistor (Qp2) 303 is configured as a second n-type MOS transistor (Qn2) 703.

すなわち、その相違点は、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続し、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続し、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート電極をバイアス電源７０５に接続し、ドレイン電極を画素電極１０７に接続し、ソース電極を電圧保持容量電極１０５に接続して構成したことにある。   That is, the difference is that the gate electrode of the p-type MOS transistor (Qp) 701 is connected to the scanning line 101, one of the source electrode and the drain electrode is connected to the signal line 102, and the first n-type MOS transistor The gate electrode of (Qn1) 702 is connected to the other of the source electrode and the drain electrode of the p-type MOS transistor (Qp) 701, one of the source electrode and the drain electrode is connected to the scanning line 101, and the source electrode and One of the drain electrodes is connected to the pixel electrode 107, the gate electrode of the second n-type MOS transistor (Qn2) 703 is connected to the bias power source 705, the drain electrode is connected to the pixel electrode 107, and the source electrode is connected to the voltage. That is, the storage capacitor electrode 105 is connected.

そして、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のうち少なくとも一方は、マルチゲート構造のｎ型ＭＯＳトランジスタであり、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）７０１並びに第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、ｐ-ＳｉＴＦＴで構成されている。   At least one of the first n-type MOS transistor (Qn1) 702 and the second n-type MOS transistor (Qn2) 703 is a multi-gate n-type MOS transistor, and a p-type MOS transistor (Qp). 701, the first n-type MOS transistor (Qn1) 702, and the second n-type MOS transistor (Qn2) 703 are p-Si TFTs.

第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート電極に供給するバイアス電源７０５は、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のソース−ドレイン間抵抗Ｒｄｓｎが、液晶の応答時定数を決めている抵抗成分の値以下となるように設定されている。すなわち、図７３に示した液晶の等価回路における抵抗Ｒ１の値Ｒｒ、図７５に示した液晶の等価回路における抵抗Ｒ２の値Ｒｓｐと、ソース−ドレイン間抵抗の値Ｒｄｓｎは次式（５）に示す関係となっている。
Ｒｄｓｎ≒Ｒｒ、Ｒｄｓｎ≒Ｒｓｐ （５） The bias power supply 705 supplied to the gate electrode of the second n-type MOS transistor (Qn2) 703 has a source-drain resistance Rdsn of the second n-type MOS transistor (Qn2) 703 that determines the response time constant of the liquid crystal. It is set to be less than the value of the resistance component. That is, the value Rr of the resistor R1 in the equivalent circuit of the liquid crystal shown in FIG. 73, the value Rsp of the resistor R2 in the equivalent circuit of the liquid crystal shown in FIG. 75, and the value Rdsn of the source-drain resistance are expressed by the following equation (5). The relationship is shown.
Rdsn≈Rr, Rdsn≈Rsp (5)

たとえば、抵抗Ｒ２の値Ｒｓｐが５ＧΩである場合には、ソース−ドレイン間抵抗の値Ｒｄｓｎが１ＧΩを越えさせないバイアス電圧ＶＢがバイアス電源７０５から第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート電極に供給される。図２４は、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のドレイン電流−ゲート入力電圧特性と動作点を示したものである。図２４の例では、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート−ソース間電圧（ＶＢ−ＶＣＨ）を３Ｖ程度に設定している。   For example, when the value Rsp of the resistor R2 is 5 GΩ, the bias voltage VB that does not allow the source-drain resistance value Rdsn to exceed 1 GΩ is supplied from the bias power source 705 to the gate electrode of the second n-type MOS transistor (Qn2) 703. To be supplied. FIG. 24 shows the drain current-gate input voltage characteristics and operating point of the second n-type MOS transistor (Qn2) 703. In the example of FIG. 24, the gate-source voltage (VB-VCH) of the second n-type MOS transistor (Qn2) 703 is set to about 3V.

たとえば、電圧保持容量電圧ＶＣＨを０Ｖ、ゲート電極の電圧ＶＢを３Ｖに設定する。この結果、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のドレイン電流はおよそ１Ｅ−８（Ａ）となり、ソース−ドレイン間電圧Ｖｄｓｎが１０Ｖの時、ソース−ドレイン間抵抗の値Ｒｄｓｎは１ＧΩとなる。また、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、弱反転領域で動作している。   For example, the voltage holding capacitor voltage VCH is set to 0V, and the gate electrode voltage VB is set to 3V. As a result, the drain current of the second n-type MOS transistor (Qn2) 703 is about 1E-8 (A), and when the source-drain voltage Vdsn is 10 V, the source-drain resistance value Rdsn is 1 GΩ. . The second n-type MOS transistor (Qn2) 703 operates in the weak inversion region.

すなわち、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に流れる電流Ｉｄｓは、該ｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に掛かるソース−ドレイン間電圧Ｖｄｓｎに依存性がほぼ無くなっているから（図２４）、ソース−ドレイン間電圧Ｖｄｓｎが２〜１４Ｖと変化しても、ドレイン電流はほぼ一定である。第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２をアナログアンプ回路のアンプ回路部として動作させる場合の、バイアス電流源として動作している。   That is, the current Ids flowing through the second n-type MOS transistor (Qn2) 703 has almost no dependency on the source-drain voltage Vdsn applied to the n-type MOS transistor (Qn2) 703 (FIG. 24). Even if the source-drain voltage Vdsn changes to 2 to 14 V, the drain current is substantially constant. The second n-type MOS transistor (Qn2) 703 operates as a bias current source when the first n-type MOS transistor (Qn1) 702 is operated as an amplifier circuit portion of an analog amplifier circuit.

これらの構成を除くこの実施形態の各部の構成は、第３実施形態と同一の構成であるので、それらの各部には第３実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−７で参照し、画素回路を２０−７で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 3rd Embodiment, the code | symbol same as 3rd Embodiment is attached | subjected to each part, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-7, and the pixel circuit is referred to as 20-7.

次に、図２７を参照して、この実施形態の動作について説明する。
その動作は、上述した第７実施形態の駆動方法と同様である。
すなわち、分極を有する強誘電性液晶、反強誘電性液晶、及び１フィールド期間内に応答するＯＣＢモード液晶のような高速液晶を画素回路２０−７において駆動させた場合の画素電圧Ｖｐｉｘ、液晶の光透過率は、図２５に示したものと同様であり、ＴＮ液晶を画素回路２０−７において駆動させた場合の画素電圧Ｖｐｉｘ、液晶の光透過率は、図２６に示したものと同様である。 Next, the operation of this embodiment will be described with reference to FIG.
The operation is the same as that of the driving method of the seventh embodiment described above.
That is, when a high-speed liquid crystal such as a ferroelectric liquid crystal having polarization, an anti-ferroelectric liquid crystal, and an OCB mode liquid crystal that responds within one field period is driven in the pixel circuit 20-7, the pixel voltage Vpix, The light transmittance is the same as that shown in FIG. 25. When the TN liquid crystal is driven in the pixel circuit 20-7, the pixel voltage Vpix and the light transmittance of the liquid crystal are the same as those shown in FIG. is there.

このように、この実施形態の構成によれば、第３実施形態の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に変更してアナログアンプ回路１０４−７を構成したことに伴つて、第１及び第２のｎ型ＭＯＳトランジスタ７０２、７０３を動作させるのに必要な電圧の極性を変えることにより、第３実施形態と同様の効果、すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。   Thus, according to the configuration of this embodiment, the first p-type MOS transistor (Qp1) 302 and the second p-type MOS transistor (Qp2) 303 of the third embodiment are replaced with the first n-type MOS transistor ( Qn1) 702 and the second n-type MOS transistor (Qn2) 703 are changed to configure the analog amplifier circuit 104-7, so that the first and second n-type MOS transistors 702 and 703 are operated. By changing the polarity of the voltage required for the above, the same effect as in the third embodiment, that is, the pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109. In addition, there are obtained effects such as obtaining a better gradation and further improving the aperture ratio.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−７のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−７のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−７を構成でき、第３実施形態と同等の高開口率を得ることができる。 In this embodiment, the scanning voltage is used as the power source and reset power source of the first n-type MOS transistor (Qn1) 702 that operates as the amplifier circuit unit of the analog amplifier circuit 104-7 while enjoying the above-described effects. At the same time, the analog amplifier circuit 104-7 is reset by the first n-type MOS transistor (Qn1) 702 itself. It has become.
Further, the analog amplifier circuit 104-7 can be configured with a small area, and a high aperture ratio equivalent to that of the third embodiment can be obtained.

実施形態８Embodiment 8

図２８は、この発明の第８実施形態である液晶表示装置を構成する１つの画素回路を示す図、また、図２９は、同液晶表示装置を構成する画素回路の第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のドレイン電流−ゲート入力電圧特性を示す図である。
この実施形態の構成が、第４実施形態のそれと大きく異なる点は、第４実施形態におけるｎ型ＭＯＳトランジスタ（Ｑｎ）１０３をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１とし、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２とし、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３として構成した点である。 FIG. 28 is a diagram showing one pixel circuit constituting a liquid crystal display device according to an eighth embodiment of the present invention, and FIG. 29 is a second n-type MOS transistor of the pixel circuit constituting the liquid crystal display device. It is a figure which shows the drain current-gate input voltage characteristic of (Qn2) 703.
The configuration of this embodiment differs greatly from that of the fourth embodiment in that the n-type MOS transistor (Qn) 103 in the fourth embodiment is a p-type MOS transistor (Qp) 701 and the first p-type MOS transistor ( Qp1) 302 is configured as a first n-type MOS transistor (Qn1) 702, and the second p-type MOS transistor (Qp2) 303 is configured as a second n-type MOS transistor (Qn2) 703.

すなわち、その相違点は、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続し、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続し、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のドレイン電極を画素電極１０７に接続し、ゲート電極及びソース電極を電圧保持容量電極１０５に接続して構成したことにある。   That is, the difference is that the gate electrode of the p-type MOS transistor (Qp) 701 is connected to the scanning line 101, one of the source electrode and the drain electrode is connected to the signal line 102, and the first n-type MOS transistor The gate electrode of (Qn1) 702 is connected to the other of the source electrode and the drain electrode of the p-type MOS transistor (Qp) 701, one of the source electrode and the drain electrode is connected to the scanning line 101, and the source electrode and One of the drain electrodes is connected to the pixel electrode 107, the drain electrode of the second n-type MOS transistor (Qn2) 703 is connected to the pixel electrode 107, and the gate electrode and the source electrode are connected to the voltage holding capacitor electrode 105. It is in the configuration.

そして、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のうち少なくとも一方は、マルチゲート構造のｎ型ＭＯＳトランジスタであり、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）７０１並びに第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、ｐ-ＳｉＴＦＴで構成されている。   At least one of the first n-type MOS transistor (Qn1) 702 and the second n-type MOS transistor (Qn2) 703 is a multi-gate n-type MOS transistor, and a p-type MOS transistor (Qp). 701, the first n-type MOS transistor (Qn1) 702, and the second n-type MOS transistor (Qn2) 703 are p-Si TFTs.

また、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート電極とソース電極はともに電圧保持容量電極１０５に接続されているため、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のゲート−ソース間電圧Ｖｇｓｎは０Ｖとなる。このバイアス条件下で、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のソース−ドレイン間抵抗の値Ｒｄｓｎが前述の式（４）を満たすように、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３の閾値電圧をチャネル・ドーズにより負側にシフト制御している。図２９は、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のドレイン電流・ゲート入力電圧特性と、動作点を示したものである。なお、図２９は、理想的に曲線を描いた図である。図２９においても、Ｖｄｓを−２Ｖから−１４Ｖまでの８通りの曲線が描かれているが、その各曲線が図２９中で位置する関係は、図３及び図４と同じである。   In addition, since the gate electrode and the source electrode of the second n-type MOS transistor (Qn2) 703 are both connected to the voltage holding capacitor electrode 105, the gate-source voltage of the second n-type MOS transistor (Qn2) 703 Vgsn is 0V. Under this bias condition, the source-drain resistance value Rdsn of the second n-type MOS transistor (Qn2) 703 satisfies the above equation (4), so that the second n-type MOS transistor (Qn2) 703 The threshold voltage is shift-controlled to the negative side by the channel dose. FIG. 29 shows the drain current / gate input voltage characteristics and operating point of the second n-type MOS transistor (Qn2) 703. Note that FIG. 29 is an ideally drawn curve. Also in FIG. 29, eight curves from Vds to −2V to −14V are drawn, and the relationship in which each curve is located in FIG. 29 is the same as FIG. 3 and FIG.

図２９に示すように、ゲート−ソース間電圧が０Ｖの時、ドレイン電流が約１Ｅ−８（Ａ）となるように、チャネルドーズにより、閾値電圧が負側にシフト制御されている。この結果、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３のドレイン電流はおよそ１Ｅ−８（Ａ）となり、ソース−ドレイン間電圧Ｖｄｓｎが１０Ｖの時、ソース−ドレイン間抵抗の値Ｒｄｓｎは１ＧΩとなる。また、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、弱反転領域で動作している。   As shown in FIG. 29, when the gate-source voltage is 0 V, the threshold voltage is shifted to the negative side by the channel dose so that the drain current becomes about 1E-8 (A). As a result, the drain current of the second n-type MOS transistor (Qn2) 703 is about 1E-8 (A), and when the source-drain voltage Vdsn is 10 V, the source-drain resistance value Rdsn is 1 GΩ. . The second n-type MOS transistor (Qn2) 703 operates in the weak inversion region.

すなわち、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に流れる電流Ｉｄｓは、該ｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３に掛かるソース−ドレイン間電圧Ｖｄｓｎに依存性がほぼ無くなっているから（図２９）、ソース−ドレイン間電圧Ｖｄｓｎが２〜１４Ｖと変化しても、ドレイン電流はほぼ一定である。第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２をアナログアンプ回路１１０４−８のアンプ回路部として動作させる場合の、バイアス電流源として動作している。
第８実施形態では、第６実施形態で必要であったバイアス電源７０４、第７実施形態で必要であったソース電源７０５が不要となっているが、チャネルドーズ工程が余分に必要となる。
これらの構成を除くこの実施形態の各部の構成は、第４実施形態と同一の構成であるので、それらの各部には第４実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−８で参照し、画素回路を２０−８で参照する。 That is, the current Ids flowing through the second n-type MOS transistor (Qn2) 703 has almost no dependency on the source-drain voltage Vdsn applied to the n-type MOS transistor (Qn2) 703 (FIG. 29). Even if the source-drain voltage Vdsn changes to 2 to 14 V, the drain current is substantially constant. The second n-type MOS transistor (Qn2) 703 operates as a bias current source when the first n-type MOS transistor (Qn1) 702 is operated as an amplifier circuit unit of the analog amplifier circuit 1104-8.
In the eighth embodiment, the bias power source 704 required in the sixth embodiment and the source power source 705 required in the seventh embodiment are unnecessary, but an extra channel dose process is required.
Since the structure of each part of this embodiment except these structures is the same structure as 4th Embodiment, it attaches | subjects the code | symbol same as 4th Embodiment to those parts, and abbreviate | omits the description. Therefore, the liquid crystal display device having the above differences is referred to as 10-8, and the pixel circuit is referred to as 20-8.

次に、図２８及び図２９を参照して、この実施形態の動作について説明する。
この実施形態の液晶表示装置の駆動方法は、上述した第６実施形態及び第７実施形態の液晶表示装置の駆動方法と同様である。
すなわち、分極を有する強誘電性液晶、反強誘電性液晶、及び１フィールド期間内に応答するＯＣＢモード液晶のような高速液晶を画素回路２０−８において駆動させた場合の画素電圧Ｖｐｉｘ、液晶光透過率は、図２５に示したものと同様であり、ＮＴ液晶を画素回路２０−８において駆動させた場合の画素電圧Ｖｐｉｘ、液晶光透過率は、図２６に示したものと同様である。 Next, the operation of this embodiment will be described with reference to FIGS.
The driving method of the liquid crystal display device of this embodiment is the same as the driving method of the liquid crystal display devices of the sixth embodiment and the seventh embodiment described above.
That is, the pixel voltage Vpix and the liquid crystal light when a high-speed liquid crystal such as a ferroelectric liquid crystal having polarization, an anti-ferroelectric liquid crystal, and an OCB mode liquid crystal that responds within one field period is driven in the pixel circuit 20-8. The transmittance is the same as that shown in FIG. 25, and the pixel voltage Vpix and the liquid crystal light transmittance when the NT liquid crystal is driven in the pixel circuit 20-8 are the same as those shown in FIG.

このように、この実施形態の構成によれば、第４実施形態の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２及び第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ７０３に変更してアナログアンプ回路１０４−８を構成したことに伴つて、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３を動作させるのに必要な電圧の極性を変えることにより、第４実施形態と同様の効果、すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。   Thus, according to the configuration of this embodiment, the first p-type MOS transistor (Qp1) 302 and the second p-type MOS transistor (Qp2) 303 of the fourth embodiment are replaced with the first n-type MOS transistor ( Qn1) 702 and the second n-type MOS transistor 703 are changed to configure the analog amplifier circuit 104-8, so that the first n-type MOS transistor (Qn1) 702 and the second n-type MOS transistor ( Qn2) By changing the polarity of the voltage necessary to operate 703, the same effect as in the fourth embodiment, that is, the pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109. As a result, it is possible to obtain effects such as obtaining a better gradation than the above-mentioned patent for each field and further improving the aperture ratio.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−８のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−８のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−８を構成でき、第４実施形態と同等の高開口率を得ることができる。 In this embodiment, the scanning voltage is used as the power source and reset power source of the first n-type MOS transistor (Qn1) 702 that operates as the amplifier circuit unit of the analog amplifier circuit 104-8 while enjoying the above-described effects. In addition, since the analog amplifier circuit 104-8 is reset by the first n-type MOS transistor (Qn1) 702 itself, wiring and circuits such as a power line, a reset power line, and a reset switch are unnecessary. It has become.
Further, the analog amplifier circuit 104-8 can be configured with a small area, and a high aperture ratio equivalent to that of the fourth embodiment can be obtained.

実施形態９Embodiment 9

図３０は、この発明の第９実施形態の液晶表示装置を構成する１つの画素回路を示す図、図３１は、同液晶表示装置の画素回路に用いる抵抗の第１の構造例を示す図、図３２は、同液晶表示装置の画素回路に用いる抵抗の第２の構造例を示す図、図３３は、同液晶表示装置の画素回路に用いる抵抗の第３の構造例を示す図、また、図３４は、同液晶表示装置を構成する画素回路において高速液晶の駆動を抵抗の値を変えて駆動させたときのゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、アンプ入力電圧Ｖａ及び画素電圧Ｖｐｉｘのタイミングチャート、並びに液晶の光透過率の変化を示す図である。
この実施形態の構成が、第５実施形態のそれと大きく異なる点は、第５実施形態における画素回路１０−５のｐ型ＭＯＳトランジスタ（Ｑｐ）１０３をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２をｎ型ＭＯＳトランジスタ（Ｑｎ）７０２として構成した点にある。 FIG. 30 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the ninth embodiment of the present invention. FIG. 31 is a diagram showing a first structure example of resistors used in the pixel circuit of the liquid crystal display device. FIG. 32 is a diagram illustrating a second structure example of the resistor used in the pixel circuit of the liquid crystal display device, FIG. 33 is a diagram illustrating a third structure example of the resistor used in the pixel circuit of the liquid crystal display device, FIG. 34 shows timings of the gate scanning voltage Vg, the data signal voltage Vd, the amplifier input voltage Va, and the pixel voltage Vpix when driving the high-speed liquid crystal by changing the resistance value in the pixel circuit constituting the liquid crystal display device. It is a figure which shows the change of the light transmittance of a chart and a liquid crystal.
The configuration of this embodiment differs greatly from that of the fifth embodiment in that the p-type MOS transistor (Qp) 103 of the pixel circuit 10-5 in the fifth embodiment is replaced with the p-type MOS transistor (Qp) 701, the first The p-type MOS transistor (Qp1) 302 is configured as an n-type MOS transistor (Qn) 702.

そして、ｎ型ＭＯＳトランジスタ（Ｑｎ）７０２は、マルチゲート構造のＭＯＳ型トランジスタであり、また、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）７０１並びにｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２は、ｐ-ＳｉＴＦＴで構成されている。   The n-type MOS transistor (Qn) 702 is a multi-gate MOS transistor, and the p-type MOS transistor (Qp) 701 and the n-type MOS transistor (Qn1) 702 are p-Si TFTs. ing.

すなわち、ｎ型ＭＯＳ型トランジスタ７０２のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｎ）７０１のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を走査線１０１に接続し、いずれか他方を抵抗３０６に接続し、抵抗３０６の一端を電圧保持容量電極１０５に接続し、他端を画素電極１０７に接続して構成したことにある。   That is, the gate electrode of the n-type MOS transistor 702 is connected to one of the source electrode and the drain electrode of the p-type MOS transistor (Qn) 701, and one of the source electrode and the drain electrode is connected to the scanning line 101. The other is connected to the resistor 306, one end of the resistor 306 is connected to the voltage holding capacitor electrode 105, and the other end is connected to the pixel electrode 107.

また、抵抗３０６の値ＲＬは、液晶の応答時定数を決めている抵抗成分の値以下に設定されている。すなわち、図７２に示した液晶等価回路における抵抗Ｒ１の値Ｒｒ、図７４に示した液晶等価回路における抵抗Ｒ２の値Ｒｓｐと、抵抗３０６の値ＲＬは上記式（４）に示す関係となっている。
たとえば、抵抗Ｒ２の値Ｒｓｐが５ＧΩである場合には、抵抗３０６の値ＲＬは１ＧΩ程度の値に設定されている。１ＧΩという通常の半導体集積回路では用いられない大きな抵抗は、半導体薄膜か、もしくは不純物ドーピングされた半導体薄膜で形成する。 The value RL of the resistor 306 is set to be equal to or less than the value of the resistance component that determines the response time constant of the liquid crystal. That is, the value Rr of the resistor R1 in the liquid crystal equivalent circuit shown in FIG. 72, the value Rsp of the resistor R2 in the liquid crystal equivalent circuit shown in FIG. 74, and the value RL of the resistor 306 have the relationship shown in the above equation (4). Yes.
For example, when the value Rsp of the resistor R2 is 5 GΩ, the value RL of the resistor 306 is set to a value of about 1 GΩ. A large resistance of 1 GΩ that is not used in a normal semiconductor integrated circuit is formed of a semiconductor thin film or a semiconductor thin film doped with impurities.

図３１は、抵抗３０６を、ライトリー・ドーピングされたｎ型半導体薄膜（ｎ-）で形成した場合の構造例を示したものである。図３１には、ｎ型ｐ-ＳｉＴＦＴ１（ｎ型ＭＯＳトランジスタ）７０２の構造も示してある。図３１に示すように、ｎ型ｐ-ＳｉＴＦＴ７０２のソース電極及びドレイン電極のいずれか一方（左側のｎ＋層部分６０１）は金属４０６を介して走査線１０１に接続されており、他方（右側のｎ＋層部分６０１）は画素電極１０７に接続されている。ここで、抵抗３０６を形成するｎ-層部分６０２（電圧保持電極１０５に接続されるｎ＋層部分６０１と画素電極１０７に接続されるｎ＋層部分６０１との間のｎ-層部分）は、式（４）で示した条件を満たすように、不純物ドーピングの量、及び長さ、幅が設計されている。また、ｎ型ｐ-ＳｉＴＦＴ７０２は、高耐圧化のためにライトリー・ドープト・ドレイン（以下ＬＤＤと記す。）構造となっており、工程を簡略化するために、ｐ-ＳｉＴＦＴのＬＤＤを形成する工程と、抵抗ＲＬ（ｎ-）を形成する工程を同時に行っている。
なお、画素電極１０７に接続されるｎ＋層部分６０１と走査線１０１に接続されるｎ＋層部分６０１との間に第１のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２が形成される。第１のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２が形成される層部分中の参照番号６０２は、ｎ＋層部分である。４０１は、ガラス基板である。 FIG. 31 shows a structural example when the resistor 306 is formed of a lightly doped n-type semiconductor thin film (n−). FIG. 31 also shows the structure of the n-type p-Si TFT 1 (n-type MOS transistor) 702. As shown in FIG. 31, one of the source electrode and the drain electrode (left n + layer portion 601) of the n-type p-Si TFT 702 is connected to the scanning line 101 through a metal 406, and the other (right n + The layer portion 601) is connected to the pixel electrode 107. Here, the n − layer portion 602 forming the resistor 306 (the n − layer portion between the n + layer portion 601 connected to the voltage holding electrode 105 and the n + layer portion 601 connected to the pixel electrode 107) is expressed by the equation The amount of impurity doping, the length, and the width are designed so as to satisfy the condition shown in (4). The n-type p-Si TFT 702 has a lightly doped drain (hereinafter referred to as LDD) structure for increasing the breakdown voltage, and an LDD of a p-Si TFT is formed in order to simplify the process. The step and the step of forming the resistor RL (n−) are performed simultaneously.
A first n-type MOS transistor (Qn2) 702 is formed between the n + layer portion 601 connected to the pixel electrode 107 and the n + layer portion 601 connected to the scanning line 101. Reference numeral 602 in the layer portion where the first n-type MOS transistor (Qn2) 702 is formed is an n + layer portion. 401 is a glass substrate.

次に、抵抗３０６を不純物のドーピングされていない半導体薄膜（ｉ層）５０１で形成した例を図３２に示す。ここで、抵抗３０６を形成するｉ層５０１の長さ、幅は、式（４）を満たすように設計されている。また、ｉ層５０１を抵抗３０６として用いる場合には、図３２に示すように、ｎ型ｐ-ＳｉＴＦＴ７０２の、画素電極１０７に接続された側のソース電極及びドレイン電極のいずれか一方の電極（ｎ+）６０１と抵抗３０６（ｉ層５０１）の間に、ｎ型にライトリー・ドーピングされたｎ-層６０２を形成しておく。ｎ+層とｉ層を接触させると、極めて高い抵抗値のショットキー抵抗が形成され、式（４）を満たす抵抗を小面積で形成することができなくなってしまうからである。同様に、電圧保持容量電極１０５に接続されたｎ+電極６０１と、ｉ層５０１との間にも、ｎ-層６０２が形成されている。その他の参照番号は、図３１と同じである。   Next, FIG. 32 shows an example in which the resistor 306 is formed of a semiconductor thin film (i layer) 501 which is not doped with impurities. Here, the length and width of the i layer 501 forming the resistor 306 are designed to satisfy the formula (4). When the i layer 501 is used as the resistor 306, as shown in FIG. 32, either one of the source electrode and the drain electrode (n of the n-type p-Si TFT 702 connected to the pixel electrode 107) (n An n − layer 602 that is n-type lightly doped is formed between the +) 601 and the resistor 306 (i layer 501). This is because when the n + layer and the i layer are brought into contact with each other, a Schottky resistor having an extremely high resistance value is formed, and a resistor satisfying the formula (4) cannot be formed in a small area. Similarly, an n − layer 602 is also formed between the n + electrode 601 connected to the voltage holding capacitor electrode 105 and the i layer 501. Other reference numbers are the same as those in FIG.

次に、抵抗３０６を、ライトリー・ドーピングされたｐ型半導体薄膜（ｐ-）で形成した場合の例を図３３に示す。図３３において、抵抗３０６を形成するｐ-層４０４の部分は、式（４）で示した条件を満たすように、不純物ドーピングの量、及び長さ、幅が設計されている。ｎ型ｐ-ＳｉＴＦＴ１６０１のソース−ドレイン電極（ｎ+層）６０１と、ｐ-層４０４とを接続する場合には、図３３に示すように、ｎ+層６０１とｐ+層４０３とを金属層４０８を介して接続し、そのｐ+層４０３をｐ-層４０４に接触させる。その他の参照番号は、図３１と同じである。   Next, FIG. 33 shows an example in which the resistor 306 is formed of a lightly doped p-type semiconductor thin film (p−). In FIG. 33, the amount of impurity doping, the length, and the width of the portion of the p − layer 404 that forms the resistor 306 are designed so as to satisfy the condition shown in the equation (4). When the source-drain electrode (n + layer) 601 of the n-type p-Si TFT 1601 is connected to the p − layer 404, the n + layer 601 and the p + layer 403 are connected to a metal layer as shown in FIG. The p + layer 403 is brought into contact with the p− layer 404 through the connection 408. Other reference numbers are the same as those in FIG.

以上、抵抗３０６を半導体薄膜、不純物ドーピングされた半導体薄膜で形成する場合について説明したが、式（４）を満たす抵抗であれば、他の材料を適用してもよい。   Although the case where the resistor 306 is formed using a semiconductor thin film or an impurity-doped semiconductor thin film has been described above, other materials may be applied as long as the resistance satisfies the formula (4).

次に、図３０に示した本発明の液晶表示装置１０−９において、抵抗３０６の値ＲＬを変化させた時の画素電圧Ｖｐｉｘの変化について説明する。図３４は、図３０における抵抗３０６の値ＲＬを、図７５における液晶１０９の抵抗値Ｒｓｐに対し、［１］Ｒｓｐ／４、［２］Ｒｓｐ、［３］２×Ｒｓｐと変えた場合の画素電圧Ｖｐｉｘの変化の様子を示したものである。図３４に示すように、抵抗３０６の値ＲＬを液晶１０９の抵抗値Ｒｓｐよりも大きくした場合（［３］）、負極性の信号を書き込むフィールドにおいて、画素電圧Ｖｐｉｘは大きな変動を示す。これに対し、抵抗３０６の値ＲＬを液晶１０９の抵抗値Ｒｓｐ以下にした場合（［１］、［２］）には、画素電圧Ｖｐｉｘの変動はほとんど無くなる。抵抗３０６の値ＲＬを液晶１０９の抵抗値Ｒｓｐと等しくした場合（［２］）において、若干の変動が認められるが、その変動している期間は１フィールド期間に比べて非常に短い期間であり、階調表示制御を行う上で影響は無い。   Next, changes in the pixel voltage Vpix when the value RL of the resistor 306 is changed in the liquid crystal display device 10-9 of the present invention shown in FIG. 30 will be described. FIG. 34 shows a pixel when the value RL of the resistor 306 in FIG. 30 is changed to [1] Rsp / 4, [2] Rsp, [3] 2 × Rsp with respect to the resistance value Rsp of the liquid crystal 109 in FIG. The state of the change of the voltage Vpix is shown. As shown in FIG. 34, when the value RL of the resistor 306 is larger than the resistance value Rsp of the liquid crystal 109 ([3]), the pixel voltage Vpix shows a large variation in the field for writing a negative polarity signal. On the other hand, when the value RL of the resistor 306 is set to be equal to or less than the resistance value Rsp of the liquid crystal 109 ([1], [2]), the pixel voltage Vpix hardly varies. When the value RL of the resistor 306 is made equal to the resistance value Rsp of the liquid crystal 109 ([2]), a slight change is observed, but the changing period is a very short period compared to one field period. There is no influence on the gradation display control.

以上説明した理由により、図３０に示す液晶表示装置において、抵抗３０６の値ＲＬは前述の式（４）で示された条件を満たすように設計される。実際には、画素電圧Ｖｐｉｘの変動量と消費電力を考慮して、抵抗３０６の値ＲＬを決定する。消費電力を小さくするためには、画素電圧Ｖｐｉｘの変動が液晶の光透過率に影響を及ぼさない範囲内で抵抗３０６の値ＲＬはできるだけ大きく設計するのが望ましい。   For the reason described above, in the liquid crystal display device shown in FIG. 30, the value RL of the resistor 306 is designed so as to satisfy the condition expressed by the above-described equation (4). Actually, the value RL of the resistor 306 is determined in consideration of the fluctuation amount of the pixel voltage Vpix and the power consumption. In order to reduce the power consumption, it is desirable to design the value RL of the resistor 306 as large as possible within a range in which the fluctuation of the pixel voltage Vpix does not affect the light transmittance of the liquid crystal.

これらの構成を除くこの実施形態の各部の構成は、第５実施形態と同一の構成であるので、それらの各部には第５実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−９で参照し、画素回路を２０−９で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 5th Embodiment, the same code | symbol as 5th Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-9, and the pixel circuit is referred to as 20-9.

次に、図３０及び図３４を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置の駆動方法は、第６実施形態〜第８実施形態の液晶表示装置の駆動方法と同じである。
すなわち、分極を有する強誘電性液晶、反強誘電性液晶、及び１フィールド期間内に応答するＯＣＢモード液晶のような高速液晶を画素回路２０−９において駆動させた場合の画素電圧Ｖｐｉｘ、液晶光透過率は、図２５に示したものと同様であり、ＮＴ液晶を画素回路２０−９の液晶において駆動させた場合の画素電圧Ｖｐｉｘ、液晶の光透過率は、図２６に示したものと同様である。 Next, the operation of this embodiment will be described with reference to FIGS.
The driving method of the liquid crystal display device of this embodiment is the same as the driving method of the liquid crystal display devices of the sixth to eighth embodiments.
That is, the pixel voltage Vpix when the high-speed liquid crystal such as the ferroelectric liquid crystal having polarization, the anti-ferroelectric liquid crystal, and the OCB mode liquid crystal that responds within one field period is driven in the pixel circuit 20-9, The transmittance is the same as that shown in FIG. 25. When the NT liquid crystal is driven in the liquid crystal of the pixel circuit 20-9, the pixel voltage Vpix and the light transmittance of the liquid crystal are the same as those shown in FIG. It is.

このように、この実施形態の構成によれば、第５実施形態のｐ型ＭＯＳトランジスタ３０２をｎ型ＭＯＳトランジスタ７０２に変更してアナログアンプ回路１０４−９を構成したことに伴つて、ｎ型ＭＯＳトランジスタ７０２を動作させるのに必要な電圧の極性を変えることにより、第５実施形態と同様の効果、すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。   As described above, according to the configuration of this embodiment, the p-type MOS transistor 302 of the fifth embodiment is changed to the n-type MOS transistor 702 to configure the analog amplifier circuit 104-9. By changing the polarity of the voltage necessary to operate the transistor 702, the same effect as that of the fifth embodiment, that is, the pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109. For example, it is possible to obtain a better gradation than the above-mentioned patent for each field and to further improve the aperture ratio.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−８のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の電源及びリセット電源として走査電圧を利用すると共に、アナログアンプ回路１０４−８のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−９を構成でき、第５実施形態と同等の高開口率を得ることができる。 In this embodiment, the scanning voltage is used as the power source and reset power source of the first n-type MOS transistor (Qn1) 702 that operates as the amplifier circuit unit of the analog amplifier circuit 104-8 while enjoying the above-described effects. In addition, since the analog amplifier circuit 104-8 is reset by the first n-type MOS transistor (Qn1) 702 itself, wiring and circuits such as a power line, a reset power line, and a reset switch are unnecessary. It has become.
Further, the analog amplifier circuit 104-9 can be configured with a small area, and a high aperture ratio equivalent to that of the fifth embodiment can be obtained.

実施形態１０Embodiment 10

図３５は、この発明の第１０実施形態である液晶表示装置を構成する１つの画素回路を示す図、また、図３６は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶を画素回路において駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート、及び液晶の光透過率の変化を示す図である。   FIG. 35 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the tenth embodiment of the present invention. FIG. 36 is a diagram showing a ferroelectric liquid crystal having polarization, an antiferroelectric liquid crystal, or one field. When a high-speed liquid crystal such as an OCB mode liquid crystal that responds within a period is driven in the pixel circuit, the gate scanning voltage Vg, the data signal voltage Vd, the gate input voltage Va of the first p-type MOS transistor (Qp1) 302, the pixel It is a timing chart of voltage Vpix, and a figure which shows the change of the light transmittance of a liquid crystal.

この実施形態の構成が、第２実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｎ型ＭＯＳ型トランジスタ（Ｑｎ）１０３（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７（Ｎ）に接続して構成したことにある。 The configuration of this embodiment is greatly different from that of the second embodiment, which is either the source electrode or the drain electrode of the p-type MOS transistor constituting the amplifier circuit section in any pixel circuit constituting the liquid crystal display device. One is that one is driven by the previous scanning line.
That is, the difference is that the gate electrode of the n-type MOS transistor (Qn) 103 (N) is connected to the Nth scanning line 101 (N), and one of the source electrode and the drain electrode is connected to the signal line 102. And connecting the gate electrode of the first p-type MOS transistor (Qp1) 302 (N) to one of the source electrode and the drain electrode of the n-type MOS transistor (Qn) 103 (N). And one of the drain electrode and the drain electrode is connected to the (N-1) th scanning line 101 (N-1), and the other of the source electrode and the drain electrode is connected to the pixel electrode 107 (N). It is in.

これらの構成を除くこの実施形態の各部の構成は、第２実施形態と同一の構成であるので、それらの各部には第２実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１０で参照し、画素回路を２０−１０（Ｎ−１）、２０−１０（Ｎ）で参照する。   Since the configuration of each part of this embodiment excluding these configurations is the same as that of the second embodiment, the same reference numerals as those of the second embodiment are assigned to the respective parts, and the description thereof is omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-10, and the pixel circuit is referred to as 20-10 (N-1) and 20-10 (N).

次に、図３５及び図３６を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−１０の駆動方法は、アナログアンプ回路１０４−１０（Ｎ）の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを除き、第２実施形態の液晶表示装置１０−２の駆動方法とほぼ同じで、その駆動方法は下記の通りである。
図３６は、図７と同様、高速液晶を電圧無印加時に暗い状態となるノーマリー・ブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート、及び液晶の光透過率の変化を示したものである。 Next, the operation of this embodiment will be described with reference to FIGS.
In the driving method of the liquid crystal display device 10-10 of this embodiment, the first p-type MOS transistor (Qp1) 302 (N) of the analog amplifier circuit 104-10 (N) is driven by the scanning line 101 (N-1). Except for this, it is almost the same as the driving method of the liquid crystal display device 10-2 of the second embodiment, and the driving method is as follows.
36, similarly to FIG. 7, the gate scanning voltage Vg, the data signal voltage Vd, and the first p-type MOS transistor (Qp1) when the high-speed liquid crystal is driven in a normally black mode that becomes dark when no voltage is applied. ) 302 is a timing chart of the gate input voltage Va and the pixel voltage Vpix, and changes in the light transmittance of the liquid crystal.

図３６に示すように、（Ｎ−１）番目のゲート走査電圧Ｖｇ（Ｎ−１）がハイレベルＶｇＨとなる期間においては、画素電極１０７（Ｎ）は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）を経由してゲート走査電圧ＶｇＨが転送されることによりリセット状態となる。この（Ｎ−１）番目の走査線の選択期間において画素電圧ＶｐｉｘがＶｇＨとなることで、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のリセットも行われ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）は、（Ｎ−１）番目の走査線１０１（Ｎ−１）の選択期間が終了した後、ソースフォロワ型のアナログアンプ回路１０４−１０（Ｎ）として動作する。それを以下に説明する。   As shown in FIG. 36, during the period when the (N−1) th gate scanning voltage Vg (N−1) is at the high level VgH, the pixel electrode 107 (N) is connected to the first p-type MOS transistor (Qp1). ) When the gate scanning voltage VgH is transferred via 302 (N), the reset state is established. Since the pixel voltage Vpix becomes VgH during the selection period of the (N−1) th scanning line, the first p-type MOS transistor (Qp1) 302 (N) is also reset, and the first p-type MOS The transistor (Qp1) 302 (N) operates as the source follower type analog amplifier circuit 104-10 (N) after the selection period of the (N−1) th scanning line 101 (N−1) is completed. This will be described below.

Ｎ番目のゲート走査電圧Ｖｇ（Ｎ）がハイレベルＶｇＨとなる期間において、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄがｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）を経由して第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のゲート電極に転送される。水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）はオフ状態となり、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のゲート電極に転送されたデータ信号電圧Ｖｄは電圧保持容量１０６（Ｎ）により保持される。   In the period when the Nth gate scanning voltage Vg (N) is at the high level VgH, the n-type MOS transistor (Qn) 103 (N) is turned on, and the data signal voltage Vd input to the signal line 102 is n-type. It is transferred to the gate electrode of the first p-type MOS transistor (Qp1) 302 (N) via the MOS transistor (Qn) 103 (N). When the horizontal scanning period ends and the gate scanning voltage Vg becomes low level, the n-type MOS transistor (Qn) 103 (N) is turned off, and the gate electrode of the first p-type MOS transistor (Qp1) 302 (N). The data signal voltage Vd transferred to is held by the voltage holding capacitor 106 (N).

そのとき、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のゲート入力電圧Ｖａは、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）がオフ状態になる時刻において、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図３６には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６（Ｎ）の値を大きく設計することにより小さくすることができる。第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のゲート入力電圧Ｖａは、次のフィールド期間において、再びＮ番目のゲート走査電圧Ｖｇがハイレベルとなり、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）が選択されるまで保持される。   At that time, the gate input voltage Va of the first p-type MOS transistor (Qp1) 302 (N) is equal to the n-type MOS transistor (Qn) at the time when the n-type MOS transistor (Qn) 103 (N) is turned off. A voltage shift called a feedthrough voltage occurs through the gate-source capacitance of 103 (N). This voltage shift is indicated by Vf1, Vf2, and Vf3 in FIG. 36. The amount of the voltage shifts Vf1 to Vf3 can be reduced by designing the value of the voltage holding capacitor 106 (N) to be large. . As for the gate input voltage Va of the first p-type MOS transistor (Qp1) 302 (N), in the next field period, the N-th gate scanning voltage Vg becomes high level again, and the n-type MOS transistor (Qn) 103 (N ) Until it is selected.

一方、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）は、（Ｎ―１）番目の水平走査期間にリセットが完了しており、Ｎ番目の水平走査期間以降は、画素電極１０７（Ｎ）をソース電極としたソースフォロワ型アナログアンプ回路１０４−１０（Ｎ）のアンプ回路部として動作する。この際、電圧保持容量電極１０５（Ｎ）には、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）をアナログアンプ回路１０４−１０（Ｎ）として動作させるために、少なくとも（Ｖｄｍａｘ−Ｖｔｐ）よりも高い電圧を供給しておく。ここで、Ｖｄｍａｘはデータ信号電圧Ｖｄの最大値、Ｖｔｐは第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の閾値電圧である。第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）は、次のフィールドで（Ｎ−１）番目のゲート走査電圧がＶｇＨとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。   On the other hand, the first p-type MOS transistor (Qp1) 302 (N) has been reset in the (N−1) th horizontal scanning period, and after the Nth horizontal scanning period, the pixel electrode 107 (N ) As a source electrode of the source follower type analog amplifier circuit 104-10 (N). At this time, the voltage holding capacitor electrode 105 (N) has at least (Vdmax−Vtp) in order to operate the first p-type MOS transistor (Qp1) 302 (N) as the analog amplifier circuit 104-10 (N). Supply a higher voltage. Here, Vdmax is the maximum value of the data signal voltage Vd, and Vtp is the threshold voltage of the first p-type MOS transistor (Qp1) 302 (N). The first p-type MOS transistor (Qp1) 302 (N) has its gate input voltage held until the (N−1) -th gate scanning voltage becomes VgH in the next field and is reset. An analog gradation voltage corresponding to Va can be output.

また、この実施形態の画素回路２０−１０によってＴＮ液晶を駆動することも当然可能である。従来の液晶表示装置では、ＴＮ液晶の分子がスイッチングすることにより液晶容量が変化し、前述の図７４に示したように、画素電圧Ｖｐｉｘが変動してしまい、本来の液晶光透過率Ｔ０を得ることができない。
それに対し、この実施形態の液晶表示装置１０−１０においては、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）がアナログアンプ回路１０４−１０（Ｎ）のアンプ回路部として動作し、ＴＮ液晶の容量の変化に影響されることなく液晶１０９（Ｎ）に一定の電圧を印加し続けることができるので、本来の光透過率が得られ、正確な階調表示を行うことができる。 It is also possible to drive the TN liquid crystal by the pixel circuit 20-10 of this embodiment. In the conventional liquid crystal display device, the liquid crystal capacitance changes due to the switching of the molecules of the TN liquid crystal, and the pixel voltage Vpix fluctuates as shown in FIG. 74, and the original liquid crystal light transmittance T0 is obtained. I can't.
On the other hand, in the liquid crystal display device 10-10 of this embodiment, the first p-type MOS transistor (Qp1) 302 (N) operates as an amplifier circuit unit of the analog amplifier circuit 104-10 (N), and TN liquid crystal Since a constant voltage can be continuously applied to the liquid crystal 109 (N) without being affected by the change in capacitance, the original light transmittance can be obtained and accurate gradation display can be performed.

このように、この実施形態の構成によれば、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって行われることを除き、第２実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９（Ｎ）に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 Thus, according to the configuration of this embodiment, the gate scan voltage Vg (N−1) applied to the scan line 101 (N−1) by driving the first p-type MOS transistor (Qp1) 302 (N). ), The same effects as those of the second embodiment can be obtained.
That is, the pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109 (N), thereby obtaining a better gradation than the above-mentioned patent for each field, and the aperture ratio can be further improved. Such effects can be obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１０（Ｎ）のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の電源及びリセット電源として走査線（Ｎ−１）走査電圧を利用すると共に、アナログアンプ回路１０４−１０（Ｎ）のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１０（Ｎ）を構成でき、第２実施形態と同等の高開口率を得ることができる。 In this embodiment, the power supply and reset of the first p-type MOS transistor (Qp1) 302 (N) operating as the amplifier circuit unit of the analog amplifier circuit 104-10 (N) are also enjoyed while enjoying the above-described effects. The scanning line (N-1) scanning voltage is used as a power source, and the analog amplifier circuit 104-10 (N) is reset by the first p-type MOS transistor (Qp1) 302 (N) itself. Therefore, wiring and circuits such as a power line, a reset power line, and a reset switch are not necessary.
In addition, the analog amplifier circuit 104-10 (N) can be configured with a small area, and a high aperture ratio equivalent to that of the second embodiment can be obtained.

実施形態１１Embodiment 11

図３７は、この発明の第１１実施形態である液晶表示装置を構成する画素回路を示す図である。
この実施形態の構成が、第３実施形態のそれと大きく異なるところは、液晶表示装置１０−１１を構成するいずれの画素回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｎ型ＭＯＳ型トランジスタ（Ｑｎ）１０３（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７（Ｎ）に接続して構成したことにある。 FIG. 37 is a diagram showing a pixel circuit constituting the liquid crystal display device according to the eleventh embodiment of the present invention.
The configuration of this embodiment differs greatly from that of the third embodiment in that the source electrode and drain electrode of the p-type MOS transistor that constitutes the amplifier circuit portion of any pixel circuit that constitutes the liquid crystal display device 10-11. One of these is driven by the previous scanning line.
That is, the difference is that the gate electrode of the n-type MOS transistor (Qn) 103 (N) is connected to the Nth scanning line 101 (N), and one of the source electrode and the drain electrode is connected to the signal line 102. And connecting the gate electrode of the first p-type MOS transistor (Qp1) 302 (N) to one of the source electrode and the drain electrode of the n-type MOS transistor (Qn) 103 (N). And one of the drain electrode and the drain electrode is connected to the (N-1) th scanning line 101 (N-1), and the other of the source electrode and the drain electrode is connected to the pixel electrode 107 (N). It is in.

これらの構成を除くこの実施形態の各部の構成は、第３実施形態と同一の構成であるので、それらの各部には第３実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１１で参照し、画素回路を２０−１１（Ｎ−１）、２０−１１（Ｎ）で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 3rd Embodiment, the code | symbol same as 3rd Embodiment is attached | subjected to each part, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-11, and the pixel circuits are referred to as 20-11 (N-1) and 20-11 (N).

次に、図３７を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−１１の駆動方法は、アナログアンプ回路１０４−１１（Ｎ）の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって駆動されることを除き、第３実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１０実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−１１（Ｎ）の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device 10-11 of this embodiment, the first p-type MOS transistor (Qp1) 302 (N) of the analog amplifier circuit 104-11 (N) is applied to the scanning line 101 (N-1). The driving method of the liquid crystal display device of the third embodiment is almost the same as that of the third embodiment except that the driving method is driven by the gate scanning voltage Vg (N−1).
Then, with reference to the description in the tenth embodiment, the first p-type MOS transistor (Qp1) 302 (N) of the analog amplifier circuit 104-11 (N) is connected to the scanning line because it is better understood. It is pointed out that it is driven by 101 (N-1), and the operation of each step will not be repeated.

このように、この実施形態の構成によれば、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査線電圧Ｖｇ（Ｎ−１）によって行われることを除き、第３実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９（Ｎ）に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 Thus, according to the configuration of this embodiment, the gate scan line voltage Vg (N−) applied to the scan line 101 (N−1) by driving the first p-type MOS transistor (Qp1) 302 (N). Except for what is performed in 1), substantially the same effect as the third embodiment can be obtained.
That is, the pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109 (N), thereby obtaining a better gradation than the above-mentioned patent for each field, and the aperture ratio can be further improved. Such effects can be obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１１（Ｎ）のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の電源及びリセット電源として走査線（Ｎ−１）走査電圧を利用すると共に、アナログアンプ回路１０４−１１（Ｎ）のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１１（Ｎ）等を構成でき、第３実施形態と同等の高開口率を得ることができる。 The power supply and reset of the first p-type MOS transistor (Qp1) 302 (N) operating as the amplifier circuit unit of the analog amplifier circuit 104-11 (N) also in the present embodiment while enjoying the above-described effects. The scanning line (N-1) scanning voltage is used as a power source, and the analog amplifier circuit 104-11 (N) is reset by the first p-type MOS transistor (Qp1) 302 (N) itself. Therefore, wiring and circuits such as a power line, a reset power line, and a reset switch are not necessary.
Further, the analog amplifier circuit 104-11 (N) or the like can be configured with a small area, and a high aperture ratio equivalent to that of the third embodiment can be obtained.

実施形態１２Embodiment 12

図３８は、この発明の第１２実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第４実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｎ型ＭＯＳ型トランジスタ（Ｑｎ）１０３（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７（Ｎ）に接続して構成したことにある。 FIG. 38 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the twelfth embodiment of the present invention.
The configuration of this embodiment is significantly different from that of the fourth embodiment, which is either the source electrode or the drain electrode of the p-type MOS transistor constituting the amplifier circuit section in any pixel circuit constituting the liquid crystal display device. One is that one is driven by the previous scanning line.
That is, the difference is that the gate electrode of the n-type MOS transistor (Qn) 103 (N) is connected to the Nth scanning line 101 (N), and one of the source electrode and the drain electrode is connected to the signal line 102. And connecting the gate electrode of the first p-type MOS transistor (Qp1) 302 (N) to one of the source electrode and the drain electrode of the n-type MOS transistor (Qn) 103 (N). And one of the drain electrode and the drain electrode is connected to the (N-1) th scanning line 101 (N-1), and the other of the source electrode and the drain electrode is connected to the pixel electrode 107 (N). It is in.

これらの構成を除くこの実施形態の各部の構成は、第４実施形態と同一の構成であるので、それらの各部には第４実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１２で参照し、画素回路を２０−１２で参照する。   Since the configuration of each part of this embodiment excluding these configurations is the same as that of the fourth embodiment, the same reference numerals as those of the fourth embodiment are assigned to the respective parts, and the description thereof is omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-12, and the pixel circuit is referred to as 20-12.

次に、図３８を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−１２の駆動方法は、アナログアンプ回路１０４−１２（Ｎ）の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって駆動されることを除き、第４実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１０実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−１１（Ｎ）の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device 10-12 of this embodiment, the first p-type MOS transistor (Qp1) 302 (N) of the analog amplifier circuit 104-12 (N) is applied to the scanning line 101 (N-1). The driving method of the liquid crystal display device of the fourth embodiment is almost the same as that of the fourth embodiment except that it is driven by the gate scanning voltage Vg (N−1).
Then, with reference to the description in the tenth embodiment, the first p-type MOS transistor (Qp1) 302 (N) of the analog amplifier circuit 104-11 (N) is connected to the scanning line because it is better understood. It is pointed out that it is driven by 101 (N-1), and the operation of each step will not be repeated.

このように、この実施形態の構成によれば、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査線電圧Ｖｇ（Ｎ−１）によって行われることを除き、第４実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９（Ｎ）に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 Thus, according to the configuration of this embodiment, the gate scan line voltage Vg (N−) applied to the scan line 101 (N−1) by driving the first p-type MOS transistor (Qp1) 302 (N). Except for what is performed in 1), substantially the same effects as in the fourth embodiment can be obtained. .
That is, the pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109 (N), thereby obtaining a better gradation than the above-mentioned patent for each field, and the aperture ratio can be further improved. Such effects can be obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１２のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の電源及びリセット電源として走査線（Ｎ−１）の走査電圧を利用すると共に、アナログアンプ回路１０４−１２のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１２を構成でき、第４実施形態と同等の高開口率を得ることができる。 In this embodiment, while enjoying the above-described effects, the first p-type MOS transistor (Qp1) 302 (N) operating as the amplifier circuit unit of the analog amplifier circuit 104-12 is scanned as the power source and the reset power source. Since the scanning voltage of the line (N-1) is used and the analog amplifier circuit 104-12 is reset by the first p-type MOS transistor (Qp1) 302 (N) itself, Wiring and circuits such as a reset power line and a reset switch are not required.
Further, the analog amplifier circuit 104-12 can be configured with a small area, and a high aperture ratio equivalent to that of the fourth embodiment can be obtained.

実施形態１３Embodiment 13

図３９は、この発明の第１３実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第５実施形態のそれと異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｎ型ＭＯＳ型トランジスタ（Ｑｎ）１０３（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、ｐ型ＭＯＳトランジスタ（Ｑｐ）３０２（Ｎ）のゲート電極をｎ型ＭＯＳトランジスタ（Ｑｎ）１０３（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７（Ｎ）に接続して構成したことにある。 FIG. 39 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the thirteenth embodiment of the present invention.
The configuration of this embodiment is different from that of the fifth embodiment in that any one of the source electrode and the drain electrode of the p-type MOS transistor constituting the amplifier circuit portion in any pixel circuit constituting the liquid crystal display device. Is driven by the previous scanning line.
That is, the difference is that the gate electrode of the n-type MOS transistor (Qn) 103 (N) is connected to the Nth scanning line 101 (N), and one of the source electrode and the drain electrode is connected to the signal line 102. And connecting the gate electrode of the p-type MOS transistor (Qp) 302 (N) to one of the source electrode and the drain electrode of the n-type MOS transistor (Qn) 103 (N) Is connected to the (N-1) th scanning line 101 (N-1), and either the source electrode or the drain electrode is connected to the pixel electrode 107 (N).

これらの構成を除くこの実施形態の各部の構成は、第５実施形態と同一の構成であるので、それらの各部には第５実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１３で参照し、画素回路を２０−１３で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 5th Embodiment, the same code | symbol as 5th Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-13, and the pixel circuit is referred to as 20-13.

次に、図３９を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置の駆動方法は、アナログアンプ回路１０４−１３（Ｎ）の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって駆動されることを除き、第５実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１０実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−１３（Ｎ）のｐ型ＭＯＳトランジスタ（Ｑｐ）３０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device of this embodiment, the gate to which the first p-type MOS transistor (Qp1) 302 (N) of the analog amplifier circuit 104-13 (N) is applied to the scanning line 101 (N-1). Except for being driven by the scanning voltage Vg (N−1), it is almost the same as the driving method of the liquid crystal display device of the fifth embodiment.
Then, with reference to what has been described in the tenth embodiment, the p-type MOS transistor (Qp) 302 (N) of the analog amplifier circuit 104-13 (N) is connected to the scanning line 101 (N It is pointed out that it is driven by -1), and the operation is not repeated.

このように、この実施形態の構成によれば、ｐ型ＭＯＳトランジスタ（Ｑｐ）３０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査線電圧Ｖｇ（Ｎ−１）によって行われることを除き、第５実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 Thus, according to the configuration of this embodiment, the p-type MOS transistor (Qp) 302 (N) is driven by the gate scanning line voltage Vg (N−1) applied to the scanning line 101 (N−1). Except for being performed, substantially the same effect as the fifth embodiment can be obtained. .
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１３のアンプ回路部として動作するｐ型ＭＯＳトランジスタ（Ｑｐ）３０２（Ｎ）の電源及びリセット電源として走査線（Ｎ−１）の走査電圧を利用すると共に、アナログアンプ回路１０４−１３のリセットをｐ型ＭＯＳトランジスタ（Ｑｐ）３０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１３を構成でき、第５実施形態と同等の高開口率を得ることができる。 In this embodiment, the scanning line (N) is used as a power source and a reset power source for the p-type MOS transistor (Qp) 302 (N) that operates as the amplifier circuit unit of the analog amplifier circuit 104-13 while enjoying the above-described effects. -1) and the analog amplifier circuit 104-13 are reset by the p-type MOS transistor (Qp) 302 (N) itself, so that the power supply line, the reset power supply line, and the reset switch are used. Wiring and circuits such as are unnecessary.
Further, the analog amplifier circuit 104-13 can be configured with a small area, and a high aperture ratio equivalent to that of the fifth embodiment can be obtained.

実施形態１４Embodiment 14

図４０は、この発明の第１４実施形態である液晶表示装置を構成する１つの画素回路を示す図、図４１は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶を画素回路において駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示す図、図４２は、シングルゲート構造のＭＯＳ型トランジスタのデータ信号電圧−透過率の関係を示す図、また、図４３は、ダブルゲート構造のＭＯＳ型トランジスタのデータ信号電圧−透過率の関係を示す図である。   FIG. 40 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the fourteenth embodiment of the present invention, and FIG. 41 is a ferroelectric liquid crystal having polarization, an antiferroelectric liquid crystal, or within one field period. When a high-speed liquid crystal such as an OCB mode liquid crystal that responds to is driven in the pixel circuit, the gate scanning voltage Vg, the data signal voltage Vd, the gate input voltage Va of the first n-type MOS transistor (Qn1) 702, and the pixel voltage Vpix FIG. 42 is a diagram showing the relationship between the data signal voltage and the transmittance of a single-gate MOS transistor, and FIG. 43 is a double-gate MOS. It is a figure which shows the relationship of the data signal voltage-transmittance of a type transistor.

この実施形態の構成が、第６実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。 The configuration of this embodiment is significantly different from that of the sixth embodiment, which is either the source electrode or the drain electrode of the n-type MOS transistor that constitutes the amplifier circuit section in any pixel circuit that constitutes the liquid crystal display device. One is that one is driven by the previous scanning line.
That is, the difference is that the gate electrode of the p-type MOS transistor (Qp) 701 (N) is connected to the Nth scanning line 101 (N), and either the source electrode or the drain electrode is connected to the signal line 102. And connecting the gate electrode of the first n-type MOS transistor (Qn1) 702 (N) to either the source electrode or the drain electrode of the p-type MOS transistor (Qp) 701 (N), One of the drain electrodes is connected to the (N−1) th scanning line 101 (N−1), and the other of the source electrode and the drain electrode is connected to the pixel electrode 107.

これらの構成を除くこの実施形態の各部の構成は、第６実施形態と同一の構成であるので、それらの各部には第６実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１４で参照し、画素回路を２０−１４で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 6th Embodiment, the same code | symbol as 6th Embodiment is attached | subjected to each part, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-14, and the pixel circuit is referred to as 20-14.

次に、図４０〜図４３を参照して、この実施形態の動作について説明する。
この実施形態の液晶表示装置１０−１４の駆動方法は、アナログアンプ回路２０−１４（Ｎ）の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを除き、第６実施形態の液晶表示装置の駆動方法とほぼ同じであるが、その駆動方法を以下に説明する。
図４１は、図２５と同様、高速液晶を電圧無印加時に暗い状態となるノーマリー・ブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。 Next, the operation of this embodiment will be described with reference to FIGS.
In the driving method of the liquid crystal display device 10-14 of this embodiment, the first n-type MOS transistor (Qn1) 702 (N) of the analog amplifier circuit 20-14 (N) is driven by the scanning line 101 (N-1). Except for this, it is almost the same as the driving method of the liquid crystal display device of the sixth embodiment, and the driving method will be described below.
As in FIG. 25, FIG. 41 shows the gate scanning voltage Vg, the data signal voltage Vd, and the first n-type MOS transistor (Qn1) when the high-speed liquid crystal is driven in a normally black mode that becomes dark when no voltage is applied. ) Is a timing chart of the gate input voltage Va and the pixel voltage Vpix at 702 and the change in the light transmittance of the liquid crystal.

図４１に示すように、（Ｎ−１）番目のゲート走査電圧Ｖｇ（Ｎ−１）がハイレベルＶｇＨとなる期間においては、画素電極１０７（Ｎ）は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）を経由してゲート走査電圧ＶｇＨが転送されることによりリセット状態へ遷移される。この（Ｎ−１）番目の走査線１０１（Ｎ−１）の選択期間において画素電圧ＶｐｉｘがＶｇＨとなることで、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のリセットも行われ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）は、（Ｎ−１）番目の走査線１０１（Ｎ−１）の選択期間が終了した後、ソースフォロワ型のアナログアンプ回路１０４（Ｎ）のアンプ回路部として動作する。それを以下に説明する。   As shown in FIG. 41, during the period when the (N−1) th gate scanning voltage Vg (N−1) is at the high level VgH, the pixel electrode 107 (N) is connected to the first n-type MOS transistor (Qn1). ) When the gate scanning voltage VgH is transferred via 702 (N), a transition is made to the reset state. When the pixel voltage Vpix becomes VgH during the selection period of the (N−1) th scanning line 101 (N−1), the first n-type MOS transistor (Qn1) 702 (N) is also reset. The first n-type MOS transistor (Qn1) 702 (N) has a source follower type analog amplifier circuit 104 (N) after the selection period of the (N-1) th scanning line 101 (N-1) is completed. It operates as an amplifier circuit section. This will be described below.

次に、Ｎ番目のゲート走査電圧Ｖｇ（Ｎ）がハイレベルＶｇＨとなる期間において、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄがｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）を経由して第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート電極に転送される。水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）はオフ状態となり、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート電極に転送されたデータ信号電圧Ｖｄは電圧保持容量１０６により保持される。   Next, in a period in which the Nth gate scanning voltage Vg (N) is at the high level VgH, the p-type MOS transistor (Qp) 701 (N) is turned on and the data signal voltage Vd input to the signal line 102 is turned on. Is transferred to the gate electrode of the first n-type MOS transistor (Qn1) 702 (N) via the p-type MOS transistor (Qp) 701 (N). When the horizontal scanning period ends and the gate scanning voltage Vg becomes low level, the p-type MOS transistor (Qp) 701 (N) is turned off, and the gate electrode of the first n-type MOS transistor (Qn1) 702 (N). The data signal voltage Vd transferred to is held by the voltage holding capacitor 106.

そのとき、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート入力電圧Ｖａは、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）がオフ状態になる時刻において、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図４１には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート入力電圧Ｖａは、次のフィールド期間において、再びＮ番目のゲート走査電圧Ｖｇがハイレベルとなり、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）が選択されるまで保持される。   At that time, the gate input voltage Va of the first n-type MOS transistor (Qn1) 702 (N) is equal to the p-type MOS transistor (Qp) at the time when the p-type MOS transistor (Qp) 701 (N) is turned off. A voltage shift called a feedthrough voltage is caused through a gate-source capacitance of 701 (N). This voltage shift is indicated by Vf1, Vf2, and Vf3 in FIG. 41, and the amount of the voltage shifts Vf1 to Vf3 can be reduced by designing the value of the voltage holding capacitor 106 to be large. As for the gate input voltage Va of the first n-type MOS transistor (Qn1) 702 (N), in the next field period, the N-th gate scanning voltage Vg becomes high level again, and the p-type MOS transistor (Qp) 701 (N ) Until it is selected.

一方、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）は、（Ｎ―１）番目の水平走査期間にリセットが完了しており、Ｎ番目の水平走査期間において、画素電極１０７（Ｎ）をソース電極としたソースフォロワ型アナログアンプ回路１０４−１４（Ｎ）として動作する。この際、電圧保持容量電極１０５には、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）をアナログアンプ回路１０４−１４（Ｎ）として動作させるために、少なくとも（Ｖｄｍａｘ−Ｖｔｐ）よりも高い電圧を供給しておく。ここで、Ｖｄｍａｘはデータ信号電圧Ｖｄの最大値、Ｖｔｐは第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の閾値電圧である。第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）は、次のフィールドで（Ｎ−１）番目のゲート走査電圧がＶｇＨとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。   On the other hand, the reset of the first n-type MOS transistor (Qn1) 702 (N) is completed in the (N−1) th horizontal scanning period, and the pixel electrode 107 (N) in the Nth horizontal scanning period. As a source follower type analog amplifier circuit 104-14 (N). At this time, the voltage holding capacitor electrode 105 is higher than at least (Vdmax−Vtp) in order to operate the first n-type MOS transistor (Qn1) 702 (N) as the analog amplifier circuit 104-14 (N). Supply voltage. Here, Vdmax is the maximum value of the data signal voltage Vd, and Vtp is the threshold voltage of the first n-type MOS transistor (Qn1) 702 (N). The first n-type MOS transistor (Qn1) 702 (N) has its gate input voltage held until the (N-1) th gate scanning voltage becomes VgH in the next field and is reset. An analog gradation voltage corresponding to Va can be output.

また、図４１では、読み取り難いデータ信号電圧Ｖｄと光透過率との関係について、図４２及び図４３を参照して説明する。図４２及び図４３においては、いずれも、データ信号電圧Ｖｄを５．６Ｖから１６Ｖの範囲の電圧を印加したときの光透過率を表している。
図４２及び図４３において、縦軸は光透過率（％）であり、横軸はデータ信号電圧Ｖｄとデータ入力電圧の中間電圧（Ｖｃ＝１０．８Ｖ）との差の絶対値、すなわち、振幅（｜Ｖｄ−Ｖｃ｜）（図４２及び図４３ではデータ電圧の振幅として表してある）である。そして、中間電圧Ｖｃよりデータ信号電圧Ｖｄが大きいとき正極性とし、小さいとき負極性としてデータ信号電圧Ｖｄを表してある。また、光透過率は、図４１の光透過率の時間経過において各フィールドで光透過率が安定した状態での値を示している。
図４２は、シングルゲート構造のＭＯＳトランジスタを用いた場合を示し、図４３は、ダブルゲート構造のＭＯＳトランジスタを用いた場合を示している。
シングルゲート構造の場合は、アナログアンプ回路のゲインが低いため、最大の光透過率が９４％弱しか得られず、さらに悪いことには、アナログアンプ回路の入出力特性が悪いため、正極性と負極性とで光透過率が大きく異なっており、その差は最大で９％にもなる。
ダブルゲート構造の場合は、アナログアンプ回路１０４−１４のゲインが高いため、最大の光透過率が１００％となり、また、アナログアンプ回路１０４−１４の入出力特性の直線性が高く、正極性と負極性との光透過率にほとんど差はなく、その差は０．１％にも達しない。 41, the relationship between the data signal voltage Vd that is difficult to read and the light transmittance will be described with reference to FIGS. 42 and 43. FIG. 42 and 43 both show the light transmittance when the data signal voltage Vd is in the range of 5.6V to 16V.
42 and 43, the vertical axis represents the light transmittance (%), and the horizontal axis represents the absolute value of the difference between the data signal voltage Vd and the intermediate voltage (Vc = 10.8 V) of the data input voltage, that is, the amplitude. (| Vd−Vc |) (expressed as the amplitude of the data voltage in FIGS. 42 and 43). The data signal voltage Vd is represented as positive when the data signal voltage Vd is greater than the intermediate voltage Vc, and as negative when it is smaller. Further, the light transmittance indicates a value in a state where the light transmittance is stable in each field over time of the light transmittance in FIG.
FIG. 42 shows a case where a single-gate MOS transistor is used, and FIG. 43 shows a case where a double-gate MOS transistor is used.
In the case of the single gate structure, since the gain of the analog amplifier circuit is low, the maximum light transmittance can be obtained only 94%, and worse, the input / output characteristics of the analog amplifier circuit are poor, The light transmittance differs greatly depending on the negative polarity, and the difference is 9% at the maximum.
In the case of the double gate structure, since the gain of the analog amplifier circuit 104-14 is high, the maximum light transmittance is 100%, and the linearity of the input / output characteristics of the analog amplifier circuit 104-14 is high. There is almost no difference in light transmittance with the negative polarity, and the difference does not reach 0.1%.

また、この実施形態の画素回路２０−１４によってＴＮ液晶を駆動することも当然可能である。従来の液晶表示装置では、ＴＮ液晶の分子がスイッチングすることにより液晶容量が変化し、前述の図７４に示したように、画素電圧Ｖｐｉｘが変動してしまい、本来の液晶光透過率Ｔ０を得ることができない。
それに対し、この実施形態の液晶表示装置においては、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２がアナログアンプ回路１０４−１４のアンプ回路部として動作し、ＴＮ液晶の容量の変化に影響されることなく液晶１０９（Ｎ）に一定の電圧を印加し続けることができるので、本来の光透過率が得られ、正確な階調表示を行うことができる。 It is also possible to drive the TN liquid crystal by the pixel circuit 20-14 of this embodiment. In the conventional liquid crystal display device, the liquid crystal capacitance changes due to the switching of the molecules of the TN liquid crystal, and the pixel voltage Vpix fluctuates as shown in FIG. 74, and the original liquid crystal light transmittance T0 is obtained. I can't.
On the other hand, in the liquid crystal display device of this embodiment, the first n-type MOS transistor (Qn1) 702 operates as an amplifier circuit unit of the analog amplifier circuit 104-14 and is affected by a change in the capacitance of the TN liquid crystal. Since a constant voltage can be continuously applied to the liquid crystal 109 (N), the original light transmittance can be obtained and accurate gradation display can be performed.

このように、この実施形態の構成によれば、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって行われることを除き、第６実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９（Ｎ）に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the gate scanning voltage Vg (N−1) applied to the scanning line 101 (N−1) by driving the first n-type MOS transistor (Qn1) 702 (N). ), The same effects as in the sixth embodiment can be obtained.
That is, the pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109 (N), thereby obtaining a better gradation than the above-mentioned patent for each field, and the aperture ratio can be further improved. Such effects can be obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１４（Ｎ）のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）３０２（Ｎ）の電源及びリセット電源として走査線（Ｎ−１）の走査電圧を利用すると共に、アナログアンプ回路１０４−１４（Ｎ）のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）３０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１４（Ｎ）を構成でき、第６実施形態と同等の高開口率を得ることができる。 In this embodiment, the power supply and reset of the first n-type MOS transistor (Qn1) 302 (N) operating as the amplifier circuit unit of the analog amplifier circuit 104-14 (N) are also enjoyed while enjoying the above-described effects. The scanning voltage of the scanning line (N-1) is used as a power source, and the analog amplifier circuit 104-14 (N) is reset by the first n-type MOS transistor (Qn1) 302 (N) itself. Therefore, wiring and circuits such as a power line, a reset power line, and a reset switch are not necessary.
In addition, the analog amplifier circuit 104-14 (N) can be configured with a small area, and a high aperture ratio equivalent to that of the sixth embodiment can be obtained.

実施形態１５Embodiment 15

図４４は、この発明の第１５実施形態である液晶表示装置を構成する画素回路を示す図である。
この実施形態の構成が、第７実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）７０１（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７（Ｎ）に接続して構成したことにある。 FIG. 44 is a diagram showing a pixel circuit constituting the liquid crystal display device according to the fifteenth embodiment of the present invention.
The configuration of this embodiment is greatly different from that of the seventh embodiment, which is either the source electrode or the drain electrode of the n-type MOS transistor constituting the amplifier circuit section in any pixel circuit constituting the liquid crystal display device. One is that one is driven by the previous scanning line.
That is, the difference is that the gate electrode of the p-type MOS transistor (Qp) 701 (N) is connected to the Nth scanning line 101 (N), and one of the source electrode and the drain electrode is connected to the signal line 102. And connecting the gate electrode of the first n-type MOS transistor (Qn1) 702 (N) to either the source electrode or the drain electrode of the p-type MOS transistor (Qp) 701 (N) And one of the drain electrode and the drain electrode is connected to the (N-1) th scanning line 101 (N-1), and the other of the source electrode and the drain electrode is connected to the pixel electrode 107 (N). It is in.

これらの構成を除くこの実施形態の各部の構成は、第７実施形態と同一の構成であるので、それらの各部には第７実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１５で参照し、画素回路を２０−１５で参照する Since the structure of each part of this embodiment except these structures is the same structure as 7th Embodiment, the code | symbol same as 7th Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-15, and the pixel circuit is referred to as 20-15.

次に、図４４を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置の駆動方法は、アナログアンプ回路１０４−１５（Ｎ）の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）３０２（Ｎ）が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって駆動されることを除き、第７実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１４実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−１５（Ｎ）の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）３０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device of this embodiment, the gate to which the first n-type MOS transistor (Qn1) 302 (N) of the analog amplifier circuit 104-15 (N) is applied to the scanning line 101 (N-1). Except for being driven by the scanning voltage Vg (N−1), it is almost the same as the driving method of the liquid crystal display device of the seventh embodiment.
Then, with reference to the description in the fourteenth embodiment, the first n-type MOS transistor (Qn1) 302 (N) of the analog amplifier circuit 104-15 (N) is connected to the scanning line because it can be better understood. It is pointed out that it is driven by 101 (N-1), and the operation of each step will not be repeated.

このように、この実施形態の構成によれば、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって行われることを除き、第７実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the gate scanning voltage Vg (N−1) applied to the scanning line 101 (N−1) by driving the first n-type MOS transistor (Qn1) 702 (N). ), The same effects as those of the seventh embodiment can be obtained.
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１５（Ｎ）のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の電源及びリセット電源として走査線１０１（Ｎ−１）の走査電圧を利用すると共に、アナログアンプ回路１０４−１５のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１５（Ｎ）等を構成でき、第７実施形態と同等の高開口率を得ることができる。 The power supply and reset of the first n-type MOS transistor (Qn1) 702 (N) that operates as the amplifier circuit portion of the analog amplifier circuit 104-15 (N) also in this embodiment while enjoying the effects described above. Since the scanning voltage of the scanning line 101 (N-1) is used as a power source, the analog amplifier circuit 104-15 is reset by the first n-type MOS transistor (Qn1) 702 (N) itself. Wiring and circuits such as a power line, a reset power line, and a reset switch are not necessary.
Further, the analog amplifier circuit 104-15 (N) or the like can be configured with a small area, and a high aperture ratio equivalent to that of the seventh embodiment can be obtained.

実施形態１６Embodiment 16

図４５は、この発明の第１６実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第８実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）７０１（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。 FIG. 45 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the sixteenth embodiment of the invention.
The configuration of this embodiment is greatly different from that of the eighth embodiment, which is either the source electrode or the drain electrode of the n-type MOS transistor constituting the amplifier circuit section in any pixel circuit constituting the liquid crystal display device. One is that one is driven by the previous scanning line.
That is, the difference is that the gate electrode of the p-type MOS transistor (Qp) 701 (N) is connected to the Nth scanning line 101 (N), and one of the source electrode and the drain electrode is connected to the signal line 102. And connecting the gate electrode of the first n-type MOS transistor (Qn1) 702 (N) to one of the source electrode and the drain electrode of the p-type MOS transistor (Qp) 701 (N) In addition, one of the drain electrode and the drain electrode is connected to the (N−1) th scanning line 101 (N−1), and the other of the source electrode and the drain electrode is connected to the pixel electrode 107.

これらの構成を除くこの実施形態の各部の構成は、第８実施形態と同一の構成であるので、それらの各部には第８実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１６で参照し、画素回路を２０−１６で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 8th Embodiment, the same code | symbol as 8th Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-16, and the pixel circuit is referred to as 20-16.

次に、図４５を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−１６の駆動方法は、アナログアンプ回路１０４−１６（Ｎ）の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって駆動されることを除き、第８実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１４実施形態で説明したところを参照すれば、一層良く理解されるので、アナログアンプ回路１０４−１６（Ｎ）の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device 10-16 of this embodiment, the first n-type MOS transistor (Qn1) 702 (N) of the analog amplifier circuit 104-16 (N) is applied to the scanning line 101 (N-1). The driving method of the liquid crystal display device of the eighth embodiment is almost the same as that of the eighth embodiment except that it is driven by the gate scanning voltage Vg (N−1).
Then, with reference to what has been described in the fourteenth embodiment, the first n-type MOS transistor (Qn1) 702 (N) of the analog amplifier circuit 104-16 (N) is connected to the scanning line 101. It is pointed out that it is driven by (N-1), and the operation of each one is not repeated.

このように、この実施形態の構成によれば、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査線電圧Ｖｇ（Ｎ−１）によって行われることを除き、第８実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９（Ｎ）に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 Thus, according to the configuration of this embodiment, the gate scanning line voltage Vg (N−) applied to the scanning line 101 (N−1) by driving the first n-type MOS transistor (Qn1) 702 (N). Except for what is done in 1), substantially the same effects as in the eighth embodiment are obtained. .
That is, the pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109 (N), thereby obtaining a better gradation than the above-mentioned patent for each field, and the aperture ratio can be further improved. Such effects can be obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１ ６（Ｎ）のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の電源及びリセット電源として走査線１０１（Ｎ−１）の走査電圧を利用すると共に、アナログアンプ回路１０４−１６のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１６を構成でき、第８実施形態と同等の高開口率を得ることができる。 In this embodiment, the power supply of the first n-type MOS transistor (Qn1) 702 (N) that operates as the amplifier circuit unit of the analog amplifier circuit 104-16 (N) while enjoying the above-described effects and The scanning voltage of the scanning line 101 (N-1) is used as a reset power supply, and the analog amplifier circuit 104-16 is reset by the first n-type MOS transistor (Qn1) 702 (N) itself. Therefore, wiring and circuits such as a power line, a reset power line, and a reset switch are not necessary.
In addition, the analog amplifier circuit 104-16 can be configured with a small area, and a high aperture ratio equivalent to that of the eighth embodiment can be obtained.

実施形態１７Embodiment 17

図４６は、この発明の第１７実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第９実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成する第１のｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方を１つ前の走査線で駆動するようにした点である。
すなわち、その相違点は、ｐ型ＭＯＳ型トランジスタ（Ｑｐ）７０１（Ｎ）のゲート電極をＮ番目の走査線１０１（Ｎ）に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続したことと、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１（Ｎ）のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方を（Ｎ−１）番目の走査線１０１（Ｎ−１）に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７（Ｎ）に接続して構成したことにある。 FIG. 46 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the seventeenth embodiment of the present invention.
The configuration of this embodiment differs greatly from that of the ninth embodiment in that the source electrode and drain electrode of the first n-type MOS transistor constituting the amplifier circuit section in any pixel circuit constituting the liquid crystal display device. One of these is driven by the previous scanning line.
That is, the difference is that the gate electrode of the p-type MOS transistor (Qp) 701 (N) is connected to the Nth scanning line 101 (N), and one of the source electrode and the drain electrode is connected to the signal line 102. And connecting the gate electrode of the first n-type MOS transistor (Qn1) 702 (N) to either the source electrode or the drain electrode of the p-type MOS transistor (Qp) 701 (N) And one of the drain electrode and the drain electrode is connected to the (N-1) th scanning line 101 (N-1), and the other of the source electrode and the drain electrode is connected to the pixel electrode 107 (N). It is in.

これらの構成を除くこの実施形態の各部の構成は、第９実施形態と同一の構成であるので、それらの各部には第９実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１７で参照し、画素回路を２０−１７で参照する。   Since the configuration of each part of this embodiment excluding these configurations is the same as that of the ninth embodiment, the same reference numerals as those of the ninth embodiment are assigned to the respective parts, and the description thereof is omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-17, and the pixel circuit is referred to as 20-17.

次に、図４６を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置の駆動方法は、アナログアンプ回路１０４−１７（Ｎ）の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）が走査線１０１（Ｎ−１）に印加されるゲート走査電圧Ｖｇ（Ｎ−１）によって駆動されることを除き、第９実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１４実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−１７（Ｎ）の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）が走査線１０１（Ｎ−１）によって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device of this embodiment, the gate to which the first n-type MOS transistor (Qn1) 702 (N) of the analog amplifier circuit 104-17 (N) is applied to the scanning line 101 (N-1). Except for being driven by the scanning voltage Vg (N−1), it is almost the same as the driving method of the liquid crystal display device of the ninth embodiment.
Then, with reference to the description in the fourteenth embodiment, the first n-type MOS transistor (Qn1) 702 (N) of the analog amplifier circuit 104-17 (N) is connected to the scanning line because it is better understood. It is pointed out that it is driven by 101 (N-1), and the operation of each step will not be repeated.

このように、この実施形態の構成によれば、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の駆動が走査線１０１（Ｎ−１）に印加されるゲート走査線電圧Ｖｇ（Ｎ−１）によって行われることを除き、第９実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 Thus, according to the configuration of this embodiment, the gate scanning line voltage Vg (N−) applied to the scanning line 101 (N−1) by driving the first n-type MOS transistor (Qn1) 702 (N). Except for what is performed in 1), substantially the same effect as in the ninth embodiment is obtained.
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１ ７（Ｎ）のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）の電源及びリセット電源として走査線１０１（Ｎ−１）の走査電圧を利用すると共に、アナログアンプ回路１０４−１７（Ｎ）のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２（Ｎ）自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１７（Ｎ）を構成でき、第９実施形態と同等の高開口率を得ることができる。 In this embodiment, the power source of the first n-type MOS transistor (Qn1) 702 (N) that operates as the amplifier circuit unit of the analog amplifier circuit 104-17 (N) and the above-described effect are obtained. A configuration in which the scanning voltage of the scanning line 101 (N−1) is used as a reset power source, and the analog amplifier circuit 104-17 (N) is reset by the first n-type MOS transistor (Qn1) 702 (N) itself. Therefore, wiring such as a power line, a reset power line, and a reset switch, and a circuit are not necessary.
In addition, the analog amplifier circuit 104-17 (N) can be configured with a small area, and a high aperture ratio equivalent to that of the ninth embodiment can be obtained.

実施形態１８Embodiment 18

図４７は、この発明の第１８実施形態である液晶表示装置を構成する１つの画素回路を示す図、また、図４８は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶を画素回路において駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示す図である。   47 is a diagram showing one pixel circuit constituting a liquid crystal display device according to an eighteenth embodiment of the present invention. FIG. 48 is a diagram showing a ferroelectric liquid crystal having polarization, an antiferroelectric liquid crystal, or one field. When a high-speed liquid crystal such as an OCB mode liquid crystal that responds within a period is driven in the pixel circuit, the gate scanning voltage Vg, the data signal voltage Vd, the gate input voltage Va of the first p-type MOS transistor (Qp1) 302, the pixel It is a figure which shows the timing chart of voltage Vpix, and the change of the light transmittance of a liquid crystal.

この実施形態の構成が、第２実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源３０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。 The configuration of this embodiment is significantly different from that of the second embodiment, which is either the source electrode or the drain electrode of the p-type MOS transistor constituting the amplifier circuit section in any pixel circuit constituting the liquid crystal display device. One of them is driven by a reset pulse power supply.
That is, the difference is that one of the source electrode and the drain electrode of the first p-type MOS transistor (Qp1) 302 is connected to the reset pulse power supply 307, and the other of the source electrode and the drain electrode is connected to the pixel electrode 107. It is that it is connected to and configured.

これらの構成を除くこの実施形態の各部の構成は、第２実施形態と同一の構成であるので、それらの各部には第２実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１８で参照し、画素回路を２０−１８で参照する。   Since the configuration of each part of this embodiment excluding these configurations is the same as that of the second embodiment, the same reference numerals as those of the second embodiment are assigned to the respective parts, and the description thereof is omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-18, and the pixel circuit is referred to as 20-18.

次に、図４７及び図４８を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−１８の駆動方法は、アナログアンプ回路２０−１８の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２がリセットパルス電源３０７によって駆動されることを除き、第２実施形態の液晶表示装置１０−２の駆動方法とほぼ同じであるが、その駆動方法を以下に説明する。
図４８は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶を画素回路において電圧無印加時に暗い状態となるノーマリー・ブラックモードで駆動させた場合の、リセットパルス電圧ＶＲ、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。 Next, the operation of this embodiment will be described with reference to FIGS.
The driving method of the liquid crystal display device 10-18 of this embodiment is the same as that of the second embodiment except that the first p-type MOS transistor (Qp1) 302 of the analog amplifier circuit 20-18 is driven by the reset pulse power supply 307. This is almost the same as the driving method of the liquid crystal display device 10-2. The driving method will be described below.
FIG. 48 shows a normally black mode in which a high-speed liquid crystal such as a ferroelectric liquid crystal having polarization, an anti-ferroelectric liquid crystal, or an OCB mode liquid crystal that responds within one field period becomes dark when no voltage is applied in the pixel circuit. Timing chart of reset pulse voltage VR, gate scanning voltage Vg, data signal voltage Vd, gate input voltage Va of first p-type MOS transistor (Qp1) 302, pixel voltage Vpix, and light transmittance of liquid crystal when driven This shows the change.

図４８に示すように、リセットパルス電圧ＶＲがハイレベルＶｇＨとなる期間においては、画素電極１０７は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を経由してゲート走査電圧ＶｇＨが転送されることによりリセット状態となる。リセットパルス電圧ＶＲがハイレベルの期間に、画素電圧ＶｐｉｘがＶｇＨとなることで、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のリセットが行われ、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２は、リセットパルスＶＲがローレベルになった後、ソースフォロワ型のアナログアンプ回路１０４−１８として動作する。それを以下に説明する。   As shown in FIG. 48, during the period when the reset pulse voltage VR is at the high level VgH, the gate scan voltage VgH is transferred to the pixel electrode 107 via the first p-type MOS transistor (Qp1) 302. To reset. When the reset pulse voltage VR is at a high level, the pixel voltage Vpix is set to VgH, whereby the first p-type MOS transistor (Qp1) 302 is reset, and the first p-type MOS transistor (Qp1) 302 is After the reset pulse VR becomes low level, it operates as a source follower type analog amplifier circuit 104-18. This will be described below.

リセットパルス電圧ＶＲがハイレベルＶｇＨとなるリセット期間に続いて、ゲート走査電圧ＶｇがハイレベルＶｇＨとなる期間において、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄがｎ型ＭＯＳトランジスタ（Ｑｎ）１０３を経由して第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート電極に転送される。水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３はオフ状態となり、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート電極に転送されたデータ信号電圧は電圧保持容量１０６により保持される。   Following the reset period in which the reset pulse voltage VR is at the high level VgH, the n-type MOS transistor (Qn) 103 is turned on and input to the signal line 102 in the period in which the gate scanning voltage Vg is at the high level VgH. The data signal voltage Vd is transferred to the gate electrode of the first p-type MOS transistor (Qp1) 302 via the n-type MOS transistor (Qn) 103. When the horizontal scanning period ends and the gate scanning voltage Vg becomes low level, the n-type MOS transistor (Qn) 103 is turned off, and the data signal transferred to the gate electrode of the first p-type MOS transistor (Qp1) 302 The voltage is held by the voltage holding capacitor 106.

この際、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａは、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３がオフ状態になる時刻において、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図４８には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のゲート入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、ｎ型ＭＯＳトランジスタ（Ｑｎ）１０３が選択されるまで保持される。一方、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２は、リセットパルス電圧ＶＲがハイレベルＶｇＨとなるリセット期間にリセットが完了しており、水平走査期間以降は、画素電極１０７をソース電極としたソースフォロワ型アナログアンプ回路１０４−１８として動作する。   At this time, the gate input voltage Va of the first p-type MOS transistor (Qp1) 302 is between the gate and source of the n-type MOS transistor (Qn) 103 at the time when the n-type MOS transistor (Qn) 103 is turned off. A voltage shift called a feedthrough voltage occurs via the capacitance. This voltage shift is indicated by Vf1, Vf2, and Vf3 in FIG. 48, and the amount of the voltage shifts Vf1 to Vf3 can be reduced by designing the value of the voltage holding capacitor 106 to be large. The gate input voltage Va of the first p-type MOS transistor (Qp1) 302 is held in the next field period until the gate scanning voltage Vg becomes high level again and the n-type MOS transistor (Qn) 103 is selected. . On the other hand, the first p-type MOS transistor (Qp1) 302 has been reset during the reset period in which the reset pulse voltage VR is at the high level VgH. After the horizontal scanning period, the source having the pixel electrode 107 as the source electrode is used. It operates as a follower type analog amplifier circuit 104-18.

この際、電圧保持容量電極１０５には、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２をアナログアンプ回路１０４−１８として動作させるために、少なくとも（Ｖｄｍａｘ−Ｖｔｐ）よりも高い電圧を供給しておく。ここで、Ｖｄｍａｘはデータ信号電圧Ｖｄの最大値、Ｖｔｐは第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の閾値電圧である。第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２は、次のフィールドでリセットパルス電圧ＶＲがＶｇＨとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。   At this time, a voltage higher than at least (Vdmax−Vtp) is supplied to the voltage holding capacitor electrode 105 in order to operate the first p-type MOS transistor (Qp1) 302 as the analog amplifier circuit 104-18. . Here, Vdmax is the maximum value of the data signal voltage Vd, and Vtp is the threshold voltage of the first p-type MOS transistor (Qp1) 302. The first p-type MOS transistor (Qp1) 302 applies an analog gradation voltage corresponding to the held gate input voltage Va until the reset pulse voltage VR becomes VgH and reset is performed in the next field. Can be output.

また、上述の駆動方法においては、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−１８の選択と第１のｐ型ＭＯＳトランジスタ（Ｑｎ１）３０２のリセットが同時に行われることになる。 In the above-described driving method, the horizontal scanning period comes after the reset period, but it is also possible to drive so that the timing is the same as the reset period and the horizontal scanning period.
In that case, the selection of the pixel circuit 20-18 and the reset of the first p-type MOS transistor (Qn1) 302 are performed simultaneously.

このように、この実施形態の構成によれば、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）の駆動がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第２実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 Thus, according to the configuration of this embodiment, the first p-type MOS transistor (Qp1) 302 (N) is driven by the reset pulse voltage VR supplied from the reset pulse power supply 307. The same effect as that of the second embodiment can be obtained.
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１８のアンプ回路部として動作する第１の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の電源及びリセット電源として走査線１０１の走査電圧を利用すると共に、アナログアンプ回路１０４−１８のリセットを第１の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１８を構成でき、第２実施形態と同等の高開口率を得ることができる。 In this embodiment, while enjoying the above-described effects, scanning is performed as the power source and reset power source of the first first p-type MOS transistor (Qp1) 302 that operates as the amplifier circuit unit of the analog amplifier circuit 104-18. Since the scanning voltage of the line 101 is used and the analog amplifier circuit 104-18 is reset by the first first p-type MOS transistor (Qp1) 302 itself, a power line, a reset power line, Wiring and circuits such as a reset switch are not necessary.
Further, the analog amplifier circuit 104-18 can be configured with a small area, and a high aperture ratio equivalent to that of the second embodiment can be obtained.

また、リセットパルス電源ＶＲを別途設けているので、第２実施形態及び第１０実施形態で説明した液晶表示装置に比べて、アナログアンプ回路のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。   In addition, since the reset pulse power supply VR is separately provided, the delay of the scanning pulse signal used for resetting the analog amplifier circuit can be eliminated as compared with the liquid crystal display devices described in the second and tenth embodiments. Has the advantage of.

実施形態１９Embodiment 19

図４９は、この発明の第１９実施形態である液晶表示装置を構成する画素回路を示す図である。
この実施形態の構成が、第３実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路内のアナログアンプ回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２（Ｎ）のソース電極及びドレイン電極のいずれか一方をリセットパルス電源３０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。 FIG. 49 is a diagram showing a pixel circuit constituting the liquid crystal display device according to the nineteenth embodiment of the present invention.
The configuration of this embodiment differs greatly from that of the third embodiment in that the source electrode of the p-type MOS transistor constituting the amplifier circuit portion and the analog amplifier circuit in any pixel circuit constituting the liquid crystal display device, and One of the drain electrodes is driven by a reset pulse power source.
That is, the difference is that one of the source electrode and the drain electrode of the first p-type MOS transistor (Qp1) 302 (N) is connected to the reset pulse power supply 307, and the other of the source electrode and the drain electrode is connected to the other. This is because it is connected to the pixel electrode 107.

これらの構成を除くこの実施形態の各部の構成は、第３実施形態と同一の構成であるので、それらの各部には第３実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−１９で参照し、画素回路を２０−１９で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 3rd Embodiment, the code | symbol same as 3rd Embodiment is attached | subjected to each part, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-19, and the pixel circuit is referred to as 20-19.

次に、図４９を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−１９の駆動方法は、アナログアンプ回路１０４−１９の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第３実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１８実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路２０−１９の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device 10-19 of this embodiment, the first p-type MOS transistor (Qp1) 302 of the analog amplifier circuit 104-19 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 307. Except for this, the driving method of the liquid crystal display device of the third embodiment is almost the same.
Then, referring to what has been described in the eighteenth embodiment, the first p-type MOS transistor (Qp1) 302 of the analog amplifier circuit 20-19 is supplied from the reset pulse power supply 307. It is pointed out that it is driven by the reset pulse voltage VR, and the operation of each step will not be repeated.

また、この実施形態の駆動方法においても、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−１９の選択と第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のリセットが同時に行われる。 Also, in the driving method of this embodiment, the horizontal scanning period comes after the reset period, but it is also possible to drive the same timing as the reset period and the horizontal scanning period.
In that case, the selection of the pixel circuit 20-19 and the reset of the first p-type MOS transistor (Qp1) 302 are performed simultaneously.

このように、この実施形態の構成によれば、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の駆動がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第３実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the first p-type MOS transistor (Qp1) 302 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 307. And almost the same effect.
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−１９のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の電源及びリセットにリセットパルス電源を共用すると共に、アナログアンプ回路１０４−１９のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−１９を構成でき、第３実施形態と同等の高開口率を得ることができる。 In this embodiment, the reset pulse power supply is shared for the power supply and reset of the first p-type MOS transistor (Qp1) 302 that operates as the amplifier circuit section of the analog amplifier circuit 104-19 while enjoying the effects described above. In addition, since the analog amplifier circuit 104-19 is reset by the first p-type MOS transistor (Qp1) 302 itself, wiring such as a power supply line, a reset power supply line, and a reset switch is unnecessary. It has become.
In addition, the analog amplifier circuit 104-19 can be configured with a small area, and a high aperture ratio equivalent to that of the third embodiment can be obtained.

また、リセットパルス電源ＶＲを別途設けているので、第３実施形態及び第１１実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−１９のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。   Further, since the reset pulse power supply VR is separately provided, the delay of the scan pulse signal used for resetting the analog amplifier circuit 104-19 is eliminated as compared with the liquid crystal display devices described in the third and eleventh embodiments. Has the advantage of being able to.

実施形態２０Embodiment 20.

図５０は、この発明の第２０実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第４実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路内のアナログアンプ回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源３０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。 FIG. 50 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the twentieth embodiment of the present invention.
The configuration of this embodiment differs greatly from that of the fourth embodiment in that the source electrode of the p-type MOS transistor constituting the amplifier circuit portion and the analog amplifier circuit in any pixel circuit constituting the liquid crystal display device, and One of the drain electrodes is driven by a reset pulse power supply.
That is, the difference is that one of the source electrode and the drain electrode of the first p-type MOS transistor (Qp1) 302 is connected to the reset pulse power supply 307, and the other of the source electrode and the drain electrode is connected to the pixel electrode 107. It is that it is connected to and configured.

これらの構成を除くこの実施形態の各部の構成は、第４実施形態と同一の構成であるので、それらの各部には第４実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２０で参照し、画素回路を２０−２０で参照する。   Since the configuration of each part of this embodiment excluding these configurations is the same as that of the fourth embodiment, the same reference numerals as those of the fourth embodiment are assigned to the respective parts, and the description thereof is omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-20, and the pixel circuit is referred to as 20-20.

次に、図５０を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２０の駆動方法は、アナログアンプ回路１０４−２０の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第４実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１８実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−２０の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２がリセットパルス電源３０７から供給されるによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device 10-20 of this embodiment, the first p-type MOS transistor (Qp1) 302 of the analog amplifier circuit 104-20 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 307. Except for this, the driving method of the liquid crystal display device of the fourth embodiment is almost the same.
Then, referring to what has been described in the eighteenth embodiment, the first p-type MOS transistor (Qp1) 302 of the analog amplifier circuit 104-20 is supplied from the reset pulse power supply 307. It is pointed out that it is driven by the above, and the step-by-step operation will not be repeated.

また、この実施形態の駆動方法においても、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路１０４−２０の選択と第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）３０２のリセットが同時に行われる。 Also, in the driving method of this embodiment, the horizontal scanning period comes after the reset period, but it is also possible to drive the same timing as the reset period and the horizontal scanning period.
In that case, the selection of the pixel circuit 104-20 and the reset of the first n-type MOS transistor (Qn1) 302 are performed simultaneously.

このように、この実施形態の構成によれば、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の駆動がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第４実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the first p-type MOS transistor (Qp1) 302 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 307. Almost the same effect.
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２０のアンプ回路部として動作する第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２の電源及びリセットにリセットパルス電源３０７を共用すると共に、アナログアンプ回路１０４−２０のリセットを第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２０を構成でき、第４実施形態と同等の高開口率を得ることができる。 In this embodiment, the reset pulse power supply 307 is used for the power supply and reset of the first p-type MOS transistor (Qp1) 302 that operates as the amplifier circuit section of the analog amplifier circuit 104-20 while enjoying the effects described above. Since the first p-type MOS transistor (Qp1) 302 itself resets the analog amplifier circuit 104-20, wiring and circuits such as a power line, a reset power line, and a reset switch are unnecessary. It has become.
Further, the analog amplifier circuit 104-20 can be configured with a small area, and a high aperture ratio equivalent to that of the fourth embodiment can be obtained.

また、リセットパルス電源ＶＲを別途設けているので、第４実施形態及び第１２実施形態で説明した液晶表示装置に比べて、アナログアンプ回路のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。   Further, since the reset pulse power supply VR is separately provided, the delay of the scanning pulse signal used for resetting the analog amplifier circuit can be eliminated as compared with the liquid crystal display devices described in the fourth and twelfth embodiments. Has the advantage of.

実施形態２１Embodiment 21.

図５１は、この本発明の第２１実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第５実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路においてもそのアンプ回路部を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、ｐ型ＭＯＳトランジスタ（Ｑｐ）３０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源３０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。 FIG. 51 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the twenty-first embodiment of the present invention.
The configuration of this embodiment is significantly different from that of the fifth embodiment, which is either the source electrode or the drain electrode of the p-type MOS transistor constituting the amplifier circuit section in any pixel circuit constituting the liquid crystal display device. One of them is driven by a reset pulse power supply.
That is, the difference is that one of the source electrode and the drain electrode of the p-type MOS transistor (Qp) 302 is connected to the reset pulse power supply 307, and the other one of the source electrode and the drain electrode is connected to the pixel electrode 107. It is in the configuration.

これらの構成を除くこの実施形態の各部の構成は、第５実施形態と同一の構成であるので、それらの各部には第５実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２１で参照し、画素回路を２０−２１で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 5th Embodiment, the same code | symbol as 5th Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-21, and the pixel circuit is referred to as 20-21.

次に、図５１を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２１の駆動方法は、アナログアンプ回路１０４−２１のｐ型ＭＯＳトランジスタ（Ｑｐ）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第５実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第１８実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−２１のｐ型ＭＯＳトランジスタ（Ｑｐ）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
The driving method of the liquid crystal display device 10-21 of this embodiment is that the p-type MOS transistor (Qp) 302 of the analog amplifier circuit 104-21 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 307. The driving method of the liquid crystal display device of the fifth embodiment is almost the same.
Then, referring to the description in the eighteenth embodiment, the reset pulse voltage supplied from the reset pulse power supply 307 to the p-type MOS transistor (Qp) 302 of the analog amplifier circuit 104-21 is better understood. It is pointed out that it is driven by VR, and the operation of each step will not be repeated.

また、この実施形態の駆動方法においても、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−２１の選択とｎ型ＭＯＳトランジスタ（Ｑｎ）３０２のリセットが同時に行われる。 Also, in the driving method of this embodiment, the horizontal scanning period comes after the reset period, but it is also possible to drive the same timing as the reset period and the horizontal scanning period.
In that case, the selection of the pixel circuit 20-21 and the reset of the n-type MOS transistor (Qn) 302 are performed simultaneously.

このように、この実施形態の構成によれば、ｐ型ＭＯＳトランジスタ（Ｑｐ）３０２の駆動がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第５実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the p-type MOS transistor (Qp) 302 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 307, and is almost the same as that of the fifth embodiment. An effect is obtained.
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２１のアンプ回路部として動作するｐ型ＭＯＳトランジスタ（Ｑｐ）３０２の電源及びリセットをリセットパルス電源３０７を共用すると共に、アナログアンプ回路１０４−２１のリセットをｐ型ＭＯＳトランジスタ（Ｑｐ）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２１を構成でき、第５実施形態と同等の高開口率を得ることができる。 In addition, while enjoying the above-described effects, the reset pulse power supply 307 is shared with the power supply and reset of the p-type MOS transistor (Qp) 302 that operates as the amplifier circuit section of the analog amplifier circuit 104-21 in this embodiment. Since the analog amplifier circuit 104-21 is reset by the p-type MOS transistor (Qp) 302 itself, wiring and circuits such as a power supply line, a reset power supply line, and a reset switch are not necessary.
Further, the analog amplifier circuit 104-21 can be configured with a small area, and a high aperture ratio equivalent to that of the fifth embodiment can be obtained.

また、リセットパルス電源ＶＲを別途設けているので、第５実施形態及び第１３実施形態で説明した液晶表示装置に比べて、アナログアンプ回路のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。   Further, since the reset pulse power supply VR is separately provided, the delay of the scanning pulse signal used for resetting the analog amplifier circuit can be eliminated as compared with the liquid crystal display devices described in the fifth and thirteenth embodiments. Has the advantage of.

実施形態２２Embodiment 22

図５２は、この発明の第２２実施形態である液晶表示装置を構成する１つの画素回路を示す図、また、図５３は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等の高速液晶を画素回路において駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、ｎ型ＭＯＳトランジスタ（Ｑｎ）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示す図である。   FIG. 52 is a diagram showing one pixel circuit constituting a liquid crystal display device according to a twenty-second embodiment of the present invention. FIG. 53 shows a ferroelectric liquid crystal having polarization, an antiferroelectric liquid crystal, or one field. When a high-speed liquid crystal such as an OCB mode liquid crystal that responds within a period is driven in the pixel circuit, the gate scanning voltage Vg, the data signal voltage Vd, the gate input voltage Va of the n-type MOS transistor (Qn) 702, and the pixel voltage Vpix It is a figure which shows the change of the light transmittance of a timing chart and a liquid crystal.

この実施形態の構成が、第６実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路内のアナログアンプ回路もｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極をｐ型ＭＯＳトランジスタ（Ｑｐ）７０１のソース電極及びドレイン電極のいずれか他方に接続し、ソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。 The configuration of this embodiment differs greatly from that of the sixth embodiment in that the analog amplifier circuit in any pixel circuit constituting the liquid crystal display device resets either the source electrode or the drain electrode of the n-type MOS transistor. It is a point that it is driven by a pulse power supply.
That is, the difference is that the gate electrode of the first n-type MOS transistor (Qn1) 702 is connected to one of the source electrode and the drain electrode of the p-type MOS transistor (Qp) 701, and the source electrode and the drain electrode are connected. One of them is connected to the reset pulse power supply 707 and the other one of the source electrode and the drain electrode is connected to the pixel electrode 107.

これらの構成を除くこの実施形態の各部の構成は、第６実施形態と同一の構成であるので、それらの各部には第６実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２２で参照し、画素回路を２０−２２で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 6th Embodiment, the same code | symbol as 6th Embodiment is attached | subjected to each part, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-22, and the pixel circuit is referred to as 20-22.

次に、図５２及び図５３を参照して、この実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２２の駆動方法は、アナログアンプ回路１０４−２２の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２がリセットパルス電源３０７によって駆動されることを除き、第６実施形態の液晶表示装置の駆動方法とほぼ同じであるが、その駆動方法を以下に説明する。
図５３は、図２５と同様、高速液晶を電圧無印加時に暗い状態となるノーマリー・ブラックモードで駆動した場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示したものである。 Next, the operation of this embodiment will be described with reference to FIGS.
The driving method of the liquid crystal display device 10-22 of this embodiment is the same as that of the sixth embodiment except that the first n-type MOS transistor (Qn1) 702 of the analog amplifier circuit 104-22 is driven by the reset pulse power supply 307. The driving method is substantially the same as that of the liquid crystal display device, but the driving method will be described below.
53, similarly to FIG. 25, the gate scanning voltage Vg, the data signal voltage Vd, and the first n-type MOS transistor (Qn1) when the high-speed liquid crystal is driven in a normally black mode that becomes dark when no voltage is applied. 7 shows a timing chart of a gate input voltage Va and a pixel voltage Vpix of 702 and a change in light transmittance of liquid crystal.

図５３に示すように、リセットパルス電圧ＶＲがローレベルＶｇＬとなる期間においては、画素電極１０７は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２を経由してゲート走査電圧ＶｇＬが転送されることによりリセット状態となる。すなわち、リセットパルス電圧ＶＲがローレベルの期間に、画素電圧ＶｐｉｘがＶｇＬとなることで、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のリセットが行われる。そして、第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２は、リセットパルス電圧ＶＲがハイレベルになった後、ソースフォロワ型アナログアンプ回路１０４−２２のアンプ回路部として動作する。これを以下に説明する。   As shown in FIG. 53, during the period when the reset pulse voltage VR is at the low level VgL, the gate scan voltage VgL is transferred to the pixel electrode 107 via the first n-type MOS transistor (Qn1) 702. To reset. That is, the first n-type MOS transistor (Qn1) 702 is reset when the pixel voltage Vpix becomes VgL while the reset pulse voltage VR is at a low level. The first n-type MOS transistor (Qn1) 702 operates as an amplifier circuit portion of the source follower-type analog amplifier circuit 104-22 after the reset pulse voltage VR becomes high level. This will be described below.

リセットパルス電圧ＶＲがローレベルＶｇＬとなるリセット期間に続いて、ゲート走査電圧ＶｇがローレベルＶｇＬとなる期間において、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄがｐ型ＭＯＳトランジスタ（Ｑｐ）７０１を経由して第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極に転送される。水平走査期間が終了し、ゲート走査電圧Ｖｇがハイレベルとなると、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１はオフ状態となり、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート電極に転送されたデータ信号電圧は電圧保持容量１０６により保持される。   Following the reset period in which the reset pulse voltage VR is at the low level VgL, the p-type MOS transistor (Qp) 701 is turned on and input to the signal line 102 in the period in which the gate scanning voltage Vg is at the low level VgL. The data signal voltage Vd is transferred to the gate electrode of the first n-type MOS transistor (Qn1) 702 via the p-type MOS transistor (Qp) 701. When the horizontal scanning period ends and the gate scanning voltage Vg becomes high level, the p-type MOS transistor (Qp) 701 is turned off, and the data signal transferred to the gate electrode of the first n-type MOS transistor (Qn1) 702 The voltage is held by the voltage holding capacitor 106.

この保持が行われた後の、第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａは、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１がオフ状態になる時刻において、ｐ型ＭＯＳトランジスタ（Ｑｎ）７０１のゲート・ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図５３には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。   After this holding, the gate input voltage Va of the first n-type MOS transistor (Qn1) 702 is the p-type MOS transistor (Qn) at the time when the p-type MOS transistor (Qp) 701 is turned off. A voltage shift called a feedthrough voltage is caused via the gate-source capacitance 701. This voltage shift is indicated by Vf1, Vf2, and Vf3 in FIG. 53, and the amount of the voltage shifts Vf1 to Vf3 can be reduced by designing the value of the voltage holding capacitor 106 to be large.

第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２のゲート入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがローレベルとなり、ｐ型ＭＯＳトランジスタ（Ｑｐ）７０１が選択されるまで保持される。一方、第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２は、リセットパルス電圧ＶＲがローレベルＶｇＬとなるリセット期間にリセットが完了しており、水平走査期間以降は、画素電極１０７をソース電極としたソースフォロワ型アナログアンプ回路１０４−２２として動作する。   The gate input voltage Va of the first n-type MOS transistor (Qn1) 702 is held in the next field period until the gate scanning voltage Vg becomes low level again and the p-type MOS transistor (Qp) 701 is selected. . On the other hand, the first n-type MOS transistor (Qn1) 702 has been reset during the reset period in which the reset pulse voltage VR is at the low level VgL, and after the horizontal scanning period, the source using the pixel electrode 107 as the source electrode It operates as a follower type analog amplifier circuit 104-22.

この際、電圧保持容量電極１０５には、第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２をアナログアンプ回路１０４−２２のアンプ回路部として動作させるために、少なくとも（Ｖｄｍｉｎ−Ｖｔｎ）よりも低い電圧を供給しておく。今、説明したＶｄｍｉｎはデータ信号電圧Ｖｄの最小値、Ｖｔｎは第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２の閾値電圧である。第１のn型ＭＯＳトランジスタ（Ｑｎ１）７０２は、次のフィールドでリセットパルス電圧ＶＲがＶｇＬとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。   At this time, a voltage lower than (Vdmin−Vtn) is applied to the voltage holding capacitor electrode 105 in order to operate the first n-type MOS transistor (Qn1) 702 as the amplifier circuit unit of the analog amplifier circuit 104-22. Keep supplying. The Vdmin just described is the minimum value of the data signal voltage Vd, and Vtn is the threshold voltage of the first n-type MOS transistor (Qn1) 702. The first n-type MOS transistor (Qn1) 702 has an analog gradation voltage corresponding to the held gate input voltage Va until the reset pulse voltage VR becomes VgL and reset is performed in the next field. Can be output.

また、この実施形態の駆動方法においても、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−２２の選択と第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のリセットが同時に行われる。 Also, in the driving method of this embodiment, the horizontal scanning period comes after the reset period, but it is also possible to drive the same timing as the reset period and the horizontal scanning period.
In that case, the selection of the pixel circuit 20-22 and the reset of the first n-type MOS transistor (Qn1) 702 are performed simultaneously.

このように、この実施形態の構成によれば、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第６実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the first n-type MOS transistor (Qn1) 702 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 707. Almost the same effect.
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２２のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の電源及びリセットにリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２２のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２２を構成でき、第６実施形態と同等の高開口率を得ることができる。 In this embodiment, the reset pulse power supply 707 is used for the power supply and reset of the first n-type MOS transistor (Qn1) 702 that operates as the amplifier circuit section of the analog amplifier circuit 104-22 while enjoying the effects described above. Since the first n-type MOS transistor (Qn1) 702 itself is configured to reset the analog amplifier circuit 104-22, wiring and circuits such as a power line, a reset power line, and a reset switch are unnecessary. It has become.
In addition, the analog amplifier circuit 104-22 can be configured with a small area, and a high aperture ratio equivalent to that of the sixth embodiment can be obtained.

また、リセットパルス電源ＶＲを別途設けているので、第６実施形態及び第１４実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−２２のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。   Further, since the reset pulse power supply VR is separately provided, the delay of the scanning pulse signal used for resetting the analog amplifier circuit 104-22 is eliminated as compared with the liquid crystal display devices described in the sixth and fourteenth embodiments. Has the advantage of being able to.

実施形態２３Embodiment 23

図５４は、この発明の第２３実施形態である液晶表示装置を構成する画素回路を示す図である。
この実施形態の構成が、第７実施形態のそれと異なるところは、液晶表示装置を構成するいずれの画素回路内のアナログアンプ回路もｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。 FIG. 54 is a diagram showing a pixel circuit constituting a liquid crystal display device according to a twenty-third embodiment of the present invention.
The configuration of this embodiment is different from that of the seventh embodiment in that the analog amplifier circuit in any pixel circuit constituting the liquid crystal display device uses either the n-type MOS transistor source electrode or drain electrode as a reset pulse. It is the point which was made to drive with a power supply.
That is, the difference is that one of the source electrode and the drain electrode of the first n-type MOS transistor (Qn1) 702 is connected to the reset pulse power supply 707, and the other of the source electrode and the drain electrode is connected to the pixel electrode 107. It is in that it is connected and configured.

これらの構成を除くこの実施形態の各部の構成は、第７実施形態と同一の構成であるので、それらの各部には第７実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２３で参照し、画素回路を２０−２３で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 7th Embodiment, the code | symbol same as 7th Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-23, and the pixel circuit is referred to as 20-23.

次に、図５４を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２３の駆動方法は、アナログアンプ回路１０４−２３の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第７実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第２２実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−２３の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２がリセットパルス電源から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device 10-23 of this embodiment, the first n-type MOS transistor (Qn1) 702 of the analog amplifier circuit 104-23 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 707. Except for this, the driving method of the liquid crystal display device of the seventh embodiment is almost the same.
Then, referring to what has been described in the twenty-second embodiment, the first n-type MOS transistor (Qn1) 702 of the analog amplifier circuit 104-23 is reset supplied from the reset pulse power source, as will be better understood. It is pointed out that it is driven by the pulse voltage VR, and the operation of each one is not repeated.

また、この実施形態の駆動方法においても、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−２３の選択と第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）３０２のリセットが同時に行われる。 Also, in the driving method of this embodiment, the horizontal scanning period comes after the reset period, but it is also possible to drive the same timing as the reset period and the horizontal scanning period.
In that case, the selection of the pixel circuit 20-23 and the reset of the first n-type MOS transistor (Qn1) 302 are performed simultaneously.

このように、この実施形態の構成によれば、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧によって行われることを除き、第７実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the first n-type MOS transistor (Qn1) 702 is driven by the reset pulse voltage supplied from the reset pulse power supply 707, except for the seventh embodiment. Almost the same effect can be obtained.
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２３のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の電源及びリセットにリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２３のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２３を構成でき、第７実施形態と同等の高開口率を得ることができる。 In this embodiment, the reset pulse power supply 707 is used for the power supply and reset of the first n-type MOS transistor (Qn1) 702 that operates as the amplifier circuit section of the analog amplifier circuit 104-23 while enjoying the effects described above. Since the first n-type MOS transistor (Qn1) 702 itself resets the analog amplifier circuit 104-23, wiring and circuits such as a power supply line, a reset power supply line, and a reset switch are unnecessary. It has become.
Further, the analog amplifier circuit 104-23 can be configured with a small area, and a high aperture ratio equivalent to that of the seventh embodiment can be obtained.

また、リセットパルス電源ＶＲを別途設けているので、第７実施形態及び第１５実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−２３のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。   Further, since the reset pulse power supply VR is separately provided, the delay of the scan pulse signal used for resetting the analog amplifier circuit 104-23 is eliminated as compared with the liquid crystal display devices described in the seventh and fifteenth embodiments. Has the advantage of being able to.

実施形態２４Embodiment 24.

図５５は、この発明の第２４実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第８実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路内のアナログアンプ回路もｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。 FIG. 55 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the twenty-fourth embodiment of the present invention.
The configuration of this embodiment is greatly different from that of the eighth embodiment. The analog amplifier circuit in any pixel circuit constituting the liquid crystal display device resets either the source electrode or the drain electrode of the n-type MOS transistor. It is a point that it is driven by a pulse power supply.
That is, the difference is that one of the source electrode and the drain electrode of the first n-type MOS transistor (Qn1) 702 is connected to the reset pulse power supply 707, and the other of the source electrode and the drain electrode is connected to the pixel electrode 107. It is in that it is connected and configured.

これらの構成を除くこの実施形態の各部の構成は、第８実施形態と同一の構成であるので、それらの各部には第８実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２４で参照し、画素回路を２０−２４で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 8th Embodiment, the same code | symbol as 8th Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-24, and the pixel circuit is referred to as 20-24.

次に、図５５を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２４の駆動方法は、アナログアンプ回路１０４−２４の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第８実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第２２実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−２４の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device 10-24 of this embodiment, the first n-type MOS transistor (Qn1) 702 of the analog amplifier circuit 104-24 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 707. Except for this, the driving method of the liquid crystal display device of the eighth embodiment is almost the same.
Then, referring to what has been described in the twenty-second embodiment, the first n-type MOS transistor (Qn1) 702 of the analog amplifier circuit 104-24 is supplied from the reset pulse power supply 707 for better understanding. It is pointed out that it is driven by the reset pulse voltage VR, and the operation of each step will not be repeated.

また、この実施形態の駆動方法においても、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−２４の選択と第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２のリセットが同時に行われる。 Also, in the driving method of this embodiment, the horizontal scanning period comes after the reset period, but it is also possible to drive the same timing as the reset period and the horizontal scanning period.
In that case, the selection of the pixel circuit 20-24 and the reset of the first n-type MOS transistor (Qn1) 702 are performed simultaneously.

このように、この実施形態の構成によれば、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第８実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 Thus, according to the configuration of this embodiment, the first n-type MOS transistor (Qn1) 702 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 707, according to the eighth embodiment. Almost the same effect.
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２４のアンプ回路部として動作する第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の電源及びリセットにリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２４のリセットを第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２４を構成でき、第８実施形態と同等の高開口率を得ることができる。 In this embodiment, the reset pulse power supply 707 is used for the power supply and reset of the first n-type MOS transistor (Qn1) 702 that operates as the amplifier circuit section of the analog amplifier circuit 104-24 while enjoying the effects described above. In addition, the analog amplifier circuit 104-24 is reset by the first n-type MOS transistor (Qn1) 702 itself, so that wiring and circuits such as a power line, a reset power line, and a reset switch are unnecessary. It has become.
Further, the analog amplifier circuit 104-24 can be configured with a small area, and a high aperture ratio equivalent to that of the eighth embodiment can be obtained.

また、リセットパルス電源ＶＲを別途設けているので、第８実施形態及び第１６実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−２４のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。   Further, since the reset pulse power supply VR is separately provided, the delay of the scan pulse signal used for resetting the analog amplifier circuit 104-24 is eliminated as compared with the liquid crystal display devices described in the eighth and sixteenth embodiments. Has the advantage of being able to.

実施形態２５Embodiment 25

図５６は、この発明の第２５実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第９実施形態のそれと大きく異なるところは、液晶表示装置を構成するいずれの画素回路内のアナログアンプ回路もｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、ｎ型ＭＯＳトランジスタ（Ｑｎ）７０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。 FIG. 56 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the twenty-fifth embodiment of the present invention.
The configuration of this embodiment differs greatly from that of the ninth embodiment in that the analog amplifier circuit in any pixel circuit constituting the liquid crystal display device resets either the source electrode or the drain electrode of the n-type MOS transistor. It is a point that it is driven by a pulse power supply.
That is, the difference is that either one of the source electrode and the drain electrode of the n-type MOS transistor (Qn) 702 is connected to the reset pulse power supply 707 and the other one of the source electrode and the drain electrode is connected to the pixel electrode 107. It is in the configuration.

これらの構成を除くこの実施形態の各部の構成は、第９実施形態と同一の構成であるので、それらの各部には第９実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２５で参照し、画素回路を２０−２５で参照する。   Since the configuration of each part of this embodiment excluding these configurations is the same as that of the ninth embodiment, the same reference numerals as those of the ninth embodiment are assigned to the respective parts, and the description thereof is omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-25, and the pixel circuit is referred to as 20-25.

次に、図５６を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２５の駆動方法は、アナログアンプ回路１０４−２５のｎ型ＭＯＳトランジスタ（Ｑｎ）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第９実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第２２実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−２５のｎ型ＭＯＳトランジスタ（Ｑｎ）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
The driving method of the liquid crystal display device 10-25 of this embodiment is that the n-type MOS transistor (Qn) 702 of the analog amplifier circuit 104-25 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 707. The driving method of the liquid crystal display device of the ninth embodiment is almost the same.
Then, referring to what has been described in the twenty-second embodiment, the reset pulse voltage supplied from the reset pulse power supply 707 to the n-type MOS transistor (Qn) 702 of the analog amplifier circuit 104-25 is better understood. It is pointed out that it is driven by VR, and the operation of each step will not be repeated.

また、この実施形態の駆動方法においても、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−２５の選択とｎ型ＭＯＳトランジスタ（Ｑｎ）７０２のリセットが同時に行われる。 Also, in the driving method of this embodiment, the horizontal scanning period comes after the reset period, but it is also possible to drive the same timing as the reset period and the horizontal scanning period.
In that case, the selection of the pixel circuit 20-25 and the reset of the n-type MOS transistor (Qn) 702 are performed simultaneously.

このように、この実施形態の構成によれば、ｎ型ＭＯＳトランジスタ（Ｑｎ）７０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第９実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the n-type MOS transistor (Qn) 702 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 707, and is almost the same as that of the ninth embodiment. An effect is obtained. .
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２５のアンプ回路部として動作するｎ型ＭＯＳトランジスタ（Ｑｎ）７０２の電源及びリセットをリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２５のリセットをｎ型ＭＯＳトランジスタ（Ｑｎ）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２５を構成でき、第９実施形態と同等の高開口率を得ることができる。 While enjoying the above-described effects, the power source and reset of the n-type MOS transistor (Qn) 702 that operates as the amplifier circuit part of the analog amplifier circuit 104-25 are shared with the reset pulse power source 707 also in this embodiment. Since the analog amplifier circuit 104-25 is reset by the n-type MOS transistor (Qn) 702 itself, wiring such as a power supply line, a reset power supply line, and a reset switch is unnecessary.
Moreover, the analog amplifier circuit 104-25 can be configured with a small area, and a high aperture ratio equivalent to that of the ninth embodiment can be obtained.

また、リセットパルス電源ＶＲを別途設けているので、第９実施形態及び第１７実施形態で説明した液晶表示装置に比べて、アナログアンプ回路のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。   Further, since the reset pulse power supply VR is separately provided, the delay of the scan pulse signal used for resetting the analog amplifier circuit can be eliminated as compared with the liquid crystal display devices described in the ninth and seventeenth embodiments. Has the advantage of.

実施形態２６Embodiment 26.

図５７は、この発明の第２６実施形態である液晶表示装置を構成する１つの画素回路を示す図、図５８は、画素回路においてリセット期間経過時に水平走査期間が来るようにして高速液晶をノーマルブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、ｎ型ＭＯＳトランジスタ（Ｑｎ）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示す図、また，図５９は、画素回路２０−２６においてリセット期間と水平走査期間とを同時に設定して高速液晶をノーマルブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示す図である。上記の高速液晶は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等である。   FIG. 57 is a diagram showing one pixel circuit constituting a liquid crystal display device according to a twenty-sixth embodiment of the present invention. FIG. 58 shows normal high-speed liquid crystal so that a horizontal scanning period comes when the reset period elapses in the pixel circuit. A timing chart of the gate scanning voltage Vg, the data signal voltage Vd, the gate input voltage Va of the n-type MOS transistor (Qn) 702, the pixel voltage Vpix, and a change in the light transmittance of the liquid crystal when driven in the black mode. FIG. 59 shows the gate scanning voltage Vg, the data signal voltage Vd, the second when the high-speed liquid crystal is driven in the normal black mode by simultaneously setting the reset period and the horizontal scanning period in the pixel circuit 20-26. Timing chart and liquid of the gate input voltage Va and the pixel voltage Vpix of the n-type MOS transistor (Qn2) 702 It is a diagram illustrating a change in light transmission. The high-speed liquid crystal is a ferroelectric liquid crystal having polarization, an anti-ferroelectric liquid crystal, or an OCB mode liquid crystal that responds within one field period.

この実施形態の構成が、第６実施形態のそれと異なるところは、第６実施形態のｐ型ＭＯＳトランジスタ（Ｑｎ）７０１の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８への変更、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２への変更及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３の第３のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３への変更を行い、かつ、画素回路内のアナログアンプ回路を構成する第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続し、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート電極にｎ型ＭＯＳトランジスタ（Ｑｎ）７０８のソース電極及びドレイン電極のいずれか他方を接続し、ソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、ソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。 The configuration of this embodiment is different from that of the sixth embodiment in that the p-type MOS transistor (Qn) 701 of the sixth embodiment is changed to the first n-type MOS transistor (Qn1) 708, the first n Change of the type MOS transistor (Qn1) 702 to the second n-type MOS transistor (Qn2) 702 and change of the second n-type MOS transistor (Qn2) 703 to the third n-type MOS transistor (Qn2) 703 In addition, one of the source electrode and the drain electrode of the second n-type MOS transistor (Qn2) 702 constituting the analog amplifier circuit in the pixel circuit is driven by the reset pulse power supply.
That is, the difference is that the gate electrode of the first n-type MOS transistor (Qn1) 708 is connected to the scanning line 101, one of the source electrode and the drain electrode is connected to the signal line 102, and the second n-type MOS transistor (Qn1) 708 is connected. One of the source electrode and the drain electrode of the n-type MOS transistor (Qn) 708 is connected to the gate electrode of the MOS transistor (Qn2) 702, and one of the source electrode and the drain electrode is connected to the reset pulse power source 707. The other of the source electrode and the drain electrode is connected to the pixel electrode 107.

これらの構成を除くこの実施形態の各部の構成は、第６実施形態と同一の構成であるので、それらの各部には第６実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２６で参照し、画素回路を２０−２６で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 6th Embodiment, the same code | symbol as 6th Embodiment is attached | subjected to each part, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-26, and the pixel circuit is referred to as 20-26.

次に、図５７及び図５８を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２６の駆動方法は、アナログアンプ回路２０−２６の第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２がリセットパルス電源７０７によって駆動されることを除き、第６実施形態の液晶表示装置１０−６の駆動方法とほぼ同じであるが、その駆動方法を以下に説明する。 Next, the operation of this embodiment will be described with reference to FIGS.
The driving method of the liquid crystal display device 10-26 of this embodiment is the same as that of the sixth embodiment except that the second n-type MOS transistor (Qn2) 702 of the analog amplifier circuit 20-26 is driven by the reset pulse power supply 707. The driving method is substantially the same as that of the liquid crystal display device 10-6, and the driving method will be described below.

図５７に示すように、リセットパルス電圧ＶＲがハイレベルＶｇＨとなる期間においては、画素電極１０７は、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２を経由してゲート走査電圧ＶｇＨが転送されることによりリセット状態となる。リセットパルス電圧ＶＲがハイレベルの期間に、画素電圧ＶｐｉｘがＶｇＨとなることで、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のリセットが行われ、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２は、リセットパルスＶＲがローレベルになった後、ソースフォロワ型アナログアンプ回路１０４−２６として動作する。それを以下に説明する。   As shown in FIG. 57, the gate scan voltage VgH is transferred to the pixel electrode 107 via the second n-type MOS transistor (Qn2) 702 during the period when the reset pulse voltage VR is at the high level VgH. To reset. When the reset pulse voltage VR is at a high level, the pixel voltage Vpix becomes VgH, whereby the second n-type MOS transistor (Qn2) 702 is reset, and the second n-type MOS transistor (Qn2) 702 After the reset pulse VR becomes low level, it operates as the source follower type analog amplifier circuit 104-26. This will be described below.

リセットパルス電圧ＶＲがハイレベルＶｇＨとなるリセット期間に続いて、ゲート走査電圧ＶｇがハイレベルＶｇＨとなる期間において、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄが第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８を経由して第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート電極に転送される。水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８はオフ状態となり、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート電極に転送されたデータ信号電圧は電圧保持容量１０６により保持される。   Following the reset period in which the reset pulse voltage VR is at the high level VgH, in the period in which the gate scanning voltage Vg is at the high level VgH, the first n-type MOS transistor (Qn1) 708 is turned on and input to the signal line 102. The data signal voltage Vd thus transferred is transferred to the gate electrode of the second n-type MOS transistor (Qn2) 702 via the first n-type MOS transistor (Qn1) 708. When the horizontal scanning period ends and the gate scanning voltage Vg becomes low level, the first n-type MOS transistor (Qn1) 708 is turned off and transferred to the gate electrode of the second n-type MOS transistor (Qn2) 702. The data signal voltage is held by the voltage holding capacitor 106.

この際、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート入力電圧Ｖａは、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８がオフ状態になる時刻において、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図５８には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、第１のｎ型ＭＯＳトランジスタ（Ｑｎ）７０８が選択されるまで保持される。一方、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２は、リセットパルス電圧ＶＲがハイレベルＶｇＨとなるリセット期間にリセットが完了しており、水平走査期間以降は、画素電極１０７をソース電極としたソースフォロワ型アナログアンプ回路１０４−２６として動作する。   At this time, the gate input voltage Va of the second n-type MOS transistor (Qn2) 702 is equal to the first n-type MOS transistor (Qn1) at the time when the first n-type MOS transistor (Qn1) 708 is turned off. A voltage shift called a feedthrough voltage is caused via a gate-source capacitance 708. This voltage shift is indicated by Vf1, Vf2, and Vf3 in FIG. 58, and the amount of the voltage shifts Vf1 to Vf3 can be reduced by designing the value of the voltage holding capacitor 106 to be large. The gate input voltage Va of the second n-type MOS transistor (Qn2) 702 is changed to the high level again in the next field period until the first n-type MOS transistor (Qn) 708 is selected. Retained. On the other hand, the second n-type MOS transistor (Qn2) 702 has been reset during the reset period in which the reset pulse voltage VR is at the high level VgH, and after the horizontal scanning period, the source using the pixel electrode 107 as the source electrode It operates as a follower type analog amplifier circuit 104-26.

この際、電圧保持容量電極１０５には、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２をアナログアンプ回路１０４−２６のアンプ回路部として動作させるために、少なくとも（Ｖｄｍａｘ−Ｖｔｐ）よりも高い電圧を供給しておく。ここで、Ｖｄｍａｘはデータ信号電圧Ｖｄの最大値、Ｖｔｐは第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２の閾値電圧である。第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２は、次のフィールドでリセットパルス電圧ＶＲがＶｇＨとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。   At this time, a voltage higher than at least (Vdmax−Vtp) is applied to the voltage holding capacitor electrode 105 in order to operate the second n-type MOS transistor (Qn2) 702 as an amplifier circuit part of the analog amplifier circuit 104-26. Keep supplying. Here, Vdmax is the maximum value of the data signal voltage Vd, and Vtp is the threshold voltage of the second n-type MOS transistor (Qn2) 702. The second n-type MOS transistor (Qn2) 702 outputs an analog gradation voltage corresponding to the held gate input voltage Va until the reset pulse voltage VR becomes VgH and reset is performed in the next field. Can be output.

また、上述の駆動方法においては、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−２６の選択と第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２のリセットが同時に行われることになる。その時のタイミングチャートを図５９に示す。 In the above-described driving method, the horizontal scanning period comes after the reset period, but it is also possible to drive so that the timing is the same as the reset period and the horizontal scanning period.
In that case, the selection of the pixel circuit 20-26 and the reset of the second n-type MOS transistor (Qn2) 702 are performed simultaneously. FIG. 59 shows a timing chart at that time.

このように、この実施形態の構成によれば、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２（Ｎ）の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第６実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the second n-type MOS transistor (Qn2) 702 (N) is driven by the reset pulse voltage VR supplied from the reset pulse power supply 707. The same effect as that of the sixth embodiment can be obtained.
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２６のアンプ回路部として動作する第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２の電源及びリセットにリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２６のリセットを第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２６を構成でき、第６実施形態と同等の高開口率を得ることができる。 In this embodiment, the reset pulse power supply 707 is used for the power supply and reset of the second n-type MOS transistor (Qn2) 702 that operates as the amplifier circuit section of the analog amplifier circuit 104-26 while enjoying the effects described above. Since the second n-type MOS transistor (Qn2) 702 itself resets the analog amplifier circuit 104-26, wiring and circuits such as a power line, a reset power line, and a reset switch are unnecessary. It has become.
In addition, the analog amplifier circuit 104-26 can be configured with a small area, and a high aperture ratio equivalent to that of the sixth embodiment can be obtained.

また、リセットパルス電源ＶＲを別途設けているので、第６実施形態及び第１４実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−２６のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
また、この実施形態によれば、画素回路２０−２６がｎ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。 Further, since the reset pulse power supply VR is separately provided, the delay of the scan pulse signal used for resetting the analog amplifier circuit 104-26 is eliminated as compared with the liquid crystal display devices described in the sixth and fourteenth embodiments. Has the advantage of being able to.
Further, according to this embodiment, since the pixel circuit 20-26 is configured only by the n-type MOS transistor, there is an advantage that the manufacturing process is simplified.

実施形態２７Embodiment 27.

図６０は、この発明の第２７実施形態である液晶表示装置を構成する画素回路を示す図である。
この実施形態の構成が、第７実施形態のそれと異なるところは、画素回路を構成するＭＯＳトランジスタをすべてｎ型ＭＯＳトランジスタとし、アナログアンプ回路のアンプ回路部を構成するｎ型ＭＯＳトランジスタのリセットをリセットパルス電源で行うようにした点である。
すなわち、その相違点は、第７実施形態のｐ型ＭＯＳトランジスタ（Ｑｎ）７０１の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８への変更、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２への変更及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３の第３のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３への変更を行い、かつ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続し、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート電極に第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８のソース電極及びドレイン電極のいずれか他方を接続し、そのソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、そのソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。 FIG. 60 is a diagram showing a pixel circuit constituting a liquid crystal display device according to a twenty-seventh embodiment of the present invention.
The configuration of this embodiment differs from that of the seventh embodiment in that all the MOS transistors constituting the pixel circuit are n-type MOS transistors, and reset of the n-type MOS transistors constituting the amplifier circuit portion of the analog amplifier circuit is reset. This is a point that is performed by a pulse power supply.
That is, the difference is that the p-type MOS transistor (Qn) 701 of the seventh embodiment is changed to the first n-type MOS transistor (Qn1) 708, and the second n-type MOS transistor (Qn1) 702 is the second. To the n-type MOS transistor (Qn2) 702, the second n-type MOS transistor (Qn2) 703 to the third n-type MOS transistor (Qn2) 703, and the first n-type MOS transistor The gate electrode of the transistor (Qn1) 708 is connected to the scanning line 101, one of the source electrode and the drain electrode is connected to the signal line 102, and the first n-type MOS transistor (Qn2) 702 is connected to the gate electrode of the first electrode. The other of the source electrode and the drain electrode of the n-type MOS transistor (Qn1) 708 is connected, and the source electrode and the drain thereof are connected. One of the electrodes is connected to the reset pulse power supply 707 and the other of the source electrode and the drain electrode is connected to the pixel electrode 107.

これらの構成を除くこの実施形態の各部の構成は、第７実施形態と同一の構成であるので、それらの各部には第７実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２７で参照し、画素回路を２０−２７で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 7th Embodiment, the code | symbol same as 7th Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-27, and the pixel circuit is referred to as 20-27.

次に、図６０を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２７の駆動方法は、アナログアンプ回路１０４−２７の第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第７実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第２６実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路２０−２７の第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device 10-27 of this embodiment, the second n-type MOS transistor (Qn2) 702 of the analog amplifier circuit 104-27 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 707. Except for this, the driving method of the liquid crystal display device of the seventh embodiment is almost the same.
Then, the second n-type MOS transistor (Qn2) 702 of the analog amplifier circuit 20-27 is supplied from the reset pulse power supply 707, as will be better understood with reference to the place described in the twenty-sixth embodiment. It is pointed out that it is driven by the reset pulse voltage VR, and the operation of each step will not be repeated.

また、上述の駆動方法においては、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−２７の選択と第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２のリセットが同時に行われることになる。 In the above-described driving method, the horizontal scanning period comes after the reset period, but it is also possible to drive so that the timing is the same as the reset period and the horizontal scanning period.
In that case, the selection of the pixel circuit 20-27 and the reset of the second n-type MOS transistor (Qn2) 702 are performed simultaneously.

このように、この実施形態の構成によれば、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第７実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the second n-type MOS transistor (Qn2) 702 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 707, according to the seventh embodiment. Almost the same effect.
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２７のアンプ回路部として動作する第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２の電源及びリセットにリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２７のリセットを第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２７を構成でき、第７実施形態と同等の高開口率を得ることができる。 In this embodiment, the reset pulse power supply 707 is used for the power supply and reset of the second n-type MOS transistor (Qn2) 702 that operates as the amplifier circuit section of the analog amplifier circuit 104-27 while enjoying the above-described effects. In addition, the analog amplifier circuit 104-27 is reset by the second n-type MOS transistor (Qn2) 702 itself, so that wiring and circuits such as a power line, a reset power line, and a reset switch are unnecessary. It has become.
In addition, the analog amplifier circuit 104-27 can be configured with a small area, and a high aperture ratio equivalent to that of the seventh embodiment can be obtained.

また、リセットパルス電源ＶＲを別途設けているので、第７実施形態及び第１５実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−２７のリセットに伴う走査パルス信号の遅延を無くすことができるという利点を持っている。
また、この実施形態においても、画素回路１０４−２７がｎ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。 Further, since the reset pulse power supply VR is separately provided, the delay of the scanning pulse signal due to the reset of the analog amplifier circuit 104-27 is eliminated as compared with the liquid crystal display devices described in the seventh and fifteenth embodiments. Has the advantage of being able to.
Also in this embodiment, since the pixel circuit 104-27 is composed of only n-type MOS transistors, there is an advantage that the manufacturing process is simplified.

実施形態２８Embodiment 28.

図６１は、この発明の第２８実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第８実施形態のそれと異なるところは、すべてのＭＯＳトランジスタをｎ型ＭＯＳトランジスタで構成し、かつ、画素回路内のアナログアンプ回路を構成するｎ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。
すなわち、その相違点は、第８実施形態のｐ型ＭＯＳトランジスタ（Ｑｎ）７０１の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８への変更、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２への変更及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３の第３のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３への変更を行い、かつ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ）７０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続し、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート電極に第１のｎ型ＭＯＳトランジスタ（Ｑｎ）７０８のソース電極及びドレイン電極のいずれか他方を接続し、そのソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、そのソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。 FIG. 61 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the twenty-eighth embodiment of the present invention.
The configuration of this embodiment is different from that of the eighth embodiment in that all the MOS transistors are n-type MOS transistors, and the source electrodes of the n-type MOS transistors constituting the analog amplifier circuit in the pixel circuit and One of the drain electrodes is driven by a reset pulse power source.
That is, the difference is that the p-type MOS transistor (Qn) 701 of the eighth embodiment is changed to the first n-type MOS transistor (Qn1) 708, and the second n-type MOS transistor (Qn1) 702 is the second. To the n-type MOS transistor (Qn2) 702, the second n-type MOS transistor (Qn2) 703 to the third n-type MOS transistor (Qn2) 703, and the first n-type MOS transistor The gate electrode of the transistor (Qn) 708 is connected to the scanning line 101, one of the source electrode and the drain electrode is connected to the signal line 102, and the first n-type MOS transistor (Qn2) 702 is connected to the gate electrode of the first electrode. The other of the source electrode and the drain electrode of the n-type MOS transistor (Qn) 708 is connected, and the source electrode and the drain electrode One of these is connected to the reset pulse power source 707 and the other of the source electrode and the drain electrode is connected to the pixel electrode 107.

これらの構成を除くこの実施形態の各部の構成は、第８実施形態と同一の構成であるので、それらの各部には第８実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２８で参照し、画素回路を２０−２８で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 8th Embodiment, the same code | symbol as 8th Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-28, and the pixel circuit is referred to as 20-28.

次に、図６１を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２８の駆動方法は、アナログアンプ回路１０４−２８の第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第８実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第２６実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−２８の第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２がリセットパルス電源７０７から供給されるによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device 10-28 of this embodiment, the second n-type MOS transistor (Qn2) 702 of the analog amplifier circuit 104-28 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 707. Except for this, the driving method of the liquid crystal display device of the eighth embodiment is almost the same.
Then, the second n-type MOS transistor (Qn2) 702 of the analog amplifier circuit 104-28 is supplied from the reset pulse power supply 707, as will be better understood with reference to the place described in the twenty-sixth embodiment. It is pointed out that it is driven by the above, and the step-by-step operation will not be repeated.

このように、この実施形態の構成によれば、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第８実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the second n-type MOS transistor (Qn2) 702 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 707, according to the eighth embodiment. Almost the same effect. .
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２８のアンプ回路部として動作する第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２の電源及びリセットにリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２８のリセットを第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２８を構成でき、第８実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第８実施形態及び第１６実施形態で説明した液晶表示装置に比べて、アナログアンプ回路２０−２８のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
また、この実施形態によれば、画素回路２０−２８がｎ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。 In this embodiment, the reset pulse power supply 707 is used for the power supply and reset of the second n-type MOS transistor (Qn2) 702 that operates as the amplifier circuit section of the analog amplifier circuit 104-28 while enjoying the effects described above. Since the second n-type MOS transistor (Qn2) 702 itself resets the analog amplifier circuit 104-28, wiring and circuits such as a power line, a reset power line, and a reset switch are unnecessary. It has become.
Further, the analog amplifier circuit 104-28 can be configured with a small area, and a high aperture ratio equivalent to that of the eighth embodiment can be obtained.
Further, since the reset pulse power supply VR is separately provided, the delay of the scan pulse signal used for resetting the analog amplifier circuit 20-28 is eliminated as compared with the liquid crystal display devices described in the eighth and sixteenth embodiments. Has the advantage of being able to.
In addition, according to this embodiment, since the pixel circuit 20-28 is composed of only n-type MOS transistors, there is an advantage that the manufacturing process is simplified.

実施形態２９Embodiment 29.

図６２は、この本発明の第２９実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第５実施形態のそれと異なるところは、画素回路２８−２９を構成するすべてのＭＯＳトランジスタをｎ型ＭＯＳトランジスタで構成したことある。 FIG. 62 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the twenty-ninth embodiment of the present invention.
The configuration of this embodiment is different from that of the fifth embodiment in that all the MOS transistors constituting the pixel circuits 28-29 are composed of n-type MOS transistors.

その相違点は、第９実施形態のｐ型ＭＯＳトランジスタ（Ｑｎ）７０１の第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８への変更、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０２の第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２への変更及び第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３の第３のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０３への変更を行い、かつ、第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続し、第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２のゲート電極に第１のｎ型ＭＯＳトランジスタ（Ｑｎ１）７０８のソース電極及びドレイン電極のいずれか他方を接続し、そのソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、そのソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。   The difference is that the p-type MOS transistor (Qn) 701 of the ninth embodiment is changed to the first n-type MOS transistor (Qn1) 708, and the second n-type MOS transistor (Qn1) 702 is the second n-type. The second n-type MOS transistor (Qn2) 703 is changed to the third n-type MOS transistor (Qn2) 703, and the first n-type MOS transistor (Qn2) 702 is changed. Qn1) The gate electrode of 708 is connected to the scanning line 101, one of the source electrode and the drain electrode is connected to the signal line 102, and the gate electrode of the second n-type MOS transistor (Qn2) 702 is connected to the first n One of the source electrode and the drain electrode of the MOS transistor (Qn1) 708 is connected to either of the source electrode and the drain electrode. One of them is connected to the reset pulse power source 707 and either the source electrode or the drain electrode is connected to the pixel electrode 107.

これらの構成を除くこの実施形態の各部の構成は、第５実施形態と同一の構成であるので、それらの各部には第５実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−２９で参照し、画素回路を２０−２９で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 5th Embodiment, the same code | symbol as 5th Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-29, and the pixel circuit is referred to as 20-29.

次に、図６２を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−２９の駆動方法は、アナログアンプ回路１０４−２９の第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第５実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第２６実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−２９の第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device 10-29 of this embodiment, the second n-type MOS transistor (Qn2) 702 of the analog amplifier circuit 104-29 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 707. Except for this, the driving method of the liquid crystal display device of the fifth embodiment is almost the same.
Then, the second n-type MOS transistor (Qn2) 702 of the analog amplifier circuit 104-29 is supplied from the reset pulse power supply 707, as will be better understood with reference to the place described in the twenty-sixth embodiment. It is pointed out that it is driven by the reset pulse voltage VR, and the operation of each step will not be repeated.

このように、この実施形態の構成によれば、第２のｎ型ＭＯＳトランジスタ（Ｑｎ２）７０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第９実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the second n-type MOS transistor (Qn2) 702 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 707, according to the ninth embodiment. Almost the same effect. .
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−２９のアンプ回路部として動作する第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２の電源及びリセットをリセットパルス電源７０７を共用すると共に、アナログアンプ回路１０４−２９のリセットを第２のn型ＭＯＳトランジスタ（Ｑｎ２）７０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２９を構成でき、第５実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第９実施形態及び第１７実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−２９のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
また、この実施形態によれば、画素回路２０−２９がｎ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。 In this embodiment, the reset pulse power supply 707 is used for the power supply and reset of the second n-type MOS transistor (Qn2) 702 that operates as the amplifier circuit section of the analog amplifier circuit 104-29 while enjoying the above-described effects. Since the second n-type MOS transistor (Qn2) 702 itself resets the analog amplifier circuit 104-29, wiring and circuits such as a power line, a reset power line, and a reset switch are unnecessary. It has become.
In addition, the analog amplifier circuit 104-29 can be configured with a small area, and a high aperture ratio equivalent to that of the fifth embodiment can be obtained.
Further, since the reset pulse power supply VR is separately provided, the delay of the scan pulse signal used for resetting the analog amplifier circuit 104-29 is eliminated as compared with the liquid crystal display devices described in the ninth and seventeenth embodiments. Has the advantage of being able to.
In addition, according to this embodiment, since the pixel circuit 20-29 is composed of only n-type MOS transistors, there is an advantage that the manufacturing process is simplified.

実施形態３０Embodiment 30.

図６３は、この発明の第３０実施形態である液晶表示装置を構成する１つの画素回路を示す図、図６４は、画素回路においてリセット期間経過時に水平走査期間が来るようにして高速液晶をノーマルブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）７０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート、及び液晶の光透過率の変化を示す図、また，図６５は、画素回路においてリセット期間と水平走査期間とを同時に設定して高速液晶をノーマルブラックモードで駆動させた場合の、ゲート走査電圧Ｖｇ、データ信号電圧Ｖｄ、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート入力電圧Ｖａ、画素電圧Ｖｐｉｘのタイミングチャート及び液晶の光透過率の変化を示す図である。上記の高速液晶は、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド期間内で応答するＯＣＢモード液晶等である。   FIG. 63 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the thirtieth embodiment of the present invention. FIG. 64 shows normal high-speed liquid crystal so that the horizontal scanning period comes when the reset period elapses in the pixel circuit. Timing chart of the gate scanning voltage Vg, the data signal voltage Vd, the gate input voltage Va of the second p-type MOS transistor (Qp2) 702, the pixel voltage Vpix, and the light transmittance of the liquid crystal when driven in the black mode FIG. 65 shows a change, and FIG. 65 shows the gate scanning voltage Vg, the data signal voltage Vd, and the second signal when the high-speed liquid crystal is driven in the normal black mode by simultaneously setting the reset period and the horizontal scanning period in the pixel circuit. Timing chart and liquid of the gate input voltage Va and the pixel voltage Vpix of the second p-type MOS transistor (Qp2) 302 It is a diagram illustrating a change in light transmission. The high-speed liquid crystal is a ferroelectric liquid crystal having polarization, an anti-ferroelectric liquid crystal, or an OCB mode liquid crystal that responds within one field period.

この実施形態の構成が、第２実施形態のそれと大きく異なるところは、画素回路を構成するすべてのＭＯＳトランジスタをｐ型ＭＯＳトランジスタとし、かつ、画素回路内のアナログアンプ回路を構成する第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。   The configuration of this embodiment differs greatly from that of the second embodiment in that all MOS transistors constituting the pixel circuit are p-type MOS transistors and the second p constituting the analog amplifier circuit in the pixel circuit. One of the source electrodes and drain electrodes of the type MOS transistor (Qp2) 302 is driven by a reset pulse power supply.

すなわち、その相違点は、第２実施形態のｎ型ＭＯＳトランジスタ（Ｑｎ）１０３を第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８とし、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続する。これに加えて、第２実施形態の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２とし、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート電極にｐ型ＭＯＳトランジスタ（Ｑｐ）３０８のソース電極及びドレイン電極のいずれか他方を接続し、そのソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、そのソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
また、第２実施形態の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第３のｐ型ＭＯＳトランジスタ（Ｑｐ３）３０３とする。 That is, the difference is that the n-type MOS transistor (Qn) 103 of the second embodiment is used as the first p-type MOS transistor (Qp1) 308, and the gate electrode of the first p-type MOS transistor (Qp1) 308 is scanned. Connected to the line 101, one of the source electrode and the drain electrode is connected to the signal line 102. In addition, the first p-type MOS transistor (Qp1) 302 of the second embodiment is used as a second p-type MOS transistor (Qp2) 302, and the gate electrode of the second p-type MOS transistor (Qp2) 302 is used. Either the source electrode or the drain electrode of the p-type MOS transistor (Qp) 308 is connected, and either the source electrode or the drain electrode is connected to the reset pulse power source 707, and either the source electrode or the drain electrode is connected. The other is connected to the pixel electrode 107.
The second p-type MOS transistor (Qp2) 303 of the second embodiment is referred to as a third p-type MOS transistor (Qp3) 303.

これらの構成を除くこの実施形態の各部の構成は、第２実施形態と同一の構成であるので、それらの各部には第２実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−３０で参照し、画素回路を２０−３０で参照する。   Since the configuration of each part of this embodiment excluding these configurations is the same as that of the second embodiment, the same reference numerals as those of the second embodiment are assigned to the respective parts, and the description thereof is omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-30, and the pixel circuit is referred to as 20-30.

次に、図６２〜図６４を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−３０の駆動方法は、アナログアンプ回路１０４−３０の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２がリセットパルス電源３０７によって駆動されることを除き、第２実施形態の液晶表示装置１０−２の駆動方法とほぼ同じであるが、その駆動方法を以下に説明する。 Next, the operation of this embodiment will be described with reference to FIGS.
The driving method of the liquid crystal display device 10-30 of this embodiment is the same as that of the second embodiment except that the second p-type MOS transistor (Qp2) 302 of the analog amplifier circuit 104-30 is driven by the reset pulse power supply 307. The driving method is substantially the same as that of the liquid crystal display device 10-2. The driving method will be described below.

図６３に示すように、リセットパルス電圧ＶＲがハイレベルＶｇＨとなる期間においては、画素電極１０７は、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２を経由してゲート走査電圧ＶｇＨが転送されることによりリセット状態へ遷移される。リセットパルス電圧ＶＲがハイレベルの期間に、画素電圧ＶｐｉｘがＶｇＨとなることで、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のリセットが行われ、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２は、リセットパルスＶＲがローレベルになった後、ソースフォロワ型アナログアンプ回路１０４−３０のアンプ回路部として動作する。それを以下に説明する。   As shown in FIG. 63, during the period when the reset pulse voltage VR is at the high level VgH, the gate scan voltage VgH is transferred to the pixel electrode 107 via the second p-type MOS transistor (Qp2) 302. Makes a transition to the reset state. When the reset pulse voltage VR is at a high level, the pixel voltage Vpix becomes VgH, so that the second p-type MOS transistor (Qp2) 302 is reset, and the second p-type MOS transistor (Qp2) 302 After the reset pulse VR becomes low level, it operates as an amplifier circuit portion of the source follower type analog amplifier circuit 104-30. This will be described below.

リセットパルス電圧ＶＲがハイレベルＶｇＨとなるリセット期間に続いて、ゲート走査電圧ＶｇがハイレベルＶｇＨとなる期間において、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８はオン状態となり、信号線１０２に入力されているデータ信号電圧Ｖｄが第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８を経由して第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート電極に転送される。
水平走査期間が終了し、ゲート走査電圧Ｖｇがローレベルとなると、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８はオフ状態となり、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート電極に転送されたデータ信号電圧は電圧保持容量１０６により保持される。 Following the reset period in which the reset pulse voltage VR is at the high level VgH, the first p-type MOS transistor (Qp1) 308 is turned on and input to the signal line 102 during the period in which the gate scanning voltage Vg is at the high level VgH. The data signal voltage Vd thus transferred is transferred to the gate electrode of the second p-type MOS transistor (Qp2) 302 via the first p-type MOS transistor (Qp1) 308.
When the horizontal scanning period ends and the gate scanning voltage Vg becomes low level, the first p-type MOS transistor (Qp1) 308 is turned off and transferred to the gate electrode of the second p-type MOS transistor (Qp2) 302. The data signal voltage is held by the voltage holding capacitor 106.

この際、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート入力電圧Ｖａは、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８がオフ状態になる時刻において、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のゲート−ソース間容量を経由してフィードスルー電圧と呼ばれる電圧シフトを起こす。この電圧シフトは、図６４には、Ｖｆ１、Ｖｆ２、Ｖｆ３で示されており、電圧シフトＶｆ１〜Ｖｆ３の量は、電圧保持容量１０６の値を大きく設計することにより小さくすることができる。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート入力電圧Ｖａは、次のフィールド期間において、再びゲート走査電圧Ｖｇがハイレベルとなり、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８が選択されるまで保持される。
一方、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２は、リセットパルス電圧ＶＲがハイレベルＶｇＨとなるリセット期間にリセットが完了しており、水平走査期間以降は、画素電極１０７をソース電極としたソースフォロワ型アナログアンプ回路１０４−３０のアンプ回路部として動作する。 At this time, the gate input voltage Va of the second p-type MOS transistor (Qp2) 302 is the same as that of the first p-type MOS transistor (Qp1) at the time when the first p-type MOS transistor (Qp1) 308 is turned off. A voltage shift called a feedthrough voltage is caused via the gate-source capacitance 308. This voltage shift is indicated by Vf1, Vf2, and Vf3 in FIG. 64, and the amount of the voltage shifts Vf1 to Vf3 can be reduced by designing the value of the voltage holding capacitor 106 to be large. The gate input voltage Va of the second p-type MOS transistor (Qp2) 302 is changed to the high level again in the next field period until the first p-type MOS transistor (Qp1) 308 is selected. Retained.
On the other hand, the second p-type MOS transistor (Qp2) 302 has been reset during the reset period in which the reset pulse voltage VR is at the high level VgH, and after the horizontal scanning period, the source using the pixel electrode 107 as the source electrode It operates as an amplifier circuit part of the follower type analog amplifier circuit 104-30.

この際、電圧保持容量電極１０５には、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２をアナログアンプ回路１０４−３０のアンプ回路部として動作させるために、少なくとも（Ｖｄｍａｘ−Ｖｔｐ）よりも高い電圧を供給しておく。ここで、Ｖｄｍａｘはデータ信号電圧Ｖｄの最大値、Ｖｔｐは第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の閾値電圧である。第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２は、次のフィールドでリセットパルス電圧ＶＲがＶｇＨとなってリセットが行われるまでの間、その保持されたゲート入力電圧Ｖａに応じたアナログ階調電圧を出力することができる。   At this time, a voltage higher than at least (Vdmax−Vtp) is applied to the voltage holding capacitor electrode 105 in order to operate the second p-type MOS transistor (Qp2) 302 as an amplifier circuit unit of the analog amplifier circuit 104-30. Keep supplying. Here, Vdmax is the maximum value of the data signal voltage Vd, and Vtp is the threshold voltage of the second p-type MOS transistor (Qp2) 302. The second p-type MOS transistor (Qp2) 302 outputs an analog gradation voltage corresponding to the held gate input voltage Va until the reset pulse voltage VR becomes VgH and reset is performed in the next field. Can be output.

また、上述の駆動方法においては、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−３０の選択と第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のリセットが同時に行われることになる。その時のタイミングチャートを図６５に示す。 In the above-described driving method, the horizontal scanning period comes after the reset period, but it is also possible to drive so that the timing is the same as the reset period and the horizontal scanning period.
In that case, the selection of the pixel circuit 20-30 and the reset of the second p-type MOS transistor (Qp2) 302 are performed simultaneously. A timing chart at that time is shown in FIG.

このように、この実施形態の構成によれば、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の駆動がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第２実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the second p-type MOS transistor (Qp2) 302 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 307, according to the second embodiment. Almost the same effect.
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−３０のアンプ回路部として動作する第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の電源及びリセットにリセットパルス電源３０７を共用すると共に、アナログアンプ回路１０４−３０のリセットを第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−３０を構成でき、第２実施形態と同等の高開口率を得ることができる。 In this embodiment, the reset pulse power supply 307 is used for the power supply and reset of the second p-type MOS transistor (Qp2) 302 that operates as the amplifier circuit section of the analog amplifier circuit 104-30 while enjoying the above-described effects. Since the second p-type MOS transistor (Qp2) 302 itself resets the analog amplifier circuit 104-30, wiring and circuits such as a power line, a reset power line, and a reset switch are unnecessary. It has become.
In addition, the analog amplifier circuit 104-30 can be configured with a small area, and a high aperture ratio equivalent to that of the second embodiment can be obtained.

また、リセットパルス電源ＶＲを別途設けているので、第２実施形態及び第１０実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−３０のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
また、画素回路２０−３０がｐ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。 Further, since the reset pulse power supply VR is separately provided, the delay of the scan pulse signal used for resetting the analog amplifier circuit 104-30 is eliminated as compared with the liquid crystal display devices described in the second and tenth embodiments. Has the advantage of being able to.
Further, since the pixel circuit 20-30 is composed of only p-type MOS transistors, there is an advantage that the manufacturing process is simplified.

実施形態３１Embodiment 31.

図６６は、この発明の第３１実施形態である液晶表示装置を構成する画素回路を示す図である。
この実施形態の構成が、第３実施形態のそれと大きく異なるところは、画素回路を構成するＭＯＳトランジスタをすべてｐ型ＭＯＳトランジスタとし、アナログアンプ回路のアンプ回路部を構成するｐ型ＭＯＳトランジスタのリセットをリセットパルス電源で行うようにした点である。 FIG. 66 is a diagram showing a pixel circuit constituting the liquid crystal display device according to the thirty-first embodiment of the present invention.
The configuration of this embodiment is greatly different from that of the third embodiment. All the MOS transistors constituting the pixel circuit are p-type MOS transistors, and the reset of the p-type MOS transistor constituting the amplifier circuit portion of the analog amplifier circuit is performed. The point is that the reset pulse power supply is used.

すなわち、その相違点は、第３実施形態のｐ型ＭＯＳトランジスタ（Ｑｐ）７０１を第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８とし、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続する。これに加えて、第２実施形態の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２とし、かつ、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート電極に第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のソース電極及びドレイン電極のいずれか他方を接続し、そのソース電極及びドレイン電極のいずれか一方をリセットパルス電源３０７に接続し、そのソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
また、第２実施形態の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第３のｐ型ＭＯＳトランジスタ（Ｑｐ３）３０３とする。 That is, the difference is that the p-type MOS transistor (Qp) 701 of the third embodiment is used as the first p-type MOS transistor (Qp1) 308, and the gate electrode of the first p-type MOS transistor (Qp1) 308 is scanned. Connected to the line 101, one of the source electrode and the drain electrode is connected to the signal line 102. In addition, the first p-type MOS transistor (Qp1) 302 of the second embodiment is used as a second p-type MOS transistor (Qp2) 302, and the gate of the second p-type MOS transistor (Qp2) 302 is added. One of the source electrode and the drain electrode of the first p-type MOS transistor (Qp1) 308 is connected to the electrode, and one of the source electrode and the drain electrode is connected to the reset pulse power supply 307, and the source electrode and That is, one of the drain electrodes is connected to the pixel electrode 107.
The second p-type MOS transistor (Qp2) 303 of the second embodiment is referred to as a third p-type MOS transistor (Qp3) 303.

これらの構成を除くこの実施形態の各部の構成は、第３実施形態と同一の構成であるので、それらの各部には第３実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−３１で参照し、画素回路を２０−３１で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 3rd Embodiment, the code | symbol same as 3rd Embodiment is attached | subjected to each part, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-31, and the pixel circuit is referred to as 20-31.

次に、図６６を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−３１の駆動方法は、アナログアンプ回路１０４−３１の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第３実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第３０実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路２０−３１の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device 10-31 of this embodiment, the second p-type MOS transistor (Qp2) 302 of the analog amplifier circuit 104-31 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 307. Except for this, the driving method of the liquid crystal display device of the third embodiment is almost the same.
Then, the second p-type MOS transistor (Qp2) 302 of the analog amplifier circuit 20-31 is supplied from the reset pulse power supply 307, as will be better understood with reference to the description in the thirtieth embodiment. It is pointed out that it is driven by the reset pulse voltage VR, and the operation of each step will not be repeated.

また、上述の駆動方法においては、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−３１の選択と第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のリセットが同時に行われることになる。 In the above-described driving method, the horizontal scanning period comes after the reset period, but it is also possible to drive so that the timing is the same as the reset period and the horizontal scanning period.
In that case, the selection of the pixel circuit 20-31 and the reset of the second p-type MOS transistor (Qp2) 302 are performed simultaneously.

このように、この実施形態の構成によれば、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の駆動がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第３実施形態とほぼ同じ効果が得られる。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the second p-type MOS transistor (Qp2) 302 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 307. Almost the same effect.
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−３１のアンプ回路部として動作する第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の電源及びリセットにリセットパルス電源３０７を共用すると共に、アナログアンプ回路１０４−３１のリセットを第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−３１を構成でき、第３実施形態と同等の高開口率を得ることができる。 In this embodiment, the reset pulse power supply 307 is used for the power supply and reset of the second p-type MOS transistor (Qp2) 302 that operates as the amplifier circuit section of the analog amplifier circuit 104-31 while enjoying the effects described above. In addition to being shared, the analog amplifier circuit 104-31 is reset by the second p-type MOS transistor (Qp2) 302 itself, so wiring and circuits such as a power line, a reset power line, and a reset switch are unnecessary. It has become.
Further, the analog amplifier circuit 104-31 can be configured with a small area, and a high aperture ratio equivalent to that of the third embodiment can be obtained.

また、リセットパルス電源ＶＲを別途設けているので、第３実施形態及び第１１実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−３１のリセットに伴う走査パルス信号の遅延を無くすことができるという利点を持っている。
また、この実施形態においては、画素回路２０−３１がｐ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。 Further, since the reset pulse power supply VR is separately provided, the delay of the scanning pulse signal due to the reset of the analog amplifier circuit 104-31 is eliminated as compared with the liquid crystal display devices described in the third and eleventh embodiments. Has the advantage of being able to.
Further, in this embodiment, since the pixel circuit 20-31 is composed of only the p-type MOS transistor, there is an advantage that the manufacturing process is simplified.

実施形態３２Embodiment 32.

図６７は、この本発明の第３２実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第４実施形態のそれと異なるところは、すべてのＭＯＳトランジスタをｐ型ＭＯＳトランジスタで構成し、かつ、画素回路内のアナログアンプ回路を構成するｐ型ＭＯＳトランジスタのソース電極及びドレイン電極のいずれか一方をリセットパルス電源で駆動するようにした点である。 FIG. 67 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the thirty-second embodiment of the present invention.
The configuration of this embodiment is different from that of the fourth embodiment in that all the MOS transistors are p-type MOS transistors, and the source electrode of the p-type MOS transistor constituting the analog amplifier circuit in the pixel circuit and One of the drain electrodes is driven by a reset pulse power source.

すなわち、その相違点は、第４実施形態のｐ型ＭＯＳトランジスタ（Ｑｐ）１０３を第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８とし、第１の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続する。これに加えて、第２実施形態の第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０２を第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２とし、かつ、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート電極に第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のソース電極及びドレイン電極のいずれか他方を接続し、そのソース電極及びドレイン電極のいずれか一方をリセットパルス電源７０７に接続し、そのソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。
また、第４実施形態の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０３を第３のｐ型ＭＯＳトランジスタ（Ｑｐ３）とする。 That is, the difference is that the p-type MOS transistor (Qp) 103 of the fourth embodiment is used as the first p-type MOS transistor (Qp1) 308, and the gate of the first first p-type MOS transistor (Qp1) 308 is used. The electrode is connected to the scanning line 101, and one of the source electrode and the drain electrode is connected to the signal line 102. In addition, the first p-type MOS transistor (Qp1) 302 of the second embodiment is used as a second p-type MOS transistor (Qp2) 302, and the gate of the second p-type MOS transistor (Qp2) 302 is added. One of the source electrode and the drain electrode of the first p-type MOS transistor (Qp1) 308 is connected to the electrode, and one of the source electrode and the drain electrode is connected to the reset pulse power source 707, and the source electrode and That is, one of the drain electrodes is connected to the pixel electrode 107.
The second p-type MOS transistor (Qp2) 303 of the fourth embodiment is a third p-type MOS transistor (Qp3).

これらの構成を除くこの実施形態の各部の構成は、第４実施形態と同一の構成であるので、それらの各部には第４実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−３２で参照し、画素回路を２０−３２で参照する。   Since the configuration of each part of this embodiment excluding these configurations is the same as that of the fourth embodiment, the same reference numerals as those of the fourth embodiment are assigned to the respective parts, and the description thereof is omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-32, and the pixel circuit is referred to as 20-32.

次に、図６７を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−３２の駆動方法は、アナログアンプ回路１０４−３２の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第４実施形態の液晶表示装置の駆動方法とほぼ同じである。
そして、第３０実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−３２の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２がリセットパルス電源３０７から供給されるによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device 10-32 of this embodiment, the second p-type MOS transistor (Qp2) 302 of the analog amplifier circuit 104-32 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 307. Except for this, the driving method of the liquid crystal display device of the fourth embodiment is almost the same.
Then, the second p-type MOS transistor (Qp2) 302 of the analog amplifier circuit 104-32 is supplied from the reset pulse power supply 307, as will be better understood with reference to the description in the thirtieth embodiment. It is pointed out that it is driven by the above, and the step-by-step operation will not be repeated.

また、上述の駆動方法においては、リセット期間の後に水平走査期間が来るようにしたが、リセット期間と水平走査期間と同じタイミングとなるようにして駆動することも可能である。
その場合には、画素回路２０−３２の選択と第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のリセットが同時に行われることになる。 In the above-described driving method, the horizontal scanning period comes after the reset period, but it is also possible to drive so that the timing is the same as the reset period and the horizontal scanning period.
In that case, the selection of the pixel circuit 20-32 and the reset of the second p-type MOS transistor (Qp2) 302 are performed simultaneously.

このように、この実施形態の構成によれば、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の駆動がリセットパルス電源７０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第８実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the second p-type MOS transistor (Qp2) 302 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 707, according to the eighth embodiment. Almost the same effect. .
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−３２のアンプ回路部として動作する第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の電源及びリセットにリセットパルス電源３０７を共用すると共に、アナログアンプ回路１０４−２８のリセットを第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−２８を構成でき、第４実施形態と同等の高開口率を得ることができる。
また、リセットパルス電源ＶＲを別途設けているので、第４実施形態及び第１２実施形態で説明した液晶表示装置に比べて、アナログアンプ回路２０−２８のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
また、画素回路２０−２８がｐ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。 In this embodiment, the reset pulse power supply 307 is used for the power supply and reset of the second p-type MOS transistor (Qp2) 302 that operates as the amplifier circuit section of the analog amplifier circuit 104-32 while enjoying the effects described above. Since the second p-type MOS transistor (Qp2) 302 itself resets the analog amplifier circuit 104-28, wiring and circuits such as a power line, a reset power line, and a reset switch are unnecessary. It has become.
Further, the analog amplifier circuit 104-28 can be configured with a small area, and a high aperture ratio equivalent to that of the fourth embodiment can be obtained.
Further, since the reset pulse power supply VR is separately provided, the delay of the scan pulse signal used for resetting the analog amplifier circuit 20-28 is eliminated as compared with the liquid crystal display devices described in the fourth and twelfth embodiments. Has the advantage of being able to.
Further, since the pixel circuit 20-28 is composed of only p-type MOS transistors, there is an advantage that the manufacturing process is simplified.

実施形態３３Embodiment 33.

図６８は、この本発明の第３３実施形態である液晶表示装置を構成する１つの画素回路を示す図である。
この実施形態の構成が、第５実施形態のそれと異なるところは、画素回路を構成するすべてのＭＯＳトランジスタをｐ型ＭＯＳトランジスタで構成したことある。 FIG. 68 is a diagram showing one pixel circuit constituting the liquid crystal display device according to the thirty-third embodiment of the present invention.
The configuration of this embodiment is different from that of the fifth embodiment in that all the MOS transistors constituting the pixel circuit are p-type MOS transistors.

すなわち、その相違点は、第５実施形態のｐ型ＭＯＳトランジスタ（Ｑｐ）１０３を第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８とし、第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のゲート電極を走査線１０１に接続し、ソース電極及びドレイン電極のいずれか一方を信号線１０２に接続する。そして、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２のゲート電極に第１のｐ型ＭＯＳトランジスタ（Ｑｐ１）３０８のソース電極及びドレイン電極のいずれか他方を接続し、そのソース電極及びドレイン電極のいずれか一方をリセットパルス電源３０７に接続し、そのソース電極及びドレイン電極のいずれか他方を画素電極１０７に接続して構成したことにある。   That is, the difference is that the p-type MOS transistor (Qp) 103 of the fifth embodiment is used as the first p-type MOS transistor (Qp1) 308, and the gate electrode of the first p-type MOS transistor (Qp1) 308 is scanned. Connected to the line 101, one of the source electrode and the drain electrode is connected to the signal line 102. Then, one of the source electrode and the drain electrode of the first p-type MOS transistor (Qp1) 308 is connected to the gate electrode of the second p-type MOS transistor (Qp2) 302, and either of the source electrode or the drain electrode is connected. One of them is connected to the reset pulse power supply 307 and either the source electrode or the drain electrode is connected to the pixel electrode 107.

これらの構成を除くこの実施形態の各部の構成は、第５実施形態と同一の構成であるので、それらの各部には第５実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−３３で参照し、画素回路を２０−３３で参照する。   Since the structure of each part of this embodiment except these structures is the same structure as 5th Embodiment, the same code | symbol as 5th Embodiment is attached | subjected to those parts, and the description is abbreviate | omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-33, and the pixel circuit is referred to as 20-33.

これらの構成を除くこの実施形態の各部の構成は、第１実施形態〜第３４実施形態と同一の構成であるので、それらの各部には第１実施形態〜第３４実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−３５で参照し、画素回路を２０−３５で参照する。   Since the configuration of each part of this embodiment excluding these configurations is the same as that of the first to thirty-fourth embodiments, the same reference numerals as those of the first to thirty-fourth embodiments are given to the respective parts. A description thereof will be omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-35, and the pixel circuit is referred to as 20-35.

次に、図６７を参照してこの実施形態の動作について説明する。
この実施形態の液晶表示装置１０−３３の駆動方法は、アナログアンプ回路１０４−３３の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを除き、第５実施形態の液晶表示装置１０−５の駆動方法とほぼ同じである。
そして、第３０実施形態で説明したところを参照すれば、一層良く理解されるので、、アナログアンプ回路１０４−３２の第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって駆動されることを指摘するに留め、その逐一の動作を繰り返して説明しない。 Next, the operation of this embodiment will be described with reference to FIG.
In the driving method of the liquid crystal display device 10-33 of this embodiment, the second p-type MOS transistor (Qp2) 302 of the analog amplifier circuit 104-33 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 307. Except for this, the driving method of the liquid crystal display device 10-5 of the fifth embodiment is almost the same.
Then, the second p-type MOS transistor (Qp2) 302 of the analog amplifier circuit 104-32 is supplied from the reset pulse power supply 307, as will be better understood with reference to the description in the thirtieth embodiment. It is pointed out that it is driven by the reset pulse voltage VR, and the operation of each step will not be repeated.

このように、この実施形態の構成によれば、第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の駆動がリセットパルス電源３０７から供給されるリセットパルス電圧ＶＲによって行われることを除き、第５実施形態とほぼ同じ効果が得られる。。
すなわち、データ信号電圧Ｖｄにほぼ比例した画素電圧Ｖｐｉｘを液晶１０９に印加し得ること、これによりフィールド毎に上記特許よりも一層良好な階調を得ること、開口率を一層向上させ得ること等の効果が得られる。 As described above, according to the configuration of this embodiment, the second p-type MOS transistor (Qp2) 302 is driven by the reset pulse voltage VR supplied from the reset pulse power supply 307. Almost the same effect. .
That is, a pixel voltage Vpix substantially proportional to the data signal voltage Vd can be applied to the liquid crystal 109, thereby obtaining a better gradation than the above-mentioned patent for each field, and further improving the aperture ratio. An effect is obtained.

そして、上述した効果を享受しつつ、この実施形態においても、アナログアンプ回路１０４−３２のアンプ回路部として動作する第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２の電源及びリセットにリセットパルス電源を共用すると共に、アナログアンプ回路１０４−３２のリセットを第２のｐ型ＭＯＳトランジスタ（Ｑｐ２）３０２自身で行う構成となっているため、電源線、リセット電源線、リセットスイッチ等の配線、回路が不要となっている。
また、小面積でアナログアンプ回路１０４−３２を構成でき、第５実施形態と同等の高開口率を得ることができる。 In this embodiment, the reset pulse power supply is shared for the power supply and reset of the second p-type MOS transistor (Qp2) 302 that operates as the amplifier circuit section of the analog amplifier circuit 104-32 while enjoying the effects described above. In addition, since the analog amplifier circuit 104-32 is reset by the second p-type MOS transistor (Qp2) 302 itself, wiring and circuits such as a power supply line, a reset power supply line, and a reset switch are unnecessary. It has become.
In addition, the analog amplifier circuit 104-32 can be configured with a small area, and a high aperture ratio equivalent to that of the fifth embodiment can be obtained.

また、リセットパルス電源ＶＲを別途設けているので、第５実施形態及び第１３実施形態で説明した液晶表示装置に比べて、アナログアンプ回路１０４−３３のリセットに用いられる走査パルス信号の遅延を無くすことができるという利点を持っている。
また、画素回路２０−３３がｐ型ＭＯＳトランジスタだけで構成されているので、作製プロセスが簡略になるという利点もある。 Further, since the reset pulse power supply VR is separately provided, the delay of the scan pulse signal used for resetting the analog amplifier circuit 104-33 is eliminated as compared with the liquid crystal display devices described in the fifth and thirteenth embodiments. Has the advantage of being able to.
Further, since the pixel circuit 20-33 is composed of only a p-type MOS transistor, there is an advantage that the manufacturing process is simplified.

実施形態３４Embodiment 34.

この実施形態の構成は、上述した第１実施形態〜第３３実施形態のそれと大きく異なるところは、第１実施形態〜第３３実施形態の駆動方法を、１フィールド（１フレーム）期間に入射する光の色を切り換えてカラー表示を行うようにした点である。
すなわち、上述した第１実施形態〜第３３実施形態の液晶表示装置及びその駆動方法を、１フィールド（１フレーム）期間に入射する光の色を切り換えてカラー表示を行う時分割駆動方式の液晶表示装置に適用したものである。
これらの構成を除くこの実施形態の各部の構成は、第１実施形態〜第３３実施形態と同一の構成であるので、それらの各部には第１実施形態〜第３３実施形態と同一の符号を用いる。したがって、上記相違点を有する液晶表示装置を１０−３４で参照する。 The configuration of this embodiment is greatly different from that of the first to thirty-third embodiments described above. The driving method of the first to thirty-third embodiments is different from the light incident in one field (one frame) period. The color display is performed by switching the colors.
That is, the liquid crystal display device of the first to thirty-third embodiments and the driving method thereof described above are time-division drive type liquid crystal displays that perform color display by switching the color of light incident in one field (one frame) period. It is applied to the device.
Since the configuration of each part of this embodiment excluding these configurations is the same as that of the first to thirty-third embodiments, the same reference numerals as those of the first to thirty-third embodiments are given to the respective parts. Use. Therefore, the liquid crystal display device having the above differences is referred to as 10-34.

次に、この実施形態の動作について説明する。
液晶表示装置１０−３４において、分極を有する強誘電性液晶、反強誘電性液晶、又は１フィールド（１フレーム）期間内に応答するＯＣＢモード液晶のような高速液晶を第１実施形態〜第３３実施形態のそれぞれの画素回路２０−１〜２０−３３で駆動させた場合と同様、ＩｄｓのＶｄｓへの依存性がほぼ生じない状態で液晶の駆動を行うことができる。この際、液晶材料として、無閾反強誘電性液晶を用いた。 Next, the operation of this embodiment will be described.
In the liquid crystal display device 10-34, a high-speed liquid crystal such as a ferroelectric liquid crystal having polarization, an anti-ferroelectric liquid crystal, or an OCB mode liquid crystal responding within one field (one frame) period is used in the first to thirty-third embodiments. As in the case where the pixel circuits 20-1 to 20-33 of the embodiment are driven, the liquid crystal can be driven in a state where the dependence of Ids on Vds hardly occurs. At this time, a thresholdless antiferroelectric liquid crystal was used as the liquid crystal material.

このように、この実施形態の構成によれば、ＩｄｓのＶｄｓへの依存性をほぼ除き、アナログアンプ回路でのゲート入力電圧−画素電圧間の直線性がほぼ得られるので、その画素電圧が液晶に印加されて該液晶の静電容量に変化が生じ、アナログアンプ回路のアンプ回路部を構成するＭＯＳトランジスタのＶｄｓに変化が生じても該ＭＯＳトランジスタのＶｇｓはほぼ一定しており、したがって、液晶に印加される画素電圧の変動が発生せず、１フィールド（１フレーム）期間毎に所望の階調表示を行うことができるという効果が得られる。   As described above, according to the configuration of this embodiment, the linearity between the gate input voltage and the pixel voltage in the analog amplifier circuit is substantially obtained except for the dependence of Ids on Vds. Is applied to the liquid crystal, the capacitance of the liquid crystal changes, and even if the Vds of the MOS transistor constituting the amplifier circuit portion of the analog amplifier circuit changes, the Vgs of the MOS transistor is substantially constant. Thus, there is an effect that a desired gradation display can be performed for every one field (one frame) period without fluctuation of the pixel voltage applied to.

実施形態３５Embodiment 35.

図６９は、この発明の第３５実施形態である液晶表示装置を構成する画素回路内のアナログアンプ回路のみを示す図である。
この実施形態の構成が、第１実施形態乃至第３３実施形態のそれと大きく異なるところは、そのソースワロワ型アナログアンプ回路の代わりに演算増幅回路を用いた点にある。
すなわち、演算増幅回路１０４−３５は、差動増幅回路８１０と、位相補償回路８３０と、出力バッファ８４０とから概略構成される。 FIG. 69 shows only an analog amplifier circuit in the pixel circuit constituting the liquid crystal display device according to the thirty-fifth embodiment of the present invention.
The configuration of this embodiment differs greatly from that of the first to thirty-third embodiments in that an operational amplifier circuit is used instead of the source follower type analog amplifier circuit.
In other words, the operational amplifier circuit 104-35 is generally configured by a differential amplifier circuit 810, a phase compensation circuit 830, and an output buffer 840.

差動増幅回路８１０は、後述する出力バッファ８４０の出力から出力される画素電圧Ｖｐｉｘのフイードバツクを受けて差動増幅回路８１０の出力から差動増幅回路８１０に入力されるアンプ入力電圧Ｖａにほぼ比例した電圧を該電圧に到達するまでの時間経過後に出力する。
位相補償回路８３０は、差動増幅回路８１０から出力される電圧の位相ずれを補償する。その位相補償は、バイアス電源８０２の電圧及び／又は走査線１０１に供給される電圧の電圧変動によって生ずる差動増幅回路８１０から出力される電圧の位相ずれの補償にある。
出力バッファ８４０は、位相補償された電圧を十分な給電能力のある画素電圧Ｖｐｉｘにして出力する。 The differential amplifier circuit 810 receives a feedback of a pixel voltage Vpix output from an output of an output buffer 840, which will be described later, and is approximately proportional to an amplifier input voltage Va input from the output of the differential amplifier circuit 810 to the differential amplifier circuit 810. The output voltage is output after the time until the voltage is reached.
The phase compensation circuit 830 compensates for the phase shift of the voltage output from the differential amplifier circuit 810. The phase compensation is to compensate for the phase shift of the voltage output from the differential amplifier circuit 810 caused by the voltage fluctuation of the voltage of the bias power source 802 and / or the voltage supplied to the scanning line 101.
The output buffer 840 outputs the phase-compensated voltage as a pixel voltage Vpix having a sufficient power supply capability.

差動増幅回路８１０は、定電流源８１２と、差動増幅枝路８１４，８１８とから構成されている。
定電流源８１２は、ｎ型ＭＯＳトランジスタ８１３から構成される。このｎ型ＭＯＳトランジスタ８１３は、ダブルゲート構造のＭＯＳトランジスタである。ｎ型ＭＯＳトランジスタ８１３のゲート電極はバイアス電源８０４とｎ型ＭＯＳトランジスタ８１１のドレイン電極に接続されている。ｎ型ＭＯＳトランジスタ８１１のソース電極は走査線１０１に接続されている。バイアス電源８０４の電圧はＶＢであり、走査線１０１に供給される電圧はＶｇである。
ｎ型ＭＯＳトランジスタ８１１は、保護用トランジスタで、バイアス電源８０４の電圧及び／又は走査線１０１の電圧に生ずる電圧変動により、過大の電圧が供給されるときにこれを抑圧するためのものである。 The differential amplifier circuit 810 includes a constant current source 812 and differential amplifier branches 814 and 818.
The constant current source 812 includes an n-type MOS transistor 813. This n-type MOS transistor 813 is a MOS transistor having a double gate structure. The gate electrode of the n-type MOS transistor 813 is connected to the bias power source 804 and the drain electrode of the n-type MOS transistor 811. The source electrode of the n-type MOS transistor 811 is connected to the scanning line 101. The voltage of the bias power source 804 is VB, and the voltage supplied to the scanning line 101 is Vg.
The n-type MOS transistor 811 is a protection transistor, and is used to suppress an excessive voltage due to voltage fluctuations occurring in the voltage of the bias power supply 804 and / or the voltage of the scanning line 101.

差動増幅枝路８１４は、２つのＭＯＳトランジスタがソース電源８０２と、ｎ型ＭＯＳトランジスタ８１３のドレイン電極との間に直列に接続されている。２つのＭＯＳトランジスタのうちの１つは、ｐ型ＭＯＳトランジスタ８１５Ｌであり、もう１つは、ｐ型ＭＯＳトランジスタ８１６Ｌである。ｐ型ＭＯＳトランジスタ８１５Ｌのソース電極はソース電源８０２に接続され、ｎ型ＭＯＳトランジスタ８１５Ｌのソース電極はｎ型ＭＯＳトランジスタ８１６Ｌのドレイン電極に接続されている。   In the differential amplifier branch 814, two MOS transistors are connected in series between the source power source 802 and the drain electrode of the n-type MOS transistor 813. One of the two MOS transistors is a p-type MOS transistor 815L, and the other is a p-type MOS transistor 816L. The source electrode of the p-type MOS transistor 815L is connected to the source power source 802, and the source electrode of the n-type MOS transistor 815L is connected to the drain electrode of the n-type MOS transistor 816L.

差動増幅枝路８１８は、２つのＭＯＳトランジスタがソース電源８０２と、ｎ型ＭＯＳトランジスタ８１３ｎのドレイン電極との間に直列に接続されている。２つのＭＯＳトランジスタのうちの１つは、ｐ型ＭＯＳトランジスタ８１５Ｒであり、もう１つは、ｐ型ＭＯＳトランジスタ８１６Ｒである。ｐ型ＭＯＳトランジスタ８１５Ｒのソース電極はソース電源８０２に接続され、ｎ型ＭＯＳトランジスタ８１５Ｒのドレイン電極はｐ型ＭＯＳトランジスタ８１６Ｒのドレイン電極に接続されている。
ｎ型ＭＯＳトランジスタ８１６Ｌのゲート電極には一方の差動入力電圧（後述）が印加され、また、ｎ型ＭＯＳトランジスタ８１６Ｒのゲート電極に印加される他方の差動入力電圧は、第１実施形態〜第３３実施形態で説明したゲート入力電圧Ｖａである。 In the differential amplifier branch 818, two MOS transistors are connected in series between the source power source 802 and the drain electrode of the n-type MOS transistor 813n. One of the two MOS transistors is a p-type MOS transistor 815R, and the other is a p-type MOS transistor 816R. The source electrode of the p-type MOS transistor 815R is connected to the source power source 802, and the drain electrode of the n-type MOS transistor 815R is connected to the drain electrode of the p-type MOS transistor 816R.
One differential input voltage (described later) is applied to the gate electrode of the n-type MOS transistor 816L, and the other differential input voltage applied to the gate electrode of the n-type MOS transistor 816R is the same as in the first embodiment. This is the gate input voltage Va described in the thirty-third embodiment.

位相補償回路８３０は、コンデンサ８３２と、ゲート電極をソース電源８０２に接続したｎ型ＭＯＳトランジスタ８３４と、ゲート電極を走査線１０１に接続したｐ型ＭＯＳトランジスタ８３６とから構成されている。ｐ型ＭＯＳトランジスタ８４２のドレイン電極とｎ型ＭＯＳトランジスタ８４４のソース電極とは接続されている。   The phase compensation circuit 830 includes a capacitor 832, an n-type MOS transistor 834 whose gate electrode is connected to the source power supply 802, and a p-type MOS transistor 836 whose gate electrode is connected to the scanning line 101. The drain electrode of the p-type MOS transistor 842 and the source electrode of the n-type MOS transistor 844 are connected.

そして、コンデンサ８３２の一方の電極は、ｐ型ＭＯＳトランジスタ８１５Ｒのドレイン電極とｎ型ＭＯＳトランジスタ８１６Ｒのドレイン電極との接続点に接続される共にｐ型ＭＯＳトランジスタ８４２のゲート電極に接続され、かつ、コンデンサ８３２の他方の電極は、ｎ型ＭＯＳトランジスタ８３４のソース電極及びドレイン電極のいずれか一方とｐ型ＭＯＳトランジスタ８３６のソース電極及びドレイン電極のいずれか一方とに接続されると共に上述したｐ型ＭＯＳトランジスタ８４２のドレイン電極とｎ型ＭＯＳトランジスタ８４ｎのドレイン電極との接続点に接続されて位相補償回路８３０の全体が構成されている。
なお、ＭＯＳトランジスタの２つのチャネル端電極は、両チャネル端電極の各々に印加される電圧によってソース電極にも、また、ドレイン電極にも成り得る電極であるので、この実施形態においても、ソース電極及びドレイン電極のいずれか一方又はソース電極及びドレイン電極のいずれか他方と表している。 One electrode of the capacitor 832 is connected to the connection point between the drain electrode of the p-type MOS transistor 815R and the drain electrode of the n-type MOS transistor 816R, and is connected to the gate electrode of the p-type MOS transistor 842, and The other electrode of the capacitor 832 is connected to one of the source electrode and the drain electrode of the n-type MOS transistor 834 and one of the source electrode and the drain electrode of the p-type MOS transistor 836 and the p-type MOS described above. The entire phase compensation circuit 830 is configured by being connected to a connection point between the drain electrode of the transistor 842 and the drain electrode of the n-type MOS transistor 84n.
It should be noted that the two channel end electrodes of the MOS transistor are electrodes that can be both a source electrode and a drain electrode depending on the voltage applied to each of the channel end electrodes. And one of the drain electrode and the other of the source electrode and the drain electrode.

出力バッファ８４０は、上述したｐ型ＭＯＳトランジスタ８４２とｎ型ＭＯＳトランジスタ８４４とで構成されている。ｎ型ＭＯＳトランジスタ８４４は、ダブルゲート構造のＭＯＳトランジスタである。ｎ型ＭＯＳトランジスタ８４４のゲート電極は、上述したバイアス電源８０４に接続されている。
また、ｎ型ＭＯＳトランジスタ８４４ｎのソース電極は、上述した走査線１０１に接続されている。ｎ型ＭＯＳトランジスタ８４４は電流源を構成している。
出力バッファ８４０の出力、すなわち、演算増幅回路１０４−３５の出力は、ｐ型ＭＯＳトランジスタ８４２のソース電極とｎ型ＭＯＳトランジスタ８４４のソース電極との接続点であり、液晶１０９の画素電極１０７に接続される。 The output buffer 840 includes the p-type MOS transistor 842 and the n-type MOS transistor 844 described above. The n-type MOS transistor 844 is a MOS transistor having a double gate structure. The gate electrode of the n-type MOS transistor 844 is connected to the bias power source 804 described above.
The source electrode of the n-type MOS transistor 844n is connected to the scanning line 101 described above. The n-type MOS transistor 844 forms a current source.
The output of the output buffer 840, that is, the output of the operational amplifier circuit 104-35 is a connection point between the source electrode of the p-type MOS transistor 842 and the source electrode of the n-type MOS transistor 844, and is connected to the pixel electrode 107 of the liquid crystal 109. Is done.

また、出力バッファ８４０の出力電圧、すなわち、上述の画像データＶｐｉｘは、差動増幅回路の差動増幅枝路８１４を構成するｎ型ＭＯＳトランジスタ８１６Ｌのゲート電極に、上述した一方の差動入力電圧として供給されている。上述した画素電圧Ｖｐｉｘの給電により、演算増幅回路８１０は、その全体としてボルテージホロワを構成している。   In addition, the output voltage of the output buffer 840, that is, the above-described image data Vpix is supplied to the gate electrode of the n-type MOS transistor 816L constituting the differential amplifier branch 814 of the differential amplifier circuit. It is supplied as The operational amplifier circuit 810 constitutes a voltage follower as a whole by supplying the pixel voltage Vpix described above.

これらの構成を除くこの実施形態の各部の構成は、第１実施形態〜第３３実施形態と同一の構成であるので、以下の説明において、それらの各部には第１実施形態〜第３３実施形態と同一の符号を付してその説明を省略する。したがって、上記相違点を有する液晶表示装置を１０−３５で参照し、画素回路を２０−３５で参照する。   The configuration of each part of this embodiment excluding these configurations is the same as that of the first to thirty-third embodiments. Therefore, in the following description, these parts are included in the first to thirty-third embodiments. The same reference numerals are used and the description thereof is omitted. Therefore, the liquid crystal display device having the above differences is referred to as 10-35, and the pixel circuit is referred to as 20-35.

次に、図６９を参照して、この実施形態の動作について説明する。
この実施形態の液晶表示装置１０−３５の動作説明の都合上、この実施形態の画素回路２０−３５において、第２実施形態におけるアナログアンプ回路としてこの実施形態のアナログアンプ回路１０４−３５が用いられた場合について説明する。
ｎ型ＭＯＳトランジスタ１０３（図５）から出力されたアンプ入力電圧Ｖａは、差動増幅回路８１０のｎ型ＭＯＳトランジスタ８１６Ｒのゲート電極に印加される。一方、ｎ型ＭＯＳトランジスタ８１６Ｌのゲート電極には、画素電圧Ｖｐｉｘが印加されている。 Next, the operation of this embodiment will be described with reference to FIG.
For convenience of description of the operation of the liquid crystal display device 10-35 of this embodiment, in the pixel circuit 20-35 of this embodiment, the analog amplifier circuit 104-35 of this embodiment is used as the analog amplifier circuit in the second embodiment. The case will be described.
The amplifier input voltage Va output from the n-type MOS transistor 103 (FIG. 5) is applied to the gate electrode of the n-type MOS transistor 816R of the differential amplifier circuit 810. On the other hand, the pixel voltage Vpix is applied to the gate electrode of the n-type MOS transistor 816L.

したがって、新たなフィールド期間に入ったときに変更されたアンプ入力電圧Ｖａが入力されると、差動増幅回路８１０の出力電圧（右側の差動増幅枝路８１８の出力電圧、すなわち、ｎ型ＭＯＳトランジスタ８１６Ｒのドレイン電極に現れる電圧）は、アンプ入力電圧Ｖａと画素電圧Ｖｐｉｘとの差が無くなる方向への収斂作用が、差動増幅回路８１０、位相補償回路８３０及び出力バッファ８４０内に形成されているフィードバック系の中で生じる。   Therefore, when the changed amplifier input voltage Va is input when a new field period starts, the output voltage of the differential amplifier circuit 810 (the output voltage of the right differential amplifier branch 818, that is, the n-type MOS). The voltage appearing at the drain electrode of the transistor 816R is formed in the differential amplifier circuit 810, the phase compensation circuit 830, and the output buffer 840 so as to converge in the direction in which there is no difference between the amplifier input voltage Va and the pixel voltage Vpix. Occurs in the feedback system.

この結果、差動増幅回路８１０の出力電圧は、ほぼアンプ入力電圧Ｖａと一定の関係で定まる電圧、すなわち、その定電流源８１２を構成するダブルゲート構造のｎ型ＭＯＳトランジスタ８１３の働きによる上記出力電圧のアンプ入力電圧に対する一定性（両電圧間の直線性）のある電圧となる。   As a result, the output voltage of the differential amplifying circuit 810 is a voltage that is substantially fixed in a constant relationship with the amplifier input voltage Va, that is, the output by the function of the n-type MOS transistor 813 having a double gate structure constituting the constant current source 812. The voltage is a voltage having a certainity (linearity between both voltages) with respect to the amplifier input voltage.

そして、この電圧は、位相補償回路８３０に供給される。その位相補償回路８３０において、バイアス電源８０２の電圧及び／又は走査線１０１に供給される電圧の電圧変動によって生ずる差動増幅回路８１０から出力される電圧の位相ずれの補償が行われる。その位相補償は、バイアス電源８０２の電圧及び／又は走査線１０１に供給される電圧自体が当該位相補償のための制御信号として位相補償回路８３０で用いられる。
位相補償回路８３０から出力された信号は、出力バッファ８４０で液晶１０９への給電能力が十分ある画素電圧Ｖｐｉｘにされて液晶１０９に給電される。
その出力バッファ８４０においても、その電流源にダブルゲート構造のＭＯＳトランジスタが用いられているから、画素電圧Ｖｐｉｘのアンプ入力電圧に対する直線性が良くなっており、この出力バッファ８４０においても、液晶１０９での画素表示上、その階調の向上に寄与している。 This voltage is supplied to the phase compensation circuit 830. The phase compensation circuit 830 compensates for the phase shift of the voltage output from the differential amplifier circuit 810 caused by the voltage fluctuation of the voltage of the bias power supply 802 and / or the voltage supplied to the scanning line 101. In the phase compensation, the voltage of the bias power source 802 and / or the voltage itself supplied to the scanning line 101 is used in the phase compensation circuit 830 as a control signal for the phase compensation.
A signal output from the phase compensation circuit 830 is supplied to the liquid crystal 109 after being converted to a pixel voltage Vpix having a sufficient power supply capability to the liquid crystal 109 by the output buffer 840.
Also in the output buffer 840, since the MOS transistor having a double gate structure is used as the current source, the linearity of the pixel voltage Vpix with respect to the amplifier input voltage is improved. This contributes to the improvement of gradation in pixel display.

このように、この実施形態の構成によれば、その差動増幅回路８１０においても、また、出力バッファ８４０においても、第２実施形態で述べたように、ダブルゲート構造のＭＯＳトランジスタを使用し、かつ、そのＭＯＳトランジスタの動作領域をＩｄｓのＶｄｓへの依存性がほぼ無くなる動作点乃至は許容限度内でその近傍の動作点としているから、上述のようにして、アナログアンプ回路としての演算増幅回路１０４−３５から出力される画素電圧Ｖｐｉｘは、アンプ入力電圧Ｖａにほぼ比例した電圧、乃至は該電圧からの許容限度内の偏差で表される電圧となる。
したがって、フィールド毎に上記特許よりも一層良好な階調を得ることができる。
この効果を享受しつつ、上記構成の演算増幅回路が本来有する特徴である電源電圧の変動に対する耐性（電圧変動に強い性質）も具有している。 Thus, according to the configuration of this embodiment, as described in the second embodiment, the differential amplifier circuit 810 and the output buffer 840 use the MOS transistor having the double gate structure, In addition, since the operating region of the MOS transistor is set to an operating point where the dependence of Ids on Vds is almost eliminated or an operating point in the vicinity thereof within an allowable limit, an operational amplifier circuit as an analog amplifier circuit as described above. The pixel voltage Vpix output from 104-35 is a voltage substantially proportional to the amplifier input voltage Va or a voltage represented by a deviation within the allowable limit from the voltage.
Therefore, it is possible to obtain a better gradation than the above-mentioned patent for each field.
While enjoying this effect, the operational amplifier circuit having the above-described configuration also has resistance to fluctuations in power supply voltage (property against voltage fluctuation), which is a characteristic inherent in the operational amplifier circuit.

実施形態３６Embodiment 36.

図７０は、この発明の第３６実施形態である液晶表示装置を構成する画素回路内のアナログアンプ回路のみを示す図である。
この実施形態の構成が、第３５実施形態のそれと大きく異なるところは、第３５実施形態の演算増幅回路を構成しているｎ型ＭＯＳトランジスタをｐ型ＭＯＳトランジスタで置換した点にある。 FIG. 70 is a diagram showing only an analog amplifier circuit in the pixel circuit constituting the liquid crystal display device according to the thirty-sixth embodiment of the present invention.
The configuration of this embodiment is greatly different from that of the 35th embodiment in that the n-type MOS transistor constituting the operational amplifier circuit of the 35th embodiment is replaced with a p-type MOS transistor.

すなわち、演算増幅回路１０４−３６が、差動増幅回路９１０と、位相補償回路９３０と、出力バッファ９４０とから概略構成されることは、第３５実施形態と同じである。
差動増幅回路９１０も、位相補償回路９３０も、出力バッファ９４０も、第３５実施形態において用いられるｎ型ＭＯＳトランジスタのいずれのＭＯＳトランジスタも、ｐ型ＭＯＳトランジスタに置換し、ｐ型ＭＯＳトランジスタのいずれのＭＯＳトランジスタも、ｎ型ＭＯＳトランジスタに置換して構成されている。
このＭＯＳトランジスタの形式の置換に伴って、定電流源９１２及び電流源９４４は、高電位側に配置されている。
したがって、各ＭＯＳトランジスタには、８百番台の代わりに、９百番台の参照番号を付してその各々についての説明は省略する。 That is, the operational amplifier circuit 104-36 is roughly composed of a differential amplifier circuit 910, a phase compensation circuit 930, and an output buffer 940, as in the 35th embodiment.
The differential amplifier circuit 910, the phase compensation circuit 930, the output buffer 940, and any MOS transistor of the n-type MOS transistor used in the thirty-fifth embodiment are replaced with p-type MOS transistors. These MOS transistors are also replaced with n-type MOS transistors.
With the replacement of the MOS transistor type, the constant current source 912 and the current source 944 are arranged on the high potential side.
Therefore, each MOS transistor is provided with a reference number of the 9th series instead of the 8th series, and the description of each is omitted.

次に、図７０を参照してこの実施形態の動作について説明する。
上述したように、第３５実施形態でのＭＯＳトランジスタの形式をｎ型からｐ型に置換し、ｐ型からｎ型に置換し、電圧極性を逆にしている点を除き、この実施形態の動作に、本質的な違いはなく、したがって、第３５実施形態の動作説明を参照すれば、その動作も自ずから明らかなになると考えられるので、その逐一の説明は省略する。
このように、この実施形態によれば、第３５実施形態で用いるｎ型ＭＯＳトランジスタをｐ型ＭＯＳトランジスタに置換し、また、ｐ型ＭＯＳトランジスタをｎ型ＭＯＳトランジスタに置換し、そして電圧極性を逆にしているだけであるので、第３５実施形態と同じ効果が得られる。 Next, the operation of this embodiment will be described with reference to FIG.
As described above, the MOS transistor in the thirty-fifth embodiment is replaced from the n-type to the p-type, the p-type is replaced by the n-type, and the voltage polarity is reversed. Thus, there is no essential difference. Therefore, if the operation description of the 35th embodiment is referred to, it will be obvious that the operation will be obvious.
Thus, according to this embodiment, the n-type MOS transistor used in the thirty-fifth embodiment is replaced with a p-type MOS transistor, the p-type MOS transistor is replaced with an n-type MOS transistor, and the voltage polarity is reversed. Therefore, the same effect as in the thirty-fifth embodiment can be obtained.

実施形態３７Embodiment 37.

図７１は、この発明の第３７実施形態である液晶表示装置を構成する画素回路内のアナログアンプ回路のみを示す図である。
この実施形態の構成が、第３５実施形態及び第３６実施形態のそれと大きく異なるところは、第３５実施形態の演算増幅回路１０４−３５と第３６実施形態の演算増幅回路１０４−３６とを併用した点にある。 71 is a diagram showing only an analog amplifier circuit in a pixel circuit constituting a liquid crystal display device according to a thirty-seventh embodiment of the present invention.
The configuration of this embodiment differs greatly from that of the 35th and 36th embodiments in that the operational amplifier circuit 104-35 of the 35th embodiment and the operational amplifier circuit 104-36 of the 36th embodiment are used in combination. In the point.

すなわち、演算増幅回路１０４−３７は、差動増幅回路８１０のＭＯＳトランジスタ８１５Ｌのゲート電極及び差動増幅回路９１０のＭＯＳトランジスタ９１５Ｌのゲート電極をアンプ入力電圧Ｖａの供給入力としている。
差動増幅回路８１０のＭＯＳトランジスタ８１６Ｒのドレイン電極は、出力バッファ１０４０のｐ型ＭＯＳトランジスタ１０４２のゲート電極に接続され、差動増幅回路９１０のＭＯＳトランジスタ９１６Ｒのドレイン電極は、出力バッファ１０４０のｎ型ＭＯＳトランジスタ１０４４のゲート電極に接続されている。 That is, the operational amplifier circuit 104-37 uses the gate electrode of the MOS transistor 815L of the differential amplifier circuit 810 and the gate electrode of the MOS transistor 915L of the differential amplifier circuit 910 as supply inputs for the amplifier input voltage Va.
The drain electrode of the MOS transistor 816R of the differential amplifier circuit 810 is connected to the gate electrode of the p-type MOS transistor 1042 of the output buffer 1040, and the drain electrode of the MOS transistor 916R of the differential amplifier circuit 910 is connected to the n-type of the output buffer 1040. The gate electrode of the MOS transistor 1044 is connected.

また、差動増幅回路８１０のＭＯＳトランジスタ８１６Ｌ及び差動増幅回路９１０のＭＯＳトランジスタ９１６Ｌは、出力バッファ１０４０の出力、すなわち、ｐ型ＭＯＳトランジスタ１０４２のドレイン電極とｎ型ＭＯＳトランジスタ１０４４のドレイン電極とに接続されている。
差動増幅回路８１０のｎ型ＭＯＳトランジスタ８１３のソース電極は、走査線１０１に接続され、差動増幅回路９１０のｎ型ＭＯＳトランジスタ９１３のソース電極は、ソース電極８０２に接続されている。
また、ｎ型ＭＯＳトランジスタ８１３のゲート電極には、バイアス電源１０１４が接続され、ｎ型ＭＯＳトランジスタ９１３のゲート電極には、バイアス電源１０２４が接続されている。バイアス電源１０１４の電圧ＶＢ１は、バイアス電源１０２４の電圧ＶＢ２より所定の値だけ高い。 The MOS transistor 816L of the differential amplifier circuit 810 and the MOS transistor 916L of the differential amplifier circuit 910 are connected to the output of the output buffer 1040, that is, the drain electrode of the p-type MOS transistor 1042 and the drain electrode of the n-type MOS transistor 1044. It is connected.
The source electrode of the n-type MOS transistor 813 of the differential amplifier circuit 810 is connected to the scanning line 101, and the source electrode of the n-type MOS transistor 913 of the differential amplifier circuit 910 is connected to the source electrode 802.
A bias power supply 1014 is connected to the gate electrode of the n-type MOS transistor 813, and a bias power supply 1024 is connected to the gate electrode of the n-type MOS transistor 913. The voltage VB1 of the bias power supply 1014 is higher than the voltage VB2 of the bias power supply 1024 by a predetermined value.

ソース電極が走査線１０１に接続されたｎ型ＭＯＳトランジスタ８１３と、ソース電極がソース電源８０２に接続されたｐ型ＭＯＳトランジスタ９１３と、ゲート電極が出力バッファ１０４０の出力に接続されたＭＯＳトランジスタ８１６Ｌ及びＭＯＳトランジスタ９１６Ｌと、ドレイン電極がｐ型ＭＯＳトランジスタ１０４４のゲート電極に接続されたｎ型ＭＯＳトランジスタ８１６Ｒと、ドレイン電極がｎ型ＭＯＳトランジスタ１０４４のゲート電極に接続されたｐ型ＭＯＳトランジスタ９１６Ｒとにより、位相補償回路１０３０を構成している。   An n-type MOS transistor 813 whose source electrode is connected to the scanning line 101, a p-type MOS transistor 913 whose source electrode is connected to the source power source 802, a MOS transistor 816L whose gate electrode is connected to the output of the output buffer 1040, and The MOS transistor 916L, the n-type MOS transistor 816R whose drain electrode is connected to the gate electrode of the p-type MOS transistor 1044, and the p-type MOS transistor 916R whose drain electrode is connected to the gate electrode of the n-type MOS transistor 1044, A phase compensation circuit 1030 is configured.

次に、図７０を参照してこの実施形態の動作について説明する。
上述したように、この実施形態の構成は、第３５実施形態の構成と第３６実施形態の構成とを併合した構成となっている。
したがって、これら両実施形態の説明を参照すれば、その動作も自ずから明らかなになると考えられるので、その逐一の説明は省略する。
このように、この実施形態によれば、第３５実施形態の構成と第３６実施形態の構成とを併合して構成されているので、第３５実施形態及び第３６と同じ効果が得られる。 Next, the operation of this embodiment will be described with reference to FIG.
As described above, the configuration of this embodiment is a configuration in which the configuration of the 35th embodiment and the configuration of the 36th embodiment are merged.
Therefore, since it is considered that the operation will be clarified by referring to the descriptions of these two embodiments, the description thereof will be omitted.
Thus, according to this embodiment, since the configuration of the 35th embodiment and the configuration of the 36th embodiment are merged, the same effect as the 35th embodiment and the 36th embodiment can be obtained.

以上、この発明の実施形態を、図面を参照して詳述してきたが、この発明の具体的に構成は、これらの実施形態に限られるものではなく、この発明の趣旨を逸脱しない範囲の設計の変更等があってもそれらはこの発明に含まれる。
例えば、上記各実施形態において、アナログアンプ回路を構成するＭＯＳトランジスタに限らず、データ信号電圧をアナログアンプ回路へスイッチさせるＭＯＳトランジスタにもマルチゲート構造のＭＯＳトランジスタを使用してもよい。このとき、条件によっては、すべてのＭＯＳトランジスタがマルチゲート構造で作製される場合もある。 Although the embodiments of the present invention have been described in detail with reference to the drawings, the specific configuration of the present invention is not limited to these embodiments, and the design does not depart from the spirit of the present invention. These changes are included in the present invention.
For example, in each of the embodiments described above, a MOS transistor having a multi-gate structure may be used as a MOS transistor for switching the data signal voltage to the analog amplifier circuit, not limited to the MOS transistor constituting the analog amplifier circuit. At this time, depending on conditions, all the MOS transistors may be manufactured with a multi-gate structure.

また、上記各実施形態において、ｎ型ＭＯＳ型トランジスタ１０３、ｎ型ＭＯＳトランジスタ７０１、第１のｐ型ＭＯＳトランジスタ３０２、第２のｐ型ＭＯＳトランジスタ３０３、第１のｎ型ＭＯＳトランジスタ７０２、第２のｎ型ＭＯＳトランジスタ７０３は、ｐ-ＳｉＴＦＴで形成すると述べたが、ａ−ＳｉＴＦＴ、ＣｄＳｅＴＦＴ等の他の薄膜トランジスタで形成しても良いし、単結晶シリコントランジスタで形成しても良い。
さらには、上述したＭＯＳトランジスタのような絶縁ゲート型トランジスタだけでなく、ユニポーラトランジスタに含まれる接合型電界効果トランジスタで上記各回路を構成してもよい。 In each of the above embodiments, the n-type MOS transistor 103, the n-type MOS transistor 701, the first p-type MOS transistor 302, the second p-type MOS transistor 303, the first n-type MOS transistor 702, the second Although the n-type MOS transistor 703 is formed of p-Si TFT, it may be formed of other thin film transistors such as a-Si TFT, CdSe TFT, or a single crystal silicon transistor.
Furthermore, each circuit described above may be configured with a junction field effect transistor included in a unipolar transistor as well as an insulated gate transistor such as the MOS transistor described above.

この発明の第１実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 1st Embodiment of this invention. 同液晶表示装置を駆動する１つのタイミングチャートである。It is one timing chart which drives the liquid crystal display device. 同液晶表示装置の説明のためのシングルゲート構造のＭＯＳトランジスタについて測定したＩｄｓ−Ｖｇｓ特性曲線図である。It is the Ids-Vgs characteristic curve figure measured about the MOS transistor of the single gate structure for description of the liquid crystal display device. 同液晶表示装置に用いるダブルゲート構造のＭＯＳトランジスタについて測定したＩｄｓ−Ｖｇｓ特性曲線図である。It is an Ids-Vgs characteristic curve figure measured about the MOS transistor of the double gate structure used for the liquid crystal display device. この発明の第２実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 2nd Embodiment of this invention. 同液晶表示装置で用いるダブルゲート構造のｐ型ＭＯＳトランジスタのドレイン電流−ゲート入力電圧特性曲線図である。FIG. 4 is a drain current-gate input voltage characteristic curve diagram of a p-type MOS transistor having a double gate structure used in the liquid crystal display device. 同液晶表示装置において高速液晶を駆動する場合の１つのタイミングチャートである。4 is a timing chart when driving high-speed liquid crystal in the liquid crystal display device. 同液晶表示装置の説明のためにシングルゲート構造のＭＯＳトランジスタで構成したアクティブ負荷型アナログアンプ回路のゲート入力電圧−画素電圧特性曲線図である。FIG. 4 is a gate input voltage-pixel voltage characteristic curve diagram of an active load type analog amplifier circuit configured by a single gate structure MOS transistor for explaining the liquid crystal display device. 同液晶表示装置においてダブルゲート構造のＭＯＳトランジスタで構成したアクティブ負荷型アナログアンプ回路のゲート入力電圧−画素電圧特性曲線図である。FIG. 3 is a gate input voltage-pixel voltage characteristic curve diagram of an active load type analog amplifier circuit configured by a double gate structure MOS transistor in the liquid crystal display device. 同液晶表示装置の説明のためにシングルゲート構造のＭＯＳトランジスタで構成した画素回路のゲート入力電圧−透過率特性曲線図である。FIG. 3 is a gate input voltage-transmittance characteristic curve diagram of a pixel circuit configured with a single gate MOS transistor for explaining the liquid crystal display device. 同液晶表示装置においてダブルゲート構造のＭＯＳトランジスタで構成した画素回路のゲート入力電圧−透過率特性曲線図である。FIG. 3 is a gate input voltage-transmittance characteristic curve diagram of a pixel circuit configured with a double-gate MOS transistor in the liquid crystal display device. 同液晶表示装置の説明のために画素回路をシングルゲート構造のＭＯＳトランジスタで構成した場合の該ＭＯＳトランジスタの平面構造図である。FIG. 3 is a plan structure diagram of a MOS transistor in a case where a pixel circuit is configured by a single gate structure MOS transistor for explaining the liquid crystal display device. 同液晶表示装置において画素回路をダブルゲート構造のＭＯＳトランジスタで構成した場合の該ＭＯＳトランジスタの平面構造図である。FIG. 3 is a plan view of the MOS transistor when the pixel circuit is configured with a double-gate MOS transistor in the liquid crystal display device. 同液晶表示装置においてＴＮ液晶を駆動する場合の１つのタイミングチャートである。3 is a timing chart when driving a TN liquid crystal in the liquid crystal display device. この発明の第３実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 3rd Embodiment of this invention. この発明の第４実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 4th Embodiment of this invention. 同液晶表示装置で用いるダブルゲート構造のｐ型ＭＯＳトランジスタのドレイン電流−ゲート入力電圧特性曲線図である。FIG. 4 is a drain current-gate input voltage characteristic curve diagram of a p-type MOS transistor having a double gate structure used in the liquid crystal display device. この発明の第５実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 5th Embodiment of this invention. 同液晶表示装置の画素回路を構成する抵抗の第１の構造例を示す図である。It is a figure which shows the 1st structural example of the resistor which comprises the pixel circuit of the liquid crystal display device. 同液晶表示装置の画素回路を構成する抵抗の第２の構造例を示す図である。It is a figure which shows the 2nd structural example of the resistor which comprises the pixel circuit of the liquid crystal display device. 同液晶表示装置の画素回路を構成する抵抗の第３の構造例を示す図である。It is a figure which shows the 3rd structural example of the resistor which comprises the pixel circuit of the liquid crystal display device. 同液晶表示装置を駆動する１つのタイミングチャートである。It is one timing chart which drives the liquid crystal display device. この発明の第６実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 6th Embodiment of this invention. 同液晶表示装置で用いるダブルゲート構造のｎ型ＭＯＳトランジスタのドレイン電流−ゲート入力電圧特性曲線図である。FIG. 4 is a drain current-gate input voltage characteristic curve diagram of an n-type MOS transistor having a double gate structure used in the liquid crystal display device. 同液晶表示装置において高速液晶を駆動する場合の１つのタイミングチャートである。4 is a timing chart when driving high-speed liquid crystal in the liquid crystal display device. 同液晶表示装置においてＴＮ液晶を駆動する場合の１つのタイミングチャートである。3 is a timing chart when driving a TN liquid crystal in the liquid crystal display device. この発明の第７実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 7th Embodiment of this invention. この発明の第８実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 8th Embodiment of this invention. 同液晶表示装置で用いるダブルゲート構造のｎ型ＭＯＳトランジスタのドレイン電流−ゲート入力電圧特性曲線図である。FIG. 4 is a drain current-gate input voltage characteristic curve diagram of an n-type MOS transistor having a double gate structure used in the liquid crystal display device. この発明の第９実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 9th Embodiment of this invention. 同液晶表示装置の画素回路を構成する抵抗の第１の構造例を示す図である。It is a figure which shows the 1st structural example of the resistor which comprises the pixel circuit of the liquid crystal display device. 同液晶表示装置の画素回路を構成する抵抗の第２の構造例を示す図である。It is a figure which shows the 2nd structural example of the resistor which comprises the pixel circuit of the liquid crystal display device. 同液晶表示装置の画素回路を構成する抵抗の第３の構造例を示す図である。It is a figure which shows the 3rd structural example of the resistor which comprises the pixel circuit of the liquid crystal display device. 同液晶表示装置において抵抗の値を変えて駆動する場合の１つのタイミングチャートである。4 is a timing chart in the case of driving with the resistance value changed in the liquid crystal display device. この発明の第１０実施形態である液晶表示装置を構成する２つの画素回路を示す図である。It is a figure which shows the two pixel circuits which comprise the liquid crystal display device which is 10th Embodiment of this invention. 同液晶表示装置において液晶を駆動する場合の１つのタイミングチャートである。3 is a timing chart in the case of driving liquid crystal in the liquid crystal display device. この発明の第１１実施形態である液晶表示装置を構成する２つの画素回路を示す図である。It is a figure which shows the two pixel circuits which comprise the liquid crystal display device which is 11th Embodiment of this invention. この発明の第１２実施形態である液晶表示装置を構成する２つの画素回路を示す図である。It is a figure which shows the two pixel circuits which comprise the liquid crystal display device which is 12th Embodiment of this invention. この発明の第１３実施形態である液晶表示装置を構成する２つの画素回路を示す図である。It is a figure which shows the two pixel circuits which comprise the liquid crystal display device which is 13th Embodiment of this invention. この発明の第１４実施形態である液晶表示装置を構成する２つの画素回路を示す図である。It is a figure which shows the two pixel circuits which comprise the liquid crystal display device which is 14th Embodiment of this invention. 同液晶表示装置において液晶を駆動する場合の１つのタイミングチャートである。3 is a timing chart in the case of driving liquid crystal in the liquid crystal display device. 同液晶表示装置の説明のためにシングルゲート構造のＭＯＳトランジスタで構成した画素回路のデータ電圧の振幅−透過率特性曲線図である。4 is an amplitude-transmittance characteristic curve diagram of a data voltage of a pixel circuit constituted by a single gate structure MOS transistor for explaining the liquid crystal display device. FIG. 同液晶表示装置においてダブルゲート構造のＭＯＳトランジスタで構成した画素回路のデータ電圧の振幅−透過率特性曲線図である。4 is an amplitude-transmittance characteristic curve diagram of a data voltage of a pixel circuit constituted by a MOS transistor having a double gate structure in the liquid crystal display device. FIG. この発明の第１５実施形態である液晶表示装置を構成する２つの画素回路を示す図である。It is a figure which shows the two pixel circuits which comprise the liquid crystal display device which is 15th Embodiment of this invention. この発明の第１６実施形態である液晶表示装置を構成する２つの画素回路を示す図である。It is a figure which shows the two pixel circuits which comprise the liquid crystal display device which is 16th Embodiment of this invention. この発明の第１７実施形態である液晶表示装置を構成する２つの画素回路を示す図である。It is a figure which shows the two pixel circuits which comprise the liquid crystal display device which is 17th Embodiment of this invention. この発明の第１８実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 18th Embodiment of this invention. 同液晶表示装置において液晶を駆動する場合の１つのタイミングチャートである。3 is a timing chart in the case of driving liquid crystal in the liquid crystal display device. この発明の第１９実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 19th Embodiment of this invention. この発明の第２０実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 20th Embodiment of this invention. この発明の第２１実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 21st Embodiment of this invention. この発明の第２２実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 22nd Embodiment of this invention. 同液晶表示装置において液晶を駆動する場合の１つのタイミングチャートである。3 is a timing chart in the case of driving liquid crystal in the liquid crystal display device. この発明の第２３実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 23rd Embodiment of this invention. この発明の第２４実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 24th Embodiment of this invention. この発明の第２５実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 25th Embodiment of this invention. この発明の第２６実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 26th Embodiment of this invention. 同液晶表示装置において液晶を駆動する場合の１つのタイミングチャートである。3 is a timing chart in the case of driving liquid crystal in the liquid crystal display device. 同液晶表示装置において液晶を駆動するに際して水平走査期間とリセット期間とを同一の期間とした場合の１つのタイミングチャートである。6 is a timing chart in the case where the horizontal scanning period and the reset period are set to the same period when driving the liquid crystal in the liquid crystal display device. この発明の第２７実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 27th Embodiment of this invention. この発明の第２８実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 28th Embodiment of this invention. この発明の第２９実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 29th Embodiment of this invention. この発明の第３０実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 30th Embodiment of this invention. 同液晶表示装置において液晶を駆動する場合の１つのタイミングチャートである。3 is a timing chart in the case of driving liquid crystal in the liquid crystal display device. 同液晶表示装置において液晶を駆動するに際して水平走査期間とリセット期間とを同一の期間とした場合の１つのタイミングチャートである。6 is a timing chart in the case where the horizontal scanning period and the reset period are set to the same period when driving the liquid crystal in the liquid crystal display device. この発明の第３１実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 31st Embodiment of this invention. この発明の第３２実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 32nd Embodiment of this invention. この発明の第３３実施形態である液晶表示装置を構成する１つの画素回路を示す図である。It is a figure which shows one pixel circuit which comprises the liquid crystal display device which is 33rd Embodiment of this invention. この発明の第３５実施形態である液晶表示装置を構成する１つの画素回路内の演算増幅回路を示す図である。It is a figure which shows the operational amplifier circuit in one pixel circuit which comprises the liquid crystal display device which is 35th Embodiment of this invention. この発明の第３６実施形態である液晶表示装置を構成する１つの画素回路内の演算増幅回路を示す図である。It is a figure which shows the operational amplifier circuit in one pixel circuit which comprises the liquid crystal display device which is 36th Embodiment of this invention. この発明の第３７実施形態である液晶表示装置を構成する１つの画素回路内の演算増幅回路を示す図である。It is a figure which shows the operational amplifier circuit in one pixel circuit which comprises the liquid crystal display device which is 37th Embodiment of this invention. 従来の液晶表示装置を構成する画素回路の第１の例を示す図である。It is a figure which shows the 1st example of the pixel circuit which comprises the conventional liquid crystal display device. ＴＮ液晶の等価回路を示す図である。It is a figure which shows the equivalent circuit of TN liquid crystal. 従来の液晶表示装置でＴＮ液晶を駆動する場合のタイミングチャートである。It is a timing chart in the case of driving a TN liquid crystal with a conventional liquid crystal display device. 高速液晶の等価回路を示す図である。It is a figure which shows the equivalent circuit of a high-speed liquid crystal. 従来の液晶表示装置でＴＮ液晶を駆動する場合のタイミングチャートである。It is a timing chart in the case of driving a TN liquid crystal with a conventional liquid crystal display device. 従来の液晶表示装置を構成する画素回路の第２の例を示す図である。It is a figure which shows the 2nd example of the pixel circuit which comprises the conventional liquid crystal display device.

符号の説明Explanation of symbols

１０−１〜１０−３７ 液晶表示装置
２０−１〜２０−３７ 画素回路
１０１、１０１（Ｎ−１）〜１０１（Ｎ＋１） 走査線
１０２ 信号線
１０３ ｎ型ＭＯＳトランジスタ（ゲート回路）
１０４−１〜１０４−３７ アナログアンプ回路
１０５ 電圧保持容量電極
１０６ 電圧保持容量
１０７ 画素電極
１０８ 対向電極
１０９ 液晶
３０１ ｎ型ＭＯＳトランジスタ（ゲート回路）
３０２ 第１のｐ型ＭＯＳトランジスタ、第２のｐ型ＭＯＳトランジスタ
３０３ 第２のｐ型ＭＯＳトランジスタ、第３のｐ型ＭＯＳトランジスタ
３０４ ソース電極
３０５ バイアス電源
３０６ 抵抗
３０７ リセットパルス電源
３０８ 第１のｐ型ＭＯＳトランジスタ（ゲート回路）
４０１ ガラス基板
４０３ ｐ+層
４０４ ｐ-層
４０５ 第１層間膜
４０６ 金属
４０７ 第２層間膜
４０８ 金属
５０１ i層
６０１ ｎ+層
６０２ ｎ-層
７０１ p型ＭＯＳトランジスタ（ゲート回路）
７０２ 第１のｎ型ＭＯＳトランジスタ、第２のｎ型ＭＯＳトランジスタ
７０３ 第２のｎ型ＭＯＳトランジスタ、第３のｎ型ＭＯＳトランジスタ
７０４ ソース電源
７０５ バイアス電源
７０８ 第１のｎ型ＭＯＳトランジスタ（ゲート回路） 10-1 to 10-37 Liquid crystal display device 20-1 to 20-37 Pixel circuit 101, 101 (N-1) to 101 (N + 1) Scan line 102 Signal line 103 N-type MOS transistor (gate circuit)
104-1 to 104-37 Analog amplifier circuit 105 Voltage holding capacitor electrode 106 Voltage holding capacitor 107 Pixel electrode 108 Counter electrode 109 Liquid crystal 301 N-type MOS transistor (gate circuit)
302 first p-type MOS transistor, second p-type MOS transistor 303 second p-type MOS transistor, third p-type MOS transistor 304 source electrode 305 bias power supply 306 resistor 307 reset pulse power supply 308 first p-type MOS transistor (gate circuit)
401 glass substrate 403 p + layer 404 p-layer 405 first interlayer film 406 metal 407 second interlayer film 408 metal 501 i layer 601 n + layer 602 n-layer 701 p-type MOS transistor (gate circuit)
702 First n-type MOS transistor, second n-type MOS transistor 703 Second n-type MOS transistor, third n-type MOS transistor 704 Source power source 705 Bias power source 708 First n-type MOS transistor (gate circuit)

Claims (19)

ゲート回路と、該ゲート回路の出力に接続されたアナログアンプ回路と、該アナログアンプ回路の出力に接続された液晶とを有する画素回路が、マトリクス状に配置された走査線と信号線との交点近傍毎に設けられ、画素回路毎のゲート回路は、当該画素回路に対応する走査線上のゲート走査電圧に基づいて前記画素回路に対応する信号線上のデータ信号電圧を前記アナログアンプ回路へゲートし、前記アナログアンプ回路が画素電圧を前記液晶に供給するとき、前記液晶は前記画素電圧対応の画素を表示するアクティブマトリクス型液晶表示装置であって、
前記アナログアンプ回路は、マルチゲート構造のユニポーラトランジスタ有してなることを特徴とするアクティブマトリクス型液晶表示装置。 A pixel circuit having a gate circuit, an analog amplifier circuit connected to the output of the gate circuit, and a liquid crystal connected to the output of the analog amplifier circuit is an intersection of scanning lines and signal lines arranged in a matrix A gate circuit for each pixel circuit provided for each neighborhood gates a data signal voltage on a signal line corresponding to the pixel circuit to the analog amplifier circuit based on a gate scanning voltage on a scanning line corresponding to the pixel circuit, When the analog amplifier circuit supplies a pixel voltage to the liquid crystal, the liquid crystal is an active matrix liquid crystal display device that displays pixels corresponding to the pixel voltage,
2. The active matrix liquid crystal display device according to claim 1, wherein the analog amplifier circuit includes a unipolar transistor having a multi-gate structure. 前記アナログアンプ回路は、アンプ回路部と負荷素子とから構成され、前記アンプ回路部及び前記負荷素子のうちの少なくとも一方は、マルチゲート構造のユニポーラトランジスタから構成され、前記アンプ回路部と前記負荷素子との接続点が前記液晶に接続されていることを特徴とする請求項１記載のアクティブマトリクス型液晶表示装置。   The analog amplifier circuit includes an amplifier circuit unit and a load element, and at least one of the amplifier circuit unit and the load element includes a unipolar transistor having a multi-gate structure, and the amplifier circuit unit and the load element The active matrix liquid crystal display device according to claim 1, wherein a connection point is connected to the liquid crystal. 前記アナログアンプ回路は、２つの入力を有する差動増幅回路と、差動増幅回路の出力を入力に接続した位相補償回路と、該位相補償回路の出力を入力に接続した出力バッファとから構成され、前記差動増幅回路の一方の入力に前記ゲート回路の出力が接続され、かつ、前記差動増幅回路のいずれか他方の入力に前記出力バッファの出力が接続され、前記差動増幅回路の定電流源及び前記出力バッファの電流源は、マルチゲート構造のユニポーラトランジスタから構成され、前記出力バッファの出力を前記液晶に接続してなることを特徴とする請求項１記載のアクティブマトリクス型液晶表示装置。   The analog amplifier circuit includes a differential amplifier circuit having two inputs, a phase compensation circuit in which the output of the differential amplifier circuit is connected to the input, and an output buffer in which the output of the phase compensation circuit is connected to the input. The output of the gate circuit is connected to one input of the differential amplifier circuit, and the output of the output buffer is connected to one of the other inputs of the differential amplifier circuit. 2. The active matrix liquid crystal display device according to claim 1, wherein the current source and the current source of the output buffer are formed of a unipolar transistor having a multi-gate structure, and an output of the output buffer is connected to the liquid crystal. . 前記液晶の液晶材料は、ネマティック液晶、強誘電性液晶、反強誘電性液晶、無閾反強誘電性液晶、歪螺旋強誘電性液晶、ねじれ強誘電性液晶、又は、単安定強誘電性液晶からなることを特徴とする請求項１、２又は３記載のアクティブマトリクス型液晶表示装置。   The liquid crystal material of the liquid crystal is a nematic liquid crystal, a ferroelectric liquid crystal, an antiferroelectric liquid crystal, a thresholdless antiferroelectric liquid crystal, a strained spiral ferroelectric liquid crystal, a twisted ferroelectric liquid crystal, or a monostable ferroelectric liquid crystal. The active matrix type liquid crystal display device according to claim 1, wherein the active matrix type liquid crystal display device comprises: 前記マルチゲート構造のユニポーラトランジスタは、マルチゲート構造の絶縁ゲート型トランジスタ又はマルチゲート構造の接合型トランジスタからなることを特徴とする請求項１、２又は３記載のアクティブマトリクス型液晶表示装置。   4. The active matrix liquid crystal display device according to claim 1, wherein the multi-gate unipolar transistor comprises a multi-gate insulated gate transistor or a multi-gate junction transistor. 前記負荷素子は、マルチゲート構造のユニポーラトランジスタから構成され、該ユニポーラトランジスタのソース−ドレイン間抵抗の値が、前記液晶の応答時定数を決めている抵抗成分の値以下に設定されていることを特徴とする請求項２記載のアクティブマトリクス型液晶表示装置。   The load element is composed of a unipolar transistor having a multi-gate structure, and a resistance value between the source and the drain of the unipolar transistor is set to be equal to or less than a resistance component value that determines a response time constant of the liquid crystal. The active matrix type liquid crystal display device according to claim 2, wherein: 前記設定は、前記ユニポーラトランジスタのソース−ドレイン間抵抗の値が前記液晶の応答時定数を決めている抵抗成分の値以下の値となる電圧に、前記負荷素子を構成するマルチゲート構造のユニポーラトランジスタのゲート−ソース間電圧を定めることで、なされていることを特徴とする請求項６記載のアクティブマトリクス型液晶表示装置。   In the setting, the unipolar transistor having a multi-gate structure that configures the load element to a voltage at which the value of the resistance between the source and the drain of the unipolar transistor is equal to or less than the value of the resistance component that determines the response time constant of the liquid crystal 7. The active matrix liquid crystal display device according to claim 6, wherein the gate-source voltage of the active matrix type liquid crystal display device is determined. 前記設定は、前記負荷素子を構成するマルチゲート構造のユニポーラトランジスタのゲート電極とソース電極とを接続する場合に、前記ユニポーラトランジスタのソース−ドレイン間抵抗の値が前記液晶の応答時定数を決めている抵抗成分の値以下の値となる電圧に、前記ユニポーラトランジスタの製造時に前記ユニポーラトランジスタのしきい電圧値をチャネルドーズによりシフトさせることで、なされていることを特徴とする請求項６記載のアクティブマトリクス型液晶表示装置。   In the setting, when the gate electrode and the source electrode of the unipolar transistor having a multi-gate structure constituting the load element are connected, the value of the resistance between the source and the drain of the unipolar transistor determines the response time constant of the liquid crystal. The active voltage according to claim 6, wherein the threshold voltage value of the unipolar transistor is shifted by a channel dose to a voltage that is equal to or less than a value of a resistance component that is present when the unipolar transistor is manufactured. Matrix type liquid crystal display device. 前記負荷素子は抵抗であり、該抵抗の値が前記液晶の応答時定数を決めている抵抗成分の値以下の値に設定されていることを特徴とする請求項２記載のアクティブマトリクス型液晶表示装置。   3. The active matrix liquid crystal display according to claim 2, wherein the load element is a resistor, and the value of the resistor is set to a value equal to or less than a value of a resistance component that determines a response time constant of the liquid crystal. apparatus. 前記抵抗は、半導体薄膜、又は不純物ドーピングされた半導体薄膜から形成されていることを特徴とする請求項９記載のアクティブマトリクス型液晶表示装置。   10. The active matrix liquid crystal display device according to claim 9, wherein the resistor is formed of a semiconductor thin film or a semiconductor thin film doped with impurities. 前記アンプ回路部を構成するユニポーラトランジスタの駆動信号は、表示される画像の走査順序上当該画素回路の１つ前の画素回路の走査に用いられるゲート走査電圧であることを特徴とする請求項２記載のアクティブマトリクス型液晶表示装置。   3. The driving signal for the unipolar transistor constituting the amplifier circuit unit is a gate scanning voltage used for scanning the pixel circuit immediately before the pixel circuit in the scanning order of the displayed image. The active matrix liquid crystal display device described. 前記アンプ回路部を構成する前記ユニポーラトランジスタは、ｐ型ユニポーラトランジスタ又はｎ型ユニポーラトランジスタからなり、前記アンプ回路部を構成する前記ユニポーラトランジスタの駆動信号は、表示される画像の走査順序において当該画素回路の走査となるときに、リセットパルス電源から出力されるリセットパルスであることを特徴とする請求項２記載のアクティブマトリクス型液晶表示装置。   The unipolar transistor constituting the amplifier circuit unit is a p-type unipolar transistor or an n-type unipolar transistor, and the drive signal of the unipolar transistor constituting the amplifier circuit unit is the pixel circuit in the scanning order of the displayed image. 3. The active matrix liquid crystal display device according to claim 2, wherein the reset pulse is a reset pulse output from a reset pulse power source when scanning is performed. 前記ゲート回路及び前記アンプ回路部を構成するユニポーラトランジスタの全てが、ｐ型ユニポーラトランジスタ又はｎ型ユニポーラトランジスタからなり、前記アンプ回路部を構成する前記ユニポーラトランジスタの駆動信号は、表示される画像の走査順序において当該画素回路の走査となるときに、リセットパルス電源から出力されるリセットパルスであることを特徴とする請求項２記載のアクティブマトリクス型液晶表示装置。   All of the unipolar transistors that constitute the gate circuit and the amplifier circuit unit are p-type unipolar transistors or n-type unipolar transistors, and the drive signal of the unipolar transistor that constitutes the amplifier circuit unit scans the displayed image. 3. An active matrix liquid crystal display device according to claim 2, wherein the pixel is a reset pulse output from a reset pulse power supply when scanning of the pixel circuit in order. 前記ゲート回路の動作を生じさせるゲート走査電圧と前記前記アンプ回路部の動作を生じさせるリセットパルス電圧とが、同時に供給されることを特徴とする請求項１２又は１３に記載のアクティブマトリクス型液晶表示装置。   14. The active matrix liquid crystal display according to claim 12, wherein a gate scanning voltage that causes the operation of the gate circuit and a reset pulse voltage that causes the operation of the amplifier circuit section are supplied simultaneously. apparatus. 前記画素回路の各々の前記ゲート回路及び前記アンプ回路部を構成するユニポーラトランジスタは、薄膜ユニポーラトランジスタからなるることを特徴とする請求項２、１１、１２又は１３に記載のアクティブマトリクス型液晶表示装置。   14. The active matrix liquid crystal display device according to claim 2, wherein the unipolar transistors constituting the gate circuit and the amplifier circuit section of each of the pixel circuits are thin film unipolar transistors. . 前記画素回路の各々の前記ゲート回路及び前記アンプ回路部を構成するユニポーラトランジスタの全てが、マルチゲート構造からなることを特徴とする請求項２、１１、１２又は１３記載のアクティブマトリクス型液晶表示装置。   14. The active matrix type liquid crystal display device according to claim 2, 11, 12, or 13, wherein all of the unipolar transistors constituting the gate circuit and the amplifier circuit section of each of the pixel circuits have a multi-gate structure. . 前記差動増幅回路の定電流源及び又は前記出力バッファの電流源が、マルチゲート構造のユニポーラトランジスタからなることを特徴とする請求項３記載のアクティブマトリクス型液晶表示装置。   4. The active matrix liquid crystal display device according to claim 3, wherein the constant current source of the differential amplifier circuit and / or the current source of the output buffer is formed of a unipolar transistor having a multi-gate structure. 前記差動増幅回路の定電流源以外の回路各部及び又は前記出力バッファ以外の回路各部が、マルチゲート構造のユニポーラトランジスタからなることを特徴とする請求項３記載のアクティブマトリクス型液晶表示装置。   4. The active matrix type liquid crystal display device according to claim 3, wherein each circuit part other than the constant current source of the differential amplifier circuit and each circuit part other than the output buffer is formed of a unipolar transistor having a multi-gate structure. 前記液晶に対して１フィールド期間又は１フレーム期間に入射する光の色を切り換えて、前記液晶を駆動してカラー表示を行う構成になされていることを特徴とする請求項１乃至１８のいずれか一に記載のアクティブマトリクス型液晶表示装置。   19. The structure according to claim 1, wherein the liquid crystal is driven to perform color display by switching the color of light incident on the liquid crystal in one field period or one frame period. 2. An active matrix liquid crystal display device according to 1.
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