JP2008148352A - Kasumiラウンド回路 - Google Patents
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Abstract
【解決手段】1つの観点において、KASUMI暗号の断片部分を生成する1つのKASUMIラウンドが、8つの連続したラウンドがKASUMI出力を生成するよう、適切なフィードバックをともなって配備される。他の観点において、3つの連続するサイクルがFO出力を生成するよう、FO関数の1/3が適切なフィードバックをともなって配備される。さらに他の観点において、2つの後続するサイクルがFI出力を生成するよう、FI関数が適切なフィードバックをともなって配備される。さらに他の観点において、2つのシフトレジスタを備えるサブ鍵生成器が、各ラウンドとそのサブ段用のサブ鍵を効果的に生成する。これらの観点は、簡単なユーザーインタフェースをともなうKASUMIにおいて、小面積や低コストの実現といった高い利点の実現を総合的にもたらす。
【選択図】図3
Description
ブロック1006に進み、ここでFO関数の1/3が演算される。FO関数の1/3を演算できる一実施形態が図6に図示されているが、他も図10のフローチャートの範囲内である。1/3計算の結果は、ラッチ結果ブロック1008において格納される。これは、図6においてfo_output_enをアサートにすることに相当する。次に判定ブロック1010に進み、jが3に等しいか試験を行う。もしそうなら、次にFO完了ブロック1016に進み、FO関数は完了される。jが3未満の場合、さらなる段がまだ完了されていない。ブロック1012に進み、jを1だけ増加する。次にブロック1014に進み、ここで、ブロック1008においてラッチされた結果であるフィードバックが、FO関数への入力として選択される。これは、図6においてfo_input_selectを0に設定することに相当する。ブロック1006にループバックし、次の段を計算し、全ての段が完了するまで処理を繰り返す。
KASUMI暗号の断片部分を生成し、偶数ラウンドおよび奇数ラウンドの計算用に構成でき、KASUMI出力を生成するために8つのラウンドが計算されるKASUMIラウンドと、
前記KASUMIラウンドの出力を格納するメモリと、
前記KASUMIラウンドへ入力を供給し、前記KASUMI入力が最初のラウンドの間に選択され、前記メモリの内容が後に続くラウンドの間に選択されるセレクタと、
を備えた装置。
前記部分ラウンド計算部からの中間値を格納するメモリと、
前記部分ラウンド計算部への供給のために前記入力と前記メモリの内容との間で選択を行なうセレクタと、
を備えたKASUMIラウンド。
FO関数と、
FL関数と、
XORゲートと、
第1のレジスタと、
前記XORゲートの出力を受け入れ、出力が前記第1のレジスタの出力と連結し、前記64ビット出力を生成する第2のレジスタと、
入力選択信号の制御下で前記64ビット入力の上半部と前記第2のレジスタの出力との間で選択を行い、出力が前記第1のレジスタで受け入れられる第1の入力muxと、
前記入力選択信号の制御下で前記64ビット入力の下半部と前記第1のレジスタの出力との間で選択を行い、出力が第2のオペランドとして前記XORゲートに供給される第2の入力muxと、
出力が前記FL関数に供給され、データフロー信号の制御下で前記第1の入力muxの出力と前記FO関数の出力との間で選択を行う第1のデータパスmuxと、
出力が前記FO関数に供給され、データフロー信号の制御下で前記FL関数の出力と前記第1のレジスタの出力との間で選択を行う第2のデータパスmuxと、
出力が第1のオペランドとして前記XORゲートに供給され、データフロー信号の制御下で前記FL関数の出力と前記FO関数との間で選択を行う第3のデータパスmuxと、
を備えたKASUMIラウンド。
前記部分FO計算部からの中間値を格納するメモリと、
前記部分FO計算部への供給のために前記入力と前記メモリの内容との間で選択を行うセレクタと、
を備えたFO関数。
KOサブ鍵を第1のオペランドとして受け入れる第1のXORゲートと、
前記第1のXORゲートの出力を受け入れるFI関数と、
前記FI関数の出力を第1のオペランドとして受け入れる第2のXORゲートと、
前記第2のXORゲートの出力を受け入れる第1のレジスタと、
第2のレジスタと、
出力が第2のオペランドとして前記第1のXORゲートに供給され、入力選択信号の制御下で前記32ビット入力の上半分と前記第2のレジスタの出力との間で選択を行う第1の入力muxと、
出力が前記第2のオペランドとして前記第2のXORゲートに供給されるとともに入力として前記第2のレジスタに供給され、入力選択信号の制御下で前記32ビット入力の下半分と前記第1のレジスタの出力との間で選択を行い、出力が前記第2のXORゲートの出力と連結し前記32ビット出力を生成する第2の入力muxと、
を備えたFO関数。
前記部分FI計算部からの前記中間値を格納するメモリと、
前記部分FI計算部への供給のために前記入力と前記メモリの内容との間で選択を行うセレクタと、
を備えたFI関数。
第1のレジスタと、
第2のレジスタと、
入力選択信号の制御下で前記第1のレジスタの出力と前記16ビット入力の上位9ビットとの間で選択を行う第1の入力muxと、
入力選択信号の制御下で前記第2のレジスタの出力と前記16ビット入力の下位7ビットとの間で選択を行う第2の入力muxと、
前記第1の入力muxの出力を受け入れるS9関数と、
前記S9関数の出力と前記第2の入力muxのゼロ拡張出力とをオペランドとして受け入れる第1のXORと、
前記第2の入力muxの出力を受け入れるS7関数と、
前記第1のXORの切り捨てられた出力と前記S7関数の出力とをオペランドとして受け入れ、出力が前記第1のXORの出力と連結し前記16ビット出力を生成する第2のXORと、
出力が前記第1のレジスタに供給され、第1のKIサブ鍵と前記第1のXORの出力とをオペランドとして受け入れる第3のXORと、
出力が前記第2のレジスタに供給され、第2のKIサブ鍵と前記第2のXORの出力とをオペランドとして受け入れる第4のXORと、
を備えたFI関数。
前記鍵をロード可能で、巡回信号の制御下で8ビット分左巡回可能であり、出力から前記8つのサブ鍵のうち4つが得られる第1のシフトレジスタと、
前記鍵のマスクされたバージョンをロード可能で、前記巡回信号の制御下で8ビット分左巡回可能であり、出力から前記8つのサブ鍵のうち4つが得られる第2のシフトレジスタと、
を備えたサブ鍵生成器。
鍵をロード可能な第1の128ビットシフトレジスタと、
前記鍵のマスクされたバージョンをロード可能で、第1のサブ鍵が第3の最上位16ビットから生成され、第2のサブ鍵が第4の最上位16ビットから生成され、第3のサブ鍵が第5の最上位16ビットから生成され、第4のサブ鍵が最下位16ビットから生成される第2の128ビットシフトレジスタと、
前記第1のシフトレジスタの最上位16ビットに位置する内容を1ビット分左に巡回して、第5のサブ鍵を生成するローテータと、
前記第1のシフトレジスタの第2の最上位16ビットに位置する内容を5ビット分左に巡回して、第6のサブ鍵を生成するローテータと、
前記第1のシフトレジスタの第3の最下位16ビットに位置する内容を8ビット分左に巡回して、第7のサブ鍵を生成するローテータと、
前記第1のシフトレジスタの第2の最下位16ビットに位置する内容を13ビット分左に巡回して、第8のサブ鍵を生成するローテータと、
を備えたサブ鍵生成器。
8つの各ラウンドに対して、
第1のラウンドの間に計算ステップで用いる入力を選択し、
後に続くラウンドにおける計算ステップで用いる格納された結果を選択し、
部分結果を計算し、
メモリに前記部分結果を格納し、
前記格納された結果を出力として供給することを含む方法。
前記ラウンドが奇数の場合、
前記選択ステップにおいて選択された前記入力または格納された結果の上半
分に対してFL関数を実行し、
前記FL関数の出力に対してFO関数を実行し、
前記選択ステップにおいて選択された前記入力または格納された結果の下半
分と、前記FO関数の出力との排他的論理和をとり、
前記ラウンドが偶数の場合、
前記格納された結果の上半分に対してFO関数を実行し、
前記FO関数の出力に対してFL関数を実行し、
前記格納された結果の下半分と前記FL関数の出力との排他的論理和をとり、
前記選択ステップにおいて選択された前記入力または格納された結果の上半分と連結した前記排他的論理和ステップの出力を、前記部分結果として供給することを含む上記(16)に記載の方法。
3つの各段に対して、
第1の段における計算ステップで用いる入力を選択し、
後に続く段における計算ステップで用いる格納された結果を選択し、
部分結果を計算し、
メモリに前記部分結果を格納し、
前記部分結果を出力として供給することを含む方法。
前記選択ステップにおいて選択された前記入力または格納された結果の上半分とサブ鍵との排他的論理和をとり、
前記排他的論理和ステップの出力に対してFI関数を実行し、
前記選択ステップにおいて選択された前記入力または格納された結果の下半分と、前記FI関数の出力との排他的論理和をとり、
前記選択ステップにおいて選択された前記入力または格納された結果の上半分を前記第2の排他的論理和ステップの出力と連結したものを、前記部分結果として供給することを含む上記(19)に記載の方法。
入力を用いて部分結果を計算し、
前記部分結果とサブ鍵との排他的論理和をとり、
前記部分結果をメモリに格納し、
前記格納された結果を用いて第2の部分結果を計算し、
前記第2の部分結果を出力として供給することを含む方法。
前記入力または格納された結果の上位9ビットに対してS9関数を実行し、
前記入力または格納された結果の下位7ビットをゼロ拡張し、
前記ゼロ拡張された入力または格納された結果と前記S9関数の出力との排他的論理和をとり、
前記入力または格納された結果の下位7ビットに対してS7関数を実行し、
前記排他的論理和ステップの出力を切り捨て、
前記切り捨てられたXOR出力と前記S7関数の出力との排他的論理和をとり、
前記第1の排他的論理和ステップの出力と連結した前記第2の排他的論理和ステップの出力を、前記部分結果として供給することを含む上記(21)に記載の方法。
2つのサブ鍵シフトレジスタにロードし、
8つの各ラウンドに対して、
前記サブ鍵シフトレジスタから前記サブ鍵を導出し、
前記2つのサブ鍵シフトレジスタを8ビット分左に巡回することを含む方法。
鍵を前記第1のサブ鍵シフトレジスタにロードし、
前記鍵をマスクし、
前記マスクされた鍵を前記第2のサブ鍵シフトレジスタにロードすることを含む上記(23)に記載の方法。
前記第2のシフトレジスタの第3の最上位16ビットのセットから第1のサブ鍵を導出し、
前記第2のシフトレジスタの第4の最上位16ビットのセットから第2のサブ鍵を導出し、
前記第2のシフトレジスタの第5の最上位16ビットのセットから第3のサブ鍵を導出し、
前記第2のシフトレジスタの最下位16ビットのセットから第4のサブ鍵を導出し、
前記第1のシフトレジスタの最上位16ビットのセットを1ビット分左に巡回して、第5のサブ鍵を生成し、
前記第1のシフトレジスタの第2の最上位16ビットのセットを5ビット分左に巡回して、第6のサブ鍵を生成し、
前記第1のシフトレジスタの第3の最下位16ビットのセットを8ビット分左に巡回して、第7のサブ鍵を生成し、
前記第1のシフトレジスタの第2の最下位16ビットのセットを13ビット分左に巡回して、第8のサブ鍵を生成することを含む上記(24)に記載の方法。
Claims (25)
- 8つのラウンドを順序付けてKASUMI出力を生成するための計算制御器に動作可能に結合され、KASUMI暗号の断片部分を生成するKASUMIラウンドを有する装置。
- 前記計算制御器に接続され、前記KASUMIラウンドにより使用される各ラウンド用のサブ鍵を生成するためのサブ鍵生成器をさらに備えた請求項1に記載の装置。
- KASUMI入力に対して鍵によりKASUMI暗号化を実行し、KASUMI出力を生成する装置であり、
KASUMI暗号の断片部分を生成し、偶数ラウンドおよび奇数ラウンドの計算用に構成でき、KASUMI出力を生成するために8つのラウンドが計算されるKASUMIラウンドと、
前記KASUMIラウンドの出力を格納するメモリと、
前記KASUMIラウンドへ入力を供給し、前記KASUMI入力が最初のラウンドの間に選択され、前記メモリの内容が後に続くラウンドの間に選択されるセレクタと、
を備えた装置。 - 前記鍵に基づき各ラウンド用のサブ鍵を生成するサブ鍵生成器をさらに備えた請求項3に記載の装置。
- 前記装置はアクセスポイントにおいて動作可能に構成された請求項3に記載の装置。
- 前記装置はアクセス端末において動作可能に構成された請求項3に記載の装置。
- 前記装置はW−CDMAシステムにおいて動作可能に構成された請求項3に記載の装置。
- 入力を受け入れて出力を生成し、前記出力が生成される部分ラウンド計算部により動作可能なKASUMIラウンドであり、
前記部分ラウンド計算部からの中間値を格納するメモリと、
前記部分ラウンド計算部への供給のために前記入力と前記メモリの内容との間で選択を行なうセレクタと、
を備えたKASUMIラウンド。 - 64ビット入力を受け入れ、64ビット出力を生成するKASUMIラウンドであり、
FO関数と、
FL関数と、
XORゲートと、
第1のレジスタと、
前記XORゲートの出力を受け入れ、出力が前記第1のレジスタの出力と連結し、前記64ビット出力を生成する第2のレジスタと、
入力選択信号の制御下で前記64ビット入力の上半部と前記第2のレジスタの出力との間で選択を行い、出力が前記第1のレジスタで受け入れられる第1の入力muxと、
前記入力選択信号の制御下で前記64ビット入力の下半部と前記第1のレジスタの出力との間で選択を行い、出力が第2のオペランドとして前記XORゲートに供給される第2の入力muxと、
出力が前記FL関数に供給され、データフロー信号の制御下で前記第1の入力muxの出力と前記FO関数の出力との間で選択を行う第1のデータパスmuxと、
出力が前記FO関数に供給され、データフロー信号の制御下で前記FL関数の出力と前記第1のレジスタの出力との間で選択を行う第2のデータパスmuxと、
出力が第1のオペランドとして前記XORゲートに供給され、データフロー信号の制御下で前記FL関数の出力と前記FO関数との間で選択を行う第3のデータパスmuxと、
を備えたKASUMIラウンド。 - 入力を受け入れて出力を生成し、前記出力が生成される部分FO計算部により動作可能なFO関数であり、
前記部分FO計算部からの中間値を格納するメモリと、
前記部分FO計算部への供給のために前記入力と前記メモリの内容との間で選択を行うセレクタと、
を備えたFO関数。 - 32ビット入力を受け入れ、32ビット出力を生成するFO関数であり、
KOサブ鍵を第1のオペランドとして受け入れる第1のXORゲートと、
前記第1のXORゲートの出力を受け入れるFI関数と、
前記FI関数の出力を第1のオペランドとして受け入れる第2のXORゲートと、
前記第2のXORゲートの出力を受け入れる第1のレジスタと、
第2のレジスタと、
出力が第2のオペランドとして前記第1のXORゲートに供給され、入力選択信号の制御下で前記32ビット入力の上半分と前記第2のレジスタの出力との間で選択を行う第1の入力muxと、
出力が前記第2のオペランドとして前記第2のXORゲートに供給されるとともに入力として前記第2のレジスタに供給され、入力選択信号の制御下で前記32ビット入力の下半分と前記第1のレジスタの出力との間で選択を行い、出力が前記第2のXORゲートの出力と連結し前記32ビット出力を生成する第2の入力muxと、
を備えたFO関数。 - 入力を受け入れて出力を生成し、中間値と前記出力が生成される部分FI計算部により動作可能なFI関数であり、
前記部分FI計算部からの前記中間値を格納するメモリと、
前記部分FI計算部への供給のために前記入力と前記メモリの内容との間で選択を行うセレクタと、
を備えたFI関数。 - 16ビット入力を受け入れ、16ビット出力を生成するFI関数であり、
第1のレジスタと、
第2のレジスタと、
入力選択信号の制御下で前記第1のレジスタの出力と前記16ビット入力の上位9ビットとの間で選択を行う第1の入力muxと、
入力選択信号の制御下で前記第2のレジスタの出力と前記16ビット入力の下位7ビットとの間で選択を行う第2の入力muxと、
前記第1の入力muxの出力を受け入れるS9関数と、
前記S9関数の出力と前記第2の入力muxのゼロ拡張出力とをオペランドとして受け入れる第1のXORと、
前記第2の入力muxの出力を受け入れるS7関数と、
前記第1のXORの切り捨てられた出力と前記S7関数の出力とをオペランドとして受け入れ、出力が前記第1のXORの出力と連結し前記16ビット出力を生成する第2のXORと、
出力が前記第1のレジスタに供給され、第1のKIサブ鍵と前記第1のXORの出力とをオペランドとして受け入れる第3のXORと、
出力が前記第2のレジスタに供給され、第2のKIサブ鍵と前記第2のXORの出力とをオペランドとして受け入れる第4のXORと、
を備えたFI関数。 - 鍵を受け入れ、各ラウンドのために8つのサブ鍵を生成するサブ鍵生成器であり、
前記鍵をロード可能で、巡回信号の制御下で8ビット分左巡回可能であり、出力から前記8つのサブ鍵のうち4つが得られる第1のシフトレジスタと、
前記鍵のマスクされたバージョンをロード可能で、前記巡回信号の制御下で8ビット分左巡回可能であり、出力から前記8つのサブ鍵のうち4つが得られる第2のシフトレジスタと、
を備えたサブ鍵生成器。 - 128ビット鍵を受け入れ、各ラウンドのために8つの16ビットサブ鍵を生成するサブ鍵生成器であり、
鍵をロード可能な第1の128ビットシフトレジスタと、
前記鍵のマスクされたバージョンをロード可能で、第1のサブ鍵が第3の最上位16ビットから生成され、第2のサブ鍵が第4の最上位16ビットから生成され、第3のサブ鍵が第5の最上位16ビットから生成され、第4のサブ鍵が最下位16ビットから生成される第2の128ビットシフトレジスタと、
前記第1のシフトレジスタの最上位16ビットに位置する内容を1ビット分左に巡回して、第5のサブ鍵を生成するローテータと、
前記第1のシフトレジスタの第2の最上位16ビットに位置する内容を5ビット分左に巡回して、第6のサブ鍵を生成するローテータと、
前記第1のシフトレジスタの第3の最下位16ビットに位置する内容を8ビット分左に巡回して、第7のサブ鍵を生成するローテータと、
前記第1のシフトレジスタの第2の最下位16ビットに位置する内容を13ビット分左に巡回して、第8のサブ鍵を生成するローテータと、
を備えたサブ鍵生成器。 - KASUMI暗号化を実行する方法であり、
8つの各ラウンドに対して、
第1のラウンドの間に計算ステップで用いる入力を選択し、
後に続くラウンドにおける計算ステップで用いる格納された結果を選択し、
部分結果を計算し、
メモリに前記部分結果を格納し、
前記格納された結果を出力として供給することを含む方法。 - 前記計算ステップは、
前記ラウンドが奇数の場合、
前記選択ステップにおいて選択された前記入力または格納された結果の上半
分に対してFL関数を実行し、
前記FL関数の出力に対してFO関数を実行し、
前記選択ステップにおいて選択された前記入力または格納された結果の下半
分と、前記FO関数の出力との排他的論理和をとり、
前記ラウンドが偶数の場合、
前記格納された結果の上半分に対してFO関数を実行し、
前記FO関数の出力に対してFL関数を実行し、
前記格納された結果の下半分と前記FL関数の出力との排他的論理和をとり、
前記選択ステップにおいて選択された前記入力または格納された結果の上半分と連結した前記排他的論理和ステップの出力を、前記部分結果として供給することを含む請求項16に記載の方法。 - 各ラウンド用のサブ鍵を生成することをさらに含む請求項16に記載の方法。
- FO関数を実行する方法であり、
3つの各段に対して、
第1の段における計算ステップで用いる入力を選択し、
後に続く段における計算ステップで用いる格納された結果を選択し、
部分結果を計算し、
メモリに前記部分結果を格納し、
前記部分結果を出力として供給することを含む方法。 - 前記計算ステップは、
前記選択ステップにおいて選択された前記入力または格納された結果の上半分とサブ鍵との排他的論理和をとり、
前記排他的論理和ステップの出力に対してFI関数を実行し、
前記選択ステップにおいて選択された前記入力または格納された結果の下半分と、前記FI関数の出力との排他的論理和をとり、
前記選択ステップにおいて選択された前記入力または格納された結果の上半分を前記第2の排他的論理和ステップの出力と連結したものを、前記部分結果として供給することを含む請求項19に記載の方法。 - FI関数を実行する方法であり、
入力を用いて部分結果を計算し、
前記部分結果とサブ鍵との排他的論理和をとり、
前記部分結果をメモリに格納し、
前記格納された結果を用いて第2の部分結果を計算し、
前記第2の部分結果を出力として供給することを含む方法。 - 前記計算ステップは、
前記入力または格納された結果の上位9ビットに対してS9関数を実行し、
前記入力または格納された結果の下位7ビットをゼロ拡張し、
前記ゼロ拡張された入力または格納された結果と前記S9関数の出力との排他的論理和をとり、
前記入力または格納された結果の下位7ビットに対してS7関数を実行し、
前記排他的論理和ステップの出力を切り捨て、
前記切り捨てられたXOR出力と前記S7関数の出力との排他的論理和をとり、
前記第1の排他的論理和ステップの出力と連結した前記第2の排他的論理和ステップの出力を、前記部分結果として供給することを含む請求項21に記載の方法。 - サブ鍵を生成する方法であり、
2つのサブ鍵シフトレジスタにロードし、
8つの各ラウンドに対して、
前記サブ鍵シフトレジスタから前記サブ鍵を導出し、
前記2つのサブ鍵シフトレジスタを8ビット分左に巡回することを含む方法。 - 前記ロードステップは、
鍵を前記第1のサブ鍵シフトレジスタにロードし、
前記鍵をマスクし、
前記マスクされた鍵を前記第2のサブ鍵シフトレジスタにロードすることを含む請求項23に記載の方法。 - 前記導出するステップは、
前記第2のシフトレジスタの第3の最上位16ビットのセットから第1のサブ鍵を導出し、
前記第2のシフトレジスタの第4の最上位16ビットのセットから第2のサブ鍵を導出し、
前記第2のシフトレジスタの第5の最上位16ビットのセットから第3のサブ鍵を導出し、
前記第2のシフトレジスタの最下位16ビットのセットから第4のサブ鍵を導出し、
前記第1のシフトレジスタの最上位16ビットのセットを1ビット分左に巡回して、第5のサブ鍵を生成し、
前記第1のシフトレジスタの第2の最上位16ビットのセットを5ビット分左に巡回して、第6のサブ鍵を生成し、
前記第1のシフトレジスタの第3の最下位16ビットのセットを8ビット分左に巡回して、第7のサブ鍵を生成し、
前記第1のシフトレジスタの第2の最下位16ビットのセットを13ビット分左に巡回して、第8のサブ鍵を生成することを含む請求項24に記載の方法。
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Related Parent Applications (1)
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JP2008016795A Withdrawn JP2008158541A (ja) | 2001-05-31 | 2008-01-28 | Kasumi暗号化を行う装置および方法 |
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US7796752B2 (en) * | 2002-11-04 | 2010-09-14 | Marvell International Ltd. | Cipher implementation |
KR100516548B1 (ko) * | 2003-02-05 | 2005-09-22 | 삼성전자주식회사 | 이동 통신 시스템에서 최적화된 암호화 함수를 설계하는방법과 최적화된 암호화 장치 |
US7545928B1 (en) * | 2003-12-08 | 2009-06-09 | Advanced Micro Devices, Inc. | Triple DES critical timing path improvement |
US7580519B1 (en) | 2003-12-08 | 2009-08-25 | Advanced Micro Devices, Inc. | Triple DES gigabit/s performance using single DES engine |
US20050163313A1 (en) * | 2004-01-23 | 2005-07-28 | Roger Maitland | Methods and apparatus for parallel implementations of table look-ups and ciphering |
US7433469B2 (en) * | 2004-04-27 | 2008-10-07 | Intel Corporation | Apparatus and method for implementing the KASUMI ciphering process |
US7885405B1 (en) | 2004-06-04 | 2011-02-08 | GlobalFoundries, Inc. | Multi-gigabit per second concurrent encryption in block cipher modes |
US7561689B2 (en) * | 2004-06-17 | 2009-07-14 | Agere Systems Inc. | Generating keys having one of a number of key sizes |
US7526085B1 (en) | 2004-07-13 | 2009-04-28 | Advanced Micro Devices, Inc. | Throughput and latency of inbound and outbound IPsec processing |
US7688972B2 (en) | 2004-07-14 | 2010-03-30 | Broadcom Corporation | Method and system for implementing FO function in KASUMI algorithm for accelerating cryptography in GSM (global system for mobile communication)GPRS (general packet radio service)edge(enhanced data rate for GSM evolution) compliant handsets |
US7760874B2 (en) * | 2004-07-14 | 2010-07-20 | Broadcom Corporation | Method and system for implementing FI function in KASUMI algorithm for accelerating cryptography in GSM/GPRS/EDGE compliant handsets |
US20060013387A1 (en) * | 2004-07-14 | 2006-01-19 | Ruei-Shiang Suen | Method and system for implementing KASUMI algorithm for accelerating cryptography in GSM/GPRS/EDGE compliant handsets |
US20060037995A1 (en) * | 2004-08-20 | 2006-02-23 | Texas Instruments Incorporated | Heatslug to leadframe attachment |
US7623658B2 (en) * | 2004-08-23 | 2009-11-24 | Broadcom Corporation | Method and system for implementing the A5/3 encryption algorithm for GSM and EDGE compliant handsets |
US7627115B2 (en) | 2004-08-23 | 2009-12-01 | Broadcom Corporation | Method and system for implementing the GEA3 encryption algorithm for GPRS compliant handsets |
US7783037B1 (en) | 2004-09-20 | 2010-08-24 | Globalfoundries Inc. | Multi-gigabit per second computing of the rijndael inverse cipher |
US7627113B2 (en) * | 2005-02-08 | 2009-12-01 | Broadcom Corporation | Method and system for hardware accelerator for implementing f8 confidentiality algorithm in WCDMA compliant handsets |
US7869590B2 (en) * | 2005-04-12 | 2011-01-11 | Broadcom Corporation | Method and system for hardware accelerator for implementing f9 integrity algorithm in WCDMA compliant handsets |
US8111825B2 (en) | 2005-06-30 | 2012-02-07 | Freescale Semiconductor, Inc. | Encryption apparatus and method therefor |
US8553876B1 (en) * | 2007-10-23 | 2013-10-08 | Oracle America, Inc. | High performance cryptography on chip multithreading processors |
CN100581101C (zh) | 2007-11-19 | 2010-01-13 | 西安西电捷通无线网络通信有限公司 | 一种基于分组密码算法的加密处理设备 |
GB0724438D0 (en) * | 2007-12-14 | 2008-01-30 | Icera Inc | Kasumi algorithm implementation |
WO2009090689A1 (ja) * | 2008-01-18 | 2009-07-23 | Fujitsu Limited | 暗号化装置、暗号化方法及びプログラム |
EP2237245B1 (en) * | 2008-01-18 | 2017-07-19 | Fujitsu Limited | Processor of data conversion function |
CN101237321B (zh) * | 2008-02-03 | 2010-12-08 | 西北农林科技大学 | 基于循环队列移位规则的加密方法 |
JP5338327B2 (ja) * | 2009-01-16 | 2013-11-13 | 富士通株式会社 | 暗号処理装置 |
JP5387295B2 (ja) * | 2009-09-29 | 2014-01-15 | 富士通株式会社 | 暗号装置及び方法 |
US20110091035A1 (en) * | 2009-10-20 | 2011-04-21 | Sun Microsystems, Inc. | Hardware kasumi cypher with hybrid software interface |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0713961A (ja) * | 1988-01-29 | 1995-01-17 | Texas Instr Inc <Ti> | データ・バスからデータを受取る方法 |
JPH11242433A (ja) * | 1995-09-05 | 1999-09-07 | Mitsubishi Electric Corp | デ―タ変換装置及びデ―タ変換方法 |
JP2000081840A (ja) * | 1999-09-09 | 2000-03-21 | Mitsubishi Electric Corp | 暗号処理装置、icカ―ド及び暗号処理方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02224516A (ja) * | 1989-02-27 | 1990-09-06 | Nec Corp | 適応信号処理回路 |
US5381480A (en) * | 1993-09-20 | 1995-01-10 | International Business Machines Corporation | System for translating encrypted data |
JPH08179690A (ja) * | 1994-12-22 | 1996-07-12 | Nec Corp | プロダクト暗号装置 |
JP3088337B2 (ja) | 1997-05-30 | 2000-09-18 | 三菱電機株式会社 | 暗号処理装置、icカード及び暗号処理方法 |
KR100389902B1 (ko) * | 1997-06-23 | 2003-09-22 | 삼성전자주식회사 | 차분해독법과선형해독법에대하여안전성을보장하는고속블럭암호화방법 |
-
2001
- 2001-08-01 US US09/920,784 patent/US7212631B2/en not_active Expired - Lifetime
-
2002
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-
2004
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-
2008
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0713961A (ja) * | 1988-01-29 | 1995-01-17 | Texas Instr Inc <Ti> | データ・バスからデータを受取る方法 |
JPH11242433A (ja) * | 1995-09-05 | 1999-09-07 | Mitsubishi Electric Corp | デ―タ変換装置及びデ―タ変換方法 |
JP2000081840A (ja) * | 1999-09-09 | 2000-03-21 | Mitsubishi Electric Corp | 暗号処理装置、icカ―ド及び暗号処理方法 |
Non-Patent Citations (1)
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---|
CSNG200201327004, 石井 周志 Chikashi ISHII, "KASUMI暗号の強度評価に関する一考察 On the strength of KASUMI against Higher Order Differentia", 電子情報通信学会技術研究報告 Vol.100 No.509 IEICE Technical Report, 第100巻, JP, 社団法人電子情報通信学会 The Institute of Electro * |
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