JP2008148288A5 - - Google Patents
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Claims (10)
前記出力回路の出力端側に接続される低域通過フィルタとで構成される回路を一組以上備えるとともに、
入力信号をパルス変調した変調信号により前記出力回路の各スイッチング素子をオン、オフ制御することによって電力増幅を行うＤ級アンプの制御回路であって、
Ｄ級アンプの出力段のスイッチングを開始するとき、開始直後にハイサイドもしくはローサイドのスイッチング素子をオンさせる第一のスイッチング期間の長さを、前記第一のスイッチング期間に続いて、ローサイドもしくはハイサイドのスイッチング素子をオンさせる第二のスイッチング期間の長さよりも短い期間に設定する第一の手段と、
Ｄ級アンプの出力段のスイッチングを停止する際、停止直前にハイサイドもしくはローサイドのスイッチング素子をオンさせる第四のスイッチング期間の長さを、前記第四のスイッチング期間の前に、ローサイドもしくはハイサイドのスイッチング素子をオンさせる第三のスイッチング期間の長さよりも短い期間に設定する第二の手段の両方またはいずれか一方の手段を含むことを特徴とするＤ級アンプの制御回路。 A totem pole type output circuit in which a switching element on the high side connected to the first power supply and a switching element on the low side connected to the second power supply or ground are connected;
With one or more sets of circuits configured with a low-pass filter connected to the output end side of the output circuit,
A control circuit for a class D amplifier that performs power amplification by turning on and off each switching element of the output circuit using a modulation signal obtained by pulse-modulating an input signal;
When the switching of the output stage of the class D amplifier is started, the length of the first switching period for turning on the high-side or low-side switching element immediately after the start is set to the low-side or high-side following the first switching period. a first means to set the second period shorter than the length of the switching period to turn on the switching elements,
When the switching of the output stage of the class D amplifier is stopped, the length of the fourth switching period for turning on the high-side or low-side switching element immediately before the stop is set to the low-side or high-side before the fourth switching period. the control circuit of the class D amplifier characterized in that it comprises a third both or either hand stage of the second means to set the period shorter than the length of the switching period to turn on the switching element.
前記第二の手段は、前記第四のスイッチング期間を前記第三のスイッチング期間の１／２とすることを特徴とする請求項１記載の制御回路。2. The control circuit according to claim 1, wherein the second means sets the fourth switching period to ½ of the third switching period.
スイッチングを開始した後、所定時間経過後に前記スイッチング周波数を前記第一の周波数から、前記第一の周波数よりも低い第二の周波数に変更する手段と、
Ｄ級アンプの出力段のスイッチングを停止する際、前記スイッチング周波数を前記第二の周波数から、前記第二の周波数よりも高い第三の周波数に変更する手段と、
前記第三の周波数に変更した後、所定時間経過後に、Ｄ級アンプの出力段のスイッチングを停止するか、あるいは出力ミュート制御を行う手段を有し出力ミュート制御を行うことを特徴とする請求項１に記載のＤ級アンプの制御回路。 And it means to set the switching frequency to the first frequency switching of the output stage of the class D amplifier since the start or stop before,
After starting the switching, the switching frequency from the first frequency after the lapse of a predetermined time, and means to change to the second frequency lower than said first frequency,
When stopping the switching of the output stage of the D-class amplifier, the switching frequency from the second frequency, and means to change to a third frequency higher than the second frequency,
After changing to the third frequency, claims, characterized in that to carry out after a predetermined time has elapsed, to stop the switching of the output stage of the D-class amplifier or an output mute control has means for performing output mute control 2. A control circuit of the class D amplifier according to 1.
Ｄ級アンプの出力段のスイッチングを開始以後、または停止以前に開始するときのスイッチング周波数を第一の周波数に設定する手段と、
スイッチングを開始した後、前記出力振幅検出手段において検出される振幅が略０に収束した後に、前記スイッチング周波数を前記第一の周波数から、前記第一の周波数よりも低い第二の周波数に変更する手段と、
Ｄ級アンプの出力段のスイッチングを停止する際、前記スイッチング周波数を前記第二の周波数から、前記第二の周波数よりも高い第三の周波数に変更する手段と、
前記第三の周波数に変更した後、前記出力振幅検出手段において検出される振幅が略０に収束した後に、Ｄ級アンプの出力段のスイッチングを停止するか、あるいは出力ミュート制御を行う手段と、
を備えることを特徴とする請求項１または請求項２に記載のＤ級アンプの制御回路。 An output amplitude detection means to detect the amplitude of the output of the D-class amplifier,
And it means to set D-class amplifier starts after the switching of the output stage, or the switching frequency when starting to stop before the first frequency,
After the switching is started, the switching frequency is changed from the first frequency to a second frequency lower than the first frequency after the amplitude detected by the output amplitude detecting means converges to substantially zero. and hand-stage,
When stopping the switching of the output stage of the D-class amplifier, the switching frequency from the second frequency, and means to change to a third frequency higher than the second frequency,
After changing to the third frequency, after the amplitude detected at the output amplitude detecting means converges to substantially 0, and hands stage performed to stop the switching of the output stage of the D-class amplifier or an output mute control ,
The control circuit of the class D amplifier according to claim 1 or 2, further comprising:
回路内の動作基準クロック信号ＣＬＫを生成するクロック発振器と、
前記クロック信号ＣＬＫを分周し、ＵＰ／ＤＯＷＮ信号として出力する分周器と、
前記クロック信号ＣＬＫをカウントするカウンタであって、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジ及び立ち下がりエッジに同期してカウント値が所定値にリセットされるか、もしくは前記ＵＰ／ＤＯＷＮ信号のレベルに応じてアップカウント、もしくはダウンカウントするように構成されているカウンタと、
入力信号のレベル値と、前記カウンタのカウント値とを比較し、その大小関係を二値に変換して出力するコンパレータと、
スイッチング動作のオン、オフを指令する信号ＳＷ＿ＯＮの値を、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジもしくは立ち下がりエッジに同期して出力し、保持するフリップフロップと、
前記コンパレータの出力と前記フリップフロップの出力との論理積を出力するＡＮＤゲートと、
を備えることを特徴とするＤ級アンプの制御回路。 A totem pole type output circuit in which a high-side switching element connected to a first power supply and a low-side switching element connected to a second power supply or ground are connected to the output end side of the output circuit. A class D amplifier that performs power amplification by controlling on / off of each switching element of the output circuit by a modulation signal obtained by pulse-modulating an input signal. A control circuit,
A clock oscillator for generating an operation reference clock signal CLK in the circuit;
A frequency divider that divides the clock signal CLK and outputs it as an UP / DOWN signal;
A counter for counting the clock signal CLK, wherein a count value is reset to a predetermined value in synchronization with a rising edge and a falling edge of the UP / DOWN signal, or according to a level of the UP / DOWN signal; A counter configured to count up or down, and
A comparator that compares the level value of the input signal with the count value of the counter, converts the magnitude relationship into a binary value, and outputs it;
A flip-flop that outputs and holds the value of the signal SW_ON instructing on / off of the switching operation in synchronization with the rising edge or falling edge of the UP / DOWN signal;
An AND gate that outputs a logical product of the output of the comparator and the output of the flip-flop;
A control circuit for a class D amplifier, comprising:
回路内の動作基準クロック信号ＣＬＫを生成するクロック発振器と、
第一の分周比を格納する第一のレジスタと、
第一の分周比よりも大きい第二の分周比を格納する第二のレジスタと、
前記第一のレジスタから出力される第一の分周比と前記第二のレジスタから出力される第二の分周比とを切り換えて出力するスイッチと、
前記クロック信号ＣＬＫをカウントするプログラマブルカウンタを備え、
前記スイッチから出力される分周比に応じて、クロック信号ＣＬＫを分周し、ＵＰ／ＤＯＷＮ信号として出力する分周器と、
前記クロック信号ＣＬＫをカウントするカウンタであって、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジ及び立ち下がりエッジに同期してカウント値が所定値にリセットされるか、もしくは前記ＵＰ／ＤＯＷＮ信号のレベルに応じてアップカウント、もしくはダウンカウントするように構成されているカウンタと、
入力信号のレベル値と、前記カウンタのカウント値とを比較し、その大小関係を二値に変換して出力するコンパレータと、
スイッチング動作のオン、オフを指令する信号ＳＷ＿ＯＮの値を、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジもしくは立ち下がりエッジに同期して出力し、保持する第一のフリップフロップと、
前記ＵＰ／ＤＯＷＮ信号をカウント基準として、前記第一のフリップフロップからの出力信号を所定カウント数遅延させた信号ＤＥＬＡＹを生成する遅延器と、
前記ＳＷ＿ＯＮ信号と前記ＤＥＬＡＹ信号との論理和の値を、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジもしくは立ち下がりエッジに同期して出力し、保持する第二のフリップフロップと、
前記コンパレータの出力と前記第二のフリップフロップの出力との論理積を出力するＡＮＤゲートと、を備え、
前記ＳＷ＿ＯＮ信号は、スイッチング動作がオンの時には１の値を、スイッチング動作がオフの時には０の値をとり、
前記スイッチは、前記第一のフリップフロップからの出力信号と前記遅延器からの出力信号ＤＥＬＡＹとの論理積の値が０の場合には前記第一の分周比を、１の場合には前記第二の分周比を、前記分周器に出力するように構成されていることを特徴とするＤ級アンプの制御回路。 A totem pole type output circuit in which a high-side switching element connected to a first power supply and a low-side switching element connected to a second power supply or ground are connected to the output end side of the output circuit. A class-D amplifier that amplifies power by controlling on / off of each switching element of the output circuit by a modulation signal obtained by pulse-modulating an input signal. A control circuit,
A clock oscillator for generating an operation reference clock signal CLK in the circuit;
A first register for storing a first division ratio;
A second register storing a second divider ratio greater than the first divider ratio;
A switch for switching and outputting the first division ratio output from the first register and the second division ratio output from the second register;
A programmable counter for counting the clock signal CLK;
A frequency divider that divides the clock signal CLK in accordance with the frequency division ratio output from the switch and outputs it as an UP / DOWN signal;
A counter for counting the clock signal CLK, wherein a count value is reset to a predetermined value in synchronization with a rising edge and a falling edge of the UP / DOWN signal, or according to a level of the UP / DOWN signal; A counter configured to count up or down, and
A comparator that compares the level value of the input signal with the count value of the counter, converts the magnitude relationship into a binary value, and outputs,
A first flip-flop that outputs and holds the value of the signal SW_ON instructing on / off of the switching operation in synchronization with the rising edge or falling edge of the UP / DOWN signal;
A delay unit that generates a signal DELAY obtained by delaying an output signal from the first flip-flop by a predetermined count number, using the UP / DOWN signal as a count reference;
A second flip-flop that outputs and holds the logical sum of the SW_ON signal and the DELAY signal in synchronization with the rising edge or falling edge of the UP / DOWN signal;
An AND gate that outputs a logical product of the output of the comparator and the output of the second flip-flop,
The SW_ON signal takes a value of 1 when the switching operation is on, takes a value of 0 when the switching operation is off,
The switch has the first division ratio when the logical product value of the output signal from the first flip-flop and the output signal DELAY from the delay unit is 0, and when the logical product value is 1, A control circuit for a class D amplifier, wherein the second frequency division ratio is output to the frequency divider.
前記出力回路の出力端側に接続される低域通過フィルタとで構成される回路を一組以上備えるとともに、入力信号をパルス変調した変調信号により前記出力回路の各スイッチング素子をオン、オフ制御することによって電力増幅を行うＤ級アンプの制御回路であって、
回路内の動作基準クロック信号ＣＬＫを生成するクロック発振器と、
第一の分周比を格納する第一のレジスタと、第一の分周比よりも大きい第二の分周比を格納する第二のレジスタと、前記第一のレジスタから出力される第一の分周比と前記第二のレジスタから出力される第二の分周比とを切り換えて出力するスイッチと、
前記クロック信号ＣＬＫをカウントするプログラマブルカウンタを備え、前記スイッチから出力される分周比に応じて、クロック信号ＣＬＫを分周し、ＵＰ／ＤＯＷＮ信号として出力する分周器と、
前記クロック信号ＣＬＫをカウントするカウンタであって、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジ及び立ち下がりエッジに同期してカウント値が所定値にリセットされるか、もしくは前記ＵＰ／ＤＯＷＮ信号のレベルに応じてアップカウント、もしくはダウンカウントするように構成されているカウンタと、
入力信号のレベル値と、前記カウンタのカウント値とを比較し、その大小関係を二値に変換して出力するコンパレータと、
Ｄ級アンプの出力の振幅が０に収束しているかどうかを検出し、検出信号ＤＥＬＡＹ１として出力する出力振幅検出回路と、
スイッチング動作のオン、オフを指令する信号ＳＷ＿ＯＮと、前記出力振幅検出回路からの出力信号ＤＥＬＡＹ１と、の論理和の値を、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジもしくは立ち下がりエッジに同期して出力し、保持する第一のフリップフロップと、
前記コンパレータの出力と前記第一のフリップフロップの出力との論理積を出力するＡＮＤゲートと、
前記ＳＷ＿ＯＮ信号と前記ＤＥＬＡＹ１信号との論理積の値を、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジもしくは立ち下がりエッジに同期して出力し、保持する第二のフリップフロップと、を備え、
前記ＳＷ＿ＯＮ信号は、スイッチング動作がオンの時には１の値を、スイッチング動作がオフの時には０の値をとり、
前記出力振幅検出回路は、Ｄ級アンプの出力の振幅が略０に収束（振幅約０の状態が所定時間継続）した時点で、前記ＳＷ＿ＯＮ信号の値が１であれば、前記ＤＥＬＡＹ１信号の値を０から１に遷移させ、逆に前記ＳＷ＿ＯＮ信号の値が０であれば、前記ＤＥＬＡＹ１信号の値を１から０に遷移させるように構成され、
前記スイッチは、前記第二のフリップフロップから出力される信号の値が０の場合には前記第一の分周比を、１の場合には前記第二の分周比を、前記分周器に出力するように構成されていること
を特徴とするＤ級アンプの制御回路。 A totem pole type output circuit in which a switching element on the high side connected to the first power supply and a switching element on the low side connected to the second power supply or ground are connected;
At least one set of circuits including a low-pass filter connected to the output end of the output circuit is provided, and each switching element of the output circuit is controlled to be turned on / off by a modulation signal obtained by pulse-modulating the input signal. A class D amplifier control circuit that performs power amplification by
A clock oscillator for generating an operation reference clock signal CLK in the circuit;
A first register for storing a first frequency division ratio; a second register for storing a second frequency division ratio greater than the first frequency division ratio; and a first output from the first register. A switch for switching and outputting a frequency division ratio of 2 and a second frequency division ratio output from the second register;
A programmable counter that counts the clock signal CLK, a frequency divider that divides the clock signal CLK in accordance with a frequency division ratio output from the switch, and outputs the frequency as a UP / DOWN signal;
A counter for counting the clock signal CLK, wherein a count value is reset to a predetermined value in synchronization with a rising edge and a falling edge of the UP / DOWN signal, or according to a level of the UP / DOWN signal; A counter configured to count up or down, and
A comparator that compares the level value of the input signal with the count value of the counter, converts the magnitude relationship into a binary value, and outputs it;
An output amplitude detection circuit that detects whether or not the amplitude of the output of the class D amplifier has converged to 0, and outputs the detection signal DELAY1;
Outputs the logical sum of the signal SW_ON commanding the on / off of the switching operation and the output signal DELAY1 from the output amplitude detection circuit in synchronization with the rising edge or falling edge of the UP / DOWN signal. A first flip-flop to hold,
An AND gate that outputs a logical product of the output of the comparator and the output of the first flip-flop;
A second flip-flop that outputs and holds a logical product value of the SW_ON signal and the DELAY1 signal in synchronization with a rising edge or a falling edge of the UP / DOWN signal;
The SW_ON signal takes a value of 1 when the switching operation is on, takes a value of 0 when the switching operation is off,
When the SW_ON signal value is 1 when the amplitude of the output of the class D amplifier converges to approximately 0 (a state where the amplitude is approximately 0 continues for a predetermined time), the output amplitude detection circuit outputs the value of the DELAY1 signal. Is changed from 0 to 1, and conversely, if the value of the SW_ON signal is 0, the value of the DELAY1 signal is changed from 1 to 0,
The switch has the first frequency dividing ratio when the value of the signal output from the second flip-flop is 0, the second frequency dividing ratio when the value is 1, and the frequency divider. A control circuit for a class D amplifier,
前記出力回路の出力端側に接続される低域通過フィルタとで構成される回路を一組以上備えるとともに、
入力信号をパルス変調した変調信号により前記出力回路の各スイッチング素子をオン、オフ制御することによって電力増幅を行うＤ級アンプの制御回路であって、
回路内の動作基準クロック信号ＣＬＫを生成するクロック発振器と、
第一の分周比を格納する第一のレジスタと、第一の分周比よりも大きい第二の分周比を格納する第二のレジスタと、前記第一のレジスタから出力される第一の分周比と前記第二のレジスタから出力される第二の分周比とを切り換えて出力するスイッチと、
前記クロック信号ＣＬＫをカウントするプログラマブルカウンタを備え、前記スイッチから出力される分周比に応じて、クロック信号ＣＬＫを分周し、ＵＰ／ＤＯＷＮ信号として出力する分周器と、
前記クロック信号ＣＬＫをカウントするカウンタであって、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジ及び立ち下がりエッジに同期してカウント値が所定値にリセットされるか、もしくは前記ＵＰ／ＤＯＷＮ信号のレベルに応じてアップカウント、もしくはダウンカウントするように構成されているカウンタと、
入力信号のレベル値と、前記カウンタのカウント値とを比較し、その大小関係を二値に変換して出力するコンパレータと、
前記ＵＰ／ＤＯＷＮ信号をカウント基準として、スイッチング動作のオン、オフを指令する信号ＳＷ＿ＯＮを所定カウント数遅延させた信号ＤＥＬＡＹ２を生成する遅延器と、
前記ＳＷ＿ＯＮ信号と前記ＤＥＬＡＹ２信号との論理和の値を、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジもしくは立ち下がりエッジに同期して出力し、保持する第一のフリップフロップと、
前記コンパレータの出力と前記第一のフリップフロップの出力との論理積を出力するＡＮＤゲートと、
Ｄ級アンプの出力の振幅が０に収束しているかどうかを検出し、検出信号ＤＥＬＡＹ１として出力する出力振幅検出回路と、
前記ＳＷ＿ＯＮ信号と前記ＤＥＬＡＹ１信号との論理積の値を、前記ＵＰ／ＤＯＷＮ信号の立ち上がりエッジもしくは立ち下がりエッジに同期して出力し、保持する第二のフリップフロップと、を備え、
前記ＳＷ＿ＯＮ信号は、スイッチング動作がオンの時には１の値を、スイッチング動作がオフの時には０の値をとり、
前記出力振幅検出回路は、Ｄ級アンプの出力の振幅が略０に収束（振幅約０の状態が所定時間継続）した時点で、前記ＳＷ＿ＯＮ信号の値が１であれば、前記ＤＥＬＡＹ１信号の値を０から１に遷移させ、逆に前記ＳＷ＿ＯＮ信号の値が０であれば、前記ＤＥＬＡＹ１信号の値を１から０に遷移させるように構成され、
前記スイッチは、前記第二のフリップフロップからの出力信号の値が０の場合には前記第一の分周比を、１の場合には前記第二の分周比を、前記分周器に出力するように構成されていることを特徴とするＤ級アンプの制御回路。 A totem pole type output circuit in which a switching element on the high side connected to the first power supply and a switching element on the low side connected to the second power supply or ground are connected;
With one or more sets of circuits configured with a low-pass filter connected to the output end side of the output circuit,
A control circuit for a class D amplifier that performs power amplification by turning on and off each switching element of the output circuit using a modulation signal obtained by pulse-modulating an input signal;
A clock oscillator for generating an operation reference clock signal CLK in the circuit;
A first register for storing a first frequency division ratio; a second register for storing a second frequency division ratio greater than the first frequency division ratio; and a first output from the first register. A switch for switching and outputting a frequency division ratio of 2 and a second frequency division ratio output from the second register;
A programmable counter that counts the clock signal CLK, a frequency divider that divides the clock signal CLK in accordance with a frequency division ratio output from the switch, and outputs the frequency as a UP / DOWN signal;
A counter for counting the clock signal CLK, wherein a count value is reset to a predetermined value in synchronization with a rising edge and a falling edge of the UP / DOWN signal, or according to a level of the UP / DOWN signal; A counter configured to count up or down, and
A comparator that compares the level value of the input signal with the count value of the counter, converts the magnitude relationship into a binary value, and outputs it;
A delay unit for generating a signal DELAY2 obtained by delaying a signal SW_ON for instructing on / off of a switching operation by a predetermined count number with the UP / DOWN signal as a count reference;
A first flip-flop that outputs and holds a logical sum of the SW_ON signal and the DELAY2 signal in synchronization with a rising edge or a falling edge of the UP / DOWN signal;
An AND gate that outputs a logical product of the output of the comparator and the output of the first flip-flop;
An output amplitude detection circuit that detects whether or not the amplitude of the output of the class D amplifier has converged to 0, and outputs the detection signal DELAY1;
A second flip-flop that outputs and holds a logical product value of the SW_ON signal and the DELAY1 signal in synchronization with a rising edge or a falling edge of the UP / DOWN signal;
The SW_ON signal takes a value of 1 when the switching operation is on, takes a value of 0 when the switching operation is off,
When the SW_ON signal value is 1 when the amplitude of the output of the class D amplifier converges to approximately 0 (a state where the amplitude is approximately 0 continues for a predetermined time), the output amplitude detection circuit outputs the value of the DELAY1 signal. Is changed from 0 to 1, and conversely, if the value of the SW_ON signal is 0, the value of the DELAY1 signal is changed from 1 to 0,
The switch provides the frequency divider with the first frequency division ratio when the value of the output signal from the second flip-flop is 0, and the second frequency division ratio when the value is 1. A control circuit for a class D amplifier, characterized by being configured to output.
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