JP2008145834A - 表示装置およびその製造方法 - Google Patents

Abstract

【課題】表示パネルの識別情報を表示可能な表示装置を提供する。
【解決手段】画素がマトリクス状に２次元配置された画素アレイを有する表示パネル２は、画素アレイの有効表示領域２Ａ以外の発光不可能なダミー画素の配置領域（ダミー画素列２Ｃ,２Ｄ）に、発光可能な画素（ＩＤＰｘ１,ＩＤＰｙ１）を複数配置し、かつ、ダミー画素列２Ｃ,２Ｄ内における画素（ＩＤＰｘ１,ＩＤＰｙ１）の位置（または数、または、位置と数の組み合わせ）により表示パネル２の識別情報（アドレス）を表示可能となっている。
【選択図】図２

Description

本発明は、画素がマトリクス状に２次元配置された画素アレイを有する表示パネルを備える表示装置と、その製造方法とに関する。

いわゆるフラットパネルディスプレイと称される表示装置は、バックライトからの光を印加電界に応じた液晶の偏光特性を利用して変調する液晶表示装置と、画素内に自発光素子が設けられて入力データ（電圧値または電流値）に応じた輝度で自ら発光する自発光型表示装置とに大別される。これらの表示装置は、画素がマトリクス状に２次元配置された画素アレイを有する表示パネルを備えている。

表示パネルは、液晶表示装置、自発光型表示装置のいずれの場合でも、マザー基板と称される１枚の大きな基板（通常、ガラス基板）に所定数一括して形成される。
具体的に、液晶表示装置では駆動基板、自発光型表示装置の代表である有機ＥＬディスプレイ装置では支持基板となるマザー基板を用意し、その一主面側に画素回路（液晶表示装置では駆動回路という）および配線を形成する。

液晶表示装置では、マザー基板上に液晶漏れを防ぐための隔壁を形成した後、対向基板という表示パネルごとの大きさを有するガラス基板を複数、隔壁上に並べて固着し、各表示パネルにおけるマザー基板、隔壁および対向基板に囲まれた内部空間に液晶を注入して封止する。対抗基板には、予め色フィルタ、偏光板等が形成されている。その後、マザー基板を切断して複数の表示パネルに分離する。

一方、有機ＥＬディスプレイ装置では、画素回路が形成されているマザー基板上に、画素回路に接続される第１電極（例えばカソード電極）、発光層を含み画素ごとに孤立した有機膜、第２電極（例えばアノード電極）を順次形成して発光素子を形成する。特定色を発する発光素子を形成するには、有機膜の形成で、特定色に対応した膜材料を選択的に蒸着する。この選択的な有機膜の蒸着を、膜材料を代えながら色の数だけ繰り返すことで、各画素の発光色が決められる。
そして、マザー基板の発光素子が形成された面側に、封止基板を表示パネルの形成領域ごとに並べて固着した後、マザー基板を切断して複数の表示パネルを分離する。なお、発光素子の有機膜は全画素で共通として、封止基板側に色フィルタを形成してもよい。
なお、有機膜の選択的な蒸着時に用いる蒸着マスクについては例えば特許文献１に、有機膜の構成および色フィルタについては例えば特許文献２に開示されている。

特開２００５−１４６３３８号公報 特開２００３−８６３５８号公報

有機ＥＬパネル等、今でも特性向上が著しい新規な表示パネルでは、マザー基板上の位置に依存した特性ばらつきを調べる必要がある。また、その他の表示パネルでも、製品特性のばらつきがマザー基板上の位置に依存した場合も考えられ、出来上がった表示パネルごとにマザー基板上の位置情報（アドレス）が分れば、解析等に有用である。

マザー基板上の位置情報（アドレス）を表示する方法はいくつか考えられる。
表示パネルは、表示装置に実装されたときに表示装置の画面に現れ実際に映像表示に供せられる有効表示領域と、有効表示領域より周辺に位置し表示装置の筐体に隠れて実際の映像表示には供せられない周辺領域とから区分できる。上記アドレスを、この周辺領域にＩＤラベルを貼り付けて表示することが考えられる。あるいは、封止基板（または対向基板）に、レーザー等でのマーキングを行うことで上記アドレスを表示することも可能である。

しかし、これらの方法では、例えば小型の表示パネルでは周辺領域は幅が数ミリであり、その狭い幅の領域にラベル貼付やマーキングを行うスペースを確保することはできない。ＩＤラベルの貼り付けやマーキングのための作業が増加し、また、特別なマーキング装置の購入により、表示パネルの製造コストアップが避けられない。

本発明が解決しようとする課題は、表示パネルの識別情報を表示可能な表示装置と、その製造方法とを提供することである。

本発明に係る表示装置は、画素がマトリクス状に２次元配置された画素アレイを有する表示パネルを備え、前記表示パネル内で前記画素アレイの有効表示領域以外の発光不可能なダミー画素の配置領域に、発光可能な画素を複数配置し、かつ、前記ダミー画素の配置領域内における前記発光可能な画素の位置、数またはその組み合わせにより前記表示パネルの識別情報を表示可能に、前記表示パネルが構成されている。

画素がマトリクス状に２次元配置された画素アレイにおいては、製造において、画素配列の最外周の一列または数列の画素が、他のより内側の画素と特性が異なってしまうことがある。ダミー画素は、画素特性を均一化するために、有効表示領域の外側に数列設けられ、外形等は有効表示画素とほぼ同じであるが、実際には発光できないようになっている。本発明で「ダミー画素」とは、例えば上記理由等によって非発光となって実際の映像表示に用いられない画素をいう。
本発明の表示装置は、ダミー画素の配置領域に発光可能な画素を設け、その位置、数またはその組み合わせによって表示パネルの識別情報を表示可能となっている。

発光可能な画素単位は任意であり、この単位（単位画素領域）を１つの画素から構成してもよいし、あるいは、視認性向上のため単位画素領域を複数の画素から構成してもよい。また、視認性向上のため単位画素領域を離散的に配置し、その間をダミー画素としてもよいし、単位画素領域を連続配置してもよい。
単位画素領域が１画素からなる場合や画素の連続配置である場合は、単位画素が複数の画素からなる場合や画素の離散的配置である場合に比べると視認性は低い。
識別情報は、画素の発光と非発光とを目視等により確認することで認識可能である。あるいは、発光可能な画素と非発光の画素との電気的特性の違いを測定することによっても、識別情報の認識が可能である。とくに電気的特性の違いによる識別情報の認識は上述した視認性が低い場合に有用である。

本発明に係る表示装置の製造方法は、画素がマトリクス状に２次元配置された画素アレイを有する表示パネルの製造方法であって、複数枚の前記表示パネルに共通な１枚のマザー基板の一主面側に、画素回路を形成するステップと、前記マザー基板上に、前記画素回路と電気的に接続する第１電極、発光層を含み画素ごとに孤立した有機膜、第２電極を順次形成して発光素子を形成するステップと、前記マザー基板の前記発光素子が形成された面側に、封止基板を前記表示パネルの形成領域ごとに並べて固着するステップと、前記マザー基板を切断して前記複数の表示パネルを分離するステップと、を含み、前記有機膜を蒸着により形成する際に用いる蒸着選択マスクの作製時に、各表示パネルの有効表示領域以外のダミー画素領域に対応するマスク領域に、表示パネルごとに位置、数またはその組み合わせを変えて複数の開口部を形成することによって、前記マザー基板上の各表示パネルの位置情報を含む識別情報を前記蒸着選択マスクに予め具象化しておき、前記蒸着選択マスクを用いた有機膜の蒸着時に、有機膜が形成されて発光可能な画素と、有機膜が形成されないため発光不可能な画素との配列を、前記ダミー画素領域に形成することによって、前記識別情報を前記マザー基板に転写する。

この製造方法によれば、有機膜を選択的に蒸着する際に用いる蒸着選択マスクの作製時に、表示パネルの識別情報が蒸着選択マスクにパターンとして保持される。具体的には、各表示パネルのダミー画素領域に対応するマスク領域に、表示パネルごとに位置、数またはその組み合わせを変えて複数の開口部を形成する。この開口部の位置と数が上記識別情報を表す。
そして、蒸着選択マスクを用いた有機膜の蒸着時に、有機膜が形成されて発光可能な画素と、有機膜が形成されないため発光不可能な画素との配列がダミー画素領域に形成される。これにより表示パネルごとに異なる識別情報がマザー基板に転写される。
この方法では、識別情報を持たせるための作業はマスクパターンの設計と製造時に同時に行われるため、識別情報を後で付加する場合より手間とコストは無視できるほど小さい。

本発明によれば、表示パネルの識別情報を表示可能な表示装置と、その製造方法とを提供することができる。

以下、本発明の実施形態を、有機ＥＬディスプレイを例として、図面を参照して説明する。

《第１実施形態》
図１に、本実施形態に関わる有機ＥＬディスプレイの表示パネルを示す。なお、有機ＥＬディスプレイは、駆動回路、電源回路、信号処理回路等とともに表示パネルを筐体内に収容したものであるが、本発明の特徴部である表示パネル以外の構成は図示を省略している。
図解する表示パネル２は、大別すると、表示画面として機能する画素アレイの有効表示領域２Ａと、その周辺領域２Ｂを有する。

特に図示しないが、画素アレイは、有効表示領域２Ａより一回り大きいサイズを有する。より詳細に画素アレイは、有効表示領域２Ａの全域と、有効表示領域２Ａの周囲に接する周辺領域２Ｂの一部、あるいは、周辺領域２Ｂ全域とに形成されている。画素アレイが周辺領域２Ｂの一部に形成されている場合、周辺領域２Ｂの他の部分には駆動回路が配置されることがある。これに対して画素アレイ領域が周辺領域２Ｂの全域に及ぶ場合、駆動回路は表示パネル２の外、即ちディスプレイの筐体内にＩＣとして配置され、当該ＩＣと表示パネル２がフレキシブル基板等で接続される。

ここで周辺領域２Ｂの少なくとも一部に配置される画素アレイには、ダミー画素が配置されている。ダミー画素は、本来は非発光の画素であるが、外形は有効表示領域２Ａとほぼ同じにした画素である。ダミー画素を設けるのは、有効表示領域２Ａの最外周の一または数列の画素の表示特性を、有効表示領域２Ａ内の他の画素の表示特性と極力近づけるためである。つまり、表示パネルの製造では、フォトリソグラフィやエッチング等一括して画素アレイに処理を施す際に、周辺の影響を受けるプロセスが有るため、その影響を排除するためにダミー画素を設ける。

非発光のダミー画素の一部を発光可能にすることで、その発光可能な画素の、ダミー画素の配置領域（周辺領域２Ｂの一部または全部）内における位置と数により表示パネル２の識別情報を持たせている。とくに本実施形態では、有機ＥＬ素子（有機発光ダイオード）の発光層（ＥＬ層）の有無により発光と非発光を制御する。

図２に、表示パネル２の識別情報の表示例を示す。
図２に示すように、本実施形態では、有効表示領域２Ａより外側の周辺領域２Ｂにおいて、有効表示領域２Ａの２辺に沿って、表示パネル２の識別情報を持たせるダミー画素列２Ｃ,２Ｄが２つ配置されている。なお、図示を省略しているが、ダミー画素列自体は有効表示領域２Ａの他の２辺に沿っても設けられている。また、ダミー画素列は一列とは限らず、ダミー画素列２Ｃ,２Ｄの各々の外側にさらに所定数の列で設けられることもある。ただし、以下の説明および図示においては、簡略化のため図２に示す配置を前提とする。

ダミー画素列２Ｃにおいて、互いに離間した２つの画素位置Ｐｘ１,Ｐｘ２,Ｐｘ３に、識別情報（ＩＤ）としてのＸアドレスを表示するためのＩＤ画素ＩＤＰｘ１,ＩＤＰｘ２,ＩＤＰｘ３が配置されている。ＩＤ画素ＩＤＰｘ１,ＩＤＰｘ２,ＩＤＰｘ３の間に、ダミー画素が配置されている。図２の例では、ＩＤ画素ＩＤＰｘ１のみが発光可能となっており、他の２つのＩＤ画素ＩＤＰｘ２とＩＤＰｘ３は非発光となっている。なお、本実施形態ではＥＬ層の有無により発光と非発光を制御するため、非発光のＩＤ画素ＩＤＰｘ２とＩＤＰｘ３はダミー画素と構造が同じである。

このＩＤ画素の配置はダミー画素列２Ｄにおいても同様である。
ダミー画素列２Ｄにおいて、互いに離間した２つの画素位置Ｐｙ１,Ｐｙ２,Ｐｙ３に、識別情報（ＩＤ）としてのＹアドレスを表示するためのＩＤ画素ＩＤＰｙ１,ＩＤＰｙ２,ＩＤＰｙ３が配置されている。ＩＤ画素ＩＤＰｙ１,ＩＤＰｙ２,ＩＤＰｙ３の間に、ダミー画素が配置されている。図２の例では、ＩＤ画素ＩＤＰｙ１のみが発光可能となっており、他の２つのＩＤ画素ＩＤＰｙ２とＩＤＰｙ３は非発光となっている。非発光のＩＤ画素ＩＤＰｙ２とＩＤＰｙ３はダミー画素と構造が同じである。

このＸアドレスとＹアドレスは、表示パネル２を製造する際のマザー基板上の位置を表す。
図３に、１枚のマザー基板３０Ｍに３行×３列、合計９個の表示パネル２を形成する場合を示す。
図３では表示パネル２のアドレスを（Ｘ,Ｙ）＝（ｊ,ｉ）（ｊ,ｉ＝１〜３）により示す。このようなアドレス表示のための識別情報を各表示パネル２に持たせると、マザー基板３０Ｍを切断して個々の表示パネル２を分離した後でも、例えば発光検査時に特定のＩＤ画素ＩＤＰｘｊとＩＤＰｙｉが光ることから、当該表示パネル２のマザー基板３０Ｍ上での位置を特定することができる。

つぎに、ＥＬ層の有無による発光と非発光の制御を、画素の回路構成と断面を用いて説明する。最初に、画素の回路構成について述べる。
図４の回路図に、有機発光ダイオードと、その制御のために画素ごとに設けられている画素回路とを示す。

図４に図解する第ｉ行,第ｊ列の画素回路３Ａ(i,j)は、電気光学素子としての有機発光ダイオードＯＬＥＤ(i,j)、ＮＭＯＳトランジスタからなるサンプリング・トランジスタＳＴ、ＰＭＯＳトランジスタからなる駆動トランジスタＤＴ、および、補正部３Ｂ(i,j)を有する。
有機発光ダイオードＯＬＥＤ(i,j)のカソードが第２電源電圧ＶＳＳ１に接続されている。

駆動トランジスタＤＴは、有機発光ダイオードＯＬＥＤ(i,j)のアノードと第１電源電圧ＶＤＤ１との間に接続されている。駆動トランジスタＤＴは、第１電源電圧ＶＤＤ１と第２電源電圧ＶＳＳ１との電位差に応じて流れる駆動電流量を制御する。
駆動トランジスタＤＴの特性、特に閾値電圧Ｖｔは、有機発光ダイオードＯＬＥＤ(i,j)の駆動電流量に直接的に影響し、この閾値電圧Ｖｔがばらつくと、有機発光ダイオードＯＬＥＤ(i,j)の発光輝度もばらつく。また、さらに発光輝度の均一性を上げるには、いわゆる移動度μと呼ばれているデバイス特性のバラツキも抑制する必要がある。

補正部３Ｂ(i,j)は、これらのバラツキ補正のために設けられ、その構成は任意である。
補正部３Ｂ(i,j)はサンプリング・トランジスタＳＴのソースとドレインの一方と、駆動トランジスタＤＴのゲートとの間に接続されている。ただし、図解する、この接続は一般的に示すもので、より正確には、有機発光ダイオードＯＬＥＤ(i,j)のアノードと駆動トランジスタＤＴのゲート間等に接続される素子（キャパシタやトランジスタ等）が、この補正部３Ｂ(i,j)に含まれる。

サンプリング・トランジスタＳＴのソースとドレインのもう片方は、信号入力線ＳＩＧ(j)に接続されている。信号入力線ＳＩＧ(j)にデータ電圧Ｖsig(j)が印加される。サンプリング・トランジスタＳＴは、このデータ電圧印加期間の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、データ電圧Ｖsig(j)を有効レベルとするデータパルスの先頭または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
また、サンプリング・トランジスタＳＴは、補正部３Ｂ(i,j)内の、例えばオフセットレベル（初期レベル）を取り込むトランジスタと兼用されることがある。その場合、信号入力線ＳＩＧ(j)に、このオフセットレベルとデータ電圧Ｖsig(j)を交互に印加する必要がある。

アクディブマトリックス駆動では、サンプリング・トランジスタＳＴによるデータ書き込みおよび発光開始を、画素配列における各画素に対し配列順に行い、発光終了については、他の画素の駆動期間に重ねて任意に制御できる。そのためアクディブマトリックス駆動では、低電流駆動で高輝度が得られる。
この終点制御のために、駆動トランジスタＤＴと第１電源電圧ＶＤＤ１との間にもう一つトランジスタを設ける、あるいは、第１電源電圧ＶＤＤ１または第２電源電圧ＶＳＳ１をＡＣ駆動して発光時間を制御する。

ここで駆動トランジスタＤＴを通して供給される駆動電流は、駆動トランジスタＤＴのゲート−ソース間電圧Ｖgsに依存して、その電流量が制御される。ゲート電位が上がるとゲート−ソース間電圧Ｖgsが小さくなって駆動トランジスタＤＴの駆動電流量が減少する。逆に、ゲート電位が下がるとゲート−ソース間電圧Ｖgsが大きくなって駆動トランジスタＤＴの駆動電流量が増加する。

概略的な動作を、閾値電圧Ｖｔ補正を行う場合で説明すると、以下の如くである。
駆動トランジスタＤＴのゲートには、信号入力線ＳＩＧ(j)からのデータ電圧Ｖsig(j)がサンプリング・トランジスタＳＴでサンプリングされた後、補正部３Ｂ(i,j)を通って印加される。
より詳しくは、サンプリングの前に、補正部３Ｂ(i,j)内の保持キャパシタ（不図示）によって、駆動トランジスタＤＴのゲート電位が、その閾値電圧Ｖｔのレベルで保持され、その状態のゲートにサンプリング後のデータ電圧Ｖsig(j)が加わるため、ゲート電位は“Ｖｔ＋Ｖsig(j)”となって保持される。このときのデータ電圧Ｖsig(j)の大きさに応じて駆動トランジスタＤＴがオンする。閾値電圧Ｖｔが大きくオンし難い駆動トランジスタＤＴの場合は“Ｖｔ＋Ｖsig(j)”も大きい、逆に、閾値電圧Ｖｔが小さくオンし易い駆動トランジスタＤＴの場合は“Ｖｔ＋Ｖsig(j)”も小さい。よって駆動電流から閾値電圧Ｖｔのバラツキの影響が排除され、データ電圧Ｖsig(j)が一定ならば、駆動電流も一定となる。
この一定な電流値に駆動されて有機発光ダイオードＯＬＥＤ(i,j)が発光する。

なお、サンプリング・トランジスタＳＴをＰＭＯＳトランジスタ、駆動トランジスタＤＴをＮＭＯＳトランジスタとすることもできる。
また、個別部品のＬＥＤを発光させるＬＥＤディスプレイでは、製品として駆動トランジスタＤＴのバラツキが保証されている場合、補正部３Ｂ(i,j)を省略可能である。

図５（Ａ）に図２のＡ−Ａ線に沿った概略断面図、図５（Ｂ）に図２のＢ−Ｂ線に沿った概略断面図を示す。
図解する表示パネルは、支持基板３０（図３に示すマザー基板３０Ｍを分割したもの）の一主面に、ＴＦＴ（およびキャパシタ等）を含む画素回路３Ａの主要部を絶縁膜に埋め込んで画素回路層３１が形成されている。支持基板３０は、例えばガラス（石英ガラス、ソーダガラス、サファイアガラス）、シリコン等の半導体、セラミック、金属等の材料からなる。支持基板３０は光の透過性は問わないため、光透過性、遮光性の何れの材料も採用できる。

有機発光ダイオードＯＬＥＤ（i,j）は、支持基板３０に形成されている画素回路層３１上に順に形成されている、第１電極としての陽極（アノード）電極３３、ＥＬ層３４、および、第２電極としての陰極（カソード）電極３５を有する。

アノード電極３３は、ＩＴＯ,ＩＺＯなどの透明電極材料から形成してもよい。ただし、本実施形態でアノード電極３３は光の出射側の電極ではないため透明である必要はなく、逆に、画素回路３Ａを遮光する意味で、例えばリチウム、銀、アルミニウム、マグネシウム、インジウム、銅または各々の合金等の金属材料から形成することが望ましい。
アノード電極３３は、画素回路層３１上に形成され、コンタクト３２を介して画素回路層３１内の画素回路３Ａと接続されている。これにより、図４に示す画素回路３Ａ(i,j)が画素ごとに形成されている。

ＥＬ層３４は、電子輸送層、発光層、正孔輸送層などからなる少なくとも１層の有機積層膜である。
ＥＬ層３４は、画素境界付近に形成され、いわゆるリブと称される絶縁膜３６を分離層とした蒸着法により形成される。その際、ＥＬ層３４の積層構造や材料の相違によって、Ｒ発光のＥＬ層,Ｇ発光のＥＬ層,Ｂ発光のＥＬ層の作り分けが行われる。

カソード電極３５は、光の出射側に位置することから、ＩＴＯ,ＩＺＯなどの透明電極材料から形成され、列方向に長いラインを、行方向で画素と同ピッチで所定間隔をおいて配置したパターン形状を有する。カソード電極３５は、図示しない第２電源電圧ＶＳＳ１の配線層に接続され、たとえばＧＮＤ電位または負電位で保持される。
一方、第１電源電圧ＶＤＤ１の供給線は、とくに図示していない画素回路層３１内に形成されている。
有機発光ダイオードＯＬＥＤは、アノード電極が正側の第１電源ＶＤＤ１に接続され、カソード電極が負側の第２電源ＶＳＳ１に接続される。これらの電極間に所定のバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に自発光する。
有機発光ダイオードＯＬＥＤからの光は、不図示の反射膜を適宜配置する等の工夫により、そのほとんどの光がカソード電極３５から上方に出射される。

一方、有機発光ダイオードＯＬＥＤの光出射側に、封止基板４０が設けられている。
封止基板４０は、例えばガラス（石英ガラス、ソーダガラス、サファイアガラス）等の透明材料からなる。封止基板４０の一主面（対向側面）に光透過性が高い膜４１に埋め込まれて、画素境界付近に位置するブラックストライプ４２が形成されている。ブラックストライプ４２は遮光性の膜材質であれば材質に限定はない。ブラックストライプ４２は、任意の構成であり、画素ごとの光が混合して混色が生じるのを防ぐ役割がある。

ブラックストライプ４２が形成された封止基板４０は、相互に位置合わせされた上で、光透過性が高い膜４３によって機械的に強固に結合されている。

図５（Ａ）には、有効表示領域２Ａに配置された２つの画素ＰＩＸ.と、ダミー画素列２Ｃに配置された発光可能なＩＤ画素ＩＤＰｘ１とが示されている。一方、図５（Ｂ）には、有効表示領域２Ａに配置された２つの画素ＰＩＸ.と、ダミー画素列２Ｃに配置された非発光のＩＤ画素ＩＤＰｘ３とが示されている（図２参照）。
図から明らかなように、ＩＤ画素ＩＤＰｘ１が画素ＰＩＸ.と同じ構造であるのに対し、ＩＤ画素ＩＤＰｘ３（およびＩＤＰｘ２）ではＥＬ層３４が省略されている。ＩＤ画素ＩＤＰｘ３に有機発光ダイオードＯＬＥＤが形成されておらず、その部分でアノード電極３３とカソード電極３５が電気的に接続されている。よってＩＤ画素ＩＤＰｘ３は発光できない。
なお、多少段差の大きさに違いがあるがダミー画素もＩＤ画素ＩＤＰｘ３と同じ構造を採用できる。

つぎに、本実施形態に関わる表示装置の製造方法の一例を、図６〜図９ならびに上記図５を参照して説明する。
図６は、本製造方法の大まかな手順を示すフローチャートである。

まず、ステップＳＴ１にてパターン設計を行い、設計されたパターンデータからマスクを作製する（ステップＳＴ２）。マスク作製には、表示パネルの識別情報を各パネルに対応したマスク領域ごとにパターンの違いとして含む蒸着選択マスクが含まれる。ここで、蒸着選択マスクについて説明する。

図７（Ａ）は蒸着選択マスクの平面図、図７（Ｂ）は転写パターンを有するマスク部分の拡大図である。また、図８は、図７（Ａ）のＣ−Ｃ線に沿った断面図である。
図解する蒸着選択マスク５０は、薄膜状のマスク層が張られることによって、図７（Ａ）に示すように四角形状に形成された複数のパターン領域５１を有している。パターン領域５１の配置は、図３に示すマザー基板３０Ａにおける、表示パネル２（ｊ,ｉ）の形成領域に対応しており、パターン領域５１の数は３行×３列の合計９個となっている。

パターン領域５１に張られたマスク層５２は、ニッケルあるいは銅等のメッキ成膜された金属箔、または、圧延成形されたステンレス板等からなり、厚さが数十μｍ程度である。よってパターン領域５１に張られたマスク層５２は、その周囲を機械的に支持されないと撓みが生じ、パターン転写精度が低下する。したがって、図８に示すように、マスク層５２の裏面（蒸着物が飛来する側の面）に接して、マスク層５２より十分に厚い支持層５３が設けられている。より詳細に、支持層５３は、パターン領域５１（図７（Ａ）参照）に対応した位置と大きさの開口部５３Ａを、３行×３列の合計９個有しており、支持層５３の上面にマスク層５２が精度よく張り付けられている。

支持層５３はマスク層５２より十分厚いが、余り厚すぎると蒸着物質のパターン領域５１内の薄膜部分への到達を妨害する。このため開口部５３Ａの周壁が斜めに形成されている。また、大面積のマスク全体の剛性を高めるために支持層５３より更に十分厚い枠体５４がマスク周縁部に設けられ、枠体５４に支持層５３がはめ込みまたは溶接によってしっかりと固定されている。
蒸着物質は蒸着源で十分加熱されて高温のまま飛来する。このためマスク層５２が熱膨張してパターン形成精度が低下することを防止する必要がある。ヒートシンクとしての役目を持たせるため、支持層５３は、例えばアルミニウムのような熱伝導率の高い材料を用いて構成されることが好ましい。また、枠体５４は、例えば、蒸着選択マスク５０全体の蒸着時の熱膨張を防止するため、インバー材のような低膨張材料を用いて構成されることが好ましい。

パターン領域５１内のマスク層５２には、図７（Ｂ）に拡大して示すように、多数のパターン開口が設けられている。このパターン開口は、図１に示す有効表示領域２Ａに対応するマスク領域５１Ａ内に、画素ＰＩＸ.の配列に対応したパターン開口５１Ｂと、マスク領域５１Ａより外側に配置された２つのパターン開口５１Ｃおよび５１Ｄと、を有する。
パターン開口５１Ｃは、図２に示すＩＤ画素ＩＤＰｘ１にＥＬ層３４（図５（Ａ）参照）を形成するために設けられている。また、パターン開口５１Ｄは、図２に示すＩＤ画素ＩＤＰｙ１にＥＬ層３４を形成するために設けられている。図２に示すＩＤ画素ＩＤＰｘ２,ＩＤＰｘ３、および、ＩＤ画素ＩＤＰｙ２,ＩＤＰｙ３に対応する図７（Ｂ）の位置にパターン開口が設けられていないのは、それらのＩＤ画素にＥＬ層３４を形成させないためである（図５（Ｂ）参照）。

図７（Ｂ）に示すパターン開口の配置は、図６に示すパターン設計（ステップＳＴ１）で設計され、マスクデータに変換されてマスク作製（ステップＳＴ２）に送られる。そして、ステップＳＴ２でマスクデータを基に、蒸着選択マスク５０が作製される。これにより表示パネルの識別情報が蒸着選択マスク５０に、パターン開口５１Ｃ,５１Ｄの位置の情報として具象化される。

マスク作製後、ステップＳＴ３〜ＳＴ９で表示パネルの製造が行われる。
まず、ステップＳＴ３にて、図５に示す支持基板３０となるマザー基板３０Ｍ（図３）を用意し、マザー基板３０Ｍに画素回路３ＡをＴＦＴ製造プロセスにより形成する。画素回路３Ａを覆う絶縁膜を形成することにより画素回路層３１を形成する。画素回路層３１の絶縁膜にコンタクト３２を形成する。
つぎに、ステップＳＴ４にて、画素回路層３１のコンタクト３２に接続してアノード電極３３を形成する。

ステップＳＴ５では、ステップＳＴ２で作製した蒸着選択マスク５０を用いて有機材料を画素ごとに分離して蒸着する。
図９に、蒸着選択マスク５０に対するマザー基板３０Ｍと蒸着源との関係を示す。
マスク層５２の支持層５３および枠体５４が形成された面を蒸着源６０に向けて、蒸着選択マスク５０を蒸着装置（不図示）内に配置し、固定する。また、マザー基板３０Ｍのアノード電極３３が形成された面をマスク層５２のもう片方の面に密着またはほぼ密着するように配置して固定する。

この状態で真空環境にして蒸着源６０を加熱する。蒸着源６０から蒸着材料（有機物）が飛散し、蒸着選択マスク５０に到達する。その際、支持層５３の開口部５３Ａに露出する薄膜状のマスク層部分（パターン領域５１）に到達した有機物は、当該パターン領域５１に形成されている画素ＰＩＸ.に対応したパターン開口５１Ｂ、および、ＩＤ画素ＩＤＰに対応したパターン開口５１Ｃ,５１Ｄを通過する。そのため、各パターン開口に対応したほぼ同じ面積のマザー基板３０Ｍの箇所に、有機物が達して堆積する。この有機物が堆積する箇所は、図５に示すアノード電極３３上となるように、蒸着選択マスク５０とマザー基板３０Ｍとの位置合わせが予め正確に行われている。また、蒸着物が堆積される箇所の画素間の分離を容易化するためリブと称される絶縁膜３６を予めマザー基板３０Ｍに設けてある。
なお、蒸着源６０からの有機物の入射角があるため面内均一を良くする意味で、蒸着源６０と、蒸着選択マスク５０およびマザー基板３０Ｍの相対位置を変化させ、あるいは、蒸着源６０を複数設けてもよい。

この蒸着を、蒸着物質を種々変えながら複数回繰り返し、有機積層体からなるＥＬ層３４を形成する。なお、有機物の蒸着は、ターゲット材に電子ビームを当てて行ってもよいが、この方法では電子ビームにより有機物が分解しやすいため、加熱による蒸着が望ましい。また、発光色ごとにＥＬ層３４を形成するには、特定色の画素のみパターン開口が設けられた蒸着選択マスクを用いた有機積層体の連続形成を、色ごとに異なる蒸着選択マスクを変えて複数回繰り返すことで可能である。
蒸着を行うと、蒸着選択マスク５０にパターン開口の違いとして保持されている識別情報が、マザー基板３０Ｍに転写される。

つぎに、図６に示すステップＳＴ６にて、カソード電極３５を形成する。カソード電極３５の形成では、電極材料の選択的堆積、あるいは、電極材料膜を堆積してエッチングする。ただし、エッチングの場合はＥＬ層３４にダメージを与えない工夫を行う必要がある。
以上により、マザー基板３０Ｍ側の処理が終了する。

マザー基板３０Ｍ側の処理と並行して、ステップＳＴ７にて、封止基板４０側に、例えばブラックストライプ４２を形成する処理を行う。また、接着層として機能する光透過性が高い膜４３を封止基板４０の際表面に形成する。

そして、形成された封止基板４０の光透過性が高い膜４３側の面を下にして、マザー基板３０Ｍ上に並べ、結合のための処理、例えばＵＶキュアにより光透過性が高い膜４３を硬化させる（基板結合：ステップＳＴ８）。

以上の処理により、図３に示すように、１枚のマザー基板３０Ｍ上に複数の表示パネル２が規則的に並んだ状態となる。
つぎに、ステップＳＴ９にてマザー基板３０Ｍを切断し、個々の表示パネル２を分離する。
その後、全画素発光を含む検査（ステップＳＴ１０）を行い、良品を選別すると、表示パネルの製造が終了する。後は、表示パネルを電子機器の筐体に組み込み、他の部品と接続する等の工程を経て、当該有機ＥＬディスプレイの製造が完了する。

《第２実施形態》
図１０は、図５（Ｂ）に対応する表示パネル２の概略断面図である。なお、第１実施形態で用いた図５（Ｂ）以外の全ての図は本実施形態にも適用される。以下、第１および第２実施形態の相違のみ説明する。

図５（Ｂ）に示す非発光のＩＤ画素ＩＤＰｘ３でＥＬ層３４が省略されているのに対し、本実施形態では図１０に示すように、非発光のＩＤ画素ＩＤＰｘ３の例えばコンタクト３２が省略されている。そのため、有機発光ダイオードＯＬＥＤ自体は形成されていても、その電極間に電圧が印加されないため発光不可能となっている。電圧を印加できないようにするには、画素回路３Ａ内の所定の配線を予めパターン上で切断してもよい。
図６のステップＳＴ１およびＳＴ２では、ステップＳＴ３の画素回路形成、あるいは、ステップＳＴ４のアノード電極形成（コンタクト形成を含む）に用いるマスクに、表示パネル２の識別情報をパターンの違いとして具象化しておく。そして、画素回路形成、あるいは、コンタクト形成において、当該識別情報がマザー基板３０Ｍに転写される。
他の構成、図６の他の処理は第１実施形態と同様であり、ここでの説明を省略する。

以上の第１および第２実施形態によれば、ダミー画素の配置領域に発光可能な画素（ＩＤ画素）を設け、その位置によって表示パネルの識別情報を表示可能となっている。したがって、例えば図６のステップＳＴ１０にて全画素発光させたときに、ＩＤ画素（図２の例ではＩＤ画素ＩＤＰｘ１とＩＤＰｙ１）が発光するため、その位置によってマザー基板３０Ｍ内のアドレスを認識できる。このためマザー基板３０Ｍの位置に依存した表示特性の解析、あるいは、表示装置が市場に出た後の品質関連の追跡調査などに有益な情報が得られる。このアドレス情報は、特に自発光型ディスプレイ装置の特性改善の進展に大きく寄与する。

《変形例》
第１および第２実施形態では種々の変形が可能である。
上記第１および第２実施形態では、表示パネルの識別情報を２つのＩＤ画素の位置で表示したが、３個以上のＩＤ画素を用いてもよい。また、当該識別情報をＩＤ画素の数、または、位置と数の組み合わせにより表示してもよい。
数による表示の例としては、図２においてＸ＝１ではＩＤ画素ＩＤＰｘ１のみ発光可能とし、Ｘ＝２ではＩＤ画素ＩＤＰｘ２とＩＤＰｘ３の２つを発光可能とし、Ｘ＝３ではＩＤ画素位置Ｐｘ１,Ｐｘ２,Ｐｘ３の３つを発光可能としてもよい（Ｙアドレスについても同様）。
位置と数の組み合わせの例としては、Ｘアドレスを２ビットで表し、例えば、上位ビットをＩＤ画素ＩＤＰｘ２で表示し、下位ビットをＩＤ画素ＩＤＰｘ３で表示するようにしてもよい。また、Ｙアドレスについては、例えば、上位ビットをＩＤ画素ＩＤＰｙ２で表示し、下位ビットをＩＤ画素ＩＤＰｙ３で表示させるとよい。

上記第１および第２実施形態では、表示パネルの識別情報の２値情報を１つのＩＤ画素で表示させている。１つの２値情報を表示させる画素領域を「単位画素領域」と称する。単位画素領域は、１つのＩＤ画素に限らず、２行×１列、１行×２列、２行×２列、３行×３列、・・・等、任意である。

上記第１および第２実施形態では、目視により識別情報を認識しやすいように、ＩＤ画素（単位画素領域）を離散的に、かつ、互いに十分離して配置したが、これに限らず連続配置してもよい。
連続配置により目視により認識がしづらい場合、電気的に識別情報を検出することもできる。第１実施形態では、図５（Ｂ）に示すようにアノード電極３３とカソード電極３５が接触して短絡しているため、例えば、駆動電流経路の抵抗を測定することで、発光可能な画素との特性の違いを検出できる。また、第２実施形態では、図１０に示すように、コンタクト３２が形成されていない場合は駆動電流経路の抵抗が無限大または極めて大きくなるので、その抵抗を測定することで、発光可能な画素との特性の違いを検出できる。

表示パネル２の識別情報には、位置（アドレス）の他に、マザー基板３０Ｍの番号、その他の情報を含めることもできる。

画素構造に関しては、ＥＬ層３４を同じ有機材料から形成してＲＧＢホワイトの発光を行わせ、封止基板４０側に色フィルタを配置することで色表示を実現してもよい。また、ＲＧＢに加えてＲＧＢホワイト等の４色目の画素配列としてもよい。
さらに、図５および図１０ではトップエミッション型画素構造を示すが、ボトムエミッション型でもよい。ボトムエミッション型画素では、支持基板３０、画素回路層３１およびアノード電極３３を光透過性が高い材料から出力し、カソード電極３５に反射性を持たせてＥＬ層３４からの光を支持基板３０側から外部に出力させる。

表示パネル２はアクティブマトリックス駆動に限定されず、パッシブ（単純）マトリックス駆動でもよい。
その場合、図４、図５および図１０に示す画素回路３Ａは不要であり（ただし有機発光ダイオードＯＬＥＤは必要）、図５および図１０に示すアノード電極３３を平行ストライプ状に形成し、これと直行する方向に、カソード電極３５を平行ストライプ状に形成し、その２つの電極に直接、あるいは、他の配線を介して走査信号とデータ電圧を供給する。すると、走査対象の一の画素が発光し、発光対象を点順次で変えて画面表示が行われる。
つまり、パッシブマトリックス駆動では、一の画素が発光している期間は他の画素が発光できないため、所定の輝度を得ようとすれば駆動電圧は大きくなり、画素特性の低下も大きい。しかし、パネルおよび駆動回路の構成を簡単にできるという利点がある。

有機ＥＬディスプレイに限らず、その他の自発光型表示装置、さらには、自発光型でない、例えばＬＣＤにも適用可能である。ＬＣＤではバックライトの光を表示パネルで光変調する。例えば、画素の液晶層に電圧を印加する駆動回路の所定の配線やコンタクトを電気的に非接続にすることで、その違いを電気的に検出し、これにより、表示パネルの識別情報を認識することが可能である。

第１および第２実施形態に関わる表示パネルの領域図である。 第１および第２実施形態において、表示パネルの識別情報の表示例を示す平面図である。 第１および第２実施形態において、マザー基板上の表示パネルのアドレス表示例を示す平面図である。 第１および第２実施形態において、画素回路を一般化して示す回路図である。 第１実施形態に関わり、（Ａ）は図２のＡ−Ａ線に沿った概略断面図、（Ｂ）は図２のＢ−Ｂ線に沿った概略断面図である。 第１および第２実施形態において、表示パネルの製造方法の大まかな手順を示すフローチャートである。 第１および第２実施形態に関わり、（Ａ）は蒸着選択マスクの平面図、（Ｂ）は転写パターンを有するマスク部分の拡大図である。 図７（Ａ）のＣ−Ｃ線に沿った断面図である。 第１および第２実施形態において、蒸着選択マスクに対するマザー基板３０Ｍと蒸着源との関係を示す図である。 第２実施形態に関わり、図２のＢ−Ｂ線に沿った概略断面図である。

符号の説明

２…表示パネル、２Ａ…有効表示領域、２Ｂ…周辺領域、２Ｃ,２Ｄ…ダミー画素列、３Ａ…画素回路、３０…支持基板、３０Ｍ…マザー基板、３１…画素回路層、３２…コンタクト、３３…アノード電極、３４…ＥＬ層、３５…カソード電極、３６…絶縁膜、４０…対向基板、４２…ブラックストライプ、５０…蒸着選択マスク、５１…パターン領域、５１Ａ…マスク領域、５１Ｂ,５１Ｃ,５１Ｄ…パターン開口、５２…マスク層、５３…支持層、５４…枠体、６０…蒸着源、ＩＤＰｘ１,ＩＤＰｙ１…発光可能なＩＤ画素、ＩＤＰｘ２,ＩＤＰｘ３,ＩＤＰｙ２,ＩＤＰｙ３…非発光のＩＤ画素、ＰＩＸ.…画素、ＯＬＥＤ…有機発光ダイオード

Claims (7)

1. 画素がマトリクス状に２次元配置された画素アレイを有する表示パネルを備え、
   前記表示パネル内で前記画素アレイの有効表示領域以外の発光不可能なダミー画素の配置領域に、発光可能な画素を複数配置し、かつ、前記ダミー画素の配置領域内における前記発光可能な画素の位置、数またはその組み合わせにより前記表示パネルの識別情報を表示可能に、前記表示パネルが構成されている
   表示装置。
2. 前記有効表示領域の周囲の少なくとも一辺に隣接する、有効表示領域より外側の前記ダミー画素の配置領域に、少なくとも１つの画素からなる単位画素領域を複数個配置し、当該複数個の単位画素領域ごとに、画素が発光可能な単位画素領域と、発光不可能な単位画素領域の配列とにより、前記識別情報を表示可能に前記表示パネルが構成されている
   請求項１に記載の表示装置。
3. 前記単位画素領域は、前記ダミー画素の配置領域内で離散的に配置され、単位画素領域間に前記識別情報が割り当てられていない、少なくとも１つのダミー画素が配置されている
   請求項２に記載の表示装置。
4. 前記識別情報は、前記表示パネルの製造時に複数の表示パネルが一括形成されるマザー基板内の各表示パネルの位置情報を含む２値情報を、発光可能な画素と発光不可能な画素とに対応させたものである
   請求項１に記載の表示装置。
5. 前記識別情報に、前記マザー基板の識別情報をさらに含む
   請求項４に記載の表示装置。
6. 前記単位画素領域は１つの画素からなり、前記ダミー画素の配置領域内で連続配置されている
   請求項２に記載の表示装置。
7. 画素がマトリクス状に２次元配置された画素アレイを有する表示パネルの製造方法であって、
   複数枚の前記表示パネルに共通な１枚のマザー基板の一主面側に、画素回路を形成するステップと、
   前記マザー基板上に、前記画素回路と電気的に接続する第１電極、発光層を含み画素ごとに孤立した有機膜、第２電極を順次形成して発光素子を形成するステップと、
   前記マザー基板の前記発光素子が形成された面側に、封止基板を前記表示パネルの形成領域ごとに並べて固着するステップと、
   前記マザー基板を切断して前記複数の表示パネルを分離するステップと、
   を含み、
   前記有機膜を蒸着により形成する際に用いる蒸着選択マスクの作製時に、各表示パネルの有効表示領域以外のダミー画素領域に対応するマスク領域に、表示パネルごとに位置、数またはその組み合わせを変えて複数の開口部を形成することによって、前記マザー基板上の各表示パネルの位置情報を含む識別情報を前記蒸着選択マスクに予め具象化しておき、
   前記蒸着選択マスクを用いた有機膜の蒸着時に、有機膜が形成されて発光可能な画素と、有機膜が形成されないため発光不可能な画素との配列を、前記ダミー画素領域に形成することによって、前記識別情報を前記マザー基板に転写する
   表示装置の製造方法。

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