JP2008145834A - 表示装置およびその製造方法 - Google Patents
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Abstract
【課題】表示パネルの識別情報を表示可能な表示装置を提供する。
【解決手段】画素がマトリクス状に2次元配置された画素アレイを有する表示パネル2は、画素アレイの有効表示領域2A以外の発光不可能なダミー画素の配置領域(ダミー画素列2C,2D)に、発光可能な画素(IDPx1,IDPy1)を複数配置し、かつ、ダミー画素列2C,2D内における画素(IDPx1,IDPy1)の位置(または数、または、位置と数の組み合わせ)により表示パネル2の識別情報(アドレス)を表示可能となっている。
【選択図】図2
【解決手段】画素がマトリクス状に2次元配置された画素アレイを有する表示パネル2は、画素アレイの有効表示領域2A以外の発光不可能なダミー画素の配置領域(ダミー画素列2C,2D)に、発光可能な画素(IDPx1,IDPy1)を複数配置し、かつ、ダミー画素列2C,2D内における画素(IDPx1,IDPy1)の位置(または数、または、位置と数の組み合わせ)により表示パネル2の識別情報(アドレス)を表示可能となっている。
【選択図】図2
Description
本発明は、画素がマトリクス状に2次元配置された画素アレイを有する表示パネルを備える表示装置と、その製造方法とに関する。
いわゆるフラットパネルディスプレイと称される表示装置は、バックライトからの光を印加電界に応じた液晶の偏光特性を利用して変調する液晶表示装置と、画素内に自発光素子が設けられて入力データ(電圧値または電流値)に応じた輝度で自ら発光する自発光型表示装置とに大別される。これらの表示装置は、画素がマトリクス状に2次元配置された画素アレイを有する表示パネルを備えている。
表示パネルは、液晶表示装置、自発光型表示装置のいずれの場合でも、マザー基板と称される1枚の大きな基板(通常、ガラス基板)に所定数一括して形成される。
具体的に、液晶表示装置では駆動基板、自発光型表示装置の代表である有機ELディスプレイ装置では支持基板となるマザー基板を用意し、その一主面側に画素回路(液晶表示装置では駆動回路という)および配線を形成する。
具体的に、液晶表示装置では駆動基板、自発光型表示装置の代表である有機ELディスプレイ装置では支持基板となるマザー基板を用意し、その一主面側に画素回路(液晶表示装置では駆動回路という)および配線を形成する。
液晶表示装置では、マザー基板上に液晶漏れを防ぐための隔壁を形成した後、対向基板という表示パネルごとの大きさを有するガラス基板を複数、隔壁上に並べて固着し、各表示パネルにおけるマザー基板、隔壁および対向基板に囲まれた内部空間に液晶を注入して封止する。対抗基板には、予め色フィルタ、偏光板等が形成されている。その後、マザー基板を切断して複数の表示パネルに分離する。
一方、有機ELディスプレイ装置では、画素回路が形成されているマザー基板上に、画素回路に接続される第1電極(例えばカソード電極)、発光層を含み画素ごとに孤立した有機膜、第2電極(例えばアノード電極)を順次形成して発光素子を形成する。特定色を発する発光素子を形成するには、有機膜の形成で、特定色に対応した膜材料を選択的に蒸着する。この選択的な有機膜の蒸着を、膜材料を代えながら色の数だけ繰り返すことで、各画素の発光色が決められる。
そして、マザー基板の発光素子が形成された面側に、封止基板を表示パネルの形成領域ごとに並べて固着した後、マザー基板を切断して複数の表示パネルを分離する。なお、発光素子の有機膜は全画素で共通として、封止基板側に色フィルタを形成してもよい。
なお、有機膜の選択的な蒸着時に用いる蒸着マスクについては例えば特許文献1に、有機膜の構成および色フィルタについては例えば特許文献2に開示されている。
そして、マザー基板の発光素子が形成された面側に、封止基板を表示パネルの形成領域ごとに並べて固着した後、マザー基板を切断して複数の表示パネルを分離する。なお、発光素子の有機膜は全画素で共通として、封止基板側に色フィルタを形成してもよい。
なお、有機膜の選択的な蒸着時に用いる蒸着マスクについては例えば特許文献1に、有機膜の構成および色フィルタについては例えば特許文献2に開示されている。
有機ELパネル等、今でも特性向上が著しい新規な表示パネルでは、マザー基板上の位置に依存した特性ばらつきを調べる必要がある。また、その他の表示パネルでも、製品特性のばらつきがマザー基板上の位置に依存した場合も考えられ、出来上がった表示パネルごとにマザー基板上の位置情報(アドレス)が分れば、解析等に有用である。
マザー基板上の位置情報(アドレス)を表示する方法はいくつか考えられる。
表示パネルは、表示装置に実装されたときに表示装置の画面に現れ実際に映像表示に供せられる有効表示領域と、有効表示領域より周辺に位置し表示装置の筐体に隠れて実際の映像表示には供せられない周辺領域とから区分できる。上記アドレスを、この周辺領域にIDラベルを貼り付けて表示することが考えられる。あるいは、封止基板(または対向基板)に、レーザー等でのマーキングを行うことで上記アドレスを表示することも可能である。
表示パネルは、表示装置に実装されたときに表示装置の画面に現れ実際に映像表示に供せられる有効表示領域と、有効表示領域より周辺に位置し表示装置の筐体に隠れて実際の映像表示には供せられない周辺領域とから区分できる。上記アドレスを、この周辺領域にIDラベルを貼り付けて表示することが考えられる。あるいは、封止基板(または対向基板)に、レーザー等でのマーキングを行うことで上記アドレスを表示することも可能である。
しかし、これらの方法では、例えば小型の表示パネルでは周辺領域は幅が数ミリであり、その狭い幅の領域にラベル貼付やマーキングを行うスペースを確保することはできない。IDラベルの貼り付けやマーキングのための作業が増加し、また、特別なマーキング装置の購入により、表示パネルの製造コストアップが避けられない。
本発明が解決しようとする課題は、表示パネルの識別情報を表示可能な表示装置と、その製造方法とを提供することである。
本発明に係る表示装置は、画素がマトリクス状に2次元配置された画素アレイを有する表示パネルを備え、前記表示パネル内で前記画素アレイの有効表示領域以外の発光不可能なダミー画素の配置領域に、発光可能な画素を複数配置し、かつ、前記ダミー画素の配置領域内における前記発光可能な画素の位置、数またはその組み合わせにより前記表示パネルの識別情報を表示可能に、前記表示パネルが構成されている。
画素がマトリクス状に2次元配置された画素アレイにおいては、製造において、画素配列の最外周の一列または数列の画素が、他のより内側の画素と特性が異なってしまうことがある。ダミー画素は、画素特性を均一化するために、有効表示領域の外側に数列設けられ、外形等は有効表示画素とほぼ同じであるが、実際には発光できないようになっている。本発明で「ダミー画素」とは、例えば上記理由等によって非発光となって実際の映像表示に用いられない画素をいう。
本発明の表示装置は、ダミー画素の配置領域に発光可能な画素を設け、その位置、数またはその組み合わせによって表示パネルの識別情報を表示可能となっている。
本発明の表示装置は、ダミー画素の配置領域に発光可能な画素を設け、その位置、数またはその組み合わせによって表示パネルの識別情報を表示可能となっている。
発光可能な画素単位は任意であり、この単位(単位画素領域)を1つの画素から構成してもよいし、あるいは、視認性向上のため単位画素領域を複数の画素から構成してもよい。また、視認性向上のため単位画素領域を離散的に配置し、その間をダミー画素としてもよいし、単位画素領域を連続配置してもよい。
単位画素領域が1画素からなる場合や画素の連続配置である場合は、単位画素が複数の画素からなる場合や画素の離散的配置である場合に比べると視認性は低い。
識別情報は、画素の発光と非発光とを目視等により確認することで認識可能である。あるいは、発光可能な画素と非発光の画素との電気的特性の違いを測定することによっても、識別情報の認識が可能である。とくに電気的特性の違いによる識別情報の認識は上述した視認性が低い場合に有用である。
単位画素領域が1画素からなる場合や画素の連続配置である場合は、単位画素が複数の画素からなる場合や画素の離散的配置である場合に比べると視認性は低い。
識別情報は、画素の発光と非発光とを目視等により確認することで認識可能である。あるいは、発光可能な画素と非発光の画素との電気的特性の違いを測定することによっても、識別情報の認識が可能である。とくに電気的特性の違いによる識別情報の認識は上述した視認性が低い場合に有用である。
本発明に係る表示装置の製造方法は、画素がマトリクス状に2次元配置された画素アレイを有する表示パネルの製造方法であって、複数枚の前記表示パネルに共通な1枚のマザー基板の一主面側に、画素回路を形成するステップと、前記マザー基板上に、前記画素回路と電気的に接続する第1電極、発光層を含み画素ごとに孤立した有機膜、第2電極を順次形成して発光素子を形成するステップと、前記マザー基板の前記発光素子が形成された面側に、封止基板を前記表示パネルの形成領域ごとに並べて固着するステップと、前記マザー基板を切断して前記複数の表示パネルを分離するステップと、を含み、前記有機膜を蒸着により形成する際に用いる蒸着選択マスクの作製時に、各表示パネルの有効表示領域以外のダミー画素領域に対応するマスク領域に、表示パネルごとに位置、数またはその組み合わせを変えて複数の開口部を形成することによって、前記マザー基板上の各表示パネルの位置情報を含む識別情報を前記蒸着選択マスクに予め具象化しておき、前記蒸着選択マスクを用いた有機膜の蒸着時に、有機膜が形成されて発光可能な画素と、有機膜が形成されないため発光不可能な画素との配列を、前記ダミー画素領域に形成することによって、前記識別情報を前記マザー基板に転写する。
この製造方法によれば、有機膜を選択的に蒸着する際に用いる蒸着選択マスクの作製時に、表示パネルの識別情報が蒸着選択マスクにパターンとして保持される。具体的には、各表示パネルのダミー画素領域に対応するマスク領域に、表示パネルごとに位置、数またはその組み合わせを変えて複数の開口部を形成する。この開口部の位置と数が上記識別情報を表す。
そして、蒸着選択マスクを用いた有機膜の蒸着時に、有機膜が形成されて発光可能な画素と、有機膜が形成されないため発光不可能な画素との配列がダミー画素領域に形成される。これにより表示パネルごとに異なる識別情報がマザー基板に転写される。
この方法では、識別情報を持たせるための作業はマスクパターンの設計と製造時に同時に行われるため、識別情報を後で付加する場合より手間とコストは無視できるほど小さい。
そして、蒸着選択マスクを用いた有機膜の蒸着時に、有機膜が形成されて発光可能な画素と、有機膜が形成されないため発光不可能な画素との配列がダミー画素領域に形成される。これにより表示パネルごとに異なる識別情報がマザー基板に転写される。
この方法では、識別情報を持たせるための作業はマスクパターンの設計と製造時に同時に行われるため、識別情報を後で付加する場合より手間とコストは無視できるほど小さい。
本発明によれば、表示パネルの識別情報を表示可能な表示装置と、その製造方法とを提供することができる。
以下、本発明の実施形態を、有機ELディスプレイを例として、図面を参照して説明する。
《第1実施形態》
図1に、本実施形態に関わる有機ELディスプレイの表示パネルを示す。なお、有機ELディスプレイは、駆動回路、電源回路、信号処理回路等とともに表示パネルを筐体内に収容したものであるが、本発明の特徴部である表示パネル以外の構成は図示を省略している。
図解する表示パネル2は、大別すると、表示画面として機能する画素アレイの有効表示領域2Aと、その周辺領域2Bを有する。
図1に、本実施形態に関わる有機ELディスプレイの表示パネルを示す。なお、有機ELディスプレイは、駆動回路、電源回路、信号処理回路等とともに表示パネルを筐体内に収容したものであるが、本発明の特徴部である表示パネル以外の構成は図示を省略している。
図解する表示パネル2は、大別すると、表示画面として機能する画素アレイの有効表示領域2Aと、その周辺領域2Bを有する。
特に図示しないが、画素アレイは、有効表示領域2Aより一回り大きいサイズを有する。より詳細に画素アレイは、有効表示領域2Aの全域と、有効表示領域2Aの周囲に接する周辺領域2Bの一部、あるいは、周辺領域2B全域とに形成されている。画素アレイが周辺領域2Bの一部に形成されている場合、周辺領域2Bの他の部分には駆動回路が配置されることがある。これに対して画素アレイ領域が周辺領域2Bの全域に及ぶ場合、駆動回路は表示パネル2の外、即ちディスプレイの筐体内にICとして配置され、当該ICと表示パネル2がフレキシブル基板等で接続される。
ここで周辺領域2Bの少なくとも一部に配置される画素アレイには、ダミー画素が配置されている。ダミー画素は、本来は非発光の画素であるが、外形は有効表示領域2Aとほぼ同じにした画素である。ダミー画素を設けるのは、有効表示領域2Aの最外周の一または数列の画素の表示特性を、有効表示領域2A内の他の画素の表示特性と極力近づけるためである。つまり、表示パネルの製造では、フォトリソグラフィやエッチング等一括して画素アレイに処理を施す際に、周辺の影響を受けるプロセスが有るため、その影響を排除するためにダミー画素を設ける。
非発光のダミー画素の一部を発光可能にすることで、その発光可能な画素の、ダミー画素の配置領域(周辺領域2Bの一部または全部)内における位置と数により表示パネル2の識別情報を持たせている。とくに本実施形態では、有機EL素子(有機発光ダイオード)の発光層(EL層)の有無により発光と非発光を制御する。
図2に、表示パネル2の識別情報の表示例を示す。
図2に示すように、本実施形態では、有効表示領域2Aより外側の周辺領域2Bにおいて、有効表示領域2Aの2辺に沿って、表示パネル2の識別情報を持たせるダミー画素列2C,2Dが2つ配置されている。なお、図示を省略しているが、ダミー画素列自体は有効表示領域2Aの他の2辺に沿っても設けられている。また、ダミー画素列は一列とは限らず、ダミー画素列2C,2Dの各々の外側にさらに所定数の列で設けられることもある。ただし、以下の説明および図示においては、簡略化のため図2に示す配置を前提とする。
図2に示すように、本実施形態では、有効表示領域2Aより外側の周辺領域2Bにおいて、有効表示領域2Aの2辺に沿って、表示パネル2の識別情報を持たせるダミー画素列2C,2Dが2つ配置されている。なお、図示を省略しているが、ダミー画素列自体は有効表示領域2Aの他の2辺に沿っても設けられている。また、ダミー画素列は一列とは限らず、ダミー画素列2C,2Dの各々の外側にさらに所定数の列で設けられることもある。ただし、以下の説明および図示においては、簡略化のため図2に示す配置を前提とする。
ダミー画素列2Cにおいて、互いに離間した2つの画素位置Px1,Px2,Px3に、識別情報(ID)としてのXアドレスを表示するためのID画素IDPx1,IDPx2,IDPx3が配置されている。ID画素IDPx1,IDPx2,IDPx3の間に、ダミー画素が配置されている。図2の例では、ID画素IDPx1のみが発光可能となっており、他の2つのID画素IDPx2とIDPx3は非発光となっている。なお、本実施形態ではEL層の有無により発光と非発光を制御するため、非発光のID画素IDPx2とIDPx3はダミー画素と構造が同じである。
このID画素の配置はダミー画素列2Dにおいても同様である。
ダミー画素列2Dにおいて、互いに離間した2つの画素位置Py1,Py2,Py3に、識別情報(ID)としてのYアドレスを表示するためのID画素IDPy1,IDPy2,IDPy3が配置されている。ID画素IDPy1,IDPy2,IDPy3の間に、ダミー画素が配置されている。図2の例では、ID画素IDPy1のみが発光可能となっており、他の2つのID画素IDPy2とIDPy3は非発光となっている。非発光のID画素IDPy2とIDPy3はダミー画素と構造が同じである。
ダミー画素列2Dにおいて、互いに離間した2つの画素位置Py1,Py2,Py3に、識別情報(ID)としてのYアドレスを表示するためのID画素IDPy1,IDPy2,IDPy3が配置されている。ID画素IDPy1,IDPy2,IDPy3の間に、ダミー画素が配置されている。図2の例では、ID画素IDPy1のみが発光可能となっており、他の2つのID画素IDPy2とIDPy3は非発光となっている。非発光のID画素IDPy2とIDPy3はダミー画素と構造が同じである。
このXアドレスとYアドレスは、表示パネル2を製造する際のマザー基板上の位置を表す。
図3に、1枚のマザー基板30Mに3行×3列、合計9個の表示パネル2を形成する場合を示す。
図3では表示パネル2のアドレスを(X,Y)=(j,i)(j,i=1〜3)により示す。このようなアドレス表示のための識別情報を各表示パネル2に持たせると、マザー基板30Mを切断して個々の表示パネル2を分離した後でも、例えば発光検査時に特定のID画素IDPxjとIDPyiが光ることから、当該表示パネル2のマザー基板30M上での位置を特定することができる。
図3に、1枚のマザー基板30Mに3行×3列、合計9個の表示パネル2を形成する場合を示す。
図3では表示パネル2のアドレスを(X,Y)=(j,i)(j,i=1〜3)により示す。このようなアドレス表示のための識別情報を各表示パネル2に持たせると、マザー基板30Mを切断して個々の表示パネル2を分離した後でも、例えば発光検査時に特定のID画素IDPxjとIDPyiが光ることから、当該表示パネル2のマザー基板30M上での位置を特定することができる。
つぎに、EL層の有無による発光と非発光の制御を、画素の回路構成と断面を用いて説明する。最初に、画素の回路構成について述べる。
図4の回路図に、有機発光ダイオードと、その制御のために画素ごとに設けられている画素回路とを示す。
図4の回路図に、有機発光ダイオードと、その制御のために画素ごとに設けられている画素回路とを示す。
図4に図解する第i行,第j列の画素回路3A(i,j)は、電気光学素子としての有機発光ダイオードOLED(i,j)、NMOSトランジスタからなるサンプリング・トランジスタST、PMOSトランジスタからなる駆動トランジスタDT、および、補正部3B(i,j)を有する。
有機発光ダイオードOLED(i,j)のカソードが第2電源電圧VSS1に接続されている。
有機発光ダイオードOLED(i,j)のカソードが第2電源電圧VSS1に接続されている。
駆動トランジスタDTは、有機発光ダイオードOLED(i,j)のアノードと第1電源電圧VDD1との間に接続されている。駆動トランジスタDTは、第1電源電圧VDD1と第2電源電圧VSS1との電位差に応じて流れる駆動電流量を制御する。
駆動トランジスタDTの特性、特に閾値電圧Vtは、有機発光ダイオードOLED(i,j)の駆動電流量に直接的に影響し、この閾値電圧Vtがばらつくと、有機発光ダイオードOLED(i,j)の発光輝度もばらつく。また、さらに発光輝度の均一性を上げるには、いわゆる移動度μと呼ばれているデバイス特性のバラツキも抑制する必要がある。
駆動トランジスタDTの特性、特に閾値電圧Vtは、有機発光ダイオードOLED(i,j)の駆動電流量に直接的に影響し、この閾値電圧Vtがばらつくと、有機発光ダイオードOLED(i,j)の発光輝度もばらつく。また、さらに発光輝度の均一性を上げるには、いわゆる移動度μと呼ばれているデバイス特性のバラツキも抑制する必要がある。
補正部3B(i,j)は、これらのバラツキ補正のために設けられ、その構成は任意である。
補正部3B(i,j)はサンプリング・トランジスタSTのソースとドレインの一方と、駆動トランジスタDTのゲートとの間に接続されている。ただし、図解する、この接続は一般的に示すもので、より正確には、有機発光ダイオードOLED(i,j)のアノードと駆動トランジスタDTのゲート間等に接続される素子(キャパシタやトランジスタ等)が、この補正部3B(i,j)に含まれる。
補正部3B(i,j)はサンプリング・トランジスタSTのソースとドレインの一方と、駆動トランジスタDTのゲートとの間に接続されている。ただし、図解する、この接続は一般的に示すもので、より正確には、有機発光ダイオードOLED(i,j)のアノードと駆動トランジスタDTのゲート間等に接続される素子(キャパシタやトランジスタ等)が、この補正部3B(i,j)に含まれる。
サンプリング・トランジスタSTのソースとドレインのもう片方は、信号入力線SIG(j)に接続されている。信号入力線SIG(j)にデータ電圧Vsig(j)が印加される。サンプリング・トランジスタSTは、このデータ電圧印加期間の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、データ電圧Vsig(j)を有効レベルとするデータパルスの先頭または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
また、サンプリング・トランジスタSTは、補正部3B(i,j)内の、例えばオフセットレベル(初期レベル)を取り込むトランジスタと兼用されることがある。その場合、信号入力線SIG(j)に、このオフセットレベルとデータ電圧Vsig(j)を交互に印加する必要がある。
また、サンプリング・トランジスタSTは、補正部3B(i,j)内の、例えばオフセットレベル(初期レベル)を取り込むトランジスタと兼用されることがある。その場合、信号入力線SIG(j)に、このオフセットレベルとデータ電圧Vsig(j)を交互に印加する必要がある。
アクディブマトリックス駆動では、サンプリング・トランジスタSTによるデータ書き込みおよび発光開始を、画素配列における各画素に対し配列順に行い、発光終了については、他の画素の駆動期間に重ねて任意に制御できる。そのためアクディブマトリックス駆動では、低電流駆動で高輝度が得られる。
この終点制御のために、駆動トランジスタDTと第1電源電圧VDD1との間にもう一つトランジスタを設ける、あるいは、第1電源電圧VDD1または第2電源電圧VSS1をAC駆動して発光時間を制御する。
この終点制御のために、駆動トランジスタDTと第1電源電圧VDD1との間にもう一つトランジスタを設ける、あるいは、第1電源電圧VDD1または第2電源電圧VSS1をAC駆動して発光時間を制御する。
ここで駆動トランジスタDTを通して供給される駆動電流は、駆動トランジスタDTのゲート−ソース間電圧Vgsに依存して、その電流量が制御される。ゲート電位が上がるとゲート−ソース間電圧Vgsが小さくなって駆動トランジスタDTの駆動電流量が減少する。逆に、ゲート電位が下がるとゲート−ソース間電圧Vgsが大きくなって駆動トランジスタDTの駆動電流量が増加する。
概略的な動作を、閾値電圧Vt補正を行う場合で説明すると、以下の如くである。
駆動トランジスタDTのゲートには、信号入力線SIG(j)からのデータ電圧Vsig(j)がサンプリング・トランジスタSTでサンプリングされた後、補正部3B(i,j)を通って印加される。
より詳しくは、サンプリングの前に、補正部3B(i,j)内の保持キャパシタ(不図示)によって、駆動トランジスタDTのゲート電位が、その閾値電圧Vtのレベルで保持され、その状態のゲートにサンプリング後のデータ電圧Vsig(j)が加わるため、ゲート電位は“Vt+Vsig(j)”となって保持される。このときのデータ電圧Vsig(j)の大きさに応じて駆動トランジスタDTがオンする。閾値電圧Vtが大きくオンし難い駆動トランジスタDTの場合は“Vt+Vsig(j)”も大きい、逆に、閾値電圧Vtが小さくオンし易い駆動トランジスタDTの場合は“Vt+Vsig(j)”も小さい。よって駆動電流から閾値電圧Vtのバラツキの影響が排除され、データ電圧Vsig(j)が一定ならば、駆動電流も一定となる。
この一定な電流値に駆動されて有機発光ダイオードOLED(i,j)が発光する。
駆動トランジスタDTのゲートには、信号入力線SIG(j)からのデータ電圧Vsig(j)がサンプリング・トランジスタSTでサンプリングされた後、補正部3B(i,j)を通って印加される。
より詳しくは、サンプリングの前に、補正部3B(i,j)内の保持キャパシタ(不図示)によって、駆動トランジスタDTのゲート電位が、その閾値電圧Vtのレベルで保持され、その状態のゲートにサンプリング後のデータ電圧Vsig(j)が加わるため、ゲート電位は“Vt+Vsig(j)”となって保持される。このときのデータ電圧Vsig(j)の大きさに応じて駆動トランジスタDTがオンする。閾値電圧Vtが大きくオンし難い駆動トランジスタDTの場合は“Vt+Vsig(j)”も大きい、逆に、閾値電圧Vtが小さくオンし易い駆動トランジスタDTの場合は“Vt+Vsig(j)”も小さい。よって駆動電流から閾値電圧Vtのバラツキの影響が排除され、データ電圧Vsig(j)が一定ならば、駆動電流も一定となる。
この一定な電流値に駆動されて有機発光ダイオードOLED(i,j)が発光する。
なお、サンプリング・トランジスタSTをPMOSトランジスタ、駆動トランジスタDTをNMOSトランジスタとすることもできる。
また、個別部品のLEDを発光させるLEDディスプレイでは、製品として駆動トランジスタDTのバラツキが保証されている場合、補正部3B(i,j)を省略可能である。
また、個別部品のLEDを発光させるLEDディスプレイでは、製品として駆動トランジスタDTのバラツキが保証されている場合、補正部3B(i,j)を省略可能である。
図5(A)に図2のA−A線に沿った概略断面図、図5(B)に図2のB−B線に沿った概略断面図を示す。
図解する表示パネルは、支持基板30(図3に示すマザー基板30Mを分割したもの)の一主面に、TFT(およびキャパシタ等)を含む画素回路3Aの主要部を絶縁膜に埋め込んで画素回路層31が形成されている。支持基板30は、例えばガラス(石英ガラス、ソーダガラス、サファイアガラス)、シリコン等の半導体、セラミック、金属等の材料からなる。支持基板30は光の透過性は問わないため、光透過性、遮光性の何れの材料も採用できる。
図解する表示パネルは、支持基板30(図3に示すマザー基板30Mを分割したもの)の一主面に、TFT(およびキャパシタ等)を含む画素回路3Aの主要部を絶縁膜に埋め込んで画素回路層31が形成されている。支持基板30は、例えばガラス(石英ガラス、ソーダガラス、サファイアガラス)、シリコン等の半導体、セラミック、金属等の材料からなる。支持基板30は光の透過性は問わないため、光透過性、遮光性の何れの材料も採用できる。
有機発光ダイオードOLED(i,j)は、支持基板30に形成されている画素回路層31上に順に形成されている、第1電極としての陽極(アノード)電極33、EL層34、および、第2電極としての陰極(カソード)電極35を有する。
アノード電極33は、ITO,IZOなどの透明電極材料から形成してもよい。ただし、本実施形態でアノード電極33は光の出射側の電極ではないため透明である必要はなく、逆に、画素回路3Aを遮光する意味で、例えばリチウム、銀、アルミニウム、マグネシウム、インジウム、銅または各々の合金等の金属材料から形成することが望ましい。
アノード電極33は、画素回路層31上に形成され、コンタクト32を介して画素回路層31内の画素回路3Aと接続されている。これにより、図4に示す画素回路3A(i,j)が画素ごとに形成されている。
アノード電極33は、画素回路層31上に形成され、コンタクト32を介して画素回路層31内の画素回路3Aと接続されている。これにより、図4に示す画素回路3A(i,j)が画素ごとに形成されている。
EL層34は、電子輸送層、発光層、正孔輸送層などからなる少なくとも1層の有機積層膜である。
EL層34は、画素境界付近に形成され、いわゆるリブと称される絶縁膜36を分離層とした蒸着法により形成される。その際、EL層34の積層構造や材料の相違によって、R発光のEL層,G発光のEL層,B発光のEL層の作り分けが行われる。
EL層34は、画素境界付近に形成され、いわゆるリブと称される絶縁膜36を分離層とした蒸着法により形成される。その際、EL層34の積層構造や材料の相違によって、R発光のEL層,G発光のEL層,B発光のEL層の作り分けが行われる。
カソード電極35は、光の出射側に位置することから、ITO,IZOなどの透明電極材料から形成され、列方向に長いラインを、行方向で画素と同ピッチで所定間隔をおいて配置したパターン形状を有する。カソード電極35は、図示しない第2電源電圧VSS1の配線層に接続され、たとえばGND電位または負電位で保持される。
一方、第1電源電圧VDD1の供給線は、とくに図示していない画素回路層31内に形成されている。
有機発光ダイオードOLEDは、アノード電極が正側の第1電源VDD1に接続され、カソード電極が負側の第2電源VSS1に接続される。これらの電極間に所定のバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に自発光する。
有機発光ダイオードOLEDからの光は、不図示の反射膜を適宜配置する等の工夫により、そのほとんどの光がカソード電極35から上方に出射される。
一方、第1電源電圧VDD1の供給線は、とくに図示していない画素回路層31内に形成されている。
有機発光ダイオードOLEDは、アノード電極が正側の第1電源VDD1に接続され、カソード電極が負側の第2電源VSS1に接続される。これらの電極間に所定のバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に自発光する。
有機発光ダイオードOLEDからの光は、不図示の反射膜を適宜配置する等の工夫により、そのほとんどの光がカソード電極35から上方に出射される。
一方、有機発光ダイオードOLEDの光出射側に、封止基板40が設けられている。
封止基板40は、例えばガラス(石英ガラス、ソーダガラス、サファイアガラス)等の透明材料からなる。封止基板40の一主面(対向側面)に光透過性が高い膜41に埋め込まれて、画素境界付近に位置するブラックストライプ42が形成されている。ブラックストライプ42は遮光性の膜材質であれば材質に限定はない。ブラックストライプ42は、任意の構成であり、画素ごとの光が混合して混色が生じるのを防ぐ役割がある。
封止基板40は、例えばガラス(石英ガラス、ソーダガラス、サファイアガラス)等の透明材料からなる。封止基板40の一主面(対向側面)に光透過性が高い膜41に埋め込まれて、画素境界付近に位置するブラックストライプ42が形成されている。ブラックストライプ42は遮光性の膜材質であれば材質に限定はない。ブラックストライプ42は、任意の構成であり、画素ごとの光が混合して混色が生じるのを防ぐ役割がある。
ブラックストライプ42が形成された封止基板40は、相互に位置合わせされた上で、光透過性が高い膜43によって機械的に強固に結合されている。
図5(A)には、有効表示領域2Aに配置された2つの画素PIX.と、ダミー画素列2Cに配置された発光可能なID画素IDPx1とが示されている。一方、図5(B)には、有効表示領域2Aに配置された2つの画素PIX.と、ダミー画素列2Cに配置された非発光のID画素IDPx3とが示されている(図2参照)。
図から明らかなように、ID画素IDPx1が画素PIX.と同じ構造であるのに対し、ID画素IDPx3(およびIDPx2)ではEL層34が省略されている。ID画素IDPx3に有機発光ダイオードOLEDが形成されておらず、その部分でアノード電極33とカソード電極35が電気的に接続されている。よってID画素IDPx3は発光できない。
なお、多少段差の大きさに違いがあるがダミー画素もID画素IDPx3と同じ構造を採用できる。
図から明らかなように、ID画素IDPx1が画素PIX.と同じ構造であるのに対し、ID画素IDPx3(およびIDPx2)ではEL層34が省略されている。ID画素IDPx3に有機発光ダイオードOLEDが形成されておらず、その部分でアノード電極33とカソード電極35が電気的に接続されている。よってID画素IDPx3は発光できない。
なお、多少段差の大きさに違いがあるがダミー画素もID画素IDPx3と同じ構造を採用できる。
つぎに、本実施形態に関わる表示装置の製造方法の一例を、図6〜図9ならびに上記図5を参照して説明する。
図6は、本製造方法の大まかな手順を示すフローチャートである。
図6は、本製造方法の大まかな手順を示すフローチャートである。
まず、ステップST1にてパターン設計を行い、設計されたパターンデータからマスクを作製する(ステップST2)。マスク作製には、表示パネルの識別情報を各パネルに対応したマスク領域ごとにパターンの違いとして含む蒸着選択マスクが含まれる。ここで、蒸着選択マスクについて説明する。
図7(A)は蒸着選択マスクの平面図、図7(B)は転写パターンを有するマスク部分の拡大図である。また、図8は、図7(A)のC−C線に沿った断面図である。
図解する蒸着選択マスク50は、薄膜状のマスク層が張られることによって、図7(A)に示すように四角形状に形成された複数のパターン領域51を有している。パターン領域51の配置は、図3に示すマザー基板30Aにおける、表示パネル2(j,i)の形成領域に対応しており、パターン領域51の数は3行×3列の合計9個となっている。
図解する蒸着選択マスク50は、薄膜状のマスク層が張られることによって、図7(A)に示すように四角形状に形成された複数のパターン領域51を有している。パターン領域51の配置は、図3に示すマザー基板30Aにおける、表示パネル2(j,i)の形成領域に対応しており、パターン領域51の数は3行×3列の合計9個となっている。
パターン領域51に張られたマスク層52は、ニッケルあるいは銅等のメッキ成膜された金属箔、または、圧延成形されたステンレス板等からなり、厚さが数十μm程度である。よってパターン領域51に張られたマスク層52は、その周囲を機械的に支持されないと撓みが生じ、パターン転写精度が低下する。したがって、図8に示すように、マスク層52の裏面(蒸着物が飛来する側の面)に接して、マスク層52より十分に厚い支持層53が設けられている。より詳細に、支持層53は、パターン領域51(図7(A)参照)に対応した位置と大きさの開口部53Aを、3行×3列の合計9個有しており、支持層53の上面にマスク層52が精度よく張り付けられている。
支持層53はマスク層52より十分厚いが、余り厚すぎると蒸着物質のパターン領域51内の薄膜部分への到達を妨害する。このため開口部53Aの周壁が斜めに形成されている。また、大面積のマスク全体の剛性を高めるために支持層53より更に十分厚い枠体54がマスク周縁部に設けられ、枠体54に支持層53がはめ込みまたは溶接によってしっかりと固定されている。
蒸着物質は蒸着源で十分加熱されて高温のまま飛来する。このためマスク層52が熱膨張してパターン形成精度が低下することを防止する必要がある。ヒートシンクとしての役目を持たせるため、支持層53は、例えばアルミニウムのような熱伝導率の高い材料を用いて構成されることが好ましい。また、枠体54は、例えば、蒸着選択マスク50全体の蒸着時の熱膨張を防止するため、インバー材のような低膨張材料を用いて構成されることが好ましい。
蒸着物質は蒸着源で十分加熱されて高温のまま飛来する。このためマスク層52が熱膨張してパターン形成精度が低下することを防止する必要がある。ヒートシンクとしての役目を持たせるため、支持層53は、例えばアルミニウムのような熱伝導率の高い材料を用いて構成されることが好ましい。また、枠体54は、例えば、蒸着選択マスク50全体の蒸着時の熱膨張を防止するため、インバー材のような低膨張材料を用いて構成されることが好ましい。
パターン領域51内のマスク層52には、図7(B)に拡大して示すように、多数のパターン開口が設けられている。このパターン開口は、図1に示す有効表示領域2Aに対応するマスク領域51A内に、画素PIX.の配列に対応したパターン開口51Bと、マスク領域51Aより外側に配置された2つのパターン開口51Cおよび51Dと、を有する。
パターン開口51Cは、図2に示すID画素IDPx1にEL層34(図5(A)参照)を形成するために設けられている。また、パターン開口51Dは、図2に示すID画素IDPy1にEL層34を形成するために設けられている。図2に示すID画素IDPx2,IDPx3、および、ID画素IDPy2,IDPy3に対応する図7(B)の位置にパターン開口が設けられていないのは、それらのID画素にEL層34を形成させないためである(図5(B)参照)。
パターン開口51Cは、図2に示すID画素IDPx1にEL層34(図5(A)参照)を形成するために設けられている。また、パターン開口51Dは、図2に示すID画素IDPy1にEL層34を形成するために設けられている。図2に示すID画素IDPx2,IDPx3、および、ID画素IDPy2,IDPy3に対応する図7(B)の位置にパターン開口が設けられていないのは、それらのID画素にEL層34を形成させないためである(図5(B)参照)。
図7(B)に示すパターン開口の配置は、図6に示すパターン設計(ステップST1)で設計され、マスクデータに変換されてマスク作製(ステップST2)に送られる。そして、ステップST2でマスクデータを基に、蒸着選択マスク50が作製される。これにより表示パネルの識別情報が蒸着選択マスク50に、パターン開口51C,51Dの位置の情報として具象化される。
マスク作製後、ステップST3〜ST9で表示パネルの製造が行われる。
まず、ステップST3にて、図5に示す支持基板30となるマザー基板30M(図3)を用意し、マザー基板30Mに画素回路3AをTFT製造プロセスにより形成する。画素回路3Aを覆う絶縁膜を形成することにより画素回路層31を形成する。画素回路層31の絶縁膜にコンタクト32を形成する。
つぎに、ステップST4にて、画素回路層31のコンタクト32に接続してアノード電極33を形成する。
まず、ステップST3にて、図5に示す支持基板30となるマザー基板30M(図3)を用意し、マザー基板30Mに画素回路3AをTFT製造プロセスにより形成する。画素回路3Aを覆う絶縁膜を形成することにより画素回路層31を形成する。画素回路層31の絶縁膜にコンタクト32を形成する。
つぎに、ステップST4にて、画素回路層31のコンタクト32に接続してアノード電極33を形成する。
ステップST5では、ステップST2で作製した蒸着選択マスク50を用いて有機材料を画素ごとに分離して蒸着する。
図9に、蒸着選択マスク50に対するマザー基板30Mと蒸着源との関係を示す。
マスク層52の支持層53および枠体54が形成された面を蒸着源60に向けて、蒸着選択マスク50を蒸着装置(不図示)内に配置し、固定する。また、マザー基板30Mのアノード電極33が形成された面をマスク層52のもう片方の面に密着またはほぼ密着するように配置して固定する。
図9に、蒸着選択マスク50に対するマザー基板30Mと蒸着源との関係を示す。
マスク層52の支持層53および枠体54が形成された面を蒸着源60に向けて、蒸着選択マスク50を蒸着装置(不図示)内に配置し、固定する。また、マザー基板30Mのアノード電極33が形成された面をマスク層52のもう片方の面に密着またはほぼ密着するように配置して固定する。
この状態で真空環境にして蒸着源60を加熱する。蒸着源60から蒸着材料(有機物)が飛散し、蒸着選択マスク50に到達する。その際、支持層53の開口部53Aに露出する薄膜状のマスク層部分(パターン領域51)に到達した有機物は、当該パターン領域51に形成されている画素PIX.に対応したパターン開口51B、および、ID画素IDPに対応したパターン開口51C,51Dを通過する。そのため、各パターン開口に対応したほぼ同じ面積のマザー基板30Mの箇所に、有機物が達して堆積する。この有機物が堆積する箇所は、図5に示すアノード電極33上となるように、蒸着選択マスク50とマザー基板30Mとの位置合わせが予め正確に行われている。また、蒸着物が堆積される箇所の画素間の分離を容易化するためリブと称される絶縁膜36を予めマザー基板30Mに設けてある。
なお、蒸着源60からの有機物の入射角があるため面内均一を良くする意味で、蒸着源60と、蒸着選択マスク50およびマザー基板30Mの相対位置を変化させ、あるいは、蒸着源60を複数設けてもよい。
なお、蒸着源60からの有機物の入射角があるため面内均一を良くする意味で、蒸着源60と、蒸着選択マスク50およびマザー基板30Mの相対位置を変化させ、あるいは、蒸着源60を複数設けてもよい。
この蒸着を、蒸着物質を種々変えながら複数回繰り返し、有機積層体からなるEL層34を形成する。なお、有機物の蒸着は、ターゲット材に電子ビームを当てて行ってもよいが、この方法では電子ビームにより有機物が分解しやすいため、加熱による蒸着が望ましい。また、発光色ごとにEL層34を形成するには、特定色の画素のみパターン開口が設けられた蒸着選択マスクを用いた有機積層体の連続形成を、色ごとに異なる蒸着選択マスクを変えて複数回繰り返すことで可能である。
蒸着を行うと、蒸着選択マスク50にパターン開口の違いとして保持されている識別情報が、マザー基板30Mに転写される。
蒸着を行うと、蒸着選択マスク50にパターン開口の違いとして保持されている識別情報が、マザー基板30Mに転写される。
つぎに、図6に示すステップST6にて、カソード電極35を形成する。カソード電極35の形成では、電極材料の選択的堆積、あるいは、電極材料膜を堆積してエッチングする。ただし、エッチングの場合はEL層34にダメージを与えない工夫を行う必要がある。
以上により、マザー基板30M側の処理が終了する。
以上により、マザー基板30M側の処理が終了する。
マザー基板30M側の処理と並行して、ステップST7にて、封止基板40側に、例えばブラックストライプ42を形成する処理を行う。また、接着層として機能する光透過性が高い膜43を封止基板40の際表面に形成する。
そして、形成された封止基板40の光透過性が高い膜43側の面を下にして、マザー基板30M上に並べ、結合のための処理、例えばUVキュアにより光透過性が高い膜43を硬化させる(基板結合:ステップST8)。
以上の処理により、図3に示すように、1枚のマザー基板30M上に複数の表示パネル2が規則的に並んだ状態となる。
つぎに、ステップST9にてマザー基板30Mを切断し、個々の表示パネル2を分離する。
その後、全画素発光を含む検査(ステップST10)を行い、良品を選別すると、表示パネルの製造が終了する。後は、表示パネルを電子機器の筐体に組み込み、他の部品と接続する等の工程を経て、当該有機ELディスプレイの製造が完了する。
つぎに、ステップST9にてマザー基板30Mを切断し、個々の表示パネル2を分離する。
その後、全画素発光を含む検査(ステップST10)を行い、良品を選別すると、表示パネルの製造が終了する。後は、表示パネルを電子機器の筐体に組み込み、他の部品と接続する等の工程を経て、当該有機ELディスプレイの製造が完了する。
《第2実施形態》
図10は、図5(B)に対応する表示パネル2の概略断面図である。なお、第1実施形態で用いた図5(B)以外の全ての図は本実施形態にも適用される。以下、第1および第2実施形態の相違のみ説明する。
図10は、図5(B)に対応する表示パネル2の概略断面図である。なお、第1実施形態で用いた図5(B)以外の全ての図は本実施形態にも適用される。以下、第1および第2実施形態の相違のみ説明する。
図5(B)に示す非発光のID画素IDPx3でEL層34が省略されているのに対し、本実施形態では図10に示すように、非発光のID画素IDPx3の例えばコンタクト32が省略されている。そのため、有機発光ダイオードOLED自体は形成されていても、その電極間に電圧が印加されないため発光不可能となっている。電圧を印加できないようにするには、画素回路3A内の所定の配線を予めパターン上で切断してもよい。
図6のステップST1およびST2では、ステップST3の画素回路形成、あるいは、ステップST4のアノード電極形成(コンタクト形成を含む)に用いるマスクに、表示パネル2の識別情報をパターンの違いとして具象化しておく。そして、画素回路形成、あるいは、コンタクト形成において、当該識別情報がマザー基板30Mに転写される。
他の構成、図6の他の処理は第1実施形態と同様であり、ここでの説明を省略する。
図6のステップST1およびST2では、ステップST3の画素回路形成、あるいは、ステップST4のアノード電極形成(コンタクト形成を含む)に用いるマスクに、表示パネル2の識別情報をパターンの違いとして具象化しておく。そして、画素回路形成、あるいは、コンタクト形成において、当該識別情報がマザー基板30Mに転写される。
他の構成、図6の他の処理は第1実施形態と同様であり、ここでの説明を省略する。
以上の第1および第2実施形態によれば、ダミー画素の配置領域に発光可能な画素(ID画素)を設け、その位置によって表示パネルの識別情報を表示可能となっている。したがって、例えば図6のステップST10にて全画素発光させたときに、ID画素(図2の例ではID画素IDPx1とIDPy1)が発光するため、その位置によってマザー基板30M内のアドレスを認識できる。このためマザー基板30Mの位置に依存した表示特性の解析、あるいは、表示装置が市場に出た後の品質関連の追跡調査などに有益な情報が得られる。このアドレス情報は、特に自発光型ディスプレイ装置の特性改善の進展に大きく寄与する。
《変形例》
第1および第2実施形態では種々の変形が可能である。
上記第1および第2実施形態では、表示パネルの識別情報を2つのID画素の位置で表示したが、3個以上のID画素を用いてもよい。また、当該識別情報をID画素の数、または、位置と数の組み合わせにより表示してもよい。
数による表示の例としては、図2においてX=1ではID画素IDPx1のみ発光可能とし、X=2ではID画素IDPx2とIDPx3の2つを発光可能とし、X=3ではID画素位置Px1,Px2,Px3の3つを発光可能としてもよい(Yアドレスについても同様)。
位置と数の組み合わせの例としては、Xアドレスを2ビットで表し、例えば、上位ビットをID画素IDPx2で表示し、下位ビットをID画素IDPx3で表示するようにしてもよい。また、Yアドレスについては、例えば、上位ビットをID画素IDPy2で表示し、下位ビットをID画素IDPy3で表示させるとよい。
第1および第2実施形態では種々の変形が可能である。
上記第1および第2実施形態では、表示パネルの識別情報を2つのID画素の位置で表示したが、3個以上のID画素を用いてもよい。また、当該識別情報をID画素の数、または、位置と数の組み合わせにより表示してもよい。
数による表示の例としては、図2においてX=1ではID画素IDPx1のみ発光可能とし、X=2ではID画素IDPx2とIDPx3の2つを発光可能とし、X=3ではID画素位置Px1,Px2,Px3の3つを発光可能としてもよい(Yアドレスについても同様)。
位置と数の組み合わせの例としては、Xアドレスを2ビットで表し、例えば、上位ビットをID画素IDPx2で表示し、下位ビットをID画素IDPx3で表示するようにしてもよい。また、Yアドレスについては、例えば、上位ビットをID画素IDPy2で表示し、下位ビットをID画素IDPy3で表示させるとよい。
上記第1および第2実施形態では、表示パネルの識別情報の2値情報を1つのID画素で表示させている。1つの2値情報を表示させる画素領域を「単位画素領域」と称する。単位画素領域は、1つのID画素に限らず、2行×1列、1行×2列、2行×2列、3行×3列、・・・等、任意である。
上記第1および第2実施形態では、目視により識別情報を認識しやすいように、ID画素(単位画素領域)を離散的に、かつ、互いに十分離して配置したが、これに限らず連続配置してもよい。
連続配置により目視により認識がしづらい場合、電気的に識別情報を検出することもできる。第1実施形態では、図5(B)に示すようにアノード電極33とカソード電極35が接触して短絡しているため、例えば、駆動電流経路の抵抗を測定することで、発光可能な画素との特性の違いを検出できる。また、第2実施形態では、図10に示すように、コンタクト32が形成されていない場合は駆動電流経路の抵抗が無限大または極めて大きくなるので、その抵抗を測定することで、発光可能な画素との特性の違いを検出できる。
連続配置により目視により認識がしづらい場合、電気的に識別情報を検出することもできる。第1実施形態では、図5(B)に示すようにアノード電極33とカソード電極35が接触して短絡しているため、例えば、駆動電流経路の抵抗を測定することで、発光可能な画素との特性の違いを検出できる。また、第2実施形態では、図10に示すように、コンタクト32が形成されていない場合は駆動電流経路の抵抗が無限大または極めて大きくなるので、その抵抗を測定することで、発光可能な画素との特性の違いを検出できる。
表示パネル2の識別情報には、位置(アドレス)の他に、マザー基板30Mの番号、その他の情報を含めることもできる。
画素構造に関しては、EL層34を同じ有機材料から形成してRGBホワイトの発光を行わせ、封止基板40側に色フィルタを配置することで色表示を実現してもよい。また、RGBに加えてRGBホワイト等の4色目の画素配列としてもよい。
さらに、図5および図10ではトップエミッション型画素構造を示すが、ボトムエミッション型でもよい。ボトムエミッション型画素では、支持基板30、画素回路層31およびアノード電極33を光透過性が高い材料から出力し、カソード電極35に反射性を持たせてEL層34からの光を支持基板30側から外部に出力させる。
さらに、図5および図10ではトップエミッション型画素構造を示すが、ボトムエミッション型でもよい。ボトムエミッション型画素では、支持基板30、画素回路層31およびアノード電極33を光透過性が高い材料から出力し、カソード電極35に反射性を持たせてEL層34からの光を支持基板30側から外部に出力させる。
表示パネル2はアクティブマトリックス駆動に限定されず、パッシブ(単純)マトリックス駆動でもよい。
その場合、図4、図5および図10に示す画素回路3Aは不要であり(ただし有機発光ダイオードOLEDは必要)、図5および図10に示すアノード電極33を平行ストライプ状に形成し、これと直行する方向に、カソード電極35を平行ストライプ状に形成し、その2つの電極に直接、あるいは、他の配線を介して走査信号とデータ電圧を供給する。すると、走査対象の一の画素が発光し、発光対象を点順次で変えて画面表示が行われる。
つまり、パッシブマトリックス駆動では、一の画素が発光している期間は他の画素が発光できないため、所定の輝度を得ようとすれば駆動電圧は大きくなり、画素特性の低下も大きい。しかし、パネルおよび駆動回路の構成を簡単にできるという利点がある。
その場合、図4、図5および図10に示す画素回路3Aは不要であり(ただし有機発光ダイオードOLEDは必要)、図5および図10に示すアノード電極33を平行ストライプ状に形成し、これと直行する方向に、カソード電極35を平行ストライプ状に形成し、その2つの電極に直接、あるいは、他の配線を介して走査信号とデータ電圧を供給する。すると、走査対象の一の画素が発光し、発光対象を点順次で変えて画面表示が行われる。
つまり、パッシブマトリックス駆動では、一の画素が発光している期間は他の画素が発光できないため、所定の輝度を得ようとすれば駆動電圧は大きくなり、画素特性の低下も大きい。しかし、パネルおよび駆動回路の構成を簡単にできるという利点がある。
有機ELディスプレイに限らず、その他の自発光型表示装置、さらには、自発光型でない、例えばLCDにも適用可能である。LCDではバックライトの光を表示パネルで光変調する。例えば、画素の液晶層に電圧を印加する駆動回路の所定の配線やコンタクトを電気的に非接続にすることで、その違いを電気的に検出し、これにより、表示パネルの識別情報を認識することが可能である。
2…表示パネル、2A…有効表示領域、2B…周辺領域、2C,2D…ダミー画素列、3A…画素回路、30…支持基板、30M…マザー基板、31…画素回路層、32…コンタクト、33…アノード電極、34…EL層、35…カソード電極、36…絶縁膜、40…対向基板、42…ブラックストライプ、50…蒸着選択マスク、51…パターン領域、51A…マスク領域、51B,51C,51D…パターン開口、52…マスク層、53…支持層、54…枠体、60…蒸着源、IDPx1,IDPy1…発光可能なID画素、IDPx2,IDPx3,IDPy2,IDPy3…非発光のID画素、PIX.…画素、OLED…有機発光ダイオード
Claims (7)
- 画素がマトリクス状に2次元配置された画素アレイを有する表示パネルを備え、
前記表示パネル内で前記画素アレイの有効表示領域以外の発光不可能なダミー画素の配置領域に、発光可能な画素を複数配置し、かつ、前記ダミー画素の配置領域内における前記発光可能な画素の位置、数またはその組み合わせにより前記表示パネルの識別情報を表示可能に、前記表示パネルが構成されている
表示装置。 - 前記有効表示領域の周囲の少なくとも一辺に隣接する、有効表示領域より外側の前記ダミー画素の配置領域に、少なくとも1つの画素からなる単位画素領域を複数個配置し、当該複数個の単位画素領域ごとに、画素が発光可能な単位画素領域と、発光不可能な単位画素領域の配列とにより、前記識別情報を表示可能に前記表示パネルが構成されている
請求項1に記載の表示装置。 - 前記単位画素領域は、前記ダミー画素の配置領域内で離散的に配置され、単位画素領域間に前記識別情報が割り当てられていない、少なくとも1つのダミー画素が配置されている
請求項2に記載の表示装置。 - 前記識別情報は、前記表示パネルの製造時に複数の表示パネルが一括形成されるマザー基板内の各表示パネルの位置情報を含む2値情報を、発光可能な画素と発光不可能な画素とに対応させたものである
請求項1に記載の表示装置。 - 前記識別情報に、前記マザー基板の識別情報をさらに含む
請求項4に記載の表示装置。 - 前記単位画素領域は1つの画素からなり、前記ダミー画素の配置領域内で連続配置されている
請求項2に記載の表示装置。 - 画素がマトリクス状に2次元配置された画素アレイを有する表示パネルの製造方法であって、
複数枚の前記表示パネルに共通な1枚のマザー基板の一主面側に、画素回路を形成するステップと、
前記マザー基板上に、前記画素回路と電気的に接続する第1電極、発光層を含み画素ごとに孤立した有機膜、第2電極を順次形成して発光素子を形成するステップと、
前記マザー基板の前記発光素子が形成された面側に、封止基板を前記表示パネルの形成領域ごとに並べて固着するステップと、
前記マザー基板を切断して前記複数の表示パネルを分離するステップと、
を含み、
前記有機膜を蒸着により形成する際に用いる蒸着選択マスクの作製時に、各表示パネルの有効表示領域以外のダミー画素領域に対応するマスク領域に、表示パネルごとに位置、数またはその組み合わせを変えて複数の開口部を形成することによって、前記マザー基板上の各表示パネルの位置情報を含む識別情報を前記蒸着選択マスクに予め具象化しておき、
前記蒸着選択マスクを用いた有機膜の蒸着時に、有機膜が形成されて発光可能な画素と、有機膜が形成されないため発光不可能な画素との配列を、前記ダミー画素領域に形成することによって、前記識別情報を前記マザー基板に転写する
表示装置の製造方法。
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US12075669B2 (en) | 2020-09-14 | 2024-08-27 | Canon Kabushiki Kaisha | Organic light-emitting device, display apparatus, photoelectric conversion apparatus, electronic apparatus, illuminating apparatus, and moving object |
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2006
- 2006-12-12 JP JP2006334323A patent/JP2008145834A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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KR20160017695A (ko) * | 2014-07-31 | 2016-02-17 | 엘지디스플레이 주식회사 | 디스플레이 장치 |
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JP7541880B2 (ja) | 2020-09-14 | 2024-08-29 | キヤノン株式会社 | 有機発光装置、表示装置、光電変換装置、電子機器、照明装置、および移動体 |
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