JP2008084303A - Clock generation circuit and semiconductor device including the same - Google Patents
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Abstract
Description
本発明は、クロック生成回路に関する。特に、クロック生成回路において、一定期間に任意の波数のクロック信号を生成するクロック生成回路及び当該クロック生成回路を備えた半導体装置に関する。 The present invention relates to a clock generation circuit. In particular, the present invention relates to a clock generation circuit that generates a clock signal having an arbitrary wave number in a certain period in a clock generation circuit and a semiconductor device including the clock generation circuit.
近年、RFID(Radio Frequency Identification)タグ(IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、無線チップ、電子タグともよばれる)等の無線で信号の送受信が可能である半導体装置の研究が進められ(例えば特許文献1参照)、企業内、市場等で試験的に導入され始めている。 In recent years, research on semiconductor devices capable of transmitting and receiving signals wirelessly such as RFID (Radio Frequency Identification) tags (also called ID tags, IC tags, IC chips, RF tags, wireless tags, wireless chips, and electronic tags) has been advanced. (See, for example, Patent Document 1), and has begun to be introduced on a trial basis in companies and markets.
当該半導体装置は、リーダ/ライタから受信した信号に基づいて動作を行うが、具体的にはリーダ/ライタに設けられた送信回路から出力された信号がRFIDタグ等の半導体装置に設けられた受信回路に入力される。 The semiconductor device operates based on a signal received from a reader / writer. Specifically, a signal output from a transmission circuit provided in the reader / writer is received in a semiconductor device such as an RFID tag. Input to the circuit.
一般的に、外部のリーダ/ライタ等に設けられた送信回路とRFIDタグ等に設けられた受信回路とで信号の送受信を行う場合、それぞれの回路毎に異なるクロック信号を用いて信号の送受信を行う。
しかしながら、送信回路と受信回路間または、複数回路間で異なるクロック信号を使用していた場合、各回路で出力されるデータは各回路のクロック信号に同期している。この時、送信回路と受信回路間で信号を受け渡す場合、送信回路から受信回路に入力されるデータ信号(受信信号ともいう)と、データを受け取る受信回路の基準クロック信号の変化点が異なるといった問題があった。そのため、受信信号の立ち下がりと受信回路の基準クロック信号の立ち上がりが同期した場合、次の受信信号の立ち下がりまでの期間において、受信回路動作用の基準クロック信号のデューティー比が大きく変化してしまい、信号のセットアップ時間、ホールド時間が一定にならない問題があった。 However, when different clock signals are used between the transmission circuit and the reception circuit or between a plurality of circuits, the data output from each circuit is synchronized with the clock signal of each circuit. At this time, when a signal is passed between the transmission circuit and the reception circuit, the data signal (also referred to as reception signal) input from the transmission circuit to the reception circuit is different from the change point of the reference clock signal of the reception circuit that receives data. There was a problem. Therefore, when the falling edge of the received signal and the rising edge of the reference clock signal of the receiving circuit are synchronized, the duty ratio of the reference clock signal for receiving circuit operation changes greatly in the period until the falling edge of the next receiving signal. There was a problem that the setup time and hold time of the signal were not constant.
なお本明細書では、信号が低電位から高電位に変化することを立ち上がりと呼ぶ。また信号が高電位から低電位に変化することを立ち下がりという。 Note that in this specification, the change of a signal from a low potential to a high potential is referred to as rising. The change of the signal from a high potential to a low potential is called falling.
上記課題について、図面を用いて以下に説明する。図5は、送信回路から受信回路に入力されるデータ信号が受信回路動作用の基準クロック信号に対してずれていた場合のタイミングチャートである。図5においては、受信回路動作用基準クロック信号のデューティー比が大きく変化してしまい、データのセットアップ時間または、ホールド時間が一定にならない場合のタイミングチャートを示している。 The above problem will be described below with reference to the drawings. FIG. 5 is a timing chart when the data signal input from the transmission circuit to the reception circuit is shifted from the reference clock signal for operation of the reception circuit. FIG. 5 shows a timing chart in the case where the duty ratio of the reference clock signal for receiving circuit operation changes greatly and the data setup time or hold time is not constant.
図5に示すタイミングチャートは、送信回路から受信回路に入力されるデータ信号501、受信回路基準クロック信号502、基準クロックカウンター信号503、受信回路動作用基準クロック信号504、基準クロック信号の期間505、基準クロック信号の期間506を示している。
The timing chart shown in FIG. 5 includes a
図5に示すタイミングチャートについて説明する。基準クロックカウンター信号は、送信回路から受信回路に入力されるデータ信号501の立ち下がりのタイミングから受信回路基準クロック信号502の波数をカウントする。受信回路基準クロック信号502の波数をカウントした値は、基準クロックカウンター信号503のカウンター値となる。基準クロックカウンター信号503のカウンター値を元に分周された信号が受信回路動作用基準クロック信号504として出力される。このとき、送信回路から受信回路に入力されるデータ信号501と受信回路基準クロック信号502は同期していないため、基準クロックカウンター信号503は一定の値でリセットされることはない。そのため、受信回路動作用基準クロック信号504の周期が通常の期間506と周期が短い期間505が発生していた。
The timing chart shown in FIG. 5 will be described. The reference clock counter signal counts the wave number of the reception circuit
なお、図5のタイミングチャートでは、基準クロックカウンター信号の値が奇数から偶数に切り替わる際に信号を反転させ、受信クロック動作用基準クロック信号を生成する場合について示している。 Note that the timing chart of FIG. 5 shows a case where a reference clock signal for receiving clock operation is generated by inverting the signal when the value of the reference clock counter signal is switched from odd to even.
図5に示したタイミングチャートにおける短い期間505の状態が発生した場合、受信回路動作用基準クロック信号504によって同期動作する回路は、通常の期間506と短い期間505の発生により、セットアップ時間及び、ホールド時間が一定でなく回路の誤動作を招く原因となる課題があった。
When the state of the
本発明は上記問題を鑑み、受信回路と送信回路などの複数の回路間で異なるクロック信号を使用した場合であっても、受信回路動作用の基準クロック信号のデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことで、安定した通信を可能にするクロック生成回路及びそれを備えた半導体装置の提供を課題とする。 In view of the above-mentioned problem, the present invention does not significantly change the duty ratio of the reference clock signal for receiving circuit operation even when different clock signals are used between a plurality of circuits such as a receiving circuit and a transmitting circuit. It is an object of the present invention to provide a clock generation circuit and a semiconductor device including the clock generation circuit that enable stable communication by designing a circuit with allowance for signal setup time and hold time.
上記目的を達成するために、本発明においては送信回路より受信回路に入力されたデータ信号のエッジを検出し、エッジ間に規定個数のクロックを発生させる構成とする。 In order to achieve the above object, the present invention is configured to detect an edge of a data signal input from a transmission circuit to a reception circuit and generate a specified number of clocks between the edges.
本発明のクロック生成回路の一は、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、基準クロックカウンター回路は、外部からエッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。 One of the clock generation circuits of the present invention includes an edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency divider circuit. The reference clock counter circuit receives a signal from the outside to the edge detection circuit. The counter value obtained by counting the wave number of the reference clock signal output from the reference clock generation circuit is output to the frequency divider circuit during the period from input to detection of the edge of the signal and detection of the next edge. The divider circuit is configured to divide the reference clock signal based on the counter value.
また別の本発明のクロック生成回路の一は、 エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、エッジ検出回路は、外部から入力される信号のエッジを検出する回路であり、基準クロックカウンター回路は、エッジ検出回路がエッジを検出して次のエッジを検出するまでの期間に、基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。 Another clock generation circuit of the present invention includes an edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency division circuit, and the edge detection circuit is a signal input from the outside. The reference clock counter circuit counts the wave number of the reference clock signal output from the reference clock generation circuit until the edge detection circuit detects the edge and detects the next edge. The counter value obtained in this way is output to a frequency divider, and the frequency divider is configured to divide the reference clock signal based on the counter value.
また別の本発明のクロック生成回路の一は、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、エッジ検出回路は、第1のラッチ回路と、第1のラッチ回路から出力された信号が入力される第2のラッチ回路と、第1のラッチ回路から出力された信号が入力されるインバータ回路と、第2のラッチ回路から出力された信号及びインバータ回路から出力された信号が入力されるアンド回路と、を有し、アンド回路は、第2のラッチ回路から出力された信号とインバータ回路から出力された信号が異なる場合にリセット信号を出力する回路であり、基準クロックカウンター回路は、リセット信号によって、基準クロック発生回路より出力される基準クロック信号の波数をカウントして得られたカウンター値がリセットされ、且つカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。 Another clock generation circuit of the present invention includes an edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency division circuit, and the edge detection circuit includes a first latch circuit and The second latch circuit to which the signal output from the first latch circuit is input, the inverter circuit to which the signal output from the first latch circuit is input, and the signal output from the second latch circuit And an AND circuit to which the signal output from the inverter circuit is input. The AND circuit outputs a reset signal when the signal output from the second latch circuit and the signal output from the inverter circuit are different. The reference clock counter circuit counts the wave number of the reference clock signal output from the reference clock generation circuit in response to the reset signal. Centers value is reset, and a circuit for outputting a counter value to the frequency divider, the frequency divider circuit has a structure which is a circuit for the frequency division of the reference clock signal based on the counter value.
また本発明のクロック生成回路において、基準クロック発生回路は、リングオシレータ又は水晶発振器である構成でもよい。 In the clock generation circuit of the present invention, the reference clock generation circuit may be a ring oscillator or a crystal oscillator.
また本発明の半導体装置の一は、アンテナを備え、リーダ/ライタと無線通信により信号の送受信を行う半導体装置であって、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、基準クロックカウンター回路は、リーダ/ライタからアンテナを介してエッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。 Another embodiment of the semiconductor device of the present invention is a semiconductor device that includes an antenna and transmits / receives a signal to / from a reader / writer by wireless communication, and includes an edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, The reference clock counter circuit receives a signal from the reader / writer via the antenna to the edge detection circuit, detects the edge of the signal, and detects the next edge. The counter value obtained by counting the wave number of the reference clock signal output from the reference clock generation circuit is output to the frequency divider circuit. The frequency divider circuit divides the reference clock signal based on the counter value. It is set as the structure which is a circuit to perform.
また別の本発明の半導体装置の一は、アンテナを備え、リーダ/ライタと無線通信により信号の送受信を行う半導体装置であって、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、エッジ検出回路は、リーダ/ライタからアンテナを介して入力される信号のエッジを検出する回路であり、基準クロックカウンター回路は、エッジ検出回路がエッジを検出して次のエッジを検出するまでの期間に、基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。 Another semiconductor device of the present invention is a semiconductor device that includes an antenna and transmits / receives a signal by wireless communication with a reader / writer, and includes an edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and the like. The edge detection circuit is a circuit for detecting an edge of a signal input from the reader / writer via the antenna, and the reference clock counter circuit is for detecting the edge by the edge detection circuit. The counter value obtained by counting the wave number of the reference clock signal output from the reference clock generation circuit during the period until the next edge is detected is output to the frequency divider circuit. The circuit is configured to divide the reference clock signal based on the counter value.
また別の本発明の半導体装置の一は、アンテナを備え、リーダ/ライタと無線通信により信号の送受信を行う半導体装置であって、エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、エッジ検出回路は、第1のラッチ回路と、第1のラッチ回路から出力された信号が入力される第2のラッチ回路と、第1のラッチ回路から出力された信号が入力されるインバータ回路と、第2のラッチ回路から出力された信号及びインバータ回路から出力された信号が入力されるアンド回路と、を有し、アンド回路は、第2のラッチ回路から出力された信号とインバータ回路から出力された信号が異なる場合にリセット信号を出力する回路であり、基準クロックカウンター回路は、リセット信号によって、基準クロック発生回路より出力される基準クロック信号の波数をカウントして得られたカウンター値がリセットされ、且つカウンター値を分周回路に出力する回路であり、分周回路は、カウンター値に基づいた基準クロック信号の分周をする回路である構成とする。 Another semiconductor device of the present invention is a semiconductor device that includes an antenna and transmits / receives a signal by wireless communication with a reader / writer, and includes an edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and the like. The edge detection circuit includes a first latch circuit, a second latch circuit to which a signal output from the first latch circuit is input, and an output from the first latch circuit. And an AND circuit to which the signal output from the second latch circuit and the signal output from the inverter circuit are input. The AND circuit is a second latch circuit. This is a circuit that outputs a reset signal when the signal output from the inverter circuit differs from the signal output from the inverter circuit. The reference clock counter circuit is based on the reset signal. The counter value obtained by counting the wave number of the reference clock signal output from the clock generation circuit is reset, and the counter value is output to the frequency divider circuit. The frequency divider circuit is a reference based on the counter value. The circuit is configured to divide the clock signal.
また本発明の半導体装置において、基準クロック発生回路は、リングオシレータ又は水晶発振器である構成でもよい。 In the semiconductor device of the present invention, the reference clock generation circuit may be a ring oscillator or a crystal oscillator.
本発明により送信回路と受信回路間または、複数回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、送信回路から受信回路に入力されるデータ信号を出力した送信回路と、データ信号を受け取る受信回路のクロックが異なっていても、受信回路動作用基準クロック信号のデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。そして、信号のセットアップ時間、ホールド時間が大きく変化するために回路の誤動作を招くと行った不良を低減することができる。すなわち受信回路と送信回路などの複数の回路間で異なるクロック信号を使用した場合であっても、安定した通信が可能であるクロック生成回路を提供することができる。 According to the present invention, a transmission circuit that uses a different clock between a transmission circuit and a reception circuit or between a plurality of circuits and outputs a data signal input from the transmission circuit to the reception circuit when the signal is transferred between the transmission circuit and the reception circuit. Even if the clock of the receiving circuit that receives the data signal is different, the duty ratio of the reference clock signal for receiving circuit operation does not change greatly, and the circuit design is made with a margin for the setup time and hold time of the signal be able to. Then, since the setup time and hold time of the signal change greatly, it is possible to reduce defects caused when the circuit malfunctions. That is, it is possible to provide a clock generation circuit capable of stable communication even when different clock signals are used between a plurality of circuits such as a reception circuit and a transmission circuit.
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
(実施の形態1)
Embodiments of the present invention will be described below with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in the structures of the present invention described below, the same reference numerals may be used in common in different drawings.
(Embodiment 1)
本実施の形態では、本発明のクロック生成回路の一構成例に関して図面を参照して説明する。 In this embodiment, a structure example of a clock generation circuit of the present invention will be described with reference to the drawings.
本発明のクロック生成回路を具備する半導体装置は、送信回路から受信回路に入力されるデータ信号のエッジを検出する回路と、受信回路用基準クロックを発生する回路と、受信回路用基準クロックの波数をカウントする回路と、受信回路用基準クロックの波数のカウンター値を元に受信回路用基準クロックを分周する回路を有している。 A semiconductor device including a clock generation circuit according to the present invention includes a circuit that detects an edge of a data signal input from a transmission circuit to a reception circuit, a circuit that generates a reference clock for the reception circuit, and a wave number of the reference clock for the reception circuit And a circuit that divides the reference clock for the reception circuit based on the counter value of the wave number of the reference clock for the reception circuit.
本発明は、送信回路及び受信回路間で共に異なるクロック信号を使用した場合、送信回路及び受信回路間で信号を受け渡す際のクロック信号が異なっていても、クロック信号のデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができるといった効果を有する。当該効果は、受信回路側におけるエッジ検出手段において送信回路側から受信回路に入力されるデータ信号のエッジを検出し、当該データ信号のエッジから次に送信回路側から受信回路に入力されるデータ信号のエッジまでの期間において、受信回路用基準クロック信号の波数をカウントする回路でカウントし、当該カウントしたカウンター値を元に、分周回路において受信回路用基準クロック信号の分周を行った信号を受信回路動作用の基準クロック信号とすることで実現することができる。以下、具体的な構成等について説明する。 In the present invention, when different clock signals are used between the transmission circuit and the reception circuit, the duty ratio of the clock signal changes greatly even if the clock signal used when the signal is transferred between the transmission circuit and the reception circuit is different. Therefore, there is an effect that it is possible to perform circuit design with a margin for signal setup time and hold time. The effect is that the edge detection means on the receiving circuit side detects the edge of the data signal input from the transmitting circuit side to the receiving circuit, and then the data signal input from the transmitting circuit side to the receiving circuit from the data signal edge In the period up to the edge of the signal, the circuit that counts the wave number of the reference clock signal for the receiving circuit is counted, and a signal obtained by dividing the reference clock signal for the receiving circuit in the frequency dividing circuit is calculated based on the counted counter value. This can be realized by using a reference clock signal for receiving circuit operation. Hereinafter, a specific configuration and the like will be described.
図1に、送信回路110より送信されたデータ信号を受信する受信回路120と、受信回路120にデータ信号を送信する送信回路110についてのブロック図を示す。図1に示す受信回路120は、エッジ検出回路121、受信回路用基準クロック発生回路122、受信回路用基準クロックカウンター回路123、受信回路用分周回路124、受信回路動作用基準クロック発生回路125を有している。また図1における送信回路110は、送信回路用基準クロック発生回路111、送信回路用データ信号発生回路112を有している。
FIG. 1 shows a block diagram of a receiving circuit 120 that receives a data signal transmitted from the transmitting circuit 110 and a transmitting circuit 110 that transmits the data signal to the receiving circuit 120. The reception circuit 120 shown in FIG. 1 includes an
ここで図1において、エッジ検出回路121は、受信する信号102の変化点(エッジ)を検出する回路である。エッジ検出回路は、カウンター回路、ラッチ回路、NOT回路(ノット回路)、AND回路(アンド回路)、OR回路(オア回路)、NAND回路(ナンド回路)、NOR回路(ノア回路)、EXOR回路(エクスクルーシブオア回路)、EX−NOR回路(エクスクルーシブノア回路)等の判定回路を組み合わせて構成する。エッジ検出回路121の具体的な構成について、図4に示す。
Here, in FIG. 1, an
図4においては、図1で示したブロック図におけるエッジ検出回路121の具体的な構成として、第1の記憶手段421、第2の記憶手段422、第1の記憶手段421の反転信号を発生する手段423、第2の記憶手段422から出力された信号と第1の記憶手段421の反転信号とを比較する手段424で構成する例を示している。
In FIG. 4, as a specific configuration of the
図4では、第1の記憶手段421、第2の記憶手段422としてラッチ回路を用い、第1の記憶手段421の反転信号を生成する手段423としてNOT回路を用い、第2の記憶手段422から出力された信号と第1の記憶手段421の反転信号とを比較する手段424としてAND回路を用いる例を示している。
In FIG. 4, a latch circuit is used as the first storage means 421 and the second storage means 422, a NOT circuit is used as the
基準クロック発生回路122は、受信回路120において基準となるクロック信号を発生する回路である。また、基準クロックカウンター回路123は、基準クロック発生回路122から発生したクロック信号の波数をカウントする手段を有している。また、基準クロックカウンター回路123は、エッジ検出回路121から出力された信号103によって、基準クロック発生回路122から出力されたクロック信号104の波数をカウントして得られたカウンター値をリセットする手段を有している。また、分周回路124は、基準クロックカウンター回路123から発生した信号105に基づいて分周する回路である。受信回路動作用基準クロック発生回路125は、分周回路で分周された信号106を受信回路120の動作用基準クロック信号として出力する回路である。
The reference
受信回路用のクロック生成回路内に基準クロック発生回路を設けることより、受信回路動作用のクロック信号として独立して基準クロックを用いることができる。そのため、当該基準クロックによって受信回路全体が動作させることができるため受信回路設計段階における遅延時間の計算が容易であり、回路設計を容易に行うことができる。 By providing the reference clock generating circuit in the clock generating circuit for the receiving circuit, the reference clock can be used independently as a clock signal for operating the receiving circuit. Therefore, since the entire receiving circuit can be operated by the reference clock, the delay time can be easily calculated at the receiving circuit design stage, and the circuit design can be easily performed.
また図1においては、基準クロック発生回路111とデータ信号発生回路112とを有する送信回路110が示されている。送信回路110は、本発明のクロック生成回路の一例として図1に示した受信回路120に入力する信号102を発生する回路として機能する。基準クロック発生回路111は、送信回路110においてクロック信号を生成する回路であり、データ信号発生回路112は受信回路120に入力する信号102を生成する回路である。つまり、受信回路120と送信回路110は、それぞれクロック信号を発生する回路(ここでは、受信回路120における基準クロック発生回路122、送信回路110における基準クロック発生回路111)を内蔵している。従って、通常、受信回路120と送信回路110は異なるクロック信号を生成しており、同期動作していない。
Further, FIG. 1 shows a transmission circuit 110 having a reference
なお、送信回路110における基準クロック発生回路111から出力される信号101は、データ信号発生回路112を動作させるクロック信号であり、データ信号発生回路112から出力された信号102が受信回路120の回路に入力されている。なお、送信回路110から受信回路120への信号102の送信は無線通信を用いてもよいし、有線通信を用いて行ってもよい。送信回路110から受信回路120への信号102の送信を無線通信で行うことで、配線による接続を省略することができる。
The
なお本発明において、エッジとは、信号の立ち上がりまたは立ち下がりのタイミングのことをいう。なお本明細書では、信号が低電位から高電位に変化することを立ち上がりと呼ぶ。また信号が高電位から低電位に変化することを立ち下がりという。すなわち信号のエッジ間は、信号の立ち下がりから次の立ち下がり、または信号の立ち上がりから次の立ち上がりのことをいう。 In the present invention, an edge refers to a signal rising or falling timing. Note that in this specification, the change of a signal from a low potential to a high potential is referred to as rising. The change of the signal from a high potential to a low potential is called falling. That is, the interval between the signal edges means the next falling edge from the falling edge of the signal or the next rising edge from the rising edge of the signal.
受信回路120において、エッジ検出回路121から出力された信号103は、基準クロックカウンター回路123に入力される。また、受信回路120における基準クロック発生回路122から出力された信号107は、エッジ検出回路121を動作させるクロック信号として当該エッジ検出回路121に入力される。
In the receiving circuit 120, the
なお、受信回路120において分周回路124を用いているが、基準クロックカウンター回路123の周波数が、受信回路120における受信回路動作用基準クロック発生回路125の周波数を満たした場合は、分周回路で基準クロック発生回路からの基準クロック信号を分周することなく、出力することもある。
The
次に、本実施の形態の形態で示すクロック生成回路における回路の動作の一例を図2のフローチャートを用いて説明する。図2のフローチャートは、送信回路110から受信回路120に入力されるデータ信号の立ち下がりエッジ間にN個(Nは自然数)のクロック信号を発生させ、データ信号の立ち下がりエッジ間における当該N個のクロック信号を受信回路動作用基準クロック信号として使用する場合について説明する。 Next, an example of circuit operation in the clock generation circuit described in this embodiment will be described with reference to a flowchart in FIG. The flowchart of FIG. 2 generates N clock signals (N is a natural number) between the falling edges of the data signal input from the transmission circuit 110 to the receiving circuit 120, and the N signals between the falling edges of the data signal. A case where the above clock signal is used as a reference clock signal for receiving circuit operation will be described.
まず、受信回路120における基準クロック発生回路122において基準クロック信号を発生させる(ステップ201)。ここでは、基準クロック発生回路122として、リングオシレータを用いて基準クロック信号を発生させ、基準クロックカウンター回路123により基準クロック信号の波数をカウントする(ステップ202)。なお、基準クロック発生回路122としてリングオシレータの他に、水晶発振器や外部からの入力信号の手段を用いてもよい。とくにリングオシレータを用いることにより、薄膜トランジスタで基準クロック発生回路122を形成できるため、基準クロック発生回路122の小型化を行うことができる。
First, a reference clock signal is generated in the reference
次に、基準クロック発生回路122から出力された基準クロック信号の波数を基準クロックカウンター回路123によりカウントしたカウンター値が、ある値(N値)と等しくなったかを判定し(ステップ203)、ある値(N値)と等しくなった場合(YES)は、エッジ検出回路121によって送信回路から受信回路に入力されたデータ信号の立ち下がりエッジが検出されたかを判定する(ステップ204)。一方、ある値(N値)と等しくない場合(NO)は、基準クロックカウンター回路のカウンター値のカウントアップを行う(ステップ208)。そしてエッジ検出回路121において、送信回路110から受信回路120に入力されたデータ信号の立ち下がりエッジが検出された場合(YES)は、基準クロックカウンター回路123において、基準クロックカウンター回路のカウンター値のリセットを行う(ステップ205)。また送信回路110から受信回路120に入力されたデータ信号の立ち下がりエッジが検出されなかった場合(NO)は、基準クロックカウンター回路123において、基準クロックカウンター回路のカウンター値の保持が行われる(ステップ209)。
Next, it is determined whether the counter value obtained by counting the wave number of the reference clock signal output from the reference
次に、分周回路124によって受信回路用基準クロック信号の分周を行い、基準クロックカウンター回路のカウンター値に応じて所望の周期のクロック信号を発生させる(ステップ206)。
Next, the
次に受信回路動作用基準クロック発生回路は、分周回路で分周した基準クロック信号を元に、受信回路動作用基準クロックを発生させる(ステップ207)。 Next, the receiving circuit operation reference clock generation circuit generates a receiving circuit operation reference clock based on the reference clock signal divided by the frequency dividing circuit (step 207).
次に、上述したクロック生成回路のタイミングチャートについて図3を参照して説明する。 Next, a timing chart of the above-described clock generation circuit will be described with reference to FIG.
図3に示すタイミングチャートは、送信回路110から受信回路120に入力されるデータ信号301、送信回路から受信回路に入力されるデータ信号のエッジを検出し、受信回路の基準クロックカウンター回路のカウンター値をリセットするリセット信号302、受信回路基準クロック信号303、受信回路基準クロックをカウントするカウンター値304、受信回路動作用基準クロック信号305の動作を示している。
The timing chart shown in FIG. 3 detects the edge of the data signal 301 input from the transmission circuit 110 to the reception circuit 120 and the data signal input from the transmission circuit to the reception circuit, and the counter value of the reference clock counter circuit of the reception circuit. The operation of the
また、図3において、受信回路動作用基準クロック信号305における通常の1波長分の期間を期間306、受信回路動作用基準クロック信号305の通常の1波長分の期間より長い期間を期間307として表している。
In FIG. 3, a period corresponding to one normal wavelength in the
本実施の形態で説明する受信回路120のクロック生成回路においては、送信回路110から受信回路120に入力されるデータ信号301の立ち下がりエッジをエッジ検出回路によって検出し、受信回路における基準クロックの波数をカウントする基準クロックカウンター回路をリセットするリセット信号302を発生させる。この基準クロックカウンターリセット信号によって、基準クロックカウンター回路のカウンター値をリセットする。
In the clock generation circuit of the reception circuit 120 described in this embodiment, the falling edge of the data signal 301 input from the transmission circuit 110 to the reception circuit 120 is detected by the edge detection circuit, and the wave number of the reference clock in the reception circuit is detected. A
例えば図3において、基準クロックカウンター回路におけるカウンター値が「11」と等しくないときは、基準クロックカウンター回路におけるカウンター値をカウントアップさせ、基準クロックカウンター回路におけるカウンター値が「11」と等しいときは、基準クロックカウンター回路におけるカウンター値を保持する。 For example, in FIG. 3, when the counter value in the reference clock counter circuit is not equal to “11”, the counter value in the reference clock counter circuit is counted up, and when the counter value in the reference clock counter circuit is equal to “11”, Holds the counter value in the reference clock counter circuit.
また図3において、受信回路動作用基準クロック信号305は、基準クロックカウンター回路のカウンター値を元に分周された受信回路を動作させるための基準クロック信号である。受信回路動作用基準クロック信号305は、基準クロックカウンター回路におけるカウンター値が奇数から偶数に切り替わる時クロックが反転する場合で、受信回路基準クロック信号の4分周を行っている。
In FIG. 3, a
なお、図3のタイミングチャートでは、基準クロックカウンター回路におけるカウンター値が奇数から偶数に切り替わる際に信号を反転させ、受信回路動作用基準クロック信号を生成する場合であるが、基準クロックカウンター回路におけるカウンター値が偶数から奇数に切り替わる際に信号を反転させて受信回路動作用基準クロック信号を生成する場合でもよいし、ある自然数Nのとき信号を反転させ、受信回路動作用クロック信号を生成してもよい。 In the timing chart of FIG. 3, when the counter value in the reference clock counter circuit is switched from odd to even, the signal is inverted to generate a reference clock signal for receiving circuit operation. When the value is switched from an even number to an odd number, the signal may be inverted to generate the reference clock signal for receiving circuit operation, or when the natural number N is inverted, the signal may be inverted to generate the receiving circuit operation clock signal. Good.
このように、本発明においては、エッジ検出回路を設けることによって、送信回路110と受信回路120の各々に設けられた基準クロック発生回路により、それぞれ異なるクロック信号を用いた場合であっても、受信回路120用の基準クロック信号により受信回路全体を正常に動作させることができるため安定した通信を提供することができる。すなわち本発明によって、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。 As described above, in the present invention, by providing the edge detection circuit, the reference clock generation circuit provided in each of the transmission circuit 110 and the reception circuit 120 can receive signals even when different clock signals are used. Since the entire receiving circuit can be normally operated by the reference clock signal for the circuit 120, stable communication can be provided. That is, according to the present invention, when a signal is transmitted between the transmission circuit and the reception circuit using different clocks between the transmission circuit and the reception circuit, the transmission circuit that outputs the data input to the reception circuit and the reception circuit that receives the data Even if the clocks are different from each other, it is possible to design a circuit with a margin in the signal setup time and hold time without greatly changing the clock duty ratio.
なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。
(実施の形態2)
Note that this embodiment can be implemented in combination with the technical elements of the other embodiments in this specification.
(Embodiment 2)
本実施の形態では、上記実施の形態で示したクロック生成回路を有し且つ無線で情報の送受信が可能な半導体装置に関して図面を参照して説明する。 In this embodiment, a semiconductor device including the clock generation circuit described in the above embodiment and capable of transmitting and receiving information wirelessly will be described with reference to drawings.
近年、超小型ICチップと、無線通信用のアンテナを組み合わせたRFIDタグ等の半導体装置が脚光を浴びている。RFIDタグは、無線通信装置(リーダ/ライタともいう)を使った通信信号(動作磁界)の授受により、データを書き込んだり、データを読み出すことができる。 In recent years, a semiconductor device such as an RFID tag that combines a micro IC chip and an antenna for wireless communication has attracted attention. The RFID tag can write and read data by transmitting and receiving a communication signal (operation magnetic field) using a wireless communication device (also referred to as a reader / writer).
RFIDタグ等の無線で情報の送受信が可能な半導体装置の応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、RFIDタグでは、無線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理の効率化、低コスト化などが実現可能である。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が実現可能である。 As an application field of a semiconductor device capable of transmitting and receiving information wirelessly such as an RFID tag, for example, merchandise management in the distribution industry can be cited. At present, merchandise management using bar codes and the like is the mainstream, but since bar codes are optically read, data cannot be read if there is a shield. On the other hand, since an RFID tag reads data wirelessly, it can be read even if there is a shield. Therefore, it is possible to realize efficient merchandise management and cost reduction. In addition, a wide range of applications such as boarding tickets, air passenger tickets, and automatic payment of fare are possible.
RFIDタグの応用分野が広がりつつある中で、より高機能なRFIDタグに対する要求も高まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩の防止が実現される。これには、復号化/暗号化の処理をハードウェア的に処理する方式と、ソフトウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式とが考えられる。ハードウェア的に処理する方式では、復号化/暗号化を行う専用回路で演算回路を構成する。ソフトウェア的に処理する方式では、CPU(Central Processing Unit:中央処理装置)と大規模メモリとで演算回路を構成し、復号化/暗号化プログラムをCPUで実行する。ハードウェア及びソフトウェアを併用する方式では、専用回路と、CPUと、メモリと、で演算回路を構成し、専用回路で復号化/暗号化の演算処理の一部分を行い、残りの演算処理のプログラムをCPUで実行する。 As the application field of RFID tags is expanding, the demand for higher-performance RFID tags is also increasing. For example, data transmission to a third party can be prevented by encrypting transmission / reception data. For this, a method of processing the decryption / encryption process in hardware, a method of processing in software, and a method of using both hardware and software can be considered. In the method of processing in hardware, an arithmetic circuit is configured by a dedicated circuit that performs decryption / encryption. In the method of processing in software, an arithmetic circuit is constituted by a CPU (Central Processing Unit) and a large-scale memory, and a decryption / encryption program is executed by the CPU. In the method using both hardware and software, the dedicated circuit, CPU, and memory constitute an arithmetic circuit, and the dedicated circuit performs a part of the decryption / encryption arithmetic processing, and the remaining arithmetic processing program is executed. Run on the CPU.
本実施の形態では、本発明における半導体装置の一例として、CPU、メモリを具備するRFIDタグについて図7、図8を用いて説明する。図7は、RFIDタグのブロック図であり、図8はRFIDタグのレイアウト図である。 In this embodiment, an RFID tag including a CPU and a memory will be described as an example of a semiconductor device of the present invention with reference to FIGS. FIG. 7 is a block diagram of the RFID tag, and FIG. 8 is a layout diagram of the RFID tag.
まず、図7を用いて本実施の形態で示す半導体装置のブロック構成を説明する。図7において、RFIDタグ等の半導体装置(以下「RFIDタグ1001」と記す)は、アンテナ1009と、RF回路1008と、クロック生成部1002と、コントローラ1010と、CPU1014と、ROM1015と、RAM1016とを有している。RF回路1008は電源回路1003と、復調回路1006と、変調回路1007から構成される。クロック生成部1002は、クロック生成回路1004と、レギュレータ1005から構成されている。コントローラ1010は、CPUインターフェース1011と、RFインターフェース1013と、メモリコントローラ1012とから構成されている。なお、図7では、説明の簡単化のため省略したが、RFIDタグ1001には通信信号として、受信信号と、送信信号とが、リーダ/ライタの間で同時に送受信されている。受信信号は、アンテナ1009で受信された後、復調回路1006により復調される。また、送信信号は、変調回路1007により変調された後、アンテナ1009より送信される。なお、クロック生成回路1004は上記実施の形態で示した構成で設けることができる。
First, a block configuration of the semiconductor device described in this embodiment is described with reference to FIGS. 7, a semiconductor device such as an RFID tag (hereinafter referred to as “RFID tag 1001”) includes an
図7において、通信信号により形成される磁界中にRFIDタグ1001を置くと、アンテナ1009により、誘導起電力を生じる。誘導起電力はRF回路1008中の電源回路1003を介してレギュレータ1005及びRFインターフェース1013に入力される。レギュレータ1005に入力された電圧は安定化され、クロック生成回路1004に入力されることで、クロック生成回路は安定したクロック信号を出力する。クロック信号はコントローラに入力される。なお図7において、クロック生成回路1004と共にレギュレータ1005を並べて設ける構成とすることが好適である。特に本発明においては、リングオシレータ等を用いた基準クロック発生回路より安定したクロックを生成する必要があるため、レギュレータ1005とクロック生成回路1004を併設して設けることでより安定したクロック信号を生成することができる。
In FIG. 7, when the RFID tag 1001 is placed in a magnetic field formed by a communication signal, an induced electromotive force is generated by the
復調回路1006は、ASK方式の受信信号の振幅の変動を”0”/”1”の受信データとして検出する。復調回路1006は、例えばローパスフィルターとする。さらに、変調回路1007は、送信データをASK方式の送信信号の振幅を変動させて送信する。例えば、送信データが”0”の場合、共振回路の共振点を変化させ、通信信号の振幅を変化させる。
The
本実施の形態におけるRFIDタグの動作を説明する。まず、リーダ/ライタより送信された受信信号により、RFIDタグ1001が受信信号を受信する。受信信号は、復調回路1006で復調された後、コントローラ1010におけるRFインターフェース1013に入力される。RFインターフェース1013に入力された受信信号は、CPUインターフェース1011を介してCPU1014で演算処理される。また、RFインターフェース1013に入力された受信信号により、メモリコントローラ1012を介してROM1015、RAM1016に対するアクセスをおこなう。
The operation of the RFID tag in this embodiment will be described. First, the RFID tag 1001 receives a reception signal based on a reception signal transmitted from the reader / writer. The received signal is demodulated by the
そして、CPU1014による演算処理、ROM1015、RAM1016におけるデータの入出力後に送信データを生成し、変調回路1007で変調し、アンテナ1009より送信信号をリーダ/ライタに送信する。
Then, after arithmetic processing by the
なお、本実施の形態では、CPUと大規模メモリとで演算回路を構成し、プログラムをCPUで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、CPUと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをCPUで実行すれば良い。 In this embodiment, the arithmetic circuit is configured by the CPU and the large-scale memory, and the method of executing the program by the CPU has been described. However, the optimal arithmetic method is selected according to the purpose, and the configuration is based on the method. It is also possible to do. For example, as a calculation method, other methods such as a method of processing the operation in hardware and a method of using both hardware and software are conceivable. In the method of processing in hardware, an arithmetic circuit may be configured with a dedicated circuit. In the method using both hardware and software, a dedicated circuit, a CPU, and a memory constitute an arithmetic circuit, a part of the arithmetic processing is performed by the dedicated circuit, and the remaining arithmetic processing program is executed by the CPU. .
次に、図8を用いて、RFIDタグ1001のレイアウト構成について説明する。なお、図8において、図7に相当する部分には、同一の番号を付し、説明を省略する。 Next, the layout configuration of the RFID tag 1001 will be described with reference to FIG. In FIG. 8, parts corresponding to those in FIG.
図8において、RF回路1008は、アンテナ(図示せず)を貼り付ける電極パッドがある。なお、アンテナを貼り付ける際には、電極パッドに過度の圧力が印加される可能性がある。したがって、電極パッドの下には、トランジスタなど、回路を構成する部品を配置しないことが望ましい。なお、アンテナの種類としては特に限定されず、例えばV字ダイポールアンテナを外付けで形成すればよい。
In FIG. 8, the
なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。すなわち本実施の形態において説明したクロック生成回路からクロック信号を安定して出力できるといった利点に加え、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。
(実施の形態3)
Note that this embodiment can be implemented in combination with the technical elements of the other embodiments in this specification. In other words, in addition to the advantage that the clock signal can be stably output from the clock generation circuit described in this embodiment, when using a different clock between the transmission circuit and the reception circuit and passing the signal between the transmission circuit and the reception circuit, Even if the clock of the transmitter circuit that outputs data input to the receiver circuit and the clock of the receiver circuit that receives data are different, the clock duty ratio does not change significantly and there is room for signal setup time and hold time Circuit design can be performed.
(Embodiment 3)
本実施の形態では、上記実施の形態で示したRFIDタグ等の半導体装置を構成する素子の作製方法を説明する。本発明に係る半導体装置を構成する各回路の素子として薄膜トランジスタを用いて作製することができる。本実施の形態例では、半導体装置を構成する回路を薄膜トランジスタで形成し、薄膜トランジスタの製造に使用した基板から、可撓性(フレキシブル)基板に回路を転載し、フレキシブルな半導体装置を製造する方法を示す。 In this embodiment, a method for manufacturing an element included in the semiconductor device such as the RFID tag described in the above embodiment will be described. It can be manufactured using a thin film transistor as an element of each circuit included in the semiconductor device according to the present invention. In this embodiment, a method of manufacturing a flexible semiconductor device by forming a circuit included in a semiconductor device using a thin film transistor and transferring the circuit from a substrate used for manufacturing the thin film transistor to a flexible substrate. Show.
本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するpチャネル型TFT(「Pch−TFT」とも表記する。)及びnチャネル型TFT(「Nch−TFT」とも表記する。)、並びにアンテナを代表的に示す。以下、図9〜図11に図示する断面図を用いて、半導体装置の作製方法を説明する。 In this embodiment, as a circuit included in the semiconductor device, a p-channel TFT (also referred to as “Pch-TFT”) and an n-channel TFT (also referred to as “Nch-TFT”) included in an inverter or the like. , As well as the antenna. Hereinafter, a method for manufacturing a semiconductor device will be described with reference to cross-sectional views illustrated in FIGS.
まず、基板1301の一表面に絶縁膜1302を介して剥離層1303を形成し、続けて下地膜として機能する絶縁膜1304と半導体膜(非晶質半導体膜1305)を積層して形成する(図9(A)参照)。なお、絶縁膜1302、剥離層1303、絶縁膜1304および非晶質半導体膜1305は、連続して形成することができる。
First, a
基板1301は、ガラス基板、石英基板、金属基板(例えばステンレス基板など)、セラミック基板、Si基板等の半導体基板、など、から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層1303は、絶縁膜1302を介して基板1301の全面に設けているが、必要に応じて、基板1301の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
The
絶縁膜1302、絶縁膜1304は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等の絶縁材料を用いて形成する。例えば、絶縁膜1302、1304を2層構造とする場合、第1層目の絶縁膜として窒化酸化シリコン膜を形成し、第2層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第1層目の絶縁膜として窒化シリコン膜を形成し、第2層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜1302は、基板1301から剥離層1303又はその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能し、絶縁膜1304は基板1301、剥離層1303からその上に形成される素子に不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜1302、1304を形成することによって、基板1301からNaなどのアルカリ金属やアルカリ土類金属が、剥離層1303から剥離層に含まれる不純物元素がこの上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板1301として石英を用いるような場合には絶縁膜1302、1304を省略してもよい。
The insulating
剥離層1303は、金属膜や金属膜と金属酸化膜の積層構造等を用いることができる。金属膜としては、タングステン(W)、モリブデン(Mo)、チタン(Ti)、タンタル(Ta)、ニオブ(Nb)、ニッケル(Ni)、コバルト(Co)、ジルコニウム(Zr)、亜鉛(Zn)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オスミウム(Os)、イリジウム(Ir)から選択された元素または元素を主成分とする合金材料若しくは化合物材料からなる膜を単層又は積層して形成する。また、金属膜や金属酸化膜は、スパッタ法やプラズマCVD法等の各種CVD法等により、これらの材料を用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気化またはN2O雰囲気下におけるプラズマ処理、酸素雰囲気化またはN2O雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やCVD法等によりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。また、この場合、タングステンの酸化物は、WOxで表され、Xは2〜3であり、Xが2の場合(WO2)、Xが2.5の場合(W2O5)、Xが2.75の場合(W4O11)、Xが3の場合(WO3)などがある。タングステンの酸化物を形成するにあたり、上記に挙げたXの値に特に制約はなく、エッチングレート等を基に、どの酸化物を形成するかを決めるとよい。他にも、例えば、金属膜(例えば、タングステン)を形成した後に、当該金属膜上にスパッタ法で酸化珪素(SiO2)等の絶縁膜を設けると共に、金属膜上に金属酸化物(例えば、タングステン上にタングステン酸化物)を形成してもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に窒素雰囲気下または窒素と酸素雰囲気下でプラズマ処理や加熱処理を行えばよい。
For the
非晶質半導体膜1305は、スパッタリング法、LPCVD法、プラズマCVD法等により、25〜200nm(好ましくは30〜150nm)の厚さで形成する。
The
次に、非晶質半導体膜1305にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、RTA又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により非晶質半導体膜1305の結晶化を行ってもよい。その後、得られた結晶質半導体膜を所望の形状にエッチングして、結晶質半導体膜1305a〜1305fを形成し、当該半導体膜1305a〜1305fを覆うようにゲート絶縁膜1306を形成する(図9(B)参照)。
Next, crystallization is performed by irradiating the
ゲート絶縁膜1306は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等の絶縁材料を用いて形成する。例えば、ゲート絶縁膜1306を2層構造とする場合、第1層目の絶縁膜として酸化窒化シリコン膜を形成し、第2層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第1層目の絶縁膜として酸化シリコン膜を形成し、第2層目の絶縁膜として窒化シリコン膜を形成してもよい。
The
結晶質半導体膜1305a〜1305fの作製工程の一例を以下に簡単に説明すると、まず、プラズマCVD法を用いて、膜厚50〜60nmの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理(500℃、1時間)と、熱結晶化の処理(550℃、4時間)を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることよって結晶質半導体膜1305a〜1305fを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
An example of a manufacturing process of the
結晶化に用いるレーザー発振器としては、連続発振型のレーザービーム(CWレーザービーム)やパルス発振型のレーザービーム(パルスレーザービーム)を用いることができる。ここで用いることができるレーザービームは、Arレーザー、Krレーザー、エキシマレーザーなどの気体レーザー、単結晶のYAG、YVO4、フォルステライト(Mg2SiO4)、YAlO3、GdVO4、若しくは多結晶(セラミック)のYAG、Y2O3、YVO4、YAlO3、GdVO4に、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ti:サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち一種または複数種から発振されるものを用いることができる。このようなレーザービームの基本波、及びこれらの基本波の第2高調波から第4高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Nd:YVO4レーザー(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を用いることができる。このときレーザーのパワー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、走査速度を10〜2000cm/sec程度として照射する。なお、単結晶のYAG、YVO4、フォルステライト(Mg2SiO4)、YAlO3、GdVO4、若しくは多結晶(セラミック)のYAG、Y2O3、YVO4、YAlO3、GdVO4に、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザー、Arイオンレーザー、またはTi:サファイアレーザーは、連続発振をさせることが可能であり、Qスイッチ動作やモード同期などを行うことによって10MHz以上の発振周波数でパルス発振をさせることも可能である。10MHz以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。従って、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。 As a laser oscillator used for crystallization, a continuous wave laser beam (CW laser beam) or a pulsed laser beam (pulse laser beam) can be used. The laser beam that can be used here is a gas laser such as Ar laser, Kr laser, or excimer laser, single crystal YAG, YVO 4 , forsterite (Mg 2 SiO 4 ), YAlO 3 , GdVO 4 , or polycrystalline ( (Ceramics) YAG, Y 2 O 3 , YVO 4 , YAlO 3 , GdVO 4 with one or more of Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta added as dopants Lasers oscillated from one or more of laser, glass laser, ruby laser, alexandrite laser, Ti: sapphire laser, copper vapor laser or gold vapor laser as a medium can be used. By irradiating the fundamental wave of such a laser beam and the second to fourth harmonics of these fundamental waves, a crystal having a large grain size can be obtained. For example, the second harmonic (532 nm) or the third harmonic (355 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm) can be used. In this case, a laser power density is about 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation is performed at a scanning speed of about 10 to 2000 cm / sec. Note that single crystal YAG, YVO 4 , forsterite (Mg 2 SiO 4 ), YAlO 3 , GdVO 4 , or polycrystalline (ceramic) YAG, Y 2 O 3 , YVO 4 , YAlO 3 , GdVO 4 , dopants Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta as a medium, a laser, Ar ion laser, or Ti: sapphire laser with one or more added as a medium should be continuously oscillated It is also possible to perform pulse oscillation at an oscillation frequency of 10 MHz or more by performing Q switch operation, mode synchronization, or the like. When a laser beam is oscillated at an oscillation frequency of 10 MHz or higher, the semiconductor film is irradiated with the next pulse during the period from when the semiconductor film is melted by the laser to solidification. Therefore, unlike the case of using a pulse laser having a low oscillation frequency, the solid-liquid interface can be continuously moved in the semiconductor film, so that crystal grains continuously grown in the scanning direction can be obtained.
また、ゲート絶縁膜1306は、半導体膜1305a〜1305fに対し前述の高密度プラズマ処理を行い、表面を酸化又は窒化することで形成しても良い。例えば、He、Ar、Kr、Xeなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(NHラジカルを含む場合もある)によって、半導体膜の表面を酸化又は窒化することができる。
Alternatively, the
このような高密度プラズマを用いた処理により、1〜20nm、代表的には5〜10nmの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜(結晶性シリコン、或いは多結晶シリコン)を直接酸化(若しくは窒化)するため、形成される絶縁膜の厚さは理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。 By such treatment using high-density plasma, an insulating film with a thickness of 1 to 20 nm, typically 5 to 10 nm, is formed over the semiconductor film. Since the reaction in this case is a solid-phase reaction, the interface state density between the insulating film and the semiconductor film can be extremely low. Such high-density plasma treatment directly oxidizes (or nitrides) a semiconductor film (crystalline silicon or polycrystalline silicon), so that the thickness of the formed insulating film ideally has extremely small variation. can do. In addition, since oxidation is not strengthened even at the crystal grain boundaries of crystalline silicon, a very favorable state is obtained. That is, the surface of the semiconductor film is solid-phase oxidized by the high-density plasma treatment shown here, thereby forming an insulating film with good uniformity and low interface state density without causing an abnormal oxidation reaction at the grain boundaries. can do.
ゲート絶縁膜は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにプラズマや熱反応を利用したCVD法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。 As the gate insulating film, only an insulating film formed by high-density plasma treatment may be used, or an insulating film such as silicon oxide, silicon oxynitride, or silicon nitride is deposited by a CVD method using plasma or thermal reaction. , May be laminated. In any case, a transistor formed by including an insulating film formed by high-density plasma in part or all of the gate insulating film can reduce variation in characteristics.
また、半導体膜に対し、連続発振レーザー若しくは10MHz以上の周波数で発振するレーザービームを照射しながら一方向に走査して結晶化させて得られた半導体膜1305a〜1305fは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向(チャネル形成領域が形成されたときにキャリアが流れる方向)に合わせてトランジスタを配置し、上記ゲート絶縁膜を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ(TFT)を得ることができる。
Further, the
次に、ゲート絶縁膜1306上に、第1の導電膜と第2の導電膜とを積層して形成する。ここでは、第1の導電膜は、CVD法やスパッタリング法等により、20〜100nmの厚さで形成する。第2の導電膜は、100〜400nmの厚さで形成する。第1の導電膜と第2の導電膜は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第1の導電膜と第2の導電膜の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第1の導電膜と第2の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、2層構造ではなく、3層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
Next, a first conductive film and a second conductive film are stacked over the
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜1305a〜1305fの上方にゲート電極1307を形成する。ここでは、ゲート電極1307として、第1の導電膜1307aと第2の導電膜1307bの積層構造で設けた例を示している。
Next, a resist mask is formed using a photolithography method, and an etching process for forming a gate electrode and a gate line is performed, so that a
次に、ゲート電極1307をマスクとして半導体膜1305a〜1305fに、イオンドープ法またはイオン注入法により、n型を付与する不純物元素を低濃度に添加し、その後、フォトリソグラフィ法によりレジストからなるマスクを選択的に形成して、p型を付与する不純物元素を高濃度に添加する。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、n型を付与する不純物元素としてリン(P)を用い、1×1015〜1×1019/cm3の濃度で含まれるように半導体膜1305a〜1305fに選択的に導入し、n型を示す不純物領域1308を形成する。また、p型を付与する不純物元素としてボロン(B)を用い、1×1019〜1×1020/cm3の濃度で含まれるように選択的に半導体膜1305c、1305eに導入し、p型を示す不純物領域1309を形成する(図9(C)参照)。
Next, an impurity element imparting n-type conductivity is added to the
続いて、ゲート絶縁膜1306とゲート電極1307を覆うように、絶縁膜を形成する。絶縁膜は、プラズマCVD法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極1307の側面に接する絶縁膜1310(サイドウォールともよばれる)を形成する。絶縁膜1310は、低濃度不純物領域(LDD(Lightly Doped drain)領域)を形成する際のドーピング用のマスクとして用いる。
Subsequently, an insulating film is formed so as to cover the
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極1307および絶縁膜1310をマスクとして用いて、半導体膜1305a、1305b、1305d、1305fにn型を付与する不純物元素を高濃度に添加して、n型を示す不純物領域1311を形成する。ここでは、n型を付与する不純物元素としてリン(P)を用い、1×1019〜1×1020/cm3の濃度で含まれるように半導体膜1305a、1305b、1305d、1305fに選択的に導入し、不純物領域1308より高濃度のn型を示す不純物領域1311を形成する。
Subsequently, an impurity element imparting n-type conductivity is added to the
以上の工程により、nチャネル型薄膜トランジスタ1300a、1300b、1300d、1300fとpチャネル型薄膜トランジスタ1300c、1300eが形成される(図9(D)参照)。
Through the above steps, n-channel
nチャネル型薄膜トランジスタ1300aは、ゲート電極1307と重なる半導体膜1305aの領域にチャネル形成領域が形成され、ゲート電極1307及び絶縁膜1310と重ならない領域にソース領域又はドレイン領域を形成する不純物領域1311が形成され、絶縁膜1310と重なる領域であってチャネル形成領域と不純物領域1311の間に低濃度不純物領域(LDD領域)が形成されている。また、nチャネル型薄膜トランジスタ1300b、1300d、1300fも同様にチャネル形成領域、低濃度不純物領域及び不純物領域1311が形成されている。
In the n-channel
pチャネル型薄膜トランジスタ1300cは、ゲート電極1307と重なる半導体膜1305cの領域にチャネル形成領域が形成され、ゲート電極1307と重ならない領域にソース領域又はドレイン領域を形成する不純物領域1309が形成されている。また、pチャネル型薄膜トランジスタ1300eも同様にチャネル形成領域及び不純物領域1309が形成されている。なお、ここでは、pチャネル型薄膜トランジスタ1300c、1300eには、LDD領域を設けていないが、pチャネル型薄膜トランジスタにLDD領域を設けてもよいし、nチャネル型薄膜トランジスタにLDD領域を設けない構成としてもよい。
In the p-channel
次に、半導体膜1305a〜1305f、ゲート電極1307等を覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ1300a〜1300fのソース領域又はドレイン領域を形成する不純物領域1309、1311と電気的に接続する導電膜1313を形成する(図10(A)参照)。絶縁膜は、CVD法、スパッタ法、SOG法、液滴吐出法、スクリーン印刷法等により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ等の有機材料やシロキサン材料等により、単層または積層で形成する。ここでは、当該絶縁膜を2層で設け、1層目の絶縁膜1312aとして窒化酸化珪素膜で形成し、2層目の絶縁膜1312bとして酸化窒化珪素膜で形成する。また、導電膜1313は、薄膜トランジスタ1300a〜1300fのソース電極又はドレイン電極を形成しうる。
Next, an insulating film is formed as a single layer or a stacked layer so as to cover the
なお、絶縁膜1312a、1312bを形成する前、または絶縁膜1312a、1312bのうちの1つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはRTA法などを適用するとよい。
Note that before the insulating
導電膜1313は、CVD法やスパッタリング法等により、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜1313は、例えば、バリア膜とアルミニウムシリコン(Al−Si)膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン(Al−Si)膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜1313を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。 The conductive film 1313 is formed by a CVD method, a sputtering method, or the like by aluminum (Al), tungsten (W), titanium (Ti), tantalum (Ta), molybdenum (Mo), nickel (Ni), platinum (Pt), copper ( Cu), gold (Au), silver (Ag), manganese (Mn), neodymium (Nd), carbon (C), silicon (Si), or an alloy material containing these elements as a main component or The compound material is formed as a single layer or a stacked layer. The alloy material containing aluminum as a main component corresponds to, for example, a material containing aluminum as a main component and containing nickel, or an alloy material containing aluminum as a main component and containing nickel and one or both of carbon and silicon. For the conductive film 1313, for example, a stacked structure of a barrier film, an aluminum silicon (Al—Si) film, and a barrier film, or a stacked structure of a barrier film, an aluminum silicon (Al—Si) film, a titanium nitride film, and a barrier film may be employed. . Note that the barrier film corresponds to a thin film formed of titanium, titanium nitride, molybdenum, or molybdenum nitride. Aluminum and aluminum silicon are suitable materials for forming the conductive film 1313 because they have low resistance and are inexpensive. In addition, when an upper layer and a lower barrier layer are provided, generation of hillocks of aluminum or aluminum silicon can be prevented. In addition, when a barrier film made of titanium, which is a highly reducing element, is formed, even if a thin natural oxide film is formed on the crystalline semiconductor film, the natural oxide film is reduced, and the crystalline semiconductor film is excellent. Contact can be made.
次に、導電膜1313を覆うように、絶縁膜1314を形成し、当該絶縁膜1314上に、薄膜トランジスタ1300a、1300fのソース電極又はドレイン電極を形成する導電膜1313とそれぞれ電気的に接続する導電膜1315a、1315bを形成する。また、薄膜トランジスタ1300bのソース電極又はドレイン電極を形成する導電膜1313と電気的に接続する導電膜1316を形成する。なお、導電膜1315a、1315bと導電膜1316は同一の材料で同時に形成してもよい。導電膜1315a、1315bと導電膜1316は、上述した導電膜1313で示したいずれかの材料を用いて形成することができる。
Next, an insulating
続いて、導電膜1316にアンテナとして機能する導電膜1317が電気的に接続されるように形成する(図10(B)参照)。
Next, a
絶縁膜1314は、CVD法やスパッタ法等により、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y>0)、窒化酸化珪素(SiNxOy)(x>y>0)等の酸素または窒素を有する絶縁膜やDLC(ダイヤモンドライクカーボン)等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
Insulating
導電膜1317は、CVD法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム(Al)、チタン(Ti)、銀(Ag)、銅(Cu)、金(Au)、白金(Pt)ニッケル(Ni)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
The
例えば、スクリーン印刷法を用いてアンテナとして機能する導電膜1317を形成する場合には、粒径が数nmから数十μmの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀(Ag)、金(Au)、銅(Cu)、ニッケル(Ni)、白金(Pt)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)およびチタン(Ti)等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子(例えば粒径1nm以上100nm以下)を用いる場合、150〜300℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径20μm以下の微粒子を用いることが好ましい。はんだや鉛フリーのはんだは、低コストであるといった利点を有している。
For example, when the
また、導電膜1315a、1315bは、後の工程において本発明の半導体装置に含まれるバッテリーと電気的に接続される配線として機能しうる。また、アンテナとして機能する導電膜1317を形成する際に、導電膜1315a、1315bに電気的に接続するように別途導電膜を形成し、当該導電膜をバッテリーに接続する配線として利用してもよい。
In addition, the
次に、導電膜1317を覆うように絶縁膜1318を形成した後、薄膜トランジスタ1300a〜1300f、導電膜1317等を含む層(以下、「素子形成層1319」と記す)を基板1301から剥離する。ここでは、レーザー光(例えばUV光)を照射することによって、薄膜トランジスタ1300a〜1300fを避けた領域に開口部を形成後(図10(C)参照)、物理的な力を用いて基板1301から素子形成層1319を剥離することができる。また、基板1301から素子形成層1319を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層1303を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素(ClF3)を使用する。そうすると、素子形成層1319は、基板1301から剥離された状態となる。なお、剥離層1303は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層1303の除去を行った後にも、基板1301上に素子形成層1319を保持しておくことが可能となる。また、素子形成層1319が剥離された基板1301を再利用することによって、コストの削減をすることができる。
Next, after an insulating
絶縁膜1318は、CVD法やスパッタ法等により、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y>0)、窒化酸化珪素(SiNxOy)(x>y>0)等の酸素または窒素を有する絶縁膜やDLC(ダイヤモンドライクカーボン)等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
Insulating
本実施の形態では、レーザー光の照射により素子形成層1319に開口部を形成した後に、当該素子形成層1319の一方の面(絶縁膜1318の露出した面)に第1のシート材1320を貼り合わせた後、基板1301から素子形成層1319を剥離する(図11(A)参照)。
In this embodiment, after an opening is formed in the
次に、素子形成層1319の他方の面(剥離により露出した面)に、第2のシート材1321を設けた後、加熱処理と加圧処理の一方又は両方を行って第2のシート材1321を貼り合わせる(図11(B)参照)。第1のシート材1320、第2のシート材1321として、ホットメルトフィルム等を用いることができる。
Next, after the
また、第1のシート材1320、第2のシート材1321として、静電気等を防止する帯電防止対策を施したフィルム(以下、帯電防止フィルムと記す)を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、及び帯電防止可能な材料が貼り付けられたフィルム等が挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物(ITO)、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤等の界面活性剤を用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および4級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料等を用いることができる。これらの材料をフィルムに貼り付けたり、練り込んだり、塗布をすることによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気等によって半導体素子に悪影響が及ぶことを抑制することができる。
In addition, as the
なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。すなわち本実施の形態において説明したトランジスタを薄膜トランジスタで形成し、可撓性を有する半導体装置を得るといった利点に加え、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。
(実施の形態4)
Note that this embodiment can be implemented in combination with the technical elements of the other embodiments in this specification. That is, in addition to the advantage that the transistor described in this embodiment is formed using a thin film transistor to obtain a flexible semiconductor device, a different clock is used between the transmission circuit and the reception circuit, and a signal is transmitted between the transmission circuit and the reception circuit. Even when the clock of the transmitter circuit that outputs data input to the receiver circuit and the clock of the receiver circuit that receives the data are different, the signal duty cycle does not change significantly, and the signal setup time and hold time It is possible to design a circuit with a sufficient margin.
(Embodiment 4)
本実施の形態では、上記実施の形態とは異なる半導体装置の作製方法について説明する。本発明におけるトランジスタは上記実施の形態で説明した絶縁基板上の薄膜トランジスタの他、単結晶基板を用いたMOSトランジスタで構成することもできる。 In this embodiment, a method for manufacturing a semiconductor device, which is different from that in the above embodiment, will be described. The transistor in the present invention can be a MOS transistor using a single crystal substrate in addition to the thin film transistor over the insulating substrate described in the above embodiment mode.
本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するpチャネル型TFT(「Pch−TFT」とも表記する。)及びnチャネル型TFT(「Nch−TFT」とも表記する。)を代表的に示す。以下、図12〜図14に図示する断面図を用いて、半導体装置の作製方法を説明する。 In this embodiment, as a circuit included in the semiconductor device, a p-channel TFT (also referred to as “Pch-TFT”) and an n-channel TFT (also referred to as “Nch-TFT”) included in an inverter or the like. Is representatively shown. Hereinafter, a method for manufacturing a semiconductor device will be described with reference to cross-sectional views illustrated in FIGS.
まず、半導体基板2300に素子を分離した領域2304、2306(以下、領域2304、2306とも記す)を形成する(図12(A)参照)。半導体基板2300に設けられた領域2304、2306は、それぞれ絶縁膜2302(フィールド酸化膜ともいう)によって分離されている。また、ここでは、半導体基板2300としてn型の導電型を有する単結晶Si基板を用い、半導体基板2300の領域2306にpウェル2307を設けた例を示している。
First,
また、基板2300は、半導体基板であれば特に限定されず用いることができる。例えば、n型又はp型の導電型を有する単結晶Si基板、化合物半導体基板(GaAs基板、InP基板、GaN基板、SiC基板、サファイア基板、ZnSe基板等)、貼り合わせ法またはSIMOX(Separation by Implanted Oxygen)法を用いて作製されたSOI(Silicon on Insulator)基板等を用いることができる。
The
素子分離領域2304、2306は、選択酸化法(LOCOS(Local Oxidation of Silicon)法)又はトレンチ分離法等を適宜用いることができる。
For the
また、半導体基板2300の領域2306に形成されたpウェルは、半導体基板2300にp型の導電型を有する不純物元素を選択的に導入することによって形成することができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。
The p-well formed in the
なお、本実施の形態では、半導体基板2300としてn型の導電型を有する半導体基板を用いているため、領域2304には不純物元素の導入を行っていないが、n型を示す不純物元素を導入することにより領域2304にnウェルを形成してもよい。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。一方、p型の導電型を有する半導体基板を用いる場合には、領域2304にn型を示す不純物元素を導入してnウェルを形成し、領域2306には不純物元素の導入を行わない構成としてもよい。
Note that in this embodiment, a semiconductor substrate having n-type conductivity is used as the
次に、領域2304、2306を覆うように絶縁膜2332、2334をそれぞれ形成する(図12(B)参照)。
Next, insulating
絶縁膜2332、2334は、例えば、熱処理を行い半導体基板2300に設けられた領域2304、2306の表面を酸化させることにより酸化珪素膜で形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜(酸窒化珪素膜)との積層構造で形成してもよい。
The insulating
他にも、上述したように、プラズマ処理を用いて絶縁膜2332、2334を形成してもよい。例えば、半導体基板2300に設けられた領域2304、2306の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜2332、2334として酸化珪素(SiOx)膜又は窒化珪素(SiNx)膜で形成することができる。また、高密度プラズマ処理により領域2304、2306の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域2304、2306の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜2332、2334は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域2304、2306の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
In addition, as described above, the insulating
また、半導体基板2300の領域2304、2306に形成された絶縁膜2332、2334は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
In addition, the insulating
次に、領域2304、2306の上方に形成された絶縁膜2332、2334を覆うように導電膜を形成する(図12(C)参照)。ここでは、導電膜として、導電膜2336と導電膜2338を順に積層して形成した例を示している。もちろん、導電膜は、単層又は3層以上の積層構造で形成してもよい。
Next, a conductive film is formed so as to cover the insulating
導電膜2336、2338としては、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
The
ここでは、導電膜2336として窒化タンタルを用いて形成し、その上に導電膜2338としてタングステンを用いて積層構造で設ける。また、他にも、導電膜2336として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜2338として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
Here, the
次に、積層して設けられた導電膜2336、2338を選択的にエッチングして除去することによって、領域2304、2306の上方の一部に導電膜2336、2338を残存させ、それぞれゲート電極2340、2342を形成する(図13(A)参照)。
Next, the
次に、領域2304を覆うようにレジストマスク2348を選択的に形成し、当該レジストマスク2348、ゲート電極2342をマスクとして領域2306に不純物元素を導入することによって不純物領域を形成する(図13(B)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、不純物元素として、リン(P)を用いる。
Next, a resist
図13(B)においては、不純物元素を導入することによって、領域2306にソース領域又はドレイン領域を形成する不純物領域2352とチャネル形成領域2350が形成される。
In FIG. 13B, an
次に、領域2306を覆うようにレジストマスク2366を選択的に形成し、当該レジストマスク2366、ゲート電極2340をマスクとして領域2304に不純物元素を導入することによって不純物領域を形成する(図13(C)参照)。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、図13(B)で領域2306に導入した不純物元素と異なる導電型を有する不純物元素(例えば、ボロン(B))を導入する。その結果、領域2304にソース領域又はドレイン領域を形成する不純物領域2370とチャネル形成領域2368を形成される。
Next, a resist
次に、絶縁膜2332、2334、ゲート電極2340、2342を覆うように第2の絶縁膜2372を形成し、当該第2の絶縁膜2372上に領域2304、2306にそれぞれ形成された不純物領域2352、2370と電気的に接続する配線2374を形成する(図14参照)。
Next, a second
第2の絶縁膜2372は、CVD法やスパッタ法等により、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y>0)、窒化酸化珪素(SiNxOy)(x>y>0)等の酸素または窒素を有する絶縁膜やDLC(ダイヤモンドライクカーボン)等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
The second
配線2374は、CVD法やスパッタリング法等により、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。配線2374は、例えば、バリア膜とアルミニウムシリコン(Al−Si)膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン(Al−Si)膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線2374を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
The
なお、本発明の半導体装置を構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンFET構造等の構造のトランジスタの構造を取り得る。フィンFET構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。 Note that the structure of the transistor constituting the semiconductor device of the present invention is not limited to the illustrated structure. For example, a transistor structure such as an inverted stagger structure or a fin FET structure can be employed. The fin FET structure is preferable because the short channel effect accompanying the miniaturization of the transistor size can be suppressed.
なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。すなわち本実施の形態において説明したトランジスタを単結晶基板を用いて形成し、ばらつきの少ないトランジスタで形成された半導体装置を得るといった利点に加え、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。
(実施の形態5)
Note that this embodiment can be implemented in combination with the technical elements of the other embodiments in this specification. In other words, the transistor described in this embodiment is formed using a single crystal substrate to obtain a semiconductor device formed with a transistor with little variation, and in addition, a transmission circuit and a reception circuit are used with different clocks. When the signal is passed between the circuit and the receiving circuit, even if the clock of the receiving circuit that outputs the data input to the receiving circuit and the receiving circuit that receives the data are different, the duty ratio of the clock does not change greatly. It is possible to design a circuit with a margin for signal setup time and hold time.
(Embodiment 5)
本実施の形態では、上記実施の形態とは異なる半導体装置の作製方法について説明する。本発明におけるトランジスタは上記実施の形態で説明した単結晶基板を用いて形成されたMOSトランジスタとは異なる作製方法で設けられたMOSトランジスタで構成することもできる。 In this embodiment, a method for manufacturing a semiconductor device, which is different from that in the above embodiment, will be described. The transistor in the present invention can also be formed using a MOS transistor provided by a different manufacturing method from the MOS transistor formed using the single crystal substrate described in the above embodiment mode.
本実施の形態では、半導体装置を構成する回路として、インバータなどを構成するpチャネル型TFT(「pch−TFT」とも表記する。)及びnチャネル型TFT(「Nch−TFT」とも表記する。)を代表的に示す。以下、図15〜図18に図示する断面図を用いて、半導体装置の作製方法を説明する。 In this embodiment, as a circuit included in the semiconductor device, a p-channel TFT (also referred to as “pch-TFT”) and an n-channel TFT (also referred to as “Nch-TFT”) included in an inverter or the like. Is representatively shown. Hereinafter, a method for manufacturing a semiconductor device will be described with reference to cross-sectional views illustrated in FIGS.
まず、基板2600上に絶縁膜を形成する。ここでは、n型の導電型を有する単結晶Siを基板2600として用い、当該基板2600上に絶縁膜2602と絶縁膜2604を形成する(図15(A)参照)。例えば、基板2600に熱処理を行うことにより絶縁膜2602として酸化珪素(SiOx)を形成し、当該絶縁膜2602上にCVD法を用いて窒化珪素(SiNx)を成膜する。
First, an insulating film is formed over the
また、基板2600は、半導体基板であれば特に限定されず用いることができる。例えば、n型又はp型の導電型を有する単結晶Si基板、化合物半導体基板(GaAs基板、InP基板、GaN基板、SiC基板、サファイア基板、ZnSe基板等)、貼り合わせ法またはSIMOX(Separation by IMplanted OXygen)法を用いて作製されたSOI(Silicon on Insulator)基板等を用いることができる。
The
また、絶縁膜2604は、絶縁膜2602を形成した後に高密度プラズマ処理により当該絶縁膜2602を窒化することにより設けてもよい。なお、基板2600上に設ける絶縁膜は単層又は3層以上の積層構造で設けてもよい。
The insulating
次に、絶縁膜2604上に選択的にレジストマスク2606のパターンを形成し、当該レジストマスク2606をマスクとして選択的にエッチングを行うことによって、基板2600に選択的に凹部2608を形成する(図15(B)参照)。基板2600、絶縁膜2602、2604のエッチングとしては、プラズマを利用したドライエッチングにより行うことができる。
Next, a pattern of a resist
次に、レジストマスク2606のパターンを除去した後、基板2600に形成された凹部2608を充填するように絶縁膜2610を形成する(図15(C)参照)。
Next, after the pattern of the resist
絶縁膜2610は、CVD法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン(SiOxNy)(x>y>0)、窒化酸化シリコン(SiNxOy)(x>y>0)等の絶縁材料を用いて形成する。ここでは、絶縁膜2610として、常圧CVD法または減圧CVD法によりTEOS(テトラエチルオルソシリケート)ガスを用いて酸化珪素膜を形成する。
The insulating
次に、研削処理、研磨処理又はCMP(Chemical Mechanical Polishing)処理を行うことによって、基板2600の表面を露出させる。ここでは、基板2600の表面を露出させることにより、基板2600の凹部2608に形成された絶縁膜2611間に領域2612、2613が設けられる。なお、絶縁膜2611は、基板2600の表面に形成された絶縁膜2610が研削処理、研磨処理又はCMP処理により除去されることにより得られたものである。続いて、p型の導電型を有する不純物元素を選択的に導入することによって、基板2600の領域2613にpウェル2615を形成する(図16(A)参照)。
Next, the surface of the
p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、不純物元素として、ボロン(B)を領域2613に導入する。
As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used. Here, boron (B) is introduced into the
なお、本実施の形態では、基板2600としてn型の導電型を有する半導体基板を用いているため、領域2612には不純物元素の導入を行っていないが、n型を示す不純物元素を導入することにより領域2612にnウェルを形成してもよい。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。
Note that in this embodiment, a semiconductor substrate having n-type conductivity is used as the
一方、p型の導電型を有する半導体基板を用いる場合には、領域2612にn型を示す不純物元素を導入してnウェルを形成し、領域2613には不純物元素の導入を行わない構成としてもよい。
On the other hand, when a semiconductor substrate having p-type conductivity is used, an n-type impurity element is introduced into the
次に、基板2600の領域2612、2613の表面上に絶縁膜2632、2634をそれぞれ形成する(図16(B)参照)。
Next, insulating
絶縁膜2632、2634は、例えば、熱処理を行い基板2600に設けられた領域2612、2613の表面を酸化させることにより酸化珪素膜で形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させることにより、酸化珪素膜と酸素と窒素を有する膜(酸窒化珪素膜)との積層構造で形成してもよい。
The insulating
他にも、上述したように、プラズマ処理を用いて絶縁膜2632、2634を形成してもよい。例えば、基板2600に設けられた領域2612、2613の表面に高密度プラズマ処理により酸化処理又は窒化処理を行うことにより、絶縁膜2632、2634として酸化珪素(SiOx)膜又は窒化珪素(SiNx)膜で形成することができる。また、高密度プラズマ処理により領域2612、2613の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域2612、2613の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成され、絶縁膜2632、2634は酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域2612、2613の表面に酸化珪素膜を形成した後に高密度プラズマ処理により酸化処理又は窒化処理を行ってもよい。
In addition, as described above, the insulating
なお、基板2600の領域2612、2613に形成された絶縁膜2632、2634は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
Note that the insulating
次に、基板2600に設けられた領域2612、2613の上方に形成された絶縁膜2632、2634を覆うように導電膜を形成する(図16(C)参照)。ここでは、導電膜として、導電膜2636と導電膜2638を順に積層して形成した例を示している。もちろん、導電膜は、単層又は3層以上の積層構造で形成してもよい。
Next, a conductive film is formed so as to cover the insulating
導電膜2636、2638としては、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
The
ここでは、導電膜2636として窒化タンタルを用いて形成し、その上に導電膜2638としてタングステンを用いて積層構造で設ける。また、他にも、導電膜2636として、窒化タンタル、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、導電膜2638として、タングステン、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
Here, the
次に、積層して設けられた導電膜2636、2638を選択的にエッチングして除去することによって、基板2600の領域2612、2613の上方の一部に導電膜2636、2638を残存させ、それぞれゲート電極として機能する導電膜2640、2642を形成する(図17(A)参照)。また、ここでは、基板2600において、導電膜2640、2642と重ならない領域2612、2613の表面が露出するようにする。
Next, the
具体的には、基板2600の領域2612において、導電膜2640の下方に形成された絶縁膜2632のうち当該導電膜2640と重ならない部分を選択的に除去し、導電膜2640と絶縁膜2632の端部が概略一致するように形成する。また、基板2600の領域2613において、導電膜2642の下方に形成された絶縁膜2634のうち当該導電膜2642と重ならない部分を選択的に除去し、導電膜2642と絶縁膜2634の端部が概略一致するように形成する。
Specifically, in the
この場合、導電膜2640、2642の形成と同時に重ならない部分の絶縁膜等を除去してもよいし、導電膜2640、2642を形成後残存したレジストマスク又は当該導電膜2640、2642をマスクとして重ならない部分の絶縁膜等を除去してもよい。
In this case, an insulating film or the like which does not overlap with the formation of the
次に、基板2600の領域2612、2613に不純物元素を選択的に導入し、不純物領域2648及び2650を形成する(図17(B)参照)。ここでは、領域2613に導電膜2642をマスクとしてn型を付与する低濃度の不純物元素を選択的に導入し、領域2612に導電膜2640をマスクとしてp型を付与する低濃度の不純物元素を選択的に導入する。n型を付与する不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を付与する不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。
Next, an impurity element is selectively introduced into the
次に、導電膜2640、2642の側面に接するサイドウォール2654を形成する。具体的には、プラズマCVD法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層又は積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜2640、2642の側面に接するように形成することができる。なお、サイドウォール2654は、LDD(Lightly Doped drain)領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール2654は、導電膜2640、2642の下方に形成された絶縁膜の側面にも接するように形成されている。
Next, sidewalls 2654 that are in contact with the side surfaces of the
続いて、当該サイドウォール2654、導電膜2640、2642をマスクとして基板2600の領域2612、2613に不純物元素を導入することによって、ソース領域又はドレイン領域として機能する不純物領域を形成する(図17(C)参照)。ここでは、基板2600の領域2613にサイドウォール2654と導電膜2642をマスクとして高濃度のn型を付与する不純物元素を導入し、領域2612にサイドウォール2654と導電膜2640をマスクとして高濃度のp型を付与する不純物元素を導入する。
Subsequently, an impurity element functioning as a source region or a drain region is formed by introducing an impurity element into the
その結果、基板2600の領域2612には、ソース領域又はドレイン領域を形成する不純物領域2658と、LDD領域を形成する低濃度不純物領域2660と、チャネル形成領域2656が形成される。また、基板2600の領域2613には、ソース領域又はドレイン領域を形成する不純物領域2664と、LDD領域を形成する低濃度不純物領域2666と、チャネル形成領域2662が形成される。
As a result, an
なお、本実施の形態では、導電膜2640、2642と重ならない基板2600の領域2612、2613を露出させた状態で不純物元素の導入を行っている。従って、基板2600の領域2612、2613にそれぞれ形成されるチャネル形成領域2656、2662は導電膜2640、2642と自己整合的に形成することができる。
Note that in this embodiment, the impurity element is introduced in a state where the
次に、基板2600の領域2612、2613上に設けられた絶縁膜や導電膜等を覆うように第2の絶縁膜2677を形成し、当該第2の絶縁膜2677に開口部2678を形成する(図18(A)参照)。
Next, a second
第2の絶縁膜2677は、CVD法やスパッタ法等により、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y>0)、窒化酸化珪素(SiNxOy)(x>y>0)等の酸素または窒素を有する絶縁膜やDLC(ダイヤモンドライクカーボン)等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
The second
次に、CVD法を用いて開口部2678に導電膜2680を形成し、当該導電膜2680と電気的に接続するように第2の絶縁膜2677上に導電膜2682a〜2682dを選択的に形成する(図18(B)参照)。
Next, a
導電膜2680、2682a〜2682dは、CVD法やスパッタリング法等により、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジウム(Nd)、炭素(C)、シリコン(Si)から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜2680、2682a〜2682dは、例えば、バリア膜とアルミニウムシリコン(Al−Si)膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン(Al−Si)膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜2680、2682a〜2682dを形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜2680、2682a〜2682dはCVD法によりタングステン(W)を選択成長することにより形成することができる。
The
以上の工程により、基板2600の領域2612に形成されたp型のトランジスタと、領域2613に形成されたn型のトランジスタとを具備する半導体装置を得ることができる。
Through the above steps, a semiconductor device including a p-type transistor formed in the
なお本発明の半導体装置を構成するトランジスタの構造は図示した構造に限定されるものではないことを付記する。例えば、逆スタガ構造、フィンFET構造等の構造のトランジスタの構造を取り得る。フィンFET構造であることでトランジスタサイズの微細化に伴う短チャネル効果を抑制することができるため好適である。 Note that the structure of the transistor constituting the semiconductor device of the present invention is not limited to the illustrated structure. For example, a transistor structure such as an inverted stagger structure or a fin FET structure can be employed. The fin FET structure is preferable because the short channel effect accompanying the miniaturization of the transistor size can be suppressed.
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。すなわち本実施の形態において説明したトランジスタを単結晶基板を用いて形成し、ばらつきの少ないトランジスタで形成された半導体装置を得るといった利点に加え、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。
(実施の形態6)
Note that this embodiment can be freely combined with any of the other embodiments in this specification. In other words, the transistor described in this embodiment is formed using a single crystal substrate to obtain a semiconductor device formed with a transistor with little variation, and in addition, a transmission circuit and a reception circuit are used with different clocks. When the signal is passed between the circuit and the receiving circuit, even if the clock of the receiving circuit that outputs the data input to the receiving circuit and the receiving circuit that receives the data are different, the duty ratio of the clock does not change greatly. It is possible to design a circuit with a margin for signal setup time and hold time.
(Embodiment 6)
図6を用いて、上記実施の形態で説明したRFIDタグとして機能する半導体装置3000の使用方法を説明する。
A method for using the
半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図6(A)参照)、包装用容器類(包装紙やボトル等、図6(C)参照)、記録媒体(DVDソフトやビデオテープ等、図6(B)参照)、乗り物類(自転車等、図6(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札(図6(E)、図6(F)参照)等の物品に設けて使用することができる。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ)及び携帯電話等を指す。 Although semiconductor devices have a wide range of uses, for example, banknotes, coins, securities, bearer bonds, certificates (driver's license, resident's card, etc., see FIG. 6A), packaging containers (wrapping paper, Bottle, etc., see FIG. 6C), recording medium (DVD software, video tape, etc., see FIG. 6B), vehicles (bicycle, etc., see FIG. 6D), personal items (bags, glasses, etc.) ), Foods, plants, animals, human bodies, clothing, daily necessities, electronic devices, etc., and goods such as luggage tags (see FIGS. 6E and 6F). be able to. Electronic devices refer to liquid crystal display devices, EL display devices, television devices (also simply referred to as televisions, television receivers, television receivers), mobile phones, and the like.
本発明の半導体装置3000は、本発明の記憶素子を有し、プリント基板に実装させたり、表面に貼ったり、埋め込んだりすることにより、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして各物品に固定される。本発明の半導体装置3000は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置3000を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。
The
なお、本実施の形態は、本明細書の他の実施の形態の技術的要素と組み合わせて行うことができる。すなわち本実施の形態において説明したRFIDタグとして機能する半導体装置におけるクロック生成回路に本発明を用いることにより、送信回路と受信回路間で異なるクロックを使用し、送信回路、受信回路間で信号を受け渡す際、受信回路に入力されるデータを出力した送信回路と、データを受け取る受信回路のクロックが異なっていても、クロックのデューティー比が大きく変化することなく、信号のセットアップ時間、ホールド時間に余裕を持たせた回路設計を行うことができる。 Note that this embodiment can be implemented in combination with the technical elements of the other embodiments in this specification. In other words, by using the present invention for the clock generation circuit in the semiconductor device functioning as the RFID tag described in this embodiment, a different clock is used between the transmission circuit and the reception circuit, and a signal is received between the transmission circuit and the reception circuit. When passing, even if the clock of the transmitter circuit that outputs the data input to the receiver circuit and the clock of the receiver circuit that receives the data are different, the duty ratio of the clock does not change greatly, and there is a margin in the signal setup time and hold time Can be designed.
101 信号
102 信号
103 信号
104 クロック信号
105 信号
106 信号
107 信号
110 送信回路
111 基準クロック発生回路
112 データ信号発生回路
120 受信回路
121 エッジ検出回路
122 基準クロック発生回路
123 基準クロックカウンター回路
124 分周回路
125 受信回路動作用基準クロック発生回路
301 データ信号
302 リセット信号
303 受信回路基準クロック信号
304 カウンター値
305 受信回路動作用基準クロック信号
306 期間
307 期間
401 データ信号
402 信号
405 受信回路動作用基準クロック信号
421 記憶手段
422 記憶手段
423 手段
424 手段
501 データ信号
502 受信回路基準クロック信号
503 基準クロックカウンター信号
504 受信回路動作用基準クロック信号
505 期間
506 期間
1001 RFIDタグ
1002 クロック生成部
1003 電源回路
1004 クロック生成回路
1005 レギュレータ
1006 復調回路
1007 変調回路
1008 RF回路
1009 アンテナ
1010 コントローラ
1011 CPUインターフェース
1012 メモリコントローラ
1013 RFインターフェース
1014 CPU
1015 ROM
1016 RAM
1301 基板
1302 絶縁膜
1303 剥離層
1304 絶縁膜
1305 半導体膜
1306 ゲート絶縁膜
1307 ゲート電極
1308 不純物領域
1309 不純物領域
1310 絶縁膜
1311 不純物領域
1313 導電膜
1314 絶縁膜
1316 導電膜
1317 導電膜
1318 絶縁膜
1319 素子形成層
1320 シート材
1321 シート材
2300 基板
2302 絶縁膜
2304 領域
2306 領域
2307 pウェル
2332 絶縁膜
2336 導電膜
2338 導電膜
2340 ゲート電極
2342 ゲート電極
2348 レジストマスク
2350 チャネル形成領域
2352 不純物領域
2366 レジストマスク
2368 チャネル形成領域
2370 不純物領域
2372 絶縁膜
2374 配線
2600 基板
2602 絶縁膜
2604 絶縁膜
2606 レジストマスク
2608 凹部
2610 絶縁膜
2611 絶縁膜
2612 領域
2613 領域
2614 領域
2615 pウェル
2632 絶縁膜
2634 絶縁膜
2636 導電膜
2638 導電膜
2640 導電膜
2642 導電膜
2648 不純物領域
2654 サイドウォール
2656 チャネル形成領域
2658 不純物領域
2660 低濃度不純物領域
2662 チャネル形成領域
2664 不純物領域
2666 低濃度不純物領域
2677 絶縁膜
2678 開口部
2680 導電膜
3000 半導体装置
1300a 薄膜トランジスタ
1300b 薄膜トランジスタ
1300c 薄膜トランジスタ
1300e 薄膜トランジスタ
1305a 半導体膜
1305c 半導体膜
1307a 導電膜
1307b 導電膜
1312a 絶縁膜
1312b 絶縁膜
1315a 導電膜
2682a 導電膜
101
1015 ROM
1016 RAM
1301
Claims (8)
前記基準クロックカウンター回路は、外部から前記エッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とするクロック生成回路。 An edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency divider circuit;
The reference clock counter circuit receives a signal from the outside to the edge detection circuit, detects the edge of the signal and detects the next edge, and the reference clock signal output from the reference clock generation circuit Is a circuit that outputs a counter value obtained by counting the wave number of
The clock generating circuit according to claim 1, wherein the frequency dividing circuit is a circuit that divides the reference clock signal based on the counter value.
前記エッジ検出回路は、外部から入力される信号のエッジを検出する回路であり、
前記基準クロックカウンター回路は、前記エッジ検出回路が前記エッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とするクロック生成回路。 An edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency divider circuit;
The edge detection circuit is a circuit for detecting an edge of a signal input from the outside,
The reference clock counter circuit is obtained by counting the number of waves of the reference clock signal output from the reference clock generation circuit during a period from when the edge detection circuit detects the edge until the next edge is detected. A circuit that outputs a counter value to the divider circuit;
The clock generating circuit according to claim 1, wherein the frequency dividing circuit is a circuit that divides the reference clock signal based on the counter value.
前記エッジ検出回路は、第1のラッチ回路と、前記第1のラッチ回路から出力された信号が入力される第2のラッチ回路と、前記第1のラッチ回路から出力された信号が入力されるインバータ回路と、前記第2のラッチ回路から出力された信号及び前記インバータ回路から出力された信号が入力されるアンド回路と、を有し、
前記アンド回路は、前記第2のラッチ回路から出力された信号と前記インバータ回路から出力された信号が異なる場合にリセット信号を出力する回路であり、
前記基準クロックカウンター回路は、前記リセット信号によって、前記基準クロック発生回路より出力される基準クロック信号の波数をカウントして得られたカウンター値がリセットされ、且つ前記カウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とするクロック生成回路。 An edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency divider circuit;
The edge detection circuit receives a first latch circuit, a second latch circuit to which a signal output from the first latch circuit is input, and a signal output from the first latch circuit. An inverter circuit, and an AND circuit to which the signal output from the second latch circuit and the signal output from the inverter circuit are input,
The AND circuit is a circuit that outputs a reset signal when a signal output from the second latch circuit is different from a signal output from the inverter circuit,
The reference clock counter circuit resets the counter value obtained by counting the wave number of the reference clock signal output from the reference clock generation circuit by the reset signal, and outputs the counter value to the frequency divider circuit. Circuit to
The clock generating circuit according to claim 1, wherein the frequency dividing circuit is a circuit that divides the reference clock signal based on the counter value.
前記基準クロック発生回路は、リングオシレータ又は水晶発振器であることを特徴とするクロック生成回路。 In any one of Claim 1 thru | or 3,
The clock generation circuit according to claim 1, wherein the reference clock generation circuit is a ring oscillator or a crystal oscillator.
エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記基準クロックカウンター回路は、前記リーダ/ライタから前記アンテナを介して前記エッジ検出回路に信号が入力され、当該信号のエッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とする半導体装置。 A semiconductor device that includes an antenna and transmits / receives a signal by wireless communication with a reader / writer,
An edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency divider circuit;
The reference clock counter circuit generates the reference clock during a period from when a signal is input from the reader / writer to the edge detection circuit via the antenna, until an edge of the signal is detected and a next edge is detected. A circuit that outputs a counter value obtained by counting the wave number of the reference clock signal output from the circuit to the frequency divider circuit;
The semiconductor device according to claim 1, wherein the frequency dividing circuit is a circuit that divides the reference clock signal based on the counter value.
エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記エッジ検出回路は、前記リーダ/ライタから前記アンテナを介して入力される信号のエッジを検出する回路であり、
前記基準クロックカウンター回路は、前記エッジ検出回路が前記エッジを検出して次のエッジを検出するまでの期間に、前記基準クロック発生回路から出力された基準クロック信号の波数をカウントして得られたカウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とする半導体装置。 A semiconductor device that includes an antenna and transmits / receives a signal by wireless communication with a reader / writer,
An edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency divider circuit;
The edge detection circuit is a circuit that detects an edge of a signal input from the reader / writer via the antenna,
The reference clock counter circuit is obtained by counting the number of waves of the reference clock signal output from the reference clock generation circuit during a period from when the edge detection circuit detects the edge until the next edge is detected. A circuit that outputs a counter value to the divider circuit;
The semiconductor device according to claim 1, wherein the frequency dividing circuit is a circuit that divides the reference clock signal based on the counter value.
エッジ検出回路と、基準クロック発生回路と、基準クロックカウンター回路と、分周回路と、を有し、
前記エッジ検出回路は、第1のラッチ回路と、前記第1のラッチ回路から出力された信号が入力される第2のラッチ回路と、前記第1のラッチ回路から出力された信号が入力されるインバータ回路と、前記第2のラッチ回路から出力された信号及び前記インバータ回路から出力された信号が入力されるアンド回路と、を有し、
前記アンド回路は、前記第2のラッチ回路から出力された信号と前記インバータ回路から出力された信号が異なる場合にリセット信号を出力する回路であり、
前記基準クロックカウンター回路は、前記リセット信号によって、前記基準クロック発生回路より出力される基準クロック信号の波数をカウントして得られたカウンター値がリセットされ、且つ前記カウンター値を前記分周回路に出力する回路であり、
前記分周回路は、前記カウンター値に基づいた前記基準クロック信号の分周をする回路であることを特徴とする半導体装置。 A semiconductor device that includes an antenna and transmits / receives a signal by wireless communication with a reader / writer,
An edge detection circuit, a reference clock generation circuit, a reference clock counter circuit, and a frequency divider circuit;
The edge detection circuit receives a first latch circuit, a second latch circuit to which a signal output from the first latch circuit is input, and a signal output from the first latch circuit. An inverter circuit, and an AND circuit to which the signal output from the second latch circuit and the signal output from the inverter circuit are input,
The AND circuit is a circuit that outputs a reset signal when a signal output from the second latch circuit is different from a signal output from the inverter circuit,
The reference clock counter circuit resets the counter value obtained by counting the wave number of the reference clock signal output from the reference clock generation circuit by the reset signal, and outputs the counter value to the frequency divider circuit. Circuit to
The semiconductor device according to claim 1, wherein the frequency dividing circuit is a circuit that divides the reference clock signal based on the counter value.
前記基準クロック発生回路は、リングオシレータ又は水晶発振器であることを特徴とする半導体装置。 In any one of Claims 5 thru | or 7,
The semiconductor device characterized in that the reference clock generation circuit is a ring oscillator or a crystal oscillator.
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