JP2008083998A - Electronic device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce power consumption of an address bus of a 1-chip microcomputer by a pull-up resistor in an electronic device having a CMOS memory connected to the 1-chip microcomputer. <P>SOLUTION: When a reset signal is input to a latch 7, a bus 2 and a line Li are pulled up by pull-up resistors RA0-RA20 since transistors TR0-TR20 are ON by the low-level output of the latch. When a CS signal generated by an address decoder 5 is input to the latch 7, the bus 2 and the line Li is separated from a power source since the transistors TR0-TR20 are OFF by the high-level output of the latch 7. After generation of the SC signal, the current to the pull-up resistors RA0-RA20 becomes 0. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、シングルチップマイクロコンピュータ（以下、１チップマイコンという）にＣＭＯＳメモリを接続した電子装置に関し、詳細には、１チップマイコンがリセットされ、アドレスバスがハイインピーダンスになったときのアドレスバスの電位を固定するために設けられているプルアップ抵抗又はプルダウン抵抗による消費電力を低減できる電子装置に関する。   The present invention relates to an electronic device in which a CMOS memory is connected to a single chip microcomputer (hereinafter referred to as a one-chip microcomputer), and more specifically, the address bus when the one-chip microcomputer is reset and the address bus becomes high impedance. The present invention relates to an electronic device that can reduce power consumption due to a pull-up resistor or a pull-down resistor provided to fix a potential.

１チップマイコンは、ＣＰＵ、ＲＡＭ、ＲＯＭ、Ｉ／Ｏ（入出力装置）を１チップ化してあるので、応用装置を安価に製造できること、実装面積を小さくできることなどの特徴がある。また、１チップマイコンにおいては、例えば内部のメモリの容量が不十分な場合に外部にメモリを接続することが行われている（特許文献１参照）。   Since the one-chip microcomputer has a CPU, a RAM, a ROM, and an I / O (input / output device) on one chip, it has features such that an application device can be manufactured at a low cost and a mounting area can be reduced. In a one-chip microcomputer, for example, when the capacity of an internal memory is insufficient, an external memory is connected (see Patent Document 1).

このような１チップマイコンの外部にメモリを接続する構成として、文献に記載されたものではないが、図３に示すように、１チップマイコンにＲＯＭを接続した電子装置がある。この電子装置は、１チップマイコン１及びＲＯＭ３を備えており、１チップマイコン１のアドレス出力端子Ａ0〜Ａ19とＲＯＭ３のアドレス入力端子AD0〜AD19とがアドレスバス２により接続されている。また、１チップマイコン１で生成されたアドレスをデコードしてＣＳ（チップセレクト）信号を生成し、ＲＯＭ３のＣＳ端子に供給するアドレスデコーダ５を備えている。アドレスデコーダ５のＣＥ（チップ・イネーブル）端子には、１チップマイコン１で生成されたＡＳ（アドレス・ストローブ）がＡＳ端子からラインＬiを介して入力される。   Such a configuration for connecting a memory to the outside of a one-chip microcomputer is not described in the literature, but as shown in FIG. 3, there is an electronic device in which a ROM is connected to a one-chip microcomputer. This electronic apparatus includes a one-chip microcomputer 1 and a ROM 3, and address output terminals A 0 to A 19 of the one-chip microcomputer 1 and address input terminals AD 0 to AD 19 of the ROM 3 are connected by an address bus 2. Further, an address decoder 5 is provided which decodes an address generated by the one-chip microcomputer 1 to generate a CS (chip select) signal and supplies it to the CS terminal of the ROM 3. An AS (address strobe) generated by the one-chip microcomputer 1 is input to the CE (chip enable) terminal of the address decoder 5 from the AS terminal via a line Li.

さらに、アドレスバス２の個々のラインはプルアップ抵抗ＲA0乃至ＲA19を介して電源に接続されている。また、１チップマイコン１のＡＳ端子とアドレスデコーダ５のＣＥ端子とを結ぶラインＬiもプルアップ抵抗ＲA20を介して電源に接続されている。これらのプルアップ抵抗ＲA0乃至ＲA20は、１チップマイコン１がリセット信号の入力によりリセットされ、その全アドレス出力端子及びＡＳ端子がハイインピーダンスとなったとき、アドレスバス２の電位及びラインＬiの電位を固定するために設けられたものである。これにより、アドレスバス２及びラインＬiがハイインピーダンスとなり、ＲＯＭ３及びアドレスデコーダ５を構成するＣＭＯＳデバイスの入力がオープンとなることによる誤動作（ラッチアップ）を防止している。   Further, the individual lines of the address bus 2 are connected to a power source via pull-up resistors RA0 to RA19. A line Li connecting the AS terminal of the one-chip microcomputer 1 and the CE terminal of the address decoder 5 is also connected to the power supply via the pull-up resistor RA20. These pull-up resistors RA0 to RA20 are set so that the potential of the address bus 2 and the potential of the line Li when the one-chip microcomputer 1 is reset by the input of a reset signal and all its address output terminals and AS terminals become high impedance. It is provided for fixing. As a result, the address bus 2 and the line Li become high impedance, thereby preventing malfunction (latch-up) due to the input of the CMOS devices constituting the ROM 3 and the address decoder 5 being opened.

しかしながら、図３に示す構成の場合、１チップマイコン１のリセットが完了し、アドレス出力端子Ａ0〜Ａ19のレベルがアドレスに対応してハイ又はローのレベルになると、電源からプルアップ抵抗ＲA0乃至ＲA19を通り、ローレベルの端子に電流が流れるため、プルアップ抵抗にて電力が消費され続けることになり、無駄な電力が消費される。同様にＡＳのレベルがローになると、電源からプルアップ抵抗ＲA20を通り、ＡＳ端子に電流が流れるため、無駄な電力が消費される。   However, in the configuration shown in FIG. 3, when the reset of the one-chip microcomputer 1 is completed and the level of the address output terminals A0 to A19 becomes a high or low level corresponding to the address, the pull-up resistors RA0 to RA19 from the power source. Since the current flows through the low level terminal, power is continuously consumed by the pull-up resistor, and wasted power is consumed. Similarly, when the AS level goes low, current flows from the power source through the pull-up resistor RA20 to the AS terminal, so that useless power is consumed.

特開平５−１２４５６号公報JP-A-5-12456

本発明はこのような問題点を解決するためになされたもので、その目的は、１チップマイコンにＣＭＯＳメモリを接続した電子装置において、１チップマイコンがリセットされ、１チップマイコンのアドレスバスがハイインピーダンスとなったときのアドレスバスの電位を固定するために設けられたプルアップ抵抗又はプルダウン抵抗による消費電力を低減することである。   The present invention has been made to solve such a problem, and an object of the present invention is to reset a one-chip microcomputer in an electronic device in which a CMOS memory is connected to a one-chip microcomputer, and to set the address bus of the one-chip microcomputer to high. This is to reduce power consumption due to a pull-up resistor or a pull-down resistor provided to fix the potential of the address bus when impedance is reached.

請求項１の発明は、１チップマイコンと、該１チップマイコンに接続されたＣＭＯＳメモリと、前記１チップマイコンのアドレスバスと電源又はグランドとの間に接続された抵抗及びスイッチング素子の直列回路と、前記アドレスバスがハイインピーダンスのときに前記スイッチング素子をオンにし、前記アドレスバスがハイインピーダンスでないときに前記スイッチング素子をオフにする制御手段とを備えたことを特徴とする電子装置である。
請求項２の発明は、請求項１記載の電子装置において、前記制御手段は、前記１チップマイコンに対するリセット信号に基づいて前記アドレスバスがハイインピーダンスであると判断し、前記ＣＭＯＳメモリに対するチップセレクト信号に基づいて前記アドレスバスがハイインピーダンスでないと判断することを特徴とする。
請求項３の発明は、請求項２記載の電子装置において、前記１チップマイコンはリセットが解除されたときに前記アドレスバスに最初に出力するアドレス信号のレベルが全て“ロー”であり、前記直列回路はアドレスバスとグランドとの間に接続されていることを特徴とする。
請求項４の発明は、請求項２記載の電子装置において、 前記１チップマイコンはリセットが解除されたときに前記アドレスバスに最初に出力するアドレス信号のレベルが全て“ハイ”であり、前記直列回路はアドレスバスと電源との間に接続されていることを特徴とする。 The invention of claim 1 is a one-chip microcomputer, a CMOS memory connected to the one-chip microcomputer, a series circuit of a resistor and a switching element connected between an address bus of the one-chip microcomputer and a power source or a ground. And an electronic device comprising: control means for turning on the switching element when the address bus is high impedance and turning off the switching element when the address bus is not high impedance.
According to a second aspect of the present invention, in the electronic device according to the first aspect, the control means determines that the address bus has a high impedance based on a reset signal for the one-chip microcomputer, and a chip select signal for the CMOS memory. Based on the above, it is determined that the address bus is not high impedance.
According to a third aspect of the present invention, in the electronic device according to the second aspect, when the one-chip microcomputer is reset, the address signals that are initially output to the address bus all have a low level, and the serial The circuit is connected between an address bus and a ground.
According to a fourth aspect of the present invention, in the electronic device according to the second aspect, when the one-chip microcomputer is reset, the first address signal output to the address bus is all “high” and the serial The circuit is connected between an address bus and a power supply.

（作用）
本発明によれば、１チップマイコンのアドレスバスがハイインピーダンスのときは、スイッチング素子がオンになることで、アドレスバスが抵抗を介して電源又はグランドに接続されるため、アドレスバスの電位が固定され、１チップマイコンのアドレスバスがハイインピーダでないときは、スイッチング素子がオフになることで、アドレスバスと電源又はグランドとは電気的に遮断される。
また、１チップマイコンのリセットが解除され、アドレス信号のレベルが全て“ロー”になるタイミングより、スイッチング素子がオフになりアドレスバスとグランドとが電気的に遮断されるタイミングが遅れても、アドレスバスの電位とグランドの電位とが等しいため、アドレスバスから抵抗及びスイッチング素子の直列回路を通ってグランドに流れる電流はゼロである。同様に、アドレス信号のレベルが全て“ハイ”になるタイミングより、スイッチング素子がオフになりアドレスバスと電源とが電気的に遮断されるタイミングが遅れても、アドレスバスの電位と電源電位とが等しいため、電源から抵抗及びスイッチング素子の直列回路を通ってアドレスバスに流れる電流はゼロである。 (Function)
According to the present invention, when the address bus of the one-chip microcomputer is high impedance, the switching element is turned on, so that the address bus is connected to the power supply or the ground via the resistor, so that the potential of the address bus is fixed. When the address bus of the one-chip microcomputer is not a high impedance, the switching element is turned off, so that the address bus and the power source or the ground are electrically cut off.
Even if the reset of the 1-chip microcomputer is canceled and the address signal level is all “low”, the address is not delayed even if the timing at which the switching element is turned off and the address bus and ground are electrically disconnected is delayed. Since the bus potential is equal to the ground potential, the current flowing from the address bus to the ground through the series circuit of the resistor and the switching element is zero. Similarly, even when the switching element is turned off and the timing at which the address bus and the power supply are electrically cut off from the timing at which all the address signal levels become “high”, the potential of the address bus and the power supply potential are Since they are equal, the current flowing from the power source through the resistor and switching element series circuit to the address bus is zero.

本発明によれば、１チップマイコンにＣＭＯＳメモリを接続した電子装置において、１チップマイコンがリセットされ、アドレスバスがハイインピーダンスとなったときのアドレスバスの電位を固定するために設けられた抵抗による消費電力を低減することができる。   According to the present invention, in an electronic device in which a CMOS memory is connected to a one-chip microcomputer, the one-chip microcomputer is reset, and the resistance provided to fix the potential of the address bus when the address bus becomes high impedance. Power consumption can be reduced.

以下、図面を参照しながら本発明の実施形態について説明する。
図１は本発明の実施形態の電子装置の構成のブロック及び回路構成を示す図である。この図において、図３と同一又は対応する構成要素には図３と同じ符号を付した。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram showing a block and a circuit configuration of an electronic device according to an embodiment of the present invention. In this figure, the same reference numerals as those in FIG. 3 are assigned to the same or corresponding components as those in FIG.

本実施形態の電子装置では、プルアップ抵抗ＲA0乃至ＲA20の各々と電源との間にスイッチングトランジスタＴＲ0乃至ＴＲ20を接続した。詳細には、スイッチングトランジスタＴＲ0乃至ＴＲ20のエミッタを電源に接続し、コレクタをプルアップ抵抗ＲA0乃至ＲA20に接続した。つまり、アドレスバス２の個々のラインと電源との間、及び１チップマイコン１のＡＳ端子とアドレスデコーダ５のＣＥ端子とを結ぶラインＬiと電源との間に、プルアップ抵抗ＲA0乃至ＲA20とスイッチングトランジスタＴＲ0乃至ＴＲ20の直列回路が接続されている。   In the electronic device of this embodiment, the switching transistors TR0 to TR20 are connected between each of the pull-up resistors RA0 to RA20 and the power source. More specifically, the emitters of the switching transistors TR0 to TR20 are connected to the power source, and the collectors are connected to the pull-up resistors RA0 to RA20. In other words, the pull-up resistors RA0 to RA20 and the switching between the individual lines of the address bus 2 and the power source, and between the line Li connecting the AS terminal of the one-chip microcomputer 1 and the CE terminal of the address decoder 5 and the power source. A series circuit of transistors TR0 to TR20 is connected.

また、スイッチングトランジスタＴＲ0乃至ＴＲ20のベースに抵抗ＲB0乃至ＲB20を接続し、ラッチ７の出力をそれらの抵抗を介してスイッチングトランジスタＴＲ0乃至ＴＲ20のベースに供給することにより、スイッチングトランジスタＴＲ0乃至ＴＲ20をオン／オフ制御するように構成した。   Further, resistors RB0 to RB20 are connected to the bases of the switching transistors TR0 to TR20, and the output of the latch 7 is supplied to the bases of the switching transistors TR0 to TR20 via these resistors, thereby turning on / off the switching transistors TR0 to TR20. It was configured to control off.

ラッチ７には、外部で生成される１チップマイコン１のリセット信号と、アドレスデコーダ５で生成されるＲＯＭ３のＣＳ信号とが入力される。そして、リセット信号が入力されたときにローレベルを保持し、リセット信号が入力された後にＲＯＭ３のＣＳ信号が入力されたときにハイレベルを保持し、それらの保持レベルを抵抗ＲB0乃至ＲB20を介してトランジスタＴＲ0乃至ＴＲ20のベースに供給する。   The latch 7 receives a reset signal of the one-chip microcomputer 1 generated externally and a CS signal of the ROM 3 generated by the address decoder 5. When the reset signal is input, the low level is held. When the reset signal is input and the CS signal of the ROM 3 is input, the high level is held. These holding levels are set via the resistors RB0 to RB20. To the bases of the transistors TR0 to TR20.

以上の構成以外は図３に示す従来装置と同じである。次に、図２に示すタイミングチャートを参照しながら、本実施形態の電子装置において、１チップマイコン１がリセットされてから、ＲＯＭ３にアクセスするまでの動作を説明する。ここで、１チップマイコン１のＣＰＵのリセットベクタ、即ちリセットが解除されたときにＣＰＵが最初にアクセスするＲＯＭ３のアドレスは “ＦＦＦＦｈ”である。   Except for the above configuration, it is the same as the conventional apparatus shown in FIG. Next, with reference to the timing chart shown in FIG. 2, the operation from when the one-chip microcomputer 1 is reset until the ROM 3 is accessed will be described in the electronic device of this embodiment. Here, the reset vector of the CPU of the one-chip microcomputer 1, that is, the address of the ROM 3 that is first accessed by the CPU when the reset is released is “FFFFh”.

まずユーザによるリセット指示の操作などにより１チップマイコン１及びラッチ７にリセット信号が入力される。１チップマイコン１はリセット信号の入力によりリセットされると、そのアドレス出力端子Ａ0〜Ａ19はハイインピーダンスとなる。ラッチ７はリセット信号が入力されたときに“ロー”レベルとなり、そのレベルを保持してスイッチングトランジスタＴＲ0乃至ＴＲ20のベースに供給するので、スイッチングトランジスタＴＲ0乃至ＴＲ20はオンになる。従って、図１におけるトランジスタと抵抗からなる回路は図３における抵抗からなる回路と等価となるから、アドレスバス２の各ライン、及びラインＬiの電位は固定される。これにより、ＲＯＭ３及びアドレスデコーダ５を構成するＣＭＯＳデバイスの入力がオープンとなることによる誤動作（ラッチアップ）を防止することができる。   First, a reset signal is input to the one-chip microcomputer 1 and the latch 7 by the user operating a reset instruction. When the one-chip microcomputer 1 is reset by input of a reset signal, its address output terminals A0 to A19 become high impedance. When the reset signal is input, the latch 7 becomes “low” level, and this level is held and supplied to the bases of the switching transistors TR0 to TR20, so that the switching transistors TR0 to TR20 are turned on. Therefore, since the circuit composed of the transistor and the resistor in FIG. 1 is equivalent to the circuit composed of the resistor in FIG. 3, the potential of each line of the address bus 2 and the line Li is fixed. As a result, it is possible to prevent malfunction (latch-up) due to the input of the CMOS devices constituting the ROM 3 and the address decoder 5 being open.

リセットの後、時刻ｔ0にてリセットが解除されると、１チップマイコン１はリセットベクタであるＲＯＭ３の “ＦＦＦＦｈ”のアドレスにアクセスする。従って、アドレス出力端子Ａ0〜Ａ19からアドレスバス２の各ラインに出力されるアドレス信号のレベルは、時刻ｔ1に全て電源電位と同じ“ハイ”となる。また、ＡＳ端子から出力されるＡＳのレベルは時刻ｔ2に“ロー”に変化する。   After the reset, when the reset is released at time t0, the one-chip microcomputer 1 accesses the address “FFFFh” of the ROM 3, which is a reset vector. Accordingly, the level of the address signal output to each line of the address bus 2 from the address output terminals A0 to A19 becomes "high" which is the same as the power supply potential at time t1. Further, the level of AS output from the AS terminal changes to “low” at time t2.

このとき、時刻ｔ2は時刻ｔ1よりアドレス有効期間だけ遅れる。アドレスデコーダ５はＡＳが“ロー”のときにＲＯＭ３のＣＳ信号を生成するので、ＣＳ信号が“ハイ”レベルに立ち上がるタイミング及びラッチ７の出力が“ハイ”レベルに立ち上がるタイミングも時刻ｔ2となる。スイッチングトランジスタＴＲ0乃至ＴＲ20は、ラッチ７の出力が“ハイ”レベルのときにオフとなるので、時刻ｔ２になるまではオンになっている。   At this time, the time t2 is delayed from the time t1 by the address valid period. Since the address decoder 5 generates the CS signal of the ROM 3 when AS is “low”, the timing when the CS signal rises to the “high” level and the timing when the output of the latch 7 rises to the “high” level are also the time t2. Since the switching transistors TR0 to TR20 are turned off when the output of the latch 7 is at "high" level, the switching transistors TR0 to TR20 are turned on until time t2.

従って、時刻ｔ1からｔ2までの期間は、スイッチングトランジスタＴＲ0乃至ＴＲ19はオンであるため、アドレスバス２の各ラインと電源とは電気的に接続されている。しかし、アドレスバス２の各ラインのレベルは電源電位と同じ“ハイ”であるから、電源からプルアップ抵抗ＲA0乃至ＲA19及びスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路を通ってアドレスバス２に流れる電流はゼロである。   Accordingly, since the switching transistors TR0 to TR19 are on during the period from the time t1 to the time t2, each line of the address bus 2 and the power source are electrically connected. However, since the level of each line of the address bus 2 is “high” which is the same as the power supply potential, the current flowing from the power supply to the address bus 2 through the series circuit of the pull-up resistors RA0 to RA19 and the switching transistors TR0 to TR19 is zero. It is.

時刻ｔ2以降はスイッチングトランジスタＴＲ0乃至ＴＲ20はオフになる。その後、時刻ｔ3になると、ＲＯＭ３内のプログラムを読み出すため、所定のアドレスにアクセスする。このとき、１チップマイコン１のアドレス出力端子Ａ0〜Ａ19から出力されるアドレス信号のレベルは、１チップマイコン１がアクセスするＲＯＭ３のアドレスに応じて“ハイ”又は“ロー”のレベルに変化するため、アドレスバス２と電源との間には電位差が発生する。しかしながら、既にスイッチングトランジスタＴＲ0乃至ＴＲ19はオフになっており、電源とアドレスバス２とは電気的に遮断されているので、電源からプルアップ抵抗ＲA0乃至ＲA19及びスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路を通ってアドレスバス２に流れる電流はゼロである。   After the time t2, the switching transistors TR0 to TR20 are turned off. Thereafter, at time t3, a predetermined address is accessed in order to read the program in the ROM 3. At this time, the level of the address signal output from the address output terminals A0 to A19 of the one-chip microcomputer 1 changes to a "high" or "low" level according to the address of the ROM 3 accessed by the one-chip microcomputer 1. A potential difference is generated between the address bus 2 and the power source. However, since the switching transistors TR0 to TR19 are already off and the power supply and the address bus 2 are electrically cut off, the power supply passes through the series circuit of the pull-up resistors RA0 to RA19 and the switching transistors TR0 to TR19. Thus, the current flowing through the address bus 2 is zero.

なお、ラインＬiについては、ＡＳのレベルが“ハイ”になるタイミングが時刻ｔ2であり、スイッチングトランジスタＴＲ20がオフになるタイミングと同じであるから、時刻ｔ2より前の期間は問題にならない。   For the line Li, the timing at which the AS level becomes “high” is the time t2, which is the same as the timing at which the switching transistor TR20 is turned off, and therefore the period before the time t2 is not a problem.

このように、本実施形態によれば、１チップマイコン１のリセットが解除され、スイッチングトランジスタＴＲ0乃至ＴＲ20がオフになった後には、プルアップ抵抗ＲA0乃至ＲA20に流れる電流はゼロになるため、１チップマイコン１のリセットが解除された後にもプルアップ抵抗ＲA0乃至ＲA20に電流が流れ続ける従来装置と比べると、プルアップ抵抗による無駄な消費電力を低減することができる   As described above, according to the present embodiment, after the reset of the one-chip microcomputer 1 is released and the switching transistors TR0 to TR20 are turned off, the current flowing through the pull-up resistors RA0 to RA20 becomes zero. Compared with the conventional device in which the current continues to flow through the pull-up resistors RA0 to RA20 even after the reset of the chip microcomputer 1 is released, it is possible to reduce wasteful power consumption due to the pull-up resistor.

また、本実施形態によれば、１チップマイコン１のリセットベクタが “ＦＦＦＦｈ”に設定されており、アドレスバス２にプルアップ抵抗ＲA0乃至ＲA19とスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路が接続されているので、アドレス信号のレベルが全て“ハイ”であるにもかかわらず、スイッチングトランジスタＴＲ0乃至ＴＲ19がオンである期間（図２の時刻ｔ1からｔ2まで）においても、プルアップ抵抗ＲA0乃至ＲA19に流れる電流をゼロにすることができる。   Further, according to the present embodiment, the reset vector of the one-chip microcomputer 1 is set to “FFFFh”, and a series circuit of pull-up resistors RA0 to RA19 and switching transistors TR0 to TR19 is connected to the address bus 2. Therefore, the currents flowing through the pull-up resistors RA0 to RA19 even during the period when the switching transistors TR0 to TR19 are on (time t1 to t2 in FIG. 2) even though the level of the address signal is all “high”. Can be made zero.

なお、本発明は下記（１）〜（４）のような変形が可能である。
（１）図１では、プルアップ抵抗ＲA0乃至ＲA20と電源との間にスイッチングトランジスタＴＲ0乃至ＴＲ20を接続したが、プルアップ抵抗ＲA0乃至ＲA20とアドレスバス２及びラインＬiとの間にスイッチングトランジスタＴＲ0乃至ＴＲ20を接続する。つまり、プルアップ抵抗ＲA0乃至ＲA20とスイッチングトランジスタＴＲ0乃至ＴＲ20の接続順序を反対にする。 The present invention can be modified as described in the following (1) to (4).
(1) In FIG. 1, the switching transistors TR0 to TR20 are connected between the pull-up resistors RA0 to RA20 and the power supply, but the switching transistors TR0 to TR20 are connected between the pull-up resistors RA0 to RA20 and the address bus 2 and the line Li. Connect TR20. That is, the connection order of the pull-up resistors RA0 to RA20 and the switching transistors TR0 to TR20 is reversed.

（２）図１において、１チップマイコン１のリセットベクタを“００００ｈ”とし、かつプルアップ抵抗ＲA0乃至ＲA19とスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路に代えて、プルダウン抵抗とスイッチングトランジスタの直列回路を設ける。この構成の場合、図２の時刻ｔ1からｔ2に対応する期間は、アドレスバス２のレベルは全て“ロー”となり、グランドのレベルと等しいから、図１の装置と同様、プルダウン抵抗に流れる電流はゼロである。   (2) In FIG. 1, the reset vector of the one-chip microcomputer 1 is set to “0000h”, and a series circuit of pull-down resistors and switching transistors is provided instead of the series circuit of pull-up resistors RA0 to RA19 and switching transistors TR0 to TR19. . In the case of this configuration, the level of the address bus 2 is all “low” during the period corresponding to the time t1 to t2 in FIG. 2, and is equal to the ground level. Therefore, as in the device of FIG. Zero.

（３）図１において、１チップマイコン１のリセットベクタの“ＦＦＦＦｈ”は変えずに、プルアップ抵抗ＲA0乃至ＲA19とスイッチングトランジスタＴＲ0乃至ＴＲ19の直列回路に代えて、プルダウン抵抗とスイッチングトランジスタの直列回路を設ける。この構成の場合は、図２の時刻ｔ1からｔ2に対応する期間は、プルダウン抵抗の電流はゼロにはならないので、消費電力の低減効果は図１の装置より小さい。   (3) In FIG. 1, the reset vector “FFFFh” of the one-chip microcomputer 1 is not changed, but instead of the series circuit of the pull-up resistors RA0 to RA19 and the switching transistors TR0 to TR19, the series circuit of the pull-down resistor and the switching transistor. Is provided. In the case of this configuration, the pull-down resistor current does not become zero during the period corresponding to the time t1 to t2 in FIG. 2, so that the power consumption reduction effect is smaller than that of the apparatus of FIG.

（４）図１において、１チップマイコン１のリセットベクタを“００００ｈ”とする。この構成の場合は、図２の時刻ｔ1からｔ2に対応する期間は、プルアップ抵抗ＲA0乃至ＲA19の電流はゼロにはならないので、消費電力の低減効果は図１の装置より小さい。   (4) In FIG. 1, the reset vector of the one-chip microcomputer 1 is set to “0000h”. In the case of this configuration, the current of the pull-up resistors RA0 to RA19 does not become zero during the period corresponding to the time t1 to t2 in FIG. 2, so that the power consumption reduction effect is smaller than that of the device of FIG.

本発明の実施形態の電子装置の構成のブロック及び回路構成を示す図である。It is a figure which shows the block and circuit structure of a structure of the electronic device of embodiment of this invention. 本発明の実施形態の電子装置において、１チップマイコンがリセットされてからＲＯＭにアクセスするまでの動作を示すタイミングチャートである。4 is a timing chart illustrating an operation from when a one-chip microcomputer is reset to access to a ROM in the electronic device according to the embodiment of the present invention. 従来の電子装置の構成のブロック及び回路構成を示す図である。It is a figure which shows the block and circuit structure of a structure of the conventional electronic device.

符号の説明Explanation of symbols

１・・・１チップマイコン、２・・・アドレスバス、３・・・ＲＯＭ、５・・・アドレスデコーダ、７・・・ラッチ、ＲA0〜ＲA20・・・プルアップ抵抗、ＴＲ0〜ＴＲ20・・・スイッチングトランジスタ。   1 ... 1 chip microcomputer, 2 ... address bus, 3 ... ROM, 5 ... address decoder, 7 ... latch, RA0-RA20 ... pull-up resistor, TR0-TR20 ... Switching transistor.

Claims (4)

シングルチップマイクロコンピュータと、該シングルチップマイクロコンピュータに接続されたＣＭＯＳメモリと、前記シングルチップマイクロコンピュータのアドレスバスと電源又はグランドとの間に接続された抵抗及びスイッチング素子の直列回路と、前記アドレスバスがハイインピーダンスのときに前記スイッチング素子をオンにし、前記アドレスバスがハイインピーダンスでないときに前記スイッチング素子をオフにする制御手段とを備えたことを特徴とする電子装置。   A single-chip microcomputer, a CMOS memory connected to the single-chip microcomputer, a series circuit of resistors and switching elements connected between an address bus of the single-chip microcomputer and a power supply or a ground, and the address bus An electronic device comprising: control means for turning on the switching element when the impedance is high impedance and turning off the switching element when the address bus is not high impedance. 請求項１記載の電子装置において、
前記制御手段は、前記シングルチップマイクロコンピュータに対するリセット信号に基づいて前記アドレスバスがハイインピーダンスであると判断し、前記ＣＭＯＳメモリに対するチップセレクト信号に基づいて前記アドレスバスがハイインピーダンスでないと判断することを特徴とする電子装置。 The electronic device according to claim 1.
The control means determines that the address bus is high impedance based on a reset signal for the single chip microcomputer, and determines that the address bus is not high impedance based on a chip select signal for the CMOS memory. Electronic device characterized. 請求項２記載の電子装置において、
前記シングルチップマイクロコンピュータは、リセットが解除されたときに前記アドレスバスに最初に出力するアドレス信号のレベルが全て“ロー”であり、前記直列回路は前記アドレスバスとグランドとの間に接続されていることを特徴とする電子装置。 The electronic device according to claim 2.
In the single-chip microcomputer, the level of the address signal that is first output to the address bus when the reset is released is all “low”, and the series circuit is connected between the address bus and the ground. An electronic device characterized by comprising: 請求項２記載の電子装置において、
前記シングルチップマイクロコンピュータはリセットが解除されたときに前記アドレスバスに最初に出力するアドレス信号のレベルが全て“ハイ”であり、前記直列回路は前記アドレスバスと電源との間に接続されていることを特徴とする電子装置。 The electronic device according to claim 2.
In the single-chip microcomputer, when the reset is released, the level of the first address signal output to the address bus is all “high”, and the series circuit is connected between the address bus and the power source. An electronic device characterized by that.
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