JP2008077279A - パイプライン回路検証装置、及び、パイプライン回路検証方法 - Google Patents

Abstract

【課題】多段接続される複数の処理回路のうち、１又は複数の後段処理回路が前段処理回路に停止要求信号を供給する状況下で、処理回路の動作を検証するパイプライン検証装置を提供する。
【解決手段】
本願発明のパイプライン検証装置は、多段に接続され、前段の出力データを入力し、処理を施して後段に出力する処理回路群を有し、検証用データを入力して、複数の処理回路による処理後の検証用データを出力する集積回路と、集積回路にテストデータを出力するテスト回路とを有するパイプライン検証装置である。集積回路が有する処理回路群は、外部からの停止要求に応じて後段へのデータ出力を停止するデータ出力停止手段を有する処理回路と、所定の条件下で、データ出力停止手段を有する前段の処理回路に対してデータ出力の停止要求を出力する停止要求手段を有する処理回路とを含み、テスト回路は、テストデータとして、データ出力停止手段に対してデータ出力の停止要求を出力する。
【選択図】図１

Description

本発明は、パイプライン回路検証装置に関し、特に、パイプライン回路の検証精度を向上させる技術に関する。

近年、イメージング機器における画像処理には、大量のデータを短時間内に処理することが求められている。画像処理の高速化には、画像処理をハードウェア処理で行うことが有効であり、この場合の回路構成には、パイプライン構造がとられることが多い。
パイプライン構造とは、複数の処理回路が多段接続された構造である。このパイプライン構造をとるＬＳＩを利用した画像処理は、処理回路単位で、クロック毎に連続的に処理される。このとき、画像データは、前段処理回路から後段処理回路に対して供給される有効信号に同期して、後段処理回路へ転送される。また、画像データは、有効信号がＨｉｇｈであっても、後段処理回路から前段処理回路に対して、画像データの転送を停止させる停止要求信号が供給されたときは、後段処理回路に転送されない。この停止要求信号は、後段処理回路での処理が滞っている場合等に、後段処理回路から前段処理回路に供給される。

上記のようなパイプライン構造をとるＬＳＩ内部で多段に接続される処理回路の段数は、非常に多い場合が多い。従って、ＬＳＩの機能検証を正確に行うためには、莫大な数のテストパターンが必要である。例えば、特許文献１には、ＬＳＩ外部で生成した入力画像データをＬＳＩ論理回路に入力し、ＬＳＩ論理回路から出力された出力画像データを解析して、ＬＳＩ論理回路の動作を容易に検証する方法について記載されている。
特開平１０−０４０２７３号公報

しかし、従来のＬＳＩ論理回路の動作検証に加えて、上述したような後段処理回路での処理が滞った場合にもＬＳＩ論理回路が正常に動作するかを検証する必要がある。従来の動作検証においては、入力データと出力データの論理的なテストパターンを生成することは、比較的容易であった。しかしながら、後段処理回路での処理が滞るような状況を作り出すテストパターンを生成することは非常に困難である。

そこで、本発明の目的は、停止要求信号を供給できる回路構成を有するＬＳＩにおいて、１又は複数の後段処理回路が前段処理回路に停止要求信号を供給する状況での、ＬＳＩの動作を正確かつ容易に検証するための技術を提供するものである。

上記課題を解決するため、本発明のパイプライン検証装置は、ＬＳＩ内部の各処理回路間での転送状態を制御するためのテスト回路をＬＳＩ内部に備え、１又は複数の後段処理回路が前段処理回路に停止要求信号を供給する状況を作り出して、ＬＳＩの動作を検証する。

具体的には、上記パイプライン検証装置は、多段に接続され、前段の出力データを入力し、処理を施して後段に出力する処理回路群を有し、検証用データを入力して、前記複数の処理回路による処理後の検証用データを出力する集積回路と、前記集積回路にテストデータを出力するテスト回路とを有するパイプライン検証装置であって、前記集積回路が有する処理回路群は、外部からの停止要求に応じて後段へのデータ出力を停止するデータ出力停止手段を有する処理回路と、所定の条件下で、前記データ出力停止手段を有する前段の処理回路に対してデータ出力の停止要求を出力する停止要求手段を有する処理回路とを含み、前記テスト回路は、テストデータとして、前記データ出力停止手段に対してデータ出力の停止要求を出力することを特徴とする。

なお、以下に、本発明の具体的な実施の形態について説明するが、そこで挙げた構成は、可能な限りの組み合わせの自由度を有し、その組み合わせのいずれもが発明を構成するものとする。すなわち、以下に説明する実施形態から一部の構成を適宜に削除した形態も、本発明の他の実施形態となり得る。また、以下において具体的に示される構成は、いずれも、機能において同一とされる上位概念のなかの一下位概念に過ぎないものである。

本発明のパイプライン検証装置によれば、停止要求信号を供給できる回路構成を有するＬＳＩにおいて、１又は複数の後段処理回路が前段処理回路に停止要求信号を供給する状況での、ＬＳＩの動作を正確かつ容易に検証することができる。

以下、本発明の最良の実施の形態を図面を参照して説明する。

本発明の実施形態に適用されるパイプライン検証装置１００は、例えば、図１に示すように、制御部１０１、記憶部１０２、画像処理ＬＳＩ１０３、入力画像ＤＭＡ１０４、出力画像ＤＭＡ１０５、等から構成される。また、パイプライン検証装置１００に含まれる画像処理ＬＳＩ１０３は、内部に多段接続された複数の処理回路（Ａ、Ｂ、Ｃ）１０６、１０７、１０８から構成される。各処理回路は、状況に応じて、前段処理回路に対して、画像データの転送を停止させる停止要求信号を供給することができる。

パイプライン検証装置１００は、入力画像ＤＭＡ１０４から画像データを画像処理ＬＳＩ１０３に入力し、その画像データに対して各種処理（例えば、ラスタライズ、等）を施し、各種処理後の画像データを出力画像ＤＭＡ１０５に出力する。パイプライン検証装置１００は、入力された画像データに対して期待される画像データが出力画像ＤＭＡ１０５から出力されるか否かで、画像処理ＬＳＩ１０３が正常に動作するかを検証することができる。

これに加え、パイプライン検証装置１００は、画像処理ＬＳＩ１０３の内部にＴＥＳＴ回路１１２を備え、ＴＥＳＴ回路１１２は、後段処理回路から前段処理回路に対して停止要求信号を供給する状況を作り出すことができる。パイプライン検証装置１００は、この状況下においても、入力された画像データに対して期待される画像データが出力画像ＤＭＡ１０５から出力されるか否かで、画像処理ＬＳＩ１０３が正常に動作するかを検証することができる。

上述したパイプライン検証装置１００に含まれる画像処理ＬＳＩ１０３は、多段接続された処理回路Ａ１０６、処理回路Ｂ１０７、処理回路Ｃ１０８を備え、上述した各種処理を連続的に実行させる。本実施例では、説明を簡単にするために、画像処理ＬＳＩ１０３が有する処理回路の数を３個にするが、これに限らず、任意の数でよい。

各処理回路間（Ａ−Ｂ間、Ｂ−Ｃ間）には、画像データ（転送データ）を転送するための転送用配線１０９ａ、１０９ｂと、画像データの転送を制御する信号（以下、データ送信側制御信号という）を後段処理回路に供給するための転送制御配線１１０ａ、１１０ｂと、画像データの転送を停止させる信号（以下、データ受信側制御信号（停止要求信号）という）を前段処理回路に供給するための転送停止配線１１１ａ、１１１ｂと、を備える

各処理回路（Ａ〜Ｃ）１０６、１０７、１０８は、供給されるクロック信号（供給される配線は図示せず）毎に、各処理を画像データに対して施し、転送用配線１０９ａ、１０９ｂを介して、画像データを後段処理回路へ転送する。このとき、後段処理回路は、転送制御配線１１０ａ、１１０ｂを介して供給されたデータ送信側制御信号がＨｉｇｈのときに、転送された画像データを有効なデータとして処理回路内のバッファに格納する。また、後段処理回路での処理が滞った状態（バッファ内の空き容量が無くなったなった状態や、内部での処理にエラーが生じた状態）になったときに、前段処理回路にデータ受信側制御信号制御信号を転送停止配線１１１ａ、１１１ｂを介して供給する。このとき、前段処理回路は、供給されたデータ受信側制御信号がＬｏｗのときには、画像データの転送を停止する。

また、画像処理ＬＳＩ１０３は、画像処理ＬＳＩ１０３の動作を検証するために、各処理回路間（Ａ−Ｂ間、Ｂ−Ｃ間）の転送を制御するＴＥＳＴ回路１１２を備える。ＴＥＳＴ回路１０９は、制御部１０１からの制御信号に基づいて、任意の後段処理回路から前段処理回路にデータ受信側制御信号（停止要求信号）が供給される状況にするために、前段処理回路へ供給するデータ受信側制御信号を強制的にＬｏｗにする。

これを実現するために、転送停止配線１１１ａ、１１１ｂと、ＴＥＳＴ回路１１２からのＴＥＳＴ配線１１３ａ、１１３ｂの出力端をＸＯＲ回路１１４ａ、１１４ｂに接続して、ＸＯＲ回路１１４ａ、１１４ｂの出力端を前段処理回路へ接続する。これにより、データ受信側制御信号がＨｉｇｈのときに、ＴＥＳＴ回路１１２は、ＴＥＳＴ配線１１３ａ、１１３ｂにＨｉｇｈのＴＥＳＴ信号を供給すれば、データ受信側制御信号は、強制的にＬｏｗになる。

ただし、データ受信側制御信号を制御する方法は、以上の方法に限らず、任意の方法でよい。

また、データ受信側制御信号をＬｏｗに制御するのと同時に、データ送信側制御信号をＬｏｗに制御するようにしてもよい。この方が、転送データの転送状態を安定して制御することができる。

これを実現するために、転送制御配線１１０ａ、１１０ｂと、ＴＥＳＴ回路１１２からのＴＥＳＴ配線１１３ａ、１１３ｂの出力端をＸＯＲ回路１１５ａ、１１５ｂに接続して、ＸＯＲ回路１１５ａ、１１５ｂの出力端を後段処理回路へ接続する。これにより、データ送信側制御信号がＨｉｇｈのときに、ＴＥＳＴ回路１１２は、ＴＥＳＴ配線１１３ａ、１１３ｂにＨｉｇｈのＴＥＳＴ信号を供給すれば、データ送信側制御信号は、強制的にＬｏｗになる。

ＴＥＳＴ回路１１２を制御する制御部１０１は、記憶部１０２に格納される各種プログラムを実行するＣＰＵ（Central Processing Unit）やＡＳＩＣ（Application Specific Integrated Circuit）、等を含む。

記憶部１０２は、ＴＥＳＴ回路１１２を制御するための各種プログラムを記憶するハードディスクや、ＣＰＵが各種プログラムを実行する際にワークメモリとして用いられるＲＡＭ等を含む。記憶部１０２には、例えば、ＴＥＳＴ回路１１２が各ＴＥＳＴ配線１１３ａ、１１３ｂに供給するテストパターンを生成するためのＴＥＳＴ信号制御テーブル２００等を格納する。

ここで、ＴＥＳＴ信号制御テーブルは、図２に示すように、ＴＥＳＴ回路１１２が、各ＴＥＳＴ配線１１３ａ、１１３ｂに供給するＴＥＳＴ信号を、供給する時系列順に格納する。例えば、図２に示す例で説明すると、ＴＥＳＴ配線ａに供給するＴＥＳＴ信号は、時系列順に、Ｌｏｗ（０）、Ｌｏｗ（０）、Ｈｉｇｈ（１）、Ｌｏｗ（０）、Ｌｏｗ（０）、Ｌｏｗ（０）、となる。これと同じタイミングで、ＴＥＳＴ配線ｂに供給するＴＥＳＴ信号は、時系列順に、Ｌｏｗ（０）、Ｌｏｗ（０）、Ｈｉｇｈ（１）、Ｈｉｇｈ（１）、Ｌｏｗ（０）、Ｌｏｗ（０）、となる。

このようなＴＥＳＴ信号制御テーブル２００に格納するＴＥＳＴ信号の組み合わせ（テストパターン）は自由であり、ＴＥＳＴ回路１１２は、所望の後段処理回路が前段処理回路にデータ受信側制御信号（停止要求信号）を供給する状況に、容易にすることができる。具体的には、１つの処理回路間（例えば、処理回路Ｂと処理回路Ｃの間）にのみ、連続してＨｉｇｈのデータ受信側制御信号を供給するようにすれば、処理回路Ｂは、処理回路Ｃに対して、長い期間、画像データを供給できなくなる。このときに、パイプライン検証装置１００は、入力画像ＤＭＡ１０４から期待される出力画像データが出力画像ＤＭＡ１０５から出力されるかを確認することで、各処理回路が正常に動作するかを検証できる。

以下参考までに、上記構成からなるパイプライン検証装置１００における、画像データの転送時にテストパターン（ＴＥＳＴ信号の組み合わせ）を各処理回路に供給したときの動作について、図１〜図３を参照して説明する。

ここでは、制御部１０１が、図２に示すＴＥＳＴ信号制御テーブル２００に従って、ＴＥＳＴ回路１１２を制御する場合について説明する。ただし、本発明は、図２に示すＴＥＳＴ信号制御テーブル２００に従った場合に限定されるものではない。

画像データは、入力画像データＤＭＡ１０４に入力された後、クロック信号毎に、転送用配線１０９ａ、１０９ｂを介して、処理回路Ａ、処理回路Ｂ、処理回路Ｃへと転送される。図３は、処理回路Ａと処理回路Ｂの間の各配線を介して供給される電圧信号の波形を示したものである。

画像データ（転送データ）は、前段処理回路が図３に示すようなＨｉｇｎ或いはＬｏｗの電圧信号を後段処理回路へ供給することで転送される。これとともに、前段処理回路は、図３に示すようなＨｉｇｈ或いはＬｏｗのデータ送信側制御信号を後段処理回路へ供給する。さらに、これとともに、後段処理回路は、図３に示すようなＨｉｇｈ或いはＬｏｗの受信側制御信号を前段処理回路へ供給する。ここで、後段処理回路に供給された送信側制御信号がＨｉｇｈで、かつ、前段処理回路に供給された受信側制御信号がＨｉｇｈのときに、後段処理回路は、同期して供給された画像データを有効なデータとして内部に有するバッファに格納する。

（１ステップ目）
図２に示すＴＥＳＴ信号制御テーブル２００の１ステップ目においては、前段処理回路が出力するデータ送信側制御信号、後段処理回路が出力するデータ受信側制御信号は、図３に示すようにＬｏｗの電圧信号である。このとき、ＴＥＳＴ回路１１２がＴＥＳＴ配線ａに供給するＴＥＳＴ信号は、Ｌｏｗであるため、ＸＯＲ回路１１４ａを介して後段処理回路に供給されるデータ送信側制御信号、及び、前段処理回路に供給されるデータ受信側制御信号は、ともにＬｏｗである。従って、前段処理回路（処理回路Ａ）から後段処理回路（処理回路Ｂ）に転送された画像データは、無効なデータとなる。

（２ステップ目）
次の２ステップ目においては、前段処理回路が出力するデータ送信側制御信号、後段処理回路が出力するデータ受信側制御信号は、図３に示すようにＨｉｇｈの電圧信号である。このとき、ＴＥＳＴ回路１１２がＴＥＳＴ配線１１３ａに供給するＴＥＳＴ信号は、Ｌｏｗであるため、ＸＯＲ回路１１４ａを介して後段処理回路に供給されるデータ送信側制御信号、及び、前段処理回路に供給されるデータ受信側制御信号は、ともにＨｉｇｈである。従って、後段処理回路（処理回路Ｂ）に転送された画像データは、有効なデータとなる。

（３ステップ目）
次の３ステップ目においては、前段処理回路が出力するデータ送信側制御信号、後段処理回路が出力するデータ受信側制御信号は、図３に示すようにＨｉｇｈの電圧信号である。しかし、このとき、ＴＥＳＴ回路１１２がＴＥＳＴ配線１１３ａに供給するＴＥＳＴ信号はＨｉｇｈであるため、ＸＯＲ回路１１４ａを介して後段処理回路に供給されるデータ送信側制御信号、及び、前段処理回路に供給されるデータ受信側制御信号は、ともに強制的にＬｏｗになる。従って、後段処理回路（処理回路Ｂ）に転送された画像データは、無効なデータとなる。これにより、前段処理回路（処理回路Ａ）は、後段処理回路（処理回路Ｂ）での処理が滞っている状態等であるとして、後段処理回路から供給されるデータ受信側制御信号がＨｉｇｈになるまで、同じ画像データを後段処理回路に転送しなければならない。

４ステップ目以降も、前段処理回路（処理回路Ａ）は、同様の動作を、入力画像ＤＭＡから供給された画像データを全て処理し終えるまで繰り返す。

各処理回路も、上記と同様の動作を行い、各処理回路で処理された画像データは、出力画像ＤＭＡ１０５に転送される。ここで、出力画像ＤＭＡ１０５に転送された画像データが、入力画像ＤＭＡ１０４に入力された画像データから期待された画像データであれば、画像処理ＬＳＩ１０３は、正常に動作していることになる。

以上のような動作をするＴＥＳＴ回路１１２を画像処理ＬＳＩ１０３に備えることにより、１又は複数の処理回路が前段処理回路にデータ受信側制御信号（停止要求信号）を供給する状況下における、画像処理ＬＳＩ１０３の動作を、正確かつ容易に検証することができる。

また、画像処理ＬＳＩ１０３に、上記のようなＴＥＳＴ回路１１２を備えることにより、回路設計における検証作業も容易になる。

さらに、画像処理ＬＳＩ１０３に、上記のようなＴＥＳＴ回路１１２を備えることにより、意図的に画像処理ＬＳＩ１０３の処理速度を下げることができる。例えば、上記のような画像処理ＬＳＩ１０３を同一バスに複数個接続させている場合に、特定の画像処理ＬＳＩ１０３における処理を優先して行いたければ、ＴＥＳＴ回路１１２を動作させ、他の画像処理ＬＳＩ１１３の処理を意図的に遅らせればよい。

なお、本発明は、上記実施形態に限定されず、種々の変形、応用が可能である。

例えば、上記実施形態では、制御部１０１が、記憶部１０２に格納されるＴＥＳＴ信号制御テーブル２００を参照して、ＴＥＳＴ回路１１２にＴＥＳＴ信号を生成させていた。しかしながら、本発明は、これに限定されず、ＴＥＳＴ信号制御テーブル２００の代用として、ＴＥＳＴ回路１１２にカウンタや順序回路を設けることにより、ＴＥＳＴ回路１１２がＴＥＳＴ信号を生成するようにしてもよい。

また、上記実施形態では、後段処理回路からのデータ受信側制御信号（停止要求信号）と、ＴＥＳＴ信号とをＸＯＲした信号を、データ受信側制御信号（停止要求信号）として、前段処理回路に供給していた。しかしながら、本発明は、これに限定されず、後段処理回路からのデータ受信側制御信号（停止要求信号）に代えて、定常的にＨｉｇｈ（或いはＬｏｗ）の電圧信号と、ＴＥＳＴ信号とをＸＯＲした信号を、データ受信側制御信号（停止要求信号）として、前段処理回路に供給してもよい。

さらに、上記実施形態では、１つの後段処理回路が前段処理回路にデータ受信側制御信号（停止要求信号）を供給する状況にする場合について説明してきた。しかしながら、本発明は、これに限定されず、複数の後段処理回路が前段処理回路にデータ受信側制御信号（停止要求信号）を供給する状況にするようにしてもよい。

また、上記実施形態では、画像処理ＬＳＩ１１３は、画像処理を行うＬＳＩとして説明してきた。しかしながら、本発明は、これに限定されず、画像処理以外の任意の処理を行うＬＳＩであってもよい。

さらに、上記実施形態では、各処理回路は、１列に多段接続されるようにしていた。しかしながら、本発明は、これに限定されず、各処理回路は、複数列に多段接続されてもよいし、より複雑な構成で接続されてもよい。ただし、その場合であっても、各処理回路間にそれぞれＴＥＳＴ信号を供給できる構成にする。

また、上記実施形態では、画像処理ＬＳＩ１０３の動作検証を、入力画像データに対して期待される出力画像データを解析することにより行っていた。しかしながら、本発明は、これに限定されず、解析するデータには、意味をもたない数列等を用いてもよい。

さらに、上記実施形態では、制御部１０１が実行する各種プログラムは、予め装置内部に記憶されていた。しかしながら、本発明は、これに限定されず、上述の処理を実行させるためのプログラムの提供方法は任意であり、例えば、インターネットなどの通信媒体を介して提供可能である他、メモリカードなどの記録媒体に格納して配布してもよい。

本発明の実施形態に係るパイプライン検証装置のハードウェア構成を説明するための図である。 ＴＥＳＴ信号制御テーブルのデータ構造を概念的に示す図である。 各処理回路間で送受信する信号のタイムチャートの１例である。

符号の説明

１００…パイプライン検証装置装置、１０１…制御部、１０２…記憶部、１０３…画像処理ＬＳＩ、１０４…入力画像ＤＭＡ、１０５…出力画像ＤＭＡ、１０６…処理回路Ａ、１０７…処理回路Ｂ、１０８…処理回路Ｃ、１０９ａ、ｂ…転送用配線、１１０ａ、ｂ…転送制御配線、１１１ａ、ｂ…転送停止配線、１１２…ＴＥＳＴ回路、１１３ａ、ｂ…ＴＥＳＴ配線、１１４ａ、ｂ…ＸＯＲ回路、１１５ａ、ｂ…ＸＯＲ回路、２００…ＴＥＳＴ信号制御テーブル。

Claims (4)

1. 多段に接続され、前段の出力データを入力し、処理を施して後段に出力する処理回路群を有し、検証用データを入力して、前記複数の処理回路による処理後の検証用データを出力する集積回路と、
   前記集積回路にテストデータを出力するテスト回路とを有するパイプライン検証装置であって、
   前記集積回路が有する処理回路群は、
   外部からの停止要求に応じて後段へのデータ出力を停止するデータ出力停止手段を有する処理回路と、
   所定の条件下で、前記データ出力停止手段を有する前段の処理回路に対してデータ出力の停止要求を出力する停止要求手段を有する処理回路とを含み、
   前記テスト回路は、テストデータとして、前記データ出力停止手段に対してデータ出力の停止要求を出力することを特徴とするパイプライン検証装置。
2. 前記外部からの停止要求は、テスト回路が出力した停止要求と、後段の処理回路からの停止要求と、を含む、ことを特徴とする請求項１に記載のパイプライン検証装置。
3. 前記所定の条件は、前記処理回路に備えるバッファに、前記前段の処理回路が出力したデータを記憶するための空き容量がないときを含む、ことを特徴とする請求項１に記載のパイプライン検証装置。
4. 前記所定の条件は、前記処理回路での処理にエラーが生じたときを含む、ことを特徴とする請求項１に記載のパイプライン検証装置。

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