JP2008071454A - Semiconductor storage device and writing method thereof - Google Patents

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JP2008071454A JP2006250943A JP2006250943A JP2008071454A JP 2008071454 A JP2008071454 A JP 2008071454A JP 2006250943 A JP2006250943 A JP 2006250943A JP 2006250943 A JP2006250943 A JP 2006250943A JP 2008071454 A JP2008071454 A JP 2008071454A
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Fumiyoshi Yoshioka
史善 吉岡
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Sharp Corp
シャープ株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To inexpensively prepare a logic circuit and a semiconductor nonvolatile memory on one and the same semiconductor substrate. <P>SOLUTION: A second boosting circuit 26 is arranged between a memory cell selection circuit 21 and a memory cell array 22. By this arrangement, after a power source voltage Vdd is elevated by a first boosting circuit 25 to the order of 5V which is a writing voltage, a voltage lowered by its passing through the memory selection circuit 21 can be elevated to 5V again by the second boosting circuit 26 right before the memory cell array 22. Consequently, a maximum voltage applied to each transistor constituting the memory cell selection circuit 21, the first boosting circuit 25 and the second boosting circuit 26, becomes to the order of 5V. As a result, by setting an withstanding voltage of the normal transistor to the extent of a little exceeding 5V, the preparation of the transistor having high withstanding voltage separately with the normal transistor, which involves in the increase of a manufacturing process, becomes unnecessary, then the manufacturing process of the semiconductor storage device can be simplified and also the low cost preparation of the device is attained. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、半導体記憶装置およびその書き込み方法に関する。 This invention relates to a semiconductor memory device and a method for writing.

近年、同一半導体基板上に演算処理等を行なうロジック回路と電気的に書換え可能な半導体不揮発性メモリとを作り込む、所謂不揮発性メモリ混載プロセスが行なわれるようになっている。 Recently, so that the fabricated a logic circuit electrically rewritable nonvolatile semiconductor memory for performing arithmetic processing and the like on the same semiconductor substrate, so-called non-volatile memory embedded process is performed.

ところで、上記電気的に書換え可能な半導体不揮発性メモリの書換えには、通常、上記ロジック回路の動作に必要な電圧以上に高い電圧が必要である。 Incidentally, in the electrically rewritable rewritable semiconductor nonvolatile memory, usually it requires high voltage to the voltage higher than required for the operation of the logic circuit. そして、上記半導体不揮発性メモリ書換えのための高電圧は、昇圧回路によってチップ内で作られる。 Then, the high voltage for the semiconductor nonvolatile memory rewriting is made in the chip by the boost circuit.

図8に、チャージポンプ型の昇圧回路を示す。 Figure 8 shows the boosting circuit of the charge pump. また、図9に、図8に示す昇圧回路のキャパシタンスに与える電圧波形を示す。 Further, in FIG. 9 shows the voltage waveform applied to the capacitance of the booster circuit shown in FIG.

図8において、T0〜T4はN型MOSトランジスタであり、C1〜C4はキャパシタンスであり、N1〜N4はノード名である。 In FIG. 8, T0 to T4 are N-type MOS transistor, C1 -C4 is the capacitance, N1-N4 is a node name. N型MOSトランジスタ(以下、単にトランジスタと言う場合もある)T0〜トランジスタT4は直列に接続されており、夫々のN型MOSトランジスタのゲートは、夫々のN型MOSトランジスタの(つまり、自らの)ソースに接続されている。 N-type MOS transistors (hereinafter, sometimes simply referred to as transistors) T0 to the transistor T4 are connected in series, each gate of the N-type MOS transistor, each of the N-type MOS transistor (i.e., its own) It is connected to the source. また、ノードN1〜ノードN4にはキャパシタンスC1〜キャパシタンスC4が接続されており、ノードN1〜ノードN4には、キャパシタンスC1〜キャパシタンスC4を通して、図9に示すパルス電圧PAおよびパルス電圧PBの何れか一方が印加されるようになっている。 The node N1~ node to N4 is connected to the capacitance C1~ capacitance C4, node N1~ node N4, through capacitance C1~ capacitance C4, either the pulse voltage PA and the pulse voltage PB shown in FIG. 9 There has been adapted to be applied. N型MOSトランジスタT0は逆流防止用のトランジスタである。 N-type MOS transistor T0 is a transistor for preventing back flow. ここで、キャパシタンスCとN型MOSトランジスタTとの組み合わせは昇圧回路の基本構成単位であり、図8に示す昇圧回路は4段構成となっている。 Here, the combination of the capacitance C and the N-type MOS transistor T is the basic building block of step-up circuit, the booster circuit shown in FIG. 8 has a 4-stage structure.

以下に、図8に示すチャージポンプ型の昇圧回路の動作について説明する。 Hereinafter, the operation of the booster circuit of the charge pump type illustrated in FIG. ここで、トランジスタT0〜トランジスタT4の閾値はVthであるとする。 Here, the threshold value of the transistor T0~ transistor T4 is assumed to be Vth.

先ず、上記パルス電圧PAをGndにする一方、パルス電圧PBをVddにすると、オンとなったトランジスタT0を通してキャリアが電源から流れ込み、ノードN1の電圧は電源電圧VddからトランジスタT0の閾値を引いた(Vdd−Vth)となる。 First, while the Gnd the pulse voltage PA, when the pulse voltage PB to Vdd, carriers flow from the power source through the transistor T0 which turned on, the voltage of the node N1 by subtracting the threshold of the transistor T0 from the power supply voltage Vdd ( Vdd-Vth) to become. 次に、パルス電圧PAをVddにする一方、パルス電圧PBをGndにすると、トランジスタT0はオフし、オンとなったトランジスタT1を通してノードN1のキャリアがノードN2に移動する。 Then, while a pulse voltage PA to Vdd, when a pulse voltage PB to Gnd, the transistor T0 is turned off, the carrier of the node N1 through the transistor T1, which turns on to move to the node N2. 上述のことを繰り返すことによって、パルス電圧PAが電源電圧Vddの場合には、最終的に、ノードN1の電位は(2*Vdd−Vth)まで上昇し、ノードN2の電位は(2*Vdd−2*Vth)まで上昇する。 By repeating the above, when the pulse voltage the PA supply voltage Vdd, eventually, the potential of the node N1 rises to the (2 * Vdd-Vth), the potential of the node N2 (2 * Vdd- 2 * Vth) until the rise. すなわち、上記昇圧回路における1段当たり(Vdd−Vth)の昇圧が可能となり、図8に示す昇圧回路の最大出力電圧Voutは、5*(Vdd−Vth)となるのである。 That is, it is possible to boost per stage in the step-up circuit (Vdd-Vth), the maximum output voltage Vout of the booster circuit shown in FIG. 8 is become a 5 * (Vdd-Vth).

ところで、上記昇圧回路で発生させた高電圧を実際にメモリセルに与えるためには、通常、メモリセルアレイ中の所望のメモリセルを選ぶためのメモリセル選択回路等の幾つかのトランジスタを通過する必要がある。 Meanwhile, in order to give the actual memory cell of high voltage generated by the booster circuit, usually need to go through several transistors of the memory cell selecting circuit for selecting a desired memory cell in the memory cell array there is. その場合、上記昇圧回路で発生された高電圧は、上記幾つかのトランジスタを経る毎にそのトランジスタの閾値分だけ電圧が低下し、さらに、メモリセルに到達するまでのトランジスタの抵抗や配線の抵抗等によっても電圧が低下するという問題がある。 In that case, the high voltage generated by the booster circuit, the threshold amount corresponding voltage of the transistor in each go through the several transistors is reduced, further, the resistance of the resistor and the wiring of the transistor to reach the memory cell there is a problem that the voltage drops by like. そして、上記昇圧回路は、上記メモリセル選択回路と上記メモリセルアレイの間の場所ではなく、それ以外の場所に配置されている。 Then, the booster circuit is not a location between the memory cell selecting circuit and the memory cell array is disposed elsewhere.

したがって、上記昇圧回路においては、発生された高電圧はメモリセルに到達するまでに下がってしまうため、メモリセルに書き込む際に必要な書き込み電圧に上記電圧降下分の予測値を加えた高い電圧を発生させる必要があるという問題がある。 Accordingly, in the booster circuit, since the the generated high voltage will down before reaching the memory cell, a high voltage obtained by adding the predicted value of the voltage drop in the write voltage necessary for writing to the memory cell there is a problem that it is necessary to generate.

一方において、通常のロジック回路で使用される通常のトランジスタは高速動作が要求されるため、上述のような高い電圧に耐え得るようには設計されていない。 On the other hand, the conventional transistors used in normal logic circuit for high-speed operation is required, it is to withstand a high voltage such as described above are not designed. したがって、メモリセルに書き込む際に必要な書き込み電圧以上の高い電圧を発生させる昇圧回路に使用されるトランジスタや、発生された高電圧を所望のメモリセルへ与えるためのメモリ選択回路中に使用されるトランジスタとしては、上記通常のトランジスタ以上に高い耐圧を有する高耐圧トランジスタが別途必要となる。 Thus, as used transistors and used in boosting circuit for generating a write voltage higher than the voltage necessary for writing to the memory cell, the generated high voltage to the memory selection circuit for providing the desired memory cell the transistors, high voltage transistor is additionally required to have a high breakdown voltage than the normal transistor.

以下において、例えば、特開平7‐94734号公報(特許文献1)に開示されている高耐圧トランジスタの製造方法のごとく、高耐圧トランジスタと通常トランジスタとを同一チップに作成する従来の方法について、図10〜図12に従って説明する。 In the following, for example, as a method for producing a high voltage transistor disclosed in JP-A-7-94734 (Patent Document 1), a conventional method of creating a high breakdown voltage transistor and a normal transistor on the same chip, FIG. It is described with reference to 10-12. 図10〜図12において、右側部分が高耐圧トランジスタ部を示し、左側部分が通常トランジスタ部を示している。 In FIGS. 10 to 12, the right part shows the high breakdown voltage transistor portion, the left portion shows the normal transistor portion.

先ず、図10に示すように、半導体基板1上に素子分離領域2を形成する。 First, as shown in FIG. 10, an element isolation region 2 is formed on the semiconductor substrate 1. その後、高耐圧トランジスタ部分をレジスト(図示せず)でパターニングした後、イオン注入を行なうことによって高耐圧トランジスタ用のウエル3bを形成する。 Thereafter, the high-voltage transistor portion was patterned with a resist (not shown), to form the well 3b of the high-voltage transistors by performing ion implantation. 次に、上記レジストを除去した後、通常トランジスタ部分を新たなレジスト(図示せず)でパターニングした後、イオン注入を行なうことによって通常トランジスタ用のウエル3aを形成する。 Next, after removing the resist, after patterning the normal transistor section with a new resist (not shown), to form the wells 3a for normal transistor by ion implantation.

その後、上記半導体基板1の表面に、ゲート絶縁膜4およびポリシリコン膜を順次形成する。 Thereafter, the surface of the semiconductor substrate 1, successively forming a gate insulating film 4 and the polysilicon film. そして、レジスト(図示せず)を用いたパターニングを行った後にエッチングを行うことによって、通常トランジスタ用と高耐圧トランジスタ用とのゲート絶縁膜4およびゲート電極5を作成する。 Then, the resist by etching after patterning using a (not shown), typically to create a gate insulating film 4 and gate electrode 5 of the transistor for a high voltage transistor.

その後、レジスト6を用いて、通常トランジスタ用のソース領域とドレイン領域および高耐圧トランジスタ用のソース領域のみを露出させるパターニングを行なう。 Thereafter, using the resist 6, performs a normal patterned to expose only the source region for the source region and the drain region and the high voltage transistor transistor. その後、イオン注入を行ってLDD(Lightly Doped Drain)構造用の低濃度不純物拡散領域7を形成する。 Then, a low concentration impurity diffusion region 7 for LDD (Lightly Doped Drain) structure by ion implantation.

その後、上記半導体基板1の全面に絶縁膜を堆積し、RIE(反応性イオンエッチング)によってエッチバックすることによって、図11に示すように、通常トランジスタおよび高耐圧トランジスタのゲート電極5の側壁に、高濃度不純物拡散領域形成時のスペーサーとなるサイドウォール8を形成する。 Thereafter, deposited on the entire surface insulating film of the semiconductor substrate 1 by etching back by RIE (reactive ion etching), as shown in FIG. 11, the side walls of the gate electrode 5 of the normal transistor and the high breakdown voltage transistor, to form a side wall 8 as a spacer in high concentration impurity diffusion regions formed. その後に、レジスト9を用いたパターニングによって、高耐圧トランジスタのドレイン側のみを露出させ、イオン注入を行なって高耐圧トランジスタ用のオフセット部としての低濃度不純物拡散領域10を形成する。 Thereafter, by patterning using a resist 9, to expose only the drain side of the high voltage transistor to form a low concentration impurity diffused regions 10 as the offset portion of the high-voltage transistors by performing ion implantation.

次に、図12に示すように、レジスト11をパターニングした後、イオン注入を行なうことによって、通常トランジスタおよび高耐圧トランジスタの高濃度不純物拡散領域12を形成する。 Next, as shown in FIG. 12, after patterning the resist 11, by performing ion implantation to form high concentration impurity diffusion regions 12 of the normal transistor and high withstand voltage transistors. その後、公知の工程を施すことによって、高耐圧トランジスタと通常トランジスタとが同一チップ上に形成された半導体装置が完成される。 Thereafter, by applying a known process, a semiconductor device and a high breakdown voltage transistor and a normal transistor is formed on the same chip is completed.

しかしながら、上記従来の演算処理等を行なうロジック回路と電気的に書換え可能な半導体不揮発性メモリとを同一半導体基板上に形成した半導体記憶装置には、以下のような問題がある。 However, above conventional arithmetic processing such as a semiconductor memory device formed on the same semiconductor substrate and a logic circuit electrically rewritable nonvolatile semiconductor memory which performs, there are the following problems.

すなわち、上述したように、演算処理等を行なうロジック回路と電気的に書換え可能な半導体不揮発性メモリとを同一半導体基板上に形成するためには、通常トランジスタ以外に、高い耐圧を有する高耐圧トランジスタが必要となる。 That is, as described above, the logic circuit and electrically rewritable nonvolatile semiconductor memory which performs arithmetic processing or the like in order to form on the same semiconductor substrate, in addition to normal transistors, high voltage transistor having a high breakdown voltage Is required. これは、上記昇圧回路で発生された高電圧は、メモリセルに達するまでにメモリ選択回路等を経ることによって電圧が低下するため、上記昇圧回路では、上記電圧低下を見越してメモリセルに書き込む際に必要な書き込み電圧以上の高電圧を発生させる必要があるためである。 This is a high voltage generated by the booster circuit, since the voltage decreases by going through the memory selection circuit and the like to reach the memory cell, in the above booster circuit, when writing to the memory cell in anticipation of the voltage drop This is because it is necessary to generate a write voltage or a high voltage required for.

ところが、上記演算処理等を行なうロジック回路と電気的に書換え可能な半導体不揮発性メモリとを同一半導体基板上に形成して成る半導体記憶装置に、上記特許文献1に開示された高耐圧トランジスタの製造方法を適用して、通常トランジスタと高耐圧トランジスタとを同一チップ上に形成する場合には、高耐圧トランジスタ用のウエル3bおよび高耐圧トランジスタ用の低濃度不純物拡散領域10が別途必要となるため、通常トランジスタをのみを製造する場合に比して製造工程が増加し、製造コストが増大するという問題がある。 However, the semiconductor memory device comprising forming a logic circuit electrically rewritable nonvolatile semiconductor memory which performs the arithmetic processing and the like on the same semiconductor substrate, manufacture of the high voltage transistor disclosed in Patent Document 1 by applying the method, typically in the case of forming a transistor and a high voltage transistor on the same chip, since the low concentration impurity diffusion region 10 for the well 3b and the high voltage transistor for high breakdown voltage transistors required separately, manufacturing steps increases as compared with the case of producing the normal transistors only, there is a problem that the manufacturing cost increases.
特開平7‐94734号公報 JP 7-94734 discloses

そこで、この発明の課題は、同一半導体基板上に演算処理等を行なうロジック回路と電気的に書換え可能な半導体不揮発性メモリとを作成する際に、上記ロジック回路のみを作成する場合に比して製造工程が増加することがなく安価に作成することができる半導体記憶装置、および、その半導体記憶装置の書き込み方法を提供することにある。 An object of the present invention is to create a logic circuit electrically rewritable nonvolatile semiconductor memory for performing arithmetic processing and the like on the same semiconductor substrate, as compared with the case where only create the logic circuit the semiconductor memory device capable of manufacturing process creates inexpensively without increasing, and to provide a method of writing the semiconductor memory device.

上記課題を解決するため、この発明の半導体記憶装置は、 To solve the above problems, a semiconductor memory device of the present invention,
電気的に書換え可能なメモリセルがマトリックス状に配置されたメモリセルアレイと、 A memory cell array having electrically rewritable memory cells are arranged in a matrix,
電源電圧を少なくとも上記メモリセルへの書き込み電圧である所定電圧まで昇圧する第1昇圧回路と、 A first booster circuit for boosting up a predetermined voltage is a write voltage of a power supply voltage to at least said memory cell,
上記第1昇圧回路からの出力を受けると共に、上記メモリセルアレイの中からデータの書き込み,データの読み出しおよびデータの消去の対象となる所望のメモリセルを選択するメモリセル選択回路と、 With receiving an output from said first boosting circuit, the write data from the memory cell array, a memory cell select circuit for selecting a desired memory cell subject to the erase data read and data,
上記メモリセル選択回路と上記メモリセルアレイとの間に配置されると共に、上記メモリセル選択回路からの出力電圧を上記所定電圧まで昇圧して、上記メモリセル選択回路によって選択された所望のメモリセルに供給する第2昇圧回路とを備えたことを特徴としている。 While being disposed between the memory cell selecting circuit and the memory cell array, an output voltage from the memory cell selecting circuit and boosted to the predetermined voltage, the desired memory cells selected by the memory cell selecting circuit It is characterized in that a second booster circuit for supplying.

上記構成によれば、メモリセル選択回路とメモリセルアレイとの間に、上記メモリセル選択回路からの出力電圧を上記メモリセルへの書き込み電圧である所定電圧まで昇圧する第2昇圧回路を配置している。 According to the above configuration, between the memory cell selecting circuit and the memory cell array, and placing a second booster circuit for boosting an output voltage from the memory cell selecting circuit to a predetermined voltage is a write voltage to the memory cell there. そのために、上記メモリセル選択回路の前段に配置されると共に、電源電圧を昇圧して上記メモリセル選択回路に供給する第1昇圧回路では、少なくとも上記メモリセルへの書き込み電圧である上記所定電圧まで昇圧すればよく、上記所定電圧以上の高圧まで昇圧する必要はない。 Therefore, while being disposed in front of said memory cell selecting circuit, the first booster circuit for supplying to said memory cell selecting circuit boosts the power supply voltage to the predetermined voltage is a write voltage to at least said memory cell may be boosted, it is not necessary to boost to the predetermined voltage or more high pressure. したがって、上記第1昇圧回路,上記メモリセル選択回路および上記第2昇圧回路を構成するトランジスタとして、耐圧が上記所定電圧を少し超える電圧に設定された通常トランジスタを使用することができ、製造工程の増加に繋がる高耐圧トランジスタを別途作成する必要がなくなる。 Therefore, the first step-up circuit, a transistor constituting the memory cell selecting circuit and the second step-up circuit, the breakdown voltage can be used normally transistor which is set slightly greater than the voltage of the predetermined voltage, the manufacturing process it is not necessary to separately create a high breakdown voltage transistor leading to the increase.

すなわち、この発明によれば、半導体記憶装置の製造工程を簡略化して、低コストで作成することが可能になるのである。 That is, according to the present invention, to simplify the manufacturing process of the semiconductor memory device, it become possible to create a low cost.

また、1実施の形態の半導体記憶装置では、 In the semiconductor memory device of one embodiment, the
上記第2昇圧回路は、インバーターとキャパシタンスとから構成されている。 It said second booster circuit is composed of an inverter and a capacitance.

この実施の形態によれば、上記第2昇圧回路がインバーターとキャパシタンスとから構成されているため、容易に製造することが可能である。 According to this embodiment, since the second step-up circuit is composed of the inverter and a capacitance, it is possible to easily manufacture.

また、1実施の形態の半導体記憶装置では、 In the semiconductor memory device of one embodiment, the
当該半導体記憶装置は、上記メモリセルアレイに対する選択動作,書き込み動作,読み出し動作および消去動作の各動作を行う機能以外の機能を有するロジック回路と、同一チップ上に混載されている。 The semiconductor memory device, selection operation for the memory cell array, a write operation, a logic circuit having a function other than functions of performing each operation of the read and erase operations, are mounted on the same chip.

この実施の形態によれば、同一チップに、上記メモリセルアレイに対する選択動作,書き込み動作,読み出し動作および消去動作の各動作を行う機能以外の機能を有して、通常トランジスタで形成されているロジック回路と混載されている半導体記憶装置は、上記メモリセルへの書き込み電圧である上記所定電圧を少し超える耐圧に設定された通常トランジスタを使用することができる。 According to this embodiment, the same chip select operation for the memory cell array, a write operation, has a function other than functions of performing each operation of the read and erase operations, a logic circuit formed by normal transistor a semiconductor memory device which is mixed, it is possible to use a normal transistor which is set to the predetermined voltage slightly exceeding the withstand voltage is a write voltage to the memory cell. したがって、上記半導体記憶装置と上記ロジック回路とを同一チップ上に混載してロジック混載メモリを作成する際に、高耐圧トランジスタを別途作成する必要がなく工程が増加しないため、安価に作成することができる。 Therefore, since when creating the semiconductor memory device and the logic circuit and a mixedly on the same chip logic embedded memory, step without the need to separately create a high voltage transistor is not increased, to create low cost it can.

また、1実施の形態の半導体記憶装置では、 In the semiconductor memory device of one embodiment, the
上記メモリセルアレイを構成する上記各メモリセルは、 Each memory cell constituting the memory cell array,
半導体基板と、 And the semiconductor substrate,
上記半導体基板上に形成されたゲート絶縁膜と、 A gate insulating film formed on said semiconductor substrate,
上記ゲート絶縁膜上に形成されたゲート電極と、 A gate electrode formed on said gate insulating film,
上記ゲート電極の側壁に形成された電荷蓄積領域と、 A charge storage region formed on the side wall of the gate electrode,
上記半導体基板中における上記ゲート絶縁膜の直下に形成されたチャネル領域と、 A channel region formed directly under the gate insulating film in the above semiconductor substrate,
上記半導体基板中における上記チャネル領域の両端に隣接して形成された拡散領域とを備えている。 And a diffusion region formed adjacent to both ends of the channel region in the above semiconductor substrate.

この実施の形態によれば、ゲート電極の側壁に形成された電荷蓄積領域に電荷を蓄積させるタイプのメモリセルは、上記通常トランジスタと略同じ構造を有している。 According to this embodiment, the memory cell of the type charges are accumulated in the charge accumulating region formed on the side wall of the gate electrode has substantially the same structure as the normal transistor. そのために、上記ロジック回路のみを作成する場合に比べて工程を増加させることなく、上記ロジック回路と当該半導体記憶装置とを同一チップ上に混載することができるのである。 Therefore, without increasing the process as compared with the case where only create the logic circuit is of the above logic circuit and the semiconductor memory device can be mounted on the same chip.

また、1実施の形態の半導体記憶装置では、 In the semiconductor memory device of one embodiment, the
上記メモリセルにおける上記チャネル領域の両端に隣接して形成された2つの拡散領域のうち、一方は上記ゲート電極とオーバーラップして形成されており、他方は上記ゲート電極とオーバーラップすることなく形成されている。 Of the two ends two diffusion regions formed adjacent to the channel region in the memory cell, one is formed to overlap with the gate electrode and the other without overlapping and the gate electrode formed It is.

この実施の形態によれば、上記メモリセルにおける上記チャネル領域の両端に隣接して形成された2つの拡散領域のうち、一方は上記ゲート電極とオーバーラップして形成されており、他方は上記ゲート電極とオーバーラップすることなく形成されているので、上記チャネル領域の両端に隣接して形成された2つの拡散領域が共に上記ゲート電極とオーバーラップしていないメモリセルに比較して、低電圧で書き込みを行うことが可能になる。 According to this embodiment, the two diffusion regions formed adjacent to both ends of the channel region in the memory cell, one is formed to overlap with the gate electrode, the other is the gate because it is formed without electrodes overlap, compared to the memory cell in which two diffusion regions formed adjacent to both ends of the channel region is not both the gate electrode overlaps, at low voltage it is possible to perform writing. したがって、上記第2昇圧回路中の容量成分の面積を小さく形成することが可能になり、より高集積な半導体記憶装置を実現することができる。 Therefore, it is possible to reduce formation of the area of ​​the capacitor component in the second step-up circuit, it is possible to realize a more highly integrated semiconductor memory device.

また、この発明の半導体記憶装置の書き込み方法は、 The write method of the semiconductor memory device of the present invention,
上記半導体記憶装置における上記メモリセルへの書き込みの際には、上記メモリセル選択回路から上記第2昇圧回路に上記出力電圧としてパルス電圧を出力することを特徴としている。 When writing to the memory cell in the semiconductor memory device is characterized in that outputs a pulse voltage as the output voltage from the memory cell selecting circuit to said second voltage booster circuit.

上記構成によれば、上記半導体記憶装置における上記メモリセル選択回路から上記第2昇圧回路への出力電圧をパルス電圧にすることによって、データの書き込み,データの読み出しおよびデータの消去の対象となる所望のメモリセルにおいて電流が消費されるために上記第2昇圧回路で昇圧された電圧が下がってしまう場合であっても、上記メモリセル選択回路からの入力電圧まで低下する前に上記所定電圧に昇圧することが可能になる。 According to the above construction, by the pulse voltage the output voltage from the memory cell selecting circuit to said second voltage booster circuit in the semiconductor memory device, comprising a data writing, subject to erasure of data reading and data desired even if the current in the memory cell thus lowered voltage boosted by the second boost circuit for consumption, boosted to the predetermined voltage before the decrease until the input voltage from the memory cell selecting circuit it becomes possible to.

したがって、上記メモリセルにおいて電流が消費されるために上記第2昇圧回路で昇圧された電圧が下がってしまう場合であっても、安定して上記メモリセルに上記所定電圧を供給することができる。 Therefore, even when the voltage boosted by the second boost circuit for current is consumed in the memory cell will be lowered, it is possible to stably supply the predetermined voltage to the memory cell.

以上より明らかなように、この発明の半導体記憶装置は、メモリセル選択回路とメモリセルアレイとの間に、上記メモリセル選択回路からの出力電圧を上記メモリセルへの書き込み電圧である所定電圧まで昇圧する第2昇圧回路を配置したので、電源電圧を昇圧して上記メモリセル選択回路に供給する第1昇圧回路は、少なくとも上記所定電圧まで昇圧すればよく、上記所定電圧以上の高圧まで昇圧する必要はない。 As apparent from the above, the semiconductor memory device of the present invention, the step-up between the memory cell selecting circuit and the memory cell array, an output voltage from the memory cell selecting circuit to a predetermined voltage is a write voltage to the memory cell second since the booster circuit is arranged to, first booster circuit for supplying to said memory cell selecting circuit boosts the power supply voltage may be boosted at least to the predetermined voltage, to be boosted to the predetermined voltage or more high pressure no. したがって、上記第1昇圧回路,上記メモリセル選択回路および上記第2昇圧回路を構成するトランジスタとして、耐圧が上記所定電圧を少し超える電圧に設定された通常トランジスタを使用することができ、製造工程の増加に繋がる高耐圧トランジスタを別途作成する必要はない。 Therefore, the first step-up circuit, a transistor constituting the memory cell selecting circuit and the second step-up circuit, the breakdown voltage can be used normally transistor which is set slightly greater than the voltage of the predetermined voltage, the manufacturing process there is no need to separately create a high breakdown voltage transistor leading to the increase.

すなわち、この発明によれば、半導体記憶装置の製造工程を簡略化して、製造コストを低減することができる。 That is, according to the present invention, to simplify the manufacturing process of the semiconductor memory device, it is possible to reduce the manufacturing cost.

さらに、演算処理等を行なうロジック回路と同一チップ上に混載してロジック混載メモリを作成する際に、高耐圧トランジスタを別途作成する必要がなく、上記ロジック回路のみを作成する場合に比べて工程が増加しない。 Furthermore, when in mixed logic circuit on the same chip for performing arithmetic processing and the like to create a logic embedded memory, it is not necessary to create a separate high voltage transistors step as compared with the case where only create the logic circuit It does not increase. したがって、上記ロジック混載メモリを安価に作成することができる。 Therefore, it is possible to inexpensively create the logic embedded memory.

以下、この発明を図示の実施の形態により詳細に説明する。 Hereinafter, described in detail by embodiments thereof illustrated in the accompanying drawings.

・第1実施の形態 図1は、本実施の形態の半導体記憶装置における概略構成を示す図である。 - First Embodiment FIG. 1 is a diagram showing a schematic configuration of a semiconductor memory device of the present embodiment. 図1において、T0〜T3はN型MOSトランジスタであり、C1〜C3はキャパシタンスであり、21はメモリセル選択回路であり、22はメモリセルアレイであり、23,24はインバーターである。 In Figure 1, T0-T3 are N-type MOS transistor, C1 to C3 is the capacitance, 21 denotes a memory cell selecting circuit, 22 denotes a memory cell array, 23 and 24 are inverters. そして、N型MOSトランジスタT0〜T2およびキャパシタンスC1,C2は第1昇圧回路25を構成しており、インバーター23,24,キャパシタンスC3およびN型MOSトランジスタT3は第2昇圧回路26を構成している。 Then, N-type MOS transistors T0~T2 and capacitances C1, C2 constitute a first boost circuit 25, inverters 23 and 24, capacitance C3 and the N-type MOS transistor T3 constitutes the second boost circuit 26 .

上記第1昇圧回路25において、N型MOSトランジスタT0〜T2は直列に接続されており、夫々のN型MOSトランジスタT0〜T2のゲートは、夫々のN型MOSトランジスタT0〜T2の(つまり、自らの)ソースに接続されている。 In the first step-up circuit 25, N-type MOS transistor T0 to T2 are connected in series, the gate of the N-type MOS transistors T0 to T2 each are each N-type MOS transistor T0 to T2 (i.e., its own of) it is connected to the source. また、ノードN1,N2にはキャパシタンスC1,C2が接続されており、ノードN1,ノードN2には、キャパシタンスC1,C2を通して、図9に示すパルス電圧PAおよびパルス電圧PBが印加されるようになっている。 Further, the nodes N1, N2 are connected capacitances C1, C2 is, the node N1, the node N2 through the capacitance C1, C2, so the pulse voltage PA and the pulse voltage PB shown in FIG. 9 is applied ing. また、N型MOSトランジスタT0は逆流防止用のトランジスタである。 Further, N-type MOS transistor T0 is a transistor for preventing back flow. ここで、キャパシタンスCとN型MOSトランジスタTとの組み合わせは第1昇圧回路25の基本構成単位となっており、図1に示す第1昇圧回路25は2段構成となっている。 Here, the combination of the capacitance C and the N-type MOS transistor T has become a basic unit of the first boost circuit 25, the first booster circuit 25 shown in FIG. 1 has a two-stage configuration.

上記第1昇圧回路25からの出力は、メモリセルアレイ22中から所望のメモリセルを選択するメモリセル選択回路21に入力される。 The output from the first booster circuit 25 is input to the memory cell selecting circuit 21 for selecting a desired memory cell from the memory cell array 22. そして、メモリセル選択回路21の出力は、第2昇圧回路26を介してメモリセルアレイ22における上記選択されたメモリセルに印加される。 The output of the memory cell selection circuit 21 is applied to the selected memory cell in the memory cell array 22 via the second booster circuit 26. ここで、第2昇圧回路26は、上述したように、2つのインバーター23,24と、キャパシタンスC3と、N型MOSトランジスタT3とによって構成されている。 Here, the second step-up circuit 26, as described above, and two inverters 23 and 24, the capacitance C3, is composed of an N-type MOS transistor T3. 第2昇圧回路26は、上述の構成をとることによって、メモリセルアレイ22中の印加すべきメモリセルの直前で電圧を昇圧することが可能になる。 The second booster circuit 26, by taking the above structure, it is possible to boost the voltage just before the memory cell to be applied in the memory cell array 22.

以下、図1に示す本実施の形態における半導体記憶装置の動作について説明する。 Hereinafter, the operation of the semiconductor memory device of this embodiment shown in FIG. ここで、N型MOSトランジスタT0〜T2の閾値をVthとする。 Here, the threshold value of the N-type MOS transistor T0~T2 to Vth.

先ず、上記パルス電圧PAをGndにする一方、パルス電圧PBをVddにすると、オンとなったトランジスタT0を通してキャリアが電源から流れ込み、ノードN1の電圧は電源電圧VddからN型MOSトランジスタT0の閾値を引いた(Vdd−Vth)となる。 First, while the Gnd the pulse voltage PA, when the pulse voltage PB to Vdd, carriers flow from the power source through the transistor T0 which turned on, the threshold of the N-type MOS transistor T0 the voltage at the node N1 from the power supply voltage Vdd to become minus (Vdd-Vth). 次に、パルス電圧PAをVddにする一方、パルス電圧PBをGndにすると、N型MOSトランジスタT0はオフし、オンとなったN型MOSトランジスタT1を通してノードN1のキャリアがノードN2に移動する。 Then, while a pulse voltage PA to Vdd, when a pulse voltage PB to Gnd, the N-type MOS transistor T0 turns off, the carrier of the node N1 through N-type MOS transistor T1, which turned on is moved to the node N2. 上述のことを繰り返すことによって、パルス電圧PAが電源電圧Vddの場合には、最終的には、ノードN1の電位は(2*Vdd−Vth)まで上昇し、ノードN2の電位は(2*Vdd−2*Vth)まで上昇する。 By repeating the above, when the pulse voltage the PA supply voltage Vdd eventually, the potential of the node N1 rises to the (2 * Vdd-Vth), the potential of the node N2 (2 * Vdd -2 * Vth) until the rise. すなわち、上記昇圧回路における1段当たり(Vdd−Vth)の昇圧が可能となり、図1に示す第1昇圧回路25の最大出力電圧Voutは、3*(Vdd−Vth)となるのである。 That is, it is possible to boost per stage in the step-up circuit (Vdd-Vth), the maximum output voltage Vout of the first boost circuit 25 shown in FIG. 1 is the a 3 * (Vdd-Vth).

次に、上記メモリセル選択回路21によって、上記第1昇圧回路25からの出力を受けてメモリセルアレイ22の中から所望のメモリセルが選択された後、メモリセル選択回路21からの出力電圧はN型MOSトランジスタT3を通ってノードN4に印加される。 Then, by the memory cell selecting circuit 21, after the desired memory cell from the memory cell array 22 in response to an output from said first booster circuit 25 is selected, the output voltage from the memory cell selecting circuit 21 is N It is applied to the node N4 through the mold MOS transistor T3. そして、ノードN4に印加され電圧はインバーター23,24とキャパシタンスC3とを通してさらに昇圧され、メモリセル書き換えに必要な電圧まで引き上げられる。 The voltage applied to the node N4 is further boosted through an inverter 23 and the capacitance C3, it is pulled up to the voltage required for the memory cell rewrite.

ここで、上記メモリセル選択回路21と上記選択された所望のメモリセルとの間に第2昇圧回路26を有していない従来の半導体記憶装置の場合には、上記所望のメモリセルに到達するまでに電圧が下がってしまうために、メモリセルの書換えに例えば5Vが必要であるとすると、昇圧回路では7V程度の高電圧を発生させる必要がある。 Here, in the case of a conventional semiconductor memory device which does not have the second boost circuit 26 between the memory cell selecting circuit 21 and the selected desired memory cell is reaching the desired memory cell to become lowered voltage until, when the rewriting of the memory cells is required for example 5V, it is necessary to generate a high voltage of about 7V for the boost circuit. そのため、通常トランジスタ以外に7V以上の電圧に耐えることができる高耐圧トランジスタが必要なのである。 Therefore, it is the high voltage transistor can be normally withstand 7V or more voltage than the transistor is necessary.

これに対して、本実施の形態の半導体記憶装置の場合には、上記メモリセル選択回路21とメモリセルアレイ22との間に第2昇圧回路26が存在するため、第1昇圧回路25によって5V程度まで電源電圧Vddから昇圧させた後に、メモリセル選択回路21を通過すること等によって電圧が下がっても、第2昇圧回路26によってメモリセルアレイ22の直前で再度5Vに昇圧することができる。 In contrast, in the case of the semiconductor memory device of this embodiment, since there the second booster circuit 26 between the memory cell selecting circuit 21 and the memory cell array 22, about 5V by a first booster circuit 25 after boosts the power supply voltage Vdd to, even down voltage such as by passing through the memory cell selecting circuit 21 can be the second boost circuit 26 boosts again 5V immediately before the memory cell array 22. したがって、各N型MOSトランジスタに掛る最大電圧は5V程度となるのである。 Thus, the maximum voltage applied to the respective N-type MOS transistor is to be approximately 5V.

その結果、通常トランジスタの耐圧を5Vを少し越える程度に設定すれば、製造工程の増加に繋がる高耐圧トランジスタを上記通常トランジスタとは別に作成する必要がなくなり、製造工程が簡略化できると共に、低コストで本半導体記憶装置を作成することが可能になるのである。 As a result, by setting the breakdown voltage of the normal transistor to the extent that little exceeds 5V, eliminates the high voltage transistor leads to an increase in the manufacturing process needs to be created separately from the normal transistor, the manufacturing process can be simplified, low cost in it to become possible to create the semiconductor memory device.

ここで、本半導体記憶装置におけるメモリセルアレイ22中のメモリセルは、導電性の電荷蓄積領域に電荷を保持する所謂フローティングゲート構造の不揮発性メモリであっても良いし、例えばシリコン窒化膜等の絶縁性の電荷蓄積領域に電荷を蓄積する所謂MONOS(Metal Nitride Oxide Semiconductor)構造の不揮発性メモリであっても良い。 Here, the memory cells in the memory cell array 22 in the semiconductor memory device may be a non-volatile memory of so-called floating gate structure for holding electric charges in the charge storage region of the electrically conductive, for example, an insulating silicon nitride film or the like so-called MONOS may be a non-volatile memory (Metal Nitride Oxide Semiconductor) structure for storing charge in a charge storage region of the sex.

・第2実施の形態 本実施の形態においては、上記第1実施の形態において図1に示す半導体記憶装置の書き込み方法について述べる。 · In the second embodiment the present embodiment will be described writing method of the semiconductor memory device shown in FIG. 1 in the foregoing first embodiment.

図2に、図1に示す半導体記憶装置におけるノードN3,N4での電圧波形を示す。 Figure 2 shows the voltage waveform at node N3, N4 in the semiconductor memory device shown in FIG. 図2において、VN3はノードN3での電圧を示し、VN4a,VN4bはノードN4での電圧を示す。 In FIG. 2, VN3 indicates the voltage at node N3, VN4a, VN4b indicates the voltage at node N4.

図1に示す半導体記憶装置におけるメモリセルアレイ22のメモリセルでは、書換えの際において、昇圧された電圧が電流を消費しない場合、例えば昇圧された電圧がメモリセルのゲートに印加される場合には、図2におけるVN4aのように、昇圧された電圧が減少することはない。 In the memory cell of the memory cell array 22 in the semiconductor memory device shown in FIG. 1, in the case of rewriting, when the boosted voltage does not consume current, for example, when the boosted voltage is applied to the gate of the memory cell, as VN4a in FIG 2, boosted voltage is not reduced. ところが、昇圧された電圧がメモリセルのドレインに印加される場合には、電流を消費するため、昇圧された電圧が図2におけるVN4bのようにVN3まで減少してしまう。 However, when the boosted voltage is applied to the drain of the memory cell to consume current, it boosted voltage is reduced to VN3 as VN4b in FIG.

そこで、本実施の形態の半導体記憶装置における書き込み方法においては、発生させた高電圧が電流を消費する場合には、メモリセル選択回路21を制御して、図3に示すように、ノードN3に与える電圧波形をパルス状にするのである。 Therefore, in the writing method in the semiconductor memory device of the present embodiment, when the high voltage generated consumes current controls the memory cell selecting circuit 21, as shown in FIG. 3, the node N3 it is to the voltage waveform in a pulse shape to provide. このようにメモリセル選択回路21を制御することによって、ノードN4の電圧は、図3にVN4で示すように、VN3まで減少する前に直ぐに所望の電圧(例えば上記5V)まで再昇圧されることになる。 By thus controlling the memory cell selecting circuit 21, the voltage of the node N4, as shown in VN4 3, be re-pressurized to immediately desired voltage before the decrease to VN3 (e.g. above 5V) become. したがって、昇圧された高電圧が電流を消費する場合であっても、メモリセル書換えに必要な電圧を確保することができるのである。 Therefore, even when the boosted high voltage consumes current, it is possible to secure the voltage required for the memory cell rewrite.

・第3実施の形態 図4は、本実施の形態の半導体記憶装置における第1昇圧回路,メモリセル選択回路および第2昇圧回路に使用される通常トランジスタと、メモリセルアレイのメモリセルに使用されるゲート電極の側壁に電荷蓄積領域を備えたトランジスタとを、同一半導体基板上に形成した状態の断面図である。 Third Embodiment FIG. 4, the first step-up circuit in the semiconductor memory device of this embodiment, a normal transistor used in a memory cell selection circuit and the second boost circuit, is used in the memory cells of the memory cell array a transistor having a charge storage region in the side wall of the gate electrode, a cross-sectional view of a state of forming the same semiconductor substrate. 尚、上記第1昇圧回路,メモリセル選択回路および第2昇圧回路は、上記第1実施の形態における第1昇圧回路25,メモリセル選択回路21および第2昇圧回路26と同じであり、詳細な説明は省略する。 Incidentally, the first step-up circuit, a memory cell selection circuit and the second boost circuit, first boost circuit 25 in the first embodiment is the same as the memory cell selecting circuit 21 and the second boost circuit 26, details description thereof is omitted.

図4において、左側に通常トランジスタ31を示し、右側にメモリセル32を示している。 4, the left side indicates a normal transistor 31 shows a memory cell 32 to the right.

上記通常トランジスタ31は、素子分離領域34およびウエル35が形成されている半導体基板33上に、ゲート絶縁膜36、ゲート電極37、酸化膜38/電荷蓄積膜39a/酸化膜40から成るサイドウォール41a、酸化膜38/電荷蓄積膜39b/酸化膜40から成るサイドウォール41b、低濃度不純物拡散領域42a、低濃度不純物拡散領域42b、高濃度不純物拡散領域43a、および、高濃度不純物拡散領域43bが形成されて構成されている。 The normal transistor 31, on the semiconductor substrate 33 with the device isolation region 34 and the well 35 are formed, side wall 41a made of the gate insulating film 36, gate electrode 37, oxide film 38 / the charge storage film 39a / oxide film 40 sidewall 41b made of an oxide film 38 / the charge storage film 39 b / oxide film 40, the low concentration impurity diffusion regions 42a, the low-concentration impurity diffusion regions 42b, the high concentration impurity diffusion regions 43a, and the high concentration impurity diffusion regions 43b formed It has been constructed by.

また、上記メモリセル32は、素子分離領域34およびウエル35が形成されている半導体基板33上に、ゲート絶縁膜36、ゲート電極37、酸化膜38/電荷蓄積膜39a/酸化膜40から成るサイドウォール41a、酸化膜38/電荷蓄積膜39b/酸化膜40から成るサイドウォール41b、高濃度不純物拡散領域43a、および、高濃度不純物拡散領域43bが形成されて構成されている。 Further, the memory cell 32 is comprised of on the semiconductor substrate 33 with the device isolation region 34 and the well 35 is formed, the gate insulating film 36, gate electrode 37, oxide film 38 / the charge storage film 39a / oxide film 40 side wall 41a, sidewalls 41b made of an oxide film 38 / the charge storage film 39 b / oxide film 40, the high concentration impurity diffusion regions 43a and high concentration impurity diffusion region 43b is formed is formed.

上記ゲート絶縁膜36は、通常の半導体装置に使用されるものであれば特に限定されるものではなく、例えばシリコン酸化膜,シリコン窒化膜,シリコン酸窒化膜,酸化アルミニウム膜および酸化ハフニウム膜等を用いることができる。 The gate insulating film 36 is not limited in particular as long as it is used in conventional semiconductor devices, e.g., a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film and a hafnium oxide film or the like it can be used. その中でも、上記シリコン酸化膜が好ましい。 Among them, the silicon oxide film is preferable. ゲート絶縁膜36の膜厚は1nm〜10nm程度の膜厚にするのが好ましい。 The thickness of the gate insulating film 36 is preferably a thickness of about 1 nm to 10 nm. ここで、本実施の形態においては、通常トランジスタ31とメモリセル32とのゲート絶縁膜36の膜厚を同一にしているが、異なっていてもよい。 Here, in the present embodiment, typically have the same thickness of the gate insulating film 36 of the transistor 31 and the memory cell 32, it may be different.

上記ゲート電極37は、通常の半導体装置に使用されるものであれば特に限定されるものではなく、例えばポリシリコン膜,コバルトシリサイド膜,チタンシリサイド膜,ニッケルシリサイド膜およびそれらの複合膜等を用いることができる。 The gate electrode 37 is not limited in particular as long as it is usually used for a semiconductor device, using for example, a polysilicon film, a cobalt silicide film, titanium silicide film, a nickel silicide film, and their composite film or the like be able to. また、電荷蓄積膜39aおよび電荷蓄積膜39bは、電荷を内部に蓄積する機能を有するものであれば特に限定されるものではなく、例えばシリコン窒化膜および絶縁膜中にドット状の電荷蓄積領域を有する膜等を用いることができる。 The charge storage film 39a and the charge storage film 39b is not limited in particular as long as it has a function of storing electric charges therein, the dot-like charge storage region, for example, in the silicon nitride film and the insulating film film or the like having can be used.

ここで、上記通常トランジスタ31のサイドウォール41a下およびサイドウォール41b下の半導体基板33には、低濃度不純物拡散領域42aおよび低濃度不純物拡散領域42bが存在する。 Here, the side wall 41a and under the semiconductor substrate 33 below the sidewall 41b of the normal transistor 31, the low-concentration impurity diffusion regions 42a and the low-concentration impurity diffusion region 42b is present. したがって、通常トランジスタ31のサイドウォール41a中およびサイドウォール41b中の電荷蓄積膜39aまたは電荷蓄積膜39bに電子が入っても、通常トランジスタ31の閾値は変化しない。 Therefore, usually also contains electron charge storage film 39a or the charge storage film 39b in the in and the sidewall 41b side wall 41a of the transistor 31, the threshold of the normal transistor 31 does not change.

これに対して、上記メモリセル32のサイドウォール41a下およびサイドウォール41b下の半導体基板33には低濃度不純物拡散領域が存在しない。 In contrast, the side walls 41a and under the semiconductor substrate 33 below the sidewall 41b of the memory cell 32 does not exist a low concentration impurity diffused region. したがって、メモリセル32のサイドウォール41a中およびサイドウォール41b中の電荷蓄積膜39aあるいは電荷蓄積膜39bに電子が入ると、メモリセル32の閾値が変化する。 Therefore, when the electrons enter the charge storage film 39a or the charge storage film 39b in the in the side wall 41a of the memory cell 32 and the sidewall 41b, the threshold of the memory cell 32 is changed. その結果、メモリセル32は、不揮発性メモリとして機能することができるのである。 As a result, the memory cell 32, it is possible to function as a non-volatile memory.

上記構成のメモリセル32の動作は以下の通りである。 Operation of the memory cell 32 having the above configuration is as follows. ここで、データの書き込み状態とは、電荷蓄積膜39a中あるいは電荷蓄積膜39b中に電子が保持されている状態、つまり、メモリセル32を構成するメモリトランジスタの閾値が高い状態であるとする。 Here, the write state of the data, state electrons or the charge storage film 39b in the charge storage film 39a is held, i.e., the threshold of the memory transistor forming the memory cell 32 is high. これに対して、データの消去状態とは、電荷蓄積膜39a中および電荷蓄積膜39b中に電子が無い状態、つまり、メモリセル32を構成するメモリトランジスタの閾値が低い状態であるとする。 In contrast, the erased state of the data, electrons do not exist state and during the charge accumulation layer 39b charge storage film 39a, i.e., the threshold of the memory transistor forming the memory cell 32 is in a low state.

また、上記メモリセル32は、電荷保持層として、その内部にトラップ準位を含む絶縁膜である電荷蓄積膜39aおよび電荷蓄積膜39bを有しているため、ゲート電極37の左右に在る2つのサイドウォール41a,41bの夫々に独立してデータを記憶させることができる。 Further, the memory cell 32, as the charge retaining layer, because it has a charge storage film 39a and the charge storage film 39b is an insulating film including a trap level therein, the left and right of the gate electrode 37 2 One of the side walls 41a, data can be stored independently of 41b respectively of. つまり、メモリセル32(1つのメモリトランジスタ)は、2ビットを記憶することが可能なのである。 That is, the memory cell 32 (one memory transistor) is the capable of storing 2 bits.

先ず、上記メモリセル32を構成するメモリトランジスタの電荷蓄積膜39aへのデータの書き込みは、高濃度不純物拡散領域43aに5[V]を、高濃度不純物拡散領域43bに0[V]を、ゲート電極37に5[V]を、半導体基板33に0[V]を、印加することによって、高濃度不純物拡散領域43a付近のチャネル領域に発生するホットエレクトロンを電荷蓄積膜39aにトラップさせることによって行う。 First, writing of data into the charge storage film 39a of the memory transistor constituting the memory cell 32, the 5 [V] at a high concentration impurity diffusion regions 43a, the 0 [V] to the high concentration impurity diffusion region 43 b, the gate to electrode 37 5 [V], the semiconductor substrate 33 0 [V], by applying, carried out by trapping hot electrons generated in the channel region near the high concentration impurity diffusion regions 43a to charge storage film 39a .

これに対して、上記電荷蓄積膜39aに書き込まれたデータの読み出しは、所謂リバースリードにより行う。 By contrast, the reading of data written in the charge storage film 39a is performed by a so-called reverse read. すなわち、ゲート電極37に約3[V]を、高濃度不純物拡散領域43bに1.5[V]を、高濃度不純物拡散領域43aおよび半導体基板33に0[V]を、印加することによって、ソースドレイン間に流れる電流量の大小によりデータを判別する。 That is, by about 3 [V] to the gate electrode 37, the 1.5 [V] at a high concentration impurity diffusion region 43 b, the high concentration impurity diffusion regions 43a and the semiconductor substrate 33 0 [V], is applied, determine the data by the magnitude of the amount of current flowing between the source and the drain. つまり、電荷蓄積膜39a中に電子が一定以上存在すると、電荷蓄積膜39a下のチャネル領域の閾値が上昇し、ソースドレイン間に流れる電流量が少なくなるため、書き込み状態であると判別することができる。 That is, when electrons in the charge storage film 39a is present above a certain threshold value of the channel region under the charge storage film 39a is increased, since the amount of current flowing between the source and the drain is reduced, to be determined as a write state it can. その場合、書き込まれた電荷蓄積膜39aとは逆側の電荷蓄積膜39b中に電子が有っても無くても、上記読み出し時の電圧によれば、電荷蓄積膜39b下のチャネル領域はピンチオフしているために、ソースドレイン間の電流量は電荷蓄積膜39bの影響を受けない。 In that case, also the written charge storage film 39a with or without a electrons into the charge storage film 39b on the opposite side, according to the voltage at the time of the read, the channel region under the charge storage film 39b is pinched off for you are, the amount of current between the source and the drain is not affected by the charge storage film 39 b. つまり、1つのメモリセル32(1つのメモリトランジスタ)から、2ビットを独立に読み出すことが可能になるのである。 In other words, from one memory cell 32 (one memory transistor), it become possible to read the two bits independently.

尚、上記電荷蓄積膜39bに対するデータの書き込みおよび読み出しは、上述した電荷蓄積膜39aへの書き込みおよび読み出しの場合と、高濃度不純物拡散領域43aと高濃度不純物拡散領域43bとへの印加電圧を逆にすることによって、上述と全く同じ方法によって実現することができる。 Note that writing and reading of data with respect to the charge storage film 39b includes a case of writing and reading of the charge storage film 39a as described above, the reverse voltage applied to the high concentration impurity diffusion regions 43a and the high concentration impurity diffusion regions 43b by the, it can be realized by exactly the same way as described above.

次に、上記電荷蓄積膜39aあるいは電荷蓄積膜39bに書き込まれたデータの消去は、バンド間トンネリングによるホットホールを電荷蓄積膜39aおよび電荷蓄積膜39bに注入することによって行う。 Next, erasing data written in the charge storage film 39a or the charge storage film 39b is performed by injecting hot holes by interband tunneling into the charge storage film 39a and the charge storage film 39b. 具体的には、ゲート電極37に−5[V]を、高濃度不純物拡散領域43aおよび高濃度不純物拡散領域43bに5[V]を、半導体基板33に0[V]を、印加することによって、高濃度不純物拡散領域43aおよび高濃度不純物拡散領域43bの付近に発生するホットホールを電荷蓄積膜39aおよび電荷蓄積膜39bに注入して、トラップされている電子を中和することによって行う。 Specifically, the gate electrode 37 -5 [V], the 5 [V] at a high concentration impurity diffusion regions 43a and the high concentration impurity diffusion regions 43 b, by the semiconductor substrate 33 0 [V], is applied , by injecting hot holes generated in the vicinity of the high concentration impurity diffusion regions 43a and the high concentration impurity diffusion regions 43b in the charge storage film 39a and the charge storage film 39 b, carried out by neutralizing electrons trapped.

以上、上記ゲート電極37の側壁に電荷蓄積領域を備えるタイプのメモリセル32の構造および動作を説明したが、図4から分かるように、通常トランジスタ31とメモリセル32との違いは、メモリセル32には低濃度不純物拡散領域42aおよび低濃度不純物拡散領域42bが無いことのみである。 Having described the structure and operation of the type of memory cell 32 comprises a charge storage region in the side wall of the gate electrode 37, as can be seen from FIG. 4, the difference between the normal transistor 31 and the memory cell 32, a memory cell 32 the only that low concentration impurity diffusion regions 42a and the low-concentration impurity diffusion region 42b is not. したがって、通常トランジスタ31に低濃度不純物拡散領域形成用の不純物を注入する際に、メモリセル32部分をレジストマスクによってマスクしておくだけで通常トランジスタ31と同じプロセスでメモリセル32を作成することが可能になる。 Therefore, when injecting the impurity for a low concentration impurity diffused regions formed in the usual transistor 31, just keep masking the memory cell 32 portion by the resist mask to create a memory cell 32 in the same process as the normal transistor 31 possible to become.

したがって、上記通常トランジスタ31の耐圧を5Vを少し超える程度に設定すれば、メモリ書き換えに必要な高耐圧トランジスタが不要になる。 Therefore, by setting the withstand voltage of the normal transistor 31 to the extent that little more than 5V, the high voltage transistor is not required required memory rewriting. 然も、メモリセル32を、通常トランジスタ31のみを作成する場合に比して、工程の増加を伴うことなく作成することができる。 Deer, a memory cell 32, typically as compared with the case where only create transistor 31 can be created without increasing the steps. そのために、本半導体記憶装置を通常トランジスタ31とメモリセル32とによって形成することができ、通常トランジスタ31で構成されるロジック回路と同一チップ上に混載してロジック混載不揮発性メモリを作成する際に、通常トランジスタ31から構成されるロジック回路のみを作成する場合に比較して、工程の増加がなく安価に作成することができるのである。 Therefore, the present semiconductor memory device typically can be formed by the transistor 31 and the memory cell 32, and is mixed in the configured logic circuit on the same chip in a conventional transistor 31 when creating a logic embedded nonvolatile memory , as compared with the case where only create configured logic circuit usually transistor 31, it is possible to increase the process without creating inexpensive.

・第4実施の形態 図7は、本実施の形態の半導体記憶装置における第1昇圧回路,メモリセル選択回路および第2昇圧回路に使用される通常トランジスタと、メモリセルアレイのメモリセルに使用されるゲート電極の側壁に電荷蓄積領域を備えたトランジスタとを、同一半導体基板上に形成した状態の断面図である。 Fourth Embodiment FIG. 7, the first step-up circuit in the semiconductor memory device of this embodiment, a normal transistor used in a memory cell selection circuit and the second boost circuit, is used in the memory cells of the memory cell array a transistor having a charge storage region in the side wall of the gate electrode, a cross-sectional view of a state of forming the same semiconductor substrate. 尚、上記第1昇圧回路,メモリセル選択回路および第2昇圧回路は、上記第1実施の形態における第1昇圧回路25,メモリセル選択回路21および第2昇圧回路26と同じであり、詳細な説明は省略する。 Incidentally, the first step-up circuit, a memory cell selection circuit and the second boost circuit, first boost circuit 25 in the first embodiment is the same as the memory cell selecting circuit 21 and the second boost circuit 26, details description thereof is omitted.

ここで、上記第3実施の形態の場合との違いは、上記第3実施の形態におけるメモリセル32は、チャネルの両端に隣接して低濃度不純物拡散領域が形成されていないのに対して、本実施の形態におけるメモリセルでは、チャネルの片側のみに隣接して低濃度不純物拡散領域42aが形成されていることである。 Here, the difference from the case of the third embodiment, whereas the memory cell 32 in the third embodiment, the low concentration impurity diffusion region adjacent to the opposite ends of the channel is not formed, the memory cell of this embodiment is that adjacent only one side of the channel low concentration impurity diffusion region 42a is formed. 尚、本実施の形態の上記メモリセルにおける低濃度不純物拡散領域42a以外の構成は、上記第3実施の形態の場合と同様であり、同じ番号を付している。 Note that the configuration other than the low concentration impurity diffusion regions 42a in the memory cell of this embodiment is the same as in the case of the third embodiment are given the same numbers.

図7において、左側に通常トランジスタ31を示し、右側にメモリセル32を示している。 7, the left side indicates a normal transistor 31 shows a memory cell 32 to the right.

上記通常トランジスタ31は、素子分離領域34およびウエル35が形成されている半導体基板33上に、ゲート絶縁膜36、ゲート電極37、酸化膜38/電荷蓄積膜39a/酸化膜40から成るサイドウォール41a、酸化膜38/電荷蓄積膜39b/酸化膜40から成るサイドウォール41b、低濃度不純物拡散領域42a、低濃度不純物拡散領域42b、高濃度不純物拡散領域43a、および、高濃度不純物拡散領域43bが形成されて構成されている。 The normal transistor 31, on the semiconductor substrate 33 with the device isolation region 34 and the well 35 are formed, side wall 41a made of the gate insulating film 36, gate electrode 37, oxide film 38 / the charge storage film 39a / oxide film 40 sidewall 41b made of an oxide film 38 / the charge storage film 39 b / oxide film 40, the low concentration impurity diffusion regions 42a, the low-concentration impurity diffusion regions 42b, the high concentration impurity diffusion regions 43a, and the high concentration impurity diffusion regions 43b formed It has been constructed by.

また、上記メモリセル32は、素子分離領域34およびウエル35が形成されている半導体基板33上に、ゲート絶縁膜36、ゲート電極37、酸化膜38/電荷蓄積膜39a/酸化膜40から成るサイドウォール41a、酸化膜38/電荷蓄積膜39b/酸化膜40から成るサイドウォール41b、低濃度不純物拡散領域42a、高濃度不純物拡散領域43a、および、高濃度不純物拡散領域43bが形成されて構成されている。 Further, the memory cell 32 is comprised of on the semiconductor substrate 33 with the device isolation region 34 and the well 35 is formed, the gate insulating film 36, gate electrode 37, oxide film 38 / the charge storage film 39a / oxide film 40 side wall 41a, sidewalls 41b made of an oxide film 38 / the charge storage film 39 b / oxide film 40, the low concentration impurity diffusion regions 42a, high concentration impurity diffusion regions 43a, and is configured by a high concentration impurity diffusion region 43b is formed there.

上記ゲート絶縁膜36は、通常の半導体装置に使用されるものであれば特に限定されるものではなく、例えばシリコン酸化膜,シリコン窒化膜,シリコン酸窒化膜,酸化アルミニウム膜および酸化ハフニウム膜等を用いることができる。 The gate insulating film 36 is not limited in particular as long as it is used in conventional semiconductor devices, e.g., a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film and a hafnium oxide film or the like it can be used. その中でも、上記シリコン酸化膜が好ましい。 Among them, the silicon oxide film is preferable. ゲート絶縁膜36の膜厚は1nm〜10nm程度の膜厚にするのが好ましい。 The thickness of the gate insulating film 36 is preferably a thickness of about 1 nm to 10 nm. ここで、本実施の形態においては、通常トランジスタ31とメモリセル32とのゲート絶縁膜の膜厚を同一にしているが、異なっていてもよい。 Here, in the present embodiment, the thickness of the gate insulating film of an ordinary transistor 31 and the memory cell 32 is the same or different.

上記ゲート電極37は、通常の半導体装置に使用されるものであれば特に限定されるものではなく、例えばポリシリコン膜,コバルトシリサイド膜,チタンシリサイド膜,ニッケルシリサイド膜およびそれらの複合膜等を用いることができる。 The gate electrode 37 is not limited in particular as long as it is usually used for a semiconductor device, using for example, a polysilicon film, a cobalt silicide film, titanium silicide film, a nickel silicide film, and their composite film or the like be able to. また、電荷蓄積膜39aおよび電荷蓄積膜39bは、電荷を内部に蓄積する機能を有するものであれば特に限定されるものではなく、例えばシリコン窒化膜および絶縁膜中にドット状の電荷蓄積領域を有する膜等を用いることができる。 The charge storage film 39a and the charge storage film 39b is not limited in particular as long as it has a function of storing electric charges therein, the dot-like charge storage region, for example, in the silicon nitride film and the insulating film film or the like having can be used.

本実施の形態のように、上記メモリセル32中におけるチャネルの片側に隣接して低濃度不純物拡散領域42aが存在することによって、上記第3実施の形態のごとくメモリセル32の両側に低濃度不純物拡散領域が存在しない場合に比較して、低電圧での書き込み動作が可能になる。 As in this embodiment, adjacent to one side of the channel during the memory cell 32 by the low-concentration impurity diffusion region 42a is present, the low concentration impurity on both sides of the memory cell 32 as in the third embodiment as compared with the case where the diffusion region does not exist, allowing a write operation at a low voltage. これは、メモリセル32におけるチャネルの片側に隣接して低濃度不純物拡散領域42aが存在すると、メモリセル32におけるチャネルの両側に低濃度不純物拡散領域が存在しない構造に比較して、メモリセル32の書き込み時におけるメモリセル32内での電圧降下を低く抑えることができるからである。 This is because when the low-concentration impurity diffusion regions 42a adjacent to one side of the channel in the memory cell 32 is present, as compared to the structure in which the low-concentration impurity diffusion regions on both sides of the channel in the memory cell 32 is not present, the memory cell 32 This is because it is possible to suppress the voltage drop in the memory cell 32 during writing.

そのために、昇圧電圧量を低くすることができ、上記メモリセル選択回路と上記メモリセルアレイとの間に存在する上記第2昇圧回路中のキャパシタンスの容量を、小さく抑えることが可能になるのである。 Therefore, it is possible to lower the boosting voltage amount, the capacity of the capacitance in the second booster circuit that exists between the memory cell selecting circuit and the memory cell array, it become possible to suppress.

以下、本実施の形態の半導体記憶装置の製造方法について、図5〜図7に従って詳細に説明する。 A method for manufacturing a semiconductor memory device of the present embodiment will be described in detail with FIGS. 5-7.

先ず、図5に示すように、半導体基板33上に素子分離領域34を形成する。 First, as shown in FIG. 5, an element isolation region 34 on the semiconductor substrate 33. 尚、素子分離領域34は、例えば酸化シリコン膜で構成され、LOCOS(Local Oxidization of Silicon)法やSTI(Shallow Tranch Isoration)法等によって形成される。 The element isolation region 34, for example, a silicon oxide film is formed by LOCOS (Local Oxidization of Silicon) method or STI (Shallow Tranch Isoration) method. その後、N型通常トランジスタ用およびメモリセル用のP型ウエル35が形成される。 Thereafter, N-type normally P-type well 35 of the transistor and for the memory cells are formed. P型ウエル35は、フォトリソグラフィー法あるいはイオン注入法によって、ボロン等のP型不純物を半導体基板33中に注入することによって形成される。 P-type well 35, by a photolithography method or an ion implantation method, is formed by implanting P-type impurity such as boron into the semiconductor substrate 33.

その後、図6に示すように、上記ゲート絶縁膜36を形成する。 Thereafter, as shown in FIG. 6, to form the gate insulating film 36. ゲート絶縁膜36は、例えば熱酸化法によって形成された膜厚1nm〜10nm程度のシリコン酸化膜等で構成される。 The gate insulating film 36 is made of, for example, a silicon oxide film having a thickness of about 1nm~10nm formed by a thermal oxidation method or the like.

次に、上記ゲート絶縁膜36上にゲート電極37を形成する。 Next, a gate electrode 37 on the gate insulating film 36. このゲート電極37は、例えばCVD(Chemical Vapor Deposition)法等によって形成されたポリシリコン膜等から成る。 The gate electrode 37 is made of, for example, CVD (Chemical Vapor Deposition) method polysilicon film or the like formed by, for example. その後、レジストをフォトグラフィー法によってパターニングした後、例えばRIE(Reactive Ion Etching)法等によってエッチングを行って、ゲート電極37を形成する。 Then, after patterning by resist photography method, for example, by etching by RIE (Reactive Ion Etching) method or the like to form a gate electrode 37.

次に、図6に示すように、レジスト44をフォトリソグラフィー法によってパターニングし、メモリセル32のゲート電極37を境界として片側をレジスト44で覆う。 Next, as shown in FIG. 6, the resist 44 is patterned by photolithography to cover the one side of the gate electrode 37 of the memory cell 32 as a boundary with a resist 44. そうした後、イオン注入法によって、砒素等のN型不純物を、注入エネルギー5keV〜30keV、注入量1E13[l/cm 2 ]〜1E15[l/cm 2 ]程度で半導体基板33中に注入して、低濃度不純物拡散領域42a,42bを形成する。 After doing so, by ion implantation, the N-type impurity such as arsenic, implantation energy 5KeV~30keV, implantation amount 1E13 [l / cm 2] ~1E15 injected into the semiconductor substrate 33 at a [l / cm 2] extent, low concentration impurity diffusion regions 42a, to form a 42b.

次に、図7に示すように、上記レジスト44を除去した後、例えば熱酸化法によって酸化膜38を形成する。 Next, as shown in FIG. 7, after removing the resist 44 to form an oxide film 38 for example by thermal oxidation. その後、例えばCVD法によって、例えばシリコン窒化膜等で電荷蓄積膜39を形成する。 Then, for example, by a CVD method to form a charge storage film 39, for example, a silicon nitride film or the like. その後、例えばCVD法によって酸化膜40を形成する。 Then, for example, to form an oxide film 40 by CVD. そうした後、エッチバック法によって酸化膜38,電荷蓄積膜39および酸化膜40からなる積層膜をエッチバックすることにより、サイドウォール41aおよびサイドウォール41bを形成する。 Such after, by etching back the laminate film made of an oxide film 38, the charge storage film 39 and the oxide film 40 by the etch-back method to form sidewalls 41a and side walls 41b.

その後、イオン注入法等によって、砒素等のN型の不純物を、注入エネルギー10keV〜50keV、注入量1E14[l/cm 2 ]〜1E16[l/cm 2 ]程度で半導体基板33中に注入することによって、高濃度不純物拡散領域43aおよび高濃度不純物拡散領域43bを形成する。 Thereafter, by ion implantation or the like, the N-type impurity such as arsenic, implantation energy 10KeV~50keV, implantation amount 1E14 [l / cm 2] ~1E16 [l / cm 2] be injected into the semiconductor substrate 33 degree by forming a high-concentration impurity diffusion regions 43a and the high concentration impurity diffusion regions 43b. その後、活性化アニール工程等の公知の工程を経ることによって、通常トランジスタ31およびメモリセル32が形成される。 Then, by passing through a known process, such as activation annealing step, typically transistors 31 and the memory cell 32 is formed.

ここで、上記メモリセル32におけるチャネル領域の両端に隣接して形成されている拡散領域のうち、一方はゲート電極32とオーバーラップしており、もう一方はゲート電極32とオーバーラップしていない。 Here, of the diffusion region being formed adjacent to both ends of the channel region in the memory cell 32, one is overlapped with the gate electrode 32, does not overlap the other is the gate electrode 32. そのために、上記第3実施の形態のごとく、チャネル領域の両端に隣接して形成されている拡散領域がゲート電極32とオーバーラップしていないメモリセル32に対して、低電圧で書き込みを行うことが可能になる。 Therefore, as of the third embodiment, the memory cell 32 in which the diffusion regions are formed adjacent to both ends of the channel region do not overlap with the gate electrode 32, be written at a low voltage It becomes possible.

したがって、上記第2昇圧回路中のキャパシタンス(図1における第2昇圧回路26中のキャパシタンスC3に相当)の面積を小さく形成することが可能になり、より高集積な半導体記憶装置を実現することができるのである。 Therefore, it is possible to reduce formation area of ​​the capacitance in the second booster circuit (corresponding to the capacitance C3 in the second step-up circuit 26 in FIG. 1), is possible to realize a more highly integrated semiconductor memory device than is possible.

以上のごとく、上記各実施の形態によれば、通常、不揮発性メモリの書き込み消去の際に必要であった高耐圧トランジスタが不要となり、製造工程が大幅に少なくなる。 As described above, according to the above embodiments, typically, the high voltage transistor needed for writing erasing the nonvolatile memory is not required, the manufacturing process is greatly reduced. したがって、低コストでロジック混載不揮発性メモリ装置を製造することが可能になる。 Therefore, it is possible to produce a logic embedded nonvolatile memory devices at a low cost.

また、上述したように、上記メモリセル32として、ゲート電極37のサイドウォール41a,41bに電荷蓄積膜39a,39bを有するメモリセルを用いることによって、通常トランジスタ31のみを製造する場合に比べて工程を増加させることなく、第1昇圧回路25および第2昇圧回路26を含む本半導体記憶装置を、演算処理等を行うロジック回路と同一チップ上に混載することが可能になるのである。 Further, as described above, as the memory cell 32, the side wall 41a of the gate electrode 37, by using a memory cell having a charge storage film 39a, and 39b to 41b, as compared with the case of producing only the normal transistor 31 step without increasing the the present semiconductor memory device includes a first booster circuit 25 and the second boost circuit 26, it is to become possible to embedded on the logic circuit and the same chip for performing arithmetic processing and the like.

以上の実施の形態は一例に過ぎず、半導体記憶装置の具体的な構成および動作についても、総ての点で例示であって、制限的なものではないと考慮されるべきである。 Merely to the above embodiment is one example, for the specific configuration and operation of the semiconductor memory device to be illustrative in all respects, it is to be considered not restrictive. この発明の範囲は、上記各実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での総ての修正や変形を含むものである。 The scope of the invention, rather than each of the above embodiments, indicated by the appended claims, is intended to include all modifications and variations within the meaning and range of equivalency of the claims.

この発明の半導体記憶装置における概略構成を示す図である。 It is a diagram showing a schematic configuration of a semiconductor memory device of the present invention. 図1におけるノードN3,N4での電圧波形を示す図である。 It is a diagram illustrating a voltage waveform at node N3, N4 in FIG. 図1におけるメモリセル選択回路の制御の下にノードN3に与えられる電圧波形を示す図である。 Is a diagram showing the voltage waveform applied to node N3 under the control of the memory cell selecting circuit in FIG. 図1とは異なる半導体記憶装置に使用される通常トランジスタとメモリセルトランジスタとを同一半導体基板上に形成した状態の断面図である。 The Figure 1 is a cross-sectional view of a state of forming different semiconductor memory device normally transistor used in the memory cell transistor and the same semiconductor substrate. 図4に示す通常トランジスタおよびメモリセルトランジスタを同一チップに形成する方法を示す断面図である。 The normal transistor and the memory cell transistor shown in FIG. 4 is a sectional view showing a method of forming the same chip. 図5に続く形成方法を示す断面図である。 It is a cross-sectional view showing a forming method following FIG 5. 図4とは異なる通常トランジスタとメモリセルトランジスタとを同一半導体基板上に形成した状態の断面図である。 It is a cross-sectional view of a state of forming a different normal transistor and the memory cell transistor and the same semiconductor substrate as in FIG. チャージポンプ型の昇圧回路を示す図である。 It is a diagram showing a booster circuit of the charge pump type. 図8におけるキャパシタンスに与える電圧波形を示す図である。 Is a diagram showing voltage waveforms applied to the capacitance at FIG. 高耐圧トランジスタと通常トランジスタとを同一チップに形成する従来の方法を示す断面図である。 Conventional methods of forming a high voltage transistor and a normal transistor on the same chip is a sectional view showing a. 図10に続く形成方法を示す断面図である。 It is a cross-sectional view showing a forming method following FIG 10. 図11に続く形成方法を示す断面図である。 It is a cross-sectional view showing a forming method following FIG 11.

符号の説明 DESCRIPTION OF SYMBOLS

T0〜T3…N型MOSトランジスタ、 T0~T3 ... N-type MOS transistor,
C1〜C3…キャパシタンス、 C1~C3 ... capacitance,
21…メモリセル選択回路、 21 ... the memory cell selection circuit,
22…メモリセルアレイ、 22 ... the memory cell array,
23,24…インバーター、 23, 24 ... inverter,
25…第1昇圧回路、 25 ... the first step-up circuit,
26…第2昇圧回路、 26 ... the second step-up circuit,
31…通常トランジスタ、 31 ... Usually transistor,
32…メモリセル、 32 ... the memory cell,
33…半導体基板、 33 ... a semiconductor substrate,
34…素子分離領域、 34 ... isolation region,
35…ウエル、 35 ... well,
36…ゲート絶縁膜、 36 ... gate insulating film,
37…ゲート電極、 37 ... gate electrode,
38…酸化膜、 38 ... oxide film,
39a,39b…電荷蓄積膜、 39a, 39b ... charge storage film,
40…酸化膜、 40 ... oxide film,
41a,41b…サイドウォール、 41a, 41b ... side wall,
42a,42b…低濃度不純物拡散領域、 42a, 42b ... low concentration impurity diffusion region,
43a,43b…高濃度不純物拡散領域、 43a, 43b ... the high concentration impurity diffusion region,
44…レジスト。 44 ... resist.

Claims (6)

  1. 電気的に書換え可能なメモリセルがマトリックス状に配置されたメモリセルアレイと、 A memory cell array having electrically rewritable memory cells are arranged in a matrix,
    電源電圧を少なくとも上記メモリセルへの書き込み電圧である所定電圧まで昇圧する第1昇圧回路と、 A first booster circuit for boosting up a predetermined voltage is a write voltage of a power supply voltage to at least said memory cell,
    上記第1昇圧回路からの出力を受けると共に、上記メモリセルアレイの中からデータの書き込み,データの読み出しおよびデータの消去の対象となる所望のメモリセルを選択するメモリセル選択回路と、 With receiving an output from said first boosting circuit, the write data from the memory cell array, a memory cell select circuit for selecting a desired memory cell subject to the erase data read and data,
    上記メモリセル選択回路と上記メモリセルアレイとの間に配置されると共に、上記メモリセル選択回路からの出力電圧を上記所定電圧まで昇圧して、上記メモリセル選択回路によって選択された所望のメモリセルに供給する第2昇圧回路とを備えたことを特徴とする半導体記憶装置。 While being disposed between the memory cell selecting circuit and the memory cell array, an output voltage from the memory cell selecting circuit and boosted to the predetermined voltage, the desired memory cells selected by the memory cell selecting circuit the semiconductor memory device is characterized in that a second booster circuit for supplying.
  2. 請求項1に記載の半導体記憶装置において、 The semiconductor memory device according to claim 1,
    上記第2昇圧回路は、インバーターとキャパシタンスとから構成されていることを特徴とする半導体記憶装置。 The second boost circuit, a semiconductor memory device, characterized in that it is composed of an inverter and a capacitance.
  3. 請求項1に記載の半導体記憶装置において、 The semiconductor memory device according to claim 1,
    当該半導体記憶装置は、上記メモリセルアレイに対する選択動作,書き込み動作,読み出し動作および消去動作の各動作を行う機能以外の機能を有するロジック回路と、同一チップ上に混載されていることを特徴とする半導体記憶装置。 The semiconductor memory device includes a semiconductor, characterized in that the selection operation, a write operation, a logic circuit having a function other than functions of performing each operation of the read and erase operations, are mounted on the same chip to said memory cell array Storage device.
  4. 請求項1に記載の半導体記憶装置において、 The semiconductor memory device according to claim 1,
    上記メモリセルアレイを構成する上記各メモリセルは、 Each memory cell constituting the memory cell array,
    半導体基板と、 And the semiconductor substrate,
    上記半導体基板上に形成されたゲート絶縁膜と、 A gate insulating film formed on said semiconductor substrate,
    上記ゲート絶縁膜上に形成されたゲート電極と、 A gate electrode formed on said gate insulating film,
    上記ゲート電極の側壁に形成された電荷蓄積領域と、 A charge storage region formed on the side wall of the gate electrode,
    上記半導体基板中における上記ゲート絶縁膜の直下に形成されたチャネル領域と、 A channel region formed directly under the gate insulating film in the above semiconductor substrate,
    上記半導体基板中における上記チャネル領域の両端に隣接して形成された拡散領域とを備えていることを特徴とする半導体記憶装置。 The semiconductor memory device characterized in that it includes a both ends diffusion region formed adjacent to the channel region in the above semiconductor substrate.
  5. 請求項4に記載の半導体記憶装置において、 The semiconductor memory device according to claim 4,
    上記メモリセルにおける上記チャネル領域の両端に隣接して形成された2つの拡散領域のうち、一方は上記ゲート電極とオーバーラップして形成されており、他方は上記ゲート電極とオーバーラップすることなく形成されていることを特徴とする半導体記憶装置。 Of the two ends two diffusion regions formed adjacent to the channel region in the memory cell, one is formed to overlap with the gate electrode and the other without overlapping and the gate electrode formed the semiconductor memory device characterized by being.
  6. 請求項1に記載の半導体記憶装置における上記メモリセルへの書き込みの際には、上記メモリセル選択回路から上記第2昇圧回路に上記出力電圧としてパルス電圧を出力することを特徴とする半導体記憶装置の書き込み方法。 When writing to the memory cells in the semiconductor memory device according to claim 1, the semiconductor memory device and outputs a pulse voltage as the output voltage to the second voltage booster circuit from the memory cell selecting circuit the method of writing.
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