JP2008067457A - Inverter device and its control method - Google Patents
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Abstract
Description
本発明は、直流電源を昇圧する昇圧回路を有するインバータ装置及びその制御方法に関する。 The present invention relates to an inverter device having a booster circuit that boosts a DC power supply and a control method thereof.
ハイブリッド自動車、燃料電池車両や電動車両などでは、電動機（以下、モータ）により、駆動力が生成され、車軸に伝達される。車両の走行状態に応じた最適な駆動力を得るために、バッテリの電源電圧を昇圧回路により、所望の電圧に昇圧し、該昇圧電圧に基づき、モータの駆動力を得ている。 In hybrid vehicles, fuel cell vehicles, electric vehicles, and the like, a driving force is generated by an electric motor (hereinafter referred to as a motor) and transmitted to an axle. In order to obtain the optimum driving force according to the running state of the vehicle, the power supply voltage of the battery is boosted to a desired voltage by a booster circuit, and the driving force of the motor is obtained based on the boosted voltage.
高出力及び高効率を実現する昇圧回路として、特許文献１に記載されたインピーダンス（Ｚ）ソース昇圧回路が提案されている。Ｚソース昇圧回路は、直流電源の正極端側に接続された第１リアクタと、直流電源の負極端側に接続された第２リアクタと、第１リアクタの入力端と第２リアクタの出力端との間に接続された第１コンデンサと、第１リアクタの出力端と第２リアクタの入力端との間に接続された第２コンデンサとを備えて構成される。そして、インバータ回路が昇圧回路の出力側に接続される。 As a booster circuit that realizes high output and high efficiency, an impedance (Z) source booster circuit described in Patent Document 1 has been proposed. The Z source booster circuit includes a first reactor connected to the positive electrode end side of the DC power source, a second reactor connected to the negative electrode end side of the DC power source, an input end of the first reactor, and an output end of the second reactor. And a second capacitor connected between the output terminal of the first reactor and the input terminal of the second reactor. An inverter circuit is connected to the output side of the booster circuit.
インバータ回路は、Ｕ，Ｖ，Ｗ相について、ＩＧＢＴ素子（Insulated Gate Bipolar mode Transistor）（スイッチング素子）とフリーホイルダイオードとを逆並列接続したＩＧＢＴモジュールが三相インバータ回路の各アームを構成する。上アーム（正極側（Ｐ側））を構成するＩＧＢＴモジュールと下アーム（負極側（Ｎ側））を構成するＩＧＢＴモジュールは直列接続されて三相インバータ回路を構成する。 In the inverter circuit, for the U, V, and W phases, an IGBT module in which an IGBT element (Insulated Gate Bipolar mode Transistor) (switching element) and a free wheel diode are connected in reverse parallel constitutes each arm of the three-phase inverter circuit. The IGBT module constituting the upper arm (positive electrode side (P side)) and the IGBT module constituting the lower arm (negative electrode side (N side)) are connected in series to constitute a three-phase inverter circuit.
インバータ回路は、キャリア周期毎に、Ｕ相，Ｖ相，Ｗ相について、各相電流が目標電流に一致するように、パルス幅変調（ＰＷＭ）方式により制御される。 The inverter circuit is controlled by a pulse width modulation (PWM) system so that each phase current matches the target current for the U phase, the V phase, and the W phase for each carrier cycle.
Ｚソース昇圧回路は、Ｕ，Ｗ，Ｗのいずれかの相の上下のアームが短絡するショート期間において、第１及び第２リアクタの充電による磁気エネルギーの蓄積、並びに第１及び第２コンデンサの放電を行った後、ＰＷＭ制御による、通電期間やＵ，Ｖ，Ｗ相の全ての上又は下アームが短絡するゼロベクトル期間において、第１及び第２リアクタの放電並びに第１及び第２コンデンサの充電を行うことにより昇圧する。 The Z source booster circuit accumulates magnetic energy by charging the first and second reactors and discharges the first and second capacitors during a short period in which the upper and lower arms of any of U, W, and W are short-circuited. After performing the above, the first and second reactors are discharged and the first and second capacitors are charged in the energization period and the zero vector period in which all the upper and lower arms of the U, V, and W phases are short-circuited by PWM control. To increase the pressure.
従来、１キャリア周期において、６つのショート期間Ｔｓｎ（ｎ＝１〜６）は、パルス幅変調におけるパルス幅の長短に関らず全て同じ時間としていた。パルス幅とは、同一ＰＷＭ制御パターンが継続する時間をいう。即ち、キャリア周期Ｔｃにおける、ショート期間の総和をＴｓとすると、ショート期間Ｔｓｎ’＝Ｔｓ／６としていた。
しかしながら、従来のショート期間の設定には、以下のような問題点があった。通電期間やゼロベクトル期間では、上述のように、第１及び第２リアクタの放電並びに第１及び第２コンデンサの充電により、昇圧される。詳細には、例えば、通電期間において、電流は、第１リアクタ→インバータ回路→第２リアクタ→バッテリ→第１リアクタ、及び第１リアクタ→第２コンデンサ→バッテリ→第１リアクタと流れ、インバータ回路の両端の電圧Ｖｏが昇圧される。第１及び第２リアクタの放電が終了すると、第１及び第２コンデンサが放電を開始し、電圧Ｖｏが徐々に減少する。このように、昇圧電圧Ｖｏは、ピーク電圧まで上昇した後、徐々に減少し、いわゆるリップルを有する。 However, the conventional short period setting has the following problems. In the energization period and the zero vector period, as described above, the voltage is boosted by discharging the first and second reactors and charging the first and second capacitors. Specifically, for example, during the energization period, the current flows through the first reactor → the inverter circuit → the second reactor → the battery → the first reactor and the first reactor → the second capacitor → the battery → the first reactor. The voltage Vo at both ends is boosted. When the discharges of the first and second reactors are finished, the first and second capacitors start discharging, and the voltage Vo gradually decreases. In this way, the boosted voltage Vo rises to the peak voltage and then gradually decreases to have a so-called ripple.
図８及び図９は従来の問題点を示す図である。パルス幅が平均のとき、昇圧電圧Ｖｏが目標昇圧電圧値（指令値）Ｖｏ＊に等しくなる。一方、図８及び図９（ａ）に示すように、Ｕ相のＰ側のＩＧＢＴがＯＮ，Ｖ相のＰ側のＩＧＢＴ素子がＯＮ，Ｗ相のＰ側のＩＧＢＴ素子がＯＦＦである（１１０）の期間Ｔ２，Ｔ４では、パルス幅が平均よりも短くなっており、電圧Ｖｏが減少する期間が平均よりも短くなるので、その直前のショート期間が終了した時点から次のショート期間が開始されるまでの昇圧電圧Ｖｏの平均値はパルス幅が平均値であるときの昇圧電圧Ｖｏの平均値（指令値）Ｖｏ＊よりも高くなる。 8 and 9 are diagrams showing conventional problems. When the pulse width is average, the boost voltage Vo becomes equal to the target boost voltage value (command value) Vo * . On the other hand, as shown in FIGS. 8 and 9A, the U-phase P-side IGBT is ON, the V-phase P-side IGBT element is ON, and the W-phase P-side IGBT element is OFF (110 In the periods T2 and T4, the pulse width is shorter than the average, and the period during which the voltage Vo decreases is shorter than the average. Therefore, the next short period is started from the time when the immediately preceding short period ends. The average value of the boosted voltage Vo until this time is higher than the average value (command value) Vo * of the boosted voltage Vo when the pulse width is the average value.
一方、図８及び図９（ｂ）に示すように、Ｕ相のＰ側のＩＧＢＴ素子がＯＮ，Ｖ相のＰ側のＩＧＢＴ素子がＯＦＦ，Ｗ相のＰ側のＩＧＢＴ素子がＯＦＦである（１００）の期間Ｔ１，Ｔ５では、パルス幅が平均よりも長くなっており、電圧Ｖｏが減少する期間が平均よりも長くなるので、その直前のショート期間が終了した時点から次のショート期間が開始されるまでの昇圧電圧Ｖｏの平均値は指令値Ｖｏ＊よりも低くなる。図８及び図９において、ＶOUH，ＶOVH，ＶOWHはＵ，Ｖ，Ｗ相のＰ側ＩＧＢＴ素子の電圧を示し、そのＩＧＢＴ素子のＯＮ／ＯＦＦに対応する。図９において、ＶOUL，ＶOVLはＵ相，Ｖ相のＮ側ＩＧＢＴ素子の電圧を示し、そのＩＧＢＴ素子のＯＮ／ＯＦＦに対応する。 On the other hand, as shown in FIGS. 8 and 9B, the U-phase P-side IGBT element is ON, the V-phase P-side IGBT element is OFF, and the W-phase P-side IGBT element is OFF ( In the period T1, T5 of 100), the pulse width is longer than the average, and the period during which the voltage Vo decreases is longer than the average. Therefore, the next short period starts from the time when the immediately preceding short period ends. The average value of the boosted voltage Vo until it is reduced is lower than the command value Vo * . 8 and 9, V OUH , V OVH , and V OWH indicate the voltages of the U-side, V, and W-phase P-side IGBT elements, and correspond to ON / OFF of the IGBT elements. In FIG. 9, V OUL and V OVL indicate the voltages of the U-phase and V-phase N-side IGBT elements, and correspond to ON / OFF of the IGBT elements.
この結果、パルス幅の長い期間と、狭い期間では、各ＰＷＭ期間中の出力電圧Ｖｏの平均電圧が異なる。この結果、各相間に印加される電圧が指令値に基づいた電圧と異なってしまいモータの通電電流が歪み、トルクの低下や損失の増大を引き起こす原因となる。 As a result, the average voltage of the output voltage Vo during each PWM period differs between a long pulse width period and a narrow period. As a result, the voltage applied between the phases differs from the voltage based on the command value, and the energization current of the motor is distorted, causing a decrease in torque and an increase in loss.
本発明は、上記問題点に鑑みてなされたものであり、上述したインピーダンス（Ｚ）ソース昇圧回路において、昇圧されて出力される電圧を指令値に精度良く追従することを可能にしたインバータ制御装置及び制御方法を提供することを目的とする。 The present invention has been made in view of the above problems, and in the above-described impedance (Z) source booster circuit, it is possible to accurately follow the commanded value with the boosted and output voltage. And it aims at providing a control method.
請求項１記載の発明によると、直流電源の正極端側に接続された第１リアクタと、前記直流電源の負極端側に接続された第２リアクタと、前記第１リアクタの入力端と前記第２リアクタの出力端との間に接続された第１コンデンサと、前記１リアクタの出力端と前記第２リアクタの入力端との間に接続された第２コンデンサとを備えて構成される昇圧回路と、前記昇圧回路の出力側に接続された複数相のインバータ回路とを備えたインバータ装置であって、前記インバータ回路のいずれかの相を短絡する期間であるショート期間をパルス幅変調のパルス幅に基づき設定するインバータ装置が提供される。 According to the first aspect of the present invention, the first reactor connected to the positive electrode end side of the DC power source, the second reactor connected to the negative electrode end side of the DC power source, the input end of the first reactor, and the first reactor A booster circuit comprising: a first capacitor connected between the output terminals of two reactors; and a second capacitor connected between the output terminal of the first reactor and the input terminal of the second reactor. And a multi-phase inverter circuit connected to the output side of the booster circuit, wherein a short period that is a period for short-circuiting any phase of the inverter circuit is a pulse width modulation pulse width An inverter device for setting based on the above is provided.
請求項２記載の発明によると、請求項１記載の発明において、前記パルス幅変調によるパルスが変更する際に設けられる前記ショート期間をＴｓｎ、前記パルス幅変調の周期であるキャリア周期をＴｃ、前記キャリア周期におけるショート期間の総和である総和ショート期間をＴｓ、該ショート期間に継続するパルスのパルス幅をＴｎとすると、Ｔｓｎ＝Ｔｎ×Ｔｓ／（Ｔｃ−Ｔｓ）であるインバータ装置が提供される。 According to the invention of claim 2, in the invention of claim 1, the short period provided when the pulse by the pulse width modulation is changed is Tsn, the carrier period which is the period of the pulse width modulation is Tc, Provided is an inverter device where Tsn = Tn × Ts / (Tc−Ts), where Ts is the total short period, which is the sum of the short periods in the carrier cycle, and Tn is the pulse width of the pulses that continue in the short period.
請求項３記載の発明によると、直流電源の正極端側に接続された第１リアクタと、前記直流電源の負極端側に接続された第２リアクタと、前記第１リアクタの入力端と前記第２リアクタの出力端との間に接続された第１コンデンサと、前記１リアクタの出力端と前記第２リアクタの入力端との間に接続された第２コンデンサとを備えて構成される昇圧回路と、前記昇圧回路の出力側に接続された複数相のインバータ回路とを備えたインバータ装置の制御方法であって、パルス幅変調の周期であるキャリア周期において、前記パルス幅変調による同じＰＷＭ制御パターンが継続する時間幅であるパルス幅を算出するステップと、前記インバータ回路のいずれかの相を短絡する期間であるショート期間を前記パルス幅に基づき設定するステップとを備えたインバータ装置の制御方法が提供される。 According to a third aspect of the present invention, the first reactor connected to the positive electrode end side of the DC power source, the second reactor connected to the negative electrode end side of the DC power source, the input end of the first reactor, and the first reactor A booster circuit comprising: a first capacitor connected between the output terminals of two reactors; and a second capacitor connected between the output terminal of the first reactor and the input terminal of the second reactor. And a plurality of phase inverter circuits connected to the output side of the booster circuit, wherein the same PWM control pattern by the pulse width modulation is used in a carrier cycle which is a cycle of pulse width modulation. A step of calculating a pulse width that is a time width in which the phase of the inverter circuit is continued; Control method for an inverter device provided is provided.
請求項１又は請求項３記載の発明によると、インバータ回路のいずれかの相を短絡する期間であるショート期間をパルス幅変調のパルス幅に基づき設定するので、ショート期間の長短により、昇圧電圧と指令値との間の差を小さくすることができ、指令値に追従した昇圧制御が可能である。 According to the first or third aspect of the invention, the short period, which is a period for short-circuiting any phase of the inverter circuit, is set based on the pulse width of the pulse width modulation. The difference between the command value and the command value can be reduced, and boost control that follows the command value is possible.
請求項２記載の発明によると、ショート期間Ｔｓｎは、パルス幅変調の周期であるキャリア周期Ｔｃと該キャリア周期Ｔｃにおけるショート期間の総和である総和ショート期間Ｔｓとの差分（Ｔｃ−Ｔｓ）に対する該ショート期間Ｔｓｎに後続するパルス幅Ｔｎの比率と総ショート期間Ｔｓとの積としたので、通電期間における昇圧電圧の平均値を指令値に等しくできる。 According to the second aspect of the present invention, the short period Tsn corresponds to the difference (Tc−Ts) between the carrier period Tc that is the period of the pulse width modulation and the total short period Ts that is the sum of the short periods in the carrier period Tc. Since the product of the ratio of the pulse width Tn following the short period Tsn and the total short period Ts is used, the average value of the boosted voltage during the energization period can be made equal to the command value.
図１は本発明の実施形態による示すインバータ装置２０の構成図である。図１に示すように、インバータ装置２０は、直流電源２、昇圧回路４、インバータ回路６、バッテリ電圧センサ１０、ＤＣ入力電流センサ１２、コンデンサ電圧センサ１３、相電流センサ１４Ｕ，１４Ｗ、位置検出センサ１６及びＥＣＵ１８を具備する。 FIG. 1 is a configuration diagram of an inverter device 20 shown according to an embodiment of the present invention. As shown in FIG. 1, the inverter device 20 includes a DC power supply 2, a booster circuit 4, an inverter circuit 6, a battery voltage sensor 10, a DC input current sensor 12, a capacitor voltage sensor 13, phase current sensors 14U and 14W, and a position detection sensor. 16 and ECU18.
直流電源２は、モータ８に昇圧回路４やインバータ回路６を介して電力供給するための蓄電装置であり、リチウムイオン電池やニッケル水素電池などであり、複数の単電池がモジュール化された複数のバッテリブロックが直列接続されている。直流電源２はキャパシタでも良い。 The DC power supply 2 is a power storage device for supplying electric power to the motor 8 via the booster circuit 4 and the inverter circuit 6, and is a lithium ion battery, a nickel metal hydride battery, or the like. Battery blocks are connected in series. The DC power supply 2 may be a capacitor.
昇圧回路４は、直流電源２の正極端側に接続された第１リアクタＬ１と、直流電源２の負極端側に接続された第２リアクタＬ２と、第１リアクタＬ１の入力端と第２リアクタＬ２の出力端との間に接続された第１コンデンサＣ１と、第１リアクタＬ１の出力端と第２リアクタＬ２の入力端との間に接続された第２コンデンサＣ２とを備えて構成されたＺソース昇圧回路である。 The booster circuit 4 includes a first reactor L1 connected to the positive electrode end side of the DC power source 2, a second reactor L2 connected to the negative electrode end side of the DC power source 2, an input end of the first reactor L1, and a second reactor. A first capacitor C1 connected between the output terminal of L2 and a second capacitor C2 connected between the output terminal of the first reactor L1 and the input terminal of the second reactor L2. This is a Z source booster circuit.
インバータ回路６は、Ｚソース昇圧回路４の出力側に接続された複数相のインバータ回路であり、例えば、三相インバータ回路である。インバータ回路６は、ＩＧＢＴ素子（スイッチング素子）とフリーホイルダイオードとを逆並列接続したＩＧＢＴモジュールが三相インバータ回路の各アームを構成する。Ｕ相，Ｖ相，Ｗ相の上アームと下アームを構成するＩＧＢＴモジュールは直列接続されて三相インバータ回路を構成する。 The inverter circuit 6 is a multi-phase inverter circuit connected to the output side of the Z source booster circuit 4, and is, for example, a three-phase inverter circuit. In the inverter circuit 6, an IGBT module in which an IGBT element (switching element) and a freewheel diode are connected in reverse parallel constitutes each arm of the three-phase inverter circuit. The IGBT modules constituting the upper and lower arms of the U phase, V phase, and W phase are connected in series to constitute a three-phase inverter circuit.
ＩＧＢＴ素子ＵＨ及びフライホイールダイオードＤＵＨは、Ｕ相の上アーム（Ｐ側）を構成する。また、ＩＧＢＴ素子ＶＨ及びフライホイールダイオードＤＶＨは、Ｖ相の上アームを構成し、ＩＧＢＴ素子ＷＨ及びフライホイールダイオードＤＷＨは、Ｗ相の上アームを構成する。 IGBT element UH and flywheel diode DUH constitute an upper arm (P side) of the U phase. Further, IGBT element VH and flywheel diode DVH constitute an upper arm of V phase, and IGBT element WH and flywheel diode DWH constitute an upper arm of W phase.
ＩＧＢＴ素子ＵＬ及びフライホイールダイオードＤＵＬは、Ｕ相の下アーム（Ｎ側）を構成する。また、ＩＧＢＴ素子ＶＬ及びフライホイールダイオードＤＶＬは、Ｖ相の下アームを構成し、ＩＧＢＴ素子ＷＬ及びフライホイールダイオードＤＷＬは、Ｗ相の下アームを構成する。尚、ＩＧＢＴ素子やフライホールダイオードについて使用する記号Ｈ，Ｌは、Ｐ側，Ｎ側のものをいう。 IGBT element UL and flywheel diode DUL constitute the lower arm (N side) of the U phase. The IGBT element VL and the flywheel diode DVL constitute a lower arm of the V phase, and the IGBT element WL and the flywheel diode DWL constitute a lower arm of the W phase. Symbols H and L used for IGBT elements and fly-hole diodes refer to those on the P side and N side.
ＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨのコレクタが第１リアクタＬ１のＺソース昇圧回路４の出力端側に接続されている。ＩＧＢＴ素子ＵＬ，ＶＬ，ＷＬのエミッタが第２リアクタＬ２のＺソース昇圧回路４の出力端側に接続されている。各ＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨ，ＵＬ，ＶＬ，ＷＬのコレクタ−エミッタ間は、エミッタからコレクタの方向が順方向となるようにフライホイールダイオードＤＵＨ，ＤＶＨ，ＤＷＨ，ＤＵＬ，ＤＶＬ，ＤＷＬが接続されている。 The collectors of the IGBT elements UH, VH, and WH are connected to the output end side of the Z source booster circuit 4 of the first reactor L1. The emitters of the IGBT elements UL, VL, WL are connected to the output end side of the Z source booster circuit 4 of the second reactor L2. Flywheel diodes DUH, DVH, DWH, DUL, DVL, DWL are connected between the collector and emitter of each IGBT element UH, VH, WH, UL, VL, WL so that the direction from the emitter to the collector is the forward direction. ing.
ＩＧＢＴ素子ＵＨ，ＵＬ，ＶＨ，ＶＬ，ＷＨ，ＷＬをパルス幅変調によりＯＮ／ＯＦＦするパルス信号（ゲート信号）がＥＣＵ１８よりＩＧＢＴ素子ＵＨ，ＵＬ，ＶＨ，ＶＬ，ＷＨ，ＷＬのゲートに入力される。各ＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨのエミッタ及び各ＩＧＢＴ素子ＵＬ，ＶＬ，ＷＬのコレクタは、モータ８のＵ，Ｖ，Ｗ相の各コイル端子に接続されている。 A pulse signal (gate signal) for turning on / off the IGBT elements UH, UL, VH, VL, WH, WL by pulse width modulation is input from the ECU 18 to the gates of the IGBT elements UH, UL, VH, VL, WH, WL. . The emitters of the IGBT elements UH, VH, and WH and the collectors of the IGBT elements UL, VL, and WL are connected to the U, V, and W phase coil terminals of the motor 8, respectively.
モータ８は、３相電力機器、例えば、ハイブリッド車両や燃料電池車両や電動車両などの車両に駆動源として搭載されるＤＣブラシレスモータ等である。 The motor 8 is a three-phase power device, for example, a DC brushless motor mounted as a drive source on a vehicle such as a hybrid vehicle, a fuel cell vehicle, or an electric vehicle.
バッテリ電圧センサ１０は、直流電源２の電圧Ｖｓを検出するセンサである。ＤＣ入力電流センサ１２は、直流電源２の負極端に流れる電流を検出するセンサである。コンデンサ電圧センサ１３は、第１コンデンサＣ１の電圧Ｖｃ１を検出するセンサである。相電流センサ１４Ｕ，１４Ｗは、モータ８の相電流ｉｕ，ｉｖ，ｉｗを検出するセンサである。相電流センサ１４Ｕ，１４Ｗは、本例では、Ｕ，Ｗ相についてのみ設けられ、Ｖ相電流ｉｖについては、相電流ｉｕ，ｉｖ，ｉｗの３相の和が０であり、Ｖ相電流ｉｖは計算により算出可能であることから、Ｖ相については省略しているが、勿論、Ｕ，Ｖ，Ｗ相について設けても良い。 The battery voltage sensor 10 is a sensor that detects the voltage Vs of the DC power supply 2. The DC input current sensor 12 is a sensor that detects a current flowing through the negative electrode end of the DC power supply 2. The capacitor voltage sensor 13 is a sensor that detects the voltage Vc1 of the first capacitor C1. The phase current sensors 14U and 14W are sensors that detect the phase currents iu, iv, and iw of the motor 8. In this example, the phase current sensors 14U and 14W are provided only for the U and W phases. For the V phase current iv, the sum of the three phases of the phase currents iu, iv and iw is 0, and the V phase current iv is Since it can be calculated by calculation, the V phase is omitted, but of course, the U, V, and W phases may be provided.
位置検出センサ１６は、モータ８のステータとロータとの相対回転角θｍを検出するセンサである。センサ１０，１２，１３，１４Ｕ，１４Ｗ，１６の出力信号は、ＥＣＵ１８に入力され、図示しないアナログ／デジタル変換器によりアナログ信号からデジタル信号に変換されて、ＥＣＵ１８で処理される。 The position detection sensor 16 is a sensor that detects a relative rotation angle θm between the stator and the rotor of the motor 8. The output signals of the sensors 10, 12, 13, 14U, 14W, 16 are input to the ECU 18, converted from analog signals to digital signals by an analog / digital converter (not shown), and processed by the ECU 18.
ＥＣＵ１８は、モータ８の駆動及び回生作動を制御するモータ制御手段として機能するものであり、図２に示すように、目標Ｖｄ＊，Ｖｑ＊算出手段５０、目標昇圧電圧算出手段５１、目標Ｖｕ＊，Ｖｖ＊，Ｖｗ＊算出手段５２、Ｔｓ算出手段５４、パルス幅決定手段５６、Ｔｓｎ算出手段５８及びゲート信号出力手段６０をプログラムの実行により実現する機能を有する。 The ECU 18 functions as motor control means for controlling the drive and regenerative operation of the motor 8, and as shown in FIG. 2, the target Vd * , Vq * calculation means 50, the target boost voltage calculation means 51, the target Vu *. , Vv * , Vw * calculating means 52, Ts calculating means 54, pulse width determining means 56, Tsn calculating means 58, and gate signal output means 60 have a function to realize by executing a program.
目標Ｖｄ＊，Ｖｑ＊算出手段５０は、回転直交座標をなすｄｑ座標上で電流のフィードバック制御を行うものであり、運転者のアクセル操作に係るアクセル開度を検出する図示しないアクセル開度センサ及び運転者のブレーキ操作に係る図示しないブレーキスイッチのオン／オフ等の各センサによる検出信号等から算出された車両の運転状態に応じたモータ８に対するトルク指令値から、目標ｄ軸電流ｉｄ＊及び目標ｑ軸電流ｉｑ＊を演算する。目標ｄ軸電流ｉｄ＊、目標ｑ軸電流ｉｑ＊、回転角度θｍ、並びにＵ相電流ｉｕ、Ｖ相電流ｉｖ及びＷ相電流ｉｗの検出値をｄｑ座標上に変換して得たｄ軸電流及びｑ軸電流から、ｄ軸電流ｉｄ及びｑ軸電流ｉｑと目標ｄ軸電流ｉｄ＊及び目標ｑ軸電流ｉｑ＊との各偏差がゼロとなるように、目標ｄ軸電圧Ｖｄ＊及び目標ｑ軸電圧Ｖｑ＊を演算する。 The target Vd * , Vq * calculating means 50 performs current feedback control on the dq coordinates that form the rotation orthogonal coordinates, and includes an accelerator opening sensor (not shown) that detects the accelerator opening related to the driver's accelerator operation, and A target d-axis current id * and a target are calculated from a torque command value for the motor 8 corresponding to the driving state of the vehicle calculated from detection signals by sensors such as on / off of a brake switch (not shown) related to the driver's brake operation. The q-axis current iq * is calculated. Target d-axis current id * , target q-axis current iq * , rotation angle θm, and d-axis current obtained by converting detected values of U-phase current iu, V-phase current iv and W-phase current iw onto dq coordinates, and The target d-axis voltage Vd * and the target q-axis voltage are set such that each deviation between the d-axis current id and the q-axis current iq and the target d-axis current id * and the target q-axis current iq * becomes zero from the q-axis current. Vq * is calculated.
昇圧電圧算出手段５１は、例えば、目標ｄ軸電圧Ｖｄ＊及び目標ｑ軸電圧Ｖｑ＊に基づいて目標昇圧電圧（指令値）を算出する。目標Ｖｕ＊，Ｖｖ＊，Ｖｗ＊算出手段５２は、目標ｄ軸電圧Ｖｄ＊及び目標ｑ軸電圧Ｖｑ＊を座標変換し、モータ８に加えるべきＵ，Ｖ，Ｗ相の目標電圧Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を演算する。 The boost voltage calculation unit 51 calculates a target boost voltage (command value) based on, for example, the target d-axis voltage Vd * and the target q-axis voltage Vq * . The target Vu * , Vv * , Vw * calculation means 52 performs coordinate conversion of the target d-axis voltage Vd * and the target q-axis voltage Vq *, and U, V, W-phase target voltages Vu * , Vv to be applied to the motor 8. * And Vw * are calculated.
Ｔｓ算出手段５４、パルス幅決定手段５６及びＴｓｎ算出手段５８は、インバータ回路６のＵ，Ｖ，Ｗ相のいずれかの相を短絡する期間であるショート期間をパルス幅変調のパルス幅に基づき設定する手段である。 The Ts calculating unit 54, the pulse width determining unit 56, and the Tsn calculating unit 58 set a short period that is a period for short-circuiting any of the U, V, and W phases of the inverter circuit 6 based on the pulse width of the pulse width modulation. It is means to do.
Ｔｓ算出手段５４は、式（１）より、キャリア周期Ｔｃにおけるショート期間の総和Ｔｓの比率（デューティ比）ＴSDを算出する。 Ts calculating means 54, the equation (1) to calculate the ratio of the sum Ts of the short period in carrier period Tc (duty ratio) T SD.
Ｖｏ＊＝Ｖｓ／（１−２ＴSD） ・・・ （１）
Ｖｏ＊は目標昇圧電圧（指令値）である。Ｖｓはバッテリ電圧センサ１０より検出される直流電源２の電圧である。尚、Ｖｏ＊は通電期間の昇圧電圧（Ｖｃ１×２−Ｖｓ（Ｖｃ１は第１コンデンサＣ１の電圧、Ｖｓは直流電源２の電圧）であっても良い。
Vo * = Vs / (1-2T SD ) (1)
Vo * is a target boost voltage (command value). Vs is the voltage of the DC power supply 2 detected by the battery voltage sensor 10. Vo * may be a boosted voltage (Vc1 × 2-Vs (Vc1 is the voltage of the first capacitor C1 and Vs is the voltage of the DC power supply 2)) during the energization period.
デューティ比ＴSD及び式（２）よりＰＷＭ変調による１キャリア周期Ｔｃにおけるショート期間の総和Ｔｓを算出する。 The sum Ts of short periods in one carrier cycle Tc by PWM modulation is calculated from the duty ratio TSD and the equation (2).
Ｔｓ＝Ｔｃ×ＴSD ・・・ （２）
パルス幅決定手段５６は、例えば、Ｕ，Ｖ，Ｗ相の目標電圧Ｖｕ＊，Ｖｖ＊，Ｖｗ＊と、キャリア周期Ｔｃを周期とする三角波キャリア信号とに基づくＰＷＭ変調により、Ｕ相ＩＧＢＴ素子ＵＨ，ＵＬ、Ｖ相ＩＧＢＴ素子ＶＨ，ＶＬ及びＷ相ＩＧＢＴ素子ＷＨ，ＷＬのゲートに印加するための６個のＰＷＭ制御パターンを順次求める。同一ＰＷＭ制御パターンが継続する６個のＰＷＭ制御パターンのパルス幅Ｔｎ（ｎ＝１〜６）（ｎ＝１〜６）を決定する。
Ts = Tc × T SD (2)
For example, the pulse width determination unit 56 performs U-phase IGBT element UH by PWM modulation based on U, V, W phase target voltages Vu * , Vv * , Vw * and a triangular wave carrier signal having a carrier period Tc as a period. , UL, V-phase IGBT elements VH and VL and W-phase IGBT elements WH and WL are sequentially obtained six PWM control patterns to be applied to the gates. The pulse widths Tn (n = 1 to 6) (n = 1 to 6) of six PWM control patterns in which the same PWM control pattern continues are determined.
パルス幅Ｔ６は、キャリア周期Ｔｃにおける最後のゼロベクトル期間（０００）の次のキャリア周期Ｔｃにおける最初のゼロベクトル期間（０００）を合わせた期間とする。ＰＷＭ変調方式は、三角波キャリア変調方式以外の空間ベクトル変調方式等であっても良い。 The pulse width T6 is a period obtained by combining the first zero vector period (000) in the carrier period Tc following the last zero vector period (000) in the carrier period Tc. The PWM modulation method may be a space vector modulation method other than the triangular wave carrier modulation method.
Ｔｓｎ算出手段５８は、パルス幅決定手段５６に決定されたパルス幅Ｔ１〜Ｔ６に基づいて、式（３）より、各パルス幅Ｔｎ（ｎ＝１〜６）のＰＷＭ制御パターンの印加開始に先立つショート期間Ｔｓｎ（ｎ＝１〜６）を算出する
Ｔｓｎ＝Ｔｎ×Ｔｓ／（Ｔｃ−Ｔｓ） ・・・ （３）
これにより、ショート期間Ｔｓｎがパターン幅Ｔｎに応じて配分される。この結果、ショート時間Ｔｓ（ｎ＝１〜６）は、それぞれ、ショート期間直後のＰＷＭ制御パターンのパルス幅Ｔｎに応じ、パルス幅Ｔｎが長い場合は、長くなり、パルス幅Ｔｎが短い場合は、短くなる。尚、ゼロベクトル期間Ｔ３，Ｔ６が、例えば、Ｔ３，Ｔ６の時間に応じて、ショート期間Ｔｓに割り当てられる。ゼロベクトル期間Ｔ３，Ｔ６のショート期間Ｔｓの割り当てを除いた期間をＴ３’，Ｔ６’とすると、Ｔ３＋Ｔ６＝Ｔｓ＋Ｔ３’＋Ｔ６’となる。
Based on the pulse widths T1 to T6 determined by the pulse width determining means 56, the Tsn calculating means 58 precedes the start of applying the PWM control pattern of each pulse width Tn (n = 1 to 6) from the equation (3). Calculate the short period Tsn (n = 1 to 6) Tsn = Tn × Ts / (Tc−Ts) (3)
Thereby, the short period Tsn is distributed according to the pattern width Tn. As a result, the short time Ts (n = 1 to 6) becomes longer when the pulse width Tn is longer and shorter when the pulse width Tn is shorter, according to the pulse width Tn of the PWM control pattern immediately after the short period. Shorter. Note that the zero vector periods T3 and T6 are assigned to the short period Ts according to the times T3 and T6, for example. If the periods excluding the assignment of the short period Ts of the zero vector periods T3 and T6 are T3 ′ and T6 ′, T3 + T6 = Ts + T3 ′ + T6 ′.
尚、一般に、１キャリア周期Ｔｃにおいて、複数のショート期間を設ける場合、各ショート期間について、該ショート期間の終了時刻から次のショート期間の開始時刻までのＰＷＭ制御パターンの時間幅に基づいてショート期間を設定すれば良い。 In general, when a plurality of short periods are provided in one carrier cycle Tc, the short period is determined for each short period based on the time width of the PWM control pattern from the end time of the short period to the start time of the next short period. Should be set.
ゲート信号出力手段６０は、キャリア信号Ｓｔｒに同期して、パルス幅Ｔ１，Ｔ２，Ｔ４，Ｔ５のＰＷＭ制御パターン、及びゼロベクトル期間Ｔ３，Ｔ６については、ショート期間Ｔｓの割り当てを除いた期間Ｔ３’，Ｔ６’のゼロベクトル（１１１），（０００）に相当するゲート信号を出力する。パルス幅Ｔ１，Ｔ２，Ｔ３’，Ｔ４，Ｔ５，Ｔ６’のＰＷＭ制御パターンに対応するゲート信号の出力の開始に先立つショート期間がＴｓｎ（ｎ＝１〜６）となるように、当該ＰＷＭ制御パターンについて、Ｐ側のＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨがＯＮからＯＦＦ又はＯＦＦからＯＮに遷移するＵ，Ｖ，Ｗ相のいずれかの相の上下のアームが時間Ｔｓｎだけ短絡するように、Ｕ相のＩＧＢＴ素子ＵＨ，ＵＬ、Ｖ相のＩＧＢＴ素子ＶＬ，ＶＬ及びＷ相各ＩＧＢＴ素子ＷＨ，ＷＬの何れかの相の上下のアームのＩＧＢＴ素子のゲートに印加するゲート信号を出力する。例えば、ＰＷＭ制御パターンがＵ相のＰ側のＩＧＢＴ素子ＵＨがＯＮからＯＦＦに遷移するとき、Ｕ相のＮ側のＩＧＢＴ素子ＵＬがＯＮに遷移する時刻から時間Ｔｓ遅れて、Ｕ相のＰ側のＩＧＢＴ素子ＵＨをＯＮからＯＦＦにする。 The gate signal output means 60 synchronizes with the carrier signal Str , and the PWM control pattern having the pulse widths T1, T2, T4, and T5, and the zero vector periods T3 and T6, the period T3 excluding the assignment of the short period Ts. A gate signal corresponding to zero vectors (111) and (000) of ', T6' is output. The PWM control pattern so that the short period prior to the start of the output of the gate signal corresponding to the PWM control pattern of pulse width T1, T2, T3 ′, T4, T5, T6 ′ is Tsn (n = 1 to 6). For the P-side IGBT elements UH, VH, WH, the upper and lower arms of any of the U, V, W phases that transition from ON to OFF or OFF to ON are short-circuited for a time Tsn. The gate signals to be applied to the gates of the IGBT elements of the upper and lower arms of any phase of the IGBT elements UH and UL, the V-phase IGBT elements VL and VL, and the W-phase IGBT elements WH and WL are output. For example, when the U-phase P-side IGBT element UH transitions from ON to OFF in the PWM control pattern, the U-phase P-side is delayed by a time Ts from the time when the U-phase N-side IGBT element UL transitions to ON. The IGBT element UH is turned from ON to OFF.
図３は本発明に係るインバータ装置の制御方法を示すフローチャートである。図４〜図７はインバータ装置の制御方法を示すタイムチャートである。以下、これらの図面を参照して、インバータ装置の制御方法の説明をする。 FIG. 3 is a flowchart showing a method of controlling the inverter device according to the present invention. 4 to 7 are time charts showing a control method of the inverter device. Hereinafter, the control method of the inverter device will be described with reference to these drawings.
ステップＳ２で位置検出センサ１６より回転角度θｍ、昇圧電圧Ｖｏ（＝２Ｖｃ１−Ｖｓ）、及び相電流センサ１４Ｕ，１４ＷよりＵ相電流ｉｕ，Ｖ相電流ｉｖ，Ｗ相電流Ｉｗを検出する。ステップＳ４で、トルク指令値から、目標ｄ軸電流ｉｄ＊及び目標ｑ軸電流ｉｑ＊を演算し、目標ｄ軸電流ｉｄ＊、目標ｑ軸電流ｉｑ＊、回転角度θｍ、並びにＵ相電流ｉｕ、Ｖ相電流ｉｖ及びＷ相電流ｉｗの検出値をｄｑ座標上に変換して得たｄ軸電流及びｑ軸電流から、ｄ軸電流ｉｄ及びｑ軸電流ｉｑと目標ｄ軸電流ｉｄ＊及び目標ｑ軸電流ｉｑ＊との各偏差がゼロとなるように、目標ｄ軸電圧Ｖｄ＊及び目標ｑ軸電圧Ｖｑ＊を演算する。 In step S2, the rotation angle θm and the boost voltage Vo (= 2Vc1-Vs) are detected from the position detection sensor 16, and the U-phase current iu, V-phase current iv, and W-phase current Iw are detected from the phase current sensors 14U and 14W. In step S4, the target d-axis current id * and the target q-axis current iq * are calculated from the torque command value, the target d-axis current id * , the target q-axis current iq * , the rotation angle θm, and the U-phase current iu, From the d-axis current and the q-axis current obtained by converting the detected values of the V-phase current iv and the W-phase current iw on the dq coordinate, the d-axis current id, the q-axis current iq, the target d-axis current id *, and the target q The target d-axis voltage Vd * and the target q-axis voltage Vq * are calculated so that each deviation from the axis current iq * becomes zero.
ステップＳ５で、例えば、目標ｄ軸電圧Ｖｄ＊及び目標ｑ軸電圧Ｖｑ＊に基づいて目標昇圧電圧（指令値）Ｖｏ＊を算出する。ステップＳ６で目標ｄ軸電圧Ｖｄ＊及び目標ｑ軸電圧Ｖｑ＊を座標変換し、モータ８に加えるべきＵ，Ｖ，Ｗ相の目標電圧Ｖｕ＊，Ｖｖ＊，Ｖｗ＊を演算する。ステップＳ８で目標昇圧電圧（指令値）Ｖｏ＊及び直流電源２の電圧Ｖｓより式（１）に基づいてデューティ比ＴSDを算出し、式（２）に基づいて、算出したデューティ比ＴSDよりショート期間の総和Ｔｓを算出する。 In step S5, for example, a target boost voltage (command value) Vo * is calculated based on the target d-axis voltage Vd * and the target q-axis voltage Vq * . In step S6, the target d-axis voltage Vd * and the target q-axis voltage Vq * are coordinate-converted, and U, V, and W-phase target voltages Vu * , Vv * , and Vw * to be applied to the motor 8 are calculated. Step S8 calculates the duty ratio T SD based on the target boost voltage (command value) Vo * and Formula than the voltage Vs of the DC power source 2 (1), based on equation (2), from the calculated duty ratio T SD The total Ts for the short period is calculated.
ステップＳ１０でＵ，Ｖ，Ｗ相の目標電圧Ｖｕ＊，Ｖｖ＊，Ｖｗ＊と、キャリア周期Ｔｃを周期とし、時間幅がＴｃの三角波キャリア信号Ｓｔｒに基づく、三角波変調方式等によるＰＷＭ変調により、Ｕ相ＩＧＢＴ素子ＵＨ，ＵＬ、Ｖ相ＩＧＢＴ素子ＶＨ，ＶＬ及びＷ相ＩＧＢＴ素子ＷＨ，ＷＬのゲートに印加するための６個のＰＷＭパターンのパルス幅Ｔｎ（ｎ＝１〜６）を求める。 In step S10, PWM modulation using a triangular wave modulation method or the like based on the target voltages Vu * , Vv * , Vw * of U, V, and W phases and a triangular wave carrier signal Str having a time period Tc and a carrier period Tc. The pulse widths Tn (n = 1 to 6) of the six PWM patterns to be applied to the gates of the U-phase IGBT elements UH and UL, the V-phase IGBT elements VH and VL, and the W-phase IGBT elements WH and WL are obtained.
図４及び図５において、ＶiUH，ＶiVH，ＶiWHはＵ，Ｖ，Ｗ相のＰ側のＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨのＰＷＭ制御パターンを示し、ハッチング部分がハイレベル、それ以外がローレベルを示す。また、図４及び図５において、ＶOUH，VOVH，ＶOWHは、本実施形態によるＰ側ＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨの出力電圧を示し、ハッチングされた部分がハイレベル（ＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨがＯＮ）、それ以外がローレベル（ＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨがＯＦＦ）を示す。図４において、Ｖ’OUH，Ｖ’OVH，Ｖ’OWHは従来技術によるＰ側ＩＧＢＴ素子ＵＨ，ＶＨ，ＷＨの出力電圧を示す。 4 and 5, V iUH , V iVH , and V iWH indicate the PWM control patterns of the U-, V-, and W-phase P-side IGBT elements UH, VH, and WH, and the hatched portions are at the high level and the others are at the low level. Indicates the level. 4 and 5, V OUH , V OVH , and V OWH indicate the output voltages of the P-side IGBT elements UH, VH, and WH according to this embodiment, and the hatched portions are at a high level (IGBT elements UH, VH and WH are ON), and the others indicate low level (IGBT elements UH, VH, and WH are OFF). In FIG. 4, V ′ OUH , V ′ OVH , and V ′ OWH indicate output voltages of the P-side IGBT elements UH, VH, and WH according to the prior art.
図４及び図５に示すように、例えば、パルス幅Ｔ１のＰＷＭ制御パターンは（１００）、パルス幅Ｔ２のＰＷＭ制御パターンは（１１０）、パルス幅Ｔ３のＰＷＭ制御パターンは（１１１）、パルス幅Ｔ４のＰＷＭ制御パターンは（１１０）、パルス幅Ｔ５のＰＷＭ制御パターンは（１００）、パルス幅Ｔ６のＰＷＭ制御パターンは（０００）である。 4 and 5, for example, the PWM control pattern with the pulse width T1 is (100), the PWM control pattern with the pulse width T2 is (110), the PWM control pattern with the pulse width T3 is (111), and the pulse width The PWM control pattern for T4 is (110), the PWM control pattern for pulse width T5 is (100), and the PWM control pattern for pulse width T6 is (000).
ステップＳ１２でＴｓｎ＝Ｔｎ×Ｔｓ／（Ｔｃ−Ｔｓ）より、ショート期間Ｔｓｎ（ｎ＝１〜６）を算出する。尚、ゼロベクトル期間Ｔ３，Ｔ６については、ショート期間Ｔｓが割り当てられることから、割り当て後のゼロベクトル期間をＴ３’，Ｔ６’とする。 In step S12, the short period Tsn (n = 1 to 6) is calculated from Tsn = Tn × Ts / (Tc−Ts). In addition, since the short period Ts is assigned to the zero vector periods T3 and T6, the zero vector periods after the assignment are assumed to be T3 'and T6'.
これにより、ショート期間Ｔｓｎがパルス幅Ｔｎに応じて決定される。即ち、図６及び図７（ａ）に示すように、Ｔ１，Ｔ５のように、パルス幅が長い場合、ショート期間Ｔｓ１，Ｔｓ５が長くなる。また、図６及び図７（ｂ）に示すように、Ｔ２，Ｔ４のように、パルス幅が短い場合、ショート期間Ｔｓ２，Ｔｓ４が短くなる。図７（ａ），（ｂ）中のＶOUL，ＶOVLはＩＧＢＴ素子ＵＬ，ＶＬの電圧を示し、ＩＧＢＴ素子ＵＬ，ＶＬのＯＮ／ＯＦＦに対応する。 Thereby, the short period Tsn is determined according to the pulse width Tn. That is, as shown in FIGS. 6 and 7A, when the pulse width is long as in T1 and T5, the short periods Ts1 and Ts5 become long. Further, as shown in FIGS. 6 and 7B, when the pulse width is short as in T2 and T4, the short periods Ts2 and Ts4 are shortened. V OUL and V OVL in FIGS. 7A and 7B indicate the voltages of the IGBT elements UL and VL, and correspond to ON / OFF of the IGBT elements UL and VL.
ステップＳ１４でパルス幅Ｔ１，Ｔ２，Ｔ３’，Ｔ４，Ｔ５，Ｔ６’及びショート期間Ｔｓｎ（ｎ＝１〜６）に基づいて、ゲート信号を各ＩＧＢＴ素子ＵＨ，ＵＬ、ＶＨ，ＶＬ、ＷＨ，ＷＬに出力する。 In step S14, based on the pulse widths T1, T2, T3 ′, T4, T5, T6 ′ and the short period Tsn (n = 1 to 6), the gate signals are assigned to the IGBT elements UH, UL, VH, VL, WH, WL. Output to.
図６及び図７に示すように、例えば、パルス幅Ｔ１のＰＷＭ制御パターンにおいて、ＵＨがＯＮ、ＶＨがＯＦＦ、ＷＨがＯＦＦとなるように制御される。パルス幅Ｔ２のＰＷＭ制御パターンにおいて、ＵＨがＯＮ、ＶＨがＯＮ、ＷＨがＯＦＦとなるよう制御される。パルス幅Ｔ３’のＰＷＭ制御パターンにおいて、ＵＨがＯＮ、ＶＨがＯＮ、ＷＨがＯＮとなるよう制御される。パルス幅Ｔ４のＰＷＭ制御パターンにおいて、ＵＨがＯＮ、ＶＨがＯＮ、ＷＨがＯＦＦとなるよう制御される。パルス幅Ｔ５のＰＷＭ制御パターンにおいて、ＵＨがＯＮ、ＶＨがＯＦＦ、ＷＨがＯＦＦとなるよう制御される。パルス幅Ｔ６’のＰＷＭ制御パターンにおいて、ＵＨがＯＦＦ、ＶＨがＯＦＦ、ＷＨがＯＦＦとなるよう制御される。 As shown in FIGS. 6 and 7, for example, in the PWM control pattern with the pulse width T1, the control is performed so that UH is ON, VH is OFF, and WH is OFF. In the PWM control pattern with the pulse width T2, control is performed so that UH is ON, VH is ON, and WH is OFF. In the PWM control pattern with the pulse width T3 ', control is performed so that UH is ON, VH is ON, and WH is ON. In the PWM control pattern with the pulse width T4, control is performed so that UH is ON, VH is ON, and WH is OFF. In the PWM control pattern with the pulse width T5, control is performed so that UH is ON, VH is OFF, and WH is OFF. In the PWM control pattern of the pulse width T6 ', control is performed so that UH is OFF, VH is OFF, and WH is OFF.
パルス幅Ｔ６’の（０００）が終了する時刻ｔ１１から時間Ｔｓ１が経過する時刻ｔ１２まで、Ｕ相がショート、例えば、ＵＬがＯＦＦとなる時間が時刻ｔ１１から時間Ｔｓ１延長されるように、ＵＬが制御される。 From time t11 when (000) of pulse width T6 ′ ends to time t12 when time Ts1 elapses, UL is shorted, for example, the time when UL is turned off is extended from time t11 to time Ts1. Be controlled.
パルス幅Ｔ１の（１００）が終了する時刻ｔ２１から時間Ｔｓ２が経過する時刻ｔ２２まで、Ｖ相がショート、例えば、ＶＬがＯＦＦとなる時間が時刻ｔ２１から時間Ｔｓ２延長されるように、ＶＬが制御される。 The VL is controlled so that the time when the V phase is short-circuited, for example, when VL is OFF, is extended from the time t21 to the time Ts2 from the time t21 when the pulse width T1 (100) ends to the time t22 when the time Ts2 elapses. Is done.
パルス幅Ｔ２の（１１０）が終了する時刻ｔ３１から時間Ｔｓ３が経過する時刻ｔ３２まで、Ｗ相がショート、例えば、ＷＬがＯＦＦとなる時間が時刻ｔ３１から時間Ｔｓ３延長されるように、ＷＬが制御される。 WL is controlled so that the time when the W phase is short-circuited, for example, when WL is OFF, is extended from time t31 to time Ts3 from time t31 when (110) of pulse width T2 ends to time t32. Is done.
パルス幅Ｔ３’の（１１１）が終了する時刻ｔ４１から時間Ｔｓ４が経過する時刻ｔ４２まで、Ｗ相がショート、例えば、ＷＨがＯＦＦとなる時間が時刻ｔ４１から時刻Ｔｓ４延長されるように、ＷＨが制御される。 From time t41 when (111) of the pulse width T3 ′ ends to time t42 when the time Ts4 elapses, the W phase is short, for example, the time when WH is OFF is extended from time t41 to time Ts4. Be controlled.
パルス幅Ｔ４の（１１０）が終了する時刻ｔ５１から時間Ｔｓ５が経過する時刻ｔ５２まで、Ｖ相がショート、例えば、ＶＨがＯＦＦとなる時間が時刻ｔ５１から時間Ｔｓ５延長されるように、ＶＨが制御される。 VH is controlled so that the time when V phase is short-circuited, for example, VH is OFF, is extended from time t51 to time Ts5 from time t51 when pulse width T4 (110) ends to time t52. Is done.
パルス幅Ｔ５の（１００）が終了する時刻ｔ６１から時間Ｔｓ６が経過する時刻ｔ６２まで、Ｕ相がショート、例えば、ＵＨがＯＦＦとなる時間が時刻ｔ６１から時間Ｔｓ６延長されるように、ＵＨが制御される。 The UH is controlled so that the time when the U phase is short-circuited, for example, when the UH is OFF, is extended from the time t61 to the time Ts6 from the time t61 at which the pulse width T5 (100) ends to the time t62 at which the time Ts6 has elapsed. Is done.
このように、Ｔ１，Ｔ５のように、パルス幅が長い場合、Ｔｓ１，Ｔｓ５のように、ショート期間を長くするので、第１及び第２リアクタＬ１，Ｌ２に蓄積される磁気エネルギーが平均よりも大きくなり、図７（ａ）に示すように、昇圧電圧Ｖｏの平均値は、指令値Ｖｏ＊に等しくなる。また、Ｔ２，Ｔ４のように、パルス幅が短い場合、Ｔｓ２，Ｔｓ４のように、ショート期間を短くするので、第１及び第２リアクタＬ１，Ｌ２に蓄積される磁気エネルギーが平均よりも少なくなり、図７（ｂ）に示すように、昇圧電圧Ｖｏの平均値は、指令値Ｖｏ＊に一致する。 Thus, when the pulse width is long like T1 and T5, the short period is lengthened like Ts1 and Ts5, so the magnetic energy accumulated in the first and second reactors L1 and L2 is greater than the average. As shown in FIG. 7A, the average value of the boosted voltage Vo becomes equal to the command value Vo * . Further, when the pulse width is short as in T2 and T4, the short period is shortened as in Ts2 and Ts4, so that the magnetic energy accumulated in the first and second reactors L1 and L2 is less than the average. As shown in FIG. 7B, the average value of the boosted voltage Vo coincides with the command value Vo * .
従って、昇圧電圧Ｖｏの平均値は指令値Ｖｏ＊と等しくなるので、指令値Ｖｏ＊に追従したＰＷＭ電圧印加を可能にし、出力電圧、電流波形の性能を向上させることができる。 Accordingly, the average value of the boost voltage Vo becomes equal the command value Vo *, enabling PWM voltage application that follows the command value Vo *, the output voltage, it is possible to improve the performance of the current waveform.
２ 直流電源
４ Ｚソース昇圧回路４
６ インバータ回路
８ モータ
１０ バッテリ電圧センサ
１２ ＤＣ入力電流センサ
１３ コンデンサ電圧センサ
１４Ｕ，１４Ｗ 相電流センサ
１６ 位置検出センサ
１８ ＥＣＵ
2 DC power supply 4 Z source booster circuit 4
6 Inverter circuit 8 Motor 10 Battery voltage sensor 12 DC input current sensor 13 Capacitor voltage sensor 14U, 14W Phase current sensor 16 Position detection sensor 18 ECU
Claims (3)
前記昇圧回路の出力側に接続された複数相のインバータ回路とを備えたインバータ装置であって、
前記インバータ回路のいずれかの相を短絡する期間であるショート期間をパルス幅変調のパルス幅に基づき設定するインバータ装置。 A first reactor connected to the positive electrode end side of the DC power source, a second reactor connected to the negative electrode end side of the DC power source, and an input end of the first reactor and an output end of the second reactor A booster circuit configured to include a connected first capacitor and a second capacitor connected between an output end of the first reactor and an input end of the second reactor;
An inverter device comprising a plurality of inverter circuits connected to the output side of the booster circuit,
An inverter device for setting a short period, which is a period for short-circuiting any phase of the inverter circuit, based on a pulse width of pulse width modulation.
パルス幅変調の周期であるキャリア周期において、前記パルス幅変調に基づくパルス幅を算出するステップと、
前記インバータ回路のいずれかの相を短絡する期間であるショート期間を前記パルス幅に基づき設定するステップと、
を備えたインバータ装置の制御方法。 A first reactor connected to the positive electrode end side of the DC power source, a second reactor connected to the negative electrode end side of the DC power source, and an input end of the first reactor and an output end of the second reactor A booster circuit comprising: a first capacitor connected; a second capacitor connected between an output terminal of the first reactor and an input terminal of the second reactor; and an output side of the booster circuit A control method of an inverter device comprising a plurality of connected inverter circuits,
Calculating a pulse width based on the pulse width modulation in a carrier period that is a period of pulse width modulation;
Setting a short period based on the pulse width, which is a period for short-circuiting any phase of the inverter circuit;
A control method for an inverter device comprising:
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