JP2008060312A - Field effect transistor and manufacturing method therefor - Google Patents

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Hiroyuki Kase
裕之 賀勢
Sukeyuki Fujii
祐行 藤井
Kenji Sano
健志 佐野
Kenichiro Wakizaka
健一郎 脇坂
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a functional device, such as field effect transistors which hardly have disconnections or short circuits of electrodes, and has high reliability and small parasitic capacitance and has superior frequency characteristics. <P>SOLUTION: The field effect transistor comprises an insulating substrate, a first electrode which has a convex portion and is formed on the substrate, an insulating film which covers the top and side faces of the convex portion, second and third electrodes formed on the substrate surface on the side of one side face of the convex portion, a fourth electrode formed on the top face of the convex portion via the insulting film, and a semiconductor layer which is in contact with the second, third, and fourth electrodes but is separated from the first electrode by the insulating film. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は電界効果トランジスタ等及びその製造方法に関するものである。   The present invention relates to a field effect transistor and the like and a manufacturing method thereof.

近年、情報技術の高度な発展に伴い、超薄型で携帯が容易な情報処理装置、表示装置、記憶装置への要望が高まっている。また、これらを用いる前払い式電子決済システム、後払い式電子決済システム、即時決済型電子決済システム、情報配信システム、情報交換システム等の実用化に向けた開発が進められている。   In recent years, with the advanced development of information technology, there is an increasing demand for information processing devices, display devices, and storage devices that are ultra-thin and easy to carry. In addition, developments for practical application of prepaid electronic payment systems, postpaid electronic payment systems, immediate payment electronic payment systems, information distribution systems, information exchange systems, and the like using these are underway.

超薄型情報処理装置を提供する技術として、有機半導体薄膜を用いる電界効果トランジスタ、ダイオード、キャパシタ等の機能デバイスが大変注目されている。有機半導体薄膜を用いた機能デバイスは、無機半導体薄膜を用いた機能デバイスと比較して、より低温のプロセスで製造されるため、基板として可撓性に優れたプラスチック基板やフィルム基板を用いることができ、軽量で壊れにくいデバイスが作製できる。また、有機半導体材料を含む溶液の塗布、吹きつけ、印刷等の方法を用いたデバイス作製が可能であり、多数のデバイスを低コストで、迅速に製造できる。   As a technology for providing an ultra-thin information processing apparatus, functional devices such as field effect transistors, diodes, and capacitors using organic semiconductor thin films have attracted a great deal of attention. A functional device using an organic semiconductor thin film is manufactured at a lower temperature process than a functional device using an inorganic semiconductor thin film. Therefore, a plastic substrate or a film substrate having excellent flexibility can be used as a substrate. It is possible to manufacture a device that is light and hard to break. In addition, devices can be manufactured using methods such as application, spraying, and printing of a solution containing an organic semiconductor material, and a large number of devices can be quickly manufactured at low cost.

このような有機半導体薄膜を用いた機能デバイスとして、高精度、且つ、容易に短いゲート長を得ることができ、しかも、ゲート電極とソース/ドレイン電極とが自己整合的に形成された電界効果トランジスタ(FET)が開示されている(特許文献1参照)。具体的には、図6に示すように基板上に形成された断面形状が四辺形のゲート電極102、ゲート電極102の頂面及び両側面に形成された絶縁膜103、ゲート電極102の頂面の上方に形成された第1のソース/ドレイン電極106、ゲート電極102により分断された基板の表面上の両側にそれぞれ形成された第2のソース/ドレイン電極104及び第3のソース/ドレイン電極105、並びに、第1〜第3のソース/ドレイン電極上に形成された半導体層107で構成されている。このため、第1の電極106と第2の電極104間、あるいは第1の電極106と第3の電極105間がチャネル領域となり、ゲート電極102の膜厚程度の短いチャネル長を得ることができる。   As a functional device using such an organic semiconductor thin film, a field effect transistor in which a short gate length can be obtained with high precision and easily, and a gate electrode and a source / drain electrode are formed in a self-aligned manner. (FET) is disclosed (see Patent Document 1). Specifically, as shown in FIG. 6, the cross-sectional shape formed on the substrate is a quadrilateral gate electrode 102, the top surface of the gate electrode 102 and the insulating film 103 formed on both side surfaces, and the top surface of the gate electrode 102. The first source / drain electrode 106 formed above the first source / drain electrode 104, the second source / drain electrode 104 formed on both sides of the surface of the substrate divided by the gate electrode 102, and the third source / drain electrode 105 respectively. , And a semiconductor layer 107 formed on the first to third source / drain electrodes. Therefore, a channel region is formed between the first electrode 106 and the second electrode 104, or between the first electrode 106 and the third electrode 105, and a channel length as short as the thickness of the gate electrode 102 can be obtained. .

また、特許文献2には、上述の構成に加えて、図7に示すように頂面上の電極と片側の基板上の電極が繋がって第3の電極205となり、反対側の半導体層207のみにチャネル領域を持つ構成が開示されている。このような構成にすることで、第2の電極204及び第3の電極205を形成する際、基板面に対して斜め方向から材料を蒸着することで反対側の凸部側面への回り込みによる材料付着を避けることができ、電界効果トランジスタの信頼性が高まると共に、製造プロセスにおける工程数を少なくして歩留りを向上させることができる。
特開2004−349292号公報 特開2005−19446号公報
Further, in Patent Document 2, in addition to the above-described configuration, as shown in FIG. 7, the electrode on the top surface and the electrode on one substrate are connected to form a third electrode 205, and only the semiconductor layer 207 on the opposite side is connected. A configuration having a channel region is disclosed. With such a configuration, when the second electrode 204 and the third electrode 205 are formed, the material is deposited from the oblique direction with respect to the substrate surface, and the material is caused by the wraparound to the opposite convex side surface. Adhesion can be avoided, the reliability of the field effect transistor can be increased, and the number of steps in the manufacturing process can be reduced to improve the yield.
JP 2004-349292 A JP 2005-19446 A

しかしながら、図7に示すように、特許文献2等で開示された従来のトランジスタでは、ゲート電極である第1の電極202とソース電極である第3の電極205とが、絶縁膜203を介して積層されているため、2つの電極間がコンデンサとして作用し、寄生容量が大きくなり、周波数特性が低下するという課題があった。   However, as illustrated in FIG. 7, in the conventional transistor disclosed in Patent Document 2 or the like, the first electrode 202 which is a gate electrode and the third electrode 205 which is a source electrode are interposed through an insulating film 203. Since they are stacked, there is a problem that the two electrodes act as a capacitor, the parasitic capacitance increases, and the frequency characteristics deteriorate.

例えば、電界効果トランジスタ等の機能デバイスを用いた通信機器の例として無線ICタグの用途の場合、通信回路に用いられる主搬送周波数としては、次の帯域を例示することができる。   For example, in the case of use of a wireless IC tag as an example of communication equipment using a functional device such as a field effect transistor, the following bands can be exemplified as the main carrier frequency used in the communication circuit.

(1)125kHz〜135kHz、(2)13MHz〜14MHz、(3)860MHz〜950MHz、(4)2.4GHz〜2.5GHz。特に、860MHz〜950MHz帯については、地域別の周波数割り当てがなされており、欧州では860MHz帯、米国では915MHz帯、日本では950MHz帯が特に好適に利用される。また、Bluetooth通信の用途では、2.4GHz帯が特に好適に利用される。   (1) 125 kHz to 135 kHz, (2) 13 MHz to 14 MHz, (3) 860 MHz to 950 MHz, (4) 2.4 GHz to 2.5 GHz. In particular, for the 860 MHz to 950 MHz band, frequency allocation is made by region, and the 860 MHz band in Europe, the 915 MHz band in the United States, and the 950 MHz band in Japan are particularly preferably used. In addition, in the application of Bluetooth communication, the 2.4 GHz band is particularly preferably used.

また、UWB(Ultra Wideband)通信の用途では、マイクロ波帯(3.1〜10.6GHz帯)が特に好適に利用される。移動通信と無線LAN通信、NWA(Nomadic Wireless Access)通信の用途では、マイクロ波帯(1.7GHz帯、2.5GHz帯、4GHz〜5GHz帯)に加えて、20GHz程度の準ミリ波帯や、59〜66GHzのミリ波帯が特に好適に利用される。ITS通信の用途では、5.8GHz帯が特に好適に利用される。   Moreover, in the application of UWB (Ultra Wideband) communication, the microwave band (3.1 to 10.6 GHz band) is particularly preferably used. For mobile communication, wireless LAN communication, and NWA (Nomadic Wireless Access) communication, in addition to the microwave band (1.7 GHz band, 2.5 GHz band, 4 GHz to 5 GHz band), a quasi-millimeter wave band of about 20 GHz, A millimeter wave band of 59 to 66 GHz is particularly preferably used. In the application of ITS communication, the 5.8 GHz band is particularly preferably used.

このように、通信機器の高周波数化が要望されてきており、それに対応するように電界効果トランジスタ等の機能デバイスの周波数特性の向上が必要となっている。   As described above, there has been a demand for higher frequency communication equipment, and it is necessary to improve the frequency characteristics of functional devices such as field effect transistors in order to cope with the demand.

本発明の目的は、電極の断線やショートが起こりにくく信頼性が高いと共に、寄生容量が小さく周波数特性に優れた電界効果トランジスタ等の機能デバイスを提供することにある。   An object of the present invention is to provide a functional device such as a field effect transistor that is less likely to cause disconnection or short-circuiting of electrodes, has high reliability, and has small parasitic capacitance and excellent frequency characteristics.

前記従来の課題を解決するために、本発明の電界効果トランジスタは、絶縁性の基板と、前記基板上に設けられ、凸部を有する第1の電極と、前記凸部の上面及び側面を覆う絶縁膜と、前記凸部の1側面側の基板表面上に設けられる第2及び第3の電極と、前記凸部の上面に前記絶縁膜を介して設けられる第4の電極と、前記第2の電極、第3の電極及び第4の電極と接すると共に、前記絶縁膜によって前記第1の電極と隔てられる半導体層と、を備えたことを特徴とするものである。   In order to solve the conventional problems, a field effect transistor according to the present invention covers an insulating substrate, a first electrode provided on the substrate and having a convex portion, and an upper surface and side surfaces of the convex portion. An insulating film; second and third electrodes provided on the substrate surface on one side of the convex portion; a fourth electrode provided on the upper surface of the convex portion via the insulating film; and And a semiconductor layer in contact with the third electrode and the fourth electrode, and separated from the first electrode by the insulating film.

上記構成によれば、第2の電極と第4の電極間、及び第3の電極と第4の電極間のチャネル長を短くできるとともに、電極間のショートや切断の可能性が少なく信頼性の高い電界効果トランジスタを提供できる。また、第1の電極と第2の電極、あるいは第1の電極と第3の電極との間の重なりが微小になるため、2つの電極がコンデンサとして作用することはほとんど無く、寄生容量が低減される。さらに、トランジスタがOFFの場合、第4の電極が、電気的に孤立した状態となるため、第4の電極と第1の電極間に寄生容量が発生せず、周波数特性の高い電界効果トランジスタを提供できる。   According to the above configuration, the channel length between the second electrode and the fourth electrode, and the channel length between the third electrode and the fourth electrode can be shortened, and the possibility of short-circuiting or cutting between the electrodes is small and the reliability is high. A high field effect transistor can be provided. In addition, since the overlap between the first electrode and the second electrode or between the first electrode and the third electrode becomes minute, the two electrodes hardly act as a capacitor, and the parasitic capacitance is reduced. Is done. Further, when the transistor is OFF, the fourth electrode is in an electrically isolated state. Therefore, a parasitic effect is not generated between the fourth electrode and the first electrode, and a field effect transistor having high frequency characteristics is obtained. Can be provided.

また、前記第1の電極電位によって、前記第2の電極と前記第3の電極との電気的な導通状態または電気的な非道通状態の切り替えが可能であることを特徴とする。   The first electrode potential can be switched between an electrically conductive state and an electrically non-conductive state between the second electrode and the third electrode.

これにより、第1の電極をゲート電極として、第2の電極と第3の電極間の電流量を制御することができる。   Thereby, the amount of current between the second electrode and the third electrode can be controlled using the first electrode as a gate electrode.

さらに、半導体層は、有機半導体材料で構成される。これにより、有機半導体層を塗布や印刷等の低コストプロセスにより形成することができ、絶縁基板として可撓性に優れたプラスチック基板やフィルム基板を用いることができる。
本発明の電界効果トランジスタの製造方法は、絶縁性の基板上に凸部を有する第1の電極を形成する工程と、前記凸部の上面及び側面を覆うように絶縁膜を形成する工程と、前記凸部の1側面側の基板表面上に第2及び第3の電極を形成する工程と、前記凸部の上面に前記絶縁膜を介して第4の電極を形成する工程と、前記第2の電極、第3の電極及び第4の電極と接するように形成すると共に、前記絶縁膜を介して前記第1の電極上に半導体層を形成する工程と、を備えたことを特徴とする。
Furthermore, the semiconductor layer is made of an organic semiconductor material. Accordingly, the organic semiconductor layer can be formed by a low-cost process such as coating or printing, and a plastic substrate or a film substrate having excellent flexibility can be used as the insulating substrate.
The field effect transistor manufacturing method of the present invention includes a step of forming a first electrode having a convex portion on an insulating substrate, a step of forming an insulating film so as to cover an upper surface and a side surface of the convex portion, Forming a second electrode and a third electrode on the substrate surface on one side of the convex portion, forming a fourth electrode on the upper surface of the convex portion via the insulating film, and the second Forming a semiconductor layer on the first electrode with the insulating film interposed therebetween, and forming the semiconductor layer on the first electrode with the insulating film interposed therebetween.

上記の製造方法によれば、電極及び誘電体層を所定の形状に作製した後に、半導体層を形成するため、半導体層を有機材料で構成する場合、電極あるいは誘電体層の形成や加工の際の熱、光および化学物質などによるダメージを効果的に回避することが可能となるとともに、容易に寄生容量の小さい電界効果トランジスタを形成することができる。   According to the above manufacturing method, the semiconductor layer is formed after forming the electrode and the dielectric layer in a predetermined shape. Therefore, when the semiconductor layer is made of an organic material, the electrode or the dielectric layer is formed or processed. It is possible to effectively avoid the damage caused by heat, light, chemical substances, etc., and to easily form a field effect transistor with a small parasitic capacitance.

さらに、前記第2、第3及び第4の電極が、同一の成膜工程で形成されることを特徴とする。   Further, the second, third and fourth electrodes are formed in the same film forming process.

これにより、より簡略化された製造プロセスで電極を形成することができる。   Thereby, an electrode can be formed with a more simplified manufacturing process.

本発明によれば、チャネル長が短く高性能な電界効果トランジスタにおいて、簡易な製造工程でありながら、電極の断線やショートの発生を抑制して、高い信頼性を得ることができると共に、寄生容量を低減して、周波数特性を向上させることができる。   According to the present invention, in a high-performance field effect transistor with a short channel length, it is possible to obtain high reliability by suppressing the occurrence of disconnection and short-circuiting of electrodes while being a simple manufacturing process, and to achieve parasitic capacitance. And the frequency characteristics can be improved.

以下、本発明の実施の形態について、図面を参照しながら説明する。なお、この実施の形態によって本発明が限定されるものではない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. Note that the present invention is not limited to the embodiments.

<電界効果トランジスタの構造>
図1は、本発明の実施形態である電界効果トランジスタの一例を示す斜視図(a)、断面図(b)及び上面図(c)である。この電界効果トランジスタは、絶縁性材料からなる基板1上に、凸部を構成するように第1の電極2が形成されている。その第1の電極2の上面及び側面を覆うように絶縁膜3が略均一な厚みに形成されている。この凸部の1側面側の基板表面上に第2の電極4と第3の電極5が、図1に示すように凸部の側面近くから帯状に一定の間隔を空けて形成されている。また、凸部の上面に形成された絶縁膜3の表面には、第4の電極6が形成されている。第4の電極6は、図1に示すように第2の電極4及び第3の電極5に対応する凸部の上面の位置を含むように形成される。さらに、上記第2の電極4、第3の電極5及び第4の電極6に接すると共に、第1の電極2とは絶縁膜3を介して積層するように半導体層7が形成されている。
<Structure of field effect transistor>
FIG. 1 is a perspective view (a), a sectional view (b), and a top view (c) showing an example of a field effect transistor according to an embodiment of the present invention. In this field effect transistor, a first electrode 2 is formed on a substrate 1 made of an insulating material so as to form a convex portion. An insulating film 3 is formed to have a substantially uniform thickness so as to cover the upper surface and side surfaces of the first electrode 2. As shown in FIG. 1, the second electrode 4 and the third electrode 5 are formed on the surface of the substrate on the one side surface of the convex portion in a band shape from the vicinity of the side surface of the convex portion at a predetermined interval. A fourth electrode 6 is formed on the surface of the insulating film 3 formed on the upper surface of the convex portion. As shown in FIG. 1, the fourth electrode 6 is formed so as to include the position of the upper surface of the convex portion corresponding to the second electrode 4 and the third electrode 5. Further, a semiconductor layer 7 is formed so as to be in contact with the second electrode 4, the third electrode 5, and the fourth electrode 6 and to be laminated with the first electrode 2 through the insulating film 3.

本実施形態の電界効果トランジスタでは、上記第1の電極2はゲート電極、上記絶縁膜3はゲート絶縁膜、上記第2電極4はドレイン電極(又はソース電極)、上記第3電極5はソース電極(又はドレイン電極)、半導体層7は活性層として機能する。   In the field effect transistor of this embodiment, the first electrode 2 is a gate electrode, the insulating film 3 is a gate insulating film, the second electrode 4 is a drain electrode (or source electrode), and the third electrode 5 is a source electrode. (Or drain electrode), the semiconductor layer 7 functions as an active layer.

したがって、第2の電極4(例えばドレイン電極)と第4の電極6間の半導体層7、及び第3の電極5(例えばソース電極)と第4の電極6間の半導体層7が本発明の電界効果トランジスタにおける活性層となるため、第1の電極2(ゲート電極)に印加される電圧によって、第2の電極4と第3の電極5間の電流量が制御される。第4の電極は、ゲートがONの時は、第2の電極側の活性層と第3の電極側の活性層を繋ぐ配線として機能し、ゲートがOFFの時は、電気的に孤立した状態となる。   Therefore, the semiconductor layer 7 between the second electrode 4 (for example, the drain electrode) and the fourth electrode 6 and the semiconductor layer 7 between the third electrode 5 (for example, the source electrode) and the fourth electrode 6 are included in the present invention. Since it becomes an active layer in the field effect transistor, the amount of current between the second electrode 4 and the third electrode 5 is controlled by the voltage applied to the first electrode 2 (gate electrode). The fourth electrode functions as a wiring connecting the active layer on the second electrode side and the active layer on the third electrode side when the gate is ON, and is electrically isolated when the gate is OFF It becomes.

上記第1の電極2における凸部の高さは、この電界効果トランジスタのチャンネル長を規定するため、10ナノメートル〜10マイクロメートルの範囲が好ましい。さらに、動作速度向上とリーク電流抑制の観点から、0.1μm〜1.5μmの範囲が特に好ましい。   The height of the convex portion in the first electrode 2 is preferably in the range of 10 nanometers to 10 micrometers in order to define the channel length of the field effect transistor. Furthermore, the range of 0.1 μm to 1.5 μm is particularly preferable from the viewpoint of improving the operation speed and suppressing the leakage current.

また、第1の電極2における凸部の幅が狭いほど、電界効果トランジスタの集積度は向上するため好ましいが、狭すぎると配線抵抗が増大する等、凸部上への第4の電極6の形成等に問題が生じる。したがって、凸部の幅としては、0.1μm〜100μmの範囲が好ましく、さらに、1μm〜50μmの範囲が特に好ましい。
また、半導体層7は、第2の電極4と第4の電極6間、及び第3の電極5と第4の電極6間で個別に間隔を空けて形成されることが好ましい。これにより、第4の電極6を介さずに、直接第2の電極4と第3の電極5が、その間の半導体層7を介して電気的に接続されてしまうことを防ぐことができる。
さらに、第4の電極6は、第2の電極4側の半導体層7に接続する部分と第3の電極5側の半導体層7に接続する部分との間に間隔が空くように、一部に切り欠きを持つ形状とすることが好ましい。これにより、電極を形成する際に、蒸着位置がずれて、第2の電極4と第3の電極5が繋がって形成され、半導体層7を介さずに電極間が短絡してしまい、接続してトランジスタとして機能しなくなることを防ぐことができる。
一例として、本実施形態の各電極の幅等についての寸法を図2に示す。第1の電極2の幅(Wg)を10μm、第2の電極4及び第3の電極5の幅(Ws、Wd)を50μm、第2の電極4と第3の電極5との間隔を25μm、OLE_LINK2第4の電極6の狭小部OLE_LINK2の幅を8μmとした。また、第4の電極6の狭小部の端は、第1の電極2の端から、1μm離れている。
In addition, the narrower the width of the convex portion in the first electrode 2 is, the better the degree of integration of the field effect transistors is. However, if the width is too small, the wiring resistance increases. Problems arise in formation and the like. Therefore, the width of the convex portion is preferably in the range of 0.1 μm to 100 μm, and more preferably in the range of 1 μm to 50 μm.
Moreover, it is preferable that the semiconductor layer 7 is formed at intervals between the second electrode 4 and the fourth electrode 6 and between the third electrode 5 and the fourth electrode 6. As a result, it is possible to prevent the second electrode 4 and the third electrode 5 from being directly electrically connected via the semiconductor layer 7 therebetween without using the fourth electrode 6.
Further, the fourth electrode 6 is partly arranged such that a gap is formed between a part connected to the semiconductor layer 7 on the second electrode 4 side and a part connected to the semiconductor layer 7 on the third electrode 5 side. It is preferable to have a shape with a notch. As a result, when the electrodes are formed, the vapor deposition position is shifted, the second electrode 4 and the third electrode 5 are formed to be connected, and the electrodes are short-circuited without the semiconductor layer 7 interposed therebetween. Thus, it can be prevented that the transistor does not function as a transistor.
As an example, the dimension about the width | variety etc. of each electrode of this embodiment is shown in FIG. The width (Wg) of the first electrode 2 is 10 μm, the widths (Ws, Wd) of the second electrode 4 and the third electrode 5 are 50 μm, and the distance between the second electrode 4 and the third electrode 5 is 25 μm. The width of the narrow portion OLE_LINK2 of the fourth electrode 6 was 8 μm. The end of the narrow portion of the fourth electrode 6 is 1 μm away from the end of the first electrode 2.

上記第1の電極2における凸部の側面と基体表面とのなす角度は、後述するように、凸部の段差を利用して電極をパターニングする場合、90度からずれると凹部側面への材料の付着を制御しにくくなるため、90度に対して±30度以内とすることが好ましい。さらに、好ましくは、90度に対して±20度以内とする方が良い。   The angle formed between the side surface of the convex portion and the surface of the substrate in the first electrode 2 will be described later. Since it becomes difficult to control adhesion, it is preferable to be within ± 30 degrees with respect to 90 degrees. Furthermore, it is preferable that the angle is within ± 20 degrees with respect to 90 degrees.

<電界効果トランジスタの構成材料>
上記半導体層7を構成する材料は、Si、III−V族(主にGaAs系、他にInP,GaAlAsなど)、II−VI族(CdS/CdTe系、Cu2S,ZnS,ZnSeなど)、I−III−VI族あるいは有機半導体など、特に限定されない。しかしながら、上記有機半導体は、無機半導体と比較して、電極形成や加工の際の熱、光および化学物質などに対する耐性が一般に低いため、ダメージを受けやすい。
<Construction material of field effect transistor>
The material constituting the semiconductor layer 7 is Si, III-V group (mainly GaAs, other InP, GaAlAs, etc.), II-VI (CdS / CdTe, Cu2S, ZnS, ZnSe, etc.), I- There is no particular limitation such as III-VI group or organic semiconductor. However, the organic semiconductor is generally less resistant to heat, light, chemical substances, and the like during electrode formation and processing as compared with inorganic semiconductors, and thus is easily damaged.

本実施形態の電界効果トランジスタは、電極形成および加工をした後、上記半導体層を形成する構造をしているため、この半導体層はダメージを受けることが無い。つまり、本実施形態の電界効果トランジスタは、ダメージを受けることなく有機半導体を用い得る点で、特に有効である。   Since the field effect transistor of this embodiment has a structure in which the semiconductor layer is formed after electrode formation and processing, the semiconductor layer is not damaged. That is, the field effect transistor of this embodiment is particularly effective in that an organic semiconductor can be used without being damaged.

上記半導体層7を構成する有機半導体材料としては、電子受容性機能を有する材料と、電子供与性機能を有する材料とのいずれも用いることができ、例えば、以下に例示するような材料が利用される。   As the organic semiconductor material constituting the semiconductor layer 7, both a material having an electron accepting function and a material having an electron donating function can be used. For example, materials exemplified below are used. The

上記電子受容性機能を有する材料としては、例えば、ピリジンおよびその誘導体を骨格にもつオリゴマーやポリマー、キノリンおよびその誘導体を骨格にもつオリゴマーやポリマー、ベンゾフェナンスロリン類およびその誘導体によるラダーポリマー、シアノ−ポリフェニレンビニレンなどの高分子、フッ素化無金属フタロシアニン、フッ素化金属フタロシアニン類およびその誘導体、ペリレンおよびその誘導体(金CDA、金CDIなど)、ナフタレン誘導体(NTCDA、NTCDIなど)、バソキュプロインおよびその誘導体などの低分子有機化合物が利用される。   Examples of the material having an electron-accepting function include oligomers and polymers having pyridine and derivatives thereof as skeletons, oligomers and polymers having quinoline and derivatives thereof as skeletons, ladder polymers using benzophenanthrolines and derivatives thereof, cyano -Polymers such as polyphenylene vinylene, fluorinated metal-free phthalocyanines, fluorinated metal phthalocyanines and derivatives thereof, perylene and derivatives thereof (gold CDA, gold CDI etc.), naphthalene derivatives (NTCDA, NTCDI etc.), bathocuproin and derivatives thereof, etc. Of low molecular weight organic compounds.

また、電子供与性機能を有する材料としては、チオフェンおよびその誘導体を骨格にもつオリゴマーやポリマー、フェニレン−ビニレンおよびその誘導体を骨格にもつオリゴマーやポリマー、フルオレンおよびその誘導体を骨格にもつオリゴマーやポリマー、ベンゾフランおよびその誘導体を骨格にもつオリゴマーやポリマー、チエニレン−ビニレンおよびその誘導体を骨格にもつオリゴマーやポリマー、トリフェニルアミンなどの芳香族第3級アミンおよびその誘導体を骨格にもつオリゴマーやポリマー、カルバゾールおよびその誘導体を骨格にもつオリゴマーやポリマー、ビニルカルバゾールおよびその誘導体を骨格にもつオリゴマーやポリマー、ピロールおよびその誘導体を骨格にもつオリゴマーやポリマー、アセチレンおよびその誘導体を骨格にもつオリゴマーやポリマー、イソチアナフェンおよびその誘導体を骨格にもつオリゴマーやポリマー、ヘプタジエンおよびその誘導体を骨格にもつオリゴマーやポリマーなどの高分子、無金属フタロシアニン、金属フタロシアニン類およびそれらの誘導体、ジアミン類、フェニルジアミン類およびそれらの誘導体、ペンタセンなどのアセン類およびその誘導体、ポルフィリン、テトラメチルポルフィリン、テトラフェニルポルフィリン、テトラベンズポルフィリン、モノアゾテトラベンズポルフィリン、ジアゾテトラベンズポルフィン、トリアゾテトラベンズポルフィリン、オクタエチルポルフィリン、オクタアルキルチオポルフィラジン、オクタアルキルアミノポルフィラジン、ヘミポルフィラジン、クロロフィル等の無金属ポルフィリンや金属ポルフィリンおよびそれらの誘導体、シアニン色素、メロシアニン色素、スクアリリウム色素、キナクリドン色素、アゾ色素、アントラキノン、ベンゾキノン、ナフトキノン等のキノン系色素などの低分子有機化合物が利用される。金属フタロシアニンや金属ポルフィリンの中心金属としては、マグネシウム、亜鉛、銅、銀、アルミニウム、ケイ素、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、スズ、金、鉛などの金属、金属酸化物、金属ハロゲン化物などを用いる。   In addition, as materials having an electron donating function, oligomers and polymers having thiophene and its derivatives in the skeleton, oligomers and polymers having phenylene-vinylene and its derivatives in the skeleton, oligomers and polymers having fluorene and its derivatives in the skeleton, Oligomers and polymers having benzofuran and its derivatives in the backbone, oligomers and polymers having thienylene-vinylene and its derivatives in the backbone, aromatic tertiary amines such as triphenylamine and their derivatives, carbazole and polymers Oligomers and polymers having their derivatives in the backbone, oligomers and polymers having the backbone of vinylcarbazole and its derivatives, oligomers and polymers having the backbone of pyrrole and its derivatives, acetylene and derivatives thereof Oligomers and polymers having skeletons, oligomers and polymers having skeletons of isothiaphene and its derivatives, polymers such as oligomers and polymers having skeletons of heptadiene and its derivatives, metal-free phthalocyanines, metal phthalocyanines and their derivatives Diamines, phenyldiamines and derivatives thereof, acenes such as pentacene and derivatives thereof, porphyrin, tetramethylporphyrin, tetraphenylporphyrin, tetrabenzporphyrin, monoazotetrabenzporphyrin, diazotetrabenzporphine, triazotetrabenzporphyrin , No metal such as octaethylporphyrin, octaalkylthioporphyrazine, octaalkylaminoporphyrazine, hemiporphyrazine, chlorophyll Porphyrin or metalloporphyrin and their derivatives, cyanine dyes, merocyanine dyes, squarylium dyes, quinacridone dyes, azo dyes, anthraquinone, benzoquinone, low molecular organic compounds such as quinone-based dyes naphthoquinone is used. As metal phthalocyanine and metal porphyrin central metals, magnesium, zinc, copper, silver, aluminum, silicon, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, tin, gold, lead and other metals, metal oxides, A metal halide or the like is used.

上記半導体層7としては、上記材料を単体で用いてもよいが、上記材料が適当なバインダ材料に分散混合されたものを用いてもよい。また、適当な高分子有機化合物の主鎖中や側鎖に、上記低分子有機化合物を組み込んだ材料を用いてもよい。上記バインダ材料あるいは主鎖となる高分子有機化合物としては、例えば、ポリカーボネート樹脂、ポリビニルアセタール樹脂、ポリエステル樹脂、変性エーテル型ポリエステル樹脂、ポリアリレート樹脂、フェノキシ樹脂、ポリ塩化ビニル樹脂、ポリ酢酸ビニル樹脂、ポリ塩化ビニリデン樹脂ポリスチレン樹脂、アクリル樹脂、メタクリル樹脂、セルロース樹脂、尿素樹脂、ポリウレタン樹脂、ケイ素樹脂、エポキシ樹脂、ポリアミド樹脂、ポリアクリルアミド樹脂、ポリビニルアルコール樹脂などや、これらの共重合体、あるいは、ポリビニルカルバゾールやポリシランなどの光導電ポリマーなどが用いられる。   As the semiconductor layer 7, the above material may be used alone, or a material in which the above material is dispersed and mixed in an appropriate binder material may be used. Moreover, you may use the material which incorporated the said low molecular weight organic compound in the principal chain or side chain of a suitable high molecular organic compound. Examples of the binder organic material or the high molecular organic compound serving as the main chain include polycarbonate resin, polyvinyl acetal resin, polyester resin, modified ether-type polyester resin, polyarylate resin, phenoxy resin, polyvinyl chloride resin, polyvinyl acetate resin, Polyvinylidene chloride resin Polystyrene resin, acrylic resin, methacrylic resin, cellulose resin, urea resin, polyurethane resin, silicon resin, epoxy resin, polyamide resin, polyacrylamide resin, polyvinyl alcohol resin, etc., copolymers thereof, or polyvinyl Photoconductive polymers such as carbazole and polysilane are used.

上記基板1または基板1の材料は、その上に形成する材料を安定に保持するものであれば、特に限定されない。例えば、ステンレスなどの金属や合金、ガラス、樹脂、紙および布などが挙げられる。   The material of the substrate 1 or the substrate 1 is not particularly limited as long as it stably holds the material formed thereon. Examples thereof include metals such as stainless steel and alloys, glass, resin, paper, and cloth.

上記絶縁膜3の材料は、ケイ素酸化膜、ケイ素窒化膜、およびこれらの混合膜などの無機材料の他、例えば、ポリカーボネート樹脂、ポリビニルアセタール樹脂、ポリエステル樹脂、変性エーテル型ポリエステル樹脂、ポリアリレート樹脂、フェノキシ樹脂、ポリ塩化ビニル樹脂、ポリ酢酸ビニル樹脂、ポリ塩化ビニリデン樹脂ポリスチレン樹脂、アクリル樹脂、メタクリル樹脂、セルロース樹脂、尿素樹脂、ポリウレタン樹脂、ケイ素樹脂、エポキシ樹脂、ポリアミド樹脂、ポリアクリルアミド樹脂およびポリビニルアルコール樹脂などの有機材料や、これらの共重合体などが利用される。   The material of the insulating film 3 is, for example, a polycarbonate resin, a polyvinyl acetal resin, a polyester resin, a modified ether type polyester resin, a polyarylate resin, in addition to inorganic materials such as a silicon oxide film, a silicon nitride film, and a mixed film thereof. Phenoxy resin, polyvinyl chloride resin, polyvinyl acetate resin, polyvinylidene chloride resin polystyrene resin, acrylic resin, methacrylic resin, cellulose resin, urea resin, polyurethane resin, silicon resin, epoxy resin, polyamide resin, polyacrylamide resin and polyvinyl alcohol Organic materials such as resins and copolymers thereof are used.

上記第1の電極2、第2の電極4、第3の電極5及び第4の電極6の材料としては、金、アルミニウム、銅、タンタル、チタンなどの金属、合金、高ドープケイ素などの低抵抗半導体や金属シリサイドなどの合金などが挙げられる。また、透明な電極に形成する場合、例えば、酸化インジウムスズ(ITO)やフッ素ドープされた酸化スズ、酸化亜鉛および酸化錫などの金属酸化物が用いられる。また、ポリアセチレン、ポリピロール、ポリチアジルなどの導電性の高分子有機化合物を用いてもよい。電極材料は、半導体層7との間の電気的性質(オーミック性やショットキー性など)によっても選択される。   Examples of the material of the first electrode 2, the second electrode 4, the third electrode 5, and the fourth electrode 6 include metals such as gold, aluminum, copper, tantalum, and titanium, alloys, and low materials such as highly doped silicon. Examples include alloys such as resistance semiconductors and metal silicides. Moreover, when forming in a transparent electrode, metal oxides, such as indium tin oxide (ITO), fluorine-doped tin oxide, zinc oxide, and tin oxide, are used, for example. Alternatively, a conductive high molecular organic compound such as polyacetylene, polypyrrole, or polythiazyl may be used. The electrode material is also selected depending on the electrical properties (ohmic properties, Schottky properties, etc.) with the semiconductor layer 7.

<電界効果トランジスタの製造方法>
以下、本実施形態の電界効果トランジスタの製造方法を図4を用いて説明する。
<Method of manufacturing field effect transistor>
Hereinafter, the manufacturing method of the field effect transistor of this embodiment will be described with reference to FIGS.

まず、基板1上に、第1の電極2を形成する。まず、導電性材料からなる所定の厚さの膜を形成し、この膜を、公知のフォトリソグラフィーの手法を用いて、図4(b)に示すような断面が矩形状になるように加工する。具体的には、基板1としてのガラス板上に、膜厚約1μmのアルミニウム(Al)膜をスパッタリング法で形成し、続いて、このアルミニウム膜を、フォトリソグラフィー法および反応性イオンエッチング法により加工して、上記第1の電極2を形成する。   First, the first electrode 2 is formed on the substrate 1. First, a film of a predetermined thickness made of a conductive material is formed, and this film is processed using a known photolithography technique so that the cross section shown in FIG. 4B is rectangular. . Specifically, an aluminum (Al) film having a thickness of about 1 μm is formed on a glass plate as the substrate 1 by a sputtering method, and then the aluminum film is processed by a photolithography method and a reactive ion etching method. Then, the first electrode 2 is formed.

次に、上記第1の電極2を覆う絶縁膜3を形成する。この絶縁膜3をケイ素酸化物やケイ素窒化物などの無機材料や、ポリパラキシリレン等の重合体で形成する場合、プラズマCVDなどのCVD法を用いるのが好ましい。また、上記第1の電極2が、アルミニウムやタンタルなどのような絶縁性の酸化膜を形成する材料で形成されている場合には、上記第1の電極2の表面を酸化することで、絶縁膜3を形成してもよい。この酸化の方法としては、熱酸化、酸化剤の溶液を用いる酸化および陽極酸化などの公知の方法が利用される。また、上記絶縁膜3を有機材料で形成する場合、この有機材料の溶液をスピンコート法などの方法で塗布して形成してもよい。本実施形態では、図4(c)に示すように、プラズマCVD法により、厚み200nm程度の窒化シリコンからなる絶縁膜3を形成した。   Next, an insulating film 3 that covers the first electrode 2 is formed. When the insulating film 3 is formed of an inorganic material such as silicon oxide or silicon nitride, or a polymer such as polyparaxylylene, it is preferable to use a CVD method such as plasma CVD. Further, when the first electrode 2 is formed of a material that forms an insulating oxide film such as aluminum or tantalum, the surface of the first electrode 2 is oxidized, thereby insulating the first electrode 2. The film 3 may be formed. As this oxidation method, known methods such as thermal oxidation, oxidation using a solution of an oxidizing agent, and anodic oxidation are used. Further, when the insulating film 3 is formed of an organic material, the organic material solution may be applied by a method such as spin coating. In this embodiment, as shown in FIG. 4C, the insulating film 3 made of silicon nitride having a thickness of about 200 nm is formed by plasma CVD.

次に、図4(d)に示すように、上記絶縁膜3上に第2の電極4、第3の電極5及び第4の電極6を形成する。ここで、蒸着法のように、材料の指向性が高い成膜方法を用いると、指向性を有する方向に対して垂直な面には材料が付着するが、上記指向性を有する方向に対して略平行な面には材料が付着しにくい。この特性を利用して、基板に対して斜め方向からの蒸着により、上記第2の電極4、第3の電極5及び第4の電極6を同時に形成する。   Next, as shown in FIG. 4D, the second electrode 4, the third electrode 5 and the fourth electrode 6 are formed on the insulating film 3. Here, when a film forming method with a high directivity of the material, such as a vapor deposition method, is used, the material adheres to a surface perpendicular to the direction having the directivity. The material hardly adheres to the substantially parallel surface. Utilizing this characteristic, the second electrode 4, the third electrode 5 and the fourth electrode 6 are simultaneously formed by vapor deposition from an oblique direction with respect to the substrate.

具体的には、図5(a)に示すように、凸部を構成する第1の電極2の側面と基板法線とのなす角度θよりも大きな角度から材料ビーム9を照射して、成膜することで、凸部側面への材料の付着を防ぐことができ、第2の電極4と第4の電極6間、及び第3の電極5と第4の電極6間が切断できる。それに対し、図5(b)に示すように、凸部を構成する第1の電極2の側面と基板法線とのなす角度θよりも小さな角度から材料ビーム9を照射して、成膜すると、凸部側面への材料が付着してしまい、第2の電極4と第4の電極6間、及び第3の電極5と第4の電極6間が接続されてしまい、半導体層7が電気的に短絡して、トランジスタとして機能しなくなる。   Specifically, as shown in FIG. 5A, the material beam 9 is irradiated from a larger angle θ than the angle θ formed between the side surface of the first electrode 2 constituting the convex portion and the substrate normal line. By forming the film, it is possible to prevent the material from adhering to the side surface of the convex portion, and it is possible to cut between the second electrode 4 and the fourth electrode 6 and between the third electrode 5 and the fourth electrode 6. On the other hand, as shown in FIG. 5B, when the film is formed by irradiating the material beam 9 from an angle smaller than the angle θ formed between the side surface of the first electrode 2 constituting the convex portion and the substrate normal. Then, the material on the side surface of the convex portion adheres, and the second electrode 4 and the fourth electrode 6 and the third electrode 5 and the fourth electrode 6 are connected, and the semiconductor layer 7 is electrically connected. Short-circuited and no longer functions as a transistor.

なお、斜め蒸着の際、蒸着方向に対する基板の角度を大きくすると、蒸着物の回りこみによる第1の電極2の側面上への成膜を防ぐ効果は大きくなるが、反面、第2の電極4及び第3の電極5の第1の電極2側のエッジが、第1の電極2の側面から離れすぎて、ゲート電極である第1の電極2による制御性が低下したり、チャネル長が長くなる等、TFTの特性を低下させる可能性がある。したがって、材料ビーム9の角度は大きくすればするほど良いというものではなく、適度に角度を加減する必要がある。材料ビーム9の角度としては、θ〜θ+10度程度が好ましい。また、電極の分離をより確実なものとするため、斜め蒸着とパターニングの後に電極全体に対する短時間のエッチングを併用しても良い。   Note that, when the angle of the substrate with respect to the vapor deposition direction is increased during oblique vapor deposition, the effect of preventing film formation on the side surface of the first electrode 2 due to the wraparound of the vapor deposition material increases, but on the other hand, the second electrode 4 The edge of the third electrode 5 on the first electrode 2 side is too far from the side surface of the first electrode 2, so that the controllability by the first electrode 2 that is the gate electrode is reduced, or the channel length is long. The characteristics of the TFT may be degraded. Therefore, the larger the angle of the material beam 9 is, the better. It is necessary to moderate the angle appropriately. The angle of the material beam 9 is preferably about θ to θ + 10 degrees. Moreover, in order to make the separation of the electrodes more reliable, short-time etching for the entire electrode may be used in combination after oblique deposition and patterning.

また、上記第2の電極4、第3の電極5及び第4の電極6を図1(a)あるいは(c)に示すように平面内の所定の形状にする方法としては、レジストマスクやメタルマスクを利用する方法や、一旦膜を形成した後にフォトリソグラフィー法で加工する方法など公知の方法が利用できる。   As a method of making the second electrode 4, the third electrode 5 and the fourth electrode 6 into a predetermined shape in a plane as shown in FIG. 1A or 1C, a resist mask or a metal is used. Known methods such as a method using a mask and a method of processing by a photolithography method after forming a film once can be used.

本実施形態では、メタルマスクを用いて斜め方向(材料ビーム9と基板法線となす角度:10度)からの蒸着法により、厚み150nm程度の金(Au)からなる第2の電極4、第3の電極5及び第4の電極6を同時に形成した。   In the present embodiment, the second electrode 4 made of gold (Au) having a thickness of about 150 nm is formed by an evaporation method from an oblique direction (an angle between the material beam 9 and the substrate normal: 10 degrees) using a metal mask. Three electrodes 5 and a fourth electrode 6 were formed simultaneously.

次に、図4(e)に示すように、上記第2の電極4、第3の電極5及び第4の電極6の上に、半導体層7を形成する。この半導体層7は、上記第2の電極4、第3の電極5及び第4の電極6に接する一方、上記第1の電極2とは上記絶縁膜3によって隔てられる。この半導体層7を形成する材料を、蒸着法、スパッタ法、塗布法、スピンコート法およびインクジェットプリント法など公知の方法によって形成する。   Next, as shown in FIG. 4E, a semiconductor layer 7 is formed on the second electrode 4, the third electrode 5, and the fourth electrode 6. The semiconductor layer 7 is in contact with the second electrode 4, the third electrode 5, and the fourth electrode 6, while being separated from the first electrode 2 by the insulating film 3. The material for forming the semiconductor layer 7 is formed by a known method such as a vapor deposition method, a sputtering method, a coating method, a spin coating method, or an ink jet printing method.

蒸着法のような材料の堆積の指向性が高い方法を用いて、上記半導体層7を成膜する場合、上記第1の電極2の段差で膜が途切れる場合がある。したがって、半導体部分の断線を起こりにくくすることを考えると、斜め方向から蒸着することが望ましい。本実施形態では、具体的には、上記基板1の法線方向に対して45度の角度から、ペンタセン(Pentacene)を蒸着して、膜厚約50nmの半導体層7を形成した。   When the semiconductor layer 7 is formed using a method having a high directivity for depositing a material such as a vapor deposition method, the film may be interrupted at the step of the first electrode 2. Therefore, it is desirable to perform evaporation from an oblique direction in view of making the semiconductor portion less likely to break. In this embodiment, specifically, pentacene was deposited from an angle of 45 degrees with respect to the normal direction of the substrate 1 to form the semiconductor layer 7 having a thickness of about 50 nm.

以上の工程により、本実施形態の電界効果トランジスタが完成する。   The field effect transistor of this embodiment is completed through the above steps.

さらに、信頼性を向上させるため、図4(f)に示すように、保護膜8で半導体層7を覆っても良い。そうすることで、有機材料等で半導体層7を形成する場合、外気による劣化を抑制することができる。保護膜8の材料には、例えば酸化シリコンや窒化シリコン等の無機系の材料を用いても良いし、有機系の材料としてポリイミドやポリパラキシリレン等の材料を用いても良い。   Furthermore, in order to improve the reliability, the semiconductor layer 7 may be covered with a protective film 8 as shown in FIG. By doing so, when the semiconductor layer 7 is formed of an organic material or the like, deterioration due to outside air can be suppressed. For example, an inorganic material such as silicon oxide or silicon nitride may be used as the material of the protective film 8, and a material such as polyimide or polyparaxylylene may be used as the organic material.

<電界効果トランジスタの負荷容量>
本実施形態の電界効果トランジスタにおける寄生容量の低減による信号線の負荷容量の低減効果について、図7に示す従来例と比較して、以下に説明する。
<Load capacity of field effect transistor>
The effect of reducing the load capacitance of the signal line by reducing the parasitic capacitance in the field effect transistor of this embodiment will be described below in comparison with the conventional example shown in FIG.

従来例との主な違いは第1の電極2あるいは202と重なっている電極が、第3の電極205か第4の電極6かの違いである。1個のトランジスタにおいて、第3の電極205と第1の電極202の重なりによって形成される静電容量をCs、1個のトランジスタにおいて、第4の電極6と第1の電極2の重なりによって形成される静電容量をCaとする。   The main difference from the conventional example is that the electrode overlapping the first electrode 2 or 202 is the third electrode 205 or the fourth electrode 6. The capacitance formed by the overlap of the third electrode 205 and the first electrode 202 in one transistor is Cs, and the capacitance formed by the overlap of the fourth electrode 6 and the first electrode 2 in one transistor. Let the capacitance to be Ca be Ca.

本発明の場合、トランジスタがOFF状態の時は第4の電極6は信号線とは電気的に非接続の状態であるため、静電容量Caは信号線に対して負荷容量を与えない。信号線に対して負荷容量を与えるのはトランジスタがONしている場合である。   In the case of the present invention, since the fourth electrode 6 is not electrically connected to the signal line when the transistor is OFF, the capacitance Ca does not give a load capacitance to the signal line. The load capacitance is given to the signal line when the transistor is ON.

アクティブマトリクス型の薄膜トランジスタディスプレイパネルを考えた場合、一本の信号線に接続されているトランジスタ数をn個にすると、1個のトランジスタはONしていて他のn−1個のトランジスタはOFFしている。   Considering an active matrix type thin film transistor display panel, if the number of transistors connected to one signal line is n, one transistor is ON and the other n-1 transistors are OFF. ing.

そこで、本発明においては信号線1本あたりの負荷容量は次の式のようになる。

Csig1=Ca+Cb
=ε0・ε・Sa/d+Cb ‥‥(式1)

(Ca:トランジスタの第1の電極2上部と第4の電極6の重なりによって形成されるトランジスタ1個あたりの容量、Cb:トランジスタ以外の部分における他の配線との交差によって形成される信号線1本あたりの容量、Sa:第4の電極6が第1の電極2と重なっている面積(トランジスタ1個あたり)、ε0:真空の誘電率(F/m)、ε:絶縁膜の比誘電率、d:絶縁膜の厚さ(m))
Therefore, in the present invention, the load capacity per signal line is expressed by the following equation.

Csig1 = Ca + Cb
= Ε0 · ε · Sa / d + Cb (Formula 1)

(Ca: capacitance per transistor formed by overlapping the upper part of the first electrode 2 and the fourth electrode 6 of the transistor, Cb: signal line 1 formed by crossing with other wiring in a portion other than the transistor. Capacity per book, Sa: area where the fourth electrode 6 overlaps the first electrode 2 (per transistor), ε0: dielectric constant of vacuum (F / m), ε: relative dielectric constant of insulating film , D: thickness of insulating film (m))

図7に示す従来例の場合、トランジスタのON−OFF状態にかかわらず静電容量Csは信号線に対して負荷容量を与える。
そこで、従来例においては信号線1本あたりの負荷容量は次の式のようになる。

Csig2=n・Cs+Cb
=n・ε0・ε・Ss/d+Cb
=n・ε0・ε・Ws・Wg/d+Cb ‥‥(式2)

(Ss:第3の電極205が第1の電極202と重なっている面積、Ws:第3の電極205の幅(m)、Wg:第1の電極202の幅(m))
In the case of the conventional example shown in FIG. 7, the capacitance Cs gives a load capacitance to the signal line regardless of the ON-OFF state of the transistor.
Therefore, in the conventional example, the load capacity per signal line is expressed by the following equation.

Csig2 = n ・ Cs + Cb
= N ・ ε0 ・ ε ・ Ss / d + Cb
= N · ε0 · ε · Ws · Wg / d + Cb (Formula 2)

(Ss: area where the third electrode 205 overlaps the first electrode 202, Ws: width (m) of the third electrode 205, Wg: width (m) of the first electrode 202)

本発明と参考例の負荷容量の差ΔCsigを表す式は次のようになる。

ΔCsig=Csig2−Csig1
=ε0・ε・(n・Ws・Wg−Sa)/d ‥‥(式3)

信号線は最も頻繁に電位が切り替わるため信号線の負荷容量の軽減は高速動作化において非常に有効である。
An expression representing the difference ΔCsig in load capacity between the present invention and the reference example is as follows.

ΔCsig = Csig2−Csig1
= Ε0 · ε · (n · Ws · Wg−Sa) / d (Equation 3)

Since the potential of the signal line is switched most frequently, the reduction of the load capacity of the signal line is very effective for high speed operation.

本発明の電界効果トランジスタとして、図1及び図2に示すトランジスタを、例えばQCIF((176×144)画素)のアクティブマトリクス型の薄膜トランジスタディスプレイパネルに用いた場合、1本の信号線につながっているトランジスタは144個であるため、(式3)より、信号線の負荷は図3及び図7に示す従来例の電界効果トランジスタを用いた場合に対して約22pF改善される。
(ここで、ε0=8.854E-12(F/m)、ε=7、n=144、Ws=5E-5(m)、Wg=1E-5(m)、d=2E-7(m)、Sa=1.1E-9(m2)として計算した。)
When the transistor shown in FIGS. 1 and 2 is used as, for example, a QCIF ((176 × 144) pixel) active matrix thin film transistor display panel as the field effect transistor of the present invention, it is connected to one signal line. Since there are 144 transistors, the load on the signal line is improved by about 22 pF from the case of using the conventional field effect transistor shown in FIG. 3 and FIG. 7 from (Equation 3).
(Where ε0 = 8.854E −12 (F / m), ε = 7, n = 144, Ws = 5E −5 (m), Wg = 1E −5 (m), d = 2E −7 (m ), Sa = 1.1E -9 (m 2 ).

本実施形態の電界効果トランジスタは、チャンネル長が、基板1上に形成された第1の電極2の凸部の高さで規定される。上記凸部の高さは、この第1の電極2を形成する膜の厚みによって定まる。そのため、上記凸部の高さは、水平方向の寸法と比較して極めて小さく、かつ精密に制御される。したがって、本実施形態の電界効果トランジスタは、チャンネル長を短くでき、高速動作が可能なトランジスタが容易に実現される。   In the field effect transistor of this embodiment, the channel length is defined by the height of the convex portion of the first electrode 2 formed on the substrate 1. The height of the convex portion is determined by the thickness of the film forming the first electrode 2. Therefore, the height of the convex portion is extremely small and precisely controlled as compared with the horizontal dimension. Therefore, the field effect transistor of the present embodiment can easily realize a transistor that can shorten the channel length and can operate at high speed.

上記半導体層7、各電極および絶縁膜3に有機材料を用いることより、基本的に常温のプロセスで成膜や加工がされるので、製造時のエネルギー消費量を抑えることがされる。   Since an organic material is used for the semiconductor layer 7, each electrode, and the insulating film 3, basically, film formation or processing is performed by a normal temperature process, so that energy consumption during manufacturing can be suppressed.

また、有機材料を用いるので、塗布や印刷などの簡単かつ低コストのプロセスにより素子が製造される。また、有機材料は一般に可撓性が高いので、柔軟な素子を作製することも可能である。   Further, since an organic material is used, the element is manufactured by a simple and low-cost process such as coating or printing. In addition, since organic materials are generally highly flexible, it is possible to produce a flexible element.

本実施形態の電界効果トランジスタの製造方法によれば、ゲート電極に相当する第1の電極2、ゲート絶縁膜に相当する絶縁膜3、ドレイン電極又はソース電極に相当する第2の電極4、ソース電極又はドレイン電極に相当する第3の電極5を所定の形状に作製した後に、半導体層7を形成する。つまり、全ての電極を形成した後の工程で、上記半導体層7を形成するため、上記半導体層7を有機材料で構成する場合、各電極や絶縁膜3の形成や加工の際の熱、光および化学物質などによるダメージを効果的に回避することが可能となる。また、有機材料は一般に加工が難しいので、半導体層7を積層した後に加工を行なわない本実施形態の製造方法は、特に有効である。   According to the manufacturing method of the field effect transistor of the present embodiment, the first electrode 2 corresponding to the gate electrode, the insulating film 3 corresponding to the gate insulating film, the second electrode 4 corresponding to the drain electrode or the source electrode, and the source After the third electrode 5 corresponding to the electrode or drain electrode is formed in a predetermined shape, the semiconductor layer 7 is formed. That is, in order to form the semiconductor layer 7 in a process after forming all the electrodes, when the semiconductor layer 7 is made of an organic material, heat and light during the formation and processing of each electrode and the insulating film 3 are used. In addition, it is possible to effectively avoid damage caused by chemical substances. In addition, since the organic material is generally difficult to process, the manufacturing method of the present embodiment in which processing is not performed after the semiconductor layer 7 is stacked is particularly effective.

また、本実施形態の電界効果トランジスタによれば、上記第2の電極4、第3の電極5及び第4の電極6は、1回の工程で形成できるので、第2の電極および第3の電極を別工程で形成していた従来の縦型トランジスタよりも、工程が簡略化される。   Further, according to the field effect transistor of the present embodiment, the second electrode 4, the third electrode 5, and the fourth electrode 6 can be formed in one step, so that the second electrode and the third electrode The process is simplified as compared with the conventional vertical transistor in which the electrodes are formed in a separate process.

以上のように、より簡略化された製造工程により、信頼性が高く、かつ、寄生容量が低減され、周波数特性に優れた電界効果トランジスタが提供される。
As described above, a field effect transistor with high reliability, reduced parasitic capacitance, and excellent frequency characteristics is provided by a simplified manufacturing process.

以上のように、本発明にかかる電界効果トランジスタは、ICカード等の種々の電子装置や、情報処理装置、表示装置、記憶装置等に利用される。
As described above, the field effect transistor according to the present invention is used in various electronic devices such as IC cards, information processing devices, display devices, storage devices, and the like.

本発明の実施形態の電界効果トランジスタを示す概略の斜視図、断面図及び上面図である。1 is a schematic perspective view, cross-sectional view, and top view showing a field effect transistor according to an embodiment of the present invention. 本発明の実施形態の電界効果トランジスタの電極寸法を示す図である。It is a figure which shows the electrode dimension of the field effect transistor of embodiment of this invention. 従来の電界効果トランジスタの電極寸法を示す図である。It is a figure which shows the electrode dimension of the conventional field effect transistor. 本発明の実施形態の電界効果トランジスタの製造工程を示す図である。It is a figure which shows the manufacturing process of the field effect transistor of embodiment of this invention. 本発明の実施形態の電界効果トランジスタの電極製造工程における斜め蒸着を示す図である。It is a figure which shows the diagonal vapor deposition in the electrode manufacturing process of the field effect transistor of embodiment of this invention. 従来の電界効果トランジスタを示す概略断面図である。It is a schematic sectional drawing which shows the conventional field effect transistor. 従来の電界効果トランジスタを示す概略断面図である。It is a schematic sectional drawing which shows the conventional field effect transistor.

符号の説明Explanation of symbols

1‥基板
2,102,202‥第1の電極、ゲート電極
3,103,203‥絶縁膜
4,104,204‥第2の電極、第2のソース/ドレイン電極
5,105,205‥第3の電極、第3のソース/ドレイン電極
6,106‥第4の電極、第1のソース/ドレイン電極
7,107,207‥半導体層
8‥保護膜
9‥材料ビーム


DESCRIPTION OF SYMBOLS 1 ... Substrate 2,102,202 ... 1st electrode, gate electrode 3,103,203 ... Insulating film 4,104,204 ... 2nd electrode, 2nd source / drain electrode 5,105,205 ... 3rd Electrode, third source / drain electrode 6, 106... Fourth electrode, first source / drain electrode 7, 107, 207... Semiconductor layer 8. Protective film 9.


Claims (5)

絶縁性の基板と、
前記基板上に設けられ、凸部を有する第1の電極と、
前記凸部の上面及び側面を覆う絶縁膜と、
前記凸部の1側面側の基板表面上に設けられる第2及び第3の電極と、
前記凸部の上面に前記絶縁膜を介して設けられる第4の電極と、
前記第2の電極、第3の電極及び第4の電極と接すると共に、前記絶縁膜によって前記第1の電極と隔てられる半導体層と、
を備えたことを特徴とする電界効果トランジスタ。
An insulating substrate;
A first electrode provided on the substrate and having a convex portion;
An insulating film covering an upper surface and a side surface of the convex portion;
Second and third electrodes provided on the substrate surface on one side surface of the convex portion;
A fourth electrode provided on the upper surface of the convex portion via the insulating film;
A semiconductor layer in contact with the second electrode, the third electrode, and the fourth electrode, and separated from the first electrode by the insulating film;
A field effect transistor comprising:
前記第1の電極の電位によって、前記第2の電極と前記第3の電極との電気的な導通状態または電気的な非道通状態の切り替えが可能であることを特徴とする請求項1に記載の電界効果トランジスタ。 The electrical conduction state or the electrical non-passage state between the second electrode and the third electrode can be switched by the potential of the first electrode. Field effect transistor. 前記半導体層が、有機半導体材料で構成されることを特徴とする請求項1または2に記載の電界効果トランジスタ。 The field effect transistor according to claim 1, wherein the semiconductor layer is made of an organic semiconductor material. 絶縁性の基板上に凸部を有する第1の電極を形成する工程と、
前記凸部の上面及び側面を覆うように絶縁膜を形成する工程と、
前記凸部の1側面側の基板表面上に第2及び第3の電極を形成する工程と、
前記凸部の上面に前記絶縁膜を介して第4の電極を形成する工程と、
前記第2の電極、第3の電極及び第4の電極と接するように形成すると共に、前記絶縁膜を介して前記第1の電極上に半導体層を形成する工程と、
を備えたことを特徴とする電界効果トランジスタの製造方法。
Forming a first electrode having a protrusion on an insulating substrate;
Forming an insulating film so as to cover an upper surface and a side surface of the convex portion;
Forming second and third electrodes on the substrate surface on one side of the convex portion;
Forming a fourth electrode on the upper surface of the convex portion via the insulating film;
Forming in contact with the second electrode, the third electrode, and the fourth electrode, and forming a semiconductor layer on the first electrode through the insulating film;
A method of manufacturing a field effect transistor comprising:
前記第2、第3及び第4の電極が、同一の成膜工程で形成されることを特徴とする請求項4に記載の電界効果トランジスタの製造方法。


5. The method of manufacturing a field effect transistor according to claim 4, wherein the second, third and fourth electrodes are formed in the same film forming step.


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