JP2008059743A - Flash memory device having multi-page copyback functionality and related block replacement method - Google Patents
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Abstract
Description
本発明は、集積回路メモリー装置に関し、より詳細には、不揮発性メモリー装置及びその方法に関する。 The present invention relates to integrated circuit memory devices, and more particularly, to non-volatile memory devices and methods.
一般的にデータを記憶するための半導体メモリー装置は、揮発性メモリー装置と不揮発性メモリー装置に分類される。揮発性メモリー装置は、電源供給が中断されれば、記憶されたデータを失う。一方、不揮発性メモリー装置は、電源供給が中断されても記憶されたデータを維持する。したがって不揮発性メモリー装置は、電源供給が中断される可能性がある製品等に広く使われている。 Generally, semiconductor memory devices for storing data are classified into volatile memory devices and nonvolatile memory devices. Volatile memory devices lose their stored data if power supply is interrupted. On the other hand, the nonvolatile memory device maintains the stored data even when the power supply is interrupted. Therefore, the nonvolatile memory device is widely used for products and the like in which power supply may be interrupted.
通常、不揮発性メモリー装置は、電気的消去及びプログラムが可能な読み出し専用メモリー(EEPROM、一般的に“フラッシュEEPROM装置”と称する)を含む。一般的にフラッシュEEPROM装置は、第1導電型(例えば、P型)の半導体基板、第2導電型(例えば、N型)の互い離隔されたソース及びドレーン領域、前記ソース及び前記ドレーン領域の間の基板に形成されたチャンネル領域、前記装置がプログラムされた時、電荷キャリア(charge carriers)を記憶するための浮遊ゲート及び前記チャンネル領域に対向し、前記浮遊ゲートの上に位置する制御ゲートを含む。通常的なフラッシュEEPROM集積回路メモリー装置は、NAND型EEPROMセルの列単位アレイ(column−by−column array of NAND EEPROM cells)を含む。前記アレイ等の一般的構造が非特許文献1と非特許文献2に掲載されている。
尚、ナンドEEPROMセルを有するアレイの概略図及び断面図がSuh等による特許文献1に詳細に開示されている。
Nonvolatile memory devices typically include read only memory (EEPROM, commonly referred to as “flash EEPROM devices”) that can be electrically erased and programmed. Generally, a flash EEPROM device includes a first conductive type (eg, P type) semiconductor substrate, a second conductive type (eg, N type) source and drain regions that are spaced apart from each other, and between the source and drain regions. A channel region formed on the substrate, a floating gate for storing charge carriers when the device is programmed, and a control gate positioned on and above the floating gate to face the channel region. . A typical flash EEPROM integrated circuit memory device includes a column-by-column array of NAND EEPROM cells. Non-patent
A schematic view and a cross-sectional view of an array having NAND EEPROM cells are disclosed in detail in
フラッシュメモリー装置の動作は、一般的に3種のモード、即ち、プログラム動作、消去動作及び読み出し動作に分れる。フラッシュEEPROM装置のプログラム動作は、第1正の電圧によってソース領域に対してドレーン領域をバイアシング(biasing)するし、前記第1正の電圧より高い第2正の電圧によって制御ゲートをバイアシングする。前記制御ゲート上に如何なる電荷も格納されていない時、このような電圧によって電子らの反転層チャンネル(inversion−layer channel)がソース領域とドレーン領域との間の基板に形成される。広く公知された通り、ドレーン−ソース電圧(drain−to−source voltage)がこの電子らを前記チャンネルを通じて前記ドレーン領域へ加速させる。前記ドレーン領域で電子は、十分大きい運動エネルギー(kinetic energy)を有するため、一般的に熱電子(hot electron)と称する。前記制御ゲートによって高い正の電圧が印加されて前記浮遊ゲートとチャンネル領域とを分離するトンネル酸化膜(tunneling oxide layer)内に電界(eletric field)が形成される。前記電界は、熱電子を引き寄せ、トンネルリング工程によって前記制御ゲートとチャンネル領域との間に位置された前記浮遊ゲートに向かって前記熱電子を加速させる。以後前記浮遊ゲートは、電荷を蓄積して捕獲する。前記浮遊ゲートを充電する工程は、自己制限方式(self−limiting)の工程である。前記浮遊ゲートの上に蓄積される電荷は、前記チャンネル領域のドレーン側からの熱電子をこれ以上加速させることができない瞬間まで前記トンネル酸化膜内の電界の長さを減少させる。 The operation of the flash memory device is generally divided into three modes, that is, a program operation, an erase operation, and a read operation. The program operation of the flash EEPROM device biases the drain region with respect to the source region with a first positive voltage, and biases the control gate with a second positive voltage higher than the first positive voltage. When no charge is stored on the control gate, an inversion layer channel of electrons and the like is formed on the substrate between the source region and the drain region by such a voltage. As widely known, a drain-to-source voltage accelerates these electrons through the channel to the drain region. Since electrons in the drain region have a sufficiently large kinetic energy, they are generally referred to as hot electrons. A high positive voltage is applied by the control gate to form an electric field in a tunneling oxide layer that separates the floating gate from the channel region. The electric field attracts thermoelectrons and accelerates the thermoelectrons toward the floating gate positioned between the control gate and the channel region by a tunneling process. Thereafter, the floating gate accumulates and captures charges. The process of charging the floating gate is a self-limiting process. The charge stored on the floating gate reduces the length of the electric field in the tunnel oxide until the moment when the thermal electrons from the drain side of the channel region cannot be accelerated any further.
広く公知された通り、多量の捕獲された電荷(電子ら)が浮遊ゲートの上に蓄積されることによってソース領域、ドレーン領域、チャンネル領域、及び制御ゲートを含む電界効果トランジスターの有効スレショルド電圧(effective threshold voltage:Vth)が増加する。前記有効スレショルド電圧が十分に増加すると、読み出し動作の間に所定の読み出し電圧が前記制御ゲートに印加される時(即ち、Vth>Vread)、前記電界効果トランジスターは、非電導性“オフ”状態(nonconductive “off” state)が維持される。この状態(プログラムされた状態)でEEPROM装置は、論理値“0”を記憶していると称する。一旦プログラムされると、前記EEPROM装置は、長時間電源が遮断されたり、或いはターン−オフされたりしても高いスレショルド電圧を維持する。 As widely known, a large amount of trapped charges (electrons, etc.) are stored on the floating gate, thereby causing an effective threshold voltage (effective voltage) of the field effect transistor including the source region, the drain region, the channel region, and the control gate. (threshold voltage: Vth) increases. When the effective threshold voltage is sufficiently increased, when a predetermined read voltage is applied to the control gate during a read operation (ie, Vth> Vread), the field effect transistor is in a non-conductive “off” state ( nonconductive “off” state) is maintained. In this state (programmed state), the EEPROM device is referred to as storing a logical value “0”. Once programmed, the EEPROM device maintains a high threshold voltage even when the power is shut off or turned off for an extended period of time.
フラッシュEEPROM装置の消去動作は、浮遊ゲートから記憶された電荷を除去することによってなされる。例えば、消去工程は、制御ゲートを接地させ、基板に正の電圧(例えば、10〜20 volts)を印加することによって実行できる。したがってフラッシュEEPROM装置は、セルアレイの多くの部分でバルク消去(bulk erasure)が要求される。これは、高い基板電圧の印加効果が一般的に単一EEPROMセルに限定されないためである。 The erase operation of the flash EEPROM device is performed by removing the stored charge from the floating gate. For example, the erase process can be performed by grounding the control gate and applying a positive voltage (eg, 10-20 volts) to the substrate. Therefore, the flash EEPROM device requires bulk erase in many parts of the cell array. This is because the effect of applying a high substrate voltage is generally not limited to a single EEPROM cell.
フラッシュEEPROM装置の読み出し動作は、一般的に同一なEEPROM装置又はセルの列、即ちページを連結するワードラインを通じて所定の読み出し電圧Vreadを制御ゲートに印加して同一EEPROMセルの列を連結するビットラインを通じてドレーン領域に正の電圧を印加することによってなされる。EEPROM装置がプログラムされると、前記EEPROM装置は、ドレーン電流(Ids)を導電させないでビットラインは、正の電圧に維持される。しかしEEPROM装置がプログラムされなかったか、或いは消去されたら、前記EEPROM装置は、ビットラインを十分に導電させて接地電圧GNDに下降させる。この状態で前記EEPROM装置は、論理値“1”を記憶していると称する。したがって前記ビットライン電圧と電流を監視(monitoring)することによって前記EEPROM装置のプログラムされた状態を決定できる。 A read operation of a flash EEPROM device is generally performed by applying a predetermined read voltage Vread to a control gate through a word line that connects pages of the same EEPROM device or cell, that is, a bit line that connects columns of the same EEPROM cell. Through a positive voltage applied to the drain region. When the EEPROM device is programmed, the EEPROM device does not conduct drain current (Ids) and the bit line is maintained at a positive voltage. However, if the EEPROM device is not programmed or erased, it will cause the bit line to conduct sufficiently and drop to ground voltage GND. In this state, the EEPROM device is referred to as storing a logical value “1”. Therefore, the programmed state of the EEPROM device can be determined by monitoring the bit line voltage and current.
読み出し動作を実行する間に第1アドレスのメモリーセルの第1ページから読み出されたデータを前記第1アドレスと異なる第2アドレスのメモリーセルの第2ページコピーするページコピー動作(page copy operation)が必要である。通常的なページコピー動作は、アレイ内のメモリーセルの第1ページからページバッファーへ、ついで前記ページバッファー外部の記憶装置へと、データを読み出す段階を含む。前記記憶装置のデータが前記ページバッファーに復帰し、前記復帰されたデータが通常的プログラム動作を利用して前記メモリーセルの第2ページ内にプログラムされる。しかし通常的ページコピー動作は、外部記憶装置を必要とする。一般的にこのような外部記憶装置は、ページバッファーから直列にローディングされ、前記ページバッファーに直列に(serially)ダウンロードされなければならないので長い時間が必要とする。 Page copy operation for copying the data read from the first page of the memory cell at the first address during the read operation to the second page of the memory cell at the second address different from the first address. is required. A typical page copy operation includes reading data from the first page of memory cells in the array to a page buffer and then to a storage device external to the page buffer. Data in the storage device is restored to the page buffer, and the restored data is programmed into the second page of the memory cell using a normal program operation. However, normal page copy operations require an external storage device. In general, such an external storage device requires a long time because it must be loaded serially from the page buffer and downloaded serially to the page buffer.
上述した問題を解決するために、多様なページコピー動作について研究されてきた。例えば、一つの通常的方法によれば、第1ページデータがその反転データが維持されたページバッファー内で読み出される。その後、前記反転データは、第2ページアドレスのメモリーに記憶される。しかし第1ページからの元のデータ(original data)のコピーデータが“真(true)”コピーデータに記憶されないで反転されたコピーデータで記憶されるので、このようなページコピー動作は、限界がある。したがって後続の読み出し動作で反転されたコピーデータが真のコピーデータとして処理されると、データエラーが起こりうる。 In order to solve the above problems, various page copy operations have been studied. For example, according to one conventional method, the first page data is read in a page buffer in which the inverted data is maintained. Thereafter, the inverted data is stored in the memory of the second page address. However, since the copy data of the original data from the first page is not stored in the “true” copy data but is stored as the inverted copy data, the page copy operation has a limit. is there. Therefore, if the copy data inverted by the subsequent read operation is processed as true copy data, a data error may occur.
特許文献2では、コピーデータが反転されたコピーデータであるか真コピーデータであるかを判断する方法が開示されている。この方法によれば、ページコピーフラグセル(page copy flag cell)を有する集積回路メモリー装置が提供されている。前記集積回路メモリー装置は、メモリーセルのアレイと前記メモリーセルとに連結された複数個のフラグセルを含む。前記複数のフラグセルは、前記メモリーセルの各ページが他のページのメモリーセルからの反転されたコピーデータを含むか否かを表すフラグを有する。前記フラグは、フラグEEPROMセルに記憶されて対応するページデータが真のデータであるか、他のアドレスを有するその他のページからコピーされたページデータであるコピーデータであるか否かを表す論理値“1”(又は、論理値“0”)を構成する。ページがバッファーは、メモリーのページから読み出されたデータ、対応するフラグセルから読み出されたデータ、及び排他的論理和ゲート(exculsive OR gate)からのデータを維持するように提供される。前記排他的論理和ゲートは、前記フラグが設定されると、前記ページバッファーによって出力されたデータを反転させ、前記フラグが設定されないと、元の出力データをパスさせる。前記発明は、エラーがあるコピーされたページが使われる可能性を解決するためのことであるが、相変らず長い時間がかかる問題が発生する。
上述したページコピー動作を実行するためのメモリー装置及び方法が開示されたが、ページコピー動作を実行するための改良されたメモリー装置及び方法が相変らず要求されている。
本発明は、上述の課題を解決するためのものであって、その目的は、マルチ−コピーバック動作を実行するための方法、装置及びシステムを提供する。 The present invention is directed to solving the above-described problems, and its object is to provide a method, apparatus, and system for performing a multi-copyback operation.
上述した本発明の目的を達成するための実施形態によれば、複数個のメモリーブロックを有するメモリーを含む不揮発性メモリー装置内でマルチ−ページコピーバックプログラムを実行するための方法を提供する。
前記方法は、生成されたマルチ−ページコピーバックプログラム命令に応答して第1アドレスを有するメモリーブロックのデータページを置換する段階と、前記データページの第1アドレスが、エラーが検出されたページの記憶されたアドレスと同一であるか否かを判別する段階と、前記第1アドレスと前記記憶されたアドレスが相違なることと判別されると、前記第1アドレスを増加(increment)させる段階と、前記増加されたアドレスと前記記憶されたアドレスが同一であることが判別される時まで、前記データページ置換段階と前記第1アドレス増加段階を反復する段階とを含む。
According to the above-described embodiment for achieving the object of the present invention, a method for executing a multi-page copyback program in a non-volatile memory device including a memory having a plurality of memory blocks is provided.
The method includes replacing a data page of a memory block having a first address in response to a generated multi-page copyback program instruction, and wherein the first address of the data page includes the page of an error detected page. Determining whether the stored address is the same as the stored address, and determining that the first address is different from the stored address, incrementing the first address; And repeating the data page replacement step and the first address increase step until it is determined that the increased address and the stored address are the same.
本発明の実施形態によれば、置換えたページの状態を判別できる。もう一つの実施形態においては、置換えた全てのページの状態を判別できる。前記マルチ−ページコピーバックプログラムは、保留及び/又は再開できる。 According to the embodiment of the present invention, the state of the replaced page can be determined. In another embodiment, the status of all replaced pages can be determined. The multi-page copyback program can be suspended and / or resumed.
本発明のもう一つの実施形態によれば、前記マルチ−ページコピーバックプログラム命令を生成する段階は、ホストからマルチ−ページコピーバック命令を受信する段階と前記ホストから受信されたマルチ−ページコピーバック命令に応答して少なくとも一つの単一ページコピーバック命令を生成する段階を含むことができる。 According to another embodiment of the present invention, generating the multi-page copyback program instruction includes receiving a multi-page copyback instruction from a host and a multi-page copyback received from the host. Generating at least one single page copyback instruction in response to the instruction may be included.
本発明の目的を達成するための他の実施形態によれば、複数個のメモリーブロックを有するメモリーを含む不揮発性メモリー装置のデータプログラム及び/又は読み出し方法を提供する。前記方法は、前記不揮発性メモリー装置のプログラム/読み出し動作の間にプログラム/読み出しエラーを検出する段階と、エラーが検出されたメモリーブロックの中に一つのページのアドレスを記憶する段階と、マルチ−ページコピーバックプログラム命令を受信する段階と、前記マルチ−ページコピーバック動作を実行する段階と、生成されたマルチ−ページコピーバックプログラム命令に応答して第1アドレスを有するメモリーブロックのデータページを置換する段階と、前記データページの第1アドレスとエラーが検出されたページの記憶されたアドレスが同一であるか否かを判別する段階と、前記第1アドレスと前記記憶されたアドレスが同一でないと判別されると、前記第1アドレスを増加させる段階と、前記増加されたアドレスと前記記憶されたアドレスが同一であることが判別される時まで、前記データページ置換段階と前記第1アドレス増加段階を反復する段階とを含む。 In accordance with another embodiment of the present invention, a data program and / or read method for a non-volatile memory device including a memory having a plurality of memory blocks is provided. The method includes detecting a program / read error during a program / read operation of the non-volatile memory device, storing an address of one page in a memory block in which the error is detected, and multi- Receiving a page copyback program instruction; performing the multi-page copyback operation; and replacing a data page of a memory block having a first address in response to the generated multi-page copyback program instruction Determining whether the first address of the data page is the same as the stored address of the page where the error is detected, and if the first address and the stored address are not the same If determined, increasing the first address, and increasing the increased address. Until when the stored address that is the same is determined, and a step of repeating the data page replacement phase and the first address escalated.
本発明の目的を達成するための他の実施形態によれば、不揮発性メモリー装置内の複数個のデータページを含むメモリーブロックを置換する方法を提供する。前記方法は、前記不揮発性メモリー装置のプログラム/読み出し動作の間にプログラム/読み出しエラーを検出する段階と、プログラム/読み出しエラーが検出されたメモリーブロックのデータページの中から一つのページのアドレスを記憶する段階と、プログラム又は読み出しエラーに応答してマルチ−ページコピーバック命令を受信する段階と、前記エラーページの記憶されたアドレスが到達される時まで、前記マルチ−ページコピーバック命令に応答して前記メモリーブロックのデータページを置換する段階とを含む。 According to another embodiment for achieving the object of the present invention, a method for replacing a memory block including a plurality of data pages in a non-volatile memory device is provided. The method includes detecting a program / read error during a program / read operation of the non-volatile memory device and storing an address of one page among data pages of a memory block in which the program / read error is detected. In response to a program or read error, and in response to the multi-page copyback command until a stored address of the error page is reached. Replacing a data page of the memory block.
本発明の目的を達成するための他の実施形態によれば、不揮発性メモリー装置を提供する。前記不揮発性メモリーは、複数個のデータページを有する少なくとも一つ以上のメモリーブロックを含むメモリーと、前記メモリーに接続され、前記少なくとも一つ以上のメモリーブロックの中で一つのメモリーブロックのデータページのプログラム/読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成される制御ユニットとを含み、前記エラーが発生したページは、関連したエラーページアドレスを有し、前記マルチ−ページコピーバック命令は、前記エラーが発生したページが到達する時まで、前記複数個のデータページの中から少なくとも一つのデータページに対して置換工程を開始するように構成される。 According to another embodiment for achieving the object of the present invention, a non-volatile memory device is provided. The non-volatile memory includes a memory including at least one memory block having a plurality of data pages, and is connected to the memory, and the data page of one memory block is connected to the memory. A control unit configured to execute a multi-page copyback instruction received from a host in response to a program / read error, wherein the page in which the error has occurred has an associated error page address; The multi-page copyback command is configured to start a replacement process for at least one data page among the plurality of data pages until the page in which the error occurs arrives.
本発明の実施形態によれば、前記制御ユニットは、メモリー制御機と前記メモリー制御機に接続されたアドレス発生器をさらに含むことができる。前記メモリー制御機は、前記アドレス発生器内のエラーページを設定するように構成され、前記アドレス発生器は、ページアドレスが前記メモリー制御機によって設定されたエラーページと同一である時まで、前記ページアドレスを増加させて前記メモリーアドレスが到達することを表すメモリー制御機にフラグ信号を提供するように構成できる。 According to an embodiment of the present invention, the control unit may further include a memory controller and an address generator connected to the memory controller. The memory controller is configured to set an error page in the address generator, the address generator is configured to set the page until the page address is the same as the error page set by the memory controller. The flag may be provided to a memory controller indicating that the memory address is reached by increasing the address.
本発明のもう一つの実施形態によれば、前記制御ユニットは、前記アドレス発生器と前記メモリー制御機に接続されたプログラム/読み出し制御機をさらに含むことができる。前記プログラム/読み出し制御機は、前記メモリー制御機から少なくとも一つの単一ページコピーバック命令を受信して前記少なくとも一つの単一ページコピーバック命令に応答して単一ページコピーバック動作を開始するように構成できる。 According to another embodiment of the present invention, the control unit may further include a program / read controller connected to the address generator and the memory controller. The program / read controller receives at least one single page copyback command from the memory controller and initiates a single page copyback operation in response to the at least one single page copyback command. Can be configured.
本発明のもう一つの実施形態によれば、前記メモリー制御機は、前記プログラム/読み出し制御機に前記少なくとも一つの単一ページコピーバック命令を提供するように構成できる。 According to another embodiment of the present invention, the memory controller can be configured to provide the program / read controller with the at least one single page copyback instruction.
本発明のもう一つの実施形態によれば、前記アドレス発生器は、前記単一ページコピーバック動作の開始を表す前記プログラム/読み出し制御機から命令を受信して前記命令に応答してページアドレスを増加させるように構成されるカウンターと、前記メモリー制御機によって設定されたエラーページアドレスを記憶するように構成されるレジスターと、前記増加されたアドレスと前記エラーページアドレスが互いに同一である時まで、前記増加されたアドレスと前記エラーページアドレスを比較してエラーメモリーアドレスが到達することを表す前記メモリー制御機に前記フラグ信号を提供するように構成される比較器を含むことができる。 According to another embodiment of the present invention, the address generator receives a command from the program / read controller indicating the start of the single page copyback operation, and receives a page address in response to the command. A counter configured to increment, a register configured to store an error page address set by the memory controller, and until the incremented address and the error page address are identical to each other, A comparator configured to compare the incremented address with the error page address to provide the flag signal to the memory controller indicating that an error memory address has arrived may be included.
本発明のもう一つの実施形態によれば、前記不揮発性メモリー装置は、制御ユニットに接続され、前記エラーページアドレスが前記増加されたページアドレスと同一である時まで、前記メモリーブロックのページにデータプログラム/読み出し動作を実行するように構成されるプログラム/読み出し回路をさらに含むことができる。また前記制御ユニットは、前記プログラム/読み出し回路に接続される検証回路をさらに含むことができる。前記検証回路は、各ページを置換した後に状態をチェックして前記チェックされた状態をプログラム/読み出し制御機へ提供するように構成できる。 According to another embodiment of the present invention, the non-volatile memory device is connected to a control unit, and data is transferred to a page of the memory block until the error page address is the same as the increased page address. A program / read circuit configured to perform a program / read operation may further be included. The control unit may further include a verification circuit connected to the program / read circuit. The verification circuit may be configured to check the state after replacing each page and provide the checked state to the program / read controller.
本発明のもう一つの実施形態によれば、前記制御ユニットは、前記メモリー制御機に接続され、置換動作を保留及び/又は再開するように構成される保留及び再開回路をさらに含むことができる。 According to another embodiment of the present invention, the control unit may further include a hold and resume circuit connected to the memory controller and configured to hold and / or resume a replacement operation.
本発明の目的を達成するための他の実施形態によれば、システムが提供されている。前記システムは、電気的に連結されたマイクロプロセッサー、使用者インターフェース及びモデムと、前記マイクロプロセッサー、前記使用者インターフェース及び前記モデムに電気的に連結された不揮発性メモリー装置を含む。前記不揮発性メモリー装置は、複数個のデータページを有する少なくとも一つ以上のメモリーブロックを含むメモリーと、前記少なくとも一つ以上のメモリーブロックの中で一つのメモリーブロックのデータページのプログラム又は読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成される制御ユニットを含む。前記エラーが発生したページは、関連したエラーページアドレスを持って、前記マルチ−ページコピーバック命令は、前記エラーが発生したページが到達する時まで、前記複数個のデータページの中から少なくとも一つのデータページに対して置換工程を開始するように構成される。 According to another embodiment for achieving the objectives of the present invention, a system is provided. The system includes an electrically coupled microprocessor, a user interface and a modem, and a non-volatile memory device electrically coupled to the microprocessor, the user interface and the modem. The nonvolatile memory device includes a memory including at least one memory block having a plurality of data pages, and a data page program or read error in one of the at least one memory block. A control unit is configured to execute a multi-page copyback instruction received from the host in response. The page in which the error has occurred has an associated error page address, and the multi-page copyback command may execute at least one of the plurality of data pages until the page in which the error has occurred is reached. It is configured to initiate a replacement process for the data page.
本発明の他の実施形態によれば、前記システムは、前記マイクロプロセッサー、前記使用者インターフェース、前記モデム及び前記不揮発性メモリー装置に電気的に連結するバッテリーをさらに含んで携帯用電子装置内に提供されている。 According to another embodiment of the present invention, the system further includes a battery electrically connected to the microprocessor, the user interface, the modem, and the non-volatile memory device, and provided in a portable electronic device. Has been.
本発明の目的を達成するためのもう一つの実施形態によれば、システムが提供されている。前記システムは、電気的に連結されたマイクロプロセッサー、使用者インターフェース及びモデムと、前記マイクロプロセッサー、前記使用者インターフェース及び前記モデムに電気的に連結して複数個のデータページを有する少なくとも一つのメモリーブロックを含む不揮発性メモリー装置と、前記メモリーに接続され、前記少なくとも一つ以上のメモリーブロックの中で一つのメモリーブロックのデータページのプログラム/読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成される制御ユニットを含む。前記エラーが発生したページは、関連したエラーページアドレスを持って、前記マルチ−ページコピーバック命令は、前記エラーが発生したページが到達する時まで、前記複数個のデータページの中から少なくとも一つのデータページに対して置換工程を開始するように構成される。 According to another embodiment for achieving the objects of the present invention, a system is provided. The system includes an electrically coupled microprocessor, a user interface and a modem, and at least one memory block having a plurality of data pages electrically coupled to the microprocessor, the user interface and the modem. A non-volatile memory device including: a multi-page copy connected to the memory and received from a host in response to a program / read error of a data page in one of the at least one memory block A control unit configured to execute a back instruction is included. The page in which the error has occurred has an associated error page address, and the multi-page copyback command may execute at least one of the plurality of data pages until the page in which the error has occurred is reached. It is configured to initiate a replacement process for the data page.
本発明の実施形態に従うマルチ−ページコピーバック動作は、制御ユニットからの命令に応答して自動的に実行される。特に、第1アドレスを有するメモリーブロックのデータページは、自動生成されたマルチ−ページコピーバックプログラム命令に応答して置換される。前記データページの第1アドレスが、エラーが検出されたページの記憶されたアドレスと同一であるか否かを判別する。前記第1アドレスが前記記憶されたアドレスと同一でなければ、前記第1アドレスを増加させる。前記置換及び判別段階は、前記増加されたアドレスが前記記憶されたアドレスと同一であるか否かが判別される時まで、反復される。これによってマルチ−コピーバック動作が速くて效果的に実行できる。 A multi-page copyback operation according to an embodiment of the present invention is performed automatically in response to a command from the control unit. In particular, the data page of the memory block having the first address is replaced in response to an automatically generated multi-page copyback program instruction. It is determined whether the first address of the data page is the same as the stored address of the page where the error was detected. If the first address is not the same as the stored address, the first address is increased. The replacement and determination step is repeated until it is determined whether the increased address is the same as the stored address. As a result, the multi-copy back operation can be performed quickly and effectively.
以下本発明の多様な実施形態が添付された図面を参照して詳細に説明される。前記添付された図面で同一構成要素には、同一参照符号が併記される。
図1は、本発明の実施形態に従うフラッシュメモリー装置のブロック図である。
図1を参照すれば、フラッシュメモリー装置100は、(株)大韓民国三星電子によって提供されていたワンナンド(One NANDTM)フラッシュメモリー装置である。前記フラッシュメモリー装置100は、メモリーコア110と制御ユニット120とを含む。前記メモリーコア110は、少なくとも一つ以上のメモリーブロックMB0,MB1,…、MB(n−1)で構成される。前記メモリーブロックMB0,MB1,…、MB(n−1)各々は、複数個のデータページを含む。本実施形態によれば、前記メモリーブロックMB0,MB1,…、MB(n−1)は、フラッシュメモリーセルを含む。
Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the accompanying drawings, the same components are denoted by the same reference numerals.
FIG. 1 is a block diagram of a flash memory device according to an embodiment of the present invention.
Referring to FIG. 1, a
前記制御ユニット120は、前記メモリーコア110に連結され、アドレス発生器130を含む。前記制御ユニット120は、本発明の実施形態に従うマルチ−ページコピーバック命令を実行するように構成される。前記マルチ−ページコピーバック命令は、前記メモリーブロックMB0,MB1,…、MB(n−1)の中に何れか一つのブロックに記憶されたデータページのプログラム/読み出しエラー140に応答してホスト(図示せず)から受信できる。エラーページ140は、これに関連するエラーページアドレスを有する。前記エラーページ140と関連するエラーページアドレスが前記アドレス発生器130に記憶される。例えば、前記ホストから受信されたマルチ−ページコピーバック命令は、前記エラーページアドレスが到達する時まで、データの複数個のページの中に少なくとも1つに対する置換工程を開始する。
The
図2は、本発明の実施形態に従うフラッシュメモリー装置の詳細ブロック図である。
図2を参照すれば、フラッシュメモリー装置200は、ホスト290に連結され、図1を参照して説明されたメモリーコア210と制御ユニット220を含む。図1で上述した通り、前記ホスト290は、マルチ−ページコピーバック命令を前記制御ユニット220へ提供できる。前記制御ユニット220は、メモリー制御機250、アドレス発生器230、プログラム/読み出し制御機255、状態モジュール260、及び検証回路265で構成される。図2に示したように前記制御ユニット220のメモリー制御機250、アドレス発生器230、プログラム/読み出し制御機255、状態モジュール260、及び検証回路265が個別的に構成されているが、本発明は、これに限定されない。例えば、前記制御ユニット220の一つ以上の構成要素は、本発明の思想を逸脱しない範囲内で結び付くことができる。
FIG. 2 is a detailed block diagram of a flash memory device according to an embodiment of the present invention.
Referring to FIG. 2, the
図2に示したように、前記アドレス発生器230は、前記メモリー制御機250に連結する。前記メモリー制御機250は、前記アドレス発生器230内のエラーページアドレスを設定するように構成され、前記アドレス発生器230は、増加されたページアドレスが前記メモリー制御機250によって設定された前記エラーページアドレスと同一になる時まで、ページアドレスを増加させるように構成される。この実施形態において、前記アドレス発生器230は、エラーメモリーアドレスが到達することを表す前記メモリー制御機250へフラグ信号を提供する。前記アドレス発生器230は、本発明の思想を逸脱しない範囲内で通常の技術を持った者(以下“当業者”)に広く公知された任意の方法を利用して前記メモリー制御機250によって前記アドレス発生器230内に設定されたエラーメモリーアドレスが到達することを表すことは、明確である。
As shown in FIG. 2, the
前記プログラム/読み出し制御機255は、図2に示したように、前記アドレス発生器230とメモリー制御機250に連結される。前記プログラム/読み出し制御機255は、前記メモリー制御機250から少なくとも一つの単一ページコピーバック命令(single−page copyback command)を受信してこれに応答して単一ページコピーバック動作を開始するように構成される。上述した通り、前記メモリー制御機250は、前記ホスト290から受信されたマルチ−ページコピーバック命令に応答して前記少なくとも一つの単一ページコピーバック命令を前記プログラム/読み出し制御機255へ提供する。
The program /
また、図2を参照すれば、前記メモリーコア210は、1つ以上のメモリーブロック270 MB0,MB1,…、MB(n−1)と、プログラム/読み出し回路280とを含む。前記プログラム/読み出し回路280は、前記制御ユニット220に接続され、前記エラーページアドレスが増加されたページアドレスと同一になる時まで、前記メモリーブロック270のページとしてデータをプログラム/読み出すように構成される。
この実施形態によれば、前記メモリーコア2410のプログラム/読み出し回路280は、行選択回路、列選択回路、ページバッファー回路、及び高電圧発生器で構成されることができ、これは、当業者に広く公知されている。
上述した通り、前記制御ユニット220は、検証回路265をさらに含む。前記検証回路265は、各ページが置換えた後、状態をチェックしてこのチェックされた状態を前記制御ユニット220のプログラム/読み出し制御機255へ提供するように構成された前記メモリーコア210のプログラム/読み出し回路280に接続される。
Referring to FIG. 2, the
According to this embodiment, the program / read circuit 280 of the memory core 2410 may include a row selection circuit, a column selection circuit, a page buffer circuit, and a high voltage generator. Widely known.
As described above, the
図3は、本発明の実施形態に従う詳細ブロック図である。
図3を参照すれば、アドレス発生器330は、カウンター315、レジスター325、及び比較器335を含む。前記カウンター315は、プログラム/読み出し制御機255から命令を受信されように構成される。また前記カウンター315は、単一ページコピーバック動作の開始を表示し、これに応答してページアドレスを増加させるように構成される。前記レジスター325は、メモリー制御機250によって設定されたエラーページアドレスを記憶するように構成される。前記比較器335は、前記増加されたページアドレスとエラーページアドレスが同一になる時まで、ページアドレスとエラーページアドレスを比較して前記エラーメモリーアドレスが到達することを表すフラグ信号をメモリー制御機250へ提供するように構成される。
FIG. 3 is a detailed block diagram according to an embodiment of the present invention.
Referring to FIG. 3, the
図3に示した前記アドレス発生器330は、例示的な目的を達成するために提供されるが、本発明の実施形態は、このような構成に限定されない。本発明の実施形態に従うアドレス発生器は、本発明の思想を逸脱しない範囲内で多様な構成を有することができる。
以下、本発明の実施形態に従う不揮発性メモリー装置のデータプログラム、及び/又は読み出し動作過程を図4に示したフローチャートを参照して説明する。
Although the
Hereinafter, a data program and / or a read operation process of the nonvolatile memory device according to the embodiment of the present invention will be described with reference to the flowchart shown in FIG.
上述した通り、前記不揮発性メモリー装置は、複数個のメモリーブロックを有するメモリーを含む。図4に示したように、ブロック400において、前記不揮発性メモリー装置のプログラム/読み出し動作の間にプログラム/読み出しエラーが検出されたのか否かを判別することによってプロセスが開始される。もし、ブロック400でプログラム/読み出しエラーが検出されないと、プログラム/読み出しエラーが検出される時まで、プロセスは、前記段階ブロック400にとどまる。反対に、ブロック400でプログラム/読み出しエラーが検出されると、プロセスは、次の段階ブロック410へ進行する。前記段階ブロック410では、エラーが検出された前記ブロックの中に何れか1つのブロックのページのアドレスが記憶(又は設定)される。上述した通り、前記メモリー制御機250は、前記アドレス発生器330のレジスター325内のエラーページのアドレスを設定するように構成できる。ブロック420では、マルチ−ページコピーバックプログラム命令が発生できる。上述した通り、前記マルチ−ページコピーバックプログラム命令は、前記メモリー制御機250側のホスト290から受信できる。前記メモリー制御機250は、前記命令を制御ユニット250のプログラム/読み出し制御機255へ提供できる。マルチ−ページコピーバックプログラムは、前記マルチ−ページコピーバック命令に応答して実行できる。前記マルチ−ページコピーバックプログラムは、図4に示したフローチャートの段階ブロック430乃至ブロック450を含む。
As described above, the nonvolatile memory device includes a memory having a plurality of memory blocks. As shown in FIG. 4, at
特に、ブロック430において、第1アドレスを有するメモリーブロックのデータページが前記生成されたマルチ−ページコピーバックプログラム命令に応答して置換できる。ブロック440でカウンター内のアドレスが増加し、ブロック450で前記データページの増加されたアドレスが、エラーが検出されたページの記憶されたアドレスと同一であるか否かが判別される。ブロック450で前記アドレスが同一であることと判別されると、プロセスは、中止される。反対に、前記アドレスが同一でないと判別されると、前記アドレスがブロック450で同一であることと判別される時まで、前記段階ブロック430乃至ブロック450は、反復される。
In particular, at
本発明のこの実施形態では、置換動作は、図8のタイミング図に示したように置換えたページの状態を判別する段階を含む。本発明の他の実施形態では、前記段階ブロック430乃至ブロック450が反復される前に、図6のタイミング図に示したように置換えた全てのページの状態が判別できる。本発明のその他の実施形態では、前記段階ブロック440が実行された後に、マルチ−ページコピーバックプログラムを一時的に保留、及び/又は前記マルチ−ページコピーバックプログラムを再開できる。前記マルチ−ページコピーバックプログラムは、後述する保留及び再開回路(suspend/resume circuit)によって実行できる。
In this embodiment of the invention, the replacement operation includes determining the status of the replaced page as shown in the timing diagram of FIG. In another embodiment of the present invention, before the
以下、図5乃至図8を参照して本発明の多様な実施形態に従うタイミングが説明される。
図5に示したように、一旦エラーページアドレスが設定されると、本発明の実施形態に従うマルチ−ページコピーバックプログラム567が実行される。図5のタイミング図で“ビジー(busy)”に表示された部分は、ブロック置換(block replcement)を表す。
図6のタイミング図に示したように、状態読み出し動作が全てのブロックに渡って実行できる。また図8のタイミング図に示したように、状態読み出し動作が各ページ後から実行できる。結論的に図7のタイミング図に示したように、状態読み出し動作は、プログラム/読み出しエラーが検出された時に実行できる。
Hereinafter, timing according to various embodiments of the present invention will be described with reference to FIGS.
As shown in FIG. 5, once the error page address is set, the
As shown in the timing diagram of FIG. 6, a state read operation can be performed across all blocks. Further, as shown in the timing chart of FIG. 8, the state reading operation can be executed after each page. In conclusion, as shown in the timing diagram of FIG. 7, a status read operation can be performed when a program / read error is detected.
図9は、本発明の実施形態に従うメモリー制御機のブロック図である。
図9を参照すれば、メモリー制御機950は、制御ロジック953、メモリーバッファー951、エラー訂正回路(error correction circuit:ECC)959、及びレジスター957を含む。前記制御ロジック953は、本発明の思想を逸脱しない範囲内で、例えば、状態マシン(state machine)によって提供できる。
FIG. 9 is a block diagram of a memory controller according to an embodiment of the present invention.
Referring to FIG. 9, the
図10乃至図12は、本発明の多様な実施形態に従うフラッシュメモリー装置を示すブロック図等である。図10乃至図12に示したブロック図は、図2に示したブロック図と類似であるので同一構成要素に対しては、同一参照符号が併記される。したがって図10乃至図12を参照して異なる点に関してのみを簡単に説明する。
図10を参照すれば、メモリー制御機1050は、ホスト1090へ提供でき、制御ユニット1020内のインターフェース1095で置換できる。前記インターフェース1095は、当業者が本発明の実施形態によって動作できる任意のインターフェースでありうる。
10 to 12 are block diagrams illustrating flash memory devices according to various embodiments of the present invention. Since the block diagrams shown in FIGS. 10 to 12 are similar to the block diagram shown in FIG. 2, the same components are denoted by the same reference numerals. Therefore, only different points will be briefly described with reference to FIGS.
Referring to FIG. 10, the
図11を参照すれば、保留及び再開回路1187は、制御ユニット1120内に提供できる。前記保留及び再開回路1187は、メモリー制御機1150に接続できる。また前記保留及び再開回路1187は、図4のフローチャートを参照して説明した通りに置換動作を一時的に保留及び/又は再開するように構成できる。
図12を参照すれば、図10と図12の形態が結合された制御ユニット1220がホスト1290、及び保留及び再開回路1287を含む制御ユニット1220に提供されている。
Referring to FIG. 11, a hold and resume
Referring to FIG. 12, a
図13と図14は、各々の本発明の実施形態に従うシステムの概略的ブロック図である。
図13に示したように、システム1300は、マイクロプロセッサー1310、使用者インターフェース1320、モデム1350、不揮発性メモリー装置1340、及びバス1375によって電気的に接続される選択バッテリー(optional battery)1330を含む。
13 and 14 are schematic block diagrams of systems according to respective embodiments of the present invention.
As shown in FIG. 13,
前記使用者インターフェース1320は、当業者に広く公知された任意の人間―機械インターフェース(man−machine interface)、例えば、キーボード、タッチスクリーン、音声起動回路(voice activatd circuit)等で実現できる。前記システム1300は、携帯用電子装置に内蔵できる。ここで“携帯用電子装置”や“携帯用端末機”という用語は、多重線路ディスプレー(multi−line display)を具備した/具備しない携帯用無線電話機と、携帯用無線電話機にデータ処理機能、ファクシミリ、及びデータ通信機能を結合した個人携帯通信システム(PCS)端末機と、無線電話機、無線呼出器、インターネット/イントラネット接続、ウェブブラウザー、オーガナイザー(organizer)、カレンダー、及び/又は全地球位置確認システム(GPS)受信機が統合された携帯用情報端末機(PDA)と、ゲーム機、オーディオ/ビデオプレーヤー、及び無線電話送受信機を含む通常的なラップトップ(laptop)、及び/又はパームトップ(palmtop)携帯用コンピュータとを包括する。
The
前記不揮発性メモリー装置は、図3を参照して上述したメモリーと制御ユニットを含むことができる。特に、前記メモリーは、複数個のデータページを有する一つ以上のブロックを含むことができる。前記制御ユニットは、前記一つ以上のブロックのデータページのプログラム/読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成できる。エラーページは、これに関連したエラーページアドレスを有することができ、前記マルチ−ページコピーバック命令は、前記エラーページアドレスが到達する時まで、に複数個のデータページに中の少なくとも1つに対する置換工程を開始するように構成される。
図14に示したように、システム1400は、不揮発性メモリー装置1465と制御ユニット1460が別に提供されることを除ければ、図13に示したシステム1300と同一である。
The non-volatile memory device may include the memory and the control unit described above with reference to FIG. In particular, the memory may include one or more blocks having a plurality of data pages. The control unit may be configured to execute a multi-page copyback instruction received from the host in response to a program / read error of the one or more blocks of data pages. An error page may have an error page address associated therewith, and the multi-page copyback instruction replaces at least one of the plurality of data pages by the time the error page address is reached. Configured to start the process.
As shown in FIG. 14, the
以上のように本発明は、限定された実施形態と図面によって説明されたが、本発明は、前記の様々な実施形態に限定されるのではなく、本発明が属する分野で通常の知識を持った者であれば、このような記載から多様な修正及び変形が可能である。したがって、本発明の思想は、記載された特許請求の範囲によって把握されなければならず、これらの均等又は等価的変形は、本発明の思想の範囲内に属するものとする。 As described above, the present invention has been described with reference to the limited embodiments and drawings. However, the present invention is not limited to the various embodiments described above, and has ordinary knowledge in the field to which the present invention belongs. Those skilled in the art can make various modifications and variations from such description. Accordingly, the spirit of the invention should be understood by the appended claims, and their equivalent or equivalent modifications shall fall within the spirit of the invention.
100 フラッシュメモリー装置
110 メモリーコア
120 制御ユニット
130 アドレス発生器
140 エラーページ
230 アドレス発生器
250 メモリー制御機
260 状態モジュール
255 プログラム/読み出し制御機
265 検証回路
280 プログラム/読み出し回路
290 ホスト
315 カウンター
325 レジスター
335 比較器
1187 保留及び再開回路
1310 マイクロプロセッサー
1320 使用者インターフェース
1330 バッテリー
1350 モデム
100
Claims (33)
生成されたマルチ−ページコピーバックプログラム命令に応答して第1アドレスを有するメモリーブロックのデータページを置換する段階と、
前記データページの第1アドレスが、エラーが検出されたページの記憶されたアドレスと同一であるか否かを判別する段階と、
前記第1アドレスと前記記憶されたアドレスが相違であることが判別されると、前記第1アドレスを増加させる段階と、
前記増加されたアドレスと前記記憶されたアドレスが同一であることが判別される時まで、前記データページ置換段階及び前記第1アドレス増加段階を反復する段階とを含むことを特徴とするマルチ−ページコピーバックプログラム実行方法。 In a method for executing a multi-page copyback program in a non-volatile memory device including a memory having a plurality of memory blocks,
Replacing the data page of the memory block having the first address in response to the generated multi-page copyback program instruction;
Determining whether the first address of the data page is the same as the stored address of the page where the error was detected;
If it is determined that the first address and the stored address are different, increasing the first address;
Including a step of repeating the data page replacement step and the first address increment step until it is determined that the incremented address and the stored address are the same. Copyback program execution method.
ホストからマルチ−ページコピーバック命令を受信する段階と、
前記ホストから受信されたマルチ−ページコピーバック命令に応答して少なくとも一つの単一ページコピーバック命令を生成する段階とを含むことを特徴とする請求項1に記載のマルチ−コピーバックプログラム実行方法。 Generating the multi-page copyback program instruction comprises:
Receiving a multi-page copyback command from the host;
The method of claim 1, further comprising: generating at least one single page copyback command in response to the multi-page copyback command received from the host. .
前記不揮発性メモリー装置のプログラム/読み出し動作の間にプログラム/読み出しエラーを検出する段階と、
エラーが検出されたメモリーブロックの中に一つのページのアドレスを記憶する段階と、
マルチ−ページコピーバックプログラム命令を受信する段階と、
前記マルチ−ページコピーバック動作を実行する段階と、
生成されたマルチ−ページコピーバックプログラム命令に応答して第1アドレスを有するメモリーブロックのデータページを置換する段階と、
前記データページの第1アドレスとエラーが検出されたページの記憶されたアドレスが同一であるか否かを判別する段階と、
前記第1アドレスと前記記憶されたアドレスが同一でないと判別されると、前記第1アドレスを増加させる段階と、
前記増加されたアドレスと前記記憶されたアドレスが同一であることが判別される時まで、前記データページ置換段階及び前記第1アドレス増加段階を反復する段階とを含むことを特徴とするデータプログラム及び/又は読み出し方法。 In a data program and / or read method of a nonvolatile memory device including a memory having a plurality of memory blocks,
Detecting a program / read error during a program / read operation of the non-volatile memory device;
Storing the address of one page in the memory block in which the error was detected;
Receiving a multi-page copyback program instruction;
Performing the multi-page copyback operation;
Replacing the data page of the memory block having the first address in response to the generated multi-page copyback program instruction;
Determining whether the first address of the data page is the same as the stored address of the page where the error was detected;
Increasing the first address if it is determined that the first address and the stored address are not the same;
A data program comprising: repeating the data page replacement step and the first address increment step until it is determined that the incremented address and the stored address are the same; and / Or reading method.
ホストからマルチ−ページコピーバック命令を受信する段階と、
前記ホストから受信されたマルチ−ページコピーバック命令に応答して少なくとも一つの単一ページコピーバック命令を生成する段階とを含むことを特徴とする請求項7に記載のデータプログラム及び/又は読み出し方法。 Generating the multi-page copyback program instruction comprises:
Receiving a multi-page copyback command from the host;
8. The data program and / or read method of claim 7, comprising generating at least one single page copyback command in response to a multi-page copyback command received from the host. .
前記不揮発性メモリー装置のプログラム/読み出し動作の間にプログラム/読み出しエラーを検出する段階と、
プログラム/読み出しエラーが検出されたメモリーブロックのデータページの中から一つのページのアドレスを記憶する段階と、
プログラム又は読み出しエラーに応答してマルチ−ページコピーバック命令を受信する段階と、
前記エラーページの記憶されたアドレスが到達される時まで、前記マルチ−ページコピーバック命令に応答して前記メモリーブロックのデータページを置換する段階とを含むことを特徴とするメモリーブロック置換方法。 In a method for replacing a memory block including a plurality of data pages in a non-volatile memory device,
Detecting a program / read error during a program / read operation of the non-volatile memory device;
Storing the address of one of the data pages of the memory block in which the program / read error is detected;
Receiving a multi-page copyback instruction in response to a program or read error;
Replacing the data page of the memory block in response to the multi-page copyback command until the stored address of the error page is reached.
生成されたマルチ−ページコピーバックプログラム命令に応答して第1アドレスを有するメモリーブロックのデータページを置換する段階と、
前記データページの第1アドレスが、エラーが検出されたページの記憶されたアドレスと同一であるか否かを判別する段階と、
前記第1アドレスと前記記憶されたアドレスが同一でないと判別されると、前記第1アドレスを増加させる段階と、
前記増加されたアドレスと前記記憶されたアドレスが同一であることが判別される時まで、前記データページ置換段階及び前記第1アドレス増加段階を反復する段階とを含むことを特徴とする請求項13に記載のメモリーブロック置換方法。 Replacing the data page comprises:
Replacing the data page of the memory block having the first address in response to the generated multi-page copyback program instruction;
Determining whether the first address of the data page is the same as the stored address of the page where the error was detected;
Increasing the first address if it is determined that the first address and the stored address are not the same;
The method of claim 13, further comprising: repeating the data page replacement step and the first address increment step until it is determined that the incremented address and the stored address are the same. The memory block replacement method described in 1.
前記メモリーに接続され、前記少なくとも一つ以上のメモリーブロックの中で一つのメモリーブロックのデータページのプログラム/読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成される制御ユニットとを含み、
前記エラーが発生したページは、関連したエラーページアドレスを有し、
前記マルチ−ページコピーバック命令は、前記エラーが発生したページが到達する時まで、前記複数個のデータページの中から少なくとも一つのデータページに対して置換工程を開始するように構成されることを特徴とする不揮発性メモリー装置。 A memory including at least one memory block having a plurality of data pages;
A multi-page copyback command received from the host is executed in response to a program / read error of a data page in one of the at least one or more memory blocks connected to the memory. Including a control unit,
The page where the error occurred has an associated error page address;
The multi-page copyback command is configured to start a replacement process for at least one data page among the plurality of data pages until the page in which the error occurs arrives. Non-volatile memory device characterized.
メモリー制御機と、
前記メモリー制御機に接続されたアドレス発生器とをさらに含み、
前記メモリー制御機は、前記アドレス発生器内のエラーページを設定するように構成されて、
前記アドレス発生器は、ページアドレスが前記メモリー制御機によって設定されたエラーページと同一である時まで、前記ページアドレスを増加させて前記メモリーアドレスが到達することを表すメモリー制御機にフラグ信号を提供するように構成されることを特徴とする請求項16に記載の不揮発性メモリー装置。 The control unit is
A memory controller,
An address generator connected to the memory controller;
The memory controller is configured to set an error page in the address generator;
The address generator increments the page address and provides a flag signal to the memory controller indicating that the memory address arrives until the page address is the same as the error page set by the memory controller The nonvolatile memory device according to claim 16, wherein the nonvolatile memory device is configured to do so.
前記プログラム/読み出し制御機は、前記メモリー制御機から少なくとも一つの単一ページコピーバック命令を受信し、且つ前記少なくとも一つの単一ページコピーバック命令に応答して単一ページコピーバック動作を開始するように構成されることを特徴とする請求項17に記載の不揮発性メモリー装置。 The control unit further includes a program / read controller connected to the address generator and the memory controller;
The program / read controller receives at least one single page copyback command from the memory controller and initiates a single page copyback operation in response to the at least one single page copyback command. The nonvolatile memory device according to claim 17, wherein the nonvolatile memory device is configured as follows.
前記単一ページコピーバック動作の開始を表す前記プログラム/読み出し制御機から命令を受信し、且つ前記命令に応答してページアドレスを増加させるように構成されたカウンターと、
前記メモリー制御機によって設定されたエラーページアドレスを記憶するように構成されたレジスターと、
前記増加されたアドレスと前記エラーページアドレスが互いに同一である時まで、前記増加されたアドレスと前記エラーページアドレスを比較してエラーメモリーアドレスが到達することを表す前記メモリー制御機に前記フラグ信号を提供するように構成された比較器とを含むことを特徴とする請求項18に記載の不揮発性メモリー装置。 The address generator is
A counter configured to receive an instruction from the program / read controller representing the start of the single page copyback operation and to increase a page address in response to the instruction;
A register configured to store an error page address set by the memory controller;
The flag signal is sent to the memory controller indicating that an error memory address is reached by comparing the increased address with the error page address until the increased address and the error page address are the same. The non-volatile memory device of claim 18, further comprising a comparator configured to provide.
前記検証回路は、各ページを置換した後に状態をチェックし、且つ前記チェックされた状態をプログラム/読み出し制御機へ提供するように構成されることを特徴とする請求項21に記載の不揮発性メモリー装置。 The control unit further includes a verification circuit connected to the program / read circuit,
The non-volatile memory of claim 21, wherein the verification circuit is configured to check a state after replacing each page and to provide the checked state to a program / read controller. apparatus.
前記マイクロプロセッサー、前記使用者インターフェース、及び前記モデムに電気的に連結された不揮発性メモリー装置とを含み、
前記不揮発性メモリー装置は、
複数個のデータページを有する少なくとも一つ以上のメモリーブロックを含むメモリーと、
前記少なくとも一つ以上のメモリーブロックの中で一つのメモリーブロックのデータページのプログラム又は読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成される制御ユニットとを含み、
前記エラーが発生したページは、関連したエラーページアドレスを有し、
前記マルチ−ページコピーバック命令は、前記エラーが発生したページが到達する時まで、前記複数個のデータページの中から少なくとも一つのデータページに対して置換工程を開始するように構成されることを特徴とする不揮発性メモリー装置。 An electrically coupled microprocessor, user interface, and modem;
A non-volatile memory device electrically coupled to the microprocessor, the user interface, and the modem;
The nonvolatile memory device is:
A memory including at least one memory block having a plurality of data pages;
A control unit configured to execute a multi-page copyback command received from a host in response to a program or read error of a data page in one of the at least one memory block. Including
The page where the error occurred has an associated error page address;
The multi-page copyback command is configured to start a replacement process for at least one data page among the plurality of data pages until the page in which the error occurs arrives. Non-volatile memory device characterized.
メモリー制御機と、
前記メモリー制御機に接続されたアドレス発生器とをさらに含み、
前記メモリー制御機は、前記アドレス発生器内のエラーページを設定するように構成され、
前記アドレス発生器は、ページアドレスが前記メモリー制御機によって設定されたエラーページと同一である時まで、前記ページアドレスを増加させて前記メモリーアドレスが到達することを表すメモリー制御機へフラグ信号を提供するように構成されることを特徴とする請求項24に記載のシステム。 The control unit is
A memory controller,
An address generator connected to the memory controller;
The memory controller is configured to set an error page in the address generator;
The address generator increments the page address and provides a flag signal to the memory controller indicating that the memory address arrives until the page address is the same as the error page set by the memory controller 25. The system of claim 24, wherein the system is configured to:
前記プログラム/読み出し制御機は、前記メモリー制御機から少なくとも一つの単一ページコピーバック命令を受信し、且つ前記少なくとも一つの単一ページコピーバック命令に応答して単一ページコピーバック動作を開始するように構成されることを特徴とする請求項26に記載のシステム。 The control unit further includes a program / read controller connected to the address generator and the memory controller;
The program / read controller receives at least one single page copyback command from the memory controller and initiates a single page copyback operation in response to the at least one single page copyback command. 27. The system of claim 26, wherein the system is configured as follows.
前記単一ページコピーバック動作の開始を表す前記プログラム/読み出し制御機から命令を受信し、且つ前記命令に応答してページアドレスを増加させるように構成されたカウンターと、
前記メモリー制御機によって設定されたエラーページアドレスを記憶するように構成されたレジスターと、
前記増加されたアドレスと前記エラーページアドレスが互いに同一である時まで、前記増加されたアドレスと前記エラーページアドレスを比較してエラーメモリーアドレスが到達することを表す前記メモリー制御機へ前記フラグ信号を提供するように構成された比較器とを含むことを特徴とする請求項27に記載のシステム。 The address generator is
A counter configured to receive an instruction from the program / read controller representing the start of the single page copyback operation and to increase a page address in response to the instruction;
A register configured to store an error page address set by the memory controller;
The flag signal is sent to the memory controller indicating that an error memory address is reached by comparing the increased address with the error page address until the increased address and the error page address are the same. 28. The system of claim 27, comprising a comparator configured to provide.
前記検証回路は、各ページを置換した後に状態をチェックし、且つ前記チェックされた状態をプログラム/読み出し制御機へ提供することを特徴とする請求項30に記載のシステム。 The control unit further includes a verification circuit connected to the program / read circuit,
The system of claim 30, wherein the verification circuit checks the state after replacing each page and provides the checked state to a program / read controller.
前記マイクロプロセッサー、前記使用者インターフェース、及び前記モデムに電気的に連結して複数個のデータページを有する少なくとも一つのメモリーブロックを含む不揮発性メモリー装置と、
前記メモリーに接続され、前記少なくとも一つ以上のメモリーブロックの中で一つのメモリーブロックのデータページのプログラム/読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成される制御ユニットとを含み、
前記エラーが発生したページは、関連したエラーページアドレスを有し、
前記マルチ−ページコピーバック命令は、前記エラーが発生したページが到達する時まで、前記複数個のデータページの中から少なくとも一つのデータページに対して置換工程を開始するように構成されることを特徴とするシステム。 An electrically coupled microprocessor, user interface, and modem;
A non-volatile memory device including at least one memory block having a plurality of data pages electrically connected to the microprocessor, the user interface, and the modem;
A multi-page copyback command received from the host is executed in response to a program / read error of a data page in one of the at least one or more memory blocks connected to the memory. Including a control unit,
The page where the error occurred has an associated error page address;
The multi-page copyback command is configured to start a replacement process for at least one data page among the plurality of data pages until the page in which the error occurs arrives. Feature system.
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