JP2008053440A - Semiconductor device - Google Patents

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JP2008053440A
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Itaru Yanagi
至 柳
Kenichi Akita
憲一 秋田
Yoshitaka Sasako
佳孝 笹子
Tomoyuki Ishii
智之 石井
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Abstract

<P>PROBLEM TO BE SOLVED: To improve a write/erasing characteristic, a charge retention characteristic, and a disturbing-restraining characteristic of a nonvolatile memory. <P>SOLUTION: The nonvolatile memory comprises a tunnel insulating film 20 with an oxide silicon film (a second insulating film 22) and a film stack of an insulating film (a first insulating film 21, a third insulating film 23) other than the oxide silicon film constituted. The conditions for decreasing a leakage current of a control gate at the time of applying 0 V, decreasing a leakage current flowing at the time of disturbing in a semiselective mode, and increasing the current flowing at the end of the writing limit are specified with such parameters as various operating voltage, an interlayer film capacitance, a threshold value at the end of the writing, a threshold value at the end of erasing, an initial threshold value, a relative permittivity, a barrier height, and a film thickness of the film stack as parameters. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置に関し、特に、電気的に書き換え可能な不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having an electrically rewritable nonvolatile memory.

電気的に書き換え可能な不揮発性メモリ（フラッシュメモリやＥＥＰＲＯＭ）は、メモリセルを構成するトランジスタの浮遊ゲート（ＦＧ）に電荷を蓄積することによってデータを保持する半導体メモリである。また、浮遊ゲートに替えて、窒化シリコン膜などで構成されたトラップ膜や複数の微小金属膜あるいは半導体膜を用いた不揮発性メモリも製品化あるいは試作されているが、これらの不揮発性メモリも、上記した膜に電荷を蓄積することによってデータを保持する。   An electrically rewritable non-volatile memory (flash memory or EEPROM) is a semiconductor memory that holds data by accumulating electric charge in a floating gate (FG) of a transistor constituting a memory cell. Moreover, in place of the floating gate, a non-volatile memory using a trap film composed of a silicon nitride film or the like, or a plurality of minute metal films or a semiconductor film has been commercialized or prototyped. Data is held by accumulating charges in the above-described film.

不揮発性メモリは、データの書き込み・消去方法として、メモリセルトランジスタのゲート絶縁膜（トンネル絶縁膜）にファウラーノルドハイム（ＦＮ）トンネル電流を流す方法や、ホットエレクトロンまたはホットホールを注入する方法などが採用されており、トンネル絶縁膜材料には、酸化シリコンの単層膜が用いられている。   In the nonvolatile memory, as a method of writing / erasing data, there are a method of flowing a Fowler-Nordheim (FN) tunnel current to the gate insulating film (tunnel insulating film) of the memory cell transistor, a method of injecting hot electrons or hot holes, and the like. A single layer film of silicon oxide is used as the tunnel insulating film material.

また、不揮発性メモリでは、トンネル絶縁膜として、酸化シリコンの単層膜よりも高いＯＮ／ＯＦＦ比（低電圧印加時には低電流が流れ、高電圧印加時には高電流が流れる性質）を示す絶縁膜を用いることによって、従来と同等以上の電荷保持特性を保持しながら、高速書き込み・消去、または低電圧書き込み・消去が可能となることが示唆されている。   In addition, in a nonvolatile memory, an insulating film having a higher ON / OFF ratio (a property in which a low current flows when a low voltage is applied and a high current flows when a high voltage is applied) than a single layer film of silicon oxide is used as a tunnel insulating film. It has been suggested that high-speed writing / erasing or low-voltage writing / erasing can be performed while maintaining charge retention characteristics equal to or higher than those of conventional ones.

米国特許第６１２１６５４号（特許文献１）には、酸化シリコンの単層膜に替わるトンネル絶縁膜として、クレスティドバリア(crested barrier)と呼ばれる３層絶縁膜が開示されている。クレスティドバリアとは、図１４に示すように、第１絶縁膜と第３絶縁膜に挟まれた第２絶縁膜の、シリコン（Ｓｉ）のコンダクションバンドからのバンドオフセット（以下、バリア高さという）φ２２が、第１および第３絶縁膜のバリア高さφ２１、φ２３よりも高い３層絶縁膜を指している。このクレスティドバリアは、バリア単体の特性として、酸化シリコンの単層膜よりも高いＯＮ／ＯＦＦ比が得られる場合があると主張されている。これは、図１５に示すように、電圧印加時に第２絶縁膜のバリア高さが下がるためである。   US Pat. No. 6,121,654 (Patent Document 1) discloses a three-layer insulating film called a crested barrier as a tunnel insulating film that replaces a single-layer film of silicon oxide. As shown in FIG. 14, the crested barrier is a band offset (hereinafter referred to as barrier height) of the second insulating film sandwiched between the first insulating film and the third insulating film from the silicon (Si) conduction band. This refers to a three-layer insulating film in which φ22 is higher than the barrier heights φ21 and φ23 of the first and third insulating films. It is claimed that this crested barrier may have a higher ON / OFF ratio than a single layer film of silicon oxide as a characteristic of the barrier alone. This is because, as shown in FIG. 15, the barrier height of the second insulating film is lowered when a voltage is applied.

また、フラッシュメモリでは、浮遊ゲートを立体構造にして、その上面のみでなく、側面を制御ゲートと対向させることよって両者の対向面積を増やし、いわゆるカップリング比を確保している。これは、カップリング比を大きくした場合には、制御ゲートに印加した電圧を利用してトンネル絶縁膜側に電界を集中させることができるので、トンネル絶縁膜を介した効率的な書込み・消去が可能になるからである。
米国特許第６１２１６５４号 Further, in the flash memory, the floating gate has a three-dimensional structure, and not only the upper surface but also the side surface faces the control gate, thereby increasing the facing area between the two and ensuring a so-called coupling ratio. This is because when the coupling ratio is increased, the electric field can be concentrated on the tunnel insulating film side using the voltage applied to the control gate, so that efficient writing / erasing through the tunnel insulating film is possible. Because it becomes possible.
US Pat. No. 6,121,654

上記したフラッシュメモリにおいては、メモリセルの微細化が進展するに伴って隣接浮遊ゲート間の距離が縮小されると、隣接浮遊ゲート間に絶縁膜を介して制御ゲートを配置することが困難となり、浮遊ゲートの側面が対向面積の増大に寄与しなくなる。また、隣接浮遊ゲート間の寄生容量も大きくなる。従って、カップリング比の確保が困難になることが予想される。   In the above flash memory, when the distance between adjacent floating gates is reduced as the memory cell is miniaturized, it becomes difficult to dispose a control gate through an insulating film between the adjacent floating gates. The side surface of the floating gate does not contribute to the increase in the facing area. In addition, the parasitic capacitance between adjacent floating gates also increases. Therefore, it is expected that it is difficult to ensure the coupling ratio.

その対策としては、浮遊ゲートを平坦な構造にすることによって、プロセス上の負担を軽減し、併せて隣接浮遊ゲート間の寄生容量の増加を抑制することが考えられる。一方、このようにした場合は、浮遊ゲート−制御ゲート間の対向面積比が小さくなるので、カップリング比を確保することが困難になる。従って、カップリング比を確保することが困難なメモリセル構造においても、書き込み・消去特性、電荷保持特性、ディスターブ抑制特性を従来と同等以上に満足するためには、前述したクレスティドバリアのように、酸化シリコンの単層膜よりも高いＯＮ／ＯＦＦ比を備えた積層構造の絶縁膜を使ってトンネル絶縁膜を形成する必要がある。   As a countermeasure, it is conceivable to reduce the process burden by making the floating gate flat, and to suppress an increase in parasitic capacitance between adjacent floating gates. On the other hand, in this case, since the facing area ratio between the floating gate and the control gate becomes small, it becomes difficult to ensure the coupling ratio. Therefore, even in a memory cell structure in which it is difficult to ensure a coupling ratio, in order to satisfy the write / erase characteristics, the charge retention characteristics, and the disturb suppression characteristics as well as the conventional ones, the above-described crested barrier is used. In addition, it is necessary to form a tunnel insulating film using an insulating film having a laminated structure having a higher ON / OFF ratio than a single-layer film of silicon oxide.

しかしながら、本発明者の検討によれば、フラッシュメモリのトンネル絶縁膜をクレスティドバリアのような積層膜で構成したとしても、必ずしも従来のフラッシュメモリに比べて書き込み・消去特性、電荷保持特性、ディスターブ抑制特性が向上するわけではない。以下にその理由を説明する。   However, according to the study of the present inventor, even if the tunnel insulating film of the flash memory is composed of a laminated film such as a credential barrier, the write / erase characteristics, the charge retention characteristics, The disturb suppression characteristic is not improved. The reason will be described below.

フラッシュメモリの書き込み・消去時には、制御ゲート−基板間に電圧を印加するが、この電圧にカップリング比を掛けた値がトンネル絶縁膜に印加される電圧となる。しかし、カップリング比は、トンネル絶縁膜の容量が大きくなればなるほど小さくなるので、たとえバリア単体のトンネル電流電圧特性が酸化シリコン膜より高いＯＮ／ＯＦＦ比を示す積層膜でトンネル絶縁膜を構成したとしても、積層膜の容量が大きい場合は、トンネル絶縁膜に印加される電圧が小さくなり、トンネル電流が小さくなる結果、書き込み・消去特性が向上しない。   At the time of writing / erasing the flash memory, a voltage is applied between the control gate and the substrate, and a value obtained by multiplying this voltage by a coupling ratio is a voltage applied to the tunnel insulating film. However, the coupling ratio decreases as the capacitance of the tunnel insulating film increases. Therefore, the tunnel insulating film is composed of a laminated film in which the tunnel current-voltage characteristics of the barrier alone have a higher ON / OFF ratio than the silicon oxide film. However, when the capacitance of the laminated film is large, the voltage applied to the tunnel insulating film is reduced and the tunnel current is reduced, so that the write / erase characteristics are not improved.

フラッシュメモリの書き込み・消去特性を向上させるためになされてきた従来の対策は、絶縁膜のＯＮ／ＯＦＦ比のみに注目した対策であり、カップリング比や各種設定電圧、各種容量を考慮に入れた対策は、なされていないのが現状である。   The conventional measures that have been taken to improve the write / erase characteristics of flash memory are measures that focus only on the ON / OFF ratio of the insulating film, taking into account the coupling ratio, various set voltages, and various capacities. Currently, no measures have been taken.

本発明の目的は、酸化シリコンの単層膜以外の絶縁膜をトンネル絶縁膜に使用する不揮発性メモリにおいて、カップリング比を確保することが困難なメモリセル構造においても、書き込み・消去特性、電荷保持特性、ディスターブ抑制特性を向上させることのできる技術を提供することにある。   An object of the present invention is to provide write / erase characteristics, charge even in a memory cell structure in which it is difficult to secure a coupling ratio in a nonvolatile memory using an insulating film other than a single layer film of silicon oxide as a tunnel insulating film. An object of the present invention is to provide a technique capable of improving retention characteristics and disturb suppression characteristics.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本願発明は、半導体基板に形成されたソースおよびドレインと、前記半導体基板の表面に形成され、酸化シリコン膜および前記酸化シリコン膜とは異なる第１絶縁膜を積層してなる第１トンネル絶縁膜と、前記第１トンネル絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成され、前記電荷蓄積層の電位を制御する制御ゲートとを有する第１不揮発性メモリを備えた半導体装置であって、
前記半導体基板側を０Ｖとして測った前記第１トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第１トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＣ＝ＩＣ（Ｖ））と、前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、前記半導体基板と前記電荷蓄積層との間の容量（ＣＣＦＴＯ）と、前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、ＣＯＮＯ／（ＣＯＮＯ＋ＣＣＦＴＯ）で定義されるカップリング比（ＣＣＲＣＧ）と、書き込み時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）と、
前記第１トンネル絶縁膜に代えて、酸化シリコン膜のみからなる第２トンネル絶縁膜を有する第２不揮発性メモリにおける、前記半導体基板側を０Ｖとして測った前記第２トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第２トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＳ＝ＩＳ（Ｖ））と、前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、前記半導体基板と前記電荷蓄積層との間の容量（ＣＳＦＴＯ）と、前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、ＣＯＮＯ／（ＣＯＮＯ＋ＣＳＦＴＯ）で定義されるカップリング比（ＣＳＲＣＧ）と、書き込み時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）との間に、ＩＣ（ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第１の関係と、ＩＣ（ＣＣＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）なる第２の関係と、ＩＣ（ＣＣＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＞ＩＳ（ＣＳＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第３の関係とが成り立つものである。
（２）本願発明は、半導体基板に形成されたソースおよびドレインと、 前記半導体基板の表面に形成され、酸化シリコン膜および前記酸化シリコン膜とは異なる第１絶縁膜を積層してなる第１トンネル絶縁膜と、前記第１トンネル絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成され、前記電荷蓄積層の電位を制御する制御ゲートとを有する第１不揮発性メモリを備えた半導体装置であって、
前記半導体基板側を０Ｖとして測った前記第１トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第１トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＣ＝ＩＣ（Ｖ））と、前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、前記半導体基板と前記電荷蓄積層との間の容量（ＣＣＦＴＯ）と、前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、ＣＯＮＯ／（ＣＯＮＯ＋ＣＣＦＴＯ）で定義されるカップリング比（ＣＣＲＣＧ）と、消去時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）と、
前記第１トンネル絶縁膜に代えて、酸化シリコン膜のみからなる第２トンネル絶縁膜を有する第２不揮発性メモリにおける、前記半導体基板側を０Ｖとして測った前記第２トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第２トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＳ＝ＩＳ（Ｖ））と、前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、前記半導体基板と前記電荷蓄積層との間の容量（ＣＳＦＴＯ）と、前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、ＣＯＮＯ／（ＣＯＮＯ＋ＣＳＦＴＯ）で定義されるカップリング比（ＣＳＲＣＧ）と、書き込み時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）との間に、ＩＣ（ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第１の関係と、ＩＣ（ＣＣＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）なる第２の関係と、ＩＣ（ＣＣＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＞ＩＳ（ＣＳＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第３の関係とが成り立つものである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
(1) The present invention provides a first tunnel formed by stacking a source and a drain formed on a semiconductor substrate and a silicon oxide film and a first insulating film different from the silicon oxide film formed on the surface of the semiconductor substrate. An insulating film; a charge storage layer formed on the first tunnel insulating film; a block insulating film formed on the charge storage layer; and a potential of the charge storage layer formed on the block insulating film. A semiconductor device comprising a first nonvolatile memory having a control gate for controlling,
Dependence (I C = I C (V)) of the tunnel current density flowing through the first tunnel insulating film with respect to the voltage (V) applied to the first tunnel insulating film measured with the semiconductor substrate side as 0 V; A voltage difference (V bi ) due to a built-in potential between the semiconductor substrate and the charge storage layer viewed from the charge storage layer, a capacitance (C CFTO ) between the semiconductor substrate and the charge storage layer, and A capacitance (C ONO ) between the charge storage layer and the control gate, a coupling ratio (C CRCG ) defined by C ONO / (C ONO + C CFTO ), and the control gate and the semiconductor substrate at the time of writing a voltage (V WL) to be applied between the, and the voltage (V WL) half of the voltage applied between the semiconductor substrate and the control gate (V hf), put in a read A control gate for applying a voltage to the control gate and causing a predetermined current to flow between the source and the drain when the charge storage layer is electrically neutral under a source voltage and a drain voltage After writing is completed by applying a voltage (V thi ) and a positive voltage to the control gate, a voltage is applied to the control gate under the source voltage and the drain voltage at the time of reading, and the source and the A control gate voltage (V thf ) for allowing a predetermined current to flow between the drain and a negative voltage is applied to the control gate, and after erasing is completed, the source voltage and the drain voltage at the time of reading are below A control gate voltage (V era ) for applying a voltage to the control gate and causing a predetermined current to flow between the source and the drain;
In a second nonvolatile memory having a second tunnel insulating film made only of a silicon oxide film instead of the first tunnel insulating film, a voltage applied to the second tunnel insulating film measured with the semiconductor substrate side as 0V Dependence of tunnel current density flowing through the second tunnel insulating film on (V) (I S = I S (V)), and built-in between the semiconductor substrate and the charge storage layer viewed from the charge storage layer A voltage difference (V bi ) due to potential, a capacitance (C SFTO ) between the semiconductor substrate and the charge storage layer, a capacitance (C ONO ) between the charge storage layer and the control gate, and C ONO / (C ONO + C SFTO) coupling ratio defined by the (C SRCG), the voltage applied between the control gate during the write and the semiconductor substrate (V WL) , And the voltage (V WL) half of the voltage applied between the semiconductor substrate and the control gate (V hf), under the source and drain voltages during the read, the charge storage layer is electrically when neutral, the control gate voltage for a given current flows between the applied voltage to the control gate and the source the drain (V thi), a positive voltage is applied to the control gate Then, after writing is completed, a control gate voltage (V) for applying a voltage to the control gate under a source voltage and a drain voltage at the time of reading and causing a predetermined current to flow between the source and the drain. and thf), after erasing by applying a negative voltage to the control gate is completed, under the source and drain voltages during the read, electrodeposition to said control gate Between the the applied control gate voltage for a given current flows between the drain and the source (V era), I C ( C CRCG (V thi -V thf) + V bi) <I S first and relation of (C SRCG (V thi -V thf ) + V bi), I C (C CRCG (V hf + V thi -V era) + V bi) <I S (C SRCG (V hf + V thi -V era) and + V bi) comprising second relationship, I C (C CRCG (V WL + V thi -V thf) + V bi)> I S (C SRCG (V WL + V thi -V thf) + V bi) comprising third The relationship is established.
(2) The present invention relates to a first tunnel formed by stacking a source and a drain formed on a semiconductor substrate, and a silicon oxide film and a first insulating film different from the silicon oxide film formed on the surface of the semiconductor substrate. An insulating film; a charge storage layer formed on the first tunnel insulating film; a block insulating film formed on the charge storage layer; and a potential of the charge storage layer formed on the block insulating film. A semiconductor device comprising a first nonvolatile memory having a control gate for controlling,
Dependence (I C = I C (V)) of the tunnel current density flowing through the first tunnel insulating film with respect to the voltage (V) applied to the first tunnel insulating film measured with the semiconductor substrate side as 0 V; A voltage difference (V bi ) due to a built-in potential between the semiconductor substrate and the charge storage layer viewed from the charge storage layer, a capacitance (C CFTO ) between the semiconductor substrate and the charge storage layer, and A capacitance (C ONO ) between the charge storage layer and the control gate, a coupling ratio (C CRCG ) defined by C ONO / (C ONO + C CFTO ), and the control gate and the semiconductor substrate at the time of erasing a voltage (V WL) to be applied between the voltage (V WL) half of the voltage applied between the semiconductor substrate and the control gate and (V hf), source during the read A control gate for applying a voltage to the control gate to cause a predetermined current to flow between the source and the drain when the charge storage layer is electrically neutral under a source voltage and a drain voltage After writing is completed by applying a voltage (V thi ) and a positive voltage to the control gate, a voltage is applied to the control gate under the source voltage and the drain voltage at the time of reading, and the source and the A control gate voltage (V thf ) for allowing a predetermined current to flow between the drain and a negative voltage is applied to the control gate, and after erasing is completed, the source voltage and the drain voltage at the time of reading are below A control gate voltage (V era ) for applying a voltage to the control gate and causing a predetermined current to flow between the source and the drain;
In a second nonvolatile memory having a second tunnel insulating film made only of a silicon oxide film instead of the first tunnel insulating film, a voltage applied to the second tunnel insulating film measured with the semiconductor substrate side as 0V Dependence of tunnel current density flowing through the second tunnel insulating film on (V) (I S = I S (V)), and built-in between the semiconductor substrate and the charge storage layer viewed from the charge storage layer A voltage difference (V bi ) due to potential, a capacitance (C SFTO ) between the semiconductor substrate and the charge storage layer, a capacitance (C ONO ) between the charge storage layer and the control gate, and C ONO / (C ONO + C SFTO) coupling ratio defined by the (C SRCG), the voltage applied between the control gate during the write and the semiconductor substrate (V WL) , And the voltage (V WL) half of the voltage applied between the semiconductor substrate and the control gate (V hf), under the source and drain voltages during the read, the charge storage layer is electrically when neutral, the control gate voltage for a given current flows between the applied voltage to the control gate and the source the drain (V thi), a positive voltage is applied to the control gate Then, after writing is completed, a control gate voltage (V) for applying a voltage to the control gate under a source voltage and a drain voltage at the time of reading and causing a predetermined current to flow between the source and the drain. and thf), after erasing by applying a negative voltage to the control gate is completed, under the source and drain voltages during the read, electrodeposition to said control gate Between the applied control gate voltage for a given current flows between the drain and the source (V era), I C ( C CRCG (V thi -V thf) + V bi) <I S first and relation of (C SRCG (V thi -V thf ) + V bi), I C (C CRCG (V hf + V thi -V era) + V bi) <I S (C SRCG (V hf + V thi -V era) and + V bi) comprising second relationship, I C (C CRCG (V WL + V thi -V thf) + V bi)> I S (C SRCG (V WL + V thi -V thf) + V bi) comprising third The relationship is established.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

不揮発性メモリの書き込み・消去特性、電荷保持特性、ディスターブ抑制特性を向上させることが可能となる。   It becomes possible to improve the write / erase characteristics, charge retention characteristics, and disturb suppression characteristics of the nonvolatile memory.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは以下の説明を参酌して判断すべきものである。また、以下の実施の形態は、本発明の技術的思想を具現化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置、動作電圧などを下記のように限定するものではない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted. The drawings are schematic, and the relationship between thickness and planar dimensions, the ratio of the thickness of each layer, and the like should be determined in consideration of the following description. Further, the following embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is the material, shape, structure, and arrangement of components. The operating voltage is not limited as follows.

（実施の形態１）
図１は、本実施の形態であるフラッシュメモリのメモリセルを示す断面図である。例えばｐ型の単結晶シリコンからなる基板１０には、ｎ型のソース６０およびドレイン７０が形成されている。基板１０の表面には、トンネル絶縁膜２０が形成されている。このトンネル絶縁膜２０は、下層から順に第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３を積層した３層構造で構成されている。トンネル絶縁膜２０の上には、ｎ型の多結晶シリコン膜からなる電荷蓄積層３０が形成されている。この電荷蓄積層３０から見た基板１０のビルトインポテンシャルは、例えば１ｅＶである。また、トンネル絶縁膜２０と電荷蓄積層３０との接触面積は、例えば９０ｎｍ×９０ｎｍである。電荷蓄積層３０の上には、ブロック絶縁膜４０が形成されており、ブロック絶縁膜４０の上には、ｎ型の多結晶シリコン膜からなる制御ゲート５０が形成されている。 (Embodiment 1)
FIG. 1 is a cross-sectional view showing a memory cell of a flash memory according to the present embodiment. For example, an n-type source 60 and a drain 70 are formed on a substrate 10 made of p-type single crystal silicon. A tunnel insulating film 20 is formed on the surface of the substrate 10. The tunnel insulating film 20 has a three-layer structure in which a first insulating film 21, a second insulating film 22, and a third insulating film 23 are stacked in order from the lower layer. On the tunnel insulating film 20, a charge storage layer 30 made of an n-type polycrystalline silicon film is formed. The built-in potential of the substrate 10 viewed from the charge storage layer 30 is, for example, 1 eV. The contact area between the tunnel insulating film 20 and the charge storage layer 30 is, for example, 90 nm × 90 nm. A block insulating film 40 is formed on the charge storage layer 30, and a control gate 50 made of an n-type polycrystalline silicon film is formed on the block insulating film 40.

本実施の形態のフラッシュメモリは、第１絶縁膜２１および第３絶縁膜２３を酸化シリコン以外の絶縁膜で構成し、第２絶縁膜２２を酸化シリコン膜（バリア高さ＝３．２ｅＶ、比誘電率＝７．５）で構成している。第１絶縁膜２１および第３絶縁膜２３を構成する絶縁膜は、酸化シリコンよりもバリア高さが低く、かつ比誘電率が高い材料、例えば窒化シリコン、ＺｒＳｉＯ４、ＨｆＳｉＯｘＮｙなどからなる。 In the flash memory of the present embodiment, the first insulating film 21 and the third insulating film 23 are made of an insulating film other than silicon oxide, and the second insulating film 22 is a silicon oxide film (barrier height = 3.2 eV, ratio Dielectric constant = 7.5). The insulating films constituting the first insulating film 21 and the third insulating film 23 are made of a material having a barrier height lower than that of silicon oxide and a high relative dielectric constant, such as silicon nitride, ZrSiO 4 , HfSiOxNy, or the like.

このように、本実施の形態のフラッシュメモリは、トンネル絶縁膜２０の一部である第２絶縁膜２２を第１絶縁膜２１および第３絶縁膜２３よりも誘電率が低い酸化シリコン膜で構成する。これにより、電荷蓄積層３０と基板１０との間の容量が小さくなり、制御ゲート５０に印加した電圧が効率的にトンネル絶縁膜２０にかかるようになるので、書き込み・消去を高速で行うことが可能になる。また、酸化シリコン膜は、バリア高さが高く、電子の熱励起によるリークが小さいため、電荷保持特性に優れるという特徴がある。さらに、酸化シリコン膜は、トラップ密度が低いことから、書換え劣化が小さいという特徴がある。なお、本実施の形態では、以後、特に断りのない限り、第１絶縁膜２１および第３絶縁膜２３は同一の材料とし、それらの膜厚もほぼ同じとする。   As described above, in the flash memory according to the present embodiment, the second insulating film 22 which is a part of the tunnel insulating film 20 is formed of a silicon oxide film having a dielectric constant lower than that of the first insulating film 21 and the third insulating film 23. To do. As a result, the capacitance between the charge storage layer 30 and the substrate 10 is reduced, and the voltage applied to the control gate 50 is efficiently applied to the tunnel insulating film 20, so that writing / erasing can be performed at high speed. It becomes possible. In addition, the silicon oxide film has a feature that the barrier height is high and leakage due to thermal excitation of electrons is small, so that the charge retention characteristics are excellent. Furthermore, since the silicon oxide film has a low trap density, it has a feature that the rewriting deterioration is small. In the present embodiment, unless otherwise specified, the first insulating film 21 and the third insulating film 23 are made of the same material, and the film thicknesses thereof are almost the same.

次に、トンネル絶縁膜を酸化シリコン膜で構成した従来のフラッシュメモリと比較した場合、トンネル絶縁膜２０を３層膜で構成した本実施の形態のフラッシュメモリの書き込み・消去特性がより向上し、かつ電荷保持特性やディスターブ耐性などのトランジスタ特性が同等以上となるための条件を説明する。ここで、トランジスタ特性が同等であるとは、読み出し時におけるソース電圧およびドレイン電圧の下で電荷蓄積層が電気的に中性である場合に、制御ゲートに電圧を印加してソース−ドレイン間に１０ｎＡ程度の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、基板−電荷蓄積層間のビルトインポテンシャル（Ｖｂｉ）とが等しいという意味である。 Next, when compared with a conventional flash memory in which the tunnel insulating film is composed of a silicon oxide film, the write / erase characteristics of the flash memory of the present embodiment in which the tunnel insulating film 20 is composed of a three-layer film are further improved, The conditions for the transistor characteristics such as charge retention characteristics and disturb resistance to be equal to or higher will be described. Here, the transistor characteristics are equivalent when the charge storage layer is electrically neutral under the source voltage and the drain voltage at the time of reading and a voltage is applied to the control gate between the source and the drain. This means that the control gate voltage (V thi ) for flowing a current of about 10 nA is equal to the built-in potential (V bi ) between the substrate and the charge storage layer.

データの書き込みは、制御ゲートに正の電圧を印加し、閾値電圧をＶｔｈｆまで上昇させることによって行う。ここで、閾値電圧とは、読出し条件としてソース電圧およびドレイン電圧を所定の値に設定し、制御ゲートに電圧を印加してソース−ドレイン間に１０ｎＡの電流が流れるための制御ゲート電圧と定義する。 Data is written by applying a positive voltage to the control gate and increasing the threshold voltage to V thf . Here, the threshold voltage is defined as a control gate voltage for setting a source voltage and a drain voltage to predetermined values as a read condition, applying a voltage to the control gate, and causing a current of 10 nA to flow between the source and the drain. .

データの消去は、制御ゲートに負の電圧を印加し、閾値電圧をＶｅｒａまで降下させることによって行う。すなわち、本実施の形態のフラッシュメモリと従来のフラッシュメモリのそれぞれの書き込み・消去において、必要とする閾値電圧の変化量を同じにして比較を行う。また、書き込み・消去動作時における制御ゲート−基板間の電圧ＶＷＬも同じにして比較を行う。さらに、基板−電荷蓄積層間の容量（ＣＯＮＯ）も同じにして比較を行う。なお、後述する他の実施の形態においても、比較の対象となる従来のフラッシュメモリ（トンネル絶縁膜を酸化シリコン膜で構成したフラッシュメモリ）は、各実施の形態のフラッシュメモリに対して上記の条件を満たすものとする。 Data is erased by applying a negative voltage to the control gate and lowering the threshold voltage to Vera . That is, in the writing / erasing of the flash memory according to the present embodiment and the conventional flash memory, the comparison is performed with the required amount of change in the threshold voltage being the same. Further, the voltage V WL between the control gate and the substrate during the write / erase operation is also made the same for comparison. Further, the comparison is performed with the same capacitance (C ONO ) between the substrate and the charge storage layer. In other embodiments described later, the conventional flash memory to be compared (flash memory in which the tunnel insulating film is formed of a silicon oxide film) has the above-described conditions for the flash memory of each embodiment. Shall be satisfied.

また、３層構造のトンネル絶縁膜２０において、トンネル電流の電圧に対する依存性をＩＣ＝ＩＣ（Ｖ）とし、酸化シリコン膜（膜厚＝ａナノメータ（ｎｍ）、ａは任意の数値）からなるトンネル絶縁膜において、トンネル電流の電圧に対する依存性をＩＳ＝ＩＳ（Ｖ）とする。ここで、Ｖ＞０であるときは、電荷蓄積層の電位が基板電位よりも低く、電子に対するポテンシャルが低い場合であり、Ｖ＜０であるときはその逆である。 In the tunnel insulating film 20 having a three-layer structure, the dependency of the tunnel current on the voltage is I C = I C (V), and the silicon oxide film (film thickness = a nanometer (nm), a is an arbitrary numerical value) In this tunnel insulating film, the dependence of the tunnel current on the voltage is I S = I S (V). Here, when V> 0, the potential of the charge storage layer is lower than the substrate potential and the potential for electrons is low, and vice versa when V <0.

電流値は、流れている電流の絶対値で定義する。このとき、以下の３つの条件（１）、（２）、（３）をすべて満たすフラッシュメモリは、従来のフラッシュメモリと比較して書き込み・消去特性が向上し、かつ電荷保持特性およびディスターブ耐性も同等以上となる。なお、本実施の形態のフラッシュメモリの場合、書き込み時に電子がトンネルする順番は、第１絶縁膜２１、第２絶縁膜２２、第３絶縁膜の順であり、消去時にはその逆になる。従って、第１絶縁膜２１と第３絶縁膜２３とが異なる材料で構成された非対称なトンネル絶縁膜の場合は、トンネル電流の電流・電圧特性が書き込み側と消去側とで異なってくる。従って、それぞれの場合で以下の条件（１）、（２）、（３）を満たしていれば、従来のフラッシュメモリと比較して書き込み・消去特性が向上し、かつ電荷保持特性およびディスターブ耐性が同等以上となる。
条件（１）：電荷保持条件
書き込み状態（電荷保持状態）において、ＶＷＬ＝０Ｖであるときにトンネル絶縁膜を流れるトンネル電流を比べ、積層構造のトンネル絶縁膜２０を流れるトンネル電流の方が酸化シリコン膜からなるトンネル絶縁膜よりも少ないこと。すなわち、
ＩＣ（ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）
であること。 The current value is defined by the absolute value of the flowing current. At this time, a flash memory that satisfies all of the following three conditions (1), (2), and (3) has improved write / erase characteristics as compared with the conventional flash memory, and also has charge retention characteristics and disturb resistance. It becomes equal or better. In the flash memory of this embodiment, the order in which electrons tunnel during writing is the order of the first insulating film 21, the second insulating film 22, and the third insulating film, and vice versa during erasing. Therefore, in the case of an asymmetric tunnel insulating film in which the first insulating film 21 and the third insulating film 23 are made of different materials, the current / voltage characteristics of the tunnel current differ between the writing side and the erasing side. Therefore, if the following conditions (1), (2), and (3) are satisfied in each case, the write / erase characteristics are improved as compared with the conventional flash memory, and the charge retention characteristics and the disturb resistance are improved. It becomes equal or better.
Condition (1): Charge retention condition In the write state (charge retention state), the tunnel current flowing through the tunnel insulating film 20 is compared with the tunnel current flowing through the tunnel insulating film when V WL = 0V. Less than tunnel insulating film made of silicon film. That is,
I C (C CRCG (V thi -V thf) + V bi) <I S (C SRCG (V thi -V thf) + V bi)
Be.

ここで、ＣＣＲＣＧおよびＣＳＲＣＧは、それぞれトンネル絶縁膜を積層膜で構成したときのカップリング比、および酸化シリコン膜で構成したときのカップリング比であり、ＣＣＲＣＧ＝ＣＯＮＯ／（ＣＯＮＯ＋ＣＣＦＴＯ）、ＣＳＲＣＧ＝ＣＯＮＯ／（ＣＯＮＯ＋ＣＳＦＴＯ）である。また、ＣＣＦＴＯは、トンネル絶縁膜を積層膜で構成したときの基板−電荷蓄積層間の容量であり、ＣＳＦＴＯは、トンネル絶縁膜を酸化シリコン膜で構成したときの基板−電荷蓄積層間の容量である。トンネル絶縁膜を積層膜で構成した場合と、酸化シリコン膜で構成した場合とでは、トンネル絶縁膜の容量が異なるので、ＣＣＲＣＧとＣＳＲＣＧとは異なり、トンネル絶縁膜に印加される電圧も異なる。 Here, C CRCG and C SRCG are the coupling ratio when the tunnel insulating film is formed of a laminated film and the coupling ratio when the tunnel insulating film is formed of a silicon oxide film, respectively, and C CRCG = C ONO / (C ONO + C CFTO ), C SRCG = C ONO / (C ONO + C SFTO ). C CFTO is the capacitance between the substrate and the charge storage layer when the tunnel insulating film is formed of a laminated film, and C SFTO is the capacitance between the substrate and the charge storage layer when the tunnel insulating film is formed of a silicon oxide film. It is. Since the tunnel insulating film has a different capacity between the case where the tunnel insulating film is formed of a laminated film and the case where the tunnel insulating film is formed of a silicon oxide film, the voltage applied to the tunnel insulating film is also different between C CRCG and C SRCG. .

ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉは、トンネル絶縁膜を積層膜で構成したときの書き込み状態（電荷保持状態）において、電荷蓄積層に溜まっている電荷が作り出す電圧勾配によってかかるトンネル絶縁膜への電圧であり、ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉは、トンネル絶縁膜を酸化シリコン膜で構成したときの書き込み状態（電荷保持状態）において、電荷蓄積層に溜まっている電荷が作り出す電圧勾配によってかかるトンネル絶縁膜への電圧である。 C CRCG (V thi −V thf ) + V bi is a tunnel insulating film applied by a voltage gradient generated by charges accumulated in the charge storage layer in a writing state (charge holding state) when the tunnel insulating film is formed of a laminated film. C SRCG (V thi −V thf ) + V bi is generated by the charge accumulated in the charge storage layer in the writing state (charge holding state) when the tunnel insulating film is formed of a silicon oxide film. This is the voltage applied to the tunnel insulating film due to the voltage gradient.

Ｖｂｉは、基板と電荷蓄積層のビルトインポテンシャルである。例えば基板がｐ型のシリコンで、電荷蓄積層がｎ型の多結晶シリコンの場合、両者間のビルトインポテンシャルが１ｅＶとすれば、
ＩＣ（ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋１）＜ＩＳ（ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋１）
が条件となる。基板と電荷蓄積層にシリコンを用いた場合、一方がｐ型で他方がｎ型であっても、そのビルトインポテンシャルはせいぜい−１＜Ｖｂｉ＜１の範囲である。以後、条件（１）の電荷保持時に単層膜（酸化シリコン膜）にかかる電圧（ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）をＶＲＳ、積層膜にかかる電圧（ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）をＶＲＣと呼ぶ。
条件（２）：半選択モードビットのディスターブ抑制条件
あるメモリセルが書き込み対象となっている時には、他のメモリセルへの書き込みが禁止されなければならない。しかし、書き込み対象セルと同一のワード線もしくは同一のビット線に接続されたメモリセルは、書込み禁止にもかかわらず、浮遊ゲート−基板間に電圧がかかる。これを半選択モードという。 V bi is a built-in potential between the substrate and the charge storage layer. For example, when the substrate is p-type silicon and the charge storage layer is n-type polycrystalline silicon, if the built-in potential between the two is 1 eV,
I C (C CRCG (V thi −V thf ) +1) <I S (C SRCG (V thi −V thf ) +1)
Is a condition. When silicon is used for the substrate and the charge storage layer, even if one is p-type and the other is n-type, its built-in potential is at most in the range of -1 <V bi <1. Thereafter, the voltage (C SRCG (V thi -V thf ) + V bi ) applied to the single layer film (silicon oxide film) during charge retention under the condition (1) is set to V RS , and the voltage applied to the stacked film (C CRCG (V thi − V thf ) + V bi ) is referred to as V RC .
Condition (2): Disturbance suppression condition of half-select mode bit When a certain memory cell is a write target, writing to another memory cell must be prohibited. However, a voltage is applied between the floating gate and the substrate of the memory cell connected to the same word line or the same bit line as the write target cell, regardless of the write inhibition. This is called a semi-selection mode.

例えばＮＡＮＤ型フラッシュメモリの場合は、図２のような半選択モードビットＡ、Ｂが存在する。図のように、書き込み選択ワード線以外のワード線電圧をＶＭとしたとき、半選択モードビットＡの制御ゲート−基板間にかかる電圧はＶＭである。また、半選択モードビットＢにかかる電圧は、ＶＷＬ−ＶａまたはＶＷＬ−（ＶＭ−Ｖｔｈ）の何れか大きな値である。ビットＡには書き込みを防止し、電流をパスさせるだけのゲート電圧がかかっていることが好ましく、ビットＢには書き込みを禁止するのに必要な電圧がかかっていることが望ましい。図中のＶＭとＶａによって半選択モードビットＡ、Ｂの制御ゲート−基板間にかかる電圧は変わり、ビットＡのディスターブの方が強い場合とビットＢのディスターブの方が強い場合とがある。典型的にはフラッシュメモリの実動作において、書き込み選択セルの基板−制御ゲート間電圧の約半分程度が半選択モードビットにかかっていると考えてよい。 For example, in the case of a NAND flash memory, there are half-select mode bits A and B as shown in FIG. As shown, when the word line voltage other than the write select word line and a V M, the control gates of the half-select mode bits A - voltage applied between the substrates is V M. The voltage applied to the half-select mode bit B is, V WL -V a or V WL - is any larger value of (V M -V th). It is preferable that a bit voltage is applied to the bit A so as to prevent writing and pass current, and it is desirable that the bit B has a voltage necessary to inhibit writing. Half-select mode bits A through V M and V a in the drawing, the control gate of the B - is the voltage applied between the substrates instead, there is the case towards the disturbance case towards disturbance is strong and the bit B of the bit A is strong . Typically, in the actual operation of the flash memory, it can be considered that about half of the voltage between the substrate and the control gate of the write selection cell depends on the half-select mode bit.

半選択モードビットの制御ゲート−基板間電圧をＶｈｆ＝（１／２）×ＶＷＬ（ＶＷＬ：書き込み時に印加する制御ゲート電圧）として定義する。そこで、半選択モードビットへの書き込みを回避する条件を以下のように定める。 The voltage between the control gate and the substrate of the half-select mode bit is defined as V hf = (1/2) × V WL (V WL : control gate voltage applied during writing). Therefore, conditions for avoiding writing to the half-selected mode bits are determined as follows.

半選択モードビットの制御ゲート−基板間電圧をＶｈｆとした時に、
ＩＣ（ＣＣＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）
ここで、ＣＣＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉは、半選択モード時に積層膜にかかる電圧であり、ＣＳＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉは、半選択モード時に単層膜（酸化シリコン膜）にかかる電圧である。この場合も、単層膜使用時と積層膜使用時ではカップリング比が異なるので、半選択モード時に単層膜にかかる電圧と積層膜にかかる電圧は異なる。以後、条件（２）の半選択モード時に単層膜にかかる電圧（ＣＳＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）をＶＨＳ、積層膜にかかる電圧（ＣＣＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）をＶＨＣと呼ぶ。
条件（３）：高電界高電流条件（制御ゲートに電圧を印加して書き込み・消去を行う時に、単層膜（酸化シリコン膜）を使用した場合よりも書き込み・消去速度が向上するための条件）
書き込み特性を向上させるためには、書き込み時に制御ゲートに印加する電圧をＶＷＬとして、
ＩＣ（ＣＣＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＞ＩＳ（ＣＳＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）
を満たすこと。 When the voltage between the control gate and the substrate of the half-select mode bit is V hf ,
I C (C CRCG (V hf + V thi -V era) + V bi) <I S (C SRCG (V hf + V thi -V era) + V bi)
Here, C CRCG (V hf + V thi -V era) + V bi is the voltage applied to the laminated film in half-select mode, C SRCG (V hf + V thi -V era) + V bi is a single semi-selection mode This is the voltage applied to the layer film (silicon oxide film). Also in this case, since the coupling ratio differs between the use of the single layer film and the use of the multilayer film, the voltage applied to the single layer film and the voltage applied to the multilayer film in the half-select mode are different. Thereafter, conditional half-select mode the voltage applied to the monolayer of (2) (C SRCG (V hf + V thi -V era) + V bi) the V HS, the voltage applied to the laminated film (C CRCG (V hf + V thi - V era ) + V bi ) is referred to as V HC .
Condition (3): High electric field and high current condition (a condition for improving the writing / erasing speed when a voltage is applied to the control gate and writing / erasing is performed as compared with the case where a single layer film (silicon oxide film) is used. )
In order to improve the writing characteristics, the voltage applied to the control gate at the time of writing is set to V WL .
I C (C CRCG (V WL + V thi -V thf) + V bi)> I S (C SRCG (V WL + V thi -V thf) + V bi)
To meet.

また、消去特性を向上させるためには、消去時に制御ゲートに印加する電圧をＶＷＬとして、
ＩＣ（ＣＣＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）＞ＩＳ（ＣＳＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）
を満たすこと。 In order to improve the erasing characteristics, the voltage applied to the control gate at the time of erasing is set as V WL ,
I C (C CRCG (V WL + V thi -V era) + V bi)> I S (C SRCG (V WL + V thi -V era) + V bi)
To meet.

この場合も、単層膜使用時と積層膜使用時ではカップリング比が異なるので、書き込み時にトンネル絶縁膜にかかる電圧も異なる。以後、条件（３）の書き込み終了時に単層膜にかかる電圧（ＣＳＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）をＶＦＳ、積層膜にかかる電圧（ＣＣＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）をＶＦＣと呼ぶ。 Also in this case, the voltage applied to the tunnel insulating film at the time of writing is different because the coupling ratio is different when the single layer film is used and when the laminated film is used. Thereafter, the condition (3) At the end of write operation to the voltage applied to the single layer film of (C SRCG (V WL + V thi -V thf) + V bi) the V FS, according to the laminated film voltage (C CRCG (V WL + V thi -V era) + V bi) is referred to as the V FC.

以下、いくつかの補足説明をする。カップリング比は、トンネル絶縁膜容量とブロック絶縁膜容量の他に、注目する電荷蓄積層と他の電荷蓄積層との容量結合など、他の容量の効果も厳密には入ってくるが、これらの容量はＣＯＮＯ＋ＣＦＴＯに比べて小さいので、無視してよい。なお、ＣＯＮＯとＣＦＴＯは、図１に示したように、メモリセル構造が平坦で、かつブロック絶縁膜も平坦な場合であり、本実施の形態のように、トンネル絶縁膜が３層膜（第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３）であるならば、 Some supplementary explanations are given below. The coupling ratio strictly includes the effects of other capacitances such as capacitive coupling between the charge storage layer of interest and other charge storage layers in addition to the tunnel insulating film capacitance and block insulating film capacitance. Since the capacity of is smaller than that of C ONO + C FTO , it can be ignored. Note that C ONO and C FTO are cases where the memory cell structure is flat and the block insulating film is flat as shown in FIG. 1, and the tunnel insulating film is a three-layer film as in this embodiment. If (first insulating film 21, second insulating film 22 and third insulating film 23),

Figure 2008053440
である。ここで、εＯＮＯ、ｄＯＮＯおよびＳＯＮＯは、それぞれブロック絶縁膜の比誘電率、厚さおよび断面積であり、Ｓ２１、Ｓ２２およびＳ２３は、それぞれ第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３の断面積である。また、ε２１、ｄ２２およびＳ２３は、それぞれ第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３の比誘電率であり、ｄ２１、ｄ２２およびｄ２３は、それぞれ第１絶縁膜２１、第２絶縁膜２２および第３絶縁膜２３の膜厚である。一方、ブロック絶縁膜や電荷蓄積層が平坦でないような場合、ＣＯＮＯは、別途形状に合わせて算出すればよい。
Figure 2008053440
 It is. Here, ε ONO , d ONO and S ONO are the relative dielectric constant, thickness and cross-sectional area of the block insulating film, respectively, and S 21 , S 22 and S 23 are the first insulating film 21 and the second insulating film, respectively. It is a cross-sectional area of the film 22 and the third insulating film 23. Further, ε 21 , d 22 and S 23 are relative dielectric constants of the first insulating film 21, the second insulating film 22 and the third insulating film 23, respectively, and d 21 , d 22 and d 23 are respectively the first dielectric film 21 , d 22 and d 23 . It is the film thickness of the insulating film 21, the second insulating film 22, and the third insulating film 23. On the other hand, if the block insulating film and the charge storage layer are not flat, C ONO may be calculated separately according to the shape.

上の式は、トンネル絶縁膜が３層膜である場合の条件であるが、パラメータｄ２１、ｄ２２およびｄ２３のうち、いずれか一つを０とすることにより、トンネル絶縁膜が２層膜である場合の条件として使用することができる。 The above equation is a condition when the tunnel insulating film is a three-layer film. By setting any one of the parameters d 21 , d 22 and d 23 to 0, the tunnel insulating film has two layers. It can be used as a condition in the case of a film.

条件（３）においては、書き込み・消去終了時における電流値を比べているが、その理由は以下の通りである。例えば、トンネル絶縁膜を膜厚９ｎｍの酸化シリコン膜で構成した場合の書き込み時の制御ゲート電圧（ＶＷＬ）＝２０Ｖ、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍのフラッシュメモリにおいて、消去時の閾値（Ｖｅｒａ）＝−１Ｖから書き込み時の閾値（Ｖｔｈｉ）＝３．３Ｖとなるまで書き込みを行うとするならば、書き込み時間の約８０％は、Ｖｔｈｉ＝２．８Ｖ〜３．３Ｖの範囲で費やされる。すなわち、書き込み終了時付近におけるトンネル電流の効率に律則される。これは、トンネル絶縁膜を積層膜で構成した場合でも同様である。従って、書き込み・消去終了時における電流値を比べている。また、書き込み・消去特性を向上させる条件の十分条件を導出するために、トンネル絶縁膜にかかる電圧が一番低いところで比較を行った。 In the condition (3), the current values at the end of writing / erasing are compared for the following reason. For example, when the tunnel insulating film is formed of a silicon oxide film having a thickness of 9 nm, the control gate voltage (V WL ) = 20 V, V thi = −0.5 V, V thf = 3.3 V, V era = − at the time of writing. In a flash memory of 1 V, C ONO = 3.11 × 10 −17 F / m, writing is performed until the threshold value at the time of erasing (V era ) = − 1 V to the threshold value at the time of writing (V thi ) = 3.3 V If so, about 80% of the writing time is spent in the range of V thi = 2.8V to 3.3V. That is, it is governed by the efficiency of the tunnel current near the end of writing. This is the same even when the tunnel insulating film is formed of a laminated film. Therefore, the current values at the end of writing / erasing are compared. Further, in order to derive sufficient conditions for improving the write / erase characteristics, a comparison was made at the lowest voltage applied to the tunnel insulating film.

条件（１）の電荷保持特性および条件（２）のディスターブ抑制条件においては、トンネル絶縁膜にかかる電圧が最大である時を比べており、これは十分条件を導出するためである。なお、条件（３）はホットエレクトロンを用いないトンネル電流による動作の場合である。ホットエレクトロンによる注入動作の場合、ホットエレクトロン発生量が等しくなるよう、酸化シリコン膜とほぼ同容量の積層膜を用意し、酸化シリコン膜を用いたフラッシュメモリと積層膜を用いたフラッシュメモリのカップリング比をほぼ同じくし、ソース、ドレインおよび制御ゲート電圧も同条件の下で条件を導出した。詳しくは、実施の形態５で説明する。   In the charge retention characteristic of the condition (1) and the disturbance suppression condition of the condition (2), the voltage applied to the tunnel insulating film is compared to the maximum voltage, which is to sufficiently derive the condition. Condition (3) is the case of operation by a tunnel current that does not use hot electrons. In the case of injection operation using hot electrons, a laminated film with almost the same capacity as the silicon oxide film is prepared so that the amount of hot electrons generated is equal, and the flash memory using the silicon oxide film and the flash memory using the laminated film are coupled. The ratio was almost the same, and the conditions for the source, drain, and control gate voltages were derived under the same conditions. Details will be described in Embodiment 5.

トンネル電流の計算は、トランスファ−マトリクス(Transfer-Matrix)法を用いることによって計算できる。なお、トランスファ−マトリクス法は、トンネル電流の数値計算をする際によく用いられる手法であり、例えば、Hiroshi Mizuta, Tomonori Tanoue, and Susumu Takahashi, IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 35, No. 11, (1988)にその方法が記載されている。   The tunnel current can be calculated by using a transfer-matrix method. Note that the transfer matrix method is a technique often used in the numerical calculation of the tunnel current.For example, Hiroshi Mizuta, Tomonori Tanoue, and Susumu Takahashi, IEEE TRANSACTIONS ON ELECTRON DEVICES, Vol. 35, No. 11, (1988) describes the method.

トンネル電流の計算は、ＷＫＢ法など他の計算方法を使用してもよく、実測値でもよい。計算に際しては、本発明では基板のコンダクションバンドのエネルギーと基板のフェルミエネルギーが同じであると仮定し、温度３００Ｋの下で計算した。有効質量については、ｎ型シリコン基板中の電子の有効質量＝０．２ｍｅ（ｍｅは電子の静止質量）、積層膜（第１絶縁膜２１、第２絶縁膜２２、第３絶縁膜２３）中の電子の有効質量＝０．２５ｍｅ、酸化シリコン膜中の電子の有効質量＝０．２５ｍｅとした。   The calculation of the tunnel current may use another calculation method such as the WKB method, or may be an actual measurement value. In the calculation, in the present invention, the energy of the substrate conduction band and the Fermi energy of the substrate were assumed to be the same, and the calculation was performed at a temperature of 300K. Regarding the effective mass, the effective mass of electrons in the n-type silicon substrate = 0.2 me (me is the static mass of electrons), in the laminated film (first insulating film 21, second insulating film 22, and third insulating film 23). The effective mass of electrons was 0.25 me, and the effective mass of electrons in the silicon oxide film was 0.25 me.

酸化シリコン膜中の電子の有効質量＝０．２５ｍｅの決定の仕方であるが、ＦＮ(Fowler-Nordheim)近似式における決定の仕方と同様、有効質量をフィッティングパラメータとして、トランスファ−マトリクス法において求められる酸化シリコン膜中を流れるトンネル電流が実験結果と合うようにフィッティングさせることにより決定した。また、第１絶縁膜２１中の電子の有効質量および第３絶縁膜２３中の電子の有効質量の決定の仕方であるが、すべての材料について同様のフィッティングによる決定を行うことは困難である。従って、本発明の計算においては、第１絶縁膜２１中の電子の有効質量も第３絶縁膜２３中の電子の有効質量も、酸化シリコン膜中の電子の有効質量（０．２５ｍｅ）と同じとした。   The effective mass of electrons in the silicon oxide film is determined by 0.25 me. Similar to the determination method in the FN (Fowler-Nordheim) approximation formula, the effective mass is obtained as a fitting parameter in the transfer matrix method. It was determined by fitting the tunnel current flowing in the silicon oxide film so as to match the experimental results. Further, although the effective mass of electrons in the first insulating film 21 and the effective mass of electrons in the third insulating film 23 are determined, it is difficult to determine the same fitting for all materials. Therefore, in the calculation of the present invention, the effective mass of electrons in the first insulating film 21 and the effective mass of electrons in the third insulating film 23 are the same as the effective mass of electrons in the silicon oxide film (0.25 me). It was.

上記の３つの条件（１）、（２）、（３）を満足するようなフラッシュメモリは、従来のフラッシュメモリと比べて、書き込み・消去特性、ディスターブ抑制特性および電荷保持特性が向上する。また、以後の実施の形態においても、この３条件（１）、（２）、（３）を満たすフラッシュメモリを、従来のフラッシュメモリと比べて特性が向上しているものとする。   A flash memory that satisfies the above three conditions (1), (2), and (3) has improved write / erase characteristics, disturb suppression characteristics, and charge retention characteristics compared to conventional flash memories. Also in the following embodiments, it is assumed that the characteristics of the flash memory satisfying these three conditions (1), (2), and (3) are improved as compared with the conventional flash memory.

本実施の形態では、従来のフラッシュメモリのトンネル膜厚を典型的な厚さである９ｎｍとする。また、本実施の形態のフラッシュメモリでは、ＮＡＮＤ型フラッシュメモリの典型的な動作電圧として、書き込み時の制御ゲート電圧（ＶＷＬ）＝２０Ｖ、消去時の制御ゲート電圧（ＶＷＬ）＝−２０Ｖ、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍとする。 In this embodiment, the tunnel thickness of the conventional flash memory is set to 9 nm, which is a typical thickness. In the flash memory according to the present embodiment, as a typical operation voltage of the NAND flash memory, the control gate voltage (V WL ) at the time of writing = 20 V, the control gate voltage at the time of erasing (V WL ) = − 20 V, V thi = −0.5 V, V thf = 3.3 V, V era = −1 V, C ONO = 3.11 × 10 −17 F / m.

次に、膜厚９ｎｍの酸化シリコン膜をトンネル絶縁膜としたフラッシュメモリの書き込み特性と、積層膜（膜厚５ｎｍの窒化シリコン膜／膜厚２．５ｎｍの酸化シリコン膜／膜厚５ｎｍの窒化シリコン膜）をトンネル絶縁膜としたフラッシュメモリの書き込み特性を比較する。これら２種類のフラッシュメモリの書き込み時におけるトンネル電流電圧特性の計算結果を図３に示す。窒化シリコンのバリア高さは２ｅＶ、誘電率は７．５程度とし、トランスファ−マトリクス法により計算した。   Next, writing characteristics of a flash memory in which a silicon oxide film having a thickness of 9 nm is used as a tunnel insulating film, and a laminated film (a silicon nitride film having a thickness of 5 nm / a silicon oxide film having a thickness of 2.5 nm / a silicon nitride having a thickness of 5 nm) The writing characteristics of flash memories using a film as a tunnel insulating film are compared. FIG. 3 shows the calculation results of the tunnel current-voltage characteristics at the time of writing in these two types of flash memories. The barrier height of silicon nitride was 2 eV, the dielectric constant was about 7.5, and the calculation was performed by the transfer matrix method.

また、図には、条件（１）、（２）、（３）において、酸化シリコン膜をトンネル絶縁膜としたときに印加される電圧と、積層膜をトンネル絶縁膜としたときに印加される電圧とをそれぞれ縦線で示した。積層膜使用時のＶＦＣ＝８．４６Ｖ、ＶＨＣ＝５．８４Ｖ、ＶＲＣ＝０．７５Ｖであり、酸化シリコン膜使用時のＶＦＳ＝９．１Ｖ、ＶＨＳ＝６．２５Ｖ、ＶＲＳ＝０．９Ｖである。これらの電圧は、上述した式に本実施の形態におけるパラメータを用いることによって算出できる。以後の実施の形態においては、これらの電圧の記載を省略する。 Further, in the drawing, under conditions (1), (2), and (3), a voltage applied when the silicon oxide film is used as a tunnel insulating film and a voltage applied when the stacked film is used as a tunnel insulating film. Each voltage is indicated by a vertical line. V FC = 8.46 V, V HC = 5.84 V, V RC = 0.75 V when using a laminated film, V FS = 9.1 V, V HS = 6.25 V, V RS when using a silicon oxide film = 0.9V. These voltages can be calculated by using the parameters in the present embodiment in the above-described equation. In the following embodiments, description of these voltages is omitted.

図３から明らかなように、トンネル絶縁膜を上記積層膜で構成したフラッシュメモリは、条件（１）、（２）、（３）を満たしており、従来のフラッシュメモリと比べて書き込み・消去特性が向上している。また、リーク電流は約１／１００００、半選択モードのディスターブは同等程度以下に抑えられ、書き込み電流は約１０倍となっている。すなわち、トンネル絶縁膜を積層膜で構成したフラッシュメモリは、従来のフラッシュメモリと比べて書き込み効率がよくなっており、かつディスターブ抑制効果もあり、電荷保持特性も優れている。   As is apparent from FIG. 3, the flash memory in which the tunnel insulating film is composed of the above laminated film satisfies the conditions (1), (2), and (3), and has write / erase characteristics as compared with the conventional flash memory. Has improved. Further, the leakage current is about 1/10000, the disturbance in the half-select mode is suppressed to the same level or less, and the write current is about 10 times. That is, the flash memory in which the tunnel insulating film is formed of a laminated film has a higher writing efficiency, a disturb suppressing effect, and an excellent charge retention characteristic as compared with the conventional flash memory.

また、膜厚比ｄ２１：ｄ２２＝２：１に限定し、第１絶縁膜２１のバリア高さと比誘電率（ε２１）とをパラメータとして、フラッシュメモリの書き込み特性向上が見込める範囲（条件（１）、（２）、（３）を満たす範囲）を限定すべく計算すると、図４の斜線部のようになる。膜厚比ｄ２１：ｄ２２＝２：１に限定し、第１絶縁膜２１と第３絶縁膜２３とを図中の特性向上範囲に位置するバリア高さと比誘電率の材料で構成したフラッシュメモリは、従来のフラッシュメモリよりも特性が向上する。ただし、膜厚比ｄ２１：ｄ２２＝２：１ならばすべてよいわけではなく、適切な膜厚が存在する。以下に、図２の特性向上範囲に位置するバリア高さ＝２ｅＶ、誘電率＝７．５程度の窒化シリコンを例にとり、適切な膜厚を限定する。 Further, the film thickness ratio is limited to d 21 : d 22 = 2: 1, and the range (conditions) in which the write characteristics of the flash memory can be improved using the barrier height of the first insulating film 21 and the relative dielectric constant (ε 21 ) as parameters. When calculation is performed so as to limit (range satisfying (1), (2), and (3)), a hatched portion in FIG. 4 is obtained. The flash is formed by limiting the film thickness ratio to d 21 : d 22 = 2: 1, and the first insulating film 21 and the third insulating film 23 are made of a material having a barrier height and a relative dielectric constant located in the characteristic improvement range in the figure. Memory characteristics are improved over conventional flash memories. However, not all film thickness ratios d 21 : d 22 = 2: 1 are satisfactory, and an appropriate film thickness exists. In the following, an appropriate film thickness is limited by taking, as an example, silicon nitride having a barrier height = 2 eV and a dielectric constant = 7.5 located in the characteristic improvement range of FIG.

第１絶縁膜２１と第３絶縁膜２３とを窒化シリコン膜で構成した場合の膜厚（ｄ２１、ｄ２２）をパラメータとして、条件（１）、（２）、（３）を満たす範囲を計算すると、図５の斜線部のようになる。すなわち、膜厚比ｄ２１：ｄ２２＝２：１とするならば、図５の中でｄ２１＝２ｄ２２を満たす範囲が特性向上範囲に該当する。 A range satisfying the conditions (1), (2), and (3) is set using the film thicknesses (d 21 , d 22 ) when the first insulating film 21 and the third insulating film 23 are formed of silicon nitride films as parameters. When calculated, the shaded area in FIG. 5 is obtained. That is, if the film thickness ratio d 21 : d 22 = 2: 1, the range satisfying d 21 = 2d 22 in FIG. 5 corresponds to the characteristic improvement range.

また、図４によれば、膜厚比ｄ２１：ｄ２２＝２：１に限定し、条件（１）を満たすフラッシュメモリにおいて、第１絶縁膜２１と第３絶縁膜２３とをバリア高さ＝１．５ｅＶ、誘電率＝１２．６程度のＺｒＳｉＯ４で構成した場合にも特性が向上する。実際、図６に示すように、第１絶縁膜２１と第３絶縁膜２３とを膜厚５．６ｎｍのＺｒＳｉＯ４で構成し、第２絶縁膜２２を膜厚２．８ｎｍの酸化シリコン膜で構成したフラッシュメモリは、条件（１）、（２）、（３）を満たしている。図に示すように、従来のフラッシュメモリと比べて、リーク電流は約１／１００００、半選択モードのディスターブは約１／１００に抑えられ、書き込み電流は約１０倍となっている。すなわち、書き込み効率が良くなっており、電荷保持特性も優れている。 Further, according to FIG. 4, in the flash memory that satisfies the condition (1), the barrier ratio between the first insulating film 21 and the third insulating film 23 is limited to the film thickness ratio d 21 : d 22 = 2: 1. The characteristics are improved even when it is made of ZrSiO 4 having about 1.5 eV and a dielectric constant of about 12.6. Actually, as shown in FIG. 6, the first insulating film 21 and the third insulating film 23 are made of 5.6 nm thick ZrSiO 4 , and the second insulating film 22 is made of a 2.8 nm thick silicon oxide film. The configured flash memory satisfies the conditions (1), (2), and (3). As shown in the figure, compared with the conventional flash memory, the leakage current is suppressed to about 1/10000, the half-select mode disturb is suppressed to about 1/100, and the write current is about 10 times. That is, writing efficiency is improved and charge retention characteristics are also excellent.

また、ＨｆＳｉＯｘＮｙは、その組成比を変えることによってバリア高さと誘電率とを制御できる材料である。例えば、バリア高さおよび誘電率をＺｒＳｉＯ４と同程度にするには、Ｈｆ／（Ｈｆ＋Ｓｉ）＝４０〜６０％程度とし、Ｎ濃度を０〜２０％とすればよく、第１絶縁膜２１と第３絶縁膜２３とを膜厚５．６ｎｍのＨｆＳｉＯｘＮｙで構成し、第２絶縁膜２２を膜厚２．８ｎｍの酸化シリコン膜で構成したフラッシュメモリは、書き込み特性を向上できる。 HfSiOxNy is a material whose barrier height and dielectric constant can be controlled by changing its composition ratio. For example, in order to make the barrier height and the dielectric constant about the same as ZrSiO 4 , Hf / (Hf + Si) = about 40 to 60% and the N concentration should be set to 0 to 20%. The flash memory in which the third insulating film 23 is made of 5.6 nm thick HfSiOxNy and the second insulating film 22 is made of a 2.8 nm thick silicon oxide film can improve the writing characteristics.

なお、図４の特性向上範囲に該当する他の材料として、ＳｉＣ、ＧａＮ、３Ｃ−ＳｉＣ、III−V族ワイドギャップバンド半導体、II−VI族ワイドギャップバンド半導体などがある。なお、米国特許第６１２１６５４号において、高いＯＮ／ＯＦＦ比が見込めると主張されている窒化シリコン膜／窒化アルミニウム／窒化シリコン膜については、同様の検討を行っても特性が向上することはなかった。これは、窒化シリコン膜／窒化アルミニウム／窒化シリコン膜の組み合わせで作られた積層膜は容量が大きく、酸化シリコン膜に比べてカップリング比が低くなってしまうためである。   In addition, there exist SiC, GaN, 3C-SiC, a III-V group wide gap band semiconductor, a II-VI group wide gap band semiconductor etc. as another material applicable to the characteristic improvement range of FIG. In US Pat. No. 6,121,654, the characteristics of the silicon nitride film / aluminum nitride / silicon nitride film claimed to be expected to have a high ON / OFF ratio were not improved even if the same examination was performed. This is because a laminated film made of a combination of silicon nitride film / aluminum nitride / silicon nitride film has a large capacity and a coupling ratio lower than that of the silicon oxide film.

以上のように、フラッシュメモリの各種動作電圧および容量（ＣＯＮＯ）が与えられているときに、条件（１）、（２）、（３）を満たすような積層膜でトンネル絶縁膜を構成することにより、書き込み特性を向上させることができる。 As described above, the tunnel insulating film is formed of a laminated film that satisfies the conditions (1), (2), and (3) when various operating voltages and capacities (C ONO ) of the flash memory are given. As a result, the write characteristics can be improved.

次に、消去特性について説明する。図７に示すように、膜厚５ｎｍの窒化シリコン膜／膜厚２．５ｎｍの酸化シリコン膜／膜厚５ｎｍの窒化シリコン膜で構成されたトンネル絶縁膜は、条件（１）、（２）、（３）を満たしている。また、図７より、トンネル絶縁膜をこの積層膜で構成したフラッシュメモリの電荷保持特性は、従来のフラッシュメモリと比べてリーク電流が約１／１００００、半選択モードのディスターブが約１／１０に抑えられ、消去電流は約１０倍となる。すなわち、トンネル絶縁膜を上記積層膜で構成したフラッシュメモリは、従来のフラッシュメモリと比べて消去効率が向上し、かつディスターブが抑制され、電荷保持特性も向上する。   Next, erase characteristics will be described. As shown in FIG. 7, the tunnel insulating film formed of a silicon nitride film having a thickness of 5 nm / a silicon oxide film having a thickness of 2.5 nm / a silicon nitride film having a thickness of 5 nm is formed by the conditions (1), (2), (3) is satisfied. In addition, as shown in FIG. 7, the charge retention characteristics of the flash memory in which the tunnel insulating film is formed of this laminated film are about 1 / 10,000 leak current and about 1/10 of the half-select mode disturb compared with the conventional flash memory. As a result, the erase current becomes about 10 times. That is, the flash memory in which the tunnel insulating film is formed of the laminated film has improved erasing efficiency, suppressed disturb, and improved charge retention characteristics as compared with the conventional flash memory.

また、図８に示すように、第１絶縁膜２１と第３絶縁膜２３とをそれぞれ膜厚５．６ｎｍのＺｒＳｉＯ４で構成し、第２絶縁膜２２を膜厚２．８ｎｍの酸化シリコン膜で構成したフラッシュメモリは、条件（１）、（２）、（３）を満たしている。このフラッシュメモリの電荷保持特性は、従来のフラッシュメモリと比べてリーク電流は約１／１００００、半選択モードのディスターブは約１／１０〜１／１００に抑えられ、消去電流は約１０〜１００倍となる。すなわち、トンネル絶縁膜を上記積層膜で構成したフラッシュメモリは、従来のフラッシュメモリと比べて消去効率が向上し、かつディスターブが抑制され、電荷保持特性も向上する。 Further, as shown in FIG. 8, the first insulating film 21 and the third insulating film 23 are each made of ZrSiO 4 with a film thickness of 5.6 nm, and the second insulating film 22 is a silicon oxide film with a film thickness of 2.8 nm. The flash memory configured with satisfies the conditions (1), (2), and (3). The charge retention characteristic of this flash memory is that the leakage current is suppressed to about 1 / 10,000, the disturbance in the half-select mode is suppressed to about 1/10 to 1/100, and the erase current is about 10 to 100 times that of the conventional flash memory. It becomes. That is, the flash memory in which the tunnel insulating film is formed of the laminated film has improved erasing efficiency, suppressed disturb, and improved charge retention characteristics as compared with the conventional flash memory.

また、Ｈｆ／（Ｈｆ＋Ｓｉ）＝４０〜６０％程度とし、Ｎ濃度を０〜２０％とすることによって、バリア高さおよび誘電率をＺｒＳｉＯ４と同程度にした膜厚５．６ｎｍのＨｆＳｉＯｘＮｙ膜を第１絶縁膜２１と第３絶縁膜２３とし、膜厚２．８ｎｍの酸化シリコン膜を第２絶縁膜２２とした場合でも、従来のフラッシュメモリと比べて消去特性を向上させることができる。なお、上記した各種積層膜は、例えばＣＶＤ(Chemical Vapor Deposition)法、ＡＬＤ(Atomic Layer Deposition)法、スパッタリング法などによって堆積可能である。 Further, by setting Hf / (Hf + Si) = about 40 to 60% and setting the N concentration to 0 to 20%, an HfSiOxNy film having a film thickness of 5.6 nm in which the barrier height and the dielectric constant are the same as those of ZrSiO 4 is obtained. Even when the first insulating film 21 and the third insulating film 23 are used, and a silicon oxide film having a film thickness of 2.8 nm is used as the second insulating film 22, the erasing characteristics can be improved as compared with the conventional flash memory. The various laminated films described above can be deposited by, for example, a CVD (Chemical Vapor Deposition) method, an ALD (Atomic Layer Deposition) method, a sputtering method, or the like.

（実施の形態２）
前記実施の形態１では、トンネル絶縁膜を３層膜で構成したフラッシュメモリについて説明したが、トンネル絶縁膜を２層膜で構成した場合でも、特性の向上を図ることができる。図９は、本実施の形態であるフラッシュメモリのメモリセルを示す断面図である。例えばｐ型の単結晶シリコンからなる基板１０には、ｎ型のソース領域６０およびドレイン領域７０が形成されている。基板１０の表面には、トンネル絶縁膜２０が形成されている。このトンネル絶縁膜２０は、第１絶縁膜２１上に第２絶縁膜２２を積層した２層構造で構成されている。トンネル絶縁膜２０の上には、ｎ型の多結晶シリコン膜からなる電荷蓄積層３０が形成されている。この電荷蓄積層３０から見た基板１０のビルトインポテンシャルは、例えば１ｅＶである。また、トンネル絶縁膜２０と電荷蓄積層３０との接触面積は、例えば９０ｎｍ×９０ｎｍである。電荷蓄積層３０の上には、ブロック絶縁膜４０が形成されており、ブロック絶縁膜４０の上には、ｎ型の多結晶シリコン膜からなる制御ゲート５０が形成されている。 (Embodiment 2)
In the first embodiment, the flash memory in which the tunnel insulating film is constituted by a three-layer film has been described. However, even when the tunnel insulating film is constituted by a two-layer film, the characteristics can be improved. FIG. 9 is a cross-sectional view showing a memory cell of the flash memory according to the present embodiment. For example, an n-type source region 60 and a drain region 70 are formed on a substrate 10 made of p-type single crystal silicon. A tunnel insulating film 20 is formed on the surface of the substrate 10. The tunnel insulating film 20 has a two-layer structure in which a second insulating film 22 is stacked on a first insulating film 21. On the tunnel insulating film 20, a charge storage layer 30 made of an n-type polycrystalline silicon film is formed. The built-in potential of the substrate 10 viewed from the charge storage layer 30 is, for example, 1 eV. The contact area between the tunnel insulating film 20 and the charge storage layer 30 is, for example, 90 nm × 90 nm. A block insulating film 40 is formed on the charge storage layer 30, and a control gate 50 made of an n-type polycrystalline silicon film is formed on the block insulating film 40.

ここで、トンネル絶縁膜を酸化シリコン膜で構成した従来のフラッシュメモリと比べた時、本実施の形態のフラッシュメモリの書き込み・消去特性が向上し、かつ電荷保持特性およびディスターブ耐性が同等以上となる条件を明らかにする。比較の方法は、前記実施の形態１と同じである。すなわち、従来のフラッシュメモリのトンネル膜厚は、その典型的な厚さである９ｎｍとする。一方、本実施の形態のフラッシュメモリは、ＮＡＮＤ型フラッシュメモリの典型的な動作電圧として、書き込み時の制御ゲート電圧（ＶＷＬ）＝２０Ｖ、消去時の制御ゲート電圧（ＶＷＬ）＝−２０Ｖ、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍとする。 Here, when compared with a conventional flash memory in which the tunnel insulating film is formed of a silicon oxide film, the write / erase characteristics of the flash memory according to the present embodiment are improved, and the charge retention characteristics and the disturb resistance are equal to or higher. Clarify the conditions. The comparison method is the same as in the first embodiment. That is, the tunnel thickness of the conventional flash memory is 9 nm, which is a typical thickness. On the other hand, in the flash memory according to the present embodiment, as a typical operation voltage of the NAND flash memory, a control gate voltage (V WL ) at writing is 20 V, a control gate voltage (V WL ) at erasing is −20 V, V thi = −0.5 V, V thf = 3.3 V, V era = −1 V, C ONO = 3.11 × 10 −17 F / m.

第１絶縁膜２１を膜厚４．５ｎｍの窒化シリコン膜で構成し、第２絶縁膜２２を膜厚９ｎｍの酸化シリコン膜で構成したフラッシュメモリの電荷保持特性は、従来のフラッシュメモリに比べて書き込み時のリーク電流が約１／１００００、半選択モードのディスターブが約１／１０に抑えられ、書き込み電流が約１０００倍となる。消去時には、半選択モードのディスターブが約１／１０〜１／１００に抑えられ、消去電流が約１０００倍となる。すなわち、トンネル絶縁膜を上記積層膜で構成したフラッシュメモリは、条件（１）、（２）、（３）を満たしており、従来のフラッシュメモリと比べて書き込み・消去効率が向上し、かつディスターブが抑制され、電荷保持特性も向上する。   The charge retention characteristics of the flash memory in which the first insulating film 21 is configured by a silicon nitride film having a thickness of 4.5 nm and the second insulating film 22 is configured by a silicon oxide film having a thickness of 9 nm are compared with the conventional flash memory. The leakage current at the time of writing is suppressed to about 1 / 10,000, the disturbance in the half-select mode is suppressed to about 1/10, and the writing current becomes about 1000 times. At the time of erasing, the disturbance in the half-select mode is suppressed to about 1/10 to 1/100, and the erasing current becomes about 1000 times. That is, the flash memory in which the tunnel insulating film is composed of the above laminated film satisfies the conditions (1), (2), and (3), and has improved write / erase efficiency as compared with the conventional flash memory, and disturb. Is suppressed, and the charge retention characteristics are also improved.

また、第１絶縁膜２１を膜厚５．５ｎｍのＺｒＳｉＯ４膜で構成し、第２絶縁膜２２を膜厚９ｎｍの酸化シリコン膜で構成したフラッシュメモリの電荷保持特性は、従来のフラッシュメモリに比べて書き込み時における半選択モードのディスターブが約１／１００〜１／１０００に抑えられ、書き込み電流が約１０００倍となる。消去時には、半選択モードのディスターブが約１／１０〜１／１００に抑えられ、消去電流が約１０００倍となる。従って、このフラッシュメモリは、条件（１）、（２）、（３）を満たしており、従来のフラッシュメモリと比べて書き込み・消去効率が向上し、かつディスターブが抑制され、電荷保持特性も向上する。 Further, the charge retention characteristics of a flash memory in which the first insulating film 21 is composed of a ZrSiO 4 film having a film thickness of 5.5 nm and the second insulating film 22 is composed of a silicon oxide film having a film thickness of 9 nm are different from those of conventional flash memories. In comparison, the disturb in the half-select mode at the time of writing is suppressed to about 1/100 to 1/1000, and the write current is about 1000 times. At the time of erasing, the disturbance in the half-select mode is suppressed to about 1/10 to 1/100, and the erasing current becomes about 1000 times. Therefore, this flash memory satisfies the conditions (1), (2), and (3), and the write / erase efficiency is improved as compared with the conventional flash memory, disturb is suppressed, and the charge retention characteristics are also improved. To do.

さらに、Ｈｆ／（Ｈｆ＋Ｓｉ）＝４０〜６０％程度とし、Ｎ濃度を０〜２０％とすることによって、バリア高さおよび誘電率をＺｒＳｉＯ４と同程度にした膜厚５．５ｎｍのＨｆＳｉＯｘＮｙ膜を第１絶縁膜２１とし、膜厚９ｎｍの酸化シリコン膜を第２絶縁膜２２とした積層膜を使用した場合でも、書き込み・消去特性、ディスターブ抑制特性、電荷保持特性を向上させることができる。 Further, an HfSiOxNy film having a film thickness of 5.5 nm having a barrier height and a dielectric constant comparable to ZrSiO 4 by setting Hf / (Hf + Si) = about 40 to 60% and N concentration being 0 to 20%. Even when the first insulating film 21 and a laminated film in which a silicon oxide film having a thickness of 9 nm is used as the second insulating film 22 are used, the write / erase characteristics, the disturb suppression characteristics, and the charge retention characteristics can be improved.

（実施の形態３）
前記実施の形態１、２では、電荷注入方式として、ＦＮトンネル電流を用いるフラッシュメモリについて説明したが、本発明は、電荷注入方式として、ホットエレクトロンを用いるフラッシュメモリに適用することもできる。ホットエレクトロンを用いるフラッシュメモリには、前記図１に示すようなスタックトゲート型のものと、図１２に示すようなスプリットゲート型のものとがあるので、本実施の形態ではスタックトゲート型のフラッシュメモリについて説明し、スプリットゲート型のフラッシュメモリについては、実施の形態４で説明する。 (Embodiment 3)
In the first and second embodiments, the flash memory using the FN tunnel current has been described as the charge injection method, but the present invention can also be applied to a flash memory using hot electrons as the charge injection method. The flash memory using hot electrons includes a stacked gate type as shown in FIG. 1 and a split gate type as shown in FIG. 12. Therefore, in this embodiment, a stacked gate type is used. A flash memory will be described, and a split gate type flash memory will be described in a fourth embodiment.

本実施の形態のフラッシュメモリは、前記図９に示した実施の形態２のフラッシュメモリと同じように、第１絶縁膜２１上に第２絶縁膜２２を積層した２層構造のトンネル絶縁膜２０を備えている。このようなスタックトゲート型フラッシュメモリの場合、ホットエレクトロンの発生量のピークは、ソースを０Ｖとした時に、ドレイン電圧と電荷蓄積層の電圧とがほぼ等しい時である。また、ドレイン電圧と電荷蓄積層の電圧は高いほうが、ホットエレクトロンの発生量もより高い。例えば、ドレイン電圧≒電荷蓄積層の電圧＝５Ｖ程度とした時に、発生するホットエレクトロンの大半の電子温度は１００００Ｋ程度のものが多く、エネルギーに直すと約１ｅＶ程度である。従って、この場合の電荷注入機構は、電子から見たトンネル絶縁膜のバリア高さが基板から見たバリア高さに比べて約１ｅＶ程度低いバリアをトンネルすると見なすことができる。   The flash memory of the present embodiment is a two-layer tunnel insulating film 20 in which a second insulating film 22 is stacked on a first insulating film 21 as in the flash memory of the second embodiment shown in FIG. It has. In such a stacked gate flash memory, the peak of the amount of hot electrons generated is when the drain voltage and the voltage of the charge storage layer are substantially equal when the source is set to 0V. Further, the higher the drain voltage and the voltage of the charge storage layer, the higher the amount of hot electrons generated. For example, when the drain voltage is approximately equal to the voltage of the charge storage layer = 5 V, most of the generated hot electrons have an electron temperature of approximately 10,000 K, which is approximately 1 eV in terms of energy. Therefore, the charge injection mechanism in this case can be regarded as tunneling a barrier in which the barrier height of the tunnel insulating film viewed from the electron is about 1 eV lower than the barrier height viewed from the substrate.

以下の条件のようなフラッシュメモリにおいて、トンネル絶縁膜を膜厚９ｎｍの酸化シリコン膜で構成したものと、膜厚４ｎｍの窒化シリコン膜（第１絶縁膜２１）および膜厚７ｎｍの酸化シリコン膜（第２絶縁膜２２）の積層膜で構成したものとを比較する。フラッシュメモリの各種パラメータは、書き込み時の制御ゲート電圧（ＶＷＬ）＝１３．８Ｖ、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｈｆ＝６．９Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍ、ソース電圧＝５Ｖ、ドレイン電圧＝０Ｖである。 In a flash memory under the following conditions, a tunnel insulating film is formed of a 9 nm thick silicon oxide film, a 4 nm thick silicon nitride film (first insulating film 21), and a 7 nm thick silicon oxide film ( Comparison is made with a layered film of the second insulating film 22). Various parameters of the flash memory are as follows: control gate voltage (V WL ) = 13.8 V, V thi = −0.5 V, V thf = 3.3 V, V hf = 6.9 V, V era = −1V, C ONO = 3.11 × 10 −17 F / m, source voltage = 5V, drain voltage = 0V.

トンネル絶縁膜を酸化シリコン膜で構成した場合、カップリング比は０．５程度となり、書き込み時の電荷蓄積層の電位がドレイン電圧とほぼ等しい５Ｖ近傍となる部分で、ホットエレクトロンの発生量がピークとなる。トンネル絶縁膜を積層膜で構成した場合のカップリング比も０．５程度で、書き込み時の電荷蓄積層の電位が５Ｖ近傍となる部分で、ホットエレクトロンの発生量がピークとなる。また、両者のトンネル絶縁膜容量はほぼ等しいことから、両者のホットエレクトロン発生量はほぼ等しい。さらに、電荷蓄積層の電圧が５Ｖというのは、上記動作条件の下ではほぼ書き込み終了時の電圧に相当する。そこで、ホットエレクトロンの電子温度を先に述べた理由より約１ｅＶ程度として、上記２種類のフラッシュメモリの書き込み特性を比べる。すなわち、電子から見た酸化シリコン膜のバリア高さ＝３．２−１＝２．２ｅＶ、窒化シリコン膜のバリア高さ＝２−１＝１ｅＶとして扱う。   When the tunnel insulating film is formed of a silicon oxide film, the coupling ratio is about 0.5, and the amount of hot electrons generated is a peak at a portion where the potential of the charge storage layer at the time of writing is approximately 5 V, which is substantially equal to the drain voltage. It becomes. When the tunnel insulating film is formed of a laminated film, the coupling ratio is also about 0.5, and the amount of generated hot electrons reaches a peak at a portion where the potential of the charge storage layer at the time of writing is around 5V. Further, since the tunnel insulating film capacities of both are substantially equal, the amount of hot electron generation of both is substantially equal. Further, the voltage of the charge storage layer being 5 V substantially corresponds to the voltage at the end of writing under the above operating conditions. Therefore, the write characteristics of the above two types of flash memories are compared by setting the electron temperature of hot electrons to about 1 eV for the reason described above. That is, the barrier height of the silicon oxide film as viewed from the electron = 3.2-1 = 2.2 eV, and the barrier height of the silicon nitride film = 2-1 = 1 eV.

図１０の実線は、膜厚９ｎｍの酸化シリコン膜（バリア高さ＝２．２ｅＶ、比誘電率＝３．９）を介したトンネル電流を示している。また、破線は、膜厚４ｎｍの窒化シリコン膜（バリア高さ＝１ｅＶ、比誘電率＝７．５）と膜厚７ｎｍの酸化シリコン膜との積層膜を介したトンネル電流を示している。ホットエレクトロン注入部付近におけるトンネル絶縁膜にかかる電圧は、チャネル方向依存性があるが、平均化して２．５Ｖとした。   The solid line in FIG. 10 shows the tunnel current through a 9 nm-thick silicon oxide film (barrier height = 2.2 eV, relative dielectric constant = 3.9). A broken line indicates a tunnel current through a laminated film of a silicon nitride film having a thickness of 4 nm (barrier height = 1 eV, relative dielectric constant = 7.5) and a silicon oxide film having a thickness of 7 nm. The voltage applied to the tunnel insulating film in the vicinity of the hot electron injection portion has channel direction dependence, but is averaged to 2.5V.

図に示すように、トンネル絶縁膜にかかる電圧が２Ｖ以上になると、積層膜は酸化シリコン膜よりも高いトンネル電流を示す。特に、４Ｖ以上では、４桁以上の非常に高い書き込み電流値が得られるという結果になる。従って、本実施の形態のフラッシュメモリは、前記の条件（３）を満たしている。   As shown in the figure, when the voltage applied to the tunnel insulating film is 2 V or higher, the laminated film exhibits a higher tunnel current than the silicon oxide film. In particular, when the voltage is 4 V or higher, a very high write current value of four digits or more can be obtained. Therefore, the flash memory according to the present embodiment satisfies the condition (3).

次に、半選択ビットのディスターブ抑制条件（条件（２））について検討する。図１１は、ホットエレクトロンが発生していない時に上記２種類のトンネル絶縁膜を流れるトンネル電流を示している。半選択ビットの基板−制御ゲート間にＶｈｆ＝１３．８／２＝６．９Ｖの電圧がかかった時、２種類のトンネル絶縁膜にかかる電圧は、ビルトインポテンシャルを考慮すると、いずれも４．５Ｖ程度である。図から明らかなように、トンネル絶縁膜を積層膜で構成したフラッシュメモリは、トンネル絶縁膜を酸化シリコン膜で構成したフラッシュメモリに比べてトンネル電流が小さくなっており、条件（２）を満たしている。 Next, the disturb suppression condition (condition (2)) of the half-selected bit is examined. FIG. 11 shows tunnel currents flowing through the two types of tunnel insulating films when no hot electrons are generated. When a voltage of V hf = 13.8 / 2 = 6.9 V is applied between the substrate and the control gate of the half-selected bit, the voltage applied to the two types of tunnel insulating films is 4. It is about 5V. As is apparent from the figure, the flash memory in which the tunnel insulating film is composed of a laminated film has a smaller tunnel current than the flash memory in which the tunnel insulating film is composed of a silicon oxide film, and satisfies the condition (2). Yes.

また、第２絶縁膜２２から第１絶縁膜２１に流れるトンネル電流を計算した結果、トンネル絶縁膜を積層膜で構成したフラッシュメモリは、条件（１）を満たしていることが判明した。   Further, as a result of calculating the tunnel current flowing from the second insulating film 22 to the first insulating film 21, it was found that the flash memory in which the tunnel insulating film is formed of a laminated film satisfies the condition (1).

従って、トンネル絶縁膜を積層膜で構成したホットエレクトロン注入方式のスタックトゲート型フラッシュメモリは、トンネル絶縁膜を酸化シリコン膜で構成したホットエレクトロン注入方式のスタックトゲート型フラッシュメモリと比べて、書き込み・消去特性、電荷保持特性およびディスターブ抑制特性が向上する。   Therefore, the hot-electron injection type stacked-gate flash memory in which the tunnel insulating film is formed of a laminated film is written in comparison with the hot-electron injection type stacked-gate flash memory in which the tunnel insulating film is formed of a silicon oxide film. -Erase characteristics, charge retention characteristics, and disturb suppression characteristics are improved.

（実施の形態４）
本実施の形態は、ホットエレクトロン注入方式のスプリットゲート型フラッシュメモリに適用したものである。 (Embodiment 4)
This embodiment is applied to a split gate type flash memory of a hot electron injection method.

図１２は、本実施の形態のスプリットゲート型フラッシュメモリを示す断面図である。スプリットゲート型フラッシュメモリのメモリセルは、絶縁膜１００を挟んで一対の制御ゲート１８０、１９０を設けた構造になっている。例えばｐ型の単結晶シリコンからなる基板１１０には、ｎ型のソース１６０およびドレイン１７０が形成されている。基板１１０の表面には、トンネル絶縁膜１２０が形成されている。このトンネル絶縁膜１２０は、第１絶縁膜１２１上に第２絶縁膜１２２を積層した２層膜で構成されている。第１絶縁膜１２１は、膜厚４ｎｍの窒化シリコン膜からなり、第２絶縁膜１２２は、膜厚９ｎｍの酸化シリコン膜からなる。制御ゲート１８０は、トンネル絶縁膜１２０上にブロック絶縁膜１４０を介して形成されており、制御ゲート１９０は、トンネル絶縁膜１２０上に電荷蓄積層１３０およびブロック絶縁膜１４０を介して形成されている。制御ゲート１８０、１９０は、ｎ型の多結晶シリコン膜からなり、電荷蓄積層１３０から見た基板１１０のビルトインポテンシャルは、例えば１ｅＶである。   FIG. 12 is a cross-sectional view showing the split gate flash memory according to the present embodiment. A memory cell of a split gate type flash memory has a structure in which a pair of control gates 180 and 190 are provided with an insulating film 100 interposed therebetween. For example, an n-type source 160 and a drain 170 are formed on a substrate 110 made of p-type single crystal silicon. A tunnel insulating film 120 is formed on the surface of the substrate 110. The tunnel insulating film 120 is composed of a two-layer film in which a second insulating film 122 is stacked on a first insulating film 121. The first insulating film 121 is made of a silicon nitride film having a thickness of 4 nm, and the second insulating film 122 is made of a silicon oxide film having a thickness of 9 nm. The control gate 180 is formed on the tunnel insulating film 120 via the block insulating film 140, and the control gate 190 is formed on the tunnel insulating film 120 via the charge storage layer 130 and the block insulating film 140. . The control gates 180 and 190 are made of an n-type polycrystalline silicon film, and the built-in potential of the substrate 110 viewed from the charge storage layer 130 is 1 eV, for example.

本実施の形態のフラッシュメモリは、制御ゲート１８０にその下方の基板１１０を弱反転させるだけの電圧（＜１Ｖ程度）を印加し、制御ゲート１９０に電荷蓄積層１３０が５Ｖ以上となるだけの高電圧を印加することにより、電荷蓄積層１３０の下方の基板１１０にホットエレクトロンを発生させ、それを電荷蓄積層１３０に注入する。   In the flash memory according to the present embodiment, a voltage sufficient to weakly invert the substrate 110 below (approx. 1 V) is applied to the control gate 180, and the charge storage layer 130 is high enough to be 5 V or higher. By applying a voltage, hot electrons are generated in the substrate 110 below the charge storage layer 130 and injected into the charge storage layer 130.

フラッシュメモリの各種パラメータは、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｈｆ＝６．９Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍ、ソース電圧＝５Ｖ、ドレイン電圧＝０Ｖである。制御ゲート１９０に書き込み電圧（＝１３．８Ｖ）を印加すると、書き込み終了時に電荷蓄積層１３０の電位が５Ｖ程度となる。トンネル絶縁膜を酸化シリコン膜（膜厚＝９ｎｍ）で構成したフラッシュメモリの場合は、カップリング比が０．５程度となり、やはり書き込み終了時に電荷蓄積層１３０の電位が５Ｖ程度となる。 Various parameters of the flash memory are as follows: V thi = −0.5 V, V thf = 3.3 V, V hf = 6.9 V, V era = −1 V, C ONO = 3.11 × 10 −17 F / m, source Voltage = 5V and drain voltage = 0V. When a writing voltage (= 13.8V) is applied to the control gate 190, the potential of the charge storage layer 130 becomes about 5V at the end of writing. In the case of a flash memory in which the tunnel insulating film is formed of a silicon oxide film (film thickness = 9 nm), the coupling ratio is about 0.5, and the potential of the charge storage layer 130 is also about 5 V at the end of writing.

従って、トンネル絶縁膜を積層膜で構成したホットエレクトロン注入方式のスプリットゲート型フラッシュメモリは、トンネル絶縁膜を酸化シリコン膜で構成したホットエレクトロン注入方式のスプリットゲート型フラッシュメモリと比べて、書き込み・消去特性、電荷保持特性およびディスターブ抑制特性が向上する。   Therefore, the hot electron injection type split gate flash memory in which the tunnel insulating film is formed of a laminated film is written / erased compared to the hot electron injection type split gate flash memory in which the tunnel insulating film is formed of a silicon oxide film. Characteristics, charge retention characteristics, and disturb suppression characteristics are improved.

（実施の形態５）
本実施の形態は、前記実施の形態２の電荷蓄積層を多結晶シリコン膜から窒化シリコン膜に替えた、いわゆるＭＯＮＯＳ(Metal-Oxide‐Semiconductor-Oxide-Semiconductor)型のフラッシュメモリに適用したものである。この場合、電荷蓄積層（窒化シリコン膜）から見た基板のビルトインポテンシャルは、０Ｖである。 (Embodiment 5)
This embodiment is applied to a so-called MONOS (Metal-Oxide-Semiconductor-Oxide-Semiconductor) type flash memory in which the charge storage layer of the second embodiment is changed from a polycrystalline silicon film to a silicon nitride film. is there. In this case, the built-in potential of the substrate viewed from the charge storage layer (silicon nitride film) is 0V.

ここで、第１絶縁膜２１を膜厚７ｎｍのＺｒＳｉＯ４膜で構成し、第２絶縁膜２２を膜厚９ｎｍの酸化シリコン膜で構成したＭＯＮＯＳ型フラッシュメモリに、ホットエレクトロンを用いないトンネル電流による書き込み・消去動作をさせ、トンネル絶縁膜を酸化シリコン膜で構成したＭＯＮＯＳ型フラッシュメモリと比較する。フラッシュメモリの各種パラメータは、ＶＷＬ＝２０Ｖ、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｈｆ＝１０Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍである。また、トンネル絶縁膜と電荷蓄積層との接触面積は、９０ｎｍ×９０ｎｍである。なお、電荷保持時における電荷蓄積層（窒化シリコン膜）中の電子分布は知られていないので、電荷保持特性の十分条件として、窒化シリコンのコンダクションバンド上に電子が溜まっているとする。すなわち、計算上は、図１３に示すようなバンド図に基づいて計算する。 Here, a MONOS flash memory in which the first insulating film 21 is composed of a 7 nm-thickness ZrSiO 4 film and the second insulating film 22 is composed of a 9-nm-thickness silicon oxide film is applied to a tunnel current that does not use hot electrons. A write / erase operation is performed and compared with a MONOS flash memory in which the tunnel insulating film is formed of a silicon oxide film. Various parameters of the flash memory are as follows: V WL = 20V, V thi = −0.5V, V thf = 3.3V, V hf = 10V, V era = −1V, C ONO = 3.11 × 10 −17 F / m. The contact area between the tunnel insulating film and the charge storage layer is 90 nm × 90 nm. Since the electron distribution in the charge storage layer (silicon nitride film) at the time of charge retention is not known, it is assumed that electrons are accumulated on the conduction band of silicon nitride as a sufficient condition for charge retention characteristics. In other words, the calculation is based on a band diagram as shown in FIG.

上記の条件下で計算した結果、トンネル絶縁膜を上記の積層膜で構成した本実施の形態のＭＯＮＯＳ型フラッシュメモリは、条件（１）、（２）、（３）を満たし、トンネル絶縁膜を酸化シリコン膜で構成したＭＯＮＯＳ型フラッシュメモリと比べて、書き込み特性、電荷保持特性およびディスターブ抑制特性が向上することが判明した。   As a result of calculation under the above conditions, the MONOS flash memory according to the present embodiment in which the tunnel insulating film is composed of the laminated film satisfies the conditions (1), (2), and (3), and the tunnel insulating film is It has been found that the write characteristics, charge retention characteristics, and disturb suppression characteristics are improved as compared with the MONOS type flash memory composed of a silicon oxide film.

（実施の形態６）
本実施の形態は、前記実施の形態３の電荷蓄積層を多結晶シリコン膜から窒化シリコン膜に替えたＭＯＮＯＳ型フラッシュメモリに適用したものである。 (Embodiment 6)
This embodiment is applied to a MONOS type flash memory in which the charge storage layer of the third embodiment is changed from a polycrystalline silicon film to a silicon nitride film.

ここで、トンネル絶縁膜を膜厚７ｎｍのＺｒＳｉＯ４膜（第１絶縁膜２１）および膜厚９ｎｍの酸化シリコン膜（第２絶縁膜２２）で構成した場合と、トンネル絶縁膜を酸化シリコン膜で構成した場合とを比較する。フラッシュメモリの各種パラメータは、ＶＷＬ＝１３．８Ｖ、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｈｆ＝６．９Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍ、ソース電圧＝５Ｖ、ドレイン電圧＝０Ｖである。 Here, when the tunnel insulating film is composed of a 7 nm thick ZrSiO 4 film (first insulating film 21) and a 9 nm thick silicon oxide film (second insulating film 22), the tunnel insulating film is made of a silicon oxide film. Compare with configured case. Various parameters of the flash memory are as follows: V WL = 13.8V, V thi = −0.5V, V thf = 3.3V, V hf = 6.9V, V era = −1V, C ONO = 3.11 × 10 −17 F / m, source voltage = 5V, drain voltage = 0V.

このとき、トンネル絶縁膜を積層膜で構成したフラッシュメモリのカップリング比は約０．５５であり、トンネル絶縁膜を酸化シリコン膜で構成したフラッシュメモリのカップリング比は約０．５である。また、書き込み終了時の電荷蓄積層電圧は、両者共に５Ｖ近傍であり、ドレイン電圧近傍にある。従って、いずれも書き込み開始時からホットエレクトロン発生量のピーク近傍にある。また、ホットエレクトロンの発生量も、両者のトンネル絶縁膜容量がほぼ等しいことから同程度である。従って、この時のトンネル電流を比べることにより、条件（３）の比較ができる。また、条件（１）は、窒化シリコンのコンダクションバンド上に電子が溜まっているものとして比較する。   At this time, the coupling ratio of the flash memory in which the tunnel insulating film is formed of a laminated film is about 0.55, and the coupling ratio of the flash memory in which the tunnel insulating film is formed of a silicon oxide film is about 0.5. In addition, the charge storage layer voltages at the end of writing are both near 5 V and near the drain voltage. Therefore, both are in the vicinity of the peak of the hot electron generation amount from the start of writing. Also, the amount of hot electrons generated is about the same because both tunnel insulating film capacities are almost equal. Therefore, by comparing the tunnel current at this time, the condition (3) can be compared. The condition (1) is compared on the assumption that electrons are accumulated on the conduction band of silicon nitride.

上記の条件下で計算した結果、トンネル絶縁膜を上記の積層膜で構成した本実施の形態のＭＯＮＯＳ型フラッシュメモリは、条件（１）、（２）、（３）を満たし、トンネル絶縁膜を酸化シリコン膜で構成したＭＯＮＯＳ型フラッシュメモリと比べて、書き込み特性、電荷保持特性およびディスターブ抑制特性が向上することが判明した。   As a result of calculation under the above conditions, the MONOS flash memory according to the present embodiment in which the tunnel insulating film is composed of the laminated film satisfies the conditions (1), (2), and (3), and the tunnel insulating film is It has been found that the write characteristics, charge retention characteristics, and disturb suppression characteristics are improved as compared with the MONOS type flash memory composed of a silicon oxide film.

（実施の形態７）
本実施の形態は、前記実施の形態４の電荷蓄積層を多結晶シリコン膜から窒化シリコン膜に替えたＭＯＮＯＳ型フラッシュメモリに適用したものである。 (Embodiment 7)
In the present embodiment, the charge storage layer of the fourth embodiment is applied to a MONOS flash memory in which a polycrystalline silicon film is replaced with a silicon nitride film.

ここで、トンネル絶縁膜を膜厚７ｎｍのＺｒＳｉＯ４膜（第１絶縁膜２１）および膜厚９ｎｍの酸化シリコン膜（第２絶縁膜２２）で構成した本実施の形態のＭＯＮＯＳ型フラッシュメモリと、トンネル絶縁膜を酸化シリコン膜で構成したＭＯＮＯＳ型フラッシュメモリとにそれぞれ書き込みを行い、両者の特性を比較する。書き込みを行うには、制御ゲート１８０にその下方の基板１１０を弱反転させるだけの電圧（＜１Ｖ程度）を印加し、制御ゲート１９０に電荷蓄積層１３０が５Ｖ以上となるだけの高電圧を印加することによって、電荷蓄積層１３０の下方の基板１１０にホットエレクトロンを発生させ、それを電荷蓄積層１３０に注入する。フラッシュメモリの各種パラメータは、Ｖｔｈｉ＝−０．５Ｖ、Ｖｔｈｆ＝３．３Ｖ、Ｖｈｆ＝６．９Ｖ、Ｖｅｒａ＝−１Ｖ、ＣＯＮＯ＝３．１１×１０−１７Ｆ／ｍ、ソース電圧＝５Ｖ、ドレイン電圧＝０Ｖである。 Here, the MONOS flash memory according to the present embodiment in which the tunnel insulating film is composed of a ZrSiO 4 film (first insulating film 21) having a thickness of 7 nm and a silicon oxide film (second insulating film 22) having a thickness of 9 nm; Writing is performed respectively to the MONOS flash memory in which the tunnel insulating film is formed of a silicon oxide film, and the characteristics of both are compared. In order to perform writing, a voltage sufficient to weakly invert the substrate 110 below (approx. 1V) is applied to the control gate 180, and a high voltage is applied to the control gate 190 so that the charge storage layer 130 becomes 5V or higher. As a result, hot electrons are generated in the substrate 110 below the charge storage layer 130 and injected into the charge storage layer 130. Various parameters of the flash memory are as follows: V thi = −0.5 V, V thf = 3.3 V, V hf = 6.9 V, V era = −1 V, C ONO = 3.11 × 10 −17 F / m, source Voltage = 5V and drain voltage = 0V.

この場合も、前記実施の形態４と同様の理由から、トンネル絶縁膜を積層膜で構成した本実施の形態のＭＯＮＯＳ型フラッシュメモリは、条件（１）、（２）、（３）を満たし、トンネル絶縁膜を酸化シリコン膜で構成したＭＯＮＯＳ型フラッシュメモリと比べて、書き込み特性、電荷保持特性およびディスターブ抑制特性が向上することが判明した。   Also in this case, for the same reason as in the fourth embodiment, the MONOS type flash memory of the present embodiment in which the tunnel insulating film is formed of a laminated film satisfies the conditions (1), (2), and (3), It has been found that the write characteristics, charge retention characteristics, and disturb suppression characteristics are improved as compared with the MONOS type flash memory in which the tunnel insulating film is formed of a silicon oxide film.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、不揮発性メモリを有する半導体装置に利用されるものである。   The present invention is used for a semiconductor device having a nonvolatile memory.

本発明の一実施の形態であるフラッシュメモリのメモリセルを示す断面図である。It is sectional drawing which shows the memory cell of the flash memory which is one embodiment of this invention. 本発明の一実施の形態であるＮＡＮＤ型フラッシュメモリのメモリアレイを示す回路図である。1 is a circuit diagram showing a memory array of a NAND flash memory according to an embodiment of the present invention. 本発明の一実施の形態であるフラッシュメモリおよび従来のフラッシュメモリのそれぞれトンネル絶縁膜を流れる電流の電圧依存性を示す図である。It is a figure which shows the voltage dependence of the electric current which each flows through the tunnel insulating film of the flash memory which is one embodiment of this invention, and the conventional flash memory. 本発明の一実施の形態であるフラッシュメモリのトンネル絶縁膜の一部を構成する第１絶縁膜のバリア高さと比誘電率の関係を示すグラフである。It is a graph which shows the relationship between the barrier height of the 1st insulating film which comprises a part of tunnel insulating film of the flash memory which is one embodiment of this invention, and a relative dielectric constant. 本発明の一実施の形態であるフラッシュメモリのトンネル絶縁膜の膜厚条件を示すグラフである。It is a graph which shows the film thickness conditions of the tunnel insulating film of the flash memory which is one embodiment of this invention. 本発明の他の実施の形態であるフラッシュメモリおよび従来のフラッシュメモリのそれぞれトンネル絶縁膜を流れる電流の電圧依存性を示す図である。It is a figure which shows the voltage dependence of the electric current which each flows through the tunnel insulating film of the flash memory which is other embodiment of this invention, and the conventional flash memory. 本発明の他の実施の形態であるフラッシュメモリおよび従来のフラッシュメモリのそれぞれトンネル絶縁膜を流れる電流の電圧依存性を示す図である。It is a figure which shows the voltage dependence of the electric current which each flows through the tunnel insulating film of the flash memory which is other embodiment of this invention, and the conventional flash memory. 本発明の他の実施の形態であるフラッシュメモリおよび従来のフラッシュメモリのそれぞれトンネル絶縁膜を流れる電流の電圧依存性を示す図である。It is a figure which shows the voltage dependence of the electric current which each flows through the tunnel insulating film of the flash memory which is other embodiment of this invention, and the conventional flash memory. 本発明の他の実施の形態であるフラッシュメモリのメモリセルを示す断面図である。It is sectional drawing which shows the memory cell of the flash memory which is other embodiment of this invention. 本発明の他の実施の形態であるフラッシュメモリおよび従来のフラッシュメモリのそれぞれトンネル絶縁膜を流れる電流の電圧依存性を示す図である。It is a figure which shows the voltage dependence of the electric current which each flows through the tunnel insulating film of the flash memory which is other embodiment of this invention, and the conventional flash memory. 本発明の他の実施の形態であるフラッシュメモリおよび従来のフラッシュメモリのそれぞれトンネル絶縁膜を流れる電流の電圧依存性を示す図である。It is a figure which shows the voltage dependence of the electric current which each flows through the tunnel insulating film of the flash memory which is other embodiment of this invention, and the conventional flash memory. 本発明の他の実施の形態であるフラッシュメモリのメモリセルを示す断面図である。It is sectional drawing which shows the memory cell of the flash memory which is other embodiment of this invention. 本発明の他の実施の形態であるフラッシュメモリのバンド図である。It is a band figure of the flash memory which is other embodiment of this invention. 積層膜からなるトンネル絶縁膜を有する不揮発性メモリのバンド図である。It is a band figure of the non-volatile memory which has a tunnel insulating film which consists of laminated films. 図１４に示すトンネル絶縁膜に電圧を印加した時のバンド図である。FIG. 15 is a band diagram when a voltage is applied to the tunnel insulating film shown in FIG. 14.

符号の説明Explanation of symbols

１０ 基板
２０ トンネル絶縁膜
２１ 第１絶縁膜
２２ 第２絶縁膜
２３ 第３絶縁膜
３０ 電荷蓄積層
４０ ブロック絶縁膜
５０ 制御ゲート
６０ ソース
７０ ドレイン
１００ 絶縁膜
１１０ 基板
１２０ トンネル絶縁膜
１２１ 第１絶縁膜
１２２ 第２絶縁膜
１２３ 第３絶縁膜
１３０ 電荷蓄積層
１４０ ブロック絶縁膜
１６０ ソース
１７０ ドレイン
１８０、１９０ 制御ゲート 10 substrate 20 tunnel insulating film 21 first insulating film 22 second insulating film 23 third insulating film 30 charge storage layer 40 block insulating film 50 control gate 60 source 70 drain 100 insulating film 110 substrate 120 tunnel insulating film 121 first insulating film 122 Second insulating film 123 Third insulating film 130 Charge storage layer 140 Block insulating film 160 Source 170 Drain 180, 190 Control gate

Claims (16)

半導体基板に形成されたソースおよびドレインと、
前記半導体基板の表面に形成され、第1絶縁膜および前記第1絶縁膜とは異なる第２絶縁膜を積層してなる第１トンネル絶縁膜と、
前記第１トンネル絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成され、前記電荷蓄積層の電位を制御する制御ゲートと、
を有する第１不揮発性メモリを備えた半導体装置であって、
前記半導体基板側を０Ｖとして測った前記第１トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第１トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＣ＝ＩＣ（Ｖ））と、
前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、
前記半導体基板と前記電荷蓄積層との間の容量（ＣＣＦＴＯ）と、
前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、
ＣＯＮＯ／（ＣＯＮＯ＋ＣＣＦＴＯ）で定義されるカップリング比（ＣＣＲＣＧ）と、
書き込み時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、
前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、
読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、
前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、
前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）と、
前記第１トンネル絶縁膜に代えて、酸化シリコン膜のみからなる第２トンネル絶縁膜を有する第２不揮発性メモリにおける、
前記半導体基板側を０Ｖとして測った前記第２トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第２トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＳ＝ＩＳ（Ｖ））と、
前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、
前記半導体基板と前記電荷蓄積層との間の容量（ＣＳＦＴＯ）と、
前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、
ＣＯＮＯ／（ＣＯＮＯ＋ＣＳＦＴＯ）で定義されるカップリング比（ＣＳＲＣＧ）と、
書き込み時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、
前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、
読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、
前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、
前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）との間に、
ＩＣ（ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第１の関係と、
ＩＣ（ＣＣＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）なる第２の関係と、
ＩＣ（ＣＣＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＞ＩＳ（ＣＳＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第３の関係とが成り立つことを特徴とする半導体装置。 A source and a drain formed in a semiconductor substrate;
A first tunnel insulating film formed on the surface of the semiconductor substrate and formed by laminating a first insulating film and a second insulating film different from the first insulating film;
A charge storage layer formed on the first tunnel insulating film;
A block insulating film formed on the charge storage layer;
A control gate formed on the block insulating film for controlling the potential of the charge storage layer;
A semiconductor device comprising a first non-volatile memory having
Dependence (I C = I C (V)) of the tunnel current density flowing through the first tunnel insulating film with respect to the voltage (V) applied to the first tunnel insulating film measured with the semiconductor substrate side as 0 V;
A voltage difference (V bi ) due to a built-in potential between the semiconductor substrate and the charge storage layer as seen from the charge storage layer;
A capacitance (C CFTO ) between the semiconductor substrate and the charge storage layer;
A capacitance (C ONO ) between the charge storage layer and the control gate;
A coupling ratio (C CRCG ) defined by C ONO / (C ONO + C CFTO );
A voltage (V WL ) applied between the control gate and the semiconductor substrate during writing;
A voltage (V hf ) that is half of the voltage (V WL ) applied between the control gate and the semiconductor substrate;
A voltage is applied to the control gate and a predetermined current flows between the source and the drain when the charge storage layer is electrically neutral under a source voltage and a drain voltage at the time of reading. Control gate voltage (V thi ) of
After writing is completed by applying a positive voltage to the control gate, a predetermined voltage is applied between the source and the drain by applying a voltage to the control gate under the source voltage and the drain voltage at the time of reading. A control gate voltage (V thf ) for current flow;
After erasing is completed by applying a negative voltage to the control gate, a predetermined voltage is applied between the source and the drain by applying a voltage to the control gate under the source voltage and the drain voltage at the time of reading. A control gate voltage (V era ) for current flow;
In the second nonvolatile memory having the second tunnel insulating film made of only the silicon oxide film instead of the first tunnel insulating film,
Dependence (I S = I S (V)) of the tunnel current density flowing through the second tunnel insulating film with respect to the voltage (V) applied to the second tunnel insulating film measured with the semiconductor substrate side as 0 V;
A voltage difference (V bi ) due to a built-in potential between the semiconductor substrate and the charge storage layer as seen from the charge storage layer;
A capacitance (C SFTO ) between the semiconductor substrate and the charge storage layer;
A capacitance (C ONO ) between the charge storage layer and the control gate;
A coupling ratio (C SRCG ) defined by C ONO / (C ONO + C SFTO );
A voltage (V WL ) applied between the control gate and the semiconductor substrate during writing;
A voltage (V hf ) that is half of the voltage (V WL ) applied between the control gate and the semiconductor substrate;
A voltage is applied to the control gate and a predetermined current flows between the source and the drain when the charge storage layer is electrically neutral under a source voltage and a drain voltage at the time of reading. Control gate voltage (V thi ) of
After writing is completed by applying a positive voltage to the control gate, a predetermined voltage is applied between the source and the drain by applying a voltage to the control gate under the source voltage and the drain voltage at the time of reading. A control gate voltage (V thf ) for current flow;
After erasing is completed by applying a negative voltage to the control gate, a predetermined voltage is applied between the source and the drain by applying a voltage to the control gate under the source voltage and the drain voltage at the time of reading. Between the control gate voltage (V era ) for current flow,
First and relation of I C (C CRCG (V thi -V thf) + V bi) <I S (C SRCG (V thi -V thf) + V bi),
I C (C CRCG (V hf + V thi -V era) + V bi) <I S (C SRCG (V hf + V thi -V era) + V bi) comprising a second relationship,
I C (C CRCG (V WL + V thi -V thf) + V bi)> I S (C SRCG (V WL + V thi -V thf) + V bi) comprising a third relationship with the semiconductor device, wherein a hold . 前記第１の関係は、ＩＣ（ＣＣＲＣＧ×（−３．８）＋１）＜ＩＳ（ＣＳＲＣＧ×（−３．８）＋１）であり、
前記第２の関係は、ＩＣ（ＣＣＲＣＧ×（Ｖｈｆ＋０．５）＋１）＜ＩＳ（ＣＳＲＣＧ×（Ｖｈｆ＋０．５）＋１）であり、
前記第３の関係は、ＩＣ（ＣＣＲＣＧ×（ＶＷＬ−３．８）＋１）＞ＩＳ（ＣＳＲＣＧ×（ＶＷＬ−３．８）＋１）であることを特徴とする請求項１記載の半導体装置。 The first relationship is I C (C CRCG × (−3.8) +1) <I S (C SRCG × (−3.8) +1),
The second relationship is I C (C CRCG × (V hf +0.5) +1) <I S (C SRCG × (V hf +0.5) +1)
The third relationship is characterized in that I C (C CRCG × (V WL -3.8) +1)> I S (C SRCG × (V WL -3.8) +1). The semiconductor device described. 前記第１の関係は、ＩＣ（ＣＣＲＣＧ×（−３．８）＋１）＜ＩＳ（ＣＳＲＣＧ×（−３．８）＋１）であり、
前記第２の関係は、ＩＣ（ＣＣＲＣＧ×１０．５＋１）＜ＩＳ（ＣＳＲＣＧ×１０．５＋１）であり、
前記第３の関係は、ＩＣ（ＣＣＲＣＧ×１６．２＋１）＞ＩＳ（ＣＳＲＣＧ×１６．２＋１）であることを特徴とする請求項１記載の半導体装置。 The first relationship is I C (C CRCG × (−3.8) +1) <I S (C SRCG × (−3.8) +1),
The second relationship is I C (C CRCG × 10.5 + 1) <I S (C SRCG × 10.5 + 1),
2. The semiconductor device according to claim 1, wherein the third relation is I C (C CRCG × 16.2 + 1)> I S (C SRCG × 16.2 + 1). 前記第２トンネル絶縁膜を構成する酸化シリコン膜の膜厚は、９ｎｍであることを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the silicon oxide film constituting the second tunnel insulating film has a thickness of 9 nm. 半導体基板に形成されたソースおよびドレインと、
前記半導体基板の表面に形成され、第１絶縁膜および前記第１絶縁膜とは異なる第２絶縁膜を積層してなる第１トンネル絶縁膜と、
前記第１トンネル絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成され、前記電荷蓄積層の電位を制御する制御ゲートと、
を有する第１不揮発性メモリを備えた半導体装置であって、
前記半導体基板側を０Ｖとして測った前記第１トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第１トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＣ＝ＩＣ（Ｖ））と、
前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、
前記半導体基板と前記電荷蓄積層との間の容量（ＣＣＦＴＯ）と、
前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、
ＣＯＮＯ／（ＣＯＮＯ＋ＣＣＦＴＯ）で定義されるカップリング比（ＣＣＲＣＧ）と、
消去時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、
前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、
読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、
前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、
前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）と、
前記第１トンネル絶縁膜に代えて、酸化シリコン膜のみからなる第２トンネル絶縁膜を有する第２不揮発性メモリにおける、
前記半導体基板側を０Ｖとして測った前記第２トンネル絶縁膜に印加される電圧（Ｖ）に対する前記第２トンネル絶縁膜を流れるトンネル電流密度の依存性（ＩＳ＝ＩＳ（Ｖ））と、
前記電荷蓄積層から見た前記半導体基板と前記電荷蓄積層との間のビルトインポテンシャルによる電圧差（Ｖｂｉ）と、
前記半導体基板と前記電荷蓄積層との間の容量（ＣＳＦＴＯ）と、
前記電荷蓄積層と前記制御ゲートとの間の容量（ＣＯＮＯ）と、
ＣＯＮＯ／（ＣＯＮＯ＋ＣＳＦＴＯ）で定義されるカップリング比（ＣＳＲＣＧ）と、
書き込み時に前記制御ゲートと前記半導体基板との間に印加する電圧（ＶＷＬ）と、
前記制御ゲートと前記半導体基板との間に印加する前記電圧（ＶＷＬ）の半分の電圧（Ｖｈｆ）と、
読み出し時におけるソース電圧およびドレイン電圧の下で、前記電荷蓄積層が電気的に中性である時に、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｉ）と、
前記制御ゲートに正の電圧を印加して書き込みが完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｔｈｆ）と、
前記制御ゲートに負の電圧を印加して消去が完了した後、前記読み出し時におけるソース電圧およびドレイン電圧の下で、前記制御ゲートに電圧を印加して前記ソースと前記ドレインとの間に所定の電流が流れるための制御ゲート電圧（Ｖｅｒａ）との間に、
ＩＣ（ＣＣＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第１の関係と、
ＩＣ（ＣＣＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）＜ＩＳ（ＣＳＲＣＧ（Ｖｈｆ＋Ｖｔｈｉ−Ｖｅｒａ）＋Ｖｂｉ）なる第２の関係と、
ＩＣ（ＣＣＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）＞ＩＳ（ＣＳＲＣＧ（ＶＷＬ＋Ｖｔｈｉ−Ｖｔｈｆ）＋Ｖｂｉ）なる第３の関係とが成り立つことを特徴とする半導体装置。 A source and a drain formed in a semiconductor substrate;
A first tunnel insulating film formed on the surface of the semiconductor substrate and formed by stacking a first insulating film and a second insulating film different from the first insulating film;
A charge storage layer formed on the first tunnel insulating film;
A block insulating film formed on the charge storage layer;
A control gate formed on the block insulating film for controlling the potential of the charge storage layer;
A semiconductor device comprising a first non-volatile memory having
Dependence (I C = I C (V)) of the tunnel current density flowing through the first tunnel insulating film with respect to the voltage (V) applied to the first tunnel insulating film measured with the semiconductor substrate side as 0 V;
A voltage difference (V bi ) due to a built-in potential between the semiconductor substrate and the charge storage layer as seen from the charge storage layer;
A capacitance (C CFTO ) between the semiconductor substrate and the charge storage layer;
A capacitance (C ONO ) between the charge storage layer and the control gate;
A coupling ratio (C CRCG ) defined by C ONO / (C ONO + C CFTO );
A voltage (V WL ) applied between the control gate and the semiconductor substrate during erasure;
A voltage (V hf ) that is half of the voltage (V WL ) applied between the control gate and the semiconductor substrate;
A voltage is applied to the control gate and a predetermined current flows between the source and the drain when the charge storage layer is electrically neutral under a source voltage and a drain voltage at the time of reading. Control gate voltage (V thi ) of
After writing is completed by applying a positive voltage to the control gate, a predetermined voltage is applied between the source and the drain by applying a voltage to the control gate under the source voltage and the drain voltage at the time of reading. A control gate voltage (V thf ) for current flow;
After erasing is completed by applying a negative voltage to the control gate, a predetermined voltage is applied between the source and the drain by applying a voltage to the control gate under the source voltage and the drain voltage at the time of reading. A control gate voltage (V era ) for current flow;
In the second nonvolatile memory having the second tunnel insulating film made of only the silicon oxide film instead of the first tunnel insulating film,
Dependence (I S = I S (V)) of the tunnel current density flowing through the second tunnel insulating film with respect to the voltage (V) applied to the second tunnel insulating film measured with the semiconductor substrate side as 0 V;
A voltage difference (V bi ) due to a built-in potential between the semiconductor substrate and the charge storage layer as seen from the charge storage layer;
A capacitance (C SFTO ) between the semiconductor substrate and the charge storage layer;
A capacitance (C ONO ) between the charge storage layer and the control gate;
A coupling ratio (C SRCG ) defined by C ONO / (C ONO + C SFTO );
A voltage (V WL ) applied between the control gate and the semiconductor substrate during writing;
A voltage (V hf ) that is half of the voltage (V WL ) applied between the control gate and the semiconductor substrate;
A voltage is applied to the control gate and a predetermined current flows between the source and the drain when the charge storage layer is electrically neutral under a source voltage and a drain voltage at the time of reading. Control gate voltage (V thi ) of
After writing is completed by applying a positive voltage to the control gate, a predetermined voltage is applied between the source and the drain by applying a voltage to the control gate under the source voltage and the drain voltage at the time of reading. A control gate voltage (V thf ) for current flow;
After erasing is completed by applying a negative voltage to the control gate, a predetermined voltage is applied between the source and the drain by applying a voltage to the control gate under the source voltage and the drain voltage at the time of reading. Between the control gate voltage (V era ) for current flow,
First and relation of I C (C CRCG (V thi -V thf) + V bi) <I S (C SRCG (V thi -V thf) + V bi),
I C (C CRCG (V hf + V thi -V era) + V bi) <I S (C SRCG (V hf + V thi -V era) + V bi) comprising a second relationship,
I C (C CRCG (V WL + V thi -V thf) + V bi)> I S (C SRCG (V WL + V thi -V thf) + V bi) comprising a third relationship with the semiconductor device, wherein a hold . 前記第１の関係は、ＩＣ（ＣＣＲＣＧ×（−３．８）＋１）＜ＩＳ（ＣＳＲＣＧ×（−３．８）＋１）であり、
前記第２の関係は、ＩＣ（ＣＣＲＣＧ×（Ｖｈｆ＋０．５）＋１）＜ＩＳ（ＣＳＲＣＧ×（Ｖｈｆ＋０．５）＋１）であり、
前記第３の関係は、ＩＣ（ＣＣＲＣＧ×（ＶＷＬ＋０．５＋１）＞ＩＳ（ＣＳＲＣＧ×（ＶＷＬ＋０．５）＋１）であることを特徴とする請求項５記載の半導体装置。 The first relationship is I C (C CRCG × (−3.8) +1) <I S (C SRCG × (−3.8) +1),
The second relationship is I C (C CRCG × (V hf +0.5) +1) <I S (C SRCG × (V hf +0.5) +1)
6. The semiconductor device according to claim 5, wherein the third relation is I C (C CRCG × (V WL + 0.5 + 1)> I S (C SRCG × (V WL +0.5) +1). . 前記第１の関係は、ＩＣ（ＣＣＲＣＧ×（−３．８）＋１）＜ＩＳ（ＣＳＲＣＧ×（−３．８）＋１）であり、
前記第２の関係は、ＩＣ（ＣＣＲＣＧ×１０．５＋１）＜ＩＳ（ＣＳＲＣＧ×１０．５＋１）であり、
前記第３の関係は、ＩＣ（ＣＣＲＣＧ×（−１９．５）＋１）＞ＩＳ（ＣＳＲＣＧ×（−１９．５）＋１）であることを特徴とする請求項５記載の半導体装置。 The first relationship is I C (C CRCG × (−3.8) +1) <I S (C SRCG × (−3.8) +1),
The second relationship is I C (C CRCG × 10.5 + 1) <I S (C SRCG × 10.5 + 1),
6. The semiconductor device according to claim 5, wherein the third relation is I C (C CRCG × (−19.5) +1)> I S (C SRCG × (−19.5) +1). . 前記第２トンネル絶縁膜を構成する酸化シリコン膜の膜厚は、９ｎｍであることを特徴とする請求項５記載の半導体装置。   6. The semiconductor device according to claim 5, wherein a film thickness of the silicon oxide film constituting the second tunnel insulating film is 9 nm. 前記第１トンネル絶縁膜は、下層から順に前記第１絶縁膜および前記酸化シリコン膜を積層した２層膜、または下層から順に前記第１絶縁膜、前記酸化シリコン膜および前記第１絶縁膜を積層した３層膜からなることを特徴とする請求項１または５記載の半導体装置。   The first tunnel insulating film is a two-layer film in which the first insulating film and the silicon oxide film are stacked in order from the lower layer, or the first insulating film, the silicon oxide film, and the first insulating film are stacked in order from the lower layer. 6. The semiconductor device according to claim 1, comprising a three-layer film. 前記第１トンネル絶縁膜は、前記第１絶縁膜および前記酸化シリコン膜を用いて積層した２層膜もしくは３層膜であることを特徴とする請求項１または５記載の半導体記憶装置。   6. The semiconductor memory device according to claim 1, wherein the first tunnel insulating film is a two-layer film or a three-layer film laminated using the first insulating film and the silicon oxide film. 前記第１絶縁膜は、窒化シリコン膜、ＺｒＳｉＯ４膜、ＨｆＳｉＯｘＮｙ膜、ＳｉＣ膜、III−V族ワイドギャップバンド半導体またはII−VI族ワイドギャップバンド半導体からなることを特徴とする請求項９記載の半導体装置。 The first insulating film, a silicon nitride film, ZrSiO 4 film, HfSiOxNy film, SiC film, according to claim 9, wherein the formed of a Group III-V wide gap band semiconductor or a group II-VI wide band gap band semiconductor Semiconductor device. 前記第１不揮発性メモリは、電荷注入方式として、ＦＮトンネル電流を用いるフラッシュメモリであることを特徴とする請求項１または５記載の半導体装置。   6. The semiconductor device according to claim 1, wherein the first nonvolatile memory is a flash memory using an FN tunnel current as a charge injection method. 前記第１不揮発性メモリは、電荷注入方式として、ホットエレクトロンを用いるフラッシュメモリであることを特徴とする請求項１または５記載の半導体装置。   6. The semiconductor device according to claim 1, wherein the first nonvolatile memory is a flash memory using hot electrons as a charge injection method. 前記第１不揮発性メモリは、スプリットゲート型フラッシュメモリであることを特徴とする請求項１または５記載の半導体装置。   6. The semiconductor device according to claim 1, wherein the first nonvolatile memory is a split gate flash memory. 前記第１不揮発性メモリは、ＭＯＮＯＳ型フラッシュメモリであることを特徴とする請求項１または５記載の半導体装置。   6. The semiconductor device according to claim 1, wherein the first nonvolatile memory is a MONOS type flash memory. 半導体基板に形成されたソースおよびドレインと、
前記半導体基板の表面に形成され、酸化シリコン膜および前記酸化シリコン膜とは異なる第１絶縁膜を積層してなる第１トンネル絶縁膜と、
前記第１トンネル絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成され、前記電荷蓄積層の電位を制御する制御ゲートと、
を有する第１不揮発性メモリを備えた半導体装置であって、
前記第１トンネル絶縁膜は、下層から順に前記第１絶縁膜および前記酸化シリコン膜を積層した２層膜、または下層から順に前記第１絶縁膜、前記酸化シリコン膜および前記第１絶縁膜を積層した３層膜からなり、
前記第１絶縁膜は、窒化シリコン膜、ＺｒＳｉＯ４膜、ＨｆＳｉＯｘＮｙ膜、ＳｉＣ膜、III−V族ワイドギャップバンド半導体またはII−VI族ワイドギャップバンド半導体からなることを特徴とする半導体装置。 A source and a drain formed in a semiconductor substrate;
A first tunnel insulating film formed on the surface of the semiconductor substrate and formed by stacking a silicon oxide film and a first insulating film different from the silicon oxide film;
A charge storage layer formed on the first tunnel insulating film;
A block insulating film formed on the charge storage layer;
A control gate formed on the block insulating film for controlling the potential of the charge storage layer;
A semiconductor device comprising a first non-volatile memory having
The first tunnel insulating film is a two-layer film in which the first insulating film and the silicon oxide film are stacked in order from the lower layer, or the first insulating film, the silicon oxide film, and the first insulating film are stacked in order from the lower layer. 3 layer film
The semiconductor device is characterized in that the first insulating film is made of a silicon nitride film, a ZrSiO 4 film, a HfSiOxNy film, a SiC film, a III-V group wide gap band semiconductor, or a II-VI group wide gap band semiconductor.
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* Cited by examiner, † Cited by third party
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CN102800675A (en) * 2011-05-25 2012-11-28 中国科学院微电子研究所 Charge trapping non-volatile memory and manufacturing method thereof

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