JP2008053403A

JP2008053403A - Semiconductor device and manufacturing method thereof

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Publication number: JP2008053403A
Application number: JP2006227418A
Authority: JP
Inventors: Koichi Terajima; 浩一寺島; Koji Watabe; 宏治渡部
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2006-08-24
Filing date: 2006-08-24
Publication date: 2008-03-06

Abstract

<P>PROBLEM TO BE SOLVED: To enhance behavior of a transistor by applying sufficiently large distortion to a channel of an FET made of silicon. <P>SOLUTION: The FET includes a channel layer 106 surrounded by an element separation region 112, a source/drain formation region 107, a gate insulating film 113, a gate electrode 115, and a side wall 116. The channel layer 106 of the FET is bent in a downward convex state along the channel width. In the structure, a hollow cave is formed by etching and removing a layer under the channel layer 106, and this structure is formed by dropping the channel layer in the hollow cave. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、チャネル部分に歪をかけることによって特性を向上させたシリコンの電界効果型トランジスタを有する半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device having a silicon field-effect transistor whose characteristics are improved by applying strain to a channel portion, and a method for manufacturing the semiconductor device.

近年、シリコンの電界効果型トランジスタ（以下、「ＦＥＴ」という）において、チャネル部分に歪を加えることによって電子あるいは正孔の移動度を増加させ、トランジスタの特性を向上させる技術が注目を集めている。電子あるいは正孔の移動度が増加すると、トランジスタをより高速で動作させ、駆動電流を増大させることができる。また、より低い電圧でこれまでと同じ電流を流すことができるので、半導体装置の低消費電力化を実現することができる。 2. Description of the Related Art In recent years, in silicon field effect transistors (hereinafter referred to as “FETs”), a technique for improving the characteristics of transistors by increasing the mobility of electrons or holes by applying strain to the channel portion has attracted attention. . When the mobility of electrons or holes is increased, the transistor can be operated at higher speed and the driving current can be increased. In addition, since the same current as before can be supplied at a lower voltage, the power consumption of the semiconductor device can be reduced.

ＦＥＴのチャネル部分に歪をかける方法としては、大きく分けて、あらかじめ歪のかかったシリコン層を有するシリコン基板を用いる方法（例えば、特許文献１参照）と、ＦＥＴの製造プロセスの途中でプロセス歪と呼ばれる歪を加える方法（例えば、特許文献２、３参照）が知られている。前者の例として、特許文献１には、シリコン基板上に格子緩和したシリコン・ゲルマニウムを成長させて、その上にシリコン・ゲルマニウムに格子整合したシリコンを成長させた基板を用いる方法が開示されている。一方、後者の例として、特許文献２には、シリコン窒化膜を用いてチャネル部分に歪をかける方法が開示されている。また、特許文献３には、ｐ型のＦＥＴにおいて、ソース・ドレイン部分をシリコン・ゲルマニウムにすることによって歪をかける方法が開示されている。 The method of applying strain to the channel portion of the FET can be broadly divided into a method using a silicon substrate having a pre-strained silicon layer (see, for example, Patent Document 1), and process strain during the FET manufacturing process. There is known a method for adding a distortion (see, for example, Patent Documents 2 and 3). As an example of the former, Patent Document 1 discloses a method in which a silicon / germanium lattice-relaxed is grown on a silicon substrate and a substrate on which silicon lattice-matched to silicon / germanium is grown is used. . On the other hand, as an example of the latter, Patent Document 2 discloses a method of applying strain to a channel portion using a silicon nitride film. Patent Document 3 discloses a method of applying strain by using silicon-germanium as a source / drain portion in a p-type FET.

上記２種類の歪をかける方法のうち、プロセス歪を加える方法が、近年注目を集めており、ｐ型とｎ型のＦＥＴに、それぞれシリコン・ゲルマニウムとシリコン窒化膜を用いて歪を加えて、トランジスタ特性を向上させた例が報告されている（非特許文献１参照）。 Of the above two types of methods of applying strain, the method of applying process strain has recently attracted attention, and p-type and n-type FETs are respectively strained using silicon-germanium and silicon nitride films, An example in which transistor characteristics are improved has been reported (see Non-Patent Document 1).

プロセス歪を用いてＦＥＴのチャネル部分に歪をかける従来の方法について、図７および図８を用いて説明する。図７に示す形態では、シリコン基板１１にシャロートレンチアイソレーション（ＳＴＩ）による素子分離領域１２、ゲート絶縁膜１３、ソース・ドレイン領域１４、ゲート電極１５、ゲートサイドウォール１６が形成されており、その上にシリコン窒化膜１７が形成されている。この時、シリコン窒化膜の成膜方法や膜厚を最適化することによって、ＦＥＴのチャネル部分に窒化膜による応力で歪をかけることができる。歪が引っ張り歪の場合は、シリコン中の電子の移動度が増加するため、ｎ型のＦＥＴを高速化することができる。 A conventional method for applying strain to the channel portion of the FET using process strain will be described with reference to FIGS. In the embodiment shown in FIG. 7, an element isolation region 12, a gate insulating film 13, a source / drain region 14, a gate electrode 15, and a gate sidewall 16 are formed on a silicon substrate 11 by shallow trench isolation (STI). A silicon nitride film 17 is formed thereon. At this time, by optimizing the film forming method and the film thickness of the silicon nitride film, the channel portion of the FET can be strained by the stress caused by the nitride film. When the strain is a tensile strain, the mobility of electrons in silicon increases, so that the speed of the n-type FET can be increased.

一方、図８に示す形態では、図７の場合と同様に、シリコン基板１１にＳＴＩによる素子分離領域１２、ゲート絶縁膜１３、ゲート電極１５、ゲートサイドウォール１６を形成した後に、ソース・ドレインを形成すべき領域をエッチングで掘った後にシリコン・ゲルマニウムをエピタキシャル成長させて、シリコン・ゲルマニウムのソース・ドレイン領域１８を形成する。シリコン・ゲルマニウムの格子定数はシリコンよりも大きいため、チャネル部分には圧縮歪が加わる。この方法では、シリコン中の正孔の移動度が増加するため、ｐ型のＦＥＴを高速化することができる。 On the other hand, in the embodiment shown in FIG. 8, as in the case of FIG. 7, after the element isolation region 12, the gate insulating film 13, the gate electrode 15, and the gate sidewall 16 are formed on the silicon substrate 11, the source / drain is formed. After the region to be formed is dug by etching, silicon germanium is epitaxially grown to form the source / drain region 18 of silicon germanium. Since the lattice constant of silicon germanium is larger than that of silicon, compressive strain is applied to the channel portion. In this method, since the mobility of holes in silicon increases, the speed of the p-type FET can be increased.

また、さらに大きなプロセス歪を発生させてＦＥＴを高速化する方法として、チャネルとなる薄膜Ｓｉ層を湾曲させて歪を発生させる方法も提案されている（例えば、特許文献４、５参照）。特許文献４、５に開示された方法では、ゲート電極直下の領域に空洞を形成して、ゲート電極からソース・ドレインへ向かう方向、すなわちゲート長に沿った方向にＳｉ層を湾曲させて歪を発生させる。
特開２００４−３５６１６４号公報特開２００２−１９８３６８号公報特開２００６−０１９７２７号公報特開２００５−１０１２３４号公報特開２００６−０１９６６２号公報Ｔ．Ｇｈａｎｉｅｔａｌ．，「Ａ９０ｎｍＨｉｇｈＶｏｌｕｍｅＭａｎｕｆａｃｔｕｒｉｎｇＬｏｇｉｃＴｅｃｈｎｏｌｏｇｙＦｅａｔｕｒｉｎｇＮｏｖｅｌ４５ｎｍＧａｔｅＬｅｎｇｔｈＳｔｒａｉｎｅｄＳｉｌｉｃｏｎＣＭＯＳＴｒａｎｓｉｓｔｏｒｓ」ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ，ｐｐ．９７８−９８０（２００３） In addition, as a method of increasing the FET speed by generating a larger process strain, a method of generating a strain by bending a thin film Si layer serving as a channel has been proposed (for example, see Patent Documents 4 and 5). In the methods disclosed in Patent Documents 4 and 5, a cavity is formed in a region immediately below the gate electrode, and the Si layer is curved in the direction from the gate electrode toward the source / drain, that is, along the gate length, thereby causing distortion. generate.
JP 2004-356164 A JP 2002-198368 A JP 2006-019727 A JP 2005-101234 A JP 2006-019662 A T.A. Ghani et al. , "A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors," IEDM Technical Dips. 978-980 (2003)

前述のように、従来、ＦＥＴのチャネル部分に歪を加えることによってトランジスタ特性を向上させる方法が提案されてきた。しかしながら、シリコン基板上に格子緩和したシリコン・ゲルマニウムを成長させて、その上にシリコン・ゲルマニウムに格子整合したシリコンを成長させた基板を用いる方法のように、あらかじめ歪のかかったシリコン層を有するシリコン基板を用いる方法では、基板が非常に高価になってしまう、トランジスタの製造プロセスによって歪が緩和してしまう、といった問題点があった。 As described above, conventionally, a method for improving transistor characteristics by applying strain to the channel portion of the FET has been proposed. However, silicon having a pre-strained silicon layer, such as a method of growing a lattice-relaxed silicon germanium on a silicon substrate and growing a silicon lattice-matched silicon on the silicon-germanium thereon In the method using a substrate, there are problems that the substrate becomes very expensive, and distortion is relieved by a transistor manufacturing process.

また、シリコン窒化膜を用いた場合、膜の応力を増加させていくとチャネルに作用する感度が飽和する、膜が剥がれる、ソース・ドレインをせり上げた構造やサイドウォールが厚い構造では応力が緩和する、といった問題点があった。さらには、シリコン・ゲルマニウムを用いてソース・ドレイン領域を形成した場合、応力を増加させるためにはシリコン・ゲルマニウム中のゲルマニウム濃度を増加させる必要がある。しかし、ゲルマニウム濃度を増加させると、ソース・ドレイン領域の結晶性が劣化してリークが増加するという問題があった。 In addition, when silicon nitride film is used, the sensitivity to the channel becomes saturated as the film stress increases, and the stress is relaxed in the structure where the film peels off, the source / drain is raised, or the sidewall is thick. There was a problem such as. Further, when the source / drain regions are formed using silicon germanium, it is necessary to increase the germanium concentration in the silicon germanium in order to increase the stress. However, when the germanium concentration is increased, there is a problem that the crystallinity of the source / drain region is deteriorated and the leakage increases.

さらに、ゲート電極直下の領域に空洞を形成して、ゲート電極からソース・ドレインへ向かう方向、すなわちゲート長に沿った方向にＳｉ層を湾曲させて歪を発生させる方法では、ｐ型のＦＥＴに対しては効果がない、という問題点があった。また、空洞を形成した際、ゲート長方向の両端で、非常に薄いＳｉ膜が宙に浮いた不安定な状態となり、その後の工程で所望の湾曲構造を形成することが困難である、といった問題点があった。さらに、Ｓｉ層を湾曲させた後にゲート電極を形成する方法を採る場合には、湾曲の仕方が不均一になりやすい、最初に湾曲構造を作るので、その後のゲート電極形成が難しく、且つ不安定になりやすい、といった問題点があり、安定した特性の製品を得る事が困難であった。以上のように、従来の方法では、十分な大きさの歪をかけることは困難であり、歪によるトランジスタの特性向上には限界があった。 Furthermore, in the method of generating a strain by forming a cavity in a region immediately below the gate electrode and bending the Si layer in the direction from the gate electrode to the source / drain, that is, the direction along the gate length, There was a problem that it was not effective. In addition, when a cavity is formed, a very thin Si film floats in the air at both ends in the gate length direction, and it is difficult to form a desired curved structure in the subsequent process. There was a point. Furthermore, when the method of forming the gate electrode after bending the Si layer is taken, the bending method is likely to be non-uniform. Since the curved structure is first formed, the subsequent gate electrode formation is difficult and unstable. It was difficult to obtain a product with stable characteristics. As described above, in the conventional method, it is difficult to apply a sufficiently large strain, and there is a limit to improving the characteristics of the transistor due to the strain.

本発明は以上のような状況に鑑みてなされたものであり、十分大きな歪をＦＥＴのチャネル部分に加えることによって特性を向上させたそして特性の安定したシリコンのＦＥＴを有する半導体装置およびその製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION The present invention has been made in view of the above situation, a semiconductor device having a silicon FET having improved characteristics by adding a sufficiently large strain to the channel portion of the FET and having stable characteristics, and a method for manufacturing the same. The purpose is to provide.

上記課題を解決するため、本発明は以下の構成を有する。すなわち、本発明の半導体装置は、少なくとも表面が半導体層で構成された基板上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極を挟んで前記半導体層内にソース領域およびドレイン領域が形成されており、前記半導体層の表面の少なくとも一部分が、基板表面から基板内部の方向に向かって湾曲していることを特徴としている。また、前記半導体層は素子分離領域で区分され、当該半導体層の表面の素子分離領域に近い端の部分が、基板表面から基板内部の方向に向かって湾曲しており、中央付近が平らであることを特徴としている。 In order to solve the above problems, the present invention has the following configuration. That is, in the semiconductor device of the present invention, a gate electrode is formed through a gate insulating film on a substrate whose surface is composed of at least a semiconductor layer, and a source region and a drain region are formed in the semiconductor layer with the gate electrode interposed therebetween. It is formed, and at least a part of the surface of the semiconductor layer is curved from the substrate surface toward the inside of the substrate. The semiconductor layer is divided by an element isolation region, and an end portion near the element isolation region on the surface of the semiconductor layer is curved from the substrate surface toward the inside of the substrate, and the vicinity of the center is flat. It is characterized by that.

また、少なくとも表面が半導体層で構成された基板上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極を挟んで前記半導体層内にソース領域およびドレイン領域が形成されている半導体装置において、前記半導体層の少なくとも一部分が、基板表面から基板内部の方向に向かって湾曲していることを特徴としている。また、前記半導体層は素子分離領域で区分され、当該半導体層の素子分離領域に近い端の部分が、基板表面から基板内部の方向に向かって湾曲しており、中央付近が平らであることを特徴としている。 Further, in a semiconductor device in which a gate electrode is formed via a gate insulating film on a substrate whose surface is composed of at least a semiconductor layer, and a source region and a drain region are formed in the semiconductor layer with the gate electrode interposed therebetween. The semiconductor layer is characterized in that at least a part of the semiconductor layer is curved from the substrate surface toward the inside of the substrate. The semiconductor layer is divided by an element isolation region, and an end portion of the semiconductor layer near the element isolation region is curved from the substrate surface toward the inside of the substrate, and the vicinity of the center is flat. It is a feature.

また、本発明の半導体装置は、少なくとも表面が半導体層で構成された基板上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極を挟んで前記半導体層内にソース領域およびドレイン領域が形成されており、前記ゲート絶縁膜と前記半導体層の界面の少なくとも一部分が、チャネル幅に沿った方向で湾曲しチャネル長に沿った方向では実質的に湾曲していないことを特徴としている。 In the semiconductor device of the present invention, a gate electrode is formed on a substrate having at least a surface formed of a semiconductor layer via a gate insulating film, and a source region and a drain region are formed in the semiconductor layer with the gate electrode interposed therebetween. It is characterized in that at least a part of the interface between the gate insulating film and the semiconductor layer is curved in the direction along the channel width and not substantially curved in the direction along the channel length.

本発明の半導体装置は、ソース領域と前記ドレイン領域に挟まれた前記半導体層がシリコンであることを特徴としている。また、ソース領域と前記ドレイン領域に挟まれた前記半導体層がシリコン・ゲルマニウムまたはゲルマニウムであってもよい。 The semiconductor device of the present invention is characterized in that the semiconductor layer sandwiched between the source region and the drain region is silicon. The semiconductor layer sandwiched between the source region and the drain region may be silicon germanium or germanium.

さらに、本発明の半導体装置は、前記ソース領域と前記ドレイン領域がp型であって、前記半導体層中のキャリア移動方向が実質的に［１１０］方向または［１１０］方向と結晶学的に等価な方向であり、前記キャリア移動方向と直交する方向に前記半導体層の一部が伸張していることを特徴としている。ここで、プロセス誤差によるずれとして、［１１０］方向に対して±5°ほどの誤差は生じうるが、この程度の角度を許容範囲として実質的に［１１０］方向であれば良い。 Furthermore, in the semiconductor device of the present invention, the source region and the drain region are p-type, and the carrier movement direction in the semiconductor layer is substantially crystallographically equivalent to the [110] direction or the [110] direction. The semiconductor layer is partially extended in a direction perpendicular to the carrier movement direction. Here, an error of about ± 5 ° with respect to the [110] direction can occur as a deviation due to a process error.

また、本発明の半導体装置は、前記キャリア移動方向に前記半導体層が圧縮していることを特徴としている。また、前記ソース領域と前記ドレイン領域に挟まれた前記半導体層の直下に絶縁膜が存在することを特徴としている。あるいは、前記ソース領域と前記ドレイン領域に挟まれた前記半導体層の直下には絶縁膜が存在し、前記ソース領域および前記ドレイン領域の直下には絶縁膜が存在しないことを特徴としている。さらに、前記ソース領域および前記ドレイン領域が、シリコン・ゲルマニウムまたはゲルマニウムであることを特徴としている。 The semiconductor device of the present invention is characterized in that the semiconductor layer is compressed in the carrier movement direction. In addition, an insulating film is present immediately below the semiconductor layer sandwiched between the source region and the drain region. Alternatively, an insulating film exists immediately below the semiconductor layer sandwiched between the source region and the drain region, and no insulating film exists immediately below the source region and the drain region. Furthermore, the source region and the drain region are characterized by being silicon germanium or germanium.

本発明の半導体装置の製造方法は、基板上に形成された電界効果型トランジスタを有する半導体装置の製造方法であって、（ａ）表面付近に、シリコン層で挟まれた、シリコンに対して選択的にエッチングされる材料からなる選択腐食材料層を持つ基板を用意する工程と、（ｂ）この基板に素子分離構造、ゲート絶縁膜、ゲート電極を形成した後に、基板のソース・ドレイン形成領域を、少なくとも前記選択腐食材料層が露出するまでエッチングによって除去する工程と、（ｃ）前記選択腐食材料層を選択エッチングによって除去してチャネル層の直下に空洞を形成する工程と、（ｄ）チャネル層の一部を下のシリコン層と接着させる工程と、（ｅ）除去されたソース・ドレイン形成領域を埋め戻す工程とを有することを特徴とする。 A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device having a field effect transistor formed on a substrate, wherein (a) a silicon layer sandwiched between silicon layers near the surface is selected. And (b) forming an element isolation structure, a gate insulating film, and a gate electrode on the substrate, and then forming a source / drain formation region on the substrate. Removing by etching until at least the selective corrosion material layer is exposed; and (c) removing the selective corrosion material layer by selective etching to form a cavity directly under the channel layer; and (d) a channel layer. And a step of filling back the removed source / drain formation regions.

本発明の半導体装置の製造方法においては、前記選択腐食材料層が、シリコン・ゲルマニウムまたはゲルマニウムであることを特徴とする。 In the method of manufacturing a semiconductor device according to the present invention, the selective corrosion material layer is silicon germanium or germanium.

さらに、本発明の半導体装置の製造方法においては、前記シリコン層で挟まれた、選択腐食材料層を持つ基板は、シリコン基板上にシリコン・ゲルマニウムまたはゲルマニウムをエピタキシャル成長させた後に、さらにシリコンをエピタキシャル成長させたものであることが望ましい。 Furthermore, in the method of manufacturing a semiconductor device of the present invention, the substrate having the selective corrosion material layer sandwiched between the silicon layers is formed by epitaxially growing silicon / germanium or germanium on the silicon substrate, and then epitaxially growing silicon. It is desirable that

また、本発明の半導体装置の製造方法においては、前記シリコン層で挟まれた、選択腐食材料層が、シリコン酸化膜またはシリコン窒化膜であることを特徴とする。 In the semiconductor device manufacturing method of the present invention, the selective corrosion material layer sandwiched between the silicon layers is a silicon oxide film or a silicon nitride film.

本発明の半導体装置の製造方法によれば、表面付近に、シリコン層で挟まれた、シリコンに対して選択エッチングが可能な材料からなる層（選択腐食材料層）を持つ基板を用いて、素子分離構造、ゲート絶縁膜、ゲート電極を形成すると、選択腐食材料層の上にシリコンのチャネル層が形成された状態になる。ここで、選択腐食材料層は、シリコン・ゲルマニウム、ゲルマニウム、シリコン酸化膜、シリコン窒化膜のいずれかであることが望ましい。 According to the method for manufacturing a semiconductor device of the present invention, an element is formed using a substrate having a layer made of a material capable of selective etching with respect to silicon (a selective corrosion material layer) sandwiched between silicon layers in the vicinity of the surface. When the isolation structure, the gate insulating film, and the gate electrode are formed, a silicon channel layer is formed on the selective corrosion material layer. Here, the selective corrosion material layer is preferably one of silicon / germanium, germanium, a silicon oxide film, and a silicon nitride film.

この後、ソース・ドレイン領域のみをシリコンに対して選択腐食材料層が露出するまでエッチングによって除去し、次に選択エッチングによって選択腐食材料層のみを除去する。すると、この時にチャネル層の下の選択腐食材料層も除去することができるので、シリコンのチャネル層の下に空洞ができた状態になる。この空洞の上のチャネル層の上にはゲート絶縁膜を介してゲート電極が形成されており、このゲート電極は素子分離構造の上に跨った構造をしている。したがって、チャネル幅方向の中央付近ではチャネル層が自身の重量で下に下がり、チャネル層下面の一部と空洞の下のシリコン層表面とが、表面張力によって接着した状態となる。ここで、チャネル層が自身の重量または表面張力のみでは下のシリコン層と接着しない場合には、上から力を加えて接着させても良い。この状態で、チャネル層はチャネル幅方向に湾曲している。さらに熱処理を加えることによって、チャネル層下面と空洞の下のシリコン層表面とは密着した状態となる。その後、シリコンをエピタキシャル成長させることによってソース・ドレインを形成すると、ゲート絶縁膜とチャネル層の界面の少なくとも一部あるいはチャネル層の少なくとも一部が湾曲した構造の電界効果トランジスタが形成されるので、チャネル層全体に非常に大きな歪を発生させることによって移動度を大幅に向上させた電界効果トランジスタを有する半導体装置を製造することができる。 Thereafter, only the source / drain regions are removed by etching until the selective corrosion material layer is exposed to silicon, and then only the selective corrosion material layer is removed by selective etching. At this time, the selective corrosion material layer under the channel layer can also be removed, so that a cavity is formed under the silicon channel layer. A gate electrode is formed on the channel layer above the cavity via a gate insulating film, and the gate electrode has a structure straddling the element isolation structure. Therefore, in the vicinity of the center in the channel width direction, the channel layer is lowered by its own weight, and a part of the lower surface of the channel layer and the silicon layer surface under the cavity are bonded by surface tension. Here, when the channel layer does not adhere to the lower silicon layer only by its own weight or surface tension, it may be adhered by applying a force from above. In this state, the channel layer is curved in the channel width direction. By further applying heat treatment, the lower surface of the channel layer and the surface of the silicon layer under the cavity are in close contact with each other. After that, when the source / drain is formed by epitaxial growth of silicon, a field effect transistor having a structure in which at least part of the interface between the gate insulating film and the channel layer or at least part of the channel layer is curved is formed. A semiconductor device having a field effect transistor in which mobility is greatly improved by generating a very large strain as a whole can be manufactured.

また、本発明の半導体装置の製造方法では、空洞の上のチャネル層の上にはゲート絶縁膜を介してゲート電極が形成されており、このゲート電極は素子分離構造の上に跨った構造をしているので、チャネル層自身は安定した構造になっており、その後の工程での湾曲構造の形成が容易である。 In the method of manufacturing a semiconductor device of the present invention, a gate electrode is formed on the channel layer above the cavity via a gate insulating film, and the gate electrode has a structure straddling the element isolation structure. Therefore, the channel layer itself has a stable structure, and it is easy to form a curved structure in the subsequent process.

また、本発明の半導体装置の製造方法は、基板上に形成された電界効果型トランジスタを有する半導体装置の製造方法であって、（ａ）表面付近に、表面層であるシリコン層とシリコン酸化膜またはシリコン窒化膜で挟まれた、シリコンとシリコン酸化膜またはシリコン窒化膜に対して選択的にエッチングされる材料からなる選択的腐食材料層を有する基板を用意する工程と、（ｂ）この基板に素子分離構造、ゲート絶縁膜、ゲート電極を形成した後に、ソース・ドレイン形成領域を、少なくとも前記選択的腐食材料層が露出するまでエッチングによって除去する工程と、（ｃ）前記選択的腐食材料層を選択エッチングによって除去してチャネル層の直下に空洞を形成する工程と、（ｄ）チャネル層の一部を、前記空洞直下のシリコン酸化膜またはシリコン窒化膜と接着させる工程と、（ｅ）前記除去されたソース・ドレイン形成領域を埋め戻す工程と、を有することを特徴とする。 The semiconductor device manufacturing method of the present invention is a method for manufacturing a semiconductor device having a field effect transistor formed on a substrate, wherein (a) a silicon layer and a silicon oxide film as surface layers are provided in the vicinity of the surface. Or (b) providing a substrate having a selective corrosive material layer made of a material that is selectively etched with respect to silicon and a silicon oxide film or a silicon nitride film, sandwiched between silicon nitride films; (C) removing the source / drain formation region by etching until at least the selective corrosive material layer is exposed after forming the element isolation structure, the gate insulating film, and the gate electrode; Removing by selective etching to form a cavity directly under the channel layer; and (d) a part of the channel layer is formed on the silicon oxide film immediately below the cavity. The rest are the steps for bonding a silicon nitride film, characterized by having a the steps of backfilling the source and drain formation regions which are (e) the removal.

上記半導体装置の製造方法においては、前記ソース・ドレイン形成領域をエッチングによって除去する工程において、シリコン酸化膜またはシリコン窒化膜の下のシリコン層が露出するまでエッチングによって除去しても良い。 In the method of manufacturing a semiconductor device, in the step of removing the source / drain formation region by etching, it may be removed by etching until the silicon layer under the silicon oxide film or silicon nitride film is exposed.

また、上記半導体装置の製造方法においては、前記選択的腐食材料層の材料は、シリコン・ゲルマニウム、ゲルマニウム、シリコン窒化膜またはシリコン酸化膜のいずれかであることを特徴とする。 In the semiconductor device manufacturing method, the material of the selective corrosion material layer is any one of silicon / germanium, germanium, a silicon nitride film, and a silicon oxide film.

さらに、上記半導体装置の製造方法においては、前記選択的腐食材料層を有する基板は、ＳＧＯＩ基板またはＧＯＩ基板上にシリコンをエピタキシャル成長したものであることを特徴とする。 Furthermore, in the method of manufacturing a semiconductor device, the substrate having the selective corrosion material layer is an SGOI substrate or a silicon epitaxially grown on a GOI substrate.

本発明の半導体装置の製造方法によれば、表面付近に、シリコン層とシリコン酸化膜で挟まれた、シリコンとシリコン酸化膜に対して選択的にエッチングされる材料からなる層（選択的腐食材料層）を有する基板を用いて、素子分離構造、ゲート絶縁膜、ゲート電極を形成する。この時、選択的腐食材料層は、シリコン・ゲルマニウム、ゲルマニウム、シリコン窒化膜のいずれかであることが望ましい。 According to the method for manufacturing a semiconductor device of the present invention, a layer made of a material that is selectively etched with respect to silicon and a silicon oxide film sandwiched between a silicon layer and a silicon oxide film (selective corrosion material). An element isolation structure, a gate insulating film, and a gate electrode are formed using a substrate having a layer. At this time, the selective corrosive material layer is preferably one of silicon / germanium, germanium, and silicon nitride.

次に、ソース・ドレイン領域のみをシリコン酸化膜が露出するまでエッチングによって除去し、次に選択エッチングによってチャネル層の下の選択的腐食材料層を除去する。すると、シリコンのチャネル層の下に空洞ができ、空洞の下にはシリコン酸化膜が存在する状態になる。この空洞の上のチャネル層の上にはゲート絶縁膜を介してゲート電極が形成されており、このゲート電極は素子分離構造の上に跨った構造をしている。したがって、チャネル幅方向の中央付近ではチャネル層が自身の重量で下に下がり、チャネル層下面の一部と空洞の下のシリコン酸化膜表面とが、表面張力によって接着した状態となる。ここで、チャネル層が自身の重量または表面張力のみでは下のシリコン酸化膜と接着しない場合には、上から機械的な力を加えて接着させても良い。この状態で、チャネル層はチャネル幅方向に湾曲している。さらに熱処理を加えることによって、チャネル層下面と空洞の下のシリコン酸化膜表面とは密着した状態となる。 Next, only the source / drain regions are removed by etching until the silicon oxide film is exposed, and then the selective corrosive material layer under the channel layer is removed by selective etching. Then, a cavity is formed under the silicon channel layer, and a silicon oxide film exists under the cavity. A gate electrode is formed on the channel layer above the cavity via a gate insulating film, and the gate electrode has a structure straddling the element isolation structure. Therefore, in the vicinity of the center in the channel width direction, the channel layer is lowered by its own weight, and a part of the lower surface of the channel layer and the surface of the silicon oxide film below the cavity are bonded by surface tension. Here, when the channel layer does not adhere to the lower silicon oxide film only by its own weight or surface tension, it may be adhered by applying mechanical force from above. In this state, the channel layer is curved in the channel width direction. By further applying heat treatment, the lower surface of the channel layer and the surface of the silicon oxide film under the cavity are in close contact with each other.

その後、シリコン、シリコン・ゲルマニウム、ゲルマニウムのいずれかの材料をエピタキシャル成長させることによってソース・ドレイン領域を形成すると、シリコン酸化膜の上に、ゲート絶縁膜とチャネル層の界面の少なくとも一部あるいはチャネル層の少なくとも一部が湾曲した構造の電界効果トランジスタが形成される。すなわち、チャネル層に大きな歪をかけると同時に、ＳＯＩ構造のトランジスタとすることができ、寄生容量の低下や放射線耐性の向上などトランジスタ特性を大きく向上させた電界効果トランジスタを有する半導体装置を製造することができる。 After that, when the source / drain regions are formed by epitaxially growing any one of silicon, silicon / germanium, and germanium, at least part of the interface between the gate insulating film and the channel layer or the channel layer is formed on the silicon oxide film. A field effect transistor having a curved structure at least partially is formed. That is, a semiconductor device having a field effect transistor that can be made into a transistor having an SOI structure and greatly improves transistor characteristics such as a reduction in parasitic capacitance and an improvement in radiation resistance can be manufactured at the same time that a large strain is applied to the channel layer. Can do.

本発明では、上記半導体装置の製造方法において、ＳＧＯＩ基板またはＧＯＩ基板にシリコンをエピタキシャル成長させたものを用いることができる。エピタキシャル成長では、ウェーハ面内の膜厚の均一性を非常に精度良くコントロールすることができるので、本発明では、ＳＯＩトランジスタのチャネルが形成されるシリコン層の膜厚を精度良くコントロールできる。したがって、ＳＯＩトランジスタの、膜厚のばらつきに起因する特性ばらつきを大きく低減することができる。 In the present invention, in the semiconductor device manufacturing method, an SGOI substrate or a substrate obtained by epitaxially growing silicon on a GOI substrate can be used. In the epitaxial growth, the uniformity of the film thickness within the wafer surface can be controlled with very high accuracy. Therefore, in the present invention, the thickness of the silicon layer in which the channel of the SOI transistor is formed can be controlled with high accuracy. Therefore, variation in characteristics due to variation in film thickness of the SOI transistor can be greatly reduced.

さらに、本発明の半導体装置の製造方法においては、前記チャネル層の一部を下のシリコン層と接着させる工程の前に、チャネル層の下面および側面にシリコン酸化膜を形成する工程を有し、前記チャネル層の一部を下のシリコン層と接着させる工程の後にチャネル層側面のシリコン酸化膜を除去する工程を有することを特徴とする。 Furthermore, the method for manufacturing a semiconductor device of the present invention includes a step of forming a silicon oxide film on the lower surface and side surfaces of the channel layer before the step of bonding a part of the channel layer to the lower silicon layer, The method includes a step of removing a silicon oxide film on a side surface of the channel layer after a step of adhering a part of the channel layer to an underlying silicon layer.

本発明の半導体装置の製造方法によれば、ＳＯＩ基板やＳＧＯＩ基板など、あらかじめ埋め込み酸化膜を形成してある基板を用いなくても、ＳＯＩ構造のトランジスタを形成することができると同時に、チャネル層を湾曲させて下のシリコン層と接着させる際に、接着面のダングリングボンド等の欠陥が減少して、リーク電流が少なくなる等のトランジスタ特性の向上が実現できる。 According to the method for manufacturing a semiconductor device of the present invention, a transistor having an SOI structure can be formed without using a substrate having a buried oxide film formed beforehand, such as an SOI substrate or an SGOI substrate, and at the same time, a channel layer. When the substrate is bent and bonded to the lower silicon layer, defects such as dangling bonds on the bonding surface are reduced, and an improvement in transistor characteristics such as a reduction in leakage current can be realized.

以上説明したように、本発明の半導体装置では、半導体層の表面の少なくとも一部分が、基板表面から基板内部の方向に向かって湾曲している。このことによって、チャネル層全体に非常に大きな歪を発生させることができる。この歪をチャネル幅に沿った方向へは引っ張り歪、チャネル長に沿っ方向へは圧縮歪とすることにより、特にｐ型の電界効果型トランジスタにおいて、大きな移動度の増大を実現することができる。したがって、本発明によれば、半導体装置の高速化および低消費電力化を実現できる。 As described above, in the semiconductor device of the present invention, at least a part of the surface of the semiconductor layer is curved from the substrate surface toward the inside of the substrate. As a result, a very large strain can be generated in the entire channel layer. By making this strain tensile strain in the direction along the channel width and compressive strain in the direction along the channel length, a large increase in mobility can be realized particularly in a p-type field effect transistor. Therefore, according to the present invention, high speed and low power consumption of the semiconductor device can be realized.

また、本発明では、電界効果型トランジスタのチャネル層の直下に埋め込み酸化膜を形成することができるので、チャネル層に大きな歪をかけると同時に、シリコン・オン・インシュレータ（ＳＯＩ）構造のトランジスタとすることができる。さらに、この時のチャネル層はエピタキシャル成長したシリコン層を用いることによってウェーハ面内で一様な厚さとすることができるので、ＳＯＩ膜厚のばらつきを少なくすることができる。したがって、移動度の向上による高速化および低消費電力化と同時に寄生容量の低下や放射線耐性の向上を実現し、なおかつ特性ばらつきの少ない半導体装置を実現することができる。
また、本発明の半導体装置の製造方法では、空洞の上のチャネル層の上にはゲート絶縁膜を介してゲート電極が形成されており、このゲート電極は素子分離構造の上に跨った構造をしているので、チャネル層自身は安定した構造になっており、その後の工程での湾曲構造の形成が容易であると共に湾曲構造の形状安定性に優れる。 Further, in the present invention, since the buried oxide film can be formed directly under the channel layer of the field effect transistor, a large distortion is applied to the channel layer, and at the same time, a transistor having a silicon-on-insulator (SOI) structure is obtained. be able to. Further, since the channel layer at this time can be made uniform in the wafer surface by using an epitaxially grown silicon layer, variations in SOI film thickness can be reduced. Accordingly, it is possible to realize a semiconductor device that realizes a reduction in parasitic capacitance and an improvement in radiation resistance while reducing the parasitic capacitance and radiation resistance at the same time as improving the mobility and reducing power consumption.
In the method of manufacturing a semiconductor device of the present invention, a gate electrode is formed on the channel layer above the cavity via a gate insulating film, and the gate electrode has a structure straddling the element isolation structure. Therefore, the channel layer itself has a stable structure, and it is easy to form a curved structure in a subsequent process and is excellent in shape stability of the curved structure.

以下、本発明の好ましい実施の形態について、図面を用いて詳細に説明する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

〔第１の実施の形態〕
図１から図３を用いて第１の実施の形態の半導体装置および半導体装置の製造方法について説明する。図１は、本発明の第１の実施の形態の半導体装置を示したものである。図１（ａ）は、本実施の形態の半導体装置の電界効果トランジスタのチャネル長方向に沿った断面を示したものである。本発明の半導体装置は、シリコン層１０１に、素子分離領域１１２、ゲート絶縁膜１１３、ゲート電極１１５、ゲートサイドウォール１１６が形成されている。さらにシリコン層１０１とゲート絶縁膜１１３の間にチャネル層１０６が設けられている。ここで言うチャネル層とは、電界効果トランジスタが動作する時に、このチャネル層内にチャネルができて電流が流れる、という意味であって、必ずしもこのチャネル層すべてがチャネルになるという意味ではない。さらに、このチャネル層１０６にはゲートサイドウォール１１６の下に当たる部分にソース・ドレインのエクステンション領域が形成されていてもよい。また、ソース・ドレイン形成領域１０７は、後述するソース・ドレイン形成用開口内にシリコンをシリコン層１０１に対してエピタキシャル成長させた領域で、この領域内にイオン注入を行なってソース・ドレイン領域される。したがって、ソース・ドレイン形成領域１０７は現実のソース・ドレイン領域とは必ずしも一致していない（他の実施の形態についても同様である）。 [First Embodiment]
A semiconductor device and a method for manufacturing the semiconductor device according to the first embodiment will be described with reference to FIGS. FIG. 1 shows a semiconductor device according to a first embodiment of the present invention. FIG. 1A shows a cross section along the channel length direction of the field effect transistor of the semiconductor device of the present embodiment. In the semiconductor device of the present invention, an element isolation region 112, a gate insulating film 113, a gate electrode 115, and a gate sidewall 116 are formed in a silicon layer 101. Further, a channel layer 106 is provided between the silicon layer 101 and the gate insulating film 113. Here, the channel layer means that when a field effect transistor operates, a channel is formed in the channel layer and a current flows, and it does not necessarily mean that all the channel layers become channels. Further, source / drain extension regions may be formed in portions of the channel layer 106 that are under the gate sidewalls 116. The source / drain formation region 107 is a region obtained by epitaxially growing silicon with respect to the silicon layer 101 in a source / drain formation opening, which will be described later, and is ion-implanted into this region to be a source / drain region. Therefore, the source / drain formation region 107 does not necessarily match the actual source / drain region (the same applies to other embodiments).

図１（ｂ）は、図１（ａ）のＡ−Ａ’ の断面をチャネル幅方向に沿って見た断面図である。チャネル層１０６はその一部が、チャネル幅方向に沿って下に凸に湾曲している。これに伴い、ゲート絶縁膜１１３とチャネル層１０６の界面、ゲート絶縁膜１１３、ゲート電極１１５もチャネル層と同じようにその一部が湾曲した構造になっている。図１（ｂ）では、素子分離領域に近い端の部分が下に凸に湾曲しており、中央付近が平らになっているが、中央付近も下に凸に湾曲した構造となっていても良い。また、素子分離領域１１２の近くでは、チャネル層の下に空洞１０５ができているが、この空洞はソース・ドレインが形成される領域と同じ材料で埋まっていても良い。 FIG. 1B is a cross-sectional view of the cross section A-A ′ of FIG. 1A as viewed along the channel width direction. A part of the channel layer 106 is convexly curved downward along the channel width direction. Accordingly, the interface between the gate insulating film 113 and the channel layer 106, the gate insulating film 113, and the gate electrode 115 also have a structure in which a part thereof is curved in the same manner as the channel layer. In FIG. 1 (b), the end portion close to the element isolation region is convexly curved downward, and the vicinity of the center is flat. good. In addition, a cavity 105 is formed under the channel layer near the element isolation region 112, but this cavity may be filled with the same material as the region where the source / drain is formed.

図１に示す実施の形態では、チャネル層１０６がチャネル幅に沿った方向に湾曲しているために、チャネル層には非常に大きな歪が生じる。この歪はチャネル幅に沿った方向へは引っ張り歪、チャネル長に沿った方向へは圧縮歪となるため、特にｐ型の電界効果型トランジスタにおいて、大きな移動度の増大を実現することができる。 In the embodiment shown in FIG. 1, since the channel layer 106 is curved in the direction along the channel width, a very large strain is generated in the channel layer. This strain becomes a tensile strain in the direction along the channel width and a compressive strain in the direction along the channel length, so that a large increase in mobility can be realized particularly in a p-type field effect transistor.

次に、図２を用いて、図１に示した本発明の第１の実施の形態の半導体装置の製造方法を説明する。まず、図２Ａ（ａ）に示すのは、本発明の半導体装置を製造するために使用する基板の断面図である。本発明で使用する基板は、シリコン層１０１とシリコン層１０３に、シリコンに対して選択的にエッチングされる材料からなる層（以下、選択腐食材料層）１０２が挟まれた構造を有する。ここで、シリコンに対して選択的にエッチングされる材料としては、例えばシリコン・ゲルマニウム、ゲルマニウム、シリコン酸化膜（ＳｉＯ_２）、シリコン窒化膜（Ｓｉ_ｘＮ_ｙ）等があげられる。シリコンに対して選択的にエッチングされる材料がシリコン・ゲルマニウムまたはゲルマニウムの場合には、化学気相成長（ＣＶＤ）法などを用いて、シリコン基板にシリコン・ゲルマニウムまたはゲルマニウムをエピタキシャル成長させた後に、さらにシリコンをエピタキシャル成長させることによって、図２Ａ（ａ）に示す基板を得ることができる。また、シリコンに対して選択的にエッチングされる材料がシリコン酸化膜（ＳｉＯ_２）の場合には、シリコン・オン・インシュレータ（ＳＯＩ）基板を用いることができる。さらに、シリコンに対して選択的にエッチングされる材料がシリコン窒化膜（Ｓｉ_ｘＮ_ｙ）の場合には、表面にシリコン窒化膜をＣＶＤ法などによって形成したシリコン基板と、表面がシリコンであるシリコン基板とを貼り合わせた後に、貼り合わせ法によってＳＯＩ基板を作成する場合と同様の方法で、貼り合わせた一方のシリコン基板を薄くすることによって、図２Ａ（ａ）の基板を得ることができる。 Next, a method for manufacturing the semiconductor device according to the first embodiment of the present invention shown in FIG. 1 will be described with reference to FIG. First, FIG. 2A (a) is a sectional view of a substrate used for manufacturing the semiconductor device of the present invention. The substrate used in the present invention has a structure in which a layer (hereinafter referred to as a selective corrosion material layer) 102 made of a material that is selectively etched with respect to silicon is sandwiched between a silicon layer 101 and a silicon layer 103. Examples of the material that is selectively etched with respect to silicon include silicon / germanium, germanium, a silicon oxide film (SiO ₂ ), a silicon nitride film (Si _x N _y ), and the like. In the case where the material to be selectively etched with respect to silicon is silicon germanium or germanium, after the silicon germanium or germanium is epitaxially grown on the silicon substrate using a chemical vapor deposition (CVD) method or the like, By epitaxially growing silicon, the substrate shown in FIG. 2A (a) can be obtained. In addition, when the material that is selectively etched with respect to silicon is a silicon oxide film (SiO ₂ ), a silicon-on-insulator (SOI) substrate can be used. Further, in the case where the material to be selectively etched with respect to silicon is a silicon nitride film (Si _x N _y ), a silicon substrate having a silicon nitride film formed on the surface by a CVD method or the like, and silicon having a surface made of silicon After the substrates are bonded together, the substrate shown in FIG. 2A (a) can be obtained by thinning one bonded silicon substrate in the same manner as in the case of forming an SOI substrate by the bonding method.

図２Ａ（ａ）の基板を用いて、通常の電界効果トランジスタと同様の製造方法によって、素子分離領域１１２、ゲート絶縁膜１１３、ゲート電極１１５、ゲートサイドウォール１１６を形成する。この時の断面図を示したのが、図２Ａ（ｂ）である。ここで、シリコン層１０３の表面は（１００）面であり、ゲート電極１１５は、［１１０］方向ないしそれと等価な方向に延在するように形成されている。したがって、ゲート電極１１５の延在方向と直交する図２Ａ（ｂ）の左右方向は［１１０］方向ないしそれと等価な方向である。また、シリコン層１０３にソース・ドレイン領域のエクステンション領域を形成する場合には、ゲート電極１１５の形成後、ゲートサイドウォール１１６の形成に先立ってイオン注入を行って形成すれば良い。 Using the substrate of FIG. 2A (a), an element isolation region 112, a gate insulating film 113, a gate electrode 115, and a gate sidewall 116 are formed by a manufacturing method similar to that of a normal field effect transistor. FIG. 2A (b) shows a cross-sectional view at this time. Here, the surface of the silicon layer 103 is a (100) plane, and the gate electrode 115 is formed to extend in the [110] direction or a direction equivalent thereto. Accordingly, the left-right direction in FIG. 2A (b) orthogonal to the extending direction of the gate electrode 115 is the [110] direction or a direction equivalent thereto. Further, when forming extension regions of source / drain regions in the silicon layer 103, ion implantation may be performed after forming the gate electrode 115 and before forming the gate sidewall 116.

次に、図２Ａ（ｃ）に示すように、シリコン層１０３を選択腐食材料層１０２が露出するまでエッチングして、電界効果トランジスタのソース・ドレインが形成される領域にソース・ドレイン形成用開口１０４を開設する。この時のエッチングは、シリコンを選択的にエッチングするドライエッチングを用いることができる。また、ゲート電極が多結晶シリコンである場合には、ゲート電極の上にマスクとなるシリコン酸化膜をあらかじめ形成しておくことが望ましい。図２Ａ（ｃ）のＡ−Ａ’ の断面をチャネル幅方向に沿って見たものが図２Ａ（ｃ’）である。 Next, as shown in FIG. 2A (c), the silicon layer 103 is etched until the selective corrosion material layer 102 is exposed, and the source / drain formation opening 104 is formed in the region where the source / drain of the field effect transistor is formed. Open. As the etching at this time, dry etching for selectively etching silicon can be used. When the gate electrode is polycrystalline silicon, it is desirable to previously form a silicon oxide film serving as a mask on the gate electrode. FIG. 2A (c ′) is a cross-sectional view taken along the channel width direction of A-A ′ in FIG. 2A (c).

なお、上記エッチングにおいては、図３に示すように、ソース・ドレイン形成用開口１０４をエッチングにより開設するのに、シリコン層１０１が露出するまで、選択腐食材料層１０２を完全に除去しても良い。この場合は、図３に示すように、選択腐食材料層１０２は、ゲート電極１１５およびゲートサイドウォール１１６の下にのみ存在することになるが、以下の工程は、図２Ａ（ｃ）の構造の場合と同様に進めることができる。 In the above etching, as shown in FIG. 3, the selective corrosion material layer 102 may be completely removed until the silicon layer 101 is exposed in order to open the source / drain formation opening 104 by etching. . In this case, as shown in FIG. 3, the selective corrosion material layer 102 exists only under the gate electrode 115 and the gate sidewall 116, but the following process has the structure shown in FIG. 2A (c). You can proceed as you did.

図２Ａ（ｃ）または図３の構造が得られた後は、選択エッチングを用いて、選択腐食材料層１０２を除去する。選択エッチングとしては、ウェットエッチングを用いることができる。例えば、シリコンに対して選択的にエッチングされる材料がシリコン・ゲルマニウムまたはゲルマニウムであれば、アンモニア、過酸化水素水、水を適当な割合で混合したエッチング液（ＡＰＭ溶液）を用いることができる。また、シリコン酸化膜の場合にはフッ酸を、シリコン窒化膜の場合はリン酸の溶液を用いることができる。いずれの場合も、水と適当な割合で混合したり、適当な温度に加熱したりして用いることができる。また、例えば、素子分離領域やゲートサイドウォールにはシリコン酸化膜が用いられているので、ＡＰＭ溶液やフッ酸を用いると、素子分離領域やゲートサイドウォールがエッチングによって削られてしまう危険がある。この場合には、あらかじめ素子分離領域やゲートサイドウォールにシリコン窒化膜を用いて、シリコン酸化膜が直接エッチング液に触れないようにしておくと良い。 After the structure of FIG. 2A (c) or FIG. 3 is obtained, the selective etching material layer 102 is removed using selective etching. As the selective etching, wet etching can be used. For example, if the material that is selectively etched with respect to silicon is silicon-germanium or germanium, an etching solution (APM solution) in which ammonia, hydrogen peroxide solution, and water are mixed at an appropriate ratio can be used. Further, hydrofluoric acid can be used in the case of a silicon oxide film, and phosphoric acid solution can be used in the case of a silicon nitride film. In either case, it can be used by mixing with water at an appropriate ratio or heating to an appropriate temperature. Further, for example, since a silicon oxide film is used for the element isolation region and the gate side wall, there is a risk that the element isolation region and the gate side wall may be etched by using an APM solution or hydrofluoric acid. In this case, it is preferable to use a silicon nitride film in advance for the element isolation region and the gate sidewall so that the silicon oxide film does not directly contact the etching solution.

このように選択エッチングを用いて、選択腐食材料層１０２を除去すると図２Ｂ（ｄ）、（ｄ’）に示すような構造を得る。図２Ｂ（ｄ）はチャネル長方向に沿った断面、図２Ｂ（ｄ’）は図２Ｂ（ｄ）のＡ−Ａ’ の断面をチャネル幅方向に沿って見たものである。図２Ｂ（ｄ）、（ｄ’）で示すように、ゲート電極の下のシリコン層１０３とシリコン層１０１の間には空洞１０５が形成される。 When the selective corrosion material layer 102 is removed by using selective etching in this way, a structure as shown in FIGS. 2B (d) and 2 (d ') is obtained. FIG. 2B (d) shows a cross section along the channel length direction, and FIG. 2B (d ′) shows a cross section taken along line A-A ′ of FIG. 2B (d) along the channel width direction. As shown in FIGS. 2B (d) and (d ′), a cavity 105 is formed between the silicon layer 103 and the silicon layer 101 under the gate electrode.

図２Ｂ（ｄ）、（ｄ’）に示す空洞１０５の上のシリコン層１０３の上にはゲート絶縁膜１１３を介してゲート電極１１５が形成されており、このゲート電極は図２Ｂ（ｄ’）のように、素子分離構造１１２の上に跨った構造をしている。したがって、チャネル幅方向の中央付近ではシリコン層１０３、ゲート絶縁膜１１３、ゲート電極１１５およびゲートサイドウォール１１６が自身の重量で下に下がり、シリコン層１０３下面の一部と空洞１０５の下のシリコン層１０１の表面とが、表面張力によって接着した状態となる。ここで、シリコン層１０３が自身の重量または表面張力のみでは下のシリコン層１０１と接着しない場合には、上から力を加えて接着させても良い。 A gate electrode 115 is formed on the silicon layer 103 above the cavity 105 shown in FIGS. 2B (d) and 2 (d ′) via a gate insulating film 113. The gate electrode is formed as shown in FIG. 2B (d ′). As described above, the structure extends over the element isolation structure 112. Accordingly, the silicon layer 103, the gate insulating film 113, the gate electrode 115, and the gate sidewall 116 are lowered by their own weight near the center in the channel width direction, and a part of the lower surface of the silicon layer 103 and the silicon layer below the cavity 105 The surface of 101 is adhered by surface tension. Here, when the silicon layer 103 does not adhere to the lower silicon layer 101 only by its own weight or surface tension, it may be adhered by applying a force from above.

このようにして空洞を挟んだ上下のシリコン層が接着した状態を示したのが図２Ｂ（ｅ）、（ｅ’）である。図２Ｂ（ｅ）はチャネル長方向に沿った断面、図２Ｂ（ｅ’）は図２Ｂ（ｄ）のＡ−Ａ’ の断面をチャネル幅方向に沿って見たものである。図２Ｂ（ｄ’）のシリコン層１０３はチャネル幅方向に湾曲して歪がかかった状態のチャネル層１０６となる。さらに熱処理を加えることによって、チャネル層１０６と下のシリコン層１０１とは密着した状態となる。この時、図２Ｂ（ｅ）および図２Ｂ（ｅ’）に矢印で示したように、チャネル長の方向には圧縮歪、チャネル幅方向には引っ張り歪が生じる。 FIGS. 2B (e) and 2 (e ') show a state where the upper and lower silicon layers sandwiching the cavity are bonded in this way. 2B (e) is a cross section along the channel length direction, and FIG. 2B (e ′) is a cross section taken along the channel width direction of A-A ′ of FIG. 2B (d). The silicon layer 103 in FIG. 2B (d ′) becomes the channel layer 106 in a state of being curved and strained in the channel width direction. By further applying heat treatment, the channel layer 106 and the underlying silicon layer 101 are brought into close contact with each other. At this time, as indicated by arrows in FIGS. 2B (e) and 2B (e ′), compressive strain occurs in the channel length direction and tensile strain occurs in the channel width direction.

ここで、図２Ｂ（ｅ）、（ｅ’）において、どのくらいの大きさの歪が発生するか、歪の大きさを見積もってみる。例えば、最先端のＬＳＩにおける電界効果トランジスタの典型的な大きさとして、チャネル幅を１００ｎｍとする。この時、空洞の厚さを１０ｎｍとして、チャネル層１０６のチャネル幅方向の５０％すなわち５０ｎｍが下のシリコン層１０１と接着しているとする。この時、チャネル層１０６の湾曲部分をおおまかに直線で近似しても、チャネル層１０６には約４％の歪が発生している。これは、シリコンとゲルマニウムの格子定数の違いによって発生する歪の大きさに相当する。同じ条件で空洞の厚さを１５ｎｍとすれば、発生する歪は約８％となる。すなわち、本発明の方法によれば、プロセス歪の方法で発生できる歪は言うまでもなく、シリコン・ゲルマニウムやゲルマニウム上にシリコンをエピタキシャル成長させて発生させる場合よりも大きな歪を発生させることが可能である。 Here, in FIG. 2B (e) and (e ′), it is estimated how much distortion is generated and the magnitude of the distortion. For example, the channel width is set to 100 nm as a typical size of the field effect transistor in the most advanced LSI. At this time, the thickness of the cavity is assumed to be 10 nm, and 50% of the channel layer 106 in the channel width direction, that is, 50 nm is bonded to the lower silicon layer 101. At this time, even if the curved portion of the channel layer 106 is approximated by a straight line, the channel layer 106 has a strain of about 4%. This corresponds to the magnitude of strain generated by the difference in lattice constant between silicon and germanium. If the thickness of the cavity is 15 nm under the same conditions, the generated strain is about 8%. That is, according to the method of the present invention, it is possible to generate a strain larger than that generated by epitaxially growing silicon on silicon germanium or germanium, not to mention the strain that can be generated by the process strain method.

本発明の方法によって、ｐ型電界効果トランジスタの性能を向上させる場合、少なくとも２％の歪を発生させることが望ましい。これは、約５０％のゲルマニウム濃度のシリコン・ゲルマニウム上にシリコンをエピタキシャル成長させた場合にシリコンに発生する歪の大きさに相当する。この大きさの歪を発生させるには、チャネル幅が１００ｎｍの場合には空洞の厚さを５ｎｍとすれば良い。したがって、本発明の方法では、少なくともチャネル幅の約５％の厚さの空洞を形成して、チャネル層と下のシリコン層を接着させることが望ましい。 When the performance of the p-type field effect transistor is improved by the method of the present invention, it is desirable to generate a strain of at least 2%. This corresponds to the magnitude of strain generated in silicon when silicon is epitaxially grown on silicon germanium having a germanium concentration of about 50%. In order to generate a strain of this magnitude, the cavity thickness may be 5 nm when the channel width is 100 nm. Therefore, in the method of the present invention, it is desirable to form a cavity having a thickness of at least about 5% of the channel width and bond the channel layer and the underlying silicon layer.

その後、シリコン層１０１に対してシリコンをエピタキシャル成長させて、エッチングによって開設したソース・ドレイン形成用開口をシリコンで埋め戻す。その後イオン注入等によってソース・ドレインを形成すると、図１に示したようなチャネル層の少なくとも一部が湾曲した構造の電界効果トランジスタが形成される。以上のようにして、チャネル層全体に非常に大きな歪を発生させることによって移動度を大幅に向上させた電界効果トランジスタを有する半導体装置を製造することができる。 Thereafter, silicon is epitaxially grown on the silicon layer 101, and the source / drain forming openings opened by etching are backfilled with silicon. Thereafter, when the source / drain is formed by ion implantation or the like, a field effect transistor having a structure in which at least a part of the channel layer is curved as shown in FIG. 1 is formed. As described above, it is possible to manufacture a semiconductor device having a field effect transistor in which mobility is significantly improved by generating very large strain in the entire channel layer.

なお、図１において、エピタキシャル成長によって埋め戻したソース・ドレイン形成領域１０７は、その表面が素子分離領域の表面と同じ平面上にあり、チャネル層よりもソース・ドレインが上にある、いわゆるせり上げ構造をしているが、エピタキシャル成長によってソース・ドレイン領域を埋め戻す際に、エピタキシャル成長の量を調整してせり上げ構造にしなくても良い。 In FIG. 1, the source / drain formation region 107 backfilled by epitaxial growth has a so-called raised structure in which the surface is on the same plane as the surface of the element isolation region and the source / drain is above the channel layer. However, when the source / drain regions are backfilled by epitaxial growth, the amount of epitaxial growth may be adjusted to avoid the raised structure.

さらに、本発明においては、ソース・ドレイン形成領域１０７をシリコン・ゲルマニウムまたはゲルマニウムにすることによって、シリコンとの格子定数の違いによる応力をかけて、チャネル層の歪をさらに大きくさせることもできる。 Furthermore, in the present invention, the source / drain formation region 107 is made of silicon germanium or germanium, so that stress due to a difference in lattice constant from silicon can be applied to further increase the strain of the channel layer.

〔第２の実施の形態〕
次に、本発明の第２の実施の形態を図４Ａと図４Ｂを用いて説明する。図４Ａと図４Ｂは、本発明の第２の実施の形態の半導体装置の構成とその製造方法を示したものである。第２の実施の形態においては、まず、図４Ａ（ａ）に示すように、表面付近に、シリコン層とシリコン酸化膜で挟まれた、シリコンとシリコン酸化膜に対して選択的にエッチングされる材料からなる層を有する基板を用意する。この基板は、シリコン層１０１と１０３、シリコン酸化膜１０８、シリコンとシリコン酸化膜に対して選択的にエッチングされる材料からなる層（以下、選択的腐食材料層）１０９からなる。ここで、シリコンとシリコン酸化膜に対して選択的にエッチングされる材料としては、例えばシリコン・ゲルマニウム、ゲルマニウム、シリコン窒化膜（Ｓｉ_ｘＮ_ｙ）等があげられる。 [Second Embodiment]
Next, a second embodiment of the present invention will be described with reference to FIGS. 4A and 4B. 4A and 4B show the configuration of the semiconductor device according to the second embodiment of the present invention and the method for manufacturing the same. In the second embodiment, first, as shown in FIG. 4A (a), the silicon and the silicon oxide film sandwiched between the silicon layer and the silicon oxide film are selectively etched near the surface. A substrate having a layer made of a material is prepared. This substrate includes silicon layers 101 and 103, a silicon oxide film 108, and a layer (hereinafter referred to as a selective corrosion material layer) 109 made of a material that is selectively etched with respect to silicon and the silicon oxide film. Here, examples of the material that is selectively etched with respect to silicon and the silicon oxide film include silicon / germanium, germanium, and a silicon nitride film (Si _x N _y ).

図４Ａ（ａ）に示す基板は、貼り合わせＳＯＩの製造方法を用いることによって形成することができる。この方法によれば、表面にシリコン酸化膜を形成したシリコン基板と、表面にシリコン・ゲルマニウム、ゲルマニウム、シリコン窒化膜のいずれかを形成したシリコン基板とを用意し、表面同士を張り合わせてから、貼り合わせ法によってＳＯＩ基板を作成する場合と同様の方法で、貼り合わせた一方のシリコン基板を薄くすることによって、図４Ａ（ａ）の基板を得ることができる。あるいは、選択的腐食材料層１０９がシリコン・ゲルマニウムまたはゲルマニウムの場合には、シリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）基板またはゲルマニウム・オン・インシュレータ（ＧＯＩ）基板を用意して、表面にシリコンをエピタキシャル成長させても良い。 The substrate shown in FIG. 4A can be formed by using a method for manufacturing a bonded SOI. According to this method, a silicon substrate having a silicon oxide film formed on the surface and a silicon substrate having either silicon / germanium, germanium, or silicon nitride film formed on the surface are prepared and bonded together after the surfaces are bonded together. The substrate shown in FIG. 4A (a) can be obtained by thinning one of the bonded silicon substrates by a method similar to that used for forming an SOI substrate by the bonding method. Alternatively, when the selective corrosive material layer 109 is silicon germanium or germanium, a silicon germanium on insulator (SGOI) substrate or a germanium on insulator (GOI) substrate is prepared, and silicon is epitaxially grown on the surface. You may let them.

上記基板に対して、通常の半導体プロセスを用いて、素子分離領域１１２、ゲート絶縁膜１１３、ゲート電極１１５、ゲートサイドウォール１１６を形成する。その後、第１の実施の形態と同様に、シリコン層１０３を選択的腐食材料層１０９が露出するまでエッチングしてソース・ドレイン形成用開口１０４を開設することによって、図４Ａ（ｂ）に示す構造を得る。 An element isolation region 112, a gate insulating film 113, a gate electrode 115, and a gate sidewall 116 are formed on the substrate using a normal semiconductor process. After that, as in the first embodiment, the silicon layer 103 is etched until the selective corrosion material layer 109 is exposed to open the source / drain formation openings 104, whereby the structure shown in FIG. 4A (b) is obtained. Get.

次に、選択エッチングを用いて、選択的腐食材料層１０９を除去する。選択エッチングとしては、ウェットエッチングを用いることができる。例えば、選択的腐食材料層１０９の材料がシリコン・ゲルマニウムまたはゲルマニウムであれば、アンモニア、過酸化水素水、水を適当な割合で混合したエッチング液（ＡＰＭ溶液）を用いることができる。また、選択的腐食材料層１０９の材料がシリコン窒化膜の場合はリン酸の溶液を用いることができる。いずれの場合も、水と適当な割合で混合したり、適当な温度に加熱したりして用いることができる。ただし、選択的腐食材料層１０９の材料がシリコン・ゲルマニウムまたはゲルマニウムであり、エッチング液としてＡＰＭ溶液を用いる場合には、シリコン酸化膜１０８もある程度エッチングされる可能性があるため、シリコン酸化膜１０８が全部エッチングされてしまわないように、あらかじめシリコン酸化膜１０８とシリコン・ゲルマニウムまたはゲルマニウム層の膜厚およびソース・ドレイン領域のエッチングにおけるエッチング量を調整しておくことが必要である。また、ＡＰＭ溶液を用いる場合に、素子分離領域やゲートサイドウォールがエッチングによって削られてしまわないように、あらかじめ素子分離領域やゲートサイドウォールにシリコン窒化膜を用いて、シリコン酸化膜が直接エッチング液に触れないようにしておくと良いことは第１の実施の形態と同様である。 Next, selective etching material layer 109 is removed using selective etching. As the selective etching, wet etching can be used. For example, when the material of the selective corrosive material layer 109 is silicon germanium or germanium, an etching solution (APM solution) in which ammonia, hydrogen peroxide solution, and water are mixed at an appropriate ratio can be used. When the material of the selective corrosion material layer 109 is a silicon nitride film, a phosphoric acid solution can be used. In either case, it can be used by mixing with water at an appropriate ratio or heating to an appropriate temperature. However, when the material of the selective corrosive material layer 109 is silicon germanium or germanium and an APM solution is used as an etchant, the silicon oxide film 108 may be etched to some extent. It is necessary to adjust the film thickness of the silicon oxide film 108 and the silicon / germanium or germanium layer and the etching amount in the etching of the source / drain regions in advance so that they are not completely etched. In addition, when an APM solution is used, a silicon nitride film is used in advance in the element isolation region and the gate sidewall so that the element isolation region and the gate sidewall are not etched by etching. It is the same as in the first embodiment that it is better not to touch.

以上のようにして、図４Ａ（ｃ）に示すように、シリコン層１０３とシリコン酸化膜１０８の間には空洞１０５が形成される。図４Ａ（ｃ’）は、図４Ａ（ｃ）のＡ−Ａ’ の断面をチャネル幅方向に沿って見たものである。第１の実施の形態で説明したように、図４Ａ（ｃ）、（ｃ’）の空洞１０５の上のシリコン層１０３の上にはゲート絶縁膜１１３を介してゲート電極１１５が形成されており、このゲート電極は図４Ａ（ｃ’）のように、素子分離構造１１２の上に跨った構造をしている。したがって、チャネル幅方向の中央付近ではシリコン層１０３、ゲート絶縁膜１１３、ゲート電極１１５およびゲートサイドウォール１１６が自身の重量で下に下がり、シリコン層１０３下面の一部と空洞１０５の下のシリコン酸化膜１０８の表面とが、表面張力によって接着した状態となる。ここで、シリコン層１０３が自身の重量または表面張力のみでは下のシリコン酸化膜１０８と接着しない場合には、上から力を加えて接着させても良い。また、シリコン層１０３下面の一部とシリコン酸化膜１０８の表面とが接着した状態で熱処理を加えることによって、両者の結合をさらに強化させることができる。 As described above, as shown in FIG. 4A (c), the cavity 105 is formed between the silicon layer 103 and the silicon oxide film. 4A (c ′) is a cross-sectional view taken along the channel width direction of A-A ′ of FIG. 4A (c). As described in the first embodiment, the gate electrode 115 is formed on the silicon layer 103 above the cavity 105 in FIGS. 4A (c) and 4 (c ′) with the gate insulating film 113 interposed therebetween. The gate electrode has a structure straddling the element isolation structure 112 as shown in FIG. 4A (c ′). Accordingly, the silicon layer 103, the gate insulating film 113, the gate electrode 115, and the gate sidewall 116 are lowered by their own weight near the center in the channel width direction, and silicon oxide under the silicon layer 103 and a portion below the cavity 105 is oxidized. The surface of the film 108 is adhered by surface tension. Here, when the silicon layer 103 does not adhere to the lower silicon oxide film 108 only by its own weight or surface tension, it may be adhered by applying a force from above. Further, by applying a heat treatment in a state where a part of the lower surface of the silicon layer 103 and the surface of the silicon oxide film 108 are adhered, the bond between the two can be further strengthened.

図４Ａ（ｃ）、（ｃ’）のシリコン層１０３下面の一部とシリコン酸化膜１０８の表面とを接着させた後、シリコン層１０３に対して、シリコン、シリコン・ゲルマニウム、ゲルマニウムのいずれかをエピタキシャル成長させることによって、ソース・ドレイン形成領域１０７を形成して、図４Ｂに示すような構造を得る。図４Ｂ（ｄ）はチャネル長方向に沿った断面、図４Ｂ（ｄ’）は図４Ｂ（ｄ）のＡ−Ａ’ の断面をチャネル幅方向に沿って見たものである。図４Ａ（ｃ）、（ｃ’）のシリコン層１０３はチャネル幅方向に湾曲して歪がかかった状態のチャネル層１０６となる。この時、チャネル長の方向には圧縮歪、チャネル幅方向には引っ張り歪が生じる。また、図４Ｂでは、シリコン酸化膜１０８の上にチャネル層が形成されており、ＳＯＩ構造の電界効果トランジスタとなっている。すなわち、本発明の第２の実施の形態では、チャネル層に大きな歪をかけると同時に、ＳＯＩ構造のトランジスタとすることができ、移動度の向上による高速化と同時に寄生容量の低下や放射線耐性の向上などトランジスタ特性を大きく向上させることができる。 After adhering a part of the lower surface of the silicon layer 103 and the surface of the silicon oxide film 108 in FIGS. 4A (c) and (c ′), either silicon, silicon germanium, or germanium is bonded to the silicon layer 103. By epitaxial growth, source / drain formation regions 107 are formed to obtain a structure as shown in FIG. 4B. 4B (d) is a cross section along the channel length direction, and FIG. 4B (d ′) is a cross section taken along the channel width direction of A-A ′ of FIG. 4B (d). The silicon layer 103 in FIGS. 4A and 4C becomes a channel layer 106 in a state of being curved and strained in the channel width direction. At this time, compressive strain occurs in the channel length direction and tensile strain occurs in the channel width direction. In FIG. 4B, a channel layer is formed on the silicon oxide film 108, which is a field effect transistor having an SOI structure. That is, in the second embodiment of the present invention, a large distortion is applied to the channel layer, and at the same time, a transistor having an SOI structure can be obtained. Transistor characteristics such as improvement can be greatly improved.

さらに、本発明の第２の実施の形態においては、最初の基板として、ＳＧＯＩ基板またはＧＯＩ基板にシリコンをエピタキシャル成長させたものを用いることができる。エピタキシャル成長では、ウェーハ面内の膜厚の均一性を非常に精度良くコントロールすることができるので、本発明の第２実施の形態においても、シリコン層１０３およびチャネル層１０６の膜厚を精度良くコントロールできる。したがって、ＳＯＩトランジスタの、膜厚のばらつきに起因する特性ばらつきを大きく低減することができる。 Furthermore, in the second embodiment of the present invention, an SGOI substrate or a substrate obtained by epitaxially growing silicon on a GOI substrate can be used as the first substrate. In the epitaxial growth, the uniformity of the film thickness within the wafer surface can be controlled with very high accuracy, and therefore the film thicknesses of the silicon layer 103 and the channel layer 106 can be controlled with high accuracy also in the second embodiment of the present invention. . Therefore, variation in characteristics due to variation in film thickness of the SOI transistor can be greatly reduced.

〔第３の実施の形態〕
本発明の第３の実施の形態を、図５を用いて説明する。図５は、本発明の第３の実施の形態の半導体装置の構成とその製造方法を示したものである。第３の実施の形態においては、第２の実施の形態と同じ構造の基板を用意して、第２の実施の形態と同じように素子分離領域１１２、ゲート絶縁膜１１３、ゲート電極１１５、ゲートサイドウォール１１６を形成する。その後、ソース・ドレイン形成用開口１０４を、エッチングによって開設するが、この時、シリコン酸化膜１０８の下のシリコン層１０１が露出するまでエッチングを行なうことによって、図５（ａ）に示す構造を得る。 [Third Embodiment]
A third embodiment of the present invention will be described with reference to FIG. FIG. 5 shows a configuration of a semiconductor device according to a third embodiment of the present invention and a manufacturing method thereof. In the third embodiment, a substrate having the same structure as that of the second embodiment is prepared, and the element isolation region 112, the gate insulating film 113, the gate electrode 115, the gate, as in the second embodiment. Sidewalls 116 are formed. Thereafter, the source / drain formation opening 104 is opened by etching. At this time, etching is performed until the silicon layer 101 under the silicon oxide film 108 is exposed, whereby the structure shown in FIG. 5A is obtained. .

次に、選択エッチングを用いて、選択的腐食材料層１０９を除去してシリコン層１０３の下に空洞を形成した後に、シリコン層１０３下面の一部とシリコン酸化膜１０８の表面とを接着させる。その後、シリコン、シリコン・ゲルマニウム、ゲルマニウムのいずれかをエピタキシャル成長させることによって、ソース・ドレイン形成用開口を埋め戻し、図５（ｂ）に示すような構造を得る。図５（ｂ）では、チャネル層の部分のみがＳＯＩ構造になっており、ソース・ドレイン領域はＳＯＩ構造になっていない。このような構造とすることにより、ソース・ドレインを厚く形成することができるので、第２の実施の形態よりも、ソース・ドレインの寄生抵抗を低減して、トランジスタをさらに高速化することができる。また、第２の実施の形態では、ソース・ドレイン用開口をエピタキシャル成長で埋め戻す際に、チャネル層をエピタキシャル成長のシードとしなければならないが、第３の実施の形態では、基板のシリコンがシードとなるので、エピタキシャル成長が容易となる効果もある。
第２、第３の実施の形態に用いられる基板は、図４Ａ（ａ）に示されるように、シリコン酸化膜１０８を有するものであったが、この層に代えてシリコン窒化膜を形成した基板を用いても良い。この場合には、上記の第２、第３の実施の形態の説明を両者を入れ替えたものとすれば良い。但し、選択的腐食材料層１０９にシリコン酸化膜を用いられた場合には、そのエッチング液としてはフッ酸が用いられる。 Next, using selective etching, the selective corrosive material layer 109 is removed to form a cavity under the silicon layer 103, and then a part of the lower surface of the silicon layer 103 and the surface of the silicon oxide film 108 are bonded. Thereafter, any of silicon, silicon / germanium, and germanium is epitaxially grown to fill back the source / drain formation opening, thereby obtaining a structure as shown in FIG. In FIG. 5B, only the channel layer portion has the SOI structure, and the source / drain regions do not have the SOI structure. With such a structure, the source / drain can be formed thicker, so that the parasitic resistance of the source / drain can be reduced and the speed of the transistor can be further increased as compared with the second embodiment. . In the second embodiment, when the source / drain openings are backfilled by epitaxial growth, the channel layer must be used as a seed for epitaxial growth. In the third embodiment, silicon of the substrate is used as a seed. Therefore, there is an effect that the epitaxial growth becomes easy.
The substrate used in the second and third embodiments has a silicon oxide film 108 as shown in FIG. 4A (a), but a substrate in which a silicon nitride film is formed instead of this layer. May be used. In this case, the description of the second and third embodiments described above may be replaced. However, when a silicon oxide film is used for the selective corrosive material layer 109, hydrofluoric acid is used as the etchant.

〔第４の実施の形態〕
図６を参照して本発明の第４の実施の形態について説明する。図６（ａ）は、本発明の第１の実施の形態において、選択腐食材料層を除去して、シリコン層１０３とシリコン層１０１の間に空洞１０５が形成された状態を示したものである。本発明の第４の実施の形態では、次に、図６（ｂ）に示すように、シリコン層１０３の下面および側面と、シリコン層１０１の上面に、シリコン酸化膜１１０を形成する。このシリコン酸化膜の形成方法は、熱酸化によるものであることが望ましい。
図６（ｂ）と等価な構成を得るための方法として、第２の実施の形態の図４Ａ（ｃ）において、シリコン層１０３とシリコン酸化膜１０８の間に空洞１０５が形成された状態から、熱酸化によりシリコン層１０３の下面および側面にシリコン酸化膜を形成する方法をとってもよい。 [Fourth Embodiment]
A fourth embodiment of the present invention will be described with reference to FIG. FIG. 6A shows a state in which the selective corrosion material layer is removed and a cavity 105 is formed between the silicon layer 103 and the silicon layer 101 in the first embodiment of the present invention. . In the fourth embodiment of the present invention, next, as shown in FIG. 6B, a silicon oxide film 110 is formed on the lower and side surfaces of the silicon layer 103 and the upper surface of the silicon layer 101. The silicon oxide film is preferably formed by thermal oxidation.
As a method for obtaining a configuration equivalent to FIG. 6B, from the state in which the cavity 105 is formed between the silicon layer 103 and the silicon oxide film 108 in FIG. 4A (c) of the second embodiment, A method of forming a silicon oxide film on the lower surface and side surfaces of the silicon layer 103 by thermal oxidation may be employed.

熱酸化膜形成後に、すでに第１の実施の形態で詳しく説明した方法と同様の方法を用いて、シリコン層１０３とシリコン層１０１とを表面のシリコン酸化膜１１０を介して接着させ、図６（ｃ）に示すような構造を得る。ここで、シリコン層１０３はチャネル幅方向に湾曲して歪がかかった状態のチャネル層１０６となる。さらに熱処理を加えることによって、チャネル層１０６と下のシリコン層１０１とはシリコン酸化膜１１０を介して密着した状態となる。この時、チャネル長の方向には圧縮歪、チャネル幅方向には引っ張り歪が生じる。 After the formation of the thermal oxide film, the silicon layer 103 and the silicon layer 101 are bonded to each other through the silicon oxide film 110 on the surface using a method similar to the method already described in detail in the first embodiment, and FIG. A structure as shown in c) is obtained. Here, the silicon layer 103 becomes the channel layer 106 in a state of being curved and strained in the channel width direction. By further applying heat treatment, the channel layer 106 and the underlying silicon layer 101 are brought into close contact via the silicon oxide film 110. At this time, compressive strain occurs in the channel length direction and tensile strain occurs in the channel width direction.

次に、シリコン酸化膜１１０のうち、チャネル層１０６の側面部分およびシリコン層１０１の表面部分でチャネル層１０６の下にない部分をエッチングによって除去する。ここで、チャネル層１０６の側面部分は、完全にシリコン酸化膜を除去する必要があるが、シリコン層１０１の表面のシリコン酸化膜は完全に除去しなくても良い。また、チャネル層の下のシリコン酸化膜はエッチングされないことが必要である。このエッチングの方法は、特に限定しないが、ドライエッチングとウェットエッチングを組み合わせる方法がより望ましい。 Next, in the silicon oxide film 110, the side surface portion of the channel layer 106 and the surface portion of the silicon layer 101 that are not under the channel layer 106 are removed by etching. Here, the side surface portion of the channel layer 106 needs to completely remove the silicon oxide film, but the silicon oxide film on the surface of the silicon layer 101 may not be completely removed. Further, it is necessary that the silicon oxide film under the channel layer is not etched. The etching method is not particularly limited, but a method of combining dry etching and wet etching is more desirable.

次に、シリコン、シリコン・ゲルマニウム、ゲルマニウムのいずれかをエピタキシャル成長させることによって、ソース・ドレイン形成領域１０７を形成し、図６（ｄ）に示す構造の電界効果トランジスタを得る。図６（ｄ）の構造では、ＳＯＩ構造の電界効果トランジスタとなっている。すなわち、本発明の第４の実施の形態では、ＳＯＩ基板やＳＧＯＩ基板など、あらかじめ埋め込み酸化膜を形成してある基板を用いなくても、ＳＯＩ構造のトランジスタを形成することができる。したがって、チャネル層に大きな歪がかかったＳＯＩ構造のトランジスタを形成することが可能となり、移動度の向上による高速化と同時に寄生容量の低下や放射線耐性の向上などトランジスタ特性を大きく向上させた半導体装置を実現することができる。また、図６（ｄ）の構造では、チャネル層を湾曲させて下のシリコン層と接着させる際に、接着面にシリコン酸化膜が形成されているので、接着面のダングリングボンド等の欠陥が減少して、リーク電流が少なくなる等のトランジスタ特性の向上が実現できる。 Next, the source / drain formation region 107 is formed by epitaxially growing any one of silicon, silicon / germanium, and germanium to obtain a field effect transistor having the structure shown in FIG. The structure of FIG. 6D is a field effect transistor having an SOI structure. That is, in the fourth embodiment of the present invention, a transistor having an SOI structure can be formed without using a substrate in which a buried oxide film is formed in advance, such as an SOI substrate or an SGOI substrate. Therefore, it is possible to form a transistor having an SOI structure in which a large strain is applied to the channel layer, and a semiconductor device in which transistor characteristics are greatly improved, such as a reduction in parasitic capacitance and an increase in radiation resistance as well as an increase in mobility Can be realized. In the structure of FIG. 6D, since the silicon oxide film is formed on the adhesion surface when the channel layer is curved and adhered to the lower silicon layer, defects such as dangling bonds on the adhesion surface are present. As a result, the transistor characteristics can be improved, such as a reduction in leakage current.

本発明の第１の実施の形態を示す断面図。Sectional drawing which shows the 1st Embodiment of this invention. 本発明の第１の実施の形態の製造方法を示す工程順の断面図（その１）。Sectional drawing of the order of the process which shows the manufacturing method of the 1st Embodiment of this invention (the 1). 本発明の第１の実施の形態の製造方法を示す工程順の断面図（その２）。Sectional drawing of the order of the process which shows the manufacturing method of the 1st Embodiment of this invention (the 2). 本発明の第１の実施の形態の製造方法の変更例を示す断面図。Sectional drawing which shows the example of a change of the manufacturing method of the 1st Embodiment of this invention. 本発明の第２の実施の形態の製造方法を示す工程順の断面図（その１）。Sectional drawing of the order of the process which shows the manufacturing method of the 2nd Embodiment of this invention (the 1). 本発明の第２の実施の形態の製造方法を示す工程順の断面図（その２）。Sectional drawing of the order of the process which shows the manufacturing method of the 2nd Embodiment of this invention (the 2). 本発明の第３の実施の形態の製造方法を示す工程順の断面図。Sectional drawing of the order of the process which shows the manufacturing method of the 3rd Embodiment of this invention. 本発明の第４の実施の形態の製造方法を示す工程順の断面図。Sectional drawing of the process order which shows the manufacturing method of the 4th Embodiment of this invention. プロセス歪を加える第１の従来例を示す断面図。Sectional drawing which shows the 1st prior art example which adds process distortion. プロセス歪を加える第２の従来例を示す断面図。Sectional drawing which shows the 2nd prior art example which adds process distortion.

Explanation of symbols

１１シリコン基板
１２、１１２素子分離領域
１３、１１３ゲート絶縁膜
１４ソース・ドレイン領域
１５、１１５ゲート電極
１６、１１６ゲートサイドウォール
１７シリコン窒化膜
１８シリコン・ゲルマニウムのソース・ドレイン領域
１０１、１０３シリコン層
１０２シリコンに対して選択的にエッチングされる材料からなる層（選択腐食材料層）
１０４ソース・ドレイン形成用開口
１０５空洞
１０６チャネル層
１０７ソース・ドレイン形成領域
１０８、１１０シリコン酸化膜
１０９シリコンとシリコン酸化膜に対して選択的にエッチングされる材料からなる層（選択的腐食材料層）
11 Silicon substrate 12, 112 Element isolation region 13, 113 Gate insulating film 14 Source / drain region 15, 115 Gate electrode 16, 116 Gate sidewall 17 Silicon nitride film 18 Silicon / germanium source / drain region 101, 103 Silicon layer 102 Layer made of material that is selectively etched with respect to silicon (selective corrosion material layer)
104 Source / drain formation opening 105 Cavity 106 Channel layer 107 Source / drain formation region 108, 110 Silicon oxide film 109 Layer made of material selectively etched with respect to silicon and silicon oxide film (selective corrosion material layer)

Claims

In a semiconductor device in which a gate electrode is formed on a substrate having at least a surface formed of a semiconductor layer via a gate insulating film, and a source region and a drain region are formed in the semiconductor layer with the gate electrode interposed therebetween, At least a part of the surface of the semiconductor layer is curved from the substrate surface toward the inside of the substrate.

The semiconductor layer is divided into element isolation regions, and an end portion of the surface of the semiconductor layer near the element isolation region is curved from the substrate surface toward the inside of the substrate, and the vicinity of the center is flat. The semiconductor device according to claim 1, wherein the semiconductor device is characterized.

In a semiconductor device in which a gate electrode is formed on a substrate having at least a surface formed of a semiconductor layer via a gate insulating film, and a source region and a drain region are formed in the semiconductor layer with the gate electrode interposed therebetween, At least a portion of the semiconductor layer is curved from the substrate surface toward the inside of the substrate.

The semiconductor layer is divided into element isolation regions, and an end portion of the semiconductor layer close to the element isolation region is curved from the substrate surface toward the inside of the substrate, and the vicinity of the center is flat. The semiconductor device according to claim 3.

In a semiconductor device in which a gate electrode is formed on a substrate having at least a surface formed of a semiconductor layer via a gate insulating film, and a source region and a drain region are formed in the semiconductor layer with the gate electrode interposed therebetween, A semiconductor device, wherein at least a part of an interface between a gate insulating film and the semiconductor layer is curved in a direction along a channel width and is not substantially curved in a direction along a channel length.

The semiconductor device according to claim 1, wherein the semiconductor layer sandwiched between the source region and the drain region is silicon.

In the semiconductor device in which the source region and the drain region are p-type, the carrier movement direction in the semiconductor layer is substantially a [110] direction or a crystallographically equivalent direction to the [110] direction, and the carrier The semiconductor device according to claim 1, wherein a part of the semiconductor layer extends in a direction orthogonal to a moving direction.

The semiconductor device according to claim 7, wherein the semiconductor layer is compressed in the carrier movement direction.

The semiconductor device according to claim 1, wherein an insulating film is present immediately below the semiconductor layer sandwiched between the source region and the drain region.

The insulating film is present immediately below the semiconductor layer sandwiched between the source region and the drain region, and the insulating film is not present immediately below the source region and the drain region. 9. The semiconductor device according to any one of 8.

The semiconductor device according to claim 1, wherein the source region and the drain region are silicon germanium or germanium.

A method of manufacturing a semiconductor device having a field effect transistor,
(A) preparing a substrate having a selective corrosion material layer made of a material selectively etched with respect to silicon, sandwiched between silicon layers, near the surface;
(B) after forming the element isolation structure, the gate insulating film and the gate electrode on the substrate, removing the source / drain formation region of the substrate by etching until at least the selective corrosion material layer is exposed;
(C) removing the selective corrosion material layer by selective etching to form a cavity directly under the channel layer;
(D) adhering a portion of the channel layer to the underlying silicon layer;
(E) refilling the removed source / drain formation regions;
A method for manufacturing a semiconductor device, comprising:

13. The method of manufacturing a semiconductor device according to claim 12, wherein the selective corrosion material layer is silicon germanium or germanium.

14. The semiconductor device according to claim 12, wherein the substrate having the selective corrosion material layer is obtained by epitaxially growing silicon germanium or germanium on a silicon substrate and further epitaxially growing silicon. Manufacturing method.

13. The method of manufacturing a semiconductor device according to claim 12, wherein the selective corrosion material layer is a silicon oxide film or a silicon nitride film.

A method of manufacturing a semiconductor device having a field effect transistor,
(A) Selective corrosion made of a material that is selectively etched with respect to silicon and a silicon oxide film or silicon nitride film sandwiched between a silicon layer as a surface layer and a silicon oxide film or silicon nitride film in the vicinity of the surface Preparing a substrate having a material layer;
(B) after forming an element isolation structure, a gate insulating film, and a gate electrode on the substrate, removing a source / drain formation region by etching until at least the selective corrosion material layer is exposed;
(C) removing the selective corrosive material layer by selective etching to form a cavity directly under the channel layer;
(D) adhering a part of the channel layer to the silicon oxide film or silicon nitride film immediately below the cavity;
(E) refilling the removed source / drain formation regions;
A method for manufacturing a semiconductor device, comprising:

17. The source / drain formation region is removed by etching in the step of removing the source / drain formation region by etching until the silicon layer under the silicon oxide film or the silicon nitride film is exposed. The manufacturing method of the semiconductor device of description.

18. The material of the selective corrosion material layer is any one of silicon germanium, germanium, or silicon nitride film, or silicon germanium, germanium, or silicon oxide film. The manufacturing method of the semiconductor device as described in any one of.

19. The method of manufacturing a semiconductor device according to claim 16, wherein the substrate having the selectively corrosive material layer is an SGOI substrate or an epitaxially grown silicon on a GOI substrate. .

After the step (c), prior to the step (d), a step of forming a silicon oxide film on the lower and side surfaces of the channel layer is added. After the step (d), the step (e) 20. The method of manufacturing a semiconductor device according to claim 12, further comprising a step of removing the silicon oxide film on the side surface of the channel layer prior to the step of 20.

21. The process according to claim 12, wherein the step of refilling the removed source / drain formation region is a step of selectively epitaxially growing any material of silicon, silicon-germanium, and germanium. A method for manufacturing a semiconductor device according to claim 1.