JP2008027571A5 - - Google Patents

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抵抗メモリセルを動作させるための方法およびメモリ回路Method and memory circuit for operating a resistive memory cell 発明の詳細な説明Detailed Description of the Invention

〔本発明の背景〕
〔本発明の分野〕
本発明は、抵抗メモリセル、特に導電性ブリッジングランダムアクセスメモリセル(CBRAMメモリセル)から、記憶されたデータを読み出すための方法に関する。本発明はさらに、抵抗メモリセルを有するメモリ回路に関する。
[Background of the present invention]
[Field of the Invention]
The present invention relates to a method for reading stored data from resistive memory cells, particularly conductive bridging random access memory cells (CBRAM memory cells). The invention further relates to a memory circuit having a resistive memory cell.

〔従来技術の説明〕
CBRAMメモリ回路では、抵抗メモリ素子をそれぞれ少なくとも1つ有するCBRAMメモリセル内に情報が記憶される。この抵抗メモリ素子は、様々な各抵抗状態を取ることができる。抵抗メモリ素子の各抵抗状態をそれぞれ設定することによって、記憶される情報が特定される。
[Description of prior art]
In a CBRAM memory circuit, information is stored in CBRAM memory cells each having at least one resistive memory element. This resistance memory element can take various resistance states. The stored information is specified by setting each resistance state of the resistive memory element.

CBRAMメモリセルの内容を評価するためには、各抵抗メモリセルの抵抗メモリ素子の抵抗値を評価する必要がある。上記評価は、電圧を印加し、CBRAMメモリセルに流れる電流を測定することによって行うことができる。   In order to evaluate the contents of the CBRAM memory cell, it is necessary to evaluate the resistance value of the resistive memory element of each resistive memory cell. The evaluation can be performed by applying a voltage and measuring a current flowing through the CBRAM memory cell.

情報を読み出している間に抵抗メモリ素子の抵抗状態が変化しないようにするためには、抵抗メモリ素子へ印加される電圧は、一定の電圧幅(例えば100mV〜200mV)を超えてはならない。   In order to prevent the resistance state of the resistive memory element from changing while information is being read, the voltage applied to the resistive memory element must not exceed a certain voltage width (for example, 100 mV to 200 mV).

これにより、抵抗メモリ素子の抵抗状態の抵抗値は、一般的には104Ω〜109Ωとなり、この結果、メモリセルに流れる電流の幅は100pA〜10μAとなる。 As a result, the resistance value of the resistance state of the resistive memory element is generally 10 4 Ω to 10 9 Ω, and as a result, the width of the current flowing through the memory cell is 100 pA to 10 μA.

しかし、CBRAMメモリ回路として一般的に用いられる回路では、1μA未満の電流は、検知できないので0μAとして検出される。   However, in a circuit generally used as a CBRAM memory circuit, a current of less than 1 μA cannot be detected and is detected as 0 μA.

単一レベル設計の場合、すなわちCBRAM抵抗メモリセル内にバイナリデータを記憶させる場合は、用いられるセンスアンプは、2つの各論理状態を区別するために、5μAの基準電流を用いて、メモリセルに流れる電流を評価する。CBRAMメモリ回路のマルチレベル設計では、CMOS回路としては既に比較的低い信号電流が、個々の各値にさらに分布される。   In the case of a single level design, i.e. when storing binary data in a CBRAM resistive memory cell, the sense amplifier used uses a 5 μA reference current in the memory cell to distinguish between the two logic states. Evaluate the flowing current. In the multi-level design of the CBRAM memory circuit, a relatively low signal current is already distributed in each individual value as a CMOS circuit.

メモリセル当たり2ビットを記憶させる場合は、セル電流が、およそ、10μA(状態「11」)、6.66μA(状態「10」)、3.33μA(状態「01」)、および0μA(状態「00」)となる。これらの各セル電流を検出するためには、少なくとも1.66μAの信号電流の分解能が必要となる。従来の回路を用いて上記分解能を実現するには複雑さが伴う。   When storing 2 bits per memory cell, the cell currents are approximately 10 μA (state “11”), 6.66 μA (state “10”), 3.33 μA (state “01”), and 0 μA (state “ 00 "). In order to detect each of these cell currents, a signal current resolution of at least 1.66 μA is required. Realizing the above resolution using conventional circuitry involves complexity.

従って、CBRAMメモリセルからメモリデータを読み出すための方法であって、上述した不都合点を回避でき、特にマルチレベル設計において、CBRAMメモリ回路の抵抗メモリ素子に係る状態の検出を高い信頼性で実行され得る方法を提供することが求められている。さらに、改善された方法によってCBRAMメモリセルから情報を読み出すことのできるCBRAMメモリ回路を提供することが求められている。   Therefore, it is a method for reading memory data from a CBRAM memory cell, which can avoid the above-mentioned disadvantages, and can detect a state related to a resistive memory element of a CBRAM memory circuit with high reliability, particularly in a multi-level design. There is a need to provide a way to obtain. Furthermore, there is a need to provide a CBRAM memory circuit that can read information from CBRAM memory cells by an improved method.

本願の対応米国特許出願(米国出願番号:11/459,289)においては、2007年10月18日付けにて、オフィスアクションが送達された。オフィスアクションにおいて、関連性を有すると認定された3件の各先行技術文献が挙げられた。In the corresponding US patent application of the present application (US Application No. 11 / 459,289), an office action was delivered as of October 18, 2007. In the office action, three prior art documents identified as relevant were cited.

[特許文献1]米国特許出願公開第2004/0264244号明細書(公開日:2004年12月30日)[Patent Document 1] US Patent Application Publication No. 2004/0264244 (Publication Date: December 30, 2004)
[特許文献2]米国特許出願公開第2006/0209585号明細書(公開日:2006年09月21日)[Patent Document 2] US Patent Application Publication No. 2006/0209585 (Publication date: September 21, 2006)
[特許文献3]米国特許出願公開第2006/0227598号明細書(公開日:2006年10月12日)[Patent Document 3] US Patent Application Publication No. 2006/0227598 (Publication Date: October 12, 2006)

特許文献1では、メモリアレイの内の書き込みまたは消去対象のメモリセルに接続されたビット線とソース線に電圧スイッチ回路を介してビット線とソース線の夫々に対応した書き込み電圧または消去電圧Vppが印加されている状態で、そのメモリセルに接続された選択トランジスタのゲート電極に接続するワード線に書き込み用または消去用の電圧パルスを印加するパルス電圧印加回路を備える不揮発性半導体記憶装置が記載されている(アブストラクトを参照のこと)。In Patent Document 1, a write voltage or an erase voltage Vpp corresponding to each of a bit line and a source line is applied to a bit line and a source line connected to a memory cell to be written or erased in a memory array via a voltage switch circuit. A nonvolatile semiconductor memory device including a pulse voltage application circuit that applies a voltage pulse for writing or erasing to a word line connected to a gate electrode of a selection transistor connected to the memory cell while being applied is described. (See the abstract).

特許文献2では、書込電流を供給する書込電流源(4W)から内部データ線(IDL)、ビット線(BL)、ソース線(SL)、基準電位ノード(ND)に至る経路のメモリセル(MC)を除く抵抗値を常時一定とし、かつこの電流経路においてメモリセルと可変電流源の間の抵抗値およびメモリセルから基準電位ノードの間の抵抗値を、各々500Ω以内に設定した不揮発性半導体記憶装置が記載されている。(アブストラクトを参照のこと)。In Patent Document 2, a memory cell on a path from a write current source (4W) for supplying a write current to an internal data line (IDL), a bit line (BL), a source line (SL), and a reference potential node (ND) Non-volatile in which the resistance value excluding (MC) is always constant and the resistance value between the memory cell and the variable current source and the resistance value between the memory cell and the reference potential node are set within 500Ω in this current path. A semiconductor memory device is described. (See abstract).

特許文献3では、複数の各ビット線、参照用ビット線、複数の各メモリセル、各参照用セル、および読出部を有するMRAMが記載されている。Patent Document 3 describes an MRAM having a plurality of bit lines, a reference bit line, a plurality of memory cells, reference cells, and a reading unit.

上記各メモリセルは、上記各ビット線に沿って設けられている。上記各参照用セルは、上記参照用ビット線に沿って設けられている。上記メモリセルおよび参照用セルは、トンネル効果の磁気抵抗、および参照用にトンネル効果の磁気抵抗を備えている。上記トンネル効果の磁気抵抗、および参照用にトンネル効果の磁気抵抗は、記憶されるデータに基づいて、互いに逆方向の自発磁化を備えている。上記読出部は、ビット線に接続された第9端子、および第1電源に接続された第10端子を含む第1抵抗部と、上記参照用ビット線に接続された第11端子、および上記第1電源に接続された第12端子を含む第2抵抗部と、上記第9端子に生じる検知電圧、および第11端子に生じる参照用電圧を比較する比較部とを含む。(アブストラクトを参照のこと)。  Each memory cell is provided along each bit line. Each of the reference cells is provided along the reference bit line. The memory cell and the reference cell have a tunneling magnetoresistance and a tunneling magnetoresistance for reference. The magnetoresistance of the tunnel effect and the magnetoresistance of the tunnel effect for reference have spontaneous magnetizations in opposite directions based on stored data. The reading unit includes a first resistor unit including a ninth terminal connected to the bit line and a tenth terminal connected to the first power source, an eleventh terminal connected to the reference bit line, and the first terminal A second resistor including a twelfth terminal connected to one power source; and a comparator for comparing a detection voltage generated at the ninth terminal and a reference voltage generated at the eleventh terminal. (See abstract).

本願の対応欧州特許出願(欧州出願番号:EP07012239.5)においては、2007年12月19日付けにて、欧州調査報告が送達された。欧州調査報告において、関連性を有すると認定された5件の各先行技術文献が挙げられた。In the corresponding European patent application of this application (European application number: EP07012239.5), a European search report was delivered on 19 December 2007. In the European research report, five prior art documents identified as relevant were cited.

[特許文献4]米国特許出願公開第2006/126413号明細書(公開日:2006年06月15日)[Patent Document 4] US Patent Application Publication No. 2006/126413 (Publication Date: June 15, 2006)
[特許文献5]米国特許出願公開第2004/008555号明細書(公開日:2004年01月15日)[Patent Document 5] US Patent Application Publication No. 2004/008555 (Publication Date: January 15, 2004)
[特許文献6]米国特許出願公開第2004/240294号明細書(公開日:2004年12月02日)[Patent Document 6] US Patent Application Publication No. 2004/240294 (Publication date: December 2, 2004)
[特許文献7]米国特許第6795359号明細書(特許登録日:2004年09月21日)[Patent Document 7] US Patent No. 6795359 (patent registration date: September 21, 2004)
[特許文献8]米国特許第5881007号明細書(特許登録日:1999年03月09日)[Patent Document 8] US Pat. No. 5,881,007 (patent registration date: March 09, 1999)

特許文献4では、CBRAM抵抗メモリセル、参照用抵抗セル、読出部、および評価部を含むメモリ回路が開示されている。CBRAM抵抗メモリセルは、CBRAM抵抗素子は、ビット線とワード線とに接続され、CBRAM抵抗素子および選択スイッチを有している。CBRAM抵抗素子の抵抗値は、情報を記憶するために書き込み電流によって設定される。選択スイッチは、ワード線を介して駆動され、CBRAM抵抗素子から第1電位をビット線に接続する。参照用抵抗セルは、ビット線および参照用線に接続され、参照用素子および参照用選択スイッチを有している。参照用素子の抵抗値は、抵抗しきい値に設定されている。参照用選択スイッチは、参照用線により駆動され、参照用素子から第2電位をビット線に接続する。読出部は、メモリのデータを読み出す目的のために、参照用選択スイッチおよび選択スイッチを活性化するように構成された結果、メモリセルからの電流は、CBRAM抵抗メモリセルを介して流れ、参照用の電流は、参照用抵抗セルからビット線上に流れる。評価部は、ビット線に接続され、ビット線に割り当てられた電気量の結果に応じてメモリのデータを出力する(アブストラクトを参照のこと)。Patent Document 4 discloses a memory circuit including a CBRAM resistance memory cell, a reference resistance cell, a reading unit, and an evaluation unit. In the CBRAM resistance memory cell, the CBRAM resistance element is connected to a bit line and a word line, and has a CBRAM resistance element and a selection switch. The resistance value of the CBRAM resistance element is set by a write current to store information. The selection switch is driven via the word line and connects the first potential from the CBRAM resistance element to the bit line. The reference resistance cell is connected to the bit line and the reference line, and has a reference element and a reference selection switch. The resistance value of the reference element is set to a resistance threshold value. The reference selection switch is driven by the reference line, and connects the second potential from the reference element to the bit line. The read unit is configured to activate the reference selection switch and the selection switch for the purpose of reading data from the memory. As a result, a current from the memory cell flows through the CBRAM resistance memory cell, Current flows from the reference resistance cell onto the bit line. The evaluation unit is connected to the bit line, and outputs data in the memory according to the result of the amount of electricity assigned to the bit line (see abstract).

特許文献5では、選択された抵抗メモリセル内に記憶された不明な、初期のデータビットの論理状態を感知する方法およびシステムが開示されている。一方法によれば、選択された抵抗メモリセル内に記憶された不明な、初期のデータビットの論理状態を示す第1のカウントが生成される。その後に生成された第2のカウントが、選択された抵抗メモリセル内に記憶された、知られた第1論理状態を有するデータビットを示す。その後に生成された第3のカウントが、選択された抵抗メモリセル内に記憶された、知られた第2論理状態を有するデータビットを示す。選択された抵抗メモリセル内に記憶された不明な、初期のデータビットの論理状態は、その後、第1、第2および第3の各カウントから決定される(アブストラクトを参照のこと)。U.S. Patent No. 6,057,051 discloses a method and system for sensing the logic state of an unknown initial data bit stored in a selected resistive memory cell. According to one method, a first count is generated that indicates the logic state of an unknown initial data bit stored in a selected resistive memory cell. A second count generated thereafter indicates a data bit having a known first logic state stored in the selected resistive memory cell. A subsequently generated third count indicates a data bit having a known second logic state stored in the selected resistive memory cell. The logic state of the unknown initial data bit stored in the selected resistive memory cell is then determined from the first, second and third counts (see abstract).

特許文献6では、抵抗メモリ素子の抵抗を感知するための一体型電荷感知方式が記載されている。抵抗メモリセルを流れる電流を用いてデジット線に結合されたキャパシタを帯電させる。コンパレータの一入力には、デジット線の電圧に一致するキャパシタの電圧を印加する。ビット線の電圧がコンパレータへの第2の入力に印加される所定の固定電圧を超過する時、コンパレータは論理状態を切り替え、キャパシタからは電荷が取り出され、キャパシタは再び荷電する。キャパシタを帯電するプロセスおよび放電するプロセスが所定の期間中に発生し、その期間中にキャパシタが切り替わる回数はメモリ素子の抵抗を表す(アブストラクトを参照のこと)。Patent Document 6 describes an integrated charge sensing method for sensing the resistance of a resistive memory element. The current flowing through the resistive memory cell is used to charge the capacitor coupled to the digit line. The voltage of the capacitor that matches the voltage of the digit line is applied to one input of the comparator. When the voltage on the bit line exceeds a predetermined fixed voltage applied to the second input to the comparator, the comparator switches logic state, the charge is extracted from the capacitor, and the capacitor is charged again. The number of times that the process of charging and discharging the capacitor occurs during a given period and the capacitor switches during that period represents the resistance of the memory element (see Abstract).

特許文献7においては、メモリセルの論理状態を表わす電流のような、入力電流をセンスまたは測定する装置および方法が記載されている。センシング回路は、増幅器、コンデンサ、電流源回路、クロック制御された比較器、およびクロックカウンタを含む。電流源回路は、充電期間および放電期間中に、コンデンサへ電流を供給するように、またはコンデンサから電流を差し引くように、比較器の出力に応答して動作する。クロックカウンタにおけるカウント値は、コンデンサ電圧を基準電圧と周期的に比較することに由来し、したがって、メモリセルの論理状態に関連している。充電中に供給される電流の大きさは、放電中に差し引かれる大きさより下であり、これにより、より小さいカウンタの使用を可能にする(アブストラクトを参照のこと)。U.S. Patent No. 6,057,051 describes an apparatus and method for sensing or measuring an input current, such as a current representing the logic state of a memory cell. The sensing circuit includes an amplifier, a capacitor, a current source circuit, a clocked comparator, and a clock counter. The current source circuit operates in response to the output of the comparator to supply current to or subtract current from the capacitor during the charge and discharge periods. The count value in the clock counter comes from periodically comparing the capacitor voltage with a reference voltage and is therefore related to the logic state of the memory cell. The magnitude of the current supplied during charging is below the magnitude deducted during discharging, thereby allowing the use of a smaller counter (see abstract).

特許文献8では、半導体メモリ装置のためのセンスアンプイネーブル信号発生器が開示されている。上記センスアンプイネーブル信号発生器は、メモリアレイの行アドレスを選択するための行アドレスストローブバー信号が入力されるとともに、クロック信号に同期して信号を出力し、行アドレスストローブバー信号の入力が停止すると動作が停止するカウント手段と、このカウント手段によって出力されたカウント値が予めプログラムされた時間遅延設定値まで増加すると、センスアンプの動作開始を指示するセンスアンプイネーブル信号を出力し、行アドレスストローブバー信号の入力が停止すると、センスアンプイネーブル信号の出力を停止する比較手段とを備えている。上記発明によれば、センスアンプは、プロセスパラメータ、動作電圧、温度などによる影響を受けずに、適切な時間にて動作可能となる(アブストラクトを参照のこと)。Patent Document 8 discloses a sense amplifier enable signal generator for a semiconductor memory device. The sense amplifier enable signal generator receives a row address strobe bar signal for selecting a row address of the memory array, outputs a signal in synchronization with the clock signal, and stops inputting the row address strobe bar signal. Then, the count means for stopping the operation, and when the count value output by the count means increases to a pre-programmed time delay set value, a sense amplifier enable signal for instructing the start of the sense amplifier operation is output, and the row address strobe Comparing means for stopping the output of the sense amplifier enable signal when the input of the bar signal is stopped is provided. According to the above invention, the sense amplifier can operate at an appropriate time without being affected by process parameters, operating voltage, temperature, and the like (see the abstract).

〔本発明の概要〕
本発明の第1の形態によると、記憶されたデータを抵抗メモリ素子から読み出すための方法が提供される。本方法では、制御値によって制御される、制御可能な選択トランジスタが用いられる。本方法は、抵抗メモリ素子に流れるセル電流を検出する工程と、上記検出されたセル電流に依存して上記制御値を設定する工程と、上記制御値に依存して記憶されたデータを提供する工程を含んでいる。
[Outline of the Invention]
According to a first aspect of the invention, a method is provided for reading stored data from a resistive memory element. The method uses a controllable select transistor that is controlled by a control value. The method provides a step of detecting a cell current flowing through the resistive memory element, a step of setting the control value depending on the detected cell current, and data stored depending on the control value. It includes a process.

本発明の別の形態によると、記憶されたデータを読み出すためのメモリ回路であって、制御値によって制御される選択トランジスタと、抵抗状態に設定される抵抗メモリ素子とを備えたメモリ回路が提供される。このメモリ回路は、検出されたセル電流に依存して制御値を設定し、記憶されたデータを上記制御値に依存して提供するために、抵抗メモリ素子に流れるセル電流を検出するための評価部をさらに備えている。   According to another aspect of the present invention, there is provided a memory circuit for reading stored data, comprising a selection transistor controlled by a control value and a resistive memory element set in a resistance state Is done. The memory circuit sets a control value depending on the detected cell current, and provides an evaluation for detecting the cell current flowing in the resistive memory element in order to provide stored data depending on the control value. The unit is further provided.

〔図面の簡単な説明〕
上述した本発明の特徴が詳しく理解されるように、添付図面に示されている実施形態を参照しながら、前項において概説した本発明をより具体的に説明する。しかし添付図面は、本発明の典型的な実施形態を示すものであって、本発明の範囲を限定するものと考えられることはなく、本発明は同様に効果的な別の実施形態も許容することについて留意されたい。
[Brief description of the drawings]
In order that the features of the present invention described above may be understood in detail, the present invention outlined in the previous section will be described more specifically with reference to the embodiments shown in the accompanying drawings. The accompanying drawings, however, illustrate exemplary embodiments of the invention and are not to be considered as limiting the scope of the invention, and the invention permits other embodiments that are equally effective. Please note that.

図1は、CBRAMメモリセルを備えた従来のCBRAMメモリ回路の概略図である。図2は、一実施形態によるCBRAMメモリ回路のブロック図である。図3は、本発明の一実施形態によるCBRAMメモリ回路の詳細な回路図である。   FIG. 1 is a schematic diagram of a conventional CBRAM memory circuit having CBRAM memory cells. FIG. 2 is a block diagram of a CBRAM memory circuit according to one embodiment. FIG. 3 is a detailed circuit diagram of a CBRAM memory circuit according to an embodiment of the present invention.

図4は、想定されるCBRAMメモリセルの抵抗メモリ素子の様々な抵抗値における、セル電流とゲート電圧との特性を示したグラフである。図5は、CBRAMメモリ回路のための読み出し回路の詳細ブロック図である。図6は、CBRAMメモリ回路のための書き込み回路の概略ブロック図である。   FIG. 4 is a graph showing characteristics of the cell current and the gate voltage at various resistance values of the resistance memory element of the assumed CBRAM memory cell. FIG. 5 is a detailed block diagram of a read circuit for the CBRAM memory circuit. FIG. 6 is a schematic block diagram of a write circuit for the CBRAM memory circuit.

〔好ましい実施形態の詳細な説明〕
図1は、従来のCBRAMメモリ回路1の一部を示している。分かりやすくするために、かつ説明を簡単にするために、CBRAMメモリセル2は、ワード線3とビット線4との交点に1つだけ示されている。メモリセル2は、選択トランジスタ5を有している。選択トランジスタ5は、ビット線4と、プレート電圧源(図示せず)によって供給される所定のプレート電位VPLとの間において、抵抗メモリ素子6に対し直列接続されている。
Detailed Description of Preferred Embodiments
FIG. 1 shows a part of a conventional CBRAM memory circuit 1. For clarity and simplicity, only one CBRAM memory cell 2 is shown at the intersection of word line 3 and bit line 4. The memory cell 2 has a selection transistor 5. The select transistor 5 is connected in series to the resistive memory element 6 between the bit line 4 and a predetermined plate potential VPL supplied by a plate voltage source (not shown).

詳細には、選択トランジスタ5の第1の端子(ソースまたはドレイン端子)は、ビット線4に接続されている。選択トランジスタ5の第2の端子(ドレインまたはソース端子)は、抵抗メモリ素子6の第1の端子に接続されている。抵抗メモリ素子6の第1の端子は、プレート電位VPLに接続されている。選択トランジスタ5の制御端子(ゲート端子)は、ワード線3に接続されている。   Specifically, the first terminal (source or drain terminal) of the selection transistor 5 is connected to the bit line 4. The second terminal (drain or source terminal) of the selection transistor 5 is connected to the first terminal of the resistive memory element 6. The first terminal of the resistive memory element 6 is connected to the plate potential VPL. A control terminal (gate terminal) of the selection transistor 5 is connected to the word line 3.

抵抗メモリ素子6は、CBRAMメモリ素子として構成されており、特にプログラマブルメタライゼーションセル(PMC)抵抗メモリ素子とも称される。このような抵抗メモリ素子6は、プログラミング(記憶)状態に依存して、互いに異なる各抵抗値の異なる各抵抗状態を有することができる。   The resistive memory element 6 is configured as a CBRAM memory element and is also referred to as a programmable metallization cell (PMC) resistive memory element. Such a resistive memory element 6 can have different resistance states with different resistance values depending on the programming (memory) state.

抵抗素子6のプログラミングは、抵抗素子6にプログラミング電圧を印加し、これによって抵抗メモリ素子が、1番目の低い抵抗値を有する抵抗状態となるようにすることによって行うことができる。   Programming of the resistive element 6 can be performed by applying a programming voltage to the resistive element 6 so that the resistive memory element is in a resistive state having a first low resistance value.

抵抗メモリ素子は、通常はプログラミング電圧と比べて逆転した極性を有する消去電圧を用いることによって、2番目の高い抵抗値を有する抵抗状態に設定することができる。   The resistive memory device can be set to a resistance state having the second highest resistance value by using an erase voltage having a polarity that is usually reversed compared to the programming voltage.

抵抗メモリ素子6のプログラミングおよび消去は、固体電解質内に伸びる導電性材料(例えばAg)に起因する、導電性経路を確立したり、上記確立した導電性経路を劣化させたりすることによって行うことができる。このような抵抗メモリ素子の機能については、当技術分野では周知であるため、本明細書においてより詳細な説明を省略する。   Programming and erasing of the resistive memory element 6 can be performed by establishing a conductive path or degrading the established conductive path due to a conductive material (eg, Ag) extending into the solid electrolyte. it can. Since the function of such a resistive memory element is well known in the art, a more detailed description is omitted in this specification.

以下に説明するCBRAMメモリ回路の実施形態に関連して、CBRAM抵抗メモリ素子の代わりに、異なる各抵抗値の異なる各抵抗状態を得ることのできる他の抵抗メモリ素子を用いてもよい。   In connection with the embodiments of the CBRAM memory circuit described below, instead of the CBRAM resistive memory element, other resistive memory elements that can obtain different resistance states with different resistance values may be used.

メモリセル2のアドレッシングは、ワード線3を活性化(つまり、ワード線に活性化信号を印加)して、選択トランジスタ5を閉じ(導電性を示す)、これによってビット線4が、導電性の選択トランジスタ5を介して抵抗メモリ素子6に接続されるようにして行うことができる。   In the addressing of the memory cell 2, the word line 3 is activated (that is, an activation signal is applied to the word line), and the selection transistor 5 is closed (indicating conductivity), whereby the bit line 4 is electrically conductive. This can be performed by being connected to the resistive memory element 6 through the selection transistor 5.

読み出し動作は、読み出し回路8を用いて行うことができる。読み出し回路8は、所定の電位をビット線4に印加し、そしてアドレスされた抵抗メモリ素子6に対しビット線4を介して流れる電流を評価する。メモリセル2の抵抗状態は、電流値に依存して決定される。   The read operation can be performed using the read circuit 8. The read circuit 8 applies a predetermined potential to the bit line 4 and evaluates the current flowing through the bit line 4 with respect to the addressed resistive memory element 6. The resistance state of the memory cell 2 is determined depending on the current value.

マルチビットメモリセル(すなわち、3つ以上の各抵抗状態を有することのできるメモリセル)の読み出しもまた、ビット線へ読み出し電圧を印加することによって、メモリセルに流れる電流の幅が決定されるという、同様の方法によって行うことができる。メモリセルに流れる所定の電流範囲に依存して、上記メモリセルに対し特定の抵抗状態が割り当てられ、これに対応した記憶されたデータを出力することができる。   Reading a multi-bit memory cell (ie, a memory cell that can have more than two resistance states) also determines the width of the current flowing through the memory cell by applying a read voltage to the bit line. Can be performed in a similar manner. Depending on a predetermined current range flowing through the memory cell, a specific resistance state is assigned to the memory cell, and stored data corresponding to the specific resistance state can be output.

上記実施形態は、プログラミング回路10を有するCBRAMメモリセル2について説明している。書き込まれるデータに依存した方向に流れる所定のプログラミング電流が、一般的にはビット線4を介して、活性化されたメモリセル2へ流れる。これによって、メモリセル2の抵抗メモリ素子6が、より高い抵抗状態、または、より低い抵抗状態に設定される。   The above embodiment describes the CBRAM memory cell 2 having the programming circuit 10. A predetermined programming current that flows in a direction depending on the data to be written generally flows to the activated memory cell 2 via the bit line 4. Thereby, the resistive memory element 6 of the memory cell 2 is set to a higher resistance state or a lower resistance state.

マルチレベルメモリセルでは、プログラミング回路10は、抵抗メモリ素子6の抵抗値が、CBRAMメモリセル2の特定の抵抗状態と対応する特定の範囲内になるように構成されている。上記プログラミング電流は、プログラミング回路内の電流レベルを用いて、ビット線4に印加される。この結果、抵抗メモリセル2の抵抗メモリ素子6をプログラムあるいは消去するビット線電位がビット線上にそれぞれ生じる。   In the multi-level memory cell, the programming circuit 10 is configured such that the resistance value of the resistive memory element 6 falls within a specific range corresponding to a specific resistance state of the CBRAM memory cell 2. The programming current is applied to the bit line 4 using the current level in the programming circuit. As a result, a bit line potential for programming or erasing the resistive memory element 6 of the resistive memory cell 2 is generated on each bit line.

特に、プログラミング中(すなわち、抵抗メモリ素子6を低抵抗状態とする動作中)に、ピーク電流が発生する可能性がある。ピーク電流が発生は、抵抗メモリ素子6における、抵抗値の低下の結果としての電流の増加が、ビット線4上に蓄積されていた電荷から供給されたときのビット線の容量に起因して発生する。抵抗メモリ素子6に流れる増加した電流は、プログラミング回路10によって供給される電流を大幅に超過するため、抵抗メモリ素子6において損傷が生じる可能性がある。   In particular, a peak current may occur during programming (that is, during the operation of putting the resistive memory element 6 in a low resistance state). The generation of the peak current occurs due to the capacity of the bit line when the increase in current as a result of the decrease in the resistance value is supplied from the charge accumulated on the bit line 4 in the resistance memory element 6. To do. The increased current flowing through the resistive memory element 6 significantly exceeds the current supplied by the programming circuit 10 and can cause damage in the resistive memory element 6.

従来、読み出し中にメモリセルに流れる電流を検出することは、マルチレベルメモリセルの場合は特に困難である。上記困難さは、検出される電流値が非常に低いため、特定の状態と確実に関連付けるための十分な精度で、対応する評価回路を用いて確実に検出することができないためである。   Conventionally, detecting a current flowing through a memory cell during reading is particularly difficult in the case of a multilevel memory cell. The difficulty is because the detected current value is very low and cannot be reliably detected using a corresponding evaluation circuit with sufficient accuracy to reliably associate with a specific state.

一実施形態では、図2に示されているように、制御部12によって一定となるように制御された、メモリセル2に流れる電流値Iを用いた、メモリセルの読み出しを提供する。制御部12が制御を行うために必要とする制御値Sを、メモリセル2の抵抗状態に対し割り当てることができる。   In one embodiment, as shown in FIG. 2, reading of a memory cell using a current value I flowing through the memory cell 2 controlled to be constant by the control unit 12 is provided. A control value S required for the control unit 12 to perform control can be assigned to the resistance state of the memory cell 2.

図3は、本発明に係るメモリ回路の一実施形態の詳細図を示している。図3では、図1と同一または同様の機能を有する素子については、同一の符号が用いられている。図3に示されているメモリ回路は、一般的には、制御回路10の一部として選択トランジスタ5(例えば、MOSFETなどの電界効果トランジスタ)を用いるという概念に基づいている。   FIG. 3 shows a detailed view of one embodiment of a memory circuit according to the present invention. In FIG. 3, the same reference numerals are used for elements having the same or similar functions as those in FIG. The memory circuit shown in FIG. 3 is generally based on the concept of using a selection transistor 5 (for example, a field effect transistor such as a MOSFET) as part of the control circuit 10.

上記メモリ回路では、選択トランジスタ5は、もはや、従来のようにアドレスのためのワード線への電圧印加に従って開閉されるのではなく、所定の電流が、それぞれのビット線4を介してメモリセル2に流れるように、ワード線3を介した適切な類似した活性化電位を用いることによってアドレスされる。   In the memory circuit, the selection transistor 5 is no longer opened and closed according to the voltage application to the word line for addressing as in the prior art, but a predetermined current is passed through the memory cell 2 via the respective bit lines 4. Is addressed by using a suitable similar activation potential via the word line 3.

このようなアドレスは、ビット線4へ所定のビット線電位VBLを印加し、アドレスされるワード線3へ制御値Sを印加する読み出し回路8によって達成される。この印加は、ワード線デコーダ13によって行われる。   Such an address is achieved by a read circuit 8 that applies a predetermined bit line potential VBL to the bit line 4 and applies a control value S to the addressed word line 3. This application is performed by the word line decoder 13.

ワード線デコーダ13は、印加されるワード線のアドレスADRに依存して、活性化されるワード線に制御電位を印加する。ワード線デコーダ13は、また、例えばプレート電位VPLまたは接地電位などの電位を有する残りのワード線3を非活性化して、各選択トランジスタ5が完全に(非導電性に)開くようにする。   The word line decoder 13 applies a control potential to the activated word line depending on the address ADR of the applied word line. The word line decoder 13 also deactivates the remaining word line 3 having a potential such as a plate potential VPL or a ground potential so that each select transistor 5 is completely opened (non-conductively).

調節された状態(すなわち、所定の電流が、ビット線4を介してメモリセル2に流れた時)では、制御値Sが、メモリセル2から読み出されるデータDに割り当てられる。上記制御値Sは、1セットの各電位値からのそれぞれの離散電位に対応しており、またメモリセル2内の選択トランジスタ5の特性により、抵抗メモリ素子6の様々な各抵抗状態に対して、互いに十分な電位距離を有している。   In the adjusted state (that is, when a predetermined current flows to the memory cell 2 via the bit line 4), the control value S is assigned to the data D read from the memory cell 2. The control value S corresponds to each discrete potential from one set of potential values, and depends on the characteristics of the selection transistor 5 in the memory cell 2 for various resistance states of the resistive memory element 6. Have a sufficient potential distance from each other.

図4は、4つの互いに異なる各抵抗状態を有する抵抗メモリ素子6を備えた、典型的なメモリセルの典型的な特性を例示したグラフである。これら例示された各抵抗状態の様々な抵抗値は、10kΩ、35kΩ、50kΩ、および1MΩである。   FIG. 4 is a graph illustrating typical characteristics of a typical memory cell with a resistive memory element 6 having four different resistance states. The various resistance values for each of these illustrated resistance states are 10 kΩ, 35 kΩ, 50 kΩ, and 1 MΩ.

第1の抵抗状態では、抵抗メモリ素子6の抵抗値が10kΩであり、メモリセルに5μAの定電流が流されると、選択トランジスタ5に印加される制御電位は2.1Vとなる。第2の状態では、抵抗素子の抵抗値が35kΩであり、制御電位は2.25Vとなる。   In the first resistance state, the resistance value of the resistive memory element 6 is 10 kΩ, and when a constant current of 5 μA is passed through the memory cell, the control potential applied to the selection transistor 5 is 2.1V. In the second state, the resistance value of the resistance element is 35 kΩ, and the control potential is 2.25V.

第3の状態では、抵抗素子6の抵抗値が50kΩであり、制御電位は2.4Vとなる。第4の状態では、抵抗メモリ素子6の抵抗値が高く、1MΩであり、かつ一般的にメモリ回路内において用いられる電圧により、抵抗メモリ素子6において5μAの定電流を得ることは不可能であるので、本質的に0μAとなる。   In the third state, the resistance value of the resistance element 6 is 50 kΩ, and the control potential is 2.4V. In the fourth state, the resistance value of the resistive memory element 6 is high, 1 MΩ, and it is impossible to obtain a constant current of 5 μA in the resistive memory element 6 by a voltage generally used in the memory circuit. Therefore, it is essentially 0 μA.

図5は、読み出し回路8をより詳細に示している。読み出し回路8は、複数の各抵抗器31〜35により形成される分圧器から適切に電位を供給することによって、上記制御値Sを生成する。第1の抵抗器31〜第5の抵抗器35は、互いに直列接続され、かつ、基準電位と接地電位VGNDとの間にて直列接続されている。   FIG. 5 shows the read circuit 8 in more detail. The read circuit 8 generates the control value S by appropriately supplying a potential from a voltage divider formed by the plurality of resistors 31 to 35. The first resistor 31 to the fifth resistor 35 are connected in series with each other, and are connected in series between the reference potential and the ground potential VGND.

第1の抵抗器31と第2の抵抗器32との間に配置された第1のノードN1は、第1のトランジスタ41を介して、ドライバ45の入力に接続されている。第2の抵抗器32と第3の抵抗器33との間に配置された第2のノードN2は、第2のトランジスタ42を介して、ドライバ45の入力に接続されている。   The first node N1 disposed between the first resistor 31 and the second resistor 32 is connected to the input of the driver 45 via the first transistor 41. The second node N2 disposed between the second resistor 32 and the third resistor 33 is connected to the input of the driver 45 via the second transistor 42.

第3の抵抗器33と第4の抵抗器34との間に配置された第3のノードN3は、第3のトランジスタ43を介して、ドライバ45の入力に接続されている。第4の抵抗器と第5の抵抗器35との間に配置された第4のノードN4は、第4のトランジスタ44を介して、ドライバ45の入力に接続されている。このように、一種のアナログデマルチプレクサーが形成される。   A third node N3 arranged between the third resistor 33 and the fourth resistor 34 is connected to the input of the driver 45 via the third transistor 43. A fourth node N4 disposed between the fourth resistor and the fifth resistor 35 is connected to the input of the driver 45 via the fourth transistor 44. In this way, a kind of analog demultiplexer is formed.

出力ドライバ45は、トランジスタ41〜44から選択されたトランジスタのいずれか1つから供給されて第1の入力へ印加される電圧を上記制御値Sとして出力する、フィードバック結合されたオペレーショナルアンプとして構成することができる。各トランジスタ41〜44の各制御端子は、それぞれデコーダ46に接続されている。   The output driver 45 is configured as a feedback-coupled operational amplifier that outputs a voltage supplied from one of the transistors 41 to 44 and applied to the first input as the control value S. be able to. The control terminals of the transistors 41 to 44 are connected to the decoder 46, respectively.

デコーダ46は、カウンタ47のカウンタ値に依存して、トランジスタ41〜44のいずれか1つを閉じ、その他の各トランジスタを開いた状態にする、あるいは開いた状態に維持する。制御部48は、カウンタ47を計算することによって読み出し動作を開始する。これによって、各トランジスタ41〜44のそれぞれが、択一的に順次閉じられ、その他の各トランジスタは開かれる。   Depending on the counter value of the counter 47, the decoder 46 closes any one of the transistors 41 to 44, and opens or maintains each of the other transistors. The control unit 48 starts the read operation by calculating the counter 47. As a result, each of the transistors 41 to 44 is alternatively closed sequentially and the other transistors are opened.

ビット線4は、供給電位量を有する電位が供給されるように、電流計49を介して電圧源に接続されている。電流計49は、基準値(基準電流IREF)に対してビット線4に流れる電流を検出し、かつ比較結果に応じた比較信号を出力する、比較部を備えている。 The bit line 4 is connected to a voltage source via an ammeter 49 so that a potential having a supply potential amount is supplied. Ammeter 49 detects the current flowing in the bit line 4 with respect to the reference value (reference current I REF), and outputs a comparison signal according to the comparison result, and a comparison unit.

カウンタ47による計算は、選択トランジスタ5に印加された制御電圧が、トランジスタ41〜44の順次の切り替えによって上昇したのか、あるいは低下したのかに依存して、ビット線4上の電流が、電流計49によって決定されるように、所定の電流値を超過したとき、あるいは下回ったときに停止する。   The calculation by the counter 47 indicates that the current on the bit line 4 is changed to an ammeter 49 depending on whether the control voltage applied to the selection transistor 5 has increased or decreased due to sequential switching of the transistors 41 to 44. As determined by the above, the operation is stopped when a predetermined current value is exceeded or falls below.

ビット線4に流れる電流値が所定の電流値に達すると、電流カウンタ値が、記憶されたデータDとして出力される。あるいは、ビット線4に流れる電流が所定の電流を超過あるいは下回ると、電流カウンタ値が、記憶されたデータDとして出力される。   When the current value flowing through the bit line 4 reaches a predetermined current value, the current counter value is output as stored data D. Alternatively, when the current flowing through the bit line 4 exceeds or falls below a predetermined current, the current counter value is output as stored data D.

本実施形態では、カウンタ47が2ビットカウンタとして備えられている場合は、図5の読み出し回路8は、4つの異なる各状態を検出するために用いることができる。この場合、各メモリセル内に2ビットを記憶させることのできるマルチビットメモリ回路を実現することができる。図3の特性と対応する電気的性質が得られる構成では、各電圧は、分圧器を用いることによって各抵抗器31〜35から生成することができる。   In the present embodiment, when the counter 47 is provided as a 2-bit counter, the read circuit 8 in FIG. 5 can be used to detect four different states. In this case, a multi-bit memory circuit capable of storing 2 bits in each memory cell can be realized. In the configuration in which the electrical properties corresponding to the characteristics of FIG. 3 are obtained, each voltage can be generated from each resistor 31-35 by using a voltage divider.

図4の特性と対応する多ビットメモリセルを評価するためには、各電圧が、メモリセル内において設定される様々な抵抗状態の範囲の各限界を規定する、各ノードN1〜N4にそれぞれ供給される必要がある。   In order to evaluate the multi-bit memory cell corresponding to the characteristics of FIG. 4, each voltage is supplied to each node N1-N4, which defines each limit of the range of various resistance states set within the memory cell. Need to be done.

図示されている実施形態では、上記各電圧は、2.175、2.325、および2.6Vであってよい。この場合、多ビットメモリセルから4つの異なる状態を読み出して多ビットメモリセルの4つの状態を検出するために、3つのノードN1〜N3に供給される必要のある読み出し電圧は、3つのみである。   In the illustrated embodiment, each of the voltages may be 2.175, 2.325, and 2.6V. In this case, in order to read four different states from the multi-bit memory cell and detect the four states of the multi-bit memory cell, only three read voltages need to be supplied to the three nodes N1 to N3. is there.

図6は、別の実施形態によるメモリ回路を示している。この実施形態では、制御値は、ワード線デコーダ7を介して、アドレスされるワード線3に印加されて、メモリセルへの書き込みが行われる。この書き込みは、抵抗素子の抵抗状態が高いまたは低い状態から遷移している間に発生するピーク電流が制限されるように行われる。   FIG. 6 shows a memory circuit according to another embodiment. In this embodiment, the control value is applied to the addressed word line 3 via the word line decoder 7 and writing to the memory cell is performed. This writing is performed so that the peak current generated while the resistance state of the resistance element transitions from the high or low state is limited.

この目的のため、プログラミング回路10は、プログラミング電圧を供給する。このプログラミング電圧によって、アドレスされるメモリセルの抵抗素子は、高い抵抗状態から低い抵抗状態へと変化される。   For this purpose, the programming circuit 10 supplies a programming voltage. This programming voltage changes the resistive element of the addressed memory cell from a high resistance state to a low resistance state.

従来のCBRAMメモリ回路とは対照的に、ワード線3の活性化は、選択トランジスタ5が抵抗素子6をビット線に接続した結果プログラミング動作が開始されるようにして行われる。抵抗素子6の抵抗値が下がった場合は、メモリセルに流れる電流が増加する。   In contrast to the conventional CBRAM memory circuit, the activation of the word line 3 is performed such that the programming operation is started as a result of the selection transistor 5 connecting the resistance element 6 to the bit line. When the resistance value of the resistance element 6 decreases, the current flowing through the memory cell increases.

この電流増加は、例えば、ビット線4を介して流れる電流に基づき検流器49を用いて、プログラミング回路10によって検出される。   This increase in current is detected by the programming circuit 10 using the galvanometer 49 based on the current flowing through the bit line 4, for example.

メモリセルに流れる電流値が、限界値を超えた場合は、ワード線3上のワード線デコーダ7を介して制御値の電位が下げられ、選択トランジスタ5のソース−ドレイン抵抗が上昇する。これにより、上記電流値が制限される。このように、メモリセル2の抵抗メモリ素子に流れる電流値は、メモリセルの損傷が回避されるように制限することができる。   When the value of the current flowing through the memory cell exceeds the limit value, the potential of the control value is lowered via the word line decoder 7 on the word line 3 and the source-drain resistance of the selection transistor 5 is increased. Thereby, the current value is limited. Thus, the value of the current flowing through the resistive memory element of the memory cell 2 can be limited so that damage to the memory cell is avoided.

要約すると、一実施形態によるデータを読み出すための方法では、選択トランジスタをアドレスするための制御値が供給される。この制御値は、検出されたセル電流に依存して設定され、そして抵抗メモリセル内の情報を特定する。この目的のために、抵抗メモリ素子に流れる上記セル電流が基準電流に対して比較され、そしてこの比較結果に依存して、上記制御値が設定される。   In summary, a method for reading data according to an embodiment provides a control value for addressing a select transistor. This control value is set depending on the detected cell current and specifies information in the resistive memory cell. For this purpose, the cell current flowing through the resistive memory element is compared against a reference current, and the control value is set depending on the comparison result.

一般的に、上記制御値は、上記セル電流が上記基準電流を参照するようにして設定される。抵抗メモリ素子のセル電流が一定に保たれている場合は、抵抗メモリセル内の抵抗メモリ素子の様々な各抵抗値が、選択トランジスタの制御値が様々に異なることを導く。   In general, the control value is set such that the cell current refers to the reference current. When the cell current of the resistive memory element is kept constant, various resistance values of the resistive memory element in the resistive memory cell lead to different control values of the selection transistor.

抵抗メモリ素子の様々な各抵抗値での、選択トランジスタの互いに異なる各ゲート電圧を用いることによって、抵抗メモリセルの状態を容易に評価することができる。なぜなら、セル電流−ゲート電圧の各特性の互いに異なる増加によって、抵抗メモリセル内の抵抗メモリ素子の抵抗値に依存して、抵抗メモリセルの評価のための、容易に検出される電圧差が得られるからである。   By using different gate voltages of the selection transistor at various resistance values of the resistive memory element, the state of the resistive memory cell can be easily evaluated. This is because, due to different increases in cell current-gate voltage characteristics, an easily detected voltage difference is obtained for the evaluation of the resistive memory cell, depending on the resistance value of the resistive memory element in the resistive memory cell. Because it is.

別の実施形態によると、選択トランジスタに対し、抵抗メモリセルを評価するための測定用値(電圧値または電流値)が印加され、上記測定用値は、セル電流と基準電流との差を示す指標が変化するまで変化させる。上記差を示す指標が変化する上記測定用値は、上記制御値として設定される。   According to another embodiment, a measurement value (voltage value or current value) for evaluating the resistive memory cell is applied to the selection transistor, and the measurement value indicates a difference between the cell current and the reference current. Change until the indicator changes. The measurement value at which the index indicating the difference changes is set as the control value.

さらに、上記測定用値は、各離散値によって変化させてもよい。その上、上記測定用値は、多数の互いに異なる各値の中から選択してもよい。この場合、上記各測定用電圧値を順次変化させて印加したとき、セル電流と基準電流との差を示す指標が、上記順次変化させた各測定用値間において変化したとき、最後に印加された測定用値が制御値として設定される。   Further, the measurement value may be changed according to each discrete value. In addition, the measurement value may be selected from a number of different values. In this case, when the measurement voltage values are sequentially changed and applied, the index indicating the difference between the cell current and the reference current changes when the measurement values are changed sequentially. The measured value is set as the control value.

具体的には、制御値の互いに異なる各値の数は、抵抗メモリセルの検出可能な各抵抗状態の数から1減らして選択される。   Specifically, the number of different values of the control value is selected by subtracting one from the number of detectable resistance states of the resistive memory cell.

別の形態によると、記憶されたデータを読み出すための、選択トランジスタを備えたメモリ回路が提供される。上記メモリ回路は、制御値によって制御される選択トランジスタと、抵抗状態に設定される抵抗メモリ素子とを有している。   According to another aspect, a memory circuit with a select transistor for reading stored data is provided. The memory circuit includes a selection transistor controlled by a control value and a resistance memory element set in a resistance state.

上記メモリ回路は、さらに、抵抗メモリ素子に流れるセル電流を検出するための読み出し部を備えている。上記読み出し部は、検出されたセル電流に依存して制御値を設定し、上記制御値に基づいて記憶されるデータを提供するためのものである。   The memory circuit further includes a reading unit for detecting a cell current flowing through the resistive memory element. The reading unit sets a control value depending on the detected cell current and provides data to be stored based on the control value.

前記評価部は、抵抗メモリセルに流れるセル電流と基準電流とを比較するための比較部と、この比較結果に依存して制御値を設定するための制御部とを備えていてもよい。   The evaluation unit may include a comparison unit for comparing a cell current flowing through the resistance memory cell and a reference current, and a control unit for setting a control value depending on the comparison result.

さらに、前記制御部は、セル電流が基準電流に対応するように制御値を設定するように構成されていてもよい。   Further, the control unit may be configured to set a control value so that the cell current corresponds to the reference current.

上記制御部は、測定部を備えていてよい。この測定部は、選択トランジスタに対し、測定用値を与え、また、比較部がセル電流と基準電流との差を示す指標を検出するまで上記測定用値を変更する。上記制御部は、上記差を示す指標が変化する測定用値を制御値として設定するように構成されていてよい。それゆえ、上記測定部は、測定用値を、各離散値により変化させるように構成されていてもよい。   The control unit may include a measurement unit. The measurement unit gives a measurement value to the selected transistor, and changes the measurement value until the comparison unit detects an index indicating a difference between the cell current and the reference current. The said control part may be comprised so that the value for a measurement from which the parameter | index which shows the said difference changes may be set as a control value. Therefore, the measurement unit may be configured to change the measurement value according to each discrete value.

さらに、上記測定部(測定回路)は、多数の異なる各値の中から測定用値を選択するようになっていてもよい。この場合、制御部は、セル電流と基準電流I REF との差を示す指標が、順次変化させて印加された各測定用値間において変化したときに、最後に印加された測定用値を制御値として設定するようになっている。 Further, the measurement unit (measurement circuit) may select a measurement value from a number of different values. In this case, the control unit controls the last applied measurement value when the index indicating the difference between the cell current and the reference current I REF changes between the measurement values applied in sequence. It is set as a value.

以上の説明は、本発明の実施形態に関するものであって、本発明の基本的範囲から逸脱することなく、本発明の別のさらなる実施形態を考案することができる。本発明の範囲は、特許請求の範囲によって決定される。   The foregoing description relates to embodiments of the invention and other and further embodiments of the invention may be devised without departing from the basic scope thereof. The scope of the invention is determined by the claims.

CBRAMメモリセルを備えた従来のCBRAMメモリ回路の概略ブロック図である。1 is a schematic block diagram of a conventional CBRAM memory circuit including CBRAM memory cells. 上記CBRAMメモリ回路の一実施形態のブロック図である。It is a block diagram of one embodiment of the CBRAM memory circuit. 本発明に係るCBRAMメモリ回路の一実施形態における、詳細な回路ブロック図である。1 is a detailed circuit block diagram in one embodiment of a CBRAM memory circuit according to the present invention. FIG. 上記CBRAMメモリセルの抵抗メモリ素子の想定される様々な各抵抗値における、ゲート電圧とセル電流との各特性を示したグラフである。It is the graph which showed each characteristic of the gate voltage and cell current in each various resistance value assumed of the resistive memory element of the said CBRAM memory cell. 上記CBRAMメモリ回路のための読み出し回路の詳細なブロック図である。FIG. 3 is a detailed block diagram of a read circuit for the CBRAM memory circuit. 上記CBRAMメモリ回路のための書き込み回路の概略ブロック図である。2 is a schematic block diagram of a write circuit for the CBRAM memory circuit. FIG.

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