JP2008024411A - Elevator controller - Google Patents

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Masahiro Fumiya
雅弘 文屋
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Toshiba Elevator and Building Systems Corp
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Toshiba Elevator Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To maintain the interchangeability of each constituent member for a long time without changing the hardware and the software of a peripheral member of a flash ROM including a program of a CPU even if the change of specifications such as the block size of the flash ROM becomes necessary due to a use for a long time. <P>SOLUTION: A flash ROM interface circuit 13 is inserted between a bus line 4 and the flash ROM 8a. The flash ROM interface circuit 13 has such functions that access to a block by the block size B<SB>B</SB>of the flash ROM 8a when a block access demand of a basic block size B<SB>A</SB>set in the CPU 5 is inputted into the flash ROM 8a from the CPU 5 and converts an access response obtained from the flash ROM 8a into an access response of the basic block size B<SB>A</SB>to feed it into the CPU 5. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、ビル等の建屋に設置されたエレベータの動作を予め定められた制御動作プログラム及び各種設定データに従って制御するエレベータ制御装置に関する。   The present invention relates to an elevator control device that controls the operation of an elevator installed in a building such as a building in accordance with a predetermined control operation program and various setting data.

ビル等の建屋に組込まれた1台又は複数台のエレベータからなるエレベータシステムにおいては、各階のエレベータホールに設置されている乗場呼び登録装置の利用客によるボタン操作で乗場呼びが登録される。乗場呼びが登録されると、上記複数のエレベータのうちから、例えば、応答時間が最も短い1台のエレベータに該当ホール呼びを割当てる。その結果、当該エレベータのかごが、ホール呼びが登録された階に移動してドアを開く。利用客がそのエレベータのかごに乗込み、かご内に設けられたかご呼び登録装置のボタンで行き階を指定すると、ドアが閉じ、エレベータのかごは指定階への移動を開始する。   In an elevator system including one or a plurality of elevators incorporated in a building such as a building, a hall call is registered by a button operation by a user of a hall call registration device installed in an elevator hall on each floor. When the hall call is registered, the hall call is assigned to, for example, one elevator having the shortest response time from among the plurality of elevators. As a result, the elevator car moves to the floor where the hall call is registered and opens the door. When the passenger gets into the elevator car and designates the going floor with the button of the car call registration device provided in the car, the door is closed and the elevator car starts moving to the designated floor.

上述したエレベータシステムに組込まれた例えばコンピュータからなるエレベータ制御装置は、上述したエレベータの基本的な動作を、予め定められた制御動作プログラムや各種設定データに従って制御する。   An elevator control device including, for example, a computer incorporated in the above-described elevator system controls the basic operation of the above-described elevator according to a predetermined control operation program and various setting data.

一方、エレクトロニクス技術の発達に伴い、上述したエレベータ制御装置にも、印刷配線基板上に、CPU、ROM、RAM、各種インターフェース、各種入出力回路等が実装されたマイクロコンピュータが採用されるようになってきた(特許文献1参照)。   On the other hand, with the advancement of electronics technology, the above-described elevator control apparatus has adopted a microcomputer in which a CPU, ROM, RAM, various interfaces, various input / output circuits, etc. are mounted on a printed wiring board. (See Patent Document 1).

そして、このマイクロコンピュータからなるエレベータ制御装置のROMに前述した制御動作プログラムが書込まれている。そして、CPUは、このROMに書込まれている制御動作プログラムや各種設定データを、自己内に予めハードウエア的に書込まれているプログラムで順次読出して実行していた。さらに、近年、制御動作プログラムの記憶場所が従来のROMからフラッシュROMへと変わってきた。   And the control operation program mentioned above is written in ROM of the elevator control apparatus which consists of this microcomputer. Then, the CPU sequentially reads and executes the control operation program and various setting data written in the ROM by a program written in hardware in advance. Furthermore, in recent years, the storage location of the control operation program has changed from the conventional ROM to the flash ROM.

図7は上述したマイクロコンピュータからなるエレベータ制御装置の概略構成を示す模式図である。   FIG. 7 is a schematic diagram showing a schematic configuration of an elevator control device including the microcomputer described above.

アドレスバス1、データバス2、複数の制御バス3a,3bからなるバスライン4に対して、CPU(中央演算装置)5、バス制御部6、SRAM7、フラッシュROM8、EEPROM9、入出力回路10、シリアル入出力回路11等が接続されている。   A CPU (Central Processing Unit) 5, a bus control unit 6, an SRAM 7, a flash ROM 8, an EEPROM 9, an input / output circuit 10, and a serial bus line 4 including an address bus 1, a data bus 2, and a plurality of control buses 3a and 3b. An input / output circuit 11 and the like are connected.

バス制御部6は各バス1、2、3a、3bにおいて、データが衝突しないように制御する。SRAM7内には、各エレベータの動作を制御するときに必要な各種可変データが記憶されている。この可変データとしては、例えは各エレベータの現在位置、各乗場呼び登録装置で登録された未応答の乗場呼び、各かご呼び登録装置で登録された未応答のかご呼び等である。   The bus control unit 6 performs control so that data does not collide with each of the buses 1, 2, 3a, and 3b. In the SRAM 7, various variable data necessary for controlling the operation of each elevator is stored. The variable data includes, for example, the current position of each elevator, an unanswered hall call registered by each hall call registration device, an unanswered car call registered by each car call registration device, and the like.

フラッシュROM8内には前述した制御動作プログラムやエレベータの制御に必要な各種パラメータ等の各種設定データが記憶されている。さらに、EEPROM9内には、その他のデータが設定されている。   The flash ROM 8 stores various setting data such as the aforementioned control operation program and various parameters necessary for elevator control. Further, other data is set in the EEPROM 9.

入出力回路10から各エレベータを実際に上下移動させる巻上機に対する駆動回路へ駆動信号が印加され、さらに、この入出力回路10にはエレベータの状態を示す信号が入力される。さらに、シリアル入出力回路11には、前述した各階の乗場呼び装置や各エレベータのかご呼び登録装置から乗場呼びやかご呼びがシリアル信号として入力される。さらに、このシリアル入出力回路11には通信回線を介して、エレベータ管理会社の監視センターが接続されている。   A drive signal is applied from the input / output circuit 10 to a drive circuit for a hoist that actually moves each elevator up and down, and a signal indicating the state of the elevator is input to the input / output circuit 10. Furthermore, a hall call and a car call are input to the serial input / output circuit 11 as a serial signal from the hall call device on each floor and the car call registration device of each elevator. Further, a monitoring center of an elevator management company is connected to the serial input / output circuit 11 via a communication line.

周知のようにフラッシュROM8は、電気的に記憶内容を書換可能なROMであり、データ(又は命令)を1バイト毎に読出、書込、消去が可能であることの他に、図8に示すようにブロック12単位で、データ(又は命令)を読出、書込、消去が可能である。各ブロック12のブロックサイズ(アドレス幅)BAは、このフラッシュROM8の仕様で任意に設定できる。 As is well known, the flash ROM 8 is an electrically rewritable ROM. In addition to being able to read, write, and erase data (or instructions) byte by byte, it is shown in FIG. As described above, data (or instructions) can be read, written, and erased in units of blocks 12. The block size (address width) B A of each block 12 can be arbitrarily set according to the specification of the flash ROM 8.

このエレベータ制御装置において、CPU5が、エレベータ制御を実施する場合を例にして説明する。なお、一般的に、マイクロコンピュータのCPUは、自己内に予め設定されているプログラム(アクセスプログラム)に従って例えばROMの各アドレスを順番に指定して、当該アドレスに記憶されているプログラムの各命令を順次読出してその命令を実行する。   In this elevator control apparatus, the case where the CPU 5 performs elevator control will be described as an example. In general, the CPU of the microcomputer designates each address of the ROM in order, for example, in accordance with a program (access program) preset in itself, and executes each instruction of the program stored in the address. Read sequentially and execute the instruction.

したがって、図7のエレベータ制御装置においても、CPU5が自己のプログラムに従ってフラッシュROM8にアクセスするとき、アクセス対象のデータ又は書込位置を示すアドレスADをアドレスバス1へ出力して、読出信号(RD)又は書込信号(WE)を制御バス3aへ出力する。すると、バス制御部6はアドレスバス1へ出力されたアドレスADからアクセス対象のフラッシュROM8を特定し、このフラッシュROM8に制御バス3bを介してCS(チップセレクト)信号が出力される。   Therefore, also in the elevator control device of FIG. 7, when the CPU 5 accesses the flash ROM 8 according to its own program, the address AD indicating the data to be accessed or the write position is output to the address bus 1 and the read signal (RD) Alternatively, a write signal (WE) is output to the control bus 3a. Then, the bus control unit 6 specifies the flash ROM 8 to be accessed from the address AD output to the address bus 1, and a CS (chip select) signal is output to the flash ROM 8 via the control bus 3b.

CS(チップセレクト)信号で特定されたフラッシュROM8は、読出信号(RD)の場合は、入力されたアドレスADに記憶されたデータを読出してデータバス2へ出力する。また、書込信号(WE)の場合は、入力されたアドレスADに、データバス2に出力されているデータDAを書込む。   In the case of the read signal (RD), the flash ROM 8 specified by the CS (chip select) signal reads the data stored at the input address AD and outputs it to the data bus 2. In the case of the write signal (WE), the data DA output to the data bus 2 is written to the input address AD.

この場合、フラッシュROM8内におけるブロック12を指定して、データの書込を実施する場合は、CPU5は、ブロック12の先頭アドレスを指定し、書込信号(WE)を出力した状態で、書込むべき複数のデータDAをデータバス2へ出力すれば、フラッシュROM8内における指定ブロック12内の各アドレスに複数のデータDAが一度に書込まれる。ブロック単位でデータの読出し、データの消去も同様な手順で行う。
特開2004―210506号公報
In this case, when data is written by designating the block 12 in the flash ROM 8, the CPU 5 designates the head address of the block 12 and writes the data with the write signal (WE) output. If a plurality of power data DA is output to the data bus 2, a plurality of data DA is written to each address in the designated block 12 in the flash ROM 8 at a time. Data reading and data erasing in block units are performed in the same procedure.
Japanese Patent Laid-Open No. 2004-210506

しかしながら、上述したように、エレベータの基本的な動作を制御する制御動作プログラムを記憶したフラッシュROM8が組込まれたエレベータ制御装置においても、まだ改良すべき次のような課題があった。   However, as described above, the elevator control apparatus in which the flash ROM 8 storing the control operation program for controlling the basic operation of the elevator also has the following problems to be improved.

すなわち、このフラッシュROM8を用いたソフトウェアの実装方法自体は、ごく一般的なソフトウェア実装方法である。しかし、このフラッシュROM8をエレベータの動作制御を行うエレベータ制御装置に組込んで長期間使用する必要があるので、部品の耐用年数も考慮すると、このフラッシュROM8は互換性のある部品である必要がある。   That is, the software mounting method using the flash ROM 8 is a very general software mounting method. However, since the flash ROM 8 needs to be incorporated into an elevator control device for controlling the operation of the elevator and used for a long period of time, the flash ROM 8 needs to be a compatible part in consideration of the service life of the parts. .

しかしながら、このフラッシュROM8も他の一般的な電子部品同様に、仕様変更になったり、生産中止になり、同一部品、完全互換性部品、または上位互換性を有する部品が入手できない場合が多発してきた。   However, as with other general electronic parts, the flash ROM 8 has been changed in specification or production has been discontinued, and the same parts, fully compatible parts, or parts having upward compatibility are often not available. .

このような事態になると、今まで使用してきた従来部品とは、仕様は異なるが、従来部品が有する機能は確保される新部品を採用し、この部分の周囲の部品を新部品の仕様に対応する仕様を有する新部品に交換することで、この部品が組込まれた装置における長期に渡る稼働を確保してきた。   In such a situation, the specifications differ from the conventional parts that have been used so far, but new parts that ensure the functions of the conventional parts are adopted, and the parts around this part correspond to the specifications of the new parts. By exchanging with a new part having the specification to be used, long-term operation has been secured in the apparatus in which this part is incorporated.

例えば、図8に示すフラッシュROM8における、各ブロック12のブロックサイズBA(アドレス幅)は、このフラッシュROM8をアクセスするCPUのプログラム、CPUのアクセスを制御するバス制御部6に設定されている。したがって、フラッシュROM8を、各ブロック12のブロックサイズBA(アドレス幅)が異なる新規のフラッシュROMに交換すると、CPU5のプログラム変更とバス制御部6の回路変更とを行い、新しいフラッシュROMに対応した読出し、書込み、消去を行う必要がある。 For example, the block size B A (address width) of each block 12 in the flash ROM 8 shown in FIG. 8 is set in the CPU program that accesses the flash ROM 8 and the bus control unit 6 that controls the CPU access. Therefore, when the flash ROM 8 is replaced with a new flash ROM having a different block size B A (address width) for each block 12, the program of the CPU 5 is changed and the circuit of the bus control unit 6 is changed to support the new flash ROM. It is necessary to read, write and erase.

しかしながら、前述したように、数十年単位の長期に亘るエレベータ制御装置の使用期間内においては、フラッシュROM8の部品の寿命が複数回尽きることが予想され、その都度、フラッシュROMのハード的仕様のみならず、CPUのプログラムを含む、このフラッシュROMの周辺部材のハード仕様、及びソフト仕様を変更するために、多大の費用と、労力、時間が必要であつた。   However, as described above, it is expected that the life of the components of the flash ROM 8 will be exhausted a plurality of times within the period of use of the elevator control device over a long period of several tens of years. In other words, a large amount of cost, labor, and time are required to change the hardware specifications and software specifications of the peripheral members of the flash ROM including the CPU program.

また、前述したように、エレベータの場合は製品寿命が長く、長期にわたって互換性のあるエレベータ制御装置を提供する必要があり、すでに市場に出荷されているエレベータ制御装置を保守するために長期にわたって互換性のあるエレベータ制御装置を作り続ける必要がある。   Also, as mentioned above, elevators have a long product life and need to provide a long-term compatible elevator control system, and long-term compatibility to maintain elevator control systems already on the market There is a need to continue to create a unique elevator control system.

またエレベータ個々に特殊な追加仕様がありソフトウェアが異なっていることが多く、ソフトウェアを新しいエレベータ制御装置にあわせて変更することが不可能である。したがって、フラッシュROMに書込まれている制御動作プログラム及び各種設定データを書換える場合もある。このような場合において、新仕様の新しいフラッシュROMに部品交換する場合がある。   In addition, there are special additional specifications for each elevator and the software is often different, and it is impossible to change the software in accordance with a new elevator control device. Therefore, the control operation program and various setting data written in the flash ROM may be rewritten. In such a case, parts may be replaced with a new flash ROM having a new specification.

本発明はこのような事情に鑑みてなされたものであり、エレベータの動作を制御する制御動作プログラムを記憶するフラッシュROMのブロック幅等の仕様変更が生じたとしても、CPUのプログラムを含む、このフラッシュROMの周辺部材のハード的、ソフト的変更を実施することなく、長期に亘って各構成部材の互換性を維持でき、併せて維持管理費も節減できるエレベータ制御装置を提供することを目的とする。   The present invention has been made in view of such circumstances, and even if specification changes such as the block width of the flash ROM that stores the control operation program for controlling the operation of the elevator occur, the CPU program is included. It is an object of the present invention to provide an elevator control device that can maintain compatibility of components over a long period of time without changing hardware and software of peripheral members of the flash ROM and can also reduce maintenance costs. To do.

本発明は、予め定められた制御動作プログラム及び各種設定データに基づいてエレベータの動作を制御するエレベータ制御装置に適用される。そして、上記課題を解決するために、本発明においては、バスラインに対して、少なくともCPU、バス制御部、及びフラッシュROMインターフェース回路を介して制御動作プログラム及び各種設定データが書込まれているブロック単位でアクセス可能なフラッシュROMを接続し、フラッシュROMインターフェース回路は、CPUからフラッシュROMに対してCPUに設定された基本ブロックサイズのブロックアクセス要求が入力されると、フラッシュROMのブロックサイズでアクセスを実施し、当該フラッシュROMから得られるアクセス応答を前記基本ブロックサイズのアクセス応答に変換してCPUに送出するようにしている。   The present invention is applied to an elevator control device that controls the operation of an elevator based on a predetermined control operation program and various setting data. In order to solve the above problems, in the present invention, a block in which a control operation program and various setting data are written to the bus line via at least the CPU, the bus control unit, and the flash ROM interface circuit. The flash ROM interface circuit connects the flash ROM that can be accessed in units. When a block access request of the basic block size set in the CPU is input from the CPU to the flash ROM, the flash ROM interface circuit accesses the flash ROM with the block size of the flash ROM. The access response obtained from the flash ROM is converted into the access response of the basic block size and sent to the CPU.

このように構成されたエレベータ制御装置においては、現在組込まれているフラッシュROMの耐用寿命が尽きて、このフラッシュROMにおけるブロックサイズ(基本ブロックサイズ)と異なるブロックサイズを有したフラッシュROMに同一の制御動作プログラムを書込んで、エレベータ制御装置に組込んだとしても、CPUが自己に設定されたプログラムに基づいて基本ブロックサイズのブロックを指定したフラッシュROMに対するアクセス要求は、変更後のフラッシュROMのブロックサイズのブロックを指定したアクセス要求に変換され、変更後のフラッシュROMに対して正しくアクセスされる。   In the elevator control apparatus configured as described above, the useful life of the currently incorporated flash ROM is exhausted, and the same control is performed on the flash ROM having a block size different from the block size (basic block size) of the flash ROM. Even if an operation program is written and incorporated in the elevator controller, the access request to the flash ROM in which the CPU designates a block of the basic block size based on the program set in the CPU is not changed. It is converted into an access request designating a block of a size, and the changed flash ROM is correctly accessed.

したがって、たとえ、制御動作プログラム及び各種設定データを記憶するフラッシュROMのブロックサイズ等の仕様変更が生じたとしても、CPUのプログラムを含む、このフラッシュROMの周辺部材のハード的、ソフト的変更を実施することなく、長期に亘って各構成部材の互換性を維持でき、併せて維持管理費も節減できる。   Therefore, even if specification changes such as the block size of the flash ROM that stores the control operation program and various setting data occur, the hardware and software of the peripheral members of the flash ROM including the CPU program are changed. Therefore, compatibility of each component can be maintained over a long period of time, and maintenance costs can be reduced.

また、別の発明のエレベータ制御装置のフラッシュROMインターフェース回路は、バスラインを介して入力された命令のコードをフラッシュROMにおける同一命令のコードに変換するコード変換手段を有する。   Further, a flash ROM interface circuit of an elevator control device according to another invention includes code conversion means for converting a code of an instruction input via a bus line into a code of the same instruction in the flash ROM.

したがって、交換したフラッシュROMの書込読出制御部で使用されている命令のコードが変更になったとしても、CPU側の命令のコードを変換する必要はない。   Accordingly, even if the instruction code used in the writing / reading control unit of the replaced flash ROM is changed, it is not necessary to convert the instruction code on the CPU side.

また、別の発明のエレベータ制御装置のCPUは自己の処理動作を一時停止するウェイト機能を備えている。そして、フラッシュROMインターフェース回路は、フラッシュROMに対するブロックを指定したアクセス期間中においてCPUへウェイト機能の実行指示を送出するウェイト機能指示手段を有する。   Further, the CPU of the elevator control device of another invention has a wait function for temporarily stopping its own processing operation. The flash ROM interface circuit has wait function instruction means for sending a wait function execution instruction to the CPU during an access period in which a block for the flash ROM is designated.

さらに、別の発明のエレベータ制御装置のCPUは自己の処理動作相互間の時間間隔を監視するウォッチドッグタイマを備えている。そして、フラッシュROMインターフェース回路は、前記フラッシュROMに対するブロックを指定したアクセス期間中において前記CPUへ前記ウォッチドッグタイマの計時動作の停止を指示するウォッチドッグタイマ停止指示手段を有する。   Furthermore, the CPU of the elevator control apparatus of another invention is provided with a watch dog timer for monitoring a time interval between its own processing operations. The flash ROM interface circuit includes a watchdog timer stop instruction means for instructing the CPU to stop the timing operation of the watchdog timer during an access period in which a block for the flash ROM is designated.

本発明においては、制御動作プログラム及びを記憶するフラッシュROMのブロックサイズ等の仕様変更が生じたとしても、CPUのプログラムを含む、このフラッシュROMの周辺部材のハード的、ソフト的変更を実施することなく、長期に亘って各構成部材の互換性を維持できる。   In the present invention, even if the specification change such as the block size of the flash ROM for storing the control operation program and the like occurs, the hardware and software of the peripheral members of the flash ROM including the CPU program are changed. In addition, the compatibility of each component can be maintained over a long period of time.

以下、本発明の一実施形態を図面を用いて説明する。   Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

図1は本発明の一実施形態に係わるエレベータ制御装置の概略構成を示す模式図である。図7に示す従来のエレベータ制御装置と同一部分には同一符号を付して、重複する部分の詳細説明を省略する。   FIG. 1 is a schematic diagram showing a schematic configuration of an elevator control apparatus according to an embodiment of the present invention. The same parts as those of the conventional elevator control apparatus shown in FIG. 7 are denoted by the same reference numerals, and detailed description of the overlapping parts is omitted.

アドレスバス1、データバス2、複数の制御バス3a,3bからなるバスライン4に対して、CPU(中央演算装置)5、バス制御部6、SRAM7、フラッシュROMインターフェース回路13、EEPROM9、入出力回路10、シリアル入出力回路11等が接続されている。フラッシュROMインターフェース回路13にはフラッシュROM8aが接続されている。   A CPU (Central Processing Unit) 5, a bus control unit 6, an SRAM 7, a flash ROM interface circuit 13, an EEPROM 9, an input / output circuit with respect to a bus line 4 including an address bus 1, a data bus 2, and a plurality of control buses 3a and 3b. 10, a serial input / output circuit 11 and the like are connected. The flash ROM interface circuit 13 is connected to a flash ROM 8a.

このフラッシュROM8a内には、図2に示すように、複数のブロック12aが形成されており、前述した従来の図7、図8に示す従来のフラッシュROM8と同様に、データ(又は命令)を1バイト毎に読出、書込、消去が可能であることの他に、ブロック12a単位で、データ(又は命令)を読出、書込、消去が可能である。但し、各ブロック12aのブロックサイズ(アドレス幅)BBは、図8に示す従来のフラッシュROM8におけるブロック12のブロックサイズ(アドレス幅)BAとは異なる。この実施形態においては、ブロック12aのブロックサイズ(アドレス幅)BBは従来のフラッシュROM8におけるブロック12のブロックサイズ(アドレス幅)BAの1/2に設定されている。また、このフラッシュROM8a内には、従来のフラッシュROM8と同様に、各エレベータの動作を制御する制御動作プログラム及び各種設定データが書込まれている。 As shown in FIG. 2, a plurality of blocks 12a are formed in the flash ROM 8a. As in the conventional flash ROM 8 shown in FIGS. In addition to being able to read, write, and erase for each byte, data (or instructions) can be read, written, and erased in units of block 12a. However, the block size (address width) B B of each block 12a is different from the block size (address width) B A of the block 12 in the conventional flash ROM 8 shown in FIG. In this embodiment, the block size (address width) B B of the block 12 a is set to ½ of the block size (address width) B A of the block 12 in the conventional flash ROM 8. In the flash ROM 8a, a control operation program for controlling the operation of each elevator and various setting data are written as in the conventional flash ROM 8.

そして、CPU(中央演算装置)5、バス制御部6、SRAM7、EEPROM9、入出力回路10、シリアル入出力回路11等の仕様等は図7に示す従来のエレベータ制御装置のCPU(中央演算装置)5、バス制御部6、SRAM7、EEPROM9、入出力回路10、シリアル入出力回路11と同一である。   The specifications of the CPU (central processing unit) 5, bus control unit 6, SRAM 7, EEPROM 9, input / output circuit 10, serial input / output circuit 11 and the like are the CPU (central processing unit) of the conventional elevator control device shown in FIG. 5 is the same as the bus control unit 6, SRAM 7, EEPROM 9, input / output circuit 10, and serial input / output circuit 11.

したがって、CPU5に設定されている、フラッシュROMに対するアクセス用のプログラムは、例えばブロックを指定してフラッシュROMをアクセスする場合には、ブロックサイズが先にこのエレベータ制御装置のバスライン4に接続されていたフラッシュROM8のブロック12のブロックサイズBAであるとしてアクセス処理を実行する。なお、実施形態においては、CPU5のプログラムに設定されているブロックサイズBAを基本ブロックサイズとしている。 Therefore, the program for accessing the flash ROM set in the CPU 5 is such that, for example, when a block is designated and the flash ROM is accessed, the block size is first connected to the bus line 4 of the elevator control device. The access process is executed assuming that the block size B A of the block 12 of the flash ROM 8 is the same. In the embodiment, the block size B A set in the program of the CPU 5 is the basic block size.

したがって、このままでは、CPU5がバス制御部6を介して、ブロックサイズが新規のブロックサイズBBに仕様変更になったフラッシュROM8aに、ブロックを指定したアクセスを実施できない。そこで、フラッシュROMインターフェース回路13は、バスライン4を介して入力された基本ブロックサイズBAのブロックを指定したフラッシュROMに対するアクセス要求を、現在このエレベータ制御装置に組込まれている新規のブロックサイズBBのブロック12aが形成されたフラッシュROM8aに対するアクセス要求に変換して、フラッシュROM8aに送出している。 Therefore, in this state, CPU 5 via the bus control unit 6, the flash ROM8a block size is a specification change to the new block size B B, can not enforce access to the specified block. Therefore, the flash ROM interface circuit 13 sends an access request to the flash ROM designating a block of the basic block size B A input via the bus line 4 to a new block size B currently incorporated in the elevator controller. It is converted into an access request for the flash ROM 8a in which the B block 12a is formed, and is sent to the flash ROM 8a.

図3は、図1のエレベータ制御装置におけるCPU5、バス制御部6、フラッシュROMインターフェース回路13、フラッシュROM8aとの間で授受される信号、データ、命令の流を示す図である。   FIG. 3 is a diagram showing a flow of signals, data, and instructions exchanged with the CPU 5, the bus control unit 6, the flash ROM interface circuit 13, and the flash ROM 8a in the elevator control device of FIG.

CPU5内には、フラッシュROM8a、EEPROM9をアクセスするためのプログラム14が書込まれている。さらに、このCPU5には自己の処理動作相互間の時間間隔を監視するウォッチドッグタイマ15が接続されている。また、このCPU5内には、外部からのレディ(READY)信号の遮断に基づいて、自己の処理動作を一時停止(待ち状態)にするウェイト制御部16が設けられている。   A program 14 for accessing the flash ROM 8 a and the EEPROM 9 is written in the CPU 5. Further, a watchdog timer 15 is connected to the CPU 5 for monitoring the time interval between its own processing operations. The CPU 5 is provided with a wait control unit 16 that temporarily stops (waits) its own processing operation based on the interruption of a ready signal from the outside.

フラッシュROMインターフェース回路13内には、命令判定部17、ブロック対応メモリ18、コード変換部19、ウェイト制御指示部20、ウォッチドッグタイマ制御部21、読出部22、書込部23、ブロック書込部24、ブロック消去部25、ステータス検出部26等が設けられている。   In the flash ROM interface circuit 13, an instruction determination unit 17, a block correspondence memory 18, a code conversion unit 19, a wait control instruction unit 20, a watchdog timer control unit 21, a reading unit 22, a writing unit 23, a block writing unit 24, a block erase unit 25, a status detection unit 26, and the like.

フラッシュROM8a内には前述したブロックサイズBBのブロック12aが形成されている。なお、このフラッシュROM8aに対してブロック12a単位で書込、消去のアクセスが可能であるが、個々のアドレスを指定したバイト単位の読出、書込、消去のアクセスも可能である。さらに、フラッシュROM8a内には、前述した書込読出制御部28が設けられている。 Block 12a of the block size B B described above is formed in the flash ROM8a. The flash ROM 8a can be accessed for writing and erasing in units of the block 12a, but can also be accessed for reading, writing and erasing in units of bytes specifying individual addresses. Further, the above-described write / read control unit 28 is provided in the flash ROM 8a.

この書込読出制御部28は、各ブロック12aが形成された実際のメモリアレイ27に対する書込、読出しを実行するとともに、書込結果(書込完了ステータス)、消去結果(消去完了ステータス)をデータ端子34からデータバス(ROM DA)を介してフラッシュROMインターフェース回路13へ送信する。   The write / read control unit 28 performs writing and reading with respect to the actual memory array 27 in which each block 12a is formed, and also writes the writing result (writing completion status) and the erasing result (erasing completion status) as data. The data is transmitted from the terminal 34 to the flash ROM interface circuit 13 via the data bus (ROM DA).

フラッシュROMインターフェース回路13におけるブロック対応メモリ18内には、前述したCPU5のプログラム14に設定された基準ブロックサイズBAと、現在接続されているフラッシュROM8aのブロックサイズBBとの関係が記憶されている。 The block correspondence memory 18 in the flash ROM interface circuit 13 stores the relationship between the reference block size B A set in the program 14 of the CPU 5 and the block size B B of the flash ROM 8a currently connected. Yes.

命令判定部17は、CPU5から制御バス(R/D)、バス制御部6を介して入力された書込信号(FRD)、自己を指定したCS(チップセレクト)信号、アドレスバス1のアドレスAD、データバス2のデータDAに基づいて、入力されたアクセス(命令)の種別を判定する。具体的には、アドレスADを指定したバイト単位の読出命令、アドレスAD及び書込データを指定したバイト単位の書込命令、ブロックの先頭アドレス及び複数の書込データを指定したブロック単位の書込命令、ブロックの先頭アドレス及び複数の消去データ(nullデータ)を指定したブロック単位の消去命令に判定する。   The instruction determination unit 17 includes a control bus (R / D) from the CPU 5, a write signal (FRD) input via the bus control unit 6, a CS (chip select) signal designating itself, and an address AD of the address bus 1. Based on the data DA of the data bus 2, the type of the input access (command) is determined. Specifically, a read instruction in units of bytes specifying the address AD, a write instruction in units of bytes specifying the address AD and write data, a write in units of blocks specifying the top address of the block and a plurality of write data It is determined that the instruction, block start address, and a plurality of erase data (null data) are designated as a block unit erase instruction.

コード変換部19は、現在接続されているフラッシュROM8aの書込読出制御部28で採用されている各命令のコードと、CPU5、バス制御部6で採用されている、すなわち、先のフラッシュROM8の書込読出制御部の各命令のコードとが不一致の場合において、バス制御部6から入力された命令のコードを、現在接続されているフラッシュROM8aで採用されている命令のコードに変換して、フラッシュROM8aへ送出する。   The code conversion unit 19 uses the code of each instruction adopted by the write / read control unit 28 of the flash ROM 8a currently connected, and the CPU 5 and the bus control unit 6, that is, the previous flash ROM 8 When the code of each instruction in the read / write control unit does not match, the instruction code input from the bus control unit 6 is converted into the code of the instruction adopted in the currently connected flash ROM 8a, Send to flash ROM 8a.

例えば、コード[00]の読出命令はコード[55]の読出命令に変換され、コード[01]の書込命令はコード[66]の書込命令に変換され、かつ、コード[10]の消去命令はコード[77]の消去命令に変換される。   For example, a code [00] read instruction is converted into a code [55] read instruction, a code [01] write instruction is converted into a code [66] write instruction, and the code [10] is erased. The instruction is converted into an erase instruction with code [77].

ウェイト制御指示部20は、フラッシュROMインターフェース回路13がフラッシュROM8aに対してブロックを指定した書込命令、ブロックを指定した消去命令の実行期間中においては、CPU5に対してレディ(RADY)信号を遮断して、CPU5内のウェイト制御部16を動作させて、CPU5が次のステップへ進むことを抑制する。   The wait control instruction unit 20 cuts off the ready (RADY) signal to the CPU 5 during the execution period of the write instruction in which the flash ROM interface circuit 13 designates the block to the flash ROM 8a and the erase instruction in which the block is designated. Then, the wait control unit 16 in the CPU 5 is operated to suppress the CPU 5 from proceeding to the next step.

ウォッチドッグタイマ制御部21は、前述したウェイト制御指示部20と同様に、フラッシュROM8aに対してブロックを指定した書込命令、ブロックを指定した消去命令の実行期間中において、CPU5に対してウォッチドッグタイマ15の計時動作の停止を指示する。このように、フラッシュROM8aに対する長時間に亘る処理期間においては、CPU5は処理を実施していないので、ウォッチドッグタイマ15の計時値が許容値を超えて異常判定することを未然に防止する。   Similar to the wait control instruction unit 20 described above, the watchdog timer control unit 21 performs a watchdog operation on the CPU 5 during the execution period of the write command designating the block and the erase command designating the block with respect to the flash ROM 8a. The timer 15 is instructed to stop the timing operation. As described above, since the CPU 5 is not performing processing during the long processing period for the flash ROM 8a, it is possible to prevent the time value of the watch dog timer 15 from exceeding an allowable value and making an abnormality determination.

図4、図5、図6は、フラッシュROMインターフェース回路13における、読出部22、書込部23、ブロック書込部24、ブロック消去部25を含む全体動作を示す流れ図である。   4, 5, and 6 are flowcharts showing the overall operation including the reading unit 22, the writing unit 23, the block writing unit 24, and the block erasing unit 25 in the flash ROM interface circuit 13.

CPU5がフラッシュROM8aにアクセスするとき、アクセス対象のデータ又は書込位置を示すアドレスADをアドレスバス1へ出力して、読出信号(RD)又は書込信号(WE)を制御バス3aへ出力する。すると、バス制御部6はアドレスバス1へ出力されたアドレスADからアクセス対象のフラッシュROM8aを特定し、このフラッシュROM8aのフラッシュROMインターフェース回路13に制御バス3bを介してFCS(チップセレクト)信号を出力するとともに、CPU5からの読出信号(FRD)又は書込信号(FWE)を制御バス3aを介してフラッシュROMインターフェース回路13へ中継する。   When the CPU 5 accesses the flash ROM 8a, the address AD indicating the data to be accessed or the write position is output to the address bus 1, and the read signal (RD) or the write signal (WE) is output to the control bus 3a. Then, the bus control unit 6 specifies the flash ROM 8a to be accessed from the address AD output to the address bus 1, and outputs an FCS (chip select) signal to the flash ROM interface circuit 13 of the flash ROM 8a via the control bus 3b. At the same time, the read signal (FRD) or the write signal (FWE) from the CPU 5 is relayed to the flash ROM interface circuit 13 via the control bus 3a.

この制御バス3bにおけるFCS(チップセレクト)信号で指定されたフラッシュROMインターフェース回路13は、制御バス3aの読出信号(FRD)又は書込信号(FWE)を受信すると(ステップS1)、命令判定部17が起動して、今回、CPU5から入力されたアクセス命令の種別を判定する。具体的には、バイト単位の読出命令、バイト単位の書込命令、ブロック単位の書込命令、ブロック単位の消去命令かを判定する(S2)。   When the flash ROM interface circuit 13 specified by the FCS (chip select) signal in the control bus 3b receives the read signal (FRD) or the write signal (FWE) from the control bus 3a (step S1), the instruction determination unit 17 Is activated to determine the type of the access command input from the CPU 5 this time. Specifically, it is determined whether the read command is a byte unit, a write command is a byte unit, a write command is a block unit, or an erase command is a block unit (S2).

そして、アクセス命令がバイト単位の読出命令の場合(S3)、読出部23が、アドレスバス1から入力されたアドレスADを読出アドレスとしてフラッシュROM8aのアドレス端子31に印加し、読出(リードイネーブル)信号(ROMRD)をRD端子32に印加し、CS信号(ROMCS)をCS端子33に印加する(S4)。   When the access command is a read command in byte units (S3), the read unit 23 applies the address AD input from the address bus 1 to the address terminal 31 of the flash ROM 8a as a read address, and reads (read enable) signal. (ROMRD) is applied to the RD terminal 32, and a CS signal (ROMCS) is applied to the CS terminal 33 (S4).

すると、フラッシュROM8aの書込読出制御部28が動作して、フラッシュROM8a内の該当アドレスのデータを読み出して、データ端子34からフラッシュROMインターフェース回路13へ送信する。読出部23は、フラッシュROM8aから入力されたデータDAをデータバス2を介してCPU5へ送信する(S5)。   Then, the writing / reading control unit 28 of the flash ROM 8a operates to read the data at the corresponding address in the flash ROM 8a and transmit it from the data terminal 34 to the flash ROM interface circuit 13. The reading unit 23 transmits the data DA input from the flash ROM 8a to the CPU 5 via the data bus 2 (S5).

入力されたアクセス命令がバイト単位の書込命令の場合(S6)、書込部23が、アドレスバス1から入力されたアドレスADを書込アドレスとしてフラッシュROM8aのアドレス端子31に印加し、データバス2から入力されたデータDAを書込データとして、フラッシュROM8aのデータ端子34に印加し、書込(ライトイネーブル)信号(ROMWE)をW端子35に印加し、CS信号(ROMCS)をCS端子33に印加する(S7)。   When the input access command is a write command in units of bytes (S6), the writing unit 23 applies the address AD input from the address bus 1 as a write address to the address terminal 31 of the flash ROM 8a, and the data bus 2 is applied as data to the data terminal 34 of the flash ROM 8a, a write (write enable) signal (ROMWE) is applied to the W terminal 35, and a CS signal (ROMCS) is applied to the CS terminal 33. (S7).

すると、フラッシュROM8aの書込読出制御部28が動作して、フラッシュROM8a内の該当アドレスにデータDAを書込み、データ端子34からフラッシュROMインターフェース回路13へ書込完了ステータスを送信する。具体的には、正常書込完了を示す「1」の1アドレス分の1ビットの「ステータスレジスタ」を送信する。   Then, the write / read control unit 28 of the flash ROM 8a operates to write the data DA to the corresponding address in the flash ROM 8a, and transmit the write completion status from the data terminal 34 to the flash ROM interface circuit 13. Specifically, 1-bit “status register” for 1 address of “1” indicating completion of normal writing is transmitted.

フラッシュROMインターフェース回路13のステータス検出部26は、書込完了ステータスを受信すると、データバス2を介して書込完了をCPU5へ送信する(S8)。   When receiving the write completion status, the status detection unit 26 of the flash ROM interface circuit 13 transmits the write completion to the CPU 5 via the data bus 2 (S8).

入力されたアクセス命令がブロックを指定したブロック単位の書込命令の場合(S9)、図5のS10にて、ブロック書込部24が、アドレスバス1にて指定された基本ブロックサイズBAを有したブロックのアドレス、書込(WE)信号をフラッシュROM8aのアドレス端子31、WE(書込)端子35へ送出した後に、このブロックに含まれる複数のデータをフラッシュROM8aのデータ端子34へ連続して送信する(S10)。 When the input access instruction is a block-unit write instruction designating a block (S9), the block writing unit 24 sets the basic block size B A designated by the address bus 1 in S10 of FIG. After the block address and write (WE) signal are sent to the address terminal 31 and WE (write) terminal 35 of the flash ROM 8a, a plurality of data contained in this block are continuously sent to the data terminal 34 of the flash ROM 8a. (S10).

すると、フラッシュROM8aの書込読出制御部28は、順次入力される各データDAを指定されたアドレスから各アドレスADに順番に書込んで行き、各アドレスにデータDAが正常に書込まれた場合「1」、異常の場合「0」の書込結果をデータ端子34からフラッシュROMインターフェース回路13へステータスレジスタとして順次出力していく。   Then, the write / read control unit 28 of the flash ROM 8a sequentially writes each input data DA from the designated address to each address AD, and the data DA is normally written to each address. A write result of “1” and “0” in the case of abnormality is sequentially output from the data terminal 34 to the flash ROM interface circuit 13 as a status register.

同時に、フラッシュROMインターフェース回路13のブロック書込部24はCPU5へブロック書込未完了を送信する(S11)。さらに、ウォッチドッグタイマ制御部21がCPU5に対してウォッチドッグタイマ15の計時動作の停止を指示する。さらに、ウェイト制御指示部20がCPU5に対してレディ(RADY)信号を遮断して、CPU5内のウェイト制御部16を動作させて、CPU5が次のステップへ進むことを抑制する(S12)。   At the same time, the block writing unit 24 of the flash ROM interface circuit 13 transmits incomplete block writing to the CPU 5 (S11). Further, the watchdog timer control unit 21 instructs the CPU 5 to stop the time counting operation of the watchdog timer 15. Further, the weight control instruction unit 20 blocks the ready (RADY) signal to the CPU 5 and operates the weight control unit 16 in the CPU 5 to suppress the CPU 5 from proceeding to the next step (S12).

ステータス検出部26が、フラッシュROM8aの書込読出制御部28から順次出力される各アドレス毎のステータスレジスタを読取り(S13)、現在接続されているフラッシュROM8aに設定されたブロックサイズBB(アドレス幅)に相当する数の「1」のステータスレジスタが得られると(S14)、アドレスバス1にて指定された基本ブロックサイズBAに含まれる一つのブロック12aに対する各データの書込が終了したので、S15にて、フラッシュROM8aへ送出した基本ブロックサイズBAに含まれる全データのうち未書込のデータが存在すれば、S12へ戻る。 The status detection unit 26 reads the status register for each address sequentially output from the write / read control unit 28 of the flash ROM 8a (S13), and the block size B B (address width) set in the currently connected flash ROM 8a. When the number of status registers corresponding to “1” is obtained (S14), writing of each data to one block 12a included in the basic block size B A specified by the address bus 1 is completed. In S15, if there is unwritten data among all data included in the basic block size B A sent to the flash ROM 8a, the process returns to S12.

S15にてフラッシュROM8aへ送出した全データに対する書込が終了すると、CPU5へ出力していたウォッチドッグタイマ制御部21の計時動作の停止を解除する(S16)。さらに、CPU5へブロック書込完了を通知する(S17)。最後に、ウェイト制御指示部20がCPU5に対してレディ(RADY)信号を送出して、CPU5のウェイト制御部15のウェイト状態を解除する(S18)。   When the writing to all the data sent to the flash ROM 8a in S15 is completed, the stop of the timing operation of the watchdog timer control unit 21 output to the CPU 5 is released (S16). Further, the CPU 5 is notified of the completion of block writing (S17). Finally, the wait control instruction unit 20 sends a ready (RADY) signal to the CPU 5 to release the wait state of the wait control unit 15 of the CPU 5 (S18).

図4のS19にて、入力されたアクセス命令がブロックを指定したブロック単位の消去命令の場合、図6のS20にて、ブロック消去部25が、CPU5へブロック消去未完了を送信する(S20)。さらに、ウォッチドッグタイマ制御部21がCPU5に対してウォッチドッグタイマ15の計時動作の停止を指示する。さらに、ウェイト制御指示部20がCPU5に対してレディ(RADY)信号を遮断して、CPU5内のウェイト制御部16を動作させて、CPU5が次のステップへ進むことを抑制する(S21)。   In S19 of FIG. 4, when the input access command is a block unit erase command designating a block, the block erase unit 25 transmits incomplete block erase to the CPU 5 in S20 of FIG. 6 (S20). . Further, the watchdog timer control unit 21 instructs the CPU 5 to stop the time counting operation of the watchdog timer 15. Further, the weight control instruction unit 20 blocks the ready (RADY) signal to the CPU 5 and operates the weight control unit 16 in the CPU 5 to suppress the CPU 5 from proceeding to the next step (S21).

アドレスバス1にて指定された基本ブロックサイズBAを有したブロックのアドレス、書込(WE)信号をフラッシュROM8aのアドレス端子31、WE(書込)端子35へ送出した後に、このブロックに含まれる複数の消去データ(0又はnullデータ)をフラッシュROM8aのデータ端子34へ連続して送信する(S22)。 The address of the block having the basic block size B A designated by the address bus 1 and the write (WE) signal are sent to the address terminal 31 and the WE (write) terminal 35 of the flash ROM 8a and then included in this block. A plurality of erased data (0 or null data) to be transmitted are continuously transmitted to the data terminal 34 of the flash ROM 8a (S22).

すると、フラッシュROM8aの書込読出制御部28は、順次入力される消去データを指定されたアドレスから各アドレスADに順番に書込んで行き、各アドレスに消去データが正常に書込まれた場合「1」、異常の場合「0」の消去結果をデータ端子34からフラッシュROMインターフェース回路13へステータスレジスタとして順次出力していく。   Then, the writing / reading control unit 28 of the flash ROM 8a sequentially writes the erasure data inputted sequentially from the designated address to each address AD, and when the erasure data is normally written to each address, “ In the case of abnormality, the erase result of “0” is sequentially output from the data terminal 34 to the flash ROM interface circuit 13 as a status register.

フラッシュROMインターフェース回路13のステータス検出部26が、フラッシュROM8aの書込読出制御部28から順次出力される各アドレス毎のステータスレジスタを読取り(S23)、現在接続されているフラッシュROM8aに設定されたブロックサイズBB(アドレス幅)に相当する数の「1」のステータスレジスタが得られると(S24)、アドレスバス1にて指定された基本ブロックサイズBAに含まれる一つのブロック12aに対する各データの消去が終了したので、S25にて、フラッシュROM8aへ送出した基本ブロックサイズBAに含まれる全データのうち未消去のデータが存在すれば、S21へ戻る。 The status detector 26 of the flash ROM interface circuit 13 reads the status register for each address sequentially output from the write / read controller 28 of the flash ROM 8a (S23), and the block set in the currently connected flash ROM 8a. When the number of "1" status registers corresponding to the size B B (address width) is obtained (S24), each data for one block 12a included in the basic block size B A designated by the address bus 1 is obtained. since erasing is completed, at S25, if there data unerased out of all data included in the basic block size B a that sent to the flash ROM8a, it returns to S21.

S25にてフラッシュROM8aへ送出した全データに対する消去が終了すると、CPU5へ出力していたウォッチドッグタイマ制御部21の計時動作の停止を解除する(S26)。さらに、CPU5へブロック消去完了を通知する(S27)。最後に、ウェイト制御指示部20がCPU5に対してレディ(RADY)信号を送出して、CPU5のウェイト制御部15のウェイト状態を解除する(S28)。   When the erasure of all data sent to the flash ROM 8a in S25 is completed, the stop of the timing operation of the watchdog timer control unit 21 output to the CPU 5 is released (S26). Further, the CPU 5 is notified of the completion of block erase (S27). Finally, the wait control instruction unit 20 sends a ready (RADY) signal to the CPU 5 to release the wait state of the wait control unit 15 of the CPU 5 (S28).

このように構成されたエレベータ制御装置においては、例えば、長期に亘る使用期間の間に、部品寿命に起因する仕様変更にて、フラッシュROM8のブロックサイズBが変更になったとしても、フラッシュROM8に記憶されCPU5で読出されて実行されるエレベータシステム毎に、CPU5のプログラムを変更することなく、このエレベータ制御装置を継続使用することが可能である。   In the elevator control device configured as described above, even if the block size B of the flash ROM 8 is changed due to a specification change due to the component life during a long period of use, for example, The elevator control device can be continuously used without changing the program of the CPU 5 for each elevator system that is stored and read and executed by the CPU 5.

また、フラッシュROMの命令のコードが変わっても前述したCPU5のプログラムを変更することなくこのエレベータ制御装置を継続使用することが可能である。さらに、フラッシュROMのブロックサイズや命令コードが変わっても、CPU5で実行されるプログラムの構成上、フラッシュROMへのアクセスが時間管理の制御であるため、未完了通知をCPU5に送る方式で対応できない場合であっても、このCPU5のプログラムを変更することなくエレベータ制御装置の継続使用が可能である。   Even if the instruction code of the flash ROM changes, it is possible to continue using the elevator control device without changing the program of the CPU 5 described above. Furthermore, even if the block size or instruction code of the flash ROM changes, the method of sending an incomplete notification to the CPU 5 cannot be handled because the access to the flash ROM is controlled by time management due to the configuration of the program executed by the CPU 5. Even in this case, the elevator controller can be continuously used without changing the program of the CPU 5.

さらに、フラッシュROMへのアクセスが時間管理の制御であった場合でも、ウォッチドッグタイマ15のクリアを行う機能を有する。したがって、フラッシュROMへのアクセスが異常状態になった場合にもエレベータ制御装置の自動復帰を行うことができる。   Furthermore, even when the access to the flash ROM is a time management control, the watchdog timer 15 is cleared. Therefore, the elevator controller can be automatically restored even when access to the flash ROM becomes abnormal.

本発明の一実施形態に係わるエレベータ制御装置の概略構成を示す模式図The schematic diagram which shows schematic structure of the elevator control apparatus concerning one Embodiment of this invention. 同実施形態のエレベータ制御装置に組込まれたフラッシュROMの構成を示す図The figure which shows the structure of the flash ROM incorporated in the elevator control apparatus of the embodiment 同実施形態のエレベータ制御装置に組込まれたフラッシュROMインターフェース回路の構成を示すブロック図The block diagram which shows the structure of the flash ROM interface circuit integrated in the elevator control apparatus of the embodiment 同実施形態のエレベータ制御装置に組込まれたフラッシュROMインターフェース回路の動作を示す流れ図Flowchart showing the operation of the flash ROM interface circuit incorporated in the elevator control device of the same embodiment 同じく同実施形態のエレベータ制御装置に組込まれたフラッシュROMインターフェース回路の動作を示す流れ図Flowchart showing the operation of the flash ROM interface circuit incorporated in the elevator control device of the same embodiment 同じく同実施形態のエレベータ制御装置に組込まれたフラッシュROMインターフェース回路の動作を示す流れ図Flowchart showing the operation of the flash ROM interface circuit incorporated in the elevator control device of the same embodiment 従来のエレベータ制御装置の概略構成を示す模式図Schematic diagram showing the schematic configuration of a conventional elevator control device 同エレベータ制御装置に組み込まれたフラッシュROMの構成を示す図The figure which shows the structure of the flash ROM incorporated in the elevator control apparatus

符号の説明Explanation of symbols

1…アドレスバス、2…データバス、3a,3b…制御バス、4…バスライン、5…CPU、6…バス制御部、8,8a…フラッシュROM、9…EEPROM、10…入出力回路、11…シリアル入出力回路、12,12a…ブロック、13…フラッシュROMインターフェース回路、14…プログラム、15…ウォッチドッグタイマ、16…ウェイト制御部、17…命令判定部、18…ブロック対応メモリ、19…コード変換部、20…ウェイト制御指示部、21…ウォッチドッグタイマ制御部、22…読出部、23…書込部、24…ブロック書込部、25…ブロック消去部、26…ステータス検出部、28…書込読出制御部、31…アドレス端子、32…RD端、33…CS端子、34…データ端子、35…WE端子   DESCRIPTION OF SYMBOLS 1 ... Address bus, 2 ... Data bus, 3a, 3b ... Control bus, 4 ... Bus line, 5 ... CPU, 6 ... Bus control part, 8, 8a ... Flash ROM, 9 ... EEPROM, 10 ... I / O circuit, 11 ... Serial input / output circuit, 12, 12a ... Block, 13 ... Flash ROM interface circuit, 14 ... Program, 15 ... Watchdog timer, 16 ... Wait control unit, 17 ... Instruction determination unit, 18 ... Memory for block, 19 ... Code Conversion unit, 20 ... wait control instruction unit, 21 ... watchdog timer control unit, 22 ... reading unit, 23 ... writing unit, 24 ... block writing unit, 25 ... block erasing unit, 26 ... status detection unit, 28 ... Write / read control unit, 31 ... address terminal, 32 ... RD end, 33 ... CS terminal, 34 ... data terminal, 35 ... WE terminal

Claims (4)

予め定められた制御動作プログラム及び各種設定データに基づいてエレベータの動作を制御するエレベータ制御装置において、
バスラインに対して、少なくともCPU、バス制御部、及びフラッシュROMインターフェース回路を介して前記制御動作プログラム及び各種設定データが書込まれているブロック単位でアクセス可能なフラッシュROMを接続し、
前記フラッシュROMインターフェース回路は、前記CPUから前記フラッシュROMに対してCPUに設定された基本ブロックサイズのブロックアクセス要求が入力されると、前記フラッシュROMのブロックサイズでアクセスを実施し、当該フラッシュROMから得られるアクセス応答を前記基本ブロックサイズのアクセス応答に変換してCPUに送出することを特徴とするエレベータ制御装置。
In an elevator control device that controls the operation of an elevator based on a predetermined control operation program and various setting data,
A flash ROM that can be accessed in block units in which the control operation program and various setting data are written is connected to the bus line via at least a CPU, a bus control unit, and a flash ROM interface circuit.
The flash ROM interface circuit, when a block access request of the basic block size set in the CPU is input from the CPU to the flash ROM, performs access with the block size of the flash ROM, and from the flash ROM An elevator control device, wherein an access response obtained is converted into an access response of the basic block size and sent to a CPU.
前記フラッシュROMインターフェース回路は、前記バスラインを介して入力された命令のコードを前記フラッシュROMにおける同一命令のコードに変換するコード変換手段を有することを特徴とする請求項1記載のエレベータ制御装置。   2. The elevator control apparatus according to claim 1, wherein the flash ROM interface circuit includes code conversion means for converting a code of an instruction input via the bus line into a code of the same instruction in the flash ROM. 前記CPUは自己の処理動作を一時停止するウェイト機能を備え、
前記フラッシュROMインターフェース回路は、前記フラッシュROMに対するブロックを指定したアクセス期間中において前記CPUへウェイト機能の実行指示を送出するウェイト機能指示手段を有する
ことを特徴とする請求項1又は2記載のエレベータ制御装置。
The CPU has a wait function for temporarily stopping its own processing operation,
3. The elevator control according to claim 1, wherein the flash ROM interface circuit includes wait function instruction means for sending a wait function execution instruction to the CPU during an access period designating a block for the flash ROM. apparatus.
前記CPUは自己の処理動作相互間の時間間隔を監視するウォッチドッグタイマを備え、
前記フラッシュROMインターフェース回路は、前記フラッシュROMに対するブロックを指定したアクセス期間中において前記CPUへ前記ウォッチドッグタイマの計時動作の停止を指示するウォッチドッグタイマ停止指示手段を有する
ことを特徴とする請求項1又は2記載のエレベータ制御装置。
The CPU includes a watchdog timer that monitors a time interval between its processing operations,
2. The flash ROM interface circuit includes watchdog timer stop instructing means for instructing the CPU to stop the timing operation of the watchdog timer during an access period in which a block for the flash ROM is designated. Or the elevator control apparatus of 2.
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