JP2008021842A - Semiconductor module, and manufacturing method of semiconductor module - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor module which can be miniaturized even if it has passive components. <P>SOLUTION: The semiconductor module is provided with a first interposer, a semiconductor chip having an active surface disposed so as to opposite to the first interposer and a rear surface, a second interposer disposed so as to be opposite to the rear surface of the semiconductor chip, and the passive components connected to the second interposer. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体モジュール及び半導体モジュールの製造方法に関する。   The present invention relates to a semiconductor module and a method for manufacturing a semiconductor module.

電子機器の小型化及び高性能化等を目的として、複数の半導体チップ及び受動部品等をインターポーザ上に搭載することによってモジュールを形成する、ＭＣＭ（Multi Chip Module）、ＳｉＰ（System in a Package）等と呼ばれる半導体モジュールが案出されている。下記特許文献には、半導体モジュールに関する技術の一例が開示されている。
特開平５−２０６３７９号公報 特開平１１−２２００８９号公報 特開２００２−３５９３４１号公報 For the purpose of miniaturization and high performance of electronic equipment, modules are formed by mounting multiple semiconductor chips and passive components on the interposer, MCM (Multi Chip Module), SiP (System in a Package), etc. The semiconductor module called is devised. The following patent document discloses an example of a technique related to a semiconductor module.
Japanese Patent Laid-Open No. 5-206379 Japanese Patent Laid-Open No. 11-220089 JP 2002-359341 A

受動部品を有する半導体モジュールにおいて、インターポーザ上に半導体チップと受動部品とを並べて配置する場合、受動部品を配置するための領域を確保しなければならず、半導体モジュールの小型化、特に、インターポーザの表面と平行な面内における半導体モジュールの小型化が困難となる。   In a semiconductor module having passive components, when a semiconductor chip and passive components are arranged side by side on an interposer, an area for arranging the passive components must be secured, and the semiconductor module is reduced in size, particularly the surface of the interposer. It becomes difficult to reduce the size of the semiconductor module in a plane parallel to the surface.

また、インターポーザ上に半導体チップと受動部品とを並べて配置するために、製造工程がインターポーザと半導体チップ及び受動部品のそれぞれとを接続する工程を有する場合、その工程が複雑又は煩雑になる可能性がある。   Further, in order to arrange the semiconductor chip and the passive component side by side on the interposer, when the manufacturing process includes a step of connecting the interposer, the semiconductor chip, and the passive component, the process may be complicated or complicated. is there.

本発明はこのような事情に鑑みてなされたものであって、受動部品を有する場合であっても小型化が可能な半導体モジュールを提供することを目的とする。また本発明は、受動部品を有する半導体モジュールを製造する場合であっても、製造工程の複雑化等を抑制できる半導体モジュールの製造方法を提供することを目的とする。   The present invention has been made in view of such circumstances, and an object of the present invention is to provide a semiconductor module that can be miniaturized even when passive components are provided. Another object of the present invention is to provide a method of manufacturing a semiconductor module that can suppress the complexity of the manufacturing process even when a semiconductor module having passive components is manufactured.

上記の課題を解決するため、本発明は以下の構成を採用する。   In order to solve the above problems, the present invention adopts the following configuration.

本発明は、第１のインターポーザと、能動面と裏面とを有し、前記能動面が前記第１のインターポーザと対向するように配置された半導体チップと、前記半導体チップの前記裏面と対向するように配置された第２のインターポーザと、前記第２のインターポーザに接続された受動部品と、を備えたことを特徴とする半導体モジュールを提供する。   The present invention has a first interposer, an active surface and a back surface, and a semiconductor chip arranged so that the active surface faces the first interposer, and the back surface of the semiconductor chip. And a passive component connected to the second interposer. A semiconductor module comprising: a second interposer disposed on the second interposer; and a passive component connected to the second interposer.

本発明によれば、半導体チップの能動面と対向するように第１のインターポーザを配置するとともに、半導体チップの裏面と対向するように受動部品が接続された第２のインターポーザを配置するようにしたので、半導体モジュールの小型化、特に第１、第２のインターポーザの表面と平行な面内における半導体モジュールの小型化を実現することができる。また、本発明によれば、半導体モジュールを製造するときの工程の複雑化等を抑制できる。   According to the present invention, the first interposer is disposed so as to face the active surface of the semiconductor chip, and the second interposer to which passive components are connected is disposed so as to face the back surface of the semiconductor chip. Therefore, it is possible to reduce the size of the semiconductor module, particularly to reduce the size of the semiconductor module in a plane parallel to the surfaces of the first and second interposers. Moreover, according to the present invention, it is possible to suppress complication of processes when manufacturing a semiconductor module.

本発明の半導体モジュールにおいて、前記半導体チップの前記裏面と平行な平面内における前記半導体チップの大きさは、前記第２のインターポーザよりも小さく、前記半導体チップは、前記第２のインターポーザの一方の面の第１の領域に接続され、前記受動部品は、前記第２のインターポーザの前記一方の面のうち前記第１の領域以外の第２の領域に接続されている構成を採用することができる。   In the semiconductor module of the present invention, the size of the semiconductor chip in a plane parallel to the back surface of the semiconductor chip is smaller than that of the second interposer, and the semiconductor chip is on one surface of the second interposer. The passive component may be connected to a second region other than the first region of the one surface of the second interposer.

こうすることにより、第２のインターポーザの一方の面のうち、半導体チップが接続される第１の領域以外の第２の領域を有効に利用することができる。   By doing so, it is possible to effectively use the second region other than the first region to which the semiconductor chip is connected, on one surface of the second interposer.

本発明の半導体モジュールにおいて、前記第２のインターポーザは、前記半導体チップが接続される一方の面と反対側の他方の面を有し、前記受動部品は、前記第２のインターポーザの前記他方の面に接続されている構成を採用することができる。   In the semiconductor module of the present invention, the second interposer has the other surface opposite to the one surface to which the semiconductor chip is connected, and the passive component is the other surface of the second interposer. It is possible to adopt a configuration connected to the.

こうすることにより、半導体モジュールの小型化を実現することができる。   By doing so, the semiconductor module can be miniaturized.

本発明の半導体モジュールにおいて、前記第２のインターポーザに形成され、前記第１のインターポーザに形成された第１の端子と電気的に接続可能な第２の端子と、前記第２のインターポーザに形成され、前記第２の端子と前記受動部品とを電気的に接続する配線とを備えた構成を採用することができる。   In the semiconductor module of the present invention, the second interposer is formed on the second interposer, and is formed on the second interposer. The second terminal is electrically connectable with the first terminal formed on the first interposer. A configuration including a wiring for electrically connecting the second terminal and the passive component can be employed.

こうすることにより、第２のインターポーザに接続された受動部品と第１のインターポーザとを電気的に接続することができる。   By doing so, the passive component connected to the second interposer and the first interposer can be electrically connected.

本発明の半導体モジュールにおいて、前記第２のインターポーザに形成され、前記受動部品と電気的に接続する第３の端子を有し、前記配線は、前記第２の端子と前記第３の端子とを接続する構成を採用することができる。   In the semiconductor module of the present invention, the semiconductor module includes a third terminal formed on the second interposer and electrically connected to the passive component, and the wiring includes the second terminal and the third terminal. A connection configuration can be employed.

こうすることにより、受動部品を第２のインターポーザに形成された第３の端子に電気的に接続することで、受動部品と第１のインターポーザ及び第２のインターポーザの少なくとも一方とを電気的に接続することができる。   By doing so, the passive component is electrically connected to the third terminal formed on the second interposer, thereby electrically connecting the passive component and at least one of the first interposer and the second interposer. can do.

本発明の半導体モジュールにおいて、前記第１の端子と前記第２の端子とはワイヤーボンディングで接続されている構成を採用することができる。   In the semiconductor module of the present invention, a configuration in which the first terminal and the second terminal are connected by wire bonding can be employed.

こうすることにより、第２のインターポーザに接続された受動部品と、半導体チップの能動面と対向するように配置された第１のインターポーザとを、ワイヤーを介して電気的に接続することができる。   By doing so, the passive component connected to the second interposer and the first interposer arranged so as to face the active surface of the semiconductor chip can be electrically connected via the wire.

本実施形態の半導体モジュールにおいて、前記半導体チップは、前記第１のインターポーザにフリップチップ実装されている構成を採用することができる。   In the semiconductor module of this embodiment, the semiconductor chip can be configured to be flip-chip mounted on the first interposer.

こうすることにより、半導体チップの能動面と第１のインターポーザとを良好に接続することができる。   By so doing, it is possible to satisfactorily connect the active surface of the semiconductor chip and the first interposer.

本発明の半導体モジュールにおいて、前記半導体チップは、前記第１のインターポーザの一方の面の第３の領域に実装され、さらに、前記第１のインターポーザの前記一方の面のうち前記第３の領域以外の第４の領域に接続された受動部品を有する構成を採用することができる。   In the semiconductor module of the present invention, the semiconductor chip is mounted on a third region on one surface of the first interposer, and further, on the one surface of the first interposer, other than the third region. It is possible to employ a configuration having passive components connected to the fourth region.

こうすることにより、第１のインターポーザの一方の面のうち、半導体チップが実装される第３の領域以外の第４の領域を有効に利用することができる。   By so doing, it is possible to effectively use the fourth region other than the third region on which the semiconductor chip is mounted on one surface of the first interposer.

本発明の半導体モジュールにおいて、前記半導体チップの前記裏面と平行な平面内における前記半導体チップの大きさは、前記第２のインターポーザよりも小さく、前記半導体チップは、前記第２のインターポーザの一方の面の第１の領域に接続され、前記第１のインターポーザの前記第４の領域は、前記第２のインターポーザの前記一方の面のうち前記第１の領域以外の第２の領域と対向する領域を含む構成を採用することができる。   In the semiconductor module of the present invention, the size of the semiconductor chip in a plane parallel to the back surface of the semiconductor chip is smaller than that of the second interposer, and the semiconductor chip is on one surface of the second interposer. And the fourth region of the first interposer is a region facing the second region other than the first region of the one surface of the second interposer. Including configurations can be employed.

こうすることにより、第１のインターポーザに接続される受動部品は、第２のインターポーザのうち半導体チップの外側に張り出した領域と対向する領域に配置されるので、半導体モジュールの小型化、特に第１、第２のインターポーザの表面（一方の面及び／又は他方の面）と平行な面内における半導体モジュールの小型化を実現することができる。   By doing so, the passive component connected to the first interposer is arranged in a region facing the region of the second interposer that protrudes to the outside of the semiconductor chip. The semiconductor module can be reduced in size in a plane parallel to the surface (one surface and / or the other surface) of the second interposer.

また本発明は、能動面と裏面とを有する半導体チップを形成する動作と、第１のインターポーザに、前記能動面が前記第１のインターポーザと対向するように前記半導体チップを実装する動作と、第２のインターポーザに、受動部品を接続する動作と、前記第１のインターポーザに実装された前記半導体チップの前記裏面に、前記受動部品が接続された前記第２のインターポーザを接続する動作と、を含むことを特徴とする半導体モジュールの製造方法を提供する。   The present invention also provides an operation of forming a semiconductor chip having an active surface and a back surface, an operation of mounting the semiconductor chip on a first interposer so that the active surface faces the first interposer, An operation of connecting a passive component to the second interposer, and an operation of connecting the second interposer to which the passive component is connected to the back surface of the semiconductor chip mounted on the first interposer. A method for manufacturing a semiconductor module is provided.

本発明によれば、第１のインターポーザに実装された半導体チップの裏面に、受動部品が接続された第２のインターポーザを接続するようにしたので、半導体モジュールの小型化、特にインターポーザの表面と平行な方向における半導体モジュールの小型化を実現することができる。また、半導体モジュールを製造する際の工程の複雑化等を抑制できる。   According to the present invention, since the second interposer to which the passive component is connected is connected to the back surface of the semiconductor chip mounted on the first interposer, the semiconductor module can be downsized, particularly parallel to the surface of the interposer. The semiconductor module can be reduced in size in any direction. Further, it is possible to suppress the complexity of the process when manufacturing the semiconductor module.

また本発明は、能動面と裏面とを有する半導体チップを形成する動作と、第１のインターポーザに、前記能動面が前記第１のインターポーザと対向するように前記半導体チップを実装する動作と、前記第１のインターポーザに実装された前記半導体チップの前記裏面に、第２のインターポーザを接続する動作と、前記半導体チップの前記裏面に接続された前記第２のインターポーザに、受動部品を接続する動作と、を含むことを特徴とする半導体モジュールの製造方法を提供する。   The present invention also provides an operation of forming a semiconductor chip having an active surface and a back surface, an operation of mounting the semiconductor chip on the first interposer so that the active surface faces the first interposer, An operation of connecting a second interposer to the back surface of the semiconductor chip mounted on the first interposer, and an operation of connecting a passive component to the second interposer connected to the back surface of the semiconductor chip. The manufacturing method of the semiconductor module characterized by including these is provided.

本発明によれば、第１のインターポーザに実装された半導体チップの裏面に、第２のインターポーザを接続した後、その第２のインターポーザに受動部品を接続するようにしたので、半導体モジュールの小型化、特にインターポーザの表面と平行な方向における半導体モジュールの小型化を実現することができる。また、半導体モジュールを製造する際の工程の複雑化等を抑制できる。   According to the present invention, since the second interposer is connected to the back surface of the semiconductor chip mounted on the first interposer, then the passive component is connected to the second interposer. In particular, it is possible to reduce the size of the semiconductor module in a direction parallel to the surface of the interposer. Further, it is possible to suppress the complexity of the process when manufacturing the semiconductor module.

本発明の半導体モジュールの製造方法において、前記半導体チップは、前記第１のインターポーザにフリップチップ実装される構成を採用することができる。   In the semiconductor module manufacturing method of the present invention, the semiconductor chip may be configured to be flip-chip mounted on the first interposer.

こうすることにより、半導体チップの能動面と第１のインターポーザとを良好に接続することができる。   By so doing, it is possible to satisfactorily connect the active surface of the semiconductor chip and the first interposer.

本発明の半導体モジュールの製造方法において、前記第２のインターポーザと前記半導体チップとは、ダイボンディングによって接続される構成を採用することができる。   In the semiconductor module manufacturing method of the present invention, the second interposer and the semiconductor chip can be connected by die bonding.

こうすることにより、第２のインターポーザと半導体チップとを良好に接続することができる。   By doing so, the second interposer and the semiconductor chip can be satisfactorily connected.

本発明の半導体モジュールの製造方法において、前記第１のインターポーザと前記第２のインターポーザとは、ワイヤーボンディングによって電気的に接続される構成を採用することができる。   In the semiconductor module manufacturing method of the present invention, the first interposer and the second interposer can be electrically connected by wire bonding.

こうすることにより、半導体チップの能動面に接続された第１のインターポーザと、半導体チップの裏面に接続され、受動部品が搭載された第２のインターポーザとを、ワイヤーを介して電気的に良好に接続することができる。   By doing so, the first interposer connected to the active surface of the semiconductor chip and the second interposer connected to the back surface of the semiconductor chip and mounted with passive components are electrically improved through the wires. Can be connected.

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の説明においては、ＸＹＺ直交座標系を設定し、このＸＹＺ直交座標系を参照しつつ各部材の位置関係について説明する。そして、水平面内における所定方向をＸ軸方向、水平面内においてＸ軸方向と直交する方向をＹ軸方向、Ｘ軸方向及びＹ軸方向のそれぞれに直交する方向（すなわち鉛直方向）をＺ軸方向とする。また、Ｘ軸、Ｙ軸、及びＺ軸まわりの回転方向をそれぞれ、θＸ、θＹ、及びθＺ方向とする。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description, an XYZ orthogonal coordinate system is set, and the positional relationship of each member will be described with reference to this XYZ orthogonal coordinate system. The predetermined direction in the horizontal plane is the X-axis direction, the direction orthogonal to the X-axis direction in the horizontal plane is the Y-axis direction, and the direction orthogonal to each of the X-axis direction and the Y-axis direction (that is, the vertical direction) is the Z-axis direction. To do. Further, the rotation directions around the X axis, the Y axis, and the Z axis are the θX, θY, and θZ directions, respectively.

＜第１実施形態＞
第１実施形態について説明する。図１は、第１実施形態に係る半導体モジュール１を模式的に示す斜視図、図２は、断面図であって、図１のＡ−Ａ線断面矢視図に相当する。また、図３は、第１実施形態に係る半導体モジュール１の一部を拡大した平面図である。 <First Embodiment>
A first embodiment will be described. FIG. 1 is a perspective view schematically showing the semiconductor module 1 according to the first embodiment, and FIG. 2 is a cross-sectional view corresponding to a cross-sectional view taken along line AA in FIG. FIG. 3 is an enlarged plan view of a part of the semiconductor module 1 according to the first embodiment.

図１、図２、及び図３において、半導体モジュール１は、第１インターポーザ２と、能動面３Ａと裏面３Ｂとを有し、能動面３Ａが第１インターポーザ２と対向するように配置された半導体チップ３と、半導体チップ３の裏面３Ｂと対向するように配置された第２インターポーザ４０と、第２インターポーザ４０に接続された受動部品４とを備えている。   1, 2, and 3, the semiconductor module 1 includes a first interposer 2, an active surface 3 </ b> A, and a back surface 3 </ b> B, and the semiconductor is disposed so that the active surface 3 </ b> A faces the first interposer 2. A chip 3, a second interposer 40 arranged to face the back surface 3 </ b> B of the semiconductor chip 3, and a passive component 4 connected to the second interposer 40 are provided.

第１インターポーザ２は、半導体チップ３の能動面３Ａと対向する第１面２Ａと、その第１面２Ａとは反対側の第２面２Ｂとを有している。本実施形態においては、半導体チップ３の能動面３Ａは、−Ｚ側を向いており、第１インターポーザ２の第１面２Ａは、＋Ｚ側を向いている。   The first interposer 2 has a first surface 2A facing the active surface 3A of the semiconductor chip 3 and a second surface 2B opposite to the first surface 2A. In the present embodiment, the active surface 3A of the semiconductor chip 3 faces the −Z side, and the first surface 2A of the first interposer 2 faces the + Z side.

第２インターポーザ４０は、半導体チップ３の裏面３Ｂと対向する第３面４０Ａと、その第３面４０Ａとは反対側の第４面４０Ｂとを有している。本実施形態においては、半導体チップ３の裏面３Ｂは、＋Ｚ側を向いており、第２インターポーザ４０の第３面４０Ａは、−Ｚ側を向いている。   The second interposer 40 has a third surface 40A facing the back surface 3B of the semiconductor chip 3, and a fourth surface 40B opposite to the third surface 40A. In the present embodiment, the back surface 3B of the semiconductor chip 3 faces the + Z side, and the third surface 40A of the second interposer 40 faces the −Z side.

半導体チップ３は、第１インターポーザ２の第１面２Ａに実装され、半導体チップ３の能動面３Ａと第１インターポーザ２の第１面２Ａとが電気的に接続される。また、半導体チップ３の裏面３Ｂと第２インターポーザ４０の第３面４０Ａとが接続される。   The semiconductor chip 3 is mounted on the first surface 2A of the first interposer 2, and the active surface 3A of the semiconductor chip 3 and the first surface 2A of the first interposer 2 are electrically connected. Further, the back surface 3B of the semiconductor chip 3 and the third surface 40A of the second interposer 40 are connected.

第１インターポーザ２は、例えばエポキシ樹脂、ポリイミド樹脂等の合成樹脂（有機材料）、セラミックス、及びガラス等の絶縁性の材料によって形成された基板と、その基板に形成された導電性の配線パターンとを備えている。   The first interposer 2 includes, for example, a substrate formed of an insulating material such as a synthetic resin (organic material) such as epoxy resin or polyimide resin, ceramics, and glass, and a conductive wiring pattern formed on the substrate. It has.

第２インターポーザ４０も、例えばエポキシ樹脂、ポリイミド樹脂等の合成樹脂（有機材料）、セラミックス、及びガラス等の絶縁性の材料によって形成された基板と、その基板に形成された導電性の配線パターンとを備えている。第２インターポーザ４０として、第３面４０Ａ及び第４面４０Ｂのそれぞれに電極を有した多層配線基板を用いることができる。   The second interposer 40 also includes a substrate formed of an insulating material such as a synthetic resin (organic material) such as epoxy resin or polyimide resin, ceramics, and glass, and a conductive wiring pattern formed on the substrate. It has. As the second interposer 40, a multilayer wiring board having electrodes on the third surface 40A and the fourth surface 40B can be used.

半導体チップ３は、シリコン基板を含み、トランジスタ、メモリ素子等を含む電子回路（集積回路）を有する。半導体チップ３の能動面３Ａには、少なくとも集積回路が形成されている。   The semiconductor chip 3 includes a silicon substrate and includes an electronic circuit (integrated circuit) including a transistor, a memory element, and the like. On the active surface 3A of the semiconductor chip 3, at least an integrated circuit is formed.

受動部品４は、抵抗、コンデンサ、及びインダクタ等を含む。本実施形態においては、半導体モジュール１は、複数の受動部品４（４’）を備えている。   The passive component 4 includes a resistor, a capacitor, an inductor, and the like. In the present embodiment, the semiconductor module 1 includes a plurality of passive components 4 (4 ').

本実施形態においては、半導体チップ３の裏面３Ｂと平行な平面内（ＸＹ平面内）における半導体チップ３の大きさは、第２インターポーザ４０よりも小さく、半導体チップ３の裏面３Ｂは、第２インターポーザ４０の第３面４０Ａの一部の領域２１に接続されている。以下の説明において、第２インターポーザ４０の第３面４０Ａのうち、半導体チップ３が接続される領域２１を適宜、第１領域２１、と称する。   In the present embodiment, the size of the semiconductor chip 3 in a plane parallel to the back surface 3B of the semiconductor chip 3 (in the XY plane) is smaller than that of the second interposer 40, and the back surface 3B of the semiconductor chip 3 is the second interposer. 40 is connected to a partial region 21 of the third surface 40A. In the following description, in the third surface 40A of the second interposer 40, the region 21 to which the semiconductor chip 3 is connected is appropriately referred to as a first region 21.

本実施形態においては、第２インターポーザ４０の一部は、半導体チップ３の外側に張り出している。すなわち、第２インターポーザ４０の第３面４０Ａのうち、半導体チップ３と接続された第１領域２１以外の第２領域２２は、半導体チップ３の外側に張り出している。以下の説明においては、第２インターポーザ４０の第３面４０Ａうち、半導体チップ３の外側に張り出した第２領域２２を適宜、オーバーハング領域２２、と称する。   In the present embodiment, a part of the second interposer 40 protrudes outside the semiconductor chip 3. That is, of the third surface 40 </ b> A of the second interposer 40, the second region 22 other than the first region 21 connected to the semiconductor chip 3 protrudes outside the semiconductor chip 3. In the following description, the second region 22 projecting outside the semiconductor chip 3 in the third surface 40A of the second interposer 40 is appropriately referred to as an overhang region 22.

そして、複数の受動部品４の少なくとも一つは、第２インターポーザ４０の第３面４０Ａのうち第１領域２１以外の第２領域（オーバーハング領域）２２に接続されている。第２インターポーザ４０の第３面４０Ａの第２領域には、受動部品４と電気的に接続可能なパッド（不図示）が形成されている。   At least one of the plurality of passive components 4 is connected to a second region (overhang region) 22 other than the first region 21 in the third surface 40A of the second interposer 40. A pad (not shown) that can be electrically connected to the passive component 4 is formed in the second region of the third surface 40A of the second interposer 40.

また、複数の受動部品４の少なくとも一つは、第２インターポーザ４０の半導体チップ３が接続される第３面４０Ａと反対側の第４面４０Ｂに接続されている。すなわち、本実施形態においては、受動部品４は、第２インターポーザ４０の第３面４０Ａの第２領域（オーバーハング領域）２２、及び第４面４０Ｂのそれぞれに接続されている。また、本実施形態においては、受動部品４は、第３面４０Ａ及び第４面４０Ｂのそれぞれに複数配置されている。   At least one of the plurality of passive components 4 is connected to a fourth surface 40B opposite to the third surface 40A to which the semiconductor chip 3 of the second interposer 40 is connected. That is, in the present embodiment, the passive component 4 is connected to each of the second region (overhang region) 22 and the fourth surface 40B of the third surface 40A of the second interposer 40. In the present embodiment, a plurality of passive components 4 are arranged on each of the third surface 40A and the fourth surface 40B.

第１インターポーザ２の第１面２Ａには、第１の端子５が形成されている。第２インターポーザ４０の第４面４０Ｂには、第１インターポーザ２に形成された第１の端子５と電気的に接続可能な第２の端子６が形成されている。また、第２インターポーザ４０の第４面４０Ｂには、第２の端子６と受動部品４とを電気的に接続する配線７が形成されている。   A first terminal 5 is formed on the first surface 2 </ b> A of the first interposer 2. On the fourth surface 40B of the second interposer 40, a second terminal 6 that can be electrically connected to the first terminal 5 formed on the first interposer 2 is formed. In addition, a wiring 7 that electrically connects the second terminal 6 and the passive component 4 is formed on the fourth surface 40B of the second interposer 40.

また、第２インターポーザ４０の第４面４０Ｂには、受動部品４と電気的に接続する第３の端子８が形成されている。そして、配線７は、第２の端子６と第３の端子８とを接続するように形成されている。第２の端子６と第３の端子８とが配線７を介して電気的に接続されることによって、第３の端子８と電気的に接続された受動部品４と第２の端子６とが配線７を介して電気的に接続される。   A third terminal 8 that is electrically connected to the passive component 4 is formed on the fourth surface 40B of the second interposer 40. The wiring 7 is formed so as to connect the second terminal 6 and the third terminal 8. When the second terminal 6 and the third terminal 8 are electrically connected via the wiring 7, the passive component 4 and the second terminal 6 electrically connected to the third terminal 8 are connected. It is electrically connected via the wiring 7.

第１の端子５、第２の端子６、及び第３の端子８のそれぞれはパッド（ランド）である。第１の端子５、第２の端子６、及び第３の端子８のそれぞれの表面は、例えば金（Ａｕ）によって形成されている。以下の説明においては、第１の端子５を適宜、第１パッド５、と称し、第２の端子６を適宜、第２パッド６、と称し、第３の端子８を適宜、第３パッド８、と称する。   Each of the first terminal 5, the second terminal 6, and the third terminal 8 is a pad (land). The respective surfaces of the first terminal 5, the second terminal 6, and the third terminal 8 are made of, for example, gold (Au). In the following description, the first terminal 5 is appropriately referred to as the first pad 5, the second terminal 6 is appropriately referred to as the second pad 6, and the third terminal 8 is appropriately referred to as the third pad 8. .

第３パッド８は、複数の受動部品４のそれぞれに対応するように、第２インターポーザ４０の第４面４０Ｂにおいて複数形成されている。また、本実施形態においては、第３パッド８は、１つの受動部品４に対して少なくとも２つ形成されている。図１においては、受動部品４は、第２インターポーザ４０の第４面４０Ｂに６つ配置されており、第３パッド８は、１つの受動部品４に対して２つずつ形成され、全部で１２箇所に形成されている。   A plurality of third pads 8 are formed on the fourth surface 40B of the second interposer 40 so as to correspond to each of the plurality of passive components 4. In the present embodiment, at least two third pads 8 are formed for one passive component 4. In FIG. 1, six passive components 4 are arranged on the fourth surface 40B of the second interposer 40, and two third pads 8 are formed for each passive component 4, and 12 in total. It is formed in the place.

第２パッド６は、複数の第３パッド８のそれぞれに対応するように、第２インターポーザ４０の第４面４０Ｂにおいて複数形成されている。本実施形態においては、第２パッド６は、全部で１２箇所に形成されており、第４面４０Ｂの＋Ｙ側の辺の近傍、及び第４面４０Ｂの−Ｙ側の辺の近傍において、Ｘ軸方向と平行な方向に並ぶように形成されている。   A plurality of second pads 6 are formed on the fourth surface 40 </ b> B of the second interposer 40 so as to correspond to each of the plurality of third pads 8. In the present embodiment, the second pads 6 are formed at a total of 12 locations, and in the vicinity of the + Y side side of the fourth surface 40B and in the vicinity of the −Y side side of the fourth surface 40B, X It is formed so as to be aligned in a direction parallel to the axial direction.

配線７は、複数の第２パッド６及び第３パッド８のそれぞれに対応するように、第２インターポーザ４０の第４面４０Ｂにおいて複数形成されている。配線７は、複数の第２パッド６と複数の第３パッド８とのそれぞれを接続するように、全部で１２本形成されている。   A plurality of wirings 7 are formed on the fourth surface 40B of the second interposer 40 so as to correspond to the plurality of second pads 6 and the third pads 8, respectively. Twelve wires 7 are formed in total so as to connect each of the plurality of second pads 6 and the plurality of third pads 8.

本実施形態においては、半導体チップ３は、第１インターポーザ２の第１面２Ａに対してフェースダウン実装されている。半導体チップ３は、第１インターポーザ２に対してフリップチップ実装されている。半導体チップ３の能動面３Ａには、金及び無鉛はんだの少なくとも一方を含むバンプが形成されており、半導体チップ３が第１インターポーザ２に対してフリップチップ実装されることによって、第１インターポーザ２の第１面２Ａと半導体チップ３の能動面３Ａとが電気的に接続される。   In the present embodiment, the semiconductor chip 3 is face-down mounted on the first surface 2A of the first interposer 2. The semiconductor chip 3 is flip-chip mounted on the first interposer 2. A bump including at least one of gold and lead-free solder is formed on the active surface 3 </ b> A of the semiconductor chip 3, and the semiconductor chip 3 is flip-chip mounted on the first interposer 2. The first surface 2A and the active surface 3A of the semiconductor chip 3 are electrically connected.

半導体チップ３を第１インターポーザ２に実装する際の接合材としては、異方性導電フィルム（ＡＣＦ：Anisotropic Conductive Film）、異方性導電ペースト（ＡＣＰ：Anisotropic Conductive Paste）、非導電性フィルム（ＮＣＦ：Non Conductive Film）、及び非導電性ペースト（ＮＣＰ：Non Conductive Paste）の少なくとも一つを用いることができる。また、実装する際、加熱しつつ加圧するようにしてもよいし、超音波を作用させながら実装してもよい。なお、接合材を用いない場合には、半導体チップ３を第１インターポーザ２に実装した後、半導体チップ３と第１インターポーザ２との間に、アンダーフィル材を充填することができる。   As a bonding material for mounting the semiconductor chip 3 on the first interposer 2, an anisotropic conductive film (ACF), an anisotropic conductive paste (ACP), a nonconductive film (NCF) : Non Conductive Film) and at least one of non-conductive paste (NCP) can be used. Moreover, when mounting, you may make it pressurize, heating, and you may mount, making an ultrasonic wave act. When the bonding material is not used, the underfill material can be filled between the semiconductor chip 3 and the first interposer 2 after the semiconductor chip 3 is mounted on the first interposer 2.

また、第２インターポーザ４０の第３面４０Ａと半導体チップ３の裏面３Ｂとは、ダイボンディングするための接着剤３５によって接続されている。ダイボンディングするための接着剤（ダイボンディングペースト）３５としては、例えば導電性樹脂、無鉛はんだ等を用いることができる。   The third surface 40A of the second interposer 40 and the back surface 3B of the semiconductor chip 3 are connected by an adhesive 35 for die bonding. As the adhesive (die bonding paste) 35 for die bonding, for example, conductive resin, lead-free solder, or the like can be used.

そして、第１インターポーザ２の第１面２Ａに形成された第１パッド５と、第２インターポーザ４０の第４面４０Ｂに形成された第２パッド６とは、ワイヤーボンディングによって接続されている。ワイヤーボンディングするためのワイヤー９は、例えば、金（Ａｕ）、アルミニウム（Ａｌ）によって形成可能である。   The first pad 5 formed on the first surface 2A of the first interposer 2 and the second pad 6 formed on the fourth surface 40B of the second interposer 40 are connected by wire bonding. The wire 9 for wire bonding can be formed of, for example, gold (Au) or aluminum (Al).

また、半導体チップ３は、第１インターポーザ２の第１面２Ａの一部の領域３１に実装されている。以下の説明において、第１インターポーザ２の第１面２Ａのうち、半導体チップ３が実装される領域３１を適宜、第３領域３１、と称する。   Further, the semiconductor chip 3 is mounted on a partial region 31 of the first surface 2A of the first interposer 2. In the following description, the region 31 in which the semiconductor chip 3 is mounted in the first surface 2A of the first interposer 2 is appropriately referred to as a third region 31.

本実施形態においては、第１インターポーザ２の第１面２Ａのうち半導体チップ３が実装された第３領域３１以外の第４領域３２にも、受動部品４’が接続されている。受動部品４’は、第２インターポーザ２の第１面２Ａに形成された第６パッド（第６の端子）１２と電気的に接続される。本実施形態においては、受動部品４’及びその受動部品４’と接続される第６パッド１２の少なくとも一部は、第３領域３１に実装された半導体チップ３を囲むように複数設けられている。   In the present embodiment, the passive component 4 ′ is also connected to the fourth region 32 other than the third region 31 on which the semiconductor chip 3 is mounted on the first surface 2 </ b> A of the first interposer 2. The passive component 4 ′ is electrically connected to a sixth pad (sixth terminal) 12 formed on the first surface 2 </ b> A of the second interposer 2. In the present embodiment, a plurality of passive components 4 ′ and at least a part of the sixth pads 12 connected to the passive components 4 ′ are provided so as to surround the semiconductor chip 3 mounted in the third region 31. .

ここで、受動部品４’が接続される第１インターポーザ２の第１面２Ａの第４領域３２は、第２インターポーザ４０の第３面４０Ａのうち第１領域２１以外の第２領域（オーバーハング領域）２２と対向する領域を含む。   Here, the fourth region 32 of the first surface 2A of the first interposer 2 to which the passive component 4 ′ is connected is the second region (overhang) other than the first region 21 of the third surface 40A of the second interposer 40. (Region) 22 includes a region facing the region 22.

すなわち、第１インターポーザ２の第１面２Ａに接続される受動部品４’の少なくとも一つは、第１面２Ａにおいて、第２インターポーザ２のオーバーハング領域２２と対向する領域（オーバーハング領域２２の下側の領域）に配置される（図１、図２の符号４’Ａ参照）。また、上述のように、受動部品４の少なくとも一つは、第２インターポーザ４０のオーバーハング領域２２にも接続されている。すなわち、本実施形態においては、複数の受動部品４の少なくとも一部は、第１インターポーザ２の第１面２Ａの第４領域３２と、第２インターポーザ４０の第３面４０Ａの第２領域２２との間の空間に配置される。   That is, at least one of the passive components 4 ′ connected to the first surface 2 </ b> A of the first interposer 2 is a region facing the overhang region 22 of the second interposer 2 (the overhang region 22 of the overhang region 22). (Refer to reference numeral 4′A in FIGS. 1 and 2). Further, as described above, at least one of the passive components 4 is also connected to the overhang region 22 of the second interposer 40. That is, in the present embodiment, at least a part of the plurality of passive components 4 includes the fourth region 32 of the first surface 2A of the first interposer 2 and the second region 22 of the third surface 40A of the second interposer 40. Arranged in the space between.

また、第１インターポーザ２のうち、半導体チップ３が実装される第１面２Ａとは反対側の第２面２Ｂには、例えばマザーボード等の外部機器と電気的に接続可能な第７の端子１３が形成されている。本実施形態においては、第７の端子１３は、はんだボールによって形成されている。   In addition, on the second surface 2B of the first interposer 2 opposite to the first surface 2A on which the semiconductor chip 3 is mounted, a seventh terminal 13 that can be electrically connected to an external device such as a motherboard, for example. Is formed. In the present embodiment, the seventh terminal 13 is formed of a solder ball.

また、第１インターポーザ２の第１面２Ａ側に搭載された半導体チップ３、受動部品４、４’、ワイヤー９等は、樹脂１４によって覆われている。樹脂１４は型（モールド）を形成する。   Further, the semiconductor chip 3, the passive components 4, 4 ′, the wires 9 and the like mounted on the first surface 2 </ b> A side of the first interposer 2 are covered with the resin 14. The resin 14 forms a mold.

次に、半導体モジュール１を製造する手順の一例について説明する。なお、本実施形態においては、半導体モジュール１の半導体チップ３を形成する際、図５に示すように、同一のシリコン基板（ウエハ）１００上に半導体チップ３を複数一括して形成し、その後ダイシング（切断）して個片化することによって、半導体チップ３が得られるが、以下の図４を用いた説明においては、簡単のため、１つの半導体チップ３を形成する場合について説明する。   Next, an example of a procedure for manufacturing the semiconductor module 1 will be described. In the present embodiment, when the semiconductor chip 3 of the semiconductor module 1 is formed, a plurality of semiconductor chips 3 are collectively formed on the same silicon substrate (wafer) 100 as shown in FIG. The semiconductor chip 3 is obtained by cutting (cutting) into pieces, but in the following description with reference to FIG. 4, for the sake of simplicity, a case where one semiconductor chip 3 is formed will be described.

シリコン基板に、後に半導体チップ３の一部となる集積回路を含む第１面３Ａと第２面３Ｂとが形成される。シリコン基板に能動面３Ａと裏面３Ｂとを有する半導体チップ３が形成された後、図４（ａ）に示すように、その半導体チップ３が第１インターポーザ２にフリップチップ実装される。半導体チップ３は、能動面３Ａと第１インターポーザ２の第１面２Ａとが対向するように、第１インターポーザ２に実装される。   A first surface 3 </ b> A and a second surface 3 </ b> B including an integrated circuit that will later become a part of the semiconductor chip 3 are formed on the silicon substrate. After the semiconductor chip 3 having the active surface 3A and the back surface 3B is formed on the silicon substrate, the semiconductor chip 3 is flip-chip mounted on the first interposer 2 as shown in FIG. The semiconductor chip 3 is mounted on the first interposer 2 such that the active surface 3A and the first surface 2A of the first interposer 2 face each other.

また、図４（ａ）に示すように、第１インターポーザ２の第１面２Ａの第４領域３２に、受動部品４’が接続される。本実施形態においては、受動部品４’と第１インターポーザ２の第１面２Ａの第６パッド１２とが、導電性材料を含む接着剤を介して電気的に接続（ボンディング）される。受動部品４’と第６パッド１２とを電気的に接続するための接着剤としては、例えば導電性樹脂、無鉛はんだ等を用いることができる。なお、接着剤は、例えばインクジェット法、ディスペンス法、印刷法等を用いて、受動部品４’及び第１インターポーザ２の第６パッド１２の少なくとも一方に供給可能である。   Further, as shown in FIG. 4A, the passive component 4 ′ is connected to the fourth region 32 of the first surface 2 </ b> A of the first interposer 2. In the present embodiment, the passive component 4 ′ and the sixth pad 12 on the first surface 2 </ b> A of the first interposer 2 are electrically connected (bonded) via an adhesive containing a conductive material. As an adhesive for electrically connecting the passive component 4 ′ and the sixth pad 12, for example, conductive resin, lead-free solder, or the like can be used. The adhesive can be supplied to at least one of the passive component 4 ′ and the sixth pad 12 of the first interposer 2 by using, for example, an inkjet method, a dispensing method, a printing method, or the like.

また、別の工程において、第２インターポーザ４０の第３面４０Ａの周縁の第２領域２２、及び第４面４０Ｂに、受動部品４が接続される。受動部品４と第２インターポーザ２の第４面４０Ｂの第３パッド８とは、導電性材料を含む接着剤を介して電気的に接続（ボンディング）される。受動部品４と第３パッド８とを電気的に接続するための接着剤としては、例えば導電性樹脂、無鉛はんだ等を用いることができる。なお、接着剤は、例えばインクジェット法、ディスペンス法、印刷法等を用いて、受動部品４及び第２インターポーザ２の第３パッド８の少なくとも一方に供給可能である。同様に、第２インターポーザ４０の第３面４０Ａ（第２領域２２）にも、受動部品４と電気的に接続可能なパッドが形成されており、受動部品４と、第２インターポーザ４０の第３面４０Ａのパッドとが、導電性材料を含む接着剤を介して電気的に接続される。   In another step, the passive component 4 is connected to the second region 22 on the periphery of the third surface 40A of the second interposer 40 and the fourth surface 40B. The passive component 4 and the third pad 8 on the fourth surface 40B of the second interposer 2 are electrically connected (bonded) via an adhesive containing a conductive material. As an adhesive for electrically connecting the passive component 4 and the third pad 8, for example, a conductive resin, lead-free solder, or the like can be used. The adhesive can be supplied to at least one of the passive component 4 and the third pad 8 of the second interposer 2 by using, for example, an inkjet method, a dispensing method, a printing method, or the like. Similarly, pads that can be electrically connected to the passive component 4 are also formed on the third surface 40 </ b> A (second region 22) of the second interposer 40, and the passive component 4 and the third portion of the second interposer 40 are formed. The pad of the surface 40A is electrically connected through an adhesive containing a conductive material.

そして、図４（ｂ）に示すように、第１インターポーザ２に実装された半導体チップ３の裏面３Ｂに、受動部品４が接続された第２インターポーザ４０の第３面４０Ａが接続される。本実施形態においては、半導体チップ３の裏面３Ｂと第２インターポーザ４０の第３面４０Ａとは、ダイボンディングによって接続される。半導体チップ３は、裏面３Ｂが第２インターポーザ４０の第３面４０Ａと対向するように、第２インターポーザ４０の第３面４０Ａに接続される。上述のように、ダイボンディングするためのダイボンディングペースト３５としては、例えば導電性樹脂、無鉛はんだ等を用いることができる。なお、ダイボンディングペースト３５は、例えばインクジェット法、ディスペンス法、印刷法等を用いて、半導体チップ３の裏面３Ｂ及び第２インターポーザ４０の第３面４０Ａの第１領域２１の少なくとも一方に供給可能である。   Then, as shown in FIG. 4B, the third surface 40 </ b> A of the second interposer 40 to which the passive component 4 is connected is connected to the back surface 3 </ b> B of the semiconductor chip 3 mounted on the first interposer 2. In the present embodiment, the back surface 3B of the semiconductor chip 3 and the third surface 40A of the second interposer 40 are connected by die bonding. The semiconductor chip 3 is connected to the third surface 40A of the second interposer 40 so that the back surface 3B faces the third surface 40A of the second interposer 40. As described above, as the die bonding paste 35 for die bonding, for example, conductive resin, lead-free solder, or the like can be used. The die bonding paste 35 can be supplied to at least one of the back surface 3B of the semiconductor chip 3 and the first region 21 of the third surface 40A of the second interposer 40 by using, for example, an inkjet method, a dispensing method, a printing method, or the like. is there.

次に、図４（ｃ）に示すように、第１インターポーザ２の第１パッド５と第２インターポーザ４０の第２パッド６とが、ワイヤーボンディングによって電気的に接続される。上述のように、ワイヤーボンディングするためのワイヤー９は、例えば、金（Ａｕ）、アルミニウム（Ａｌ）によって形成可能である。   Next, as shown in FIG. 4C, the first pad 5 of the first interposer 2 and the second pad 6 of the second interposer 40 are electrically connected by wire bonding. As described above, the wire 9 for wire bonding can be formed of, for example, gold (Au) or aluminum (Al).

そして、図４（ｄ）に示すように、第１インターポーザ２の第１面２Ａ側に搭載された半導体チップ３、受動部品４、４’、ワイヤー９等を覆うように、モールドを形成するための樹脂１４が供給される。   Then, as shown in FIG. 4D, in order to form a mold so as to cover the semiconductor chip 3, the passive components 4, 4 ′, the wires 9 and the like mounted on the first surface 2A side of the first interposer 2. The resin 14 is supplied.

また、第１インターポーザ２のうち、半導体チップ３が実装される第１面２Ａとは反対側の第２面２Ｂには、例えばマザーボード等の外部機器と電気的に接続可能なはんだボール等の第７の端子１３が形成される。   In addition, a second surface 2B of the first interposer 2 opposite to the first surface 2A on which the semiconductor chip 3 is mounted has a second solder ball or the like that can be electrically connected to an external device such as a motherboard. 7 terminals 13 are formed.

以上説明したように、本実施形態によれば、半導体チップ３の能動面３Ａと対向するように第１インターポーザ２を配置するとともに、半導体チップ３の裏面３Ｂと対向するように受動部品４が接続された第２インターポーザ４０を配置するようにしたので、半導体モジュール１の小型化、特に第１インターポーザ２の表面（第１面２Ａ、第２面２Ｂ）、及び第２インターポーザ４０の表面（第３面４０Ａ、第４面４０Ｂ）と平行な面内（ＸＹ平面内）における半導体モジュール１の小型化を実現することができる。   As described above, according to the present embodiment, the first interposer 2 is disposed so as to face the active surface 3A of the semiconductor chip 3, and the passive component 4 is connected so as to face the back surface 3B of the semiconductor chip 3. Since the second interposer 40 is arranged, the semiconductor module 1 is reduced in size, particularly the surface of the first interposer 2 (first surface 2A, second surface 2B), and the surface of the second interposer 40 (third The size of the semiconductor module 1 can be reduced in a plane parallel to the plane 40A and the fourth plane 40B (in the XY plane).

すなわち、受動部品４を有する半導体モジュール１において、全ての受動部品４を例えば第１インターポーザ２の第１面２Ａに設け、第１インターポーザ２上に半導体チップ３と受動部品４とを並べるように配置する場合、受動部品４を配置するための領域を確保しなければならず、半導体モジュール１の小型化、特に、第１インターポーザ２の第１面２Ａと平行な面内（ＸＹ平面内）における半導体モジュール１の小型化が困難となる。   That is, in the semiconductor module 1 having the passive components 4, all the passive components 4 are provided, for example, on the first surface 2 </ b> A of the first interposer 2, and the semiconductor chip 3 and the passive components 4 are arranged on the first interposer 2. In this case, a region for disposing the passive component 4 must be secured, and the semiconductor module 1 can be reduced in size, in particular, a semiconductor in a plane parallel to the first surface 2A of the first interposer 2 (in the XY plane). It is difficult to reduce the size of the module 1.

本実施形態においては、半導体モジュール１に搭載される受動部品の少なくとも一部を、第２インターポーザ４０を介して半導体チップ３の裏面３Ｂに搭載するようにしたので、半導体モジュール１の小型化、特にＸＹ平面内における半導体モジュール１の小型化を実現することができる。   In the present embodiment, since at least a part of the passive components mounted on the semiconductor module 1 is mounted on the back surface 3B of the semiconductor chip 3 via the second interposer 40, the semiconductor module 1 can be reduced in size. Miniaturization of the semiconductor module 1 in the XY plane can be realized.

また、本実施形態においては、半導体モジュール１を製造する際、第１インターポーザ２に半導体チップ３を実装する第１の工程と、第２インターポーザ４０に受動部品４を接続する第２の工程とを別々に実行し、それら第１、第２の工程の後、第１インターポーザ２に実装された半導体チップ３の裏面３Ｂに、受動部品４が接続された第２インターポーザ４０を接続するようにしたので、半導体モジュール１を製造する際の工程の複雑化等を抑制できる。   In the present embodiment, when manufacturing the semiconductor module 1, the first step of mounting the semiconductor chip 3 on the first interposer 2 and the second step of connecting the passive component 4 to the second interposer 40 are performed. Since the second interposer 40 connected to the passive component 4 is connected to the back surface 3B of the semiconductor chip 3 mounted on the first interposer 2 after the first and second steps. The complexity of the process when manufacturing the semiconductor module 1 can be suppressed.

すなわち、例えば、半導体チップ３の裏面３Ｂに受動部品４を直接的に接続する場合、工程が複雑又は煩雑になる可能性がある。本実施形態においては、半導体チップ３の裏面３Ｂに第２インターポーザ４０を接続し、その第２インターポーザ４０に受動部品４を接続するようにしたので、工程の複雑化又は煩雑化を抑制することができる。   That is, for example, when the passive component 4 is directly connected to the back surface 3B of the semiconductor chip 3, the process may be complicated or complicated. In the present embodiment, since the second interposer 40 is connected to the back surface 3B of the semiconductor chip 3 and the passive component 4 is connected to the second interposer 40, it is possible to suppress complication or complexity of the process. it can.

また、本実施形態においては、ＸＹ平面内における第２インターポーザ４０の大きさを、半導体チップ３よりも小さくし、第２インターポーザ４０の第３面４０Ａにオーバーハング領域２２が形成されるようにしたので、そのオーバーハング領域２２にも受動部品４を接続することができる。所定数の受動部品４を第２インターポーザ４０に接続しようとする場合、第４面４０Ｂのみに複数の受動部品４を接続しようとすると、ＸＹ平面内における第２インターポーザ４０の大きさを大きくしなければならなくなる可能性がある。本実施形態においては、オーバーハング領域２２を設けて第３面４０Ａにも受動部品４を接続するようにしたので、第２インターポーザ４０の第３面４０Ａのうち、半導体チップ３が接続される第１領域２１以外のオーバーハング領域２２を有効に利用して、第２インターポーザ４０の大型化を抑制しつつ、所定数の受動部品４をその第２インターポーザ４０に接続することができる。   In the present embodiment, the size of the second interposer 40 in the XY plane is made smaller than that of the semiconductor chip 3, and the overhang region 22 is formed on the third surface 40A of the second interposer 40. Therefore, the passive component 4 can also be connected to the overhang region 22. When a predetermined number of passive components 4 are to be connected to the second interposer 40, if a plurality of passive components 4 are to be connected only to the fourth surface 40B, the size of the second interposer 40 in the XY plane must be increased. There is a possibility that it will be necessary. In the present embodiment, since the overhang region 22 is provided and the passive component 4 is also connected to the third surface 40A, of the third surface 40A of the second interposer 40, the semiconductor chip 3 is connected. A predetermined number of passive components 4 can be connected to the second interposer 40 while effectively suppressing the enlargement of the second interposer 40 by effectively using the overhang region 22 other than the first region 21.

また、本実施形態においては、半導体チップ３は、第１インターポーザ２の第１面２Ａの第３領域３１に実装され、半導体モジュール１に搭載される受動部品の一部は、第１インターポーザ２の第１面２Ａのうち、半導体チップ３が実装される第３領域３１以外の第４領域３２に接続されるので、第１インターポーザ２の第１面２Ａの第４領域３２を有効に利用することができる。   In the present embodiment, the semiconductor chip 3 is mounted on the third region 31 of the first surface 2A of the first interposer 2, and part of the passive components mounted on the semiconductor module 1 is the first interposer 2. Since the first surface 2A is connected to the fourth region 32 other than the third region 31 on which the semiconductor chip 3 is mounted, the fourth region 32 of the first surface 2A of the first interposer 2 is effectively used. Can do.

また、本実施形態においては、その第１インターポーザ２に接続される受動部品４’（４’Ａ）を、第２インターポーザ２のオーバーハング領域２２と対向する領域に配置するようにしたので、半導体モジュール１の小型化、特に、ＸＹ平面内における半導体モジュール１の小型化を実現することができる。   In the present embodiment, the passive component 4 ′ (4′A) connected to the first interposer 2 is disposed in a region facing the overhang region 22 of the second interposer 2, so that the semiconductor Miniaturization of the module 1, in particular, miniaturization of the semiconductor module 1 in the XY plane can be realized.

また、本実施形態においては、受動部品４が搭載される第２インターポーザ４０の第４面４０Ｂには、第１インターポーザ２の第１パッド５と電気的に接続可能な第２パッド６が形成されるとともに、受動部品４と第２パッド６とを電気的に接続するための第３パッド８及び配線７が形成され、第１パッド５と第２パッド６とはワイヤーボンディングで接続されるので、第２インターポーザ４０に接続された受動部品４と第１インターポーザ２とを電気的に接続することができる。   In the present embodiment, the second pad 6 that can be electrically connected to the first pad 5 of the first interposer 2 is formed on the fourth surface 40B of the second interposer 40 on which the passive component 4 is mounted. In addition, the third pad 8 and the wiring 7 for electrically connecting the passive component 4 and the second pad 6 are formed, and the first pad 5 and the second pad 6 are connected by wire bonding. The passive component 4 connected to the second interposer 40 and the first interposer 2 can be electrically connected.

＜第２実施形態＞
次に、第２実施形態について説明する。以下の説明において、上述の実施形態と同一又は同等の構成部分については同一の符号を付し、その説明を簡略若しくは省略する。上述の第１実施形態においては、半導体モジュール１を製造する際に、第１インターポーザ２に半導体チップ３を実装する第１の工程と、第２インターポーザ４０に受動部品４を実装する第２の工程とを別々に行い、それら第１、第２の工程の後、第１インターポーザ２に実装された半導体チップ３の裏面３Ｂに、受動部品４が接続された第２インターポーザ４０を接続している。第２実施形態の特徴的な部分は、第１インターポーザ２に実装された半導体チップ３の裏面３Ｂに、第２インターポーザ４０を接続した後、その第２インターポーザ４０に受動部品４を接続する点にある。 <Second Embodiment>
Next, a second embodiment will be described. In the following description, the same or equivalent components as those of the above-described embodiment are denoted by the same reference numerals, and the description thereof is simplified or omitted. In the first embodiment described above, when manufacturing the semiconductor module 1, the first step of mounting the semiconductor chip 3 on the first interposer 2 and the second step of mounting the passive component 4 on the second interposer 40. After the first and second steps, the second interposer 40 to which the passive component 4 is connected is connected to the back surface 3B of the semiconductor chip 3 mounted on the first interposer 2. A characteristic part of the second embodiment is that after the second interposer 40 is connected to the back surface 3B of the semiconductor chip 3 mounted on the first interposer 2, the passive component 4 is connected to the second interposer 40. is there.

図６は、第２実施形態に係る半導体モジュール１の製造手順の一例を示す図である。図６（ａ）に示すように、能動面３Ａと裏面３Ｂとを有する半導体チップ３が形成された後、その半導体チップ３が第１インターポーザ２にフリップチップ実装される。半導体チップ３は、能動面３Ａと第１インターポーザ２の第１面２Ａとが対向するように、第１インターポーザ２に実装される。また、図６（ａ）に示すように、第１インターポーザ２の第１面２Ａの第４領域３２に、受動部品４’が接続される。   FIG. 6 is a diagram illustrating an example of a manufacturing procedure of the semiconductor module 1 according to the second embodiment. As shown in FIG. 6A, after the semiconductor chip 3 having the active surface 3A and the back surface 3B is formed, the semiconductor chip 3 is flip-chip mounted on the first interposer 2. The semiconductor chip 3 is mounted on the first interposer 2 such that the active surface 3A and the first surface 2A of the first interposer 2 face each other. Further, as shown in FIG. 6A, the passive component 4 ′ is connected to the fourth region 32 of the first surface 2 </ b> A of the first interposer 2.

次に、図６（ｂ）に示すように、第１インターポーザ２に実装された半導体チップ３の裏面３Ｂに、第２インターポーザ４０の第３面４０Ａが接続される。半導体チップ３の裏面３Ｂと第２インターポーザ４０の第３面４０Ａとは、ダイボンディングによって接続される。半導体チップ３は、裏面３Ｂが第２インターポーザ４０の第３面４０Ａと対向するように、第２インターポーザ４０の第３面４０Ａに接続される。なお、本実施形態においては、半導体チップ３の裏面３Ｂに第２インターポーザ４０の第３面４０Ａを接続する前に、第２インターポーザ４０の第３面４０Ａの第２領域２２に、受動部品４が予め接続されているが、この受動部品４は無くてもよい。   Next, as shown in FIG. 6B, the third surface 40 </ b> A of the second interposer 40 is connected to the back surface 3 </ b> B of the semiconductor chip 3 mounted on the first interposer 2. The back surface 3B of the semiconductor chip 3 and the third surface 40A of the second interposer 40 are connected by die bonding. The semiconductor chip 3 is connected to the third surface 40A of the second interposer 40 so that the back surface 3B faces the third surface 40A of the second interposer 40. In this embodiment, before connecting the third surface 40A of the second interposer 40 to the back surface 3B of the semiconductor chip 3, the passive component 4 is present in the second region 22 of the third surface 40A of the second interposer 40. Although connected in advance, the passive component 4 may be omitted.

次いで、図６（ｃ）に示すように、半導体チップ３の裏面３Ｂに接続された第２インターポーザ４０の第４面４０Ｂに、受動部品４が接続される。そして、第１インターポーザ２の第１パッド５と第２インターポーザ４０の第２パッド６とが、ワイヤーボンディングによって電気的に接続される。   Next, as shown in FIG. 6C, the passive component 4 is connected to the fourth surface 40 </ b> B of the second interposer 40 connected to the back surface 3 </ b> B of the semiconductor chip 3. And the 1st pad 5 of the 1st interposer 2 and the 2nd pad 6 of the 2nd interposer 40 are electrically connected by wire bonding.

なお、ここでは、第２インターポーザ４０の第４面４０Ｂに受動部品４を接続した後、第１パッド５と第２パッド６とをワイヤーボンディングによって接続しているが、第１パッド５と第２パッド６とをワイヤーボンディングによって接続した後、第２インターポーザ４０の第４面４０Ｂに受動部品４を接続するようにしてもよい。   Here, after the passive component 4 is connected to the fourth surface 40B of the second interposer 40, the first pad 5 and the second pad 6 are connected by wire bonding, but the first pad 5 and the second pad 6 are connected. After the pads 6 are connected by wire bonding, the passive component 4 may be connected to the fourth surface 40B of the second interposer 40.

そして、図６（ｄ）に示すように、第１インターポーザ２の第１面２Ａ側に搭載された半導体チップ３、受動部品４、４’、ワイヤー９等を覆うように、モールドを形成するための樹脂１４が供給される。   Then, as shown in FIG. 6D, in order to form a mold so as to cover the semiconductor chip 3, the passive components 4, 4 ′, the wires 9 and the like mounted on the first surface 2A side of the first interposer 2. The resin 14 is supplied.

また、第１インターポーザ２のうち、半導体チップ３が実装される第１面２Ａとは反対側の第２面２Ｂには、例えばマザーボード等の外部機器と電気的に接続可能なはんだボール等の第７の端子１３が形成される。   In addition, a second surface 2B of the first interposer 2 opposite to the first surface 2A on which the semiconductor chip 3 is mounted has a second solder ball or the like that can be electrically connected to an external device such as a motherboard. 7 terminals 13 are formed.

以上説明したように、本実施形態においても、半導体モジュール１の小型化を実現することができる。また、半導体モジュールを製造する際の工程の複雑化を抑制できる。   As described above, also in this embodiment, the semiconductor module 1 can be reduced in size. Moreover, complication of the process at the time of manufacturing a semiconductor module can be suppressed.

なお、上述の各実施形態においては、第２インターポーザ４０の第３面４０Ａに、受動部品４を接続可能なオーバーハング領域２２を設けているが、所定数の受動部品４の全てを第２インターポーザ４０の第４面４０Ｂに接続可能であるならば、オーバーハング領域２２は無くてもよい。すなわち、ＸＹ平面内における第２インターポーザ４０の大きさが、半導体チップ３の大きさとほぼ同じあるいは小さくてもよい。こうすることにより、より一層、半導体モジュール１を小型化することができる。   In each of the above-described embodiments, the overhang region 22 to which the passive component 4 can be connected is provided on the third surface 40A of the second interposer 40. However, all of the predetermined number of the passive components 4 are connected to the second interposer 40. As long as it can be connected to the 40th fourth surface 40B, the overhang region 22 may be omitted. That is, the size of the second interposer 40 in the XY plane may be substantially the same as or smaller than the size of the semiconductor chip 3. By doing so, the semiconductor module 1 can be further downsized.

また、上述の各実施形態においては、第１インターポーザ２の第１面２Ａの第４領域３２にも受動部品４’が接続されているが、受動部品４’を設けないようにしてもよい。こうすることにより、第４領域３２を小さくすることができ、ＸＹ平面内における第１インターポーザ２の大きさを小さくすることができ、より一層、半導体モジュール１を小型化することができる。   In the above-described embodiments, the passive component 4 ′ is also connected to the fourth region 32 of the first surface 2 </ b> A of the first interposer 2, but the passive component 4 ′ may not be provided. By doing so, the fourth region 32 can be reduced, the size of the first interposer 2 in the XY plane can be reduced, and the semiconductor module 1 can be further downsized.

第１実施形態に係る半導体モジュールを模式的に示す斜視図である。1 is a perspective view schematically showing a semiconductor module according to a first embodiment. 第１実施形態に係る半導体モジュールの側断面図であって、図１のＡ−Ａ線断面矢視図に相当する図である。It is a sectional side view of the semiconductor module which concerns on 1st Embodiment, Comprising: It is a figure corresponded in the AA sectional view taken on the line of FIG. 第１実施形態に係る半導体モジュールの一部を拡大した平面図である。It is the top view to which a part of semiconductor module concerning a 1st embodiment was expanded. 第１実施形態に係る半導体モジュールを製造する手順の一例を説明するための図である。It is a figure for demonstrating an example of the procedure which manufactures the semiconductor module which concerns on 1st Embodiment. 第１実施形態に係る半導体モジュールを製造する手順の一例を説明するための図である。It is a figure for demonstrating an example of the procedure which manufactures the semiconductor module which concerns on 1st Embodiment. 第２実施形態に係る半導体モジュールを製造する手順の一例を説明するための図The figure for demonstrating an example of the procedure which manufactures the semiconductor module which concerns on 2nd Embodiment.

符号の説明Explanation of symbols

１…半導体モジュール、２…第１インターポーザ、２Ａ…第１面、２Ｂ…第２面、３…半導体チップ、３Ａ…能動面、３Ｂ…裏面、４…受動部品、５…第１の端子、６…第２の端子、７…配線、８…第３の端子、２１…第１領域、２２…第２領域、４０…第２インターポーザ、４０Ａ…第３面、４０Ｂ…第４面、３１…第３領域、３２…第４領域
DESCRIPTION OF SYMBOLS 1 ... Semiconductor module, 2 ... 1st interposer, 2A ... 1st surface, 2B ... 2nd surface, 3 ... Semiconductor chip, 3A ... Active surface, 3B ... Back surface, 4 ... Passive component, 5 ... 1st terminal, 6 ... 2nd terminal, 7 ... Wiring, 8 ... 3rd terminal, 21 ... 1st area | region, 22 ... 2nd area | region, 40 ... 2nd interposer, 40A ... 3rd surface, 40B ... 4th surface, 31 ... 1st 3 areas, 32 ... 4th area

Claims (14)

第１のインターポーザと、
能動面と裏面とを有し、前記能動面が前記第１のインターポーザと対向するように配置された半導体チップと、
前記半導体チップの前記裏面と対向するように配置された第２のインターポーザと、
前記第２のインターポーザに接続された受動部品と、を備えたことを特徴とする半導体モジュール。 A first interposer;
A semiconductor chip having an active surface and a back surface, the active surface being disposed so as to face the first interposer;
A second interposer arranged to face the back surface of the semiconductor chip;
And a passive component connected to the second interposer. 前記半導体チップの前記裏面と平行な平面内における前記半導体チップの大きさは、前記第２のインターポーザよりも小さく、
前記半導体チップは、前記第２のインターポーザの一方の面の第１の領域に接続され、
前記受動部品は、前記第２のインターポーザの前記一方の面のうち前記第１の領域以外の第２の領域に接続されていることを特徴とする請求項１記載の半導体モジュール。 The size of the semiconductor chip in a plane parallel to the back surface of the semiconductor chip is smaller than the second interposer,
The semiconductor chip is connected to a first region on one side of the second interposer,
2. The semiconductor module according to claim 1, wherein the passive component is connected to a second region other than the first region of the one surface of the second interposer. 前記第２のインターポーザは、前記半導体チップが接続される一方の面と反対側の他方の面を有し、
前記受動部品は、前記第２のインターポーザの前記他方の面に接続されていることを特徴とする請求項１又は２記載の半導体モジュール。 The second interposer has the other surface opposite to the one surface to which the semiconductor chip is connected,
The semiconductor module according to claim 1, wherein the passive component is connected to the other surface of the second interposer. 前記第２のインターポーザに形成され、前記第１のインターポーザに形成された第１の端子と電気的に接続可能な第２の端子と、
前記第２のインターポーザに形成され、前記第２の端子と前記受動部品とを電気的に接続する配線とを備えたことを特徴とする請求項１〜３のいずれか一項記載の半導体モジュール。 A second terminal formed in the second interposer and electrically connectable to the first terminal formed in the first interposer;
4. The semiconductor module according to claim 1, further comprising: a wiring formed in the second interposer and electrically connecting the second terminal and the passive component. 5. 前記第２のインターポーザに形成され、前記受動部品と電気的に接続する第３の端子を有し、
前記配線は、前記第２の端子と前記第３の端子とを接続することを特徴とする請求項４記載の半導体モジュール。 A third terminal formed on the second interposer and electrically connected to the passive component;
The semiconductor module according to claim 4, wherein the wiring connects the second terminal and the third terminal. 前記第１の端子と前記第２の端子とはワイヤーボンディングで接続されていることを特徴とする請求項４又は５記載の半導体モジュール。   6. The semiconductor module according to claim 4, wherein the first terminal and the second terminal are connected by wire bonding. 前記半導体チップは、前記第１のインターポーザにフリップチップ実装されていることを特徴とする請求項１〜６のいずれか一項記載の半導体モジュール。   The semiconductor module according to claim 1, wherein the semiconductor chip is flip-chip mounted on the first interposer. 前記半導体チップは、前記第１のインターポーザの一方の面の第３の領域に実装され、
さらに、前記第１のインターポーザの前記一方の面のうち前記第３の領域以外の第４の領域に接続された受動部品を有することを特徴とする請求項１〜７のいずれか一項記載の半導体モジュール。 The semiconductor chip is mounted in a third region on one surface of the first interposer,
Furthermore, it has a passive component connected to 4th area | regions other than the said 3rd area | region among the said one surfaces of a said 1st interposer, The Claim 1 characterized by the above-mentioned. Semiconductor module. 前記半導体チップの前記裏面と平行な平面内における前記半導体チップの大きさは、前記第２のインターポーザよりも小さく、
前記半導体チップは、前記第２のインターポーザの一方の面の第１の領域に接続され、
前記第１のインターポーザの前記第４の領域は、前記第２のインターポーザの前記一方の面のうち前記第１の領域以外の第２の領域と対向する領域を含むことを特徴とする請求項８記載の半導体モジュール。 The size of the semiconductor chip in a plane parallel to the back surface of the semiconductor chip is smaller than the second interposer,
The semiconductor chip is connected to a first region on one side of the second interposer,
9. The fourth region of the first interposer includes a region facing a second region other than the first region of the one surface of the second interposer. The semiconductor module as described. 能動面と裏面とを有する半導体チップを形成する動作と、
第１のインターポーザに、前記能動面が前記第１のインターポーザと対向するように前記半導体チップを実装する動作と、
第２のインターポーザに、受動部品を接続する動作と、
前記第１のインターポーザに実装された前記半導体チップの前記裏面に、前記受動部品が接続された前記第２のインターポーザを接続する動作と、を含むことを特徴とする半導体モジュールの製造方法。 Forming a semiconductor chip having an active surface and a back surface;
Mounting the semiconductor chip on the first interposer so that the active surface faces the first interposer;
Connecting passive components to the second interposer;
An operation of connecting the second interposer to which the passive component is connected to the back surface of the semiconductor chip mounted on the first interposer. 能動面と裏面とを有する半導体チップを形成する動作と、
第１のインターポーザに、前記能動面が前記第１のインターポーザと対向するように前記半導体チップを実装する動作と、
前記第１のインターポーザに実装された前記半導体チップの前記裏面に、第２のインターポーザを接続する動作と、
前記半導体チップの前記裏面に接続された前記第２のインターポーザに、受動部品を接続する動作と、を含むことを特徴とする半導体モジュールの製造方法。 Forming a semiconductor chip having an active surface and a back surface;
Mounting the semiconductor chip on the first interposer so that the active surface faces the first interposer;
Connecting a second interposer to the back surface of the semiconductor chip mounted on the first interposer;
An operation of connecting a passive component to the second interposer connected to the back surface of the semiconductor chip. 前記半導体チップは、前記第１のインターポーザにフリップチップ実装されることを特徴とする請求項１０又は１１記載の製造方法。   The manufacturing method according to claim 10, wherein the semiconductor chip is flip-chip mounted on the first interposer. 前記第２のインターポーザと前記半導体チップとは、ダイボンディングによって接続されることを特徴とする請求項１０〜１２のいずれか一項記載の製造方法。   The manufacturing method according to claim 10, wherein the second interposer and the semiconductor chip are connected by die bonding. 前記第１のインターポーザと前記第２のインターポーザとは、ワイヤーボンディングによって電気的に接続されることを特徴とする請求項１０〜１３のいずれか一項記載の製造方法。
The manufacturing method according to claim 10, wherein the first interposer and the second interposer are electrically connected by wire bonding.
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