JP2008021746A - Method of manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device which can prevent remaining of a sidewall and formation of a sub-trench in a bipolar region without increasing the number of steps. <P>SOLUTION: The manufacturing method of a semiconductor device for forming an SiGe-HBT 50 and a CMOS on the same substrate 1 includes a step of forming a DTI 13 for isolating an element into a bipolar region and an CMOS region and a LOCOS layer 15A on the substrate 1, a step of forming a polysilicon film 22 as a material film 22 of a gate electrode of the CMOS on the overall surface of the substrate 1, and a step of patterning the polysilicon film to form a gate electrode on the substrate 1 of the CMOS region. In the step of forming the gate electrode, the polysilicon film 22 is allowed to remain on the substrate 1 so as to cover the entire from the bipolar region to the LOCOS layer 15A in the vicinity of the bipolar region. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、半導体装置の製造方法に関し、特に、工程数を増やすことなく、バイポーラ領域内でのサイドウォールの残存やサブトレンチの形成を防止できるようにした技術に関する。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a technique capable of preventing a sidewall from remaining in a bipolar region and formation of a subtrench without increasing the number of processes.

一般に、同一の半導体基板上に形成されたバイポーラトランジスタとＭＯＳトランジスタとによって構成される回路はＢｉＣＭＯＳと呼ばれ、バイポーラトランジスタの「高パワー、高速性能」特性と、ＣＭＯＳの「低消費電力、高集積特性」特性の両方を備えるため、その用途は広がりつつある。このＢｉＣＭＯＳに係る従来の技術としては、例えば特許文献１に開示されたものがある。   In general, a circuit composed of a bipolar transistor and a MOS transistor formed on the same semiconductor substrate is called BiCMOS, and the “high power, high speed performance” characteristics of the bipolar transistor and the “low power consumption, high integration” of the CMOS. Its application is expanding because it has both "characteristics" characteristics. As a conventional technique related to this BiCMOS, there is one disclosed in Patent Document 1, for example.

即ち、この特許文献１に開示された半導体装置の製造方法にあっては、バイポーラトランジスタが形成される領域（以下、「バイポーラ領域」という。）及びＭＯＳトランジスタが形成される領域（以下、「ＭＯＳ領域」という、）の半導体基板上に、ポリシリコン膜を堆積する。次に、このポリシリコン膜をパターニングして、ＭＯＳ領域にゲート電極を形成するとともに、バイポーラ領域にポリシリコン膜を残存させる。そして、バイポーラ領域をポリシリコン膜で覆った状態で、半導体基板上に絶縁膜を堆積し、この絶縁膜をエッチバックして、ゲート電極の側面にサイドウォールを形成する。このように、特許文献１に開示された方法は、バイポーラ領域をポリシリコン膜で覆うことによって、ＭＯＳトランジスタ形成時のエッチングダメージがバイポーラ領域に及ぶことを防止する、というものであった。
特開平１１−１６３１７６号公報 特開平５−１９８７５３号公報 That is, in the method of manufacturing a semiconductor device disclosed in Patent Document 1, a region where a bipolar transistor is formed (hereinafter referred to as “bipolar region”) and a region where a MOS transistor is formed (hereinafter referred to as “MOS”). A polysilicon film is deposited on the semiconductor substrate in the region). Next, the polysilicon film is patterned to form a gate electrode in the MOS region and leave the polysilicon film in the bipolar region. Then, with the bipolar region covered with the polysilicon film, an insulating film is deposited on the semiconductor substrate, and this insulating film is etched back to form a sidewall on the side surface of the gate electrode. As described above, the method disclosed in Patent Document 1 is to prevent etching damage at the time of forming the MOS transistor from reaching the bipolar region by covering the bipolar region with the polysilicon film.
Japanese Patent Laid-Open No. 11-163176 Japanese Patent Laid-Open No. 5-198753

ところで、上記の従来例では、ＣＭＯＳを形成した後はバイポーラ領域の半導体基板にバイポーラトランジスタを形成するために、バイポーラ領域の半導体基板を覆っているポリシリコン膜をドライエッチングで取り除く必要がある。
しかしながら、上記の従来例では、このポリシリコン膜を取り除くためのドライエッチングによって、ベース−基板間のショート要因となるサブトレンチがバイポーラ領域に形成されてしまうおそれがあった。 In the above conventional example, after forming the CMOS, it is necessary to remove the polysilicon film covering the semiconductor substrate in the bipolar region by dry etching in order to form a bipolar transistor on the semiconductor substrate in the bipolar region.
However, in the above conventional example, there is a possibility that a sub-trench that causes a short circuit between the base and the substrate is formed in the bipolar region by dry etching for removing the polysilicon film.

即ち、図３５（ａ）に示すように、バイポーラ領域内には、エミッタが形成される領域（以下、「エミッタ領域」という。）と、コレクタが基板３０１上に引き出される領域（以下、「コレクタ領域」という。）とが存在し、エミッタ領域とコレクタ領域との間にはＬＯＣＯＳ層３０２が設けられている。ＭＯＳ形成時のエッチングダメージによってバイポーラトランジスタの特性が大きく変動する領域はエミッタ領域であるため、同一基板３０１に存在するＭＯＳ領域（図示せず）にゲート電極を形成する過程では、エミッタ領域全体をポリシリコン膜３０３で覆っていた。また、ゲート電極のサイドウォール形成工程では、ＬＯＣＯＳ層３０２上にかかるポリシリコン膜３０３の側面にもサイドウォール３０４が形成される。ＭＯＳトランジスタを形成した後は、図３５（ｂ）に示すように、バイポーラ領域のポリシリコン膜３０３上及びサイドウォール３０４上を開口し、それ以外の領域を覆う形状のレジストパターンＲ´１を基板３０１上に形成する。そして、このレジストパターンＲ´１をマスクに、バイポーラ領域のポリシリコン膜３０３をドライエッチングして除去する。   That is, as shown in FIG. 35A, in the bipolar region, a region where an emitter is formed (hereinafter referred to as “emitter region”) and a region where a collector is drawn on the substrate 301 (hereinafter referred to as “collector”). The LOCOS layer 302 is provided between the emitter region and the collector region. Since the region where the characteristics of the bipolar transistor greatly vary due to etching damage during the formation of the MOS is the emitter region, in the process of forming the gate electrode in the MOS region (not shown) existing on the same substrate 301, the entire emitter region is not removed. It was covered with a silicon film 303. In the gate electrode sidewall formation step, sidewalls 304 are also formed on the side surfaces of the polysilicon film 303 on the LOCOS layer 302. After the formation of the MOS transistor, as shown in FIG. 35B, a resist pattern R′1 having a shape that opens on the polysilicon film 303 and the sidewall 304 in the bipolar region and covers the other regions is formed on the substrate. 301 is formed. Then, using this resist pattern R′1 as a mask, the polysilicon film 303 in the bipolar region is removed by dry etching.

ここで、図３５（ｂ）に示すように、サイドウォール３０４外側のＬＯＣＯＳ層３０２は、レジストパターンＲ´１下から露出しているため、ドライエッチングによって削られる。その結果、図３５（ｃ）に示すように、サイドウォール３０４外側のＬＯＣＯＳ層３０２にサブトレンチ３０５が形成されてしまうおそれがあった。サブトレンチ３０５の底面が基板１表面まで到達してしまうと、例えば、サブトレンチ３０５上に形成されるバイポーラトランジスタのベース引き出し電極と基板１との間がショートしてしまうおそれがあった（問題点１）。   Here, as shown in FIG. 35B, the LOCOS layer 302 outside the side wall 304 is exposed from below the resist pattern R′1, and thus is etched by dry etching. As a result, as shown in FIG. 35C, the sub-trench 305 may be formed in the LOCOS layer 302 outside the sidewall 304. If the bottom surface of the sub-trench 305 reaches the surface of the substrate 1, for example, there is a possibility that the base lead electrode of the bipolar transistor formed on the sub-trench 305 and the substrate 1 are short-circuited (problem). 1).

また、図３５（ｄ）に示すように、従来例では、通常、サイドウォール３０４上にベース引き出し電極３０６が形成される。ここで、サイドウォール３０４上面からＬＯＣＯＳ層３０２表面までの段差や、サイドウォール３０４上面からサブトレンチ３０５底面までの段差が大きいと、これらの段差はベース引き出し電極３０６の表面に凹凸となって現れてしまう。つまり、ベース引き出し電極３０６が凸凹に形成される。この凹凸が大き過ぎると、ベース引き出し電極３０６上にコンタクトホールを形成する際に、コンタクトのエッチングを段差上で行うことになるので、エッチングしにくく、シリサイド３０７が形成されにくくなる。その結果、ベース引き出し電極３０６と、この上に形成される配線部との間で接合不良を招いてしまうおそれがあった（問題点２）。   Further, as shown in FIG. 35D, in the conventional example, the base lead electrode 306 is usually formed on the sidewall 304. Here, if there are large steps from the upper surface of the sidewall 304 to the surface of the LOCOS layer 302 or from the upper surface of the sidewall 304 to the bottom of the sub-trench 305, these steps appear as irregularities on the surface of the base extraction electrode 306. End up. That is, the base lead electrode 306 is formed to be uneven. If the unevenness is too large, the contact is etched on the step when the contact hole is formed on the base lead electrode 306, so that the etching is difficult and the silicide 307 is not easily formed. As a result, there is a possibility that poor bonding is caused between the base lead electrode 306 and the wiring portion formed thereon (Problem 2).

一方、この問題点２を解決する一つの方法として、例えば特許文献２に開示された半導体装置の製造方法がある。即ち、この特許文献２には、バイポーラ領域からポリシリコン膜を除去する前に、このポリシリコン膜側面のサイドウォールを除去することが開示されている。かかる方法によれば、ベース引き出し電極を形成する際にＬＯＣＯＳ層上にはサイドウォールは存在していないので、ベース引き出し電極をフラットに形成することができる。但し、この方法では、ポリシリコン膜のエッチング除去に先立ってサイドウォールを除去する必要があるため、工程数が増えてしまうという問題があった（問題点３）。   On the other hand, as one method for solving the problem 2, there is a method for manufacturing a semiconductor device disclosed in Patent Document 2, for example. That is, Patent Document 2 discloses that the sidewalls on the side surfaces of the polysilicon film are removed before the polysilicon film is removed from the bipolar region. According to this method, since the side wall does not exist on the LOCOS layer when forming the base lead electrode, the base lead electrode can be formed flat. However, this method has a problem that the number of steps increases because it is necessary to remove the sidewalls prior to removing the polysilicon film by etching (Problem 3).

そこで、この発明はこのような問題点１〜３に鑑みてなされたものであって、工程数を増やすことなく、バイポーラ領域内でのサイドウォールの残存やサブトレンチの形成を防止できるようにした半導体装置の製造方法の提供を目的とする。   Therefore, the present invention has been made in view of such problems 1 to 3, and can prevent the remaining of sidewalls and formation of subtrench in the bipolar region without increasing the number of steps. An object is to provide a method for manufacturing a semiconductor device.

〔発明１〕 上記目的を達成するために、発明１の半導体装置の製造方法は、バイポーラトランジスタと、電極を有する所定の回路素子とを同一基板に形成する半導体装置の製造方法であって、前記バイポーラトランジスタが形成される領域と前記回路素子が形成される領域とを素子分離する絶縁層を前記基板に形成する工程と、前記絶縁層が形成された前記基板上の全面に前記電極の材料膜を形成する工程と、前記電極の材料膜をパターニングして前記回路素子が形成される領域の前記基板上に前記電極を形成する工程と、を含み、前記電極を形成する工程では、前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを全て覆うように前記電極の材料膜を前記基板上に残存させる、ことを特徴とするものである。ここで、「所定の回路素子」としては、例えば、ＣＭＯＳ回路や、加速度センサ等が挙げられる。 [Invention 1] In order to achieve the above object, a manufacturing method of a semiconductor device of Invention 1 is a manufacturing method of a semiconductor device in which a bipolar transistor and a predetermined circuit element having an electrode are formed on the same substrate. Forming an insulating layer on the substrate for isolating a region where the bipolar transistor is formed from a region where the circuit element is formed; and a material film for the electrode on the entire surface of the substrate where the insulating layer is formed. And forming the electrode on the substrate in a region where the circuit element is formed by patterning a material film of the electrode, and in the step of forming the electrode, the bipolar transistor The material film of the electrode is left on the substrate so as to cover the entire region from the region where the film is formed to the insulating layer around the region. That. Here, examples of the “predetermined circuit element” include a CMOS circuit and an acceleration sensor.

発明１の半導体装置の製造方法によれば、バイポーラトランジスタが形成される領域（以下、「バイポーラ領域」ともいう。）を覆う電極の材料膜（以下、「電極材料膜」ともいう。）の側面は当該領域周辺の絶縁層上に位置するため、回路素子の電極側面にサイドウォールを形成する際に、バイポーラ領域の内側にサイドウォールが形成されることを防ぐことができる。   According to the method of manufacturing a semiconductor device of the first aspect, the side surface of the electrode material film (hereinafter also referred to as “electrode material film”) covering the region where the bipolar transistor is formed (hereinafter also referred to as “bipolar region”). Is located on the insulating layer around the region, and therefore, when the sidewall is formed on the electrode side surface of the circuit element, the sidewall can be prevented from being formed inside the bipolar region.

これにより、バイポーラ領域でのサブトレンチの形成を回避することができるので、例えば、バイポーラトランジスタを流れる電流がサブトレンチを介して基板側にリークしまう等の不具合を防ぐことができる。
また、ベース引き出し電極がサイドウォール上に形成されることもないので、ベース引き出し電極表面の凹凸を小さく抑える（即ち、ベース引き出し電極をフラットに形成する）ことが可能である。これにより、ベース引き出し電極上にコンタクトホールを形成することが容易である。さらに、バイポーラ領域周辺の絶縁層上にサイドウォールを残しておいても、バイポーラトランジスタを形成するうえで邪魔にはならない。従って、サイドウォールを除去するための専用工程は不要であり、工程数の増加を防ぐことができる。 Thereby, the formation of the sub-trench in the bipolar region can be avoided, so that it is possible to prevent, for example, a problem that the current flowing through the bipolar transistor leaks to the substrate side through the sub-trench.
In addition, since the base lead electrode is not formed on the sidewall, it is possible to suppress unevenness on the surface of the base lead electrode (that is, to form the base lead electrode flat). Thereby, it is easy to form a contact hole on the base lead electrode. Furthermore, leaving the sidewall on the insulating layer around the bipolar region does not interfere with the formation of the bipolar transistor. Therefore, a dedicated process for removing the sidewall is unnecessary, and an increase in the number of processes can be prevented.

〔発明２〕 発明２の半導体装置の製造方法は、バイポーラトランジスタとＭＯＳトランジスタとを同一基板に形成する半導体装置の製造方法であって、前記バイポーラトランジスタが形成される領域と前記ＭＯＳトランジスタが形成される領域とを素子分離する絶縁層を前記基板に形成する工程と、前記絶縁層が形成された前記基板上の全面に、前記ＭＯＳトランジスタのゲート電極の材料膜を形成する工程と、前記ゲート電極の材料膜をパターニングして前記ＭＯＳトランジスタが形成される領域の前記基板上に前記ゲート電極を形成する工程と、を含み、前記ゲート電極を形成する工程では、前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを全て覆うように前記ゲート電極の材料膜を前記基板上に残存させる、ことを特徴とするものである。ここで、「ＭＯＳトランジスタ」とは、ＭＯＳ構造を有するトランジスタのことであり、そのゲート絶縁膜はシリコン酸化（ＳｉＯ２）膜に限られることはなく、例えば、シリコン酸化窒化膜（ＳｉＯＮ）や、高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）であっても良い。 [Invention 2] A method of manufacturing a semiconductor device according to Invention 2 is a method of manufacturing a semiconductor device in which a bipolar transistor and a MOS transistor are formed on the same substrate, wherein the region in which the bipolar transistor is formed and the MOS transistor are formed. Forming an insulating layer on the substrate for element isolation from the region to be formed, forming a material film for the gate electrode of the MOS transistor on the entire surface of the substrate on which the insulating layer is formed, and the gate electrode Forming the gate electrode on the substrate in a region where the MOS transistor is to be formed by patterning the material film, and in the step of forming the gate electrode, on the region where the bipolar transistor is to be formed A material film of the gate electrode on the substrate so as to cover the entire area from the top to the insulating layer around the region. It is made to remain. Here, the “MOS transistor” refers to a transistor having a MOS structure, and its gate insulating film is not limited to a silicon oxide (SiO 2 ) film. For example, a silicon oxynitride film (SiON), It may be a high dielectric constant insulating film (High-K film).

発明２の半導体装置の製造方法によれば、バイポーラ領域を覆う電極材料膜の側面は当該領域周辺の絶縁層上に形成される。従って、ＭＯＳトランジスタのゲート電極の側面にサイドウォールを形成する際に、バイポーラ領域の内側にサイドウォールが形成されることを防ぐことができる。これにより、バイポーラ領域でのサブトレンチの形成を回避することができるので、例えば、バイポーラトランジスタを流れる電流がサブトレンチを介して基板側にリークしまう等の不具合を防ぐことができる。   According to the semiconductor device manufacturing method of the second aspect, the side surface of the electrode material film covering the bipolar region is formed on the insulating layer around the region. Therefore, when the sidewall is formed on the side surface of the gate electrode of the MOS transistor, it is possible to prevent the sidewall from being formed inside the bipolar region. Thereby, the formation of the sub-trench in the bipolar region can be avoided, so that it is possible to prevent problems such as leakage of the current flowing through the bipolar transistor to the substrate side through the sub-trench.

また、ベース引き出し電極がサイドウォール上に形成されることもないので、ベース引き出し電極表面の凹凸を小さく抑える（即ち、ベース引き出し電極をフラットに形成する）ことが可能である。これにより、ベース引き出し電極上にコンタクトホールを形成することが容易である。さらに、バイポーラ領域周辺の絶縁層上にサイドウォールを残しておいても、バイポーラトランジスタを形成するうえで邪魔にはならない。従って、サイドウォールを除去するための専用工程は不要であり、工程数の増加を防ぐことができる。   Further, since the base lead electrode is not formed on the sidewall, it is possible to suppress unevenness on the surface of the base lead electrode (that is, to form the base lead electrode flat). Thereby, it is easy to form a contact hole on the base lead electrode. Further, leaving the sidewall on the insulating layer around the bipolar region does not interfere with the formation of the bipolar transistor. Therefore, a dedicated process for removing the sidewall is unnecessary, and an increase in the number of processes can be prevented.

〔発明３〕 発明３の半導体装置の製造方法は、発明２の半導体装置の製造方法において、前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを前記ゲート電極の材料膜で全て覆った状態で、前記基板に前記ＭＯＳトランジスタを形成するための所定の製造処理を施す工程と、前記製造処理を施した後で、前記バイポーラトランジスタが形成される領域の前記基板上から前記ゲート電極の材料膜を除去する工程と、をさらに含み、前記ゲート電極の材料膜を除去する工程では、前記バイポーラトランジスタが形成される領域上を全て開口し、且つ前記ゲート電極の材料膜の端部を覆う形状のレジストパターンをマスクに用いて、当該ゲート電極の材料膜をエッチングする、ことを特徴とするものである。 [Invention 3] The method for manufacturing a semiconductor device according to Invention 3 is the method for manufacturing a semiconductor device according to Invention 2, wherein the material film of the gate electrode extends from a region where the bipolar transistor is formed to the insulating layer around the region. A step of performing a predetermined manufacturing process for forming the MOS transistor on the substrate in a state where the substrate is completely covered, and after performing the manufacturing process, the region from which the bipolar transistor is formed is formed on the substrate. A step of removing the material film of the gate electrode, and the step of removing the material film of the gate electrode opens all over the region where the bipolar transistor is formed, and ends the material film of the gate electrode. The material film of the gate electrode is etched using a resist pattern covering the portion as a mask.

このような構成であれば、バイポーラ領域から電極材料膜を除去する際に、当該電極材料膜の端部及び、その側面に形成されるサイドウォールをエッチング雰囲気に晒さないようにすることができるので、バイポーラ領域周辺でのサブトレンチの形成を防止することができる。   With such a configuration, when the electrode material film is removed from the bipolar region, the end portions of the electrode material film and the sidewalls formed on the side surfaces thereof can be prevented from being exposed to the etching atmosphere. Thus, formation of a sub-trench around the bipolar region can be prevented.

〔発明４〕 発明４の半導体装置の製造方法は、発明２の半導体装置の製造方法において、前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを前記ゲート電極の材料膜で全て覆った状態で、前記基板に前記ＭＯＳトランジスタを形成するための所定の製造処理を施す工程と、前記製造処理を施した後で、前記バイポーラトランジスタが形成される領域の前記基板上から前記ゲート電極の材料膜を除去する工程と、をさらに含み、前記ゲート電極の材料膜を除去する工程では、当該ゲート電極の材料膜上を全て開口する形状のレジストパターンをマスクに用いて、当該ゲート電極の材料膜をエッチングする、ことを特徴とするものである。 [Invention 4] The method for manufacturing a semiconductor device according to Invention 4 is the method for manufacturing a semiconductor device according to Invention 2, wherein the material film of the gate electrode extends from a region where the bipolar transistor is formed to the insulating layer around the region. A step of performing a predetermined manufacturing process for forming the MOS transistor on the substrate in a state where the substrate is completely covered, and after performing the manufacturing process, the region from which the bipolar transistor is formed is formed on the substrate. A step of removing the material film of the gate electrode. In the step of removing the material film of the gate electrode, a resist pattern having a shape opening all over the material film of the gate electrode is used as a mask. The material film of the electrode is etched.

このような構成であれば、バイポーラ領域から電極材料膜を除去する際に、当該電極材料膜の端部及び、その側面に形成されるサイドウォールはエッチング雰囲気に晒されるので、サイドウォールの外側でサブトレンチが形成されてしまう可能性がある。しかしながら、このような構成であっても、サブトレンチはバイポーラ領域周辺の絶縁層（即ち、バイポーラ領域以外の領域）に形成されるので、サブトレンチ上にベース引き出し電極が形成されることは無い。従って、バイポーラトランジスタを流れる電流がサブトレンチを介して基板側にリークしてしまう等の不具合を防ぐことができる。   With such a configuration, when the electrode material film is removed from the bipolar region, the end portions of the electrode material film and the sidewalls formed on the side surfaces thereof are exposed to the etching atmosphere. There is a possibility that a sub-trench may be formed. However, even in such a configuration, since the sub-trench is formed in the insulating layer around the bipolar region (that is, the region other than the bipolar region), the base lead electrode is not formed on the sub-trench. Accordingly, it is possible to prevent problems such as current flowing through the bipolar transistor leaking to the substrate side through the sub-trench.

〔発明５〕 発明５の半導体装置の製造方法は、発明２から発明４の何れか一の半導体装置の製造方法において、前記バイポーラトランジスタのベース材料膜にシリコンゲルマニウム（ＳｉＧｅ）を使用する、ことを特徴とするものである。
このような構成であれば、シリコンゲルマニウムはシリコン等と同様にエッチングしたり、シリサイド化したりすることが可能であるため、バイポーラトランジスタとＣＭＯＳとを混載した半導体装置の製造が比較的容易である。 [Invention 5] The method for manufacturing a semiconductor device according to Invention 5 is the method for manufacturing a semiconductor device according to any one of Inventions 2 to 4, wherein silicon germanium (SiGe) is used for the base material film of the bipolar transistor. It is a feature.
With such a structure, silicon germanium can be etched or silicided in the same way as silicon and the like, so that it is relatively easy to manufacture a semiconductor device in which a bipolar transistor and a CMOS are mixedly mounted.

〔発明６〕 発明６の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記バイポーラトランジスタが形成される領域の前記基板上から前記ゲート電極の材料膜を除去した後で、前記基板上の全面に保護膜を形成する工程と、前記保護膜上に出ガス防止膜を形成する工程と、前記バイポーラトランジスタが形成される領域のうちの、エミッタ領域の前記基板上から前記出ガス防止膜と前記保護膜とを除去する工程と、前記出ガス防止膜と前記保護膜とが除去された前記エミッタ領域の前記基板上にベース材料膜を形成する工程と、をさらに含むことを特徴とするものである。 [Invention 6] The semiconductor device manufacturing method according to Invention 6 is the method for manufacturing a semiconductor device according to any one of Inventions 1 to 5, wherein the gate electrode material film is formed on the substrate in a region where the bipolar transistor is formed. Of the emitter region of the region where the bipolar transistor is formed, a step of forming a protective film on the entire surface of the substrate, a step of forming an outgas prevention film on the protective film, Removing the outgas prevention film and the protective film from the substrate; forming a base material film on the substrate in the emitter region from which the outgas prevention film and the protective film have been removed; , Further comprising.

ここで、本発明者は、ＭＯＳ領域をシリコン酸化膜で保護した状態で、基板にバイポーラトランジスタを形成するための熱処理を施すと、最表面のシリコン酸化膜から意図しないガスが出てきて炉内に拡散し、当該ガスがベース材料膜に触れてその膜質が損なわれてしまう、という知見を得た。本発明者の経験によれば、このようなベース材料膜における膜質低下の傾向は、シリコン酸化膜をＴＥＯＳ（ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）を用いて形成し、ベース材料膜にシリコンゲルマニウム（ＳｉＧｅ）を使用したときに特に顕著となる。   Here, when the present inventors performed heat treatment for forming a bipolar transistor on the substrate in a state where the MOS region is protected by the silicon oxide film, an unintended gas comes out from the silicon oxide film on the outermost surface, and the inside of the furnace And the gas touches the base material film and the film quality is impaired. According to the experience of the present inventor, the tendency of the quality of the base material film to deteriorate is that a silicon oxide film is formed using TEOS (tetraethyl orthosilicate) and silicon germanium (SiGe) is used for the base material film. This is especially noticeable.

発明５によれば、例えば、ＭＯＳ領域の基板へのダメージを防ぎつつ、バイポーラ領域の基板にバイポーラトランジスタを形成するための所定の製造処理を施すことができる。また、例えば熱処理の工程で、保護膜から意図しないガスが発生した場合でも、当該ガスの炉内への拡散を出ガス防止膜で防ぐことができ、当該ガスによるベース材料膜の膜質低下を防ぐことができる。例えば、保護膜がＴＥＯＳで形成されたシリコン酸化膜（即ち、ＴＥＯＳ膜）である場合には、出ガス防止膜として例えばポリシリコン膜を使用することで、ＴＥＯＳ膜からのガスの放出を抑制することができる。   According to the fifth aspect, for example, it is possible to perform a predetermined manufacturing process for forming a bipolar transistor on the substrate in the bipolar region while preventing damage to the substrate in the MOS region. In addition, even when an unintended gas is generated from the protective film, for example, in the heat treatment step, diffusion of the gas into the furnace can be prevented by the outgas prevention film, and deterioration of the quality of the base material film due to the gas can be prevented. be able to. For example, when the protective film is a silicon oxide film formed of TEOS (that is, a TEOS film), for example, a polysilicon film is used as the outgas prevention film, thereby suppressing the release of gas from the TEOS film. be able to.

図１は、本発明の実施の形態に係る半導体装置の構成例を示す断面図である。
図１に示すように、この半導体装置は、ベース５１がシリコンゲルマニウム（ＳｉＧｅ）層からなるヘテロ接合バイポーラトランジスタ（以下、「ＳｉＧｅ−ＨＢＴ」という。）５０と、ＰＭＯＳトランジスタ６０と、上部電極及び下部電極が例えばポリシリコンからなるキャパシタ７０と、ＮＭＯＳトランジスタ８０と、を含んだ構成となっている。
ＳｉＧｅ−ＨＢＴ５０は、バイポーラトランジスタが形成される領域（以下、「バイポーラ領域」という。）の基板１上に形成されており、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０は、ＣＭＯＳトランジスタ等が形成される領域（以下、「ＣＭＯＳ領域という。）の基板１上に形成されている。 FIG. 1 is a cross-sectional view showing a configuration example of a semiconductor device according to an embodiment of the present invention.
As shown in FIG. 1, the semiconductor device includes a heterojunction bipolar transistor (hereinafter referred to as “SiGe-HBT”) 50 having a base 51 made of a silicon germanium (SiGe) layer, a PMOS transistor 60, an upper electrode, and a lower electrode. The electrode includes a capacitor 70 made of polysilicon, for example, and an NMOS transistor 80.
The SiGe-HBT 50 is formed on the substrate 1 in a region where a bipolar transistor is formed (hereinafter referred to as “bipolar region”), and the PMOS transistor 60, the capacitor 70, and the NMOS transistor 80 are formed by a CMOS transistor or the like. A region to be formed (hereinafter referred to as “CMOS region”) is formed on the substrate 1.

また、図１に示すように、バイポーラ領域とＣＭＯＳ領域との間の基板１には、ＤＴＩ（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）層１３が形成されており、さらにＤＴＩ層１３上にＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）層１５Ａが形成されている。パイポーラ領域とＣＭＯＳ領域は、このＤＴＩ層１３及びＬＯＣＯＳ層１５Ａからなる素子分離層によって電気的に分離されている。   Further, as shown in FIG. 1, a DTI (deep trench isolation) layer 13 is formed on the substrate 1 between the bipolar region and the CMOS region, and a LOCOS (local oxidation of silicon) is further formed on the DTI layer 13. A layer 15A is formed. The bipolar region and the CMOS region are electrically isolated by an element isolation layer including the DTI layer 13 and the LOCOS layer 15A.

図１に示すように、ＳｉＧｅ−ＨＢＴ５０のエミッタはＮ型の不純物を含むポリシリコンで構成され、そのベース５１はＰ型の不純物を含む単結晶のシリコンゲルマニウム層で構成されている。また、ＳｉＧｅ−ＨＢＴ５０のコレクタは、Ｎ型の不純物拡散層（ＳＩＣ−２層５７、ＳＩＣ−１層４３、Ｄｅｅｐ Ｎｗｅｌｌ層６、Ｂｕｒｉｅｄ Ｎ＋層４、Ｎ−Ｓｉｎｋ（Ｎ−）層７及びＮ＋層４５）で構成されている。Ｎ−Ｓｉｎｋ層７はＮ＋層４５よりもＮ型不純物の濃度が低く、Ｎ＋層４５からＢｕｒｉｅｄ Ｎ＋層４に至る電流経路の抵抗を低減させる役割を持つ。また、ベース５１は、ベース引き出し電極によってＬＯＣＯＳ層１５Ｂ上まで引き出されている。 As shown in FIG. 1, the emitter of SiGe-HBT 50 is made of polysilicon containing N-type impurities, and its base 51 is made of a single-crystal silicon germanium layer containing P-type impurities. The collector of the SiGe-HBT50 is, N-type impurity diffusion layer (SIC-2 layer 57, SIC-1 layer 43, Deep Nwell layer 6, Buried N + layer 4, N-Sink (N - ) layer 7 and N + Layer 45). N-Sink layer 7 has a low concentration of N-type impurities than the N + layer 45 has a role of reducing the resistance of the current path from the N + layer 45 in Buried N + layer 4. Further, the base 51 is drawn up to the LOCOS layer 15B by the base lead electrode.

図２〜図３１は、本発明の実施の形態に係る半導体装置の製造方法を示す工程図である。次に、上述した半導体装置の製造方法について説明する。
図２に示すように、まず始めに例えばＰ型のシリコン（Ｓｉ）基板１Ａを用意する。このシリコン基板１Ａは単結晶のシリコンウエーハであり、その抵抗率は例えば９〜１２Ω・ｃｍである。次に、シリコン基板１Ａ上にシリコン酸化（ＳｉＯ２）膜２を形成する。このシリコン酸化膜２の膜厚は例えば４５００Å程度である。そして、シリコン酸化膜上にバイポーラ領域の上方を開口し、それ以外の領域を覆うレジストパターンＲ１を形成する。次に、このレジストパターンＲ１をマスクにシリコン酸化膜２をエッチングして除去する。バイポーラ領域からシリコン酸化膜２を除去した後は、図３に示すように、例えばアッシング処理によってレジストパターンＲ１を除去する。 2 to 31 are process diagrams showing a method for manufacturing a semiconductor device according to an embodiment of the present invention. Next, a method for manufacturing the semiconductor device described above will be described.
As shown in FIG. 2, first, for example, a P-type silicon (Si) substrate 1A is prepared. This silicon substrate 1A is a single crystal silicon wafer, and its resistivity is, for example, 9 to 12 Ω · cm. Next, a silicon oxide (SiO 2 ) film 2 is formed on the silicon substrate 1A. The thickness of the silicon oxide film 2 is about 4500 mm, for example. Then, a resist pattern R1 is formed on the silicon oxide film so as to open above the bipolar region and cover other regions. Next, the silicon oxide film 2 is removed by etching using the resist pattern R1 as a mask. After removing the silicon oxide film 2 from the bipolar region, as shown in FIG. 3, the resist pattern R1 is removed by, for example, an ashing process.

次に、図４に示すように、シリコン基板１Ａに熱酸化処理を施して、バイポーラ領域のシリコン基板１Ａ上にパッド酸化膜３を形成する。パッド酸化膜３はＳｉＯ２であり、その膜厚は例えば１８０Å程度である。次に、シリコン基板１Ａ上に形成されたシリコン酸化膜２をマスクに、シリコン基板１ＡにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばヒ素（Ａｓ）であり、その注入量は例えば１．０×１０１５ｃｍ−２、注入エネルギーは例えば１００ｋｅＶである。 Next, as shown in FIG. 4, a thermal oxidation process is performed on the silicon substrate 1A to form a pad oxide film 3 on the silicon substrate 1A in the bipolar region. The pad oxide film 3 is SiO 2 and has a film thickness of about 180 mm, for example. Next, N type impurities are ion-implanted into the silicon substrate 1A using the silicon oxide film 2 formed on the silicon substrate 1A as a mask. Here, the N-type impurity to be ion-implanted is, for example, arsenic (As), the implantation amount is, for example, 1.0 × 10 15 cm −2 , and the implantation energy is, for example, 100 keV.

次に、図４において、パッド酸化膜３を、例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去した後、シリコン基板１Ａに熱酸化処理を施してシリコン酸化膜（図示せず）を形成し、さらにシリコン基板１Ａに熱処理（アニール）を施してヒ素を拡散させ、Ｂｕｒｉｅｄ Ｎ＋層４を形成する。そして、シリコン酸化膜を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。 Next, in FIG. 4, after the pad oxide film 3 is removed by wet etching with, for example, a hydrofluoric acid (HF) solution, the silicon substrate 1A is subjected to thermal oxidation to form a silicon oxide film (not shown). Then, heat treatment (annealing) is performed on the silicon substrate 1A to diffuse arsenic, and a buried N + layer 4 is formed. Then, the silicon oxide film is removed by wet etching with, for example, a hydrofluoric acid (HF) solution.

次に、図５に示すように、Ｐ型の不純物を含む単結晶のシリコン層１Ｂをエピタキシャル成長法によってシリコン基板１Ａ上に形成する。このエピタキシャル成長法によって形成されるシリコン層１Ｂの厚さは例えば１．２μｍ程度であり、その抵抗率は例えば９〜１２Ω・ｃｍである。図５に示すように、このエピタキシャル成長の過程で、シリコン基板１Ａに形成されたＢｕｒｉｅｄ Ｎ＋層４はシリコン層１Ｂ側に拡散する。ここでは説明の便宜上から、シリコン基板１Ａとシリコン層１Ｂとを合わせて基板１と呼ぶ。 Next, as shown in FIG. 5, a single crystal silicon layer 1B containing a P-type impurity is formed on the silicon substrate 1A by an epitaxial growth method. The thickness of the silicon layer 1B formed by this epitaxial growth method is, for example, about 1.2 μm, and its resistivity is, for example, 9-12 Ω · cm. As shown in FIG. 5, in the course of this epitaxial growth, the buried N + layer 4 formed on the silicon substrate 1A diffuses toward the silicon layer 1B. Here, for convenience of explanation, the silicon substrate 1A and the silicon layer 1B are collectively referred to as a substrate 1.

次に、図６に示すように、シリコン層１Ｂ上にパッド酸化膜５を形成する。このパッド酸化膜５はＳｉＯ２であり、例えばシリコン層の熱酸化処理によって１８０Å程度の厚さに形成する。次に、バイポーラ領域の上方を開口し、それ以外の領域を覆うレジストパターンＲ２をパッド酸化膜上に形成する。そして、このレジストパターンＲ２をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。図６に示すように、ここでイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば６．０×１０１２ｃｍ−２、注入エネルギーは例えば３２０ｋｅＶである。これにより、シリコン層１ＢにＤｅｅｐ Ｎｗｅｌｌ層６を形成する。Ｄｅｅｐ Ｎｗｅｌｌ層６を形成した後は、例えばアッシング処理によって、パッド酸化膜５上からレジストパターンＲ２を除去する。 Next, as shown in FIG. 6, a pad oxide film 5 is formed on the silicon layer 1B. The pad oxide film 5 is SiO 2, is formed to a thickness of about 180Å, for example by thermal oxidation of the silicon layer. Next, a resist pattern R2 that opens above the bipolar region and covers the other region is formed on the pad oxide film. Then, N-type impurities are ion-implanted into the silicon layer 1B using the resist pattern R2 as a mask. As shown in FIG. 6, the N-type impurity to be ion-implanted here is, for example, phosphorus (P), the implantation amount is, for example, 6.0 × 10 12 cm −2 , and the implantation energy is, for example, 320 keV. Thereby, the Deep Nwell layer 6 is formed in the silicon layer 1B. After the deep nwell layer 6 is formed, the resist pattern R2 is removed from the pad oxide film 5 by, for example, an ashing process.

次に、図７に示すように、バイポーラ領域のうちのコレクタ領域（即ち、コレクタが基板上に引き出される領域）の上方を開口し、それ以外の領域を覆うレジストパターンをパッド酸化膜５上に形成する。そして、このレジストパターンＲ３をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば６．０×１０１２ｃｍ−２、注入エネルギーは例えば３２０ｋｅＶである。これにより、コレクタ領域のシリコン層１ＢにＮ型のＮ−Ｓｉｎｋ層７を形成する。 Next, as shown in FIG. 7, a resist pattern is formed on the pad oxide film 5 so as to open above the collector region of the bipolar region (that is, the region where the collector is drawn on the substrate) and cover the other region. Form. Then, N-type impurities are ion-implanted into the silicon layer 1B using the resist pattern R3 as a mask. Here, the N-type impurity to be ion-implanted is, for example, phosphorus (P), the implantation amount is, for example, 6.0 × 10 12 cm −2 , and the implantation energy is, for example, 320 keV. Thereby, an N-type N-Sink layer 7 is formed on the silicon layer 1B in the collector region.

次に、例えばアッシング処理によって、パッド酸化膜５上からレジストパターンＲ３を除去する。そして、基板１に熱処理（アニール）を施してＤｅｅｐ Ｎｗｅｌｌ層６およびＮ−Ｓｉｎｋ層７に含まれるリンを拡散させ、図７に示すように、Ｄｅｅｐ Ｎｗｅｌｌ層６をＢｕｒｉｅｄ Ｎ＋層４に接合させると共に、Ｎ−Ｓｉｎｋ層７をＢｕｒｉｅｄ Ｎ＋層４に接合させる。更に、パッド酸化膜５を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。 Next, the resist pattern R3 is removed from the pad oxide film 5 by, for example, an ashing process. Then, heat treatment (annealing) is performed on the substrate 1 to diffuse phosphorus contained in the Deep Nwell layer 6 and the N-Sink layer 7, and the Deep Nwell layer 6 is bonded to the Buried N + layer 4 as shown in FIG. 7. At the same time, the N-Sink layer 7 is bonded to the Buried N + layer 4. Further, the pad oxide film 5 is removed by wet etching with, for example, a hydrofluoric acid (HF) solution.

次に、図８に示すように、シリコン層１Ｂ上にシリコン酸化膜８を形成する。このシリコン酸化膜８は、例えば熱酸化法によって４０００Å程度の厚さに形成する。次に、バイポーラ領域の周りを囲む領域（即ち、素子分離領域）の上方を開口し、それ以外の領域を覆うレジストパターンＲ４をシリコン酸化膜８上に形成する。そして、このレジストパターンＲ４をマスクにして、シリコン酸化膜８をエッチングし、更に例えばアッシング処理によってシリコン酸化膜８上からレジストパターンＲ４を除去する。次に、パターニングされたシリコン酸化膜８をマスクにして、シリコン層１Ｂ及びシリコン基板１Ａをエッチングする。これにより、シリコン基板１Ａの内部に底面が到達する深い溝（即ち、ｄｅｅｐ ｔｒｅｎｃｈ）９を形成する。   Next, as shown in FIG. 8, a silicon oxide film 8 is formed on the silicon layer 1B. The silicon oxide film 8 is formed to a thickness of about 4000 mm by, for example, a thermal oxidation method. Next, a resist pattern R4 is formed on the silicon oxide film 8 so as to open above the region surrounding the bipolar region (that is, the element isolation region) and cover the other region. Then, using the resist pattern R4 as a mask, the silicon oxide film 8 is etched, and the resist pattern R4 is removed from the silicon oxide film 8 by, for example, an ashing process. Next, the silicon layer 1B and the silicon substrate 1A are etched using the patterned silicon oxide film 8 as a mask. Thereby, a deep groove (that is, deep trench) 9 having a bottom surface reaching the inside of the silicon substrate 1A is formed.

次に、シリコン酸化膜８の表面を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングしてシリコン酸化膜８を除去する。そして、図９に示すようにｄｅｅｐ ｔｒｅｎｃｈの内壁及び底面にシリコン酸化膜１１を薄く形成する。このシリコン酸化膜１１は、例えば熱酸化処理によって４００Å程度の厚さに形成する。
次に、シリコン酸化膜１１が薄く形成されたｄｅｅｐ ｔｒｅｎｃｈの内部に例えばポリシリコン膜を埋め込んで、ＤＴＩ層１３を完成させる。即ち、ポリシリコン膜を例えばＬＰ−ＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ＣＶＤ）法によって基板１上に形成し、次に、このポリシリコン膜をエッチバックあるいはＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）法で研磨することによって、ｄｅｅｐ ｔｒｅｎｃｈ内にポリシリコン膜を残し、それ以外の領域上からポリシリコン膜を取り除く。 Next, the silicon oxide film 8 is removed by wet etching the surface of the silicon oxide film 8 with, for example, a hydrofluoric acid (HF) solution. Then, as shown in FIG. 9, the silicon oxide film 11 is thinly formed on the inner wall and the bottom surface of the deep trench. This silicon oxide film 11 is formed to a thickness of about 400 mm by, for example, thermal oxidation.
Next, for example, a polysilicon film is embedded in the deep trench where the silicon oxide film 11 is thinly formed to complete the DTI layer 13. That is, a polysilicon film is formed on the substrate 1 by, for example, LP-CVD (low pressure CVD), and then this polysilicon film is etched back or polished by CMP (chemical mechanical polish), thereby deep trench. The polysilicon film is left inside, and the polysilicon film is removed from other regions.

次に、図１０に示すように、シリコン層１ＢにＬＯＣＯＳ層１５Ａを形成して、ＤＴＩ層１３とＬＯＣＯＳ層１５Ａとからなる素子分離層１４を完成させる。また、エミッタ領域とコレクタ領域との間には、ＤＴＩ層１３を形成しないでＬＯＣＯＳ層１５Ｂを形成する。さらに、ＣＭＯＳ領域内のＰＭＯＳトランジスタ６０が形成される領域とＮＭＯＳトランジスタ８０が形成される領域との間には、ＤＴＩ層１３を形成しないでＬＯＣＯＳ層１５Ｃを形成する。この例では、ＬＯＣＯＳ層１５Ａ〜１５Ｃを、ＬＯＣＯＳ法（即ち、シリコン窒化膜をシリコン層表面に部分的に形成した状態で、基板に熱酸化処理を施して、シリコン窒化膜で覆われていないシリコン層表面だけを酸化する方法）で同時に形成する。   Next, as shown in FIG. 10, a LOCOS layer 15A is formed on the silicon layer 1B to complete the element isolation layer 14 including the DTI layer 13 and the LOCOS layer 15A. Further, the LOCOS layer 15B is formed between the emitter region and the collector region without forming the DTI layer 13. Further, the LOCOS layer 15C is formed without forming the DTI layer 13 between the region where the PMOS transistor 60 is formed in the CMOS region and the region where the NMOS transistor 80 is formed. In this example, the LOCOS layers 15A to 15C are formed by a LOCOS method (that is, silicon that is not covered with a silicon nitride film by performing a thermal oxidation process on the substrate with a silicon nitride film partially formed on the surface of the silicon layer). It is simultaneously formed by a method in which only the layer surface is oxidized).

また、このようなＬＯＣＯＳ層１５Ａ〜１５Ｃの形成と前後して、ＣＭＯＳ領域のシリコン層１ＢにＰウェル層１６及びＮウェル層１７を形成する。ＬＯＣＯＳ層１５Ａ〜１５Ｃと、Ｐウェル層１６及びＮウェル層１７を形成した後は、ＣＭＯＳ領域の基板１に、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０をそれぞれ形成する。   Further, before and after the formation of the LOCOS layers 15A to 15C, the P well layer 16 and the N well layer 17 are formed in the silicon layer 1B in the CMOS region. After the LOCOS layers 15A to 15C and the P well layer 16 and the N well layer 17 are formed, the PMOS transistor 60, the capacitor 70, and the NMOS transistor 80 are formed on the substrate 1 in the CMOS region, respectively.

即ち、図１０では、まず始めに、基板１に熱酸化処理を施すことにより、ＣＭＯＳ領域のシリコン層１Ｂ上にゲート酸化膜１８を形成する。次に、ＣＶＤなどの方法により、基板１の上方全面に例えばポリシリコン膜を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いてポリシリコン膜をパターニングすることによって、ゲート酸化膜１８上にゲート電極１９を形成すると共に、ＬＯＣＯＳ層１５Ｃ上にキャパシタ７０の下部電極２１を形成する。このとき、図１０に示すように、バイポーラ領域の基板１上にはポリシリコン膜２２を残存させる。   That is, in FIG. 10, first, the substrate 1 is subjected to thermal oxidation to form the gate oxide film 18 on the silicon layer 1B in the CMOS region. Next, for example, a polysilicon film is formed on the entire upper surface of the substrate 1 by a method such as CVD. Then, by patterning the polysilicon film using a photolithography technique and an etching technique, the gate electrode 19 is formed on the gate oxide film 18 and the lower electrode 21 of the capacitor 70 is formed on the LOCOS layer 15C. At this time, as shown in FIG. 10, the polysilicon film 22 is left on the substrate 1 in the bipolar region.

つまり、このポリシリコン膜のパターニング工程では、ＣＭＯＳ領域の基板１に、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０をそれぞれ形成している間、バイポーラ領域のシリコン層１Ｂがエッチングされるのを防ぐために、当該領域をゲート電極１９の材料膜でカバー（即ち、保護）しておく。この例では、図３３に示すようにバイポーラ領域上からその周辺領域上までを全て覆い、且つ、図１０に示すようにバイポーラ領域上を覆うポリシリコン膜２２の側面がＤＴＩ層の真上に位置するように、ポリシリコン膜をパターニングする。   That is, in this polysilicon film patterning process, the silicon layer 1B in the bipolar region is prevented from being etched while the PMOS transistor 60, the capacitor 70, and the NMOS transistor 80 are formed on the substrate 1 in the CMOS region. In order to prevent this, the region is covered (ie, protected) with the material film of the gate electrode 19. In this example, as shown in FIG. 33, the entire side from the bipolar region to its peripheral region is covered, and the side surface of the polysilicon film 22 covering the bipolar region is positioned right above the DTI layer as shown in FIG. Thus, the polysilicon film is patterned.

このようにバイポーラ領域にポリシリコン膜２２を残存させることによって、ＰＭＯＳトランジスタ６０と、キャパシタ７０及びＮＭＯＳトランジスタ８０を形成している間、バイポーラ領域のシリコン層１Ｂはエッチング雰囲気に晒されずに済み、その被エッチングを防止することができる。これにより、ＳｉＧｅ−ＨＢＴ６０のベース真下に位置するシリコン層（即ち、コレクタ）における縦方向の濃度プロファイルの変動を防止することができる。また、バイポーラ領域のシリコン層１Ｂにエッチングによるダメージを与えずに済むので、後工程で形成されるベース材料膜（即ち、シリコンゲルマニウム）に結晶欠陥を生じさせないようにすることができる。   By leaving the polysilicon film 22 in the bipolar region in this way, the silicon layer 1B in the bipolar region is not exposed to the etching atmosphere while the PMOS transistor 60, the capacitor 70, and the NMOS transistor 80 are formed. This etching can be prevented. Thereby, the fluctuation | variation of the density | concentration profile of the vertical direction in the silicon layer (namely, collector) located just under the base of SiGe-HBT60 can be prevented. Further, since it is not necessary to damage the silicon layer 1B in the bipolar region by etching, it is possible to prevent a crystal defect from being generated in a base material film (that is, silicon germanium) formed in a later process.

次に、基板１の上方全面にキャパシタ７０の誘電体となる絶縁膜を形成し、さらに、キャパシタ７０の上部電極となるポリシリコン膜を形成する。そして、フォトリソグラフィー技術及びエッチング技術を用いて、これらポリシリコン膜及び絶縁膜をパターニングして、キャパシタ７０の誘電体２５と上部電極２７とを完成させる。誘電体２５は例えばシリコン酸化膜又はシリコン窒化膜であり、上部電極２７は例えばポリシリコン膜である。また、このような誘電体２５及び上部電極２７の形成と前後して、フォトリソグラフィー技術及びイオン注入技術を用いてＡｓ、Ｐ、Ｂなどの不純物をシリコン層１Ｂ内にイオン注入することによって、ゲート電極１９両側のシリコン層にＮ型またはＰ型のＬＤＤ層をそれぞれ形成する。   Next, an insulating film serving as a dielectric of the capacitor 70 is formed on the entire upper surface of the substrate 1, and a polysilicon film serving as an upper electrode of the capacitor 70 is further formed. Then, the polysilicon film and the insulating film are patterned by using the photolithography technique and the etching technique, and the dielectric 25 and the upper electrode 27 of the capacitor 70 are completed. The dielectric 25 is, for example, a silicon oxide film or a silicon nitride film, and the upper electrode 27 is, for example, a polysilicon film. Further, before and after the formation of the dielectric 25 and the upper electrode 27, impurities such as As, P, and B are ion-implanted into the silicon layer 1B by using a photolithography technique and an ion implantation technique. N-type or P-type LDD layers are respectively formed on the silicon layers on both sides of the electrode 19.

このように、誘電体２５及び上部電極２７、ＬＤＤ層などを形成した後で、ＣＶＤなどの方法によって基板１の上方全面に例えばシリコン窒化膜を形成する。そして、ＲＩＥなどの異方性エッチングを用いてシリコン窒化膜をエッチバックすることによって、ゲート電極１９の側面にサイドウォール２９を形成すると共に、上部電極２７と下部電極２１の側面にそれぞれサイドウォール３１を形成する。また、このサイドウォールの形成工程では、バイポーラ領域に残されているポリシリコン膜２２の側面にもサイドウォール３２が形成される。   Thus, after forming the dielectric 25, the upper electrode 27, the LDD layer, and the like, for example, a silicon nitride film is formed on the entire upper surface of the substrate 1 by a method such as CVD. Then, by etching back the silicon nitride film using anisotropic etching such as RIE, sidewalls 29 are formed on the side surfaces of the gate electrode 19, and sidewalls 31 are formed on the side surfaces of the upper electrode 27 and the lower electrode 21, respectively. Form. In this sidewall forming step, sidewalls 32 are also formed on the side surfaces of the polysilicon film 22 remaining in the bipolar region.

サイドウォール２９、３１、３２を形成した後は、図１１に示すように、バイポーラ領域上を全て開口し、且つポリシリコン膜の端部２２Ａについてはこれを全て覆う形状のレジストパターンＲ５を基板１上に形成する。そして、このレジストパターンＲ５をマスクに用いて、ポリシリコン膜をエッチングする。このようにして、ＬＯＣＯＳ層１５Ｂを含むバイポーラ領域からポリシリコン膜を除去する。図１１に示すように、この例では、サイドウォール３２はレジストパターンＲ５で覆われているので、その外側でのサブトレンチの形成を防止することができる。その後、図１２に示すように、例えばアッシング処理によってレジストパターンを基板１上から除去する。   After the sidewalls 29, 31, and 32 are formed, as shown in FIG. 11, a resist pattern R5 having a shape that opens all over the bipolar region and covers all the end 22A of the polysilicon film is formed on the substrate 1. Form on top. Then, using this resist pattern R5 as a mask, the polysilicon film is etched. In this manner, the polysilicon film is removed from the bipolar region including the LOCOS layer 15B. As shown in FIG. 11, in this example, since the sidewall 32 is covered with the resist pattern R5, it is possible to prevent the formation of a sub-trench on the outside thereof. Thereafter, as shown in FIG. 12, the resist pattern is removed from the substrate 1 by, for example, an ashing process.

次に、フォトリソグラフィー技術及びイオン注入技術を用いてＢ、Ａｓ、Ｐなどの不純物をＣＭＯＳ領域のシリコン層１Ｂ内にイオン注入することにより、図１２に示すように、サイドウォール２９両側のシリコン層１Ｂに高濃度不純物導入層からなるソース又はドレイン層（以下、「Ｓ／Ｄ」という。）３４、３５を形成する。また、Ｎ型の高濃度不純物導入層であるＮＭＯＳのＳ／Ｄ３５を形成する際には、同時にバイポーラ領域のＮ＋層４５にもイオン注入する。なお、Ｓ／Ｄ３４を形成するＰ型不純物のイオン注入工程では、例えば、バイポーラ領域を図示しないレジストパターンで覆っておく。これにより、バイポーラ領域への不要な高濃度不純物の導入が防がれる。 Next, impurities such as B, As, and P are ion-implanted into the silicon layer 1B in the CMOS region by using the photolithography technique and the ion implantation technique, so that the silicon layers on both sides of the sidewall 29 as shown in FIG. Source or drain layers (hereinafter referred to as “S / D”) 34 and 35 made of a high concentration impurity introduction layer are formed on 1B. Further, when forming the NMOS S / D 35 which is an N-type high-concentration impurity introduction layer, ions are simultaneously implanted into the N + layer 45 in the bipolar region. In the P-type impurity ion implantation process for forming S / D 34, for example, the bipolar region is covered with a resist pattern (not shown). This prevents unnecessary high-concentration impurities from being introduced into the bipolar region.

次に、ＣＭＯＳ領域の基板１上にシリコン酸化膜を形成する。これは、ＳｉＧｅ−ＨＢＴ５０を作り込む間、ＣＭＯＳ領域のシリコン層１Ｂがエッチングされるのを防ぐためである。例えば、図１３に示すように、基板１の上方全面に例えばシリコン酸化膜４１を形成する。このシリコン酸化膜４１は、例えばＴＥＯＳ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）を用いたＡＰ−ＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ−ＣＶＤ）、ＬＰ−ＣＶＤまたはＰ−ＣＶＤ（ｐｌａｓｍａ−ＣＶＤ）で形成する。ここでは説明の便宜上から、ＴＥＯＳ法で形成されたシリコン酸化膜をＴＥＯＳ膜と呼ぶ。図１３に示すＴＥＯＳ膜４１の厚さは、例えば５００Å程度である。   Next, a silicon oxide film is formed on the substrate 1 in the CMOS region. This is to prevent the silicon layer 1B in the CMOS region from being etched while the SiGe-HBT 50 is formed. For example, as shown in FIG. 13, for example, a silicon oxide film 41 is formed on the entire upper surface of the substrate 1. The silicon oxide film 41 is formed by AP-CVD (atmospheric pressure-CVD), LP-CVD, or P-CVD (plasma-CVD) using, for example, TEOS (chemical vapor deposition). Here, for convenience of explanation, a silicon oxide film formed by the TEOS method is referred to as a TEOS film. The thickness of the TEOS film 41 shown in FIG. 13 is, for example, about 500 mm.

次に、図１４に示すように、エミッタ領域の中心部の上方を開口し、それ以外の領域を覆うレジストパターンＲ６をＴＥＯＳ４１膜上に形成する。そして、このレジストパターンＲ６をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば６．０×１０１２ｃｍ−２、注入エネルギーは例えば２７０ｋｅＶである。これにより、図１５に示すように、ＥＢ接合領域のシリコン層１ＢにＮ型のＳＩＣ−１層４３を形成する。その後、例えばアッシング処理によってレジストパターンＲ６を除去する。 Next, as shown in FIG. 14, a resist pattern R6 is formed on the TEOS 41 film that opens above the central portion of the emitter region and covers the other regions. Then, N-type impurities are ion-implanted into the silicon layer 1B using the resist pattern R6 as a mask. Here, the N-type impurity to be ion-implanted is, for example, phosphorus (P), the implantation amount is, for example, 6.0 × 10 12 cm −2 , and the implantation energy is, for example, 270 keV. As a result, as shown in FIG. 15, an N-type SIC-1 layer 43 is formed on the silicon layer 1B in the EB junction region. Thereafter, the resist pattern R6 is removed by, for example, an ashing process.

続いて、図１５に示すように、コレクタ領域とその周辺の上方を開口し、それ以外の領域を覆うレジストパターンＲ７をＴＥＯＳ膜４１上に形成する。そして、このレジストパターンＲ７をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。ここでイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば１．０×１０１５ｃｍ−２、注入エネルギーは例えば２７０ｋｅＶである。これにより、Ｎ−Ｓｉｎｋ層７は更に不純物濃度が高められ、コレクタ抵抗を低減させる効果をもつ。その後、例えばアッシング処理によってレジストパターンＲ７を除去する。 Subsequently, as shown in FIG. 15, a resist pattern R <b> 7 is formed on the TEOS film 41 so as to open the collector region and the periphery and cover the other region. Then, N-type impurities are ion-implanted into the silicon layer 1B using the resist pattern R7 as a mask. Here, the N-type impurity to be ion-implanted is, for example, phosphorus (P), the implantation amount is, for example, 1.0 × 10 15 cm −2 , and the implantation energy is, for example, 270 keV. Thereby, the N-sink layer 7 has an effect of further increasing the impurity concentration and reducing the collector resistance. Thereafter, the resist pattern R7 is removed by, for example, an ashing process.

次に、図１６に示すように、基板１の上方全面にポリシリコン膜４７を形成する。このポリシリコン膜４７は、ＴＥＯＳ膜４１から放出されるガスを封じこめるための膜である。上述したように、本発明者は、ＴＥＯＳ膜４１を形成した基板１に熱処理を施すと、ＴＥＯＳ膜４１から意図しないガスが出てきて炉内に拡散し、当該ガスがベース材料膜（例えば、ＳｉＧｅ）に触れてその膜質が損なわれてしまう、ということに気がついた。そこで、この例では、ベース材料膜を形成する前に、ＴＥＯＳ膜４１上にポリシリコン膜４７を予め形成しておく。このポリシリコン膜４７は、例えばＬＰ−ＣＶＤで１０００Å程度の厚さに形成する。   Next, as shown in FIG. 16, a polysilicon film 47 is formed on the entire upper surface of the substrate 1. The polysilicon film 47 is a film for containing gas released from the TEOS film 41. As described above, when the inventor performs heat treatment on the substrate 1 on which the TEOS film 41 is formed, an unintended gas comes out of the TEOS film 41 and diffuses into the furnace, and the gas is diffused into the base material film (for example, for example, I noticed that touching SiGe) would damage the film quality. Therefore, in this example, a polysilicon film 47 is formed in advance on the TEOS film 41 before forming the base material film. This polysilicon film 47 is formed to a thickness of about 1000 mm by LP-CVD, for example.

次に、図１７に示すように、エミッタ領域の上方を開口し、それ以外の領域を覆うレジストパターンＲ８をポリシリコン膜４７上に形成する。そして、このレジストパターンＲ８をマスクにして、ポリシリコン膜４７をドライエッチングして取り除き、エミッタ領域のＴＥＯＳ膜４１を露出させる。その後、例えばアッシング処理によってレジストパターンＲ８を除去する。   Next, as shown in FIG. 17, a resist pattern R8 is formed on the polysilicon film 47 so as to open above the emitter region and cover the other regions. Then, using this resist pattern R8 as a mask, the polysilicon film 47 is removed by dry etching to expose the TEOS film 41 in the emitter region. Thereafter, the resist pattern R8 is removed by, for example, an ashing process.

次に、図１８において、ポリシリコン膜４７下から露出したエミッタ領域のＴＥＯＳ膜４１を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。フッ酸系の溶液ではポリシリコン膜４７はほとんどエッチングされないので、ＴＥＯＳ膜４１を選択性高く除去することができる。図１９に示すように、このウェットエッチングによって、エミッタ領域のＤｅｅｐ Ｎｗｅｌｌ層６が露出することとなる。   Next, in FIG. 18, the TEOS film 41 in the emitter region exposed from under the polysilicon film 47 is removed by wet etching using, for example, a hydrofluoric acid (HF) solution. Since the polysilicon film 47 is hardly etched in the hydrofluoric acid-based solution, the TEOS film 41 can be removed with high selectivity. As shown in FIG. 19, the deep Nwell layer 6 in the emitter region is exposed by this wet etching.

次に、図２０に示すように、基板１の上方全面に、ベース材料膜として例えばシリコンゲルマニウム（ＳｉＧｅ）層５１を形成する。このシリコンゲルマニウム層５１は、例えばエピタキシャル成長法によって１３００Å程度の厚さに形成する。シリコンゲルマニウム層５１のうちの、単結晶のシリコン層上に直接形成された部分（即ち、エミッタ領域に形成された部分）５１Ａは単結晶構造に形成され、ポリシリコン膜４７上に形成された部分５１Ｂは多結晶構造に形成される。   Next, as shown in FIG. 20, for example, a silicon germanium (SiGe) layer 51 is formed as a base material film on the entire upper surface of the substrate 1. The silicon germanium layer 51 is formed to a thickness of about 1300 mm by, for example, an epitaxial growth method. Of the silicon germanium layer 51, a portion directly formed on the single crystal silicon layer (ie, a portion formed in the emitter region) 51A is formed in a single crystal structure and formed on the polysilicon film 47. 51B is formed in a polycrystalline structure.

次に、図２０に示すように、シリコンゲルマニウム層５１上にＴＥＯＳ膜５３を形成する。ＴＥＯＳ膜５３の厚さは例えば３５０Å程度である。そして、ＴＥＯＳ膜５３上にポリシリコン膜５５を形成する。このポリシリコン膜５５は、例えばＬＰ−ＣＶＤによって５００Å程度の厚さに形成する。   Next, as shown in FIG. 20, a TEOS film 53 is formed on the silicon germanium layer 51. The thickness of the TEOS film 53 is about 350 mm, for example. Then, a polysilicon film 55 is formed on the TEOS film 53. The polysilicon film 55 is formed to a thickness of about 500 mm by, for example, LP-CVD.

次に、図２１に示すように、エミッタ（Ｅ）とベース（Ｂ）とが接合される領域（以下、「ＥＢ接合領域」ともいう。）の上方を開口し、それ以外の領域を覆うレジストパターンＲ９をポリシリコン膜５５上に形成する。そして、このレジストパターンＲ９をマスクに、ポリシリコン膜５５をドライエッチングして除去する。さらに、図２１に示すように、このレジストパターンＲ９をマスクにして、シリコン層１ＢにＮ型不純物をイオン注入する。このイオン注入工程は上述したＳＩＣ−２層５７を形成するための工程である。この工程でイオン注入するＮ型不純物は例えばリン（Ｐ）であり、その注入量は例えば５．０×１０１１ｃｍ−２、注入エネルギーは例えば１００ｋｅＶである。 Next, as shown in FIG. 21, a resist is opened above the region where the emitter (E) and the base (B) are joined (hereinafter also referred to as “EB junction region”) and covers the other regions. A pattern R9 is formed on the polysilicon film 55. Then, using this resist pattern R9 as a mask, the polysilicon film 55 is removed by dry etching. Further, as shown in FIG. 21, N-type impurities are ion-implanted into the silicon layer 1B using the resist pattern R9 as a mask. This ion implantation process is a process for forming the SIC-2 layer 57 described above. The N-type impurity to be ion-implanted in this step is, for example, phosphorus (P), the implantation amount is, for example, 5.0 × 10 11 cm −2 , and the implantation energy is, for example, 100 keV.

次に、例えばアッシング処理によってレジストパターンＲ９を除去し、その後、ポリシリコン膜５５下から露出しているＥＢ接合領域のＴＥＯＳ膜５３を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。   Next, the resist pattern R9 is removed by, for example, ashing, and then the TEOS film 53 in the EB junction region exposed from below the polysilicon film 55 is removed by wet etching with, for example, a hydrofluoric acid (HF) solution. .

次に、図２２に示すように、ポリシリコン膜５９を基板１上の全面に形成する。このポリシリコン膜５９は例えばリン（Ｐ）を多量に含んだ膜であり、例えばＰ−ＣＶＤ法によって２５００Å程度の厚さに形成する。また、このポリシリコン膜５９へのリンの添加はｉｎ−ｓｉｔｕ（即ち、成膜中にドーピングすること）で行う。図２２において、リンを含むポリシリコン膜５９と、シリコンゲルマニウム層５１Ａとが直接接触している部分がＥＢ接合領域である。なお、上記ＥＢ接合領域における固層エピ化対策のため、ポリシリコン膜５９を形成する前に基板にＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）処理を施しておくことが好ましい。ここで、固層エピ化とは、ポリシリコン膜５９が、下層のシリコンゲルマニウム層５１Ａの結晶状態を反映してエピタキシャル成長することである。こうしてできたポリシリコン膜５９は単結晶であるため、後工程の熱処理（アニール）によって膜中に含有するリンがシリコンゲルマニウム層５１Ａ中に拡散しにくくなる。そのために所望のＥＢ接合を得ることができなくなるので、固層エピ化は避けるほうが望ましい。   Next, as shown in FIG. 22, a polysilicon film 59 is formed on the entire surface of the substrate 1. This polysilicon film 59 is a film containing a large amount of phosphorus (P), for example, and is formed to a thickness of about 2500 mm by, for example, P-CVD. Further, phosphorus is added to the polysilicon film 59 in-situ (that is, doping is performed during film formation). In FIG. 22, the portion where the polysilicon film 59 containing phosphorus and the silicon germanium layer 51A are in direct contact is an EB junction region. In order to prevent solid layer epitaxy in the EB junction region, it is preferable to subject the substrate to RTA (rapid thermal oxidation) before forming the polysilicon film 59. Here, the solid layer epitaxy means that the polysilicon film 59 is epitaxially grown reflecting the crystal state of the lower silicon germanium layer 51A. Since the polysilicon film 59 thus formed is a single crystal, phosphorus contained in the film is less likely to diffuse into the silicon germanium layer 51A by a subsequent heat treatment (annealing). For this reason, a desired EB junction cannot be obtained, so it is desirable to avoid solid layer epitaxy.

次に、図２３に示すように、ＥＢ接合領域とその周辺だけを覆い、それ以外の領域を覆わない（即ち、露出させる）レジストパターンＲ１０をポリシリコン膜５９上に形成する。そして、このレジストパターンＲ１０をマスクにして、ポリシリコン膜５９、５５をドライエッチングして取り除く。これにより、図２３に示すようにエミッタ５９を形成する。   Next, as shown in FIG. 23, a resist pattern R10 is formed on the polysilicon film 59 so as to cover only the EB junction region and its periphery and not cover (i.e., expose) other regions. Then, using this resist pattern R10 as a mask, the polysilicon films 59 and 55 are removed by dry etching. Thereby, an emitter 59 is formed as shown in FIG.

次に、図２４に示すように、レジストパターンＲ１０をマスクに、シリコンゲルマニウム層５１に向けてＰ型不純物をイオン注入する。このイオン注入は、シリコンゲルマニウム層からなるベース引き出し電極の抵抗を下げるためと、ＬＯＣＯＳ１５Ｂの端部付近におけるシリコンゲルマニウム層５１Ａの欠陥に起因するベース・コレクタ間リークを防止するための２つの目的をもつ。当該工程では例えばボロン（Ｂ）などのＰ型不純物を２段階にてイオン注入する。例えば、浅く注入する条件としてＢＦ２＋をイオン注入する場合は、注入量が例えば２．０×１０１５ｃｍ−２、注入エネルギーが例えば４０ｋｅＶである。また、深く注入する条件としてＢ＋をイオン注入する場合は、注入量が例えば５．０×１０１３ｃｍ−２、注入エネルギーが例えば３０ｋｅＶである。この深いイオン注入により、エミッタ５９の両脇にＰ＋層６３が形成される。このようなイオン注入を行った後は、図２５に示すように、例えばアッシング処理によってレジストパターンＲ１０を除去する。 Next, as shown in FIG. 24, P-type impurities are ion-implanted toward the silicon germanium layer 51 using the resist pattern R10 as a mask. This ion implantation has two purposes: to lower the resistance of the base extraction electrode made of the silicon germanium layer and to prevent leakage between the base and the collector due to defects in the silicon germanium layer 51A in the vicinity of the end of the LOCOS 15B. . In this process, a P-type impurity such as boron (B) is ion-implanted in two stages. For example, when BF2 + is ion-implanted as a condition for shallow implantation, the implantation amount is 2.0 × 10 15 cm −2 and the implantation energy is 40 keV, for example. Moreover, when ion implantation of B + is performed as a deep implantation condition, the implantation amount is, for example, 5.0 × 10 13 cm −2 , and the implantation energy is, for example, 30 keV. By this deep ion implantation, P + layers 63 are formed on both sides of the emitter 59. After such ion implantation, as shown in FIG. 25, the resist pattern R10 is removed by, for example, an ashing process.

次に、図２６に示すように、エミッタ領域と、ベース引き出し電極を形成する領域とを覆い、それ以外の領域を覆わない（即ち、露出させる）レジストパターンＲ１１をＴＥＯＳ膜５３上に形成する。そして、このレジストパターンＲ１１をマスクに、ＴＥＯＳ膜５３をエッチングして取り除く。続いて、図２６に示すように、レジストパターンＲ１１をマスクに多結晶構造のシリコンゲルマニウム層５１Ｂ及びポリシリコン膜４７をエッチングして除去する。このエッチング工程では、下地のＴＥＯＳ膜４１がエッチングストッパーとして機能する。その後、例えばアッシング処理によってレジストパターンＲ１１を除去する。   Next, as shown in FIG. 26, a resist pattern R11 is formed on the TEOS film 53 so as to cover the emitter region and the region where the base lead electrode is formed and not cover (i.e., expose) the other region. Then, the TEOS film 53 is removed by etching using the resist pattern R11 as a mask. Subsequently, as shown in FIG. 26, the silicon germanium layer 51B having a polycrystalline structure and the polysilicon film 47 are removed by etching using the resist pattern R11 as a mask. In this etching process, the underlying TEOS film 41 functions as an etching stopper. Thereafter, the resist pattern R11 is removed by, for example, an ashing process.

次に、図２７に示すように、ポリシリコン膜４７下から露出しているＴＥＯＳ膜４１を例えばフッ酸（ＨＦ）系の溶液でウェットエッチングして除去する。そして、図２８に示すように、再度、基板１上にＴＥＯＳ膜６１を形成する。このＴＥＯＳ膜６１は、後工程のシリサイド工程でサリサイドブロック用に使用される膜である。この例では、ＴＥＯＳ膜６１を１４００Å程度に形成する。次に、基板１に熱処理（アニール）を施して、ポリシリコン膜５９に含まれるリン（Ｐ）をシリコンゲルマニウム層５１側に拡散させてＥＢ接合を形成する。   Next, as shown in FIG. 27, the TEOS film 41 exposed from under the polysilicon film 47 is removed by wet etching using, for example, a hydrofluoric acid (HF) solution. Then, as shown in FIG. 28, a TEOS film 61 is formed again on the substrate 1. The TEOS film 61 is a film used for the salicide block in a silicide process which is a subsequent process. In this example, the TEOS film 61 is formed to about 1400 mm. Next, the substrate 1 is subjected to heat treatment (annealing), and phosphorus (P) contained in the polysilicon film 59 is diffused to the silicon germanium layer 51 side to form an EB junction.

次に、図２９に示すように、ＴＥＯＳ膜６１をエッチバックして、エミッタ５９の側面にサイドウォール６１を形成する。なお、この例では、ＬＯＣＯＳ層１５Ｂ上にＴＥＯＳ膜４１とポリシリコン膜４７とが残され、その上に多結晶のシリコンゲルマニウム層５１Ｂが形成されているので、シリコン層１Ｂに直接形成されたシリコンゲルマニウム層５１ＡとＬＯＣＯＳ層１５Ｂ上に形成されたシリコンゲルマニウム層５１Ｂとの段差が大きい。そのため、図２９に示すように、ＬＯＣＯＳ層１５Ｂのバーズビーク端部（即ち、ＬＯＣＯＳエッジ）にもサイドウォール６１が形成される。   Next, as shown in FIG. 29, the TEOS film 61 is etched back to form sidewalls 61 on the side surfaces of the emitter 59. In this example, since the TEOS film 41 and the polysilicon film 47 are left on the LOCOS layer 15B, and the polycrystalline silicon germanium layer 51B is formed on the TEOS film 41 and the polysilicon film 47, the silicon directly formed on the silicon layer 1B is formed. There is a large step between the germanium layer 51A and the silicon germanium layer 51B formed on the LOCOS layer 15B. Therefore, as shown in FIG. 29, sidewalls 61 are also formed at bird's beak ends (that is, LOCOS edges) of the LOCOS layer 15B.

次に、図３０に示すように、サリサイドプロセスによって、サイドウォール６１から露出しているエミッタ５９上、ベース引き出し電極５１上及びコレクタＮ＋層４５上にシリサイド６７を自己整合的に形成する。なお、このサリサイドプロセスでは、ＣＭＯＳ領域のＳ／Ｄ３４、３５およびＣＭＯＳのゲート電極１９、キャパシタの上部電極２７の上にもシリサイド６７が形成される。 Next, as shown in FIG. 30, silicide 67 is formed in a self-aligned manner on the emitter 59, the base lead electrode 51, and the collector N + layer 45 exposed from the sidewall 61 by a salicide process. In this salicide process, silicide 67 is also formed on the S / Ds 34 and 35 in the CMOS region, the CMOS gate electrode 19 and the upper electrode 27 of the capacitor.

次に、図３０において、基板１上の全面に層間絶縁膜としてＴＥＯＳ膜を形成し、さらにＳＯＧ膜を形成する。ここで、ＳＯＧ膜とは、ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）法によって形成されるシリコン酸化膜のことである。そして、図３１に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、シリサイド６７上の層間絶縁膜６９をエッチングして除去し、コンタクトホール７１を形成する。その後、基板１の上方全面に例えばアルミニウム合金膜をスパッタリングで形成し、このアルミニウム合金膜をフォトリソグラフィー技術及びエッチング技術を用いてエッチングすることによって、図１に示したような配線部７３を形成する。その後、基板１にシンター処理を施して半導体装置を完成させる。   Next, in FIG. 30, a TEOS film is formed as an interlayer insulating film on the entire surface of the substrate 1, and an SOG film is further formed. Here, the SOG film is a silicon oxide film formed by an SOG (spin on glass) method. Then, as shown in FIG. 31, the interlayer insulating film 69 on the silicide 67 is removed by etching using a photolithography technique and an etching technique to form a contact hole 71. Thereafter, for example, an aluminum alloy film is formed on the entire upper surface of the substrate 1 by sputtering, and this aluminum alloy film is etched by using a photolithography technique and an etching technique, thereby forming the wiring portion 73 as shown in FIG. . Thereafter, a sintering process is performed on the substrate 1 to complete the semiconductor device.

以上説明したように、本発明の実施の形態では、図３２（ａ）に示すように、バイポーラ領域上から当該領域周縁のＬＯＣＯＳ層１５Ａまでをポリシリコン膜２２で全て覆った状態で、ＣＭＯＳ形成フローを行う。ポリシリコン膜２２はゲート電極の材料膜である。次に、少なくともゲート電極の側面にサイドウォールを形成した後で、図３２（ｂ）に示すように、バイポーラ領域上を全て開口し、且つポリシリコン膜の端部２２Ａを全て覆う形状のレジストパターンＲ５を基板１上に形成する。そして、このレジストパターンＲ５をマスクにして、ポリシリコン膜２２をエッチングして除去する。   As described above, in the embodiment of the present invention, as shown in FIG. 32A, the CMOS formation is performed with the polysilicon film 22 covering the entire area from the bipolar region to the LOCOS layer 15A at the periphery of the region. Perform the flow. The polysilicon film 22 is a material film for the gate electrode. Next, after forming a sidewall on at least the side surface of the gate electrode, as shown in FIG. 32B, the resist pattern is formed so as to open all over the bipolar region and cover all the end 22A of the polysilicon film. R5 is formed on the substrate 1. Then, using this resist pattern R5 as a mask, the polysilicon film 22 is removed by etching.

このような構成であれば、図３２（ｃ）に示すように、バイポーラ領域の内側にサイドウォール３２が形成されることを防ぐことができる。これにより、バイポーラ領域でのサブトレンチの形成を回避することができるので、例えば、ＳｉＧｅ−ＨＢＴ５０を流れる電流がサブトレンチを介して基板１側にリークしまう等の不具合を防ぐことができる。
また、図３２（ｄ）ベース引き出し電極（シリコンゲルマニウム層）５１がサイドウォール３２上に形成されることもないので、ベース引き出し電極５１表面の凹凸を小さく抑える（即ち、ベース引き出し電極５１をフラットに形成する）ことが可能である。これにより、ベース引き出し電極５１上にコンタクトホールを形成することが容易である。さらに、バイポーラ領域周辺のＬＯＣＯＳ層１５Ａ上にサイドウォール３２等を残しておいても、ＳｉＧｅ−ＨＢＴ５０を形成するうえで邪魔にはならない。従って、サイドウォール３２を除去するための専用工程は不要であり、工程数の増加を防ぐことができる。 With such a configuration, as shown in FIG. 32C, the sidewall 32 can be prevented from being formed inside the bipolar region. Thereby, since formation of the sub-trench in the bipolar region can be avoided, for example, it is possible to prevent a problem such that a current flowing through the SiGe-HBT 50 leaks to the substrate 1 side through the sub-trench.
Further, since the base lead electrode (silicon germanium layer) 51 is not formed on the sidewall 32, the unevenness on the surface of the base lead electrode 51 is kept small (that is, the base lead electrode 51 is flattened). Can be formed). Thereby, it is easy to form a contact hole on the base lead electrode 51. Further, even if the sidewall 32 and the like are left on the LOCOS layer 15A around the bipolar region, it does not interfere with the formation of the SiGe-HBT 50. Therefore, a dedicated process for removing the sidewall 32 is not necessary, and an increase in the number of processes can be prevented.

なお、本発明では、バイポーラ領域からポリシリコン膜２２を除去する際に、図３４に示すように、ポリシリコン膜２２上とサイドウォール３２上の全てを開口するレジストパターンＲ´５を基板１上に形成し、このレジストパターンＲ´５をマスクにポリシリコン膜２２をエッチングするようにしても良い。つまり、バイポーラ領域を保護するカバーをその端部を含めて全て取り除くようにしても良い。   In the present invention, when the polysilicon film 22 is removed from the bipolar region, a resist pattern R′5 that opens all over the polysilicon film 22 and the sidewalls 32 is formed on the substrate 1 as shown in FIG. The polysilicon film 22 may be etched using the resist pattern R′5 as a mask. That is, you may make it remove all the covers which protect a bipolar area | region including the edge part.

このような構成であれば、上記の実施の形態と比べて、サイドウォール３２外側のＬＯＣＯＳ層１５Ａにサブトレンチが形成されてしまう可能性がある。しかし、たとえサブトレンチが形成されたとしても、その形成位置はバイポーラ領域の外側であり、サブトレンチ上にベース引き出し電極等が形成されることは無い。従って、上記の実施形態と同様に、バイポーラトランジスタを流れる電流がサブトレンチを介して基板１側にリークしまう等の不具合を防ぐことができる。   With such a configuration, there is a possibility that a sub-trench may be formed in the LOCOS layer 15A outside the sidewall 32 as compared with the above embodiment. However, even if the sub-trench is formed, the formation position is outside the bipolar region, and the base lead electrode or the like is not formed on the sub-trench. Therefore, similarly to the above-described embodiment, it is possible to prevent problems such as that the current flowing through the bipolar transistor leaks to the substrate 1 side through the sub-trench.

この実施の形態では、ＳｉＧｅ−ＨＢＴ５０が本発明の「バイポーラトランジスタ」に対応し、ＰＭＯＳトランジスタ６０、キャパシタ７０及びＮＭＯＳトランジスタ８０が本発明の「所定の回路素子」又は「ＭＯＳトランジスタ」に対応している。また、ＣＭＯＳ領域が本発明の「ＭＯＳトランジスタが形成される領域」又は「回路素子が形成される領域」に対応している。さらに、ＤＴＩ層１３及びＬＯＣＯＳ層１５Ａからなる素子分離層が本発明の「絶縁層」に対応し、ポリシリコン膜２２が本発明の「電極の材料膜」又は「ゲート電極の材料膜」に対応している。また、ＴＥＯＳ膜４１が本発明の「保護膜」に対応し、ポリシリコン膜４７が本発明の「出ガス防止膜」に対応している。   In this embodiment, the SiGe-HBT 50 corresponds to the “bipolar transistor” of the present invention, and the PMOS transistor 60, the capacitor 70, and the NMOS transistor 80 correspond to the “predetermined circuit element” or “MOS transistor” of the present invention. Yes. The CMOS region corresponds to “a region where a MOS transistor is formed” or “a region where a circuit element is formed” of the present invention. Further, the element isolation layer composed of the DTI layer 13 and the LOCOS layer 15A corresponds to the “insulating layer” of the present invention, and the polysilicon film 22 corresponds to the “electrode material film” or the “gate electrode material film” of the present invention. is doing. The TEOS film 41 corresponds to the “protective film” of the present invention, and the polysilicon film 47 corresponds to the “outgas prevention film” of the present invention.

なお、この実施の形態では、本発明の「所定の回路素子」の一例としてＰＭＯＳトランジスタ６０等を例示したが、「所定の回路素子」はこれに限られることはなく、例えば、加速度センサ等であっても良い。このような場合には、バイポーラ領域及びその周縁を加速度センサの電極材料膜で全て覆い、次に、この状態で加速度センサの形成フローを行い、そして、当該形成フローが終了した後でバイポーラ領域から加速度センサの電極材料膜を除去する。これにより、工程数を増やすことなく、バイポーラ領域内でのサイドウォールの残存やサブトレンチの形成を防止することができる。   In this embodiment, the PMOS transistor 60 and the like are illustrated as an example of the “predetermined circuit element” of the present invention. However, the “predetermined circuit element” is not limited to this, for example, an acceleration sensor or the like. There may be. In such a case, the bipolar region and its periphery are all covered with the electrode material film of the acceleration sensor, then the acceleration sensor formation flow is performed in this state, and after the formation flow is completed, the bipolar region is removed. The electrode material film of the acceleration sensor is removed. Thereby, it is possible to prevent the sidewall from remaining in the bipolar region and the formation of the sub-trench without increasing the number of steps.

実施の形態に係る半導体装置の構成例を示す断面図。FIG. 14 is a cross-sectional view illustrating a structure example of a semiconductor device according to an embodiment. 実施の形態に係る半導体装置の製造方法を示す断面図（その１）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 1). 実施の形態に係る半導体装置の製造方法を示す断面図（その２）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 2). 実施の形態に係る半導体装置の製造方法を示す断面図（その３）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 3). 実施の形態に係る半導体装置の製造方法を示す断面図（その４）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 4). 実施の形態に係る半導体装置の製造方法を示す断面図（その５）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 5). 実施の形態に係る半導体装置の製造方法を示す断面図（その６）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 6). 実施の形態に係る半導体装置の製造方法を示す断面図（その７）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 7). 実施の形態に係る半導体装置の製造方法を示す断面図（その８）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 8). 実施の形態に係る半導体装置の製造方法を示す断面図（その９）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 9). 実施の形態に係る半導体装置の製造方法を示す断面図（その１０）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 10). 実施の形態に係る半導体装置の製造方法を示す断面図（その１１）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 11). 実施の形態に係る半導体装置の製造方法を示す断面図（その１２）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 12). 実施の形態に係る半導体装置の製造方法を示す断面図（その１３）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 13). 実施の形態に係る半導体装置の製造方法を示す断面図（その１４）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 14). 実施の形態に係る半導体装置の製造方法を示す断面図（その１５）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 15). 実施の形態に係る半導体装置の製造方法を示す断面図（その１６）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 16). 実施の形態に係る半導体装置の製造方法を示す断面図（その１７）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 17). 実施の形態に係る半導体装置の製造方法を示す断面図（その１８）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 18). 実施の形態に係る半導体装置の製造方法を示す断面図（その１９）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 19). 実施の形態に係る半導体装置の製造方法を示す断面図（その２０）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 20). 実施の形態に係る半導体装置の製造方法を示す断面図（その２１）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 21). 実施の形態に係る半導体装置の製造方法を示す断面図（その２２）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 22). 実施の形態に係る半導体装置の製造方法を示す断面図（その２３）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 23). 実施の形態に係る半導体装置の製造方法を示す断面図（その２４）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 24). 実施の形態に係る半導体装置の製造方法を示す断面図（その２５）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 25). 実施の形態に係る半導体装置の製造方法を示す断面図（その２６）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 26). 実施の形態に係る半導体装置の製造方法を示す断面図（その２７）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 27). 実施の形態に係る半導体装置の製造方法を示す断面図（その２８）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 28). 実施の形態に係る半導体装置の製造方法を示す断面図（その２９）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 29). 実施の形態に係る半導体装置の製造方法を示す断面図（その３０）。Sectional drawing which shows the manufacturing method of the semiconductor device which concerns on embodiment (the 30). 実施の形態の概要を示す図。The figure which shows the outline | summary of embodiment. バイポーラ領域とポリシリコン膜２２との平面視での位置関係を示す図。The figure which shows the positional relationship in the planar view of a bipolar region and the polysilicon film. その他の実施形態に係る半導体装置の製造方法を示す図。The figure which shows the manufacturing method of the semiconductor device which concerns on other embodiment. 従来例の問題点を示す図。The figure which shows the trouble of a prior art example.

符号の説明Explanation of symbols

１ 基板
１Ａ シリコン基板
１Ｂ シリコン層
２、８、１１、４１ シリコン酸化膜
３、５ パッド酸化膜
４ Ｂｕｒｉｅｄ Ｎ＋層
６ Ｄｅｅｐ Ｎｗｅｌｌ層
７ Ｎ−Ｓｉｎｋ（Ｎ−）層
１３ ＤＴＩ層
１４ 素子分離層
１５Ａ〜１５Ｃ ＬＯＣＯＳ層
１６ Ｐウェル層
１７ Ｎウェル層
１８ ゲート酸化膜
１９ ゲート電極
２１ 下部電極
２２ ポリシリコン膜
２２Ａ 端部
２５ 誘電体
２７ 上部電極
２９、３１、３２ サイドウォール
４１、５３ シリコン酸化膜（ＴＥＯＳ膜）
４３ ＳＩＣ−１層
４５ コレクタＮ＋層
４７、５５ ポリシリコン膜
５０ ＳｉＧｅ−ＨＢＴ
５１ シリコンゲルマニウム層（ベース引き出し電極）
５１Ａ 単結晶のシリコンゲルマニウム層（ベース）
５１Ｂ 多結晶のシリコンゲルマニウム層
５７ ＳＩＣ−２層
５９ ポリシリコン膜（エミッタ）
６０ ＰＭＯＳトランジスタ
６１ サイドウォール（ＴＥＯＳ膜）
６３ Ｐ＋層
６７ シリサイド
６９ 層間絶縁膜
７０ キャパシタ
７１ コンタクトホール
７３ 配線部
８０ ＮＭＯＳトランジスタ
Ｒ１〜Ｒ１１ レジストパターン 1 substrate 1A silicon substrate 1B silicon layer 2,8,11,41 silicon oxide films 3 and 5 the pad oxide film 4 Buried N + layer 6 Deep Nwell layer 7 N-Sink (N -) layer 13 DTI layer 14 isolation layer 15A -15C LOCOS layer 16 P well layer 17 N well layer 18 Gate oxide film 19 Gate electrode 21 Lower electrode 22 Polysilicon film 22A End 25 Dielectric 27 Upper electrodes 29, 31, 32 Side walls 41, 53 Silicon oxide film (TEOS) film)
43 SIC-1 layer 45 collector N + layer 47, 55 polysilicon film 50 SiGe-HBT
51 Silicon germanium layer (base lead electrode)
51A Monocrystalline silicon germanium layer (base)
51B Polycrystalline silicon germanium layer 57 SIC-2 layer 59 Polysilicon film (emitter)
60 PMOS transistor 61 Side wall (TEOS film)
63 P + layer 67 Silicide 69 Interlayer insulating film 70 Capacitor 71 Contact hole 73 Wiring part 80 NMOS transistors R1 to R11 Resist pattern

Claims (6)

バイポーラトランジスタと、電極を有する所定の回路素子とを同一基板に形成する半導体装置の製造方法であって、
前記バイポーラトランジスタが形成される領域と前記回路素子が形成される領域とを素子分離する絶縁層を前記基板に形成する工程と、
前記絶縁層が形成された前記基板上の全面に前記電極の材料膜を形成する工程と、
前記電極の材料膜をパターニングして前記回路素子が形成される領域の前記基板上に前記電極を形成する工程と、を含み、
前記電極を形成する工程では、
前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを全て覆うように前記電極の材料膜を前記基板上に残存させる、ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device in which a bipolar transistor and a predetermined circuit element having an electrode are formed on the same substrate,
Forming an insulating layer on the substrate for element isolation between a region where the bipolar transistor is formed and a region where the circuit element is formed;
Forming a material film of the electrode on the entire surface of the substrate on which the insulating layer is formed;
Patterning a material film of the electrode to form the electrode on the substrate in a region where the circuit element is formed, and
In the step of forming the electrode,
A method of manufacturing a semiconductor device, wherein a material film of the electrode is left on the substrate so as to cover the entire region from the region where the bipolar transistor is formed to the insulating layer around the region. バイポーラトランジスタとＭＯＳトランジスタとを同一基板に形成する半導体装置の製造方法であって、
前記バイポーラトランジスタが形成される領域と前記ＭＯＳトランジスタが形成される領域とを素子分離する絶縁層を前記基板に形成する工程と、
前記絶縁層が形成された前記基板上の全面に、前記ＭＯＳトランジスタのゲート電極の材料膜を形成する工程と、
前記ゲート電極の材料膜をパターニングして前記ＭＯＳトランジスタが形成される領域の前記基板上に前記ゲート電極を形成する工程と、を含み、
前記ゲート電極を形成する工程では、
前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを全て覆うように前記ゲート電極の材料膜を前記基板上に残存させる、ことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device in which a bipolar transistor and a MOS transistor are formed on the same substrate,
Forming an insulating layer on the substrate for element isolation between a region where the bipolar transistor is formed and a region where the MOS transistor is formed;
Forming a material film of the gate electrode of the MOS transistor on the entire surface of the substrate on which the insulating layer is formed;
Patterning a material film of the gate electrode to form the gate electrode on the substrate in a region where the MOS transistor is formed,
In the step of forming the gate electrode,
A method of manufacturing a semiconductor device, wherein a material film of the gate electrode is left on the substrate so as to cover the entire region from the region where the bipolar transistor is formed to the insulating layer around the region. 前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを前記ゲート電極の材料膜で全て覆った状態で、前記基板に前記ＭＯＳトランジスタを形成するための所定の製造処理を施す工程と、
前記製造処理を施した後で、前記バイポーラトランジスタが形成される領域の前記基板上から前記ゲート電極の材料膜を除去する工程と、をさらに含み、
前記ゲート電極の材料膜を除去する工程では、
前記バイポーラトランジスタが形成される領域上を全て開口し、且つ前記ゲート電極の材料膜の端部を覆う形状のレジストパターンをマスクに用いて、当該ゲート電極の材料膜をエッチングする、ことを特徴とする請求項２に記載の半導体装置の製造方法。 A predetermined manufacturing process for forming the MOS transistor on the substrate is performed in a state where the material from the gate electrode is entirely covered from the region where the bipolar transistor is formed to the insulating layer around the region. Process,
And after removing the material film of the gate electrode from the substrate in the region where the bipolar transistor is formed after performing the manufacturing process,
In the step of removing the material film of the gate electrode,
Etching the material film of the gate electrode using a resist pattern having a shape that opens all over the region where the bipolar transistor is formed and covers an end of the material film of the gate electrode as a mask. A method for manufacturing a semiconductor device according to claim 2. 前記バイポーラトランジスタが形成される領域上から当該領域周辺の前記絶縁層上までを前記ゲート電極の材料膜で全て覆った状態で、前記基板に前記ＭＯＳトランジスタを形成するための所定の製造処理を施す工程と、
前記製造処理を施した後で、前記バイポーラトランジスタが形成される領域の前記基板上から前記ゲート電極の材料膜を除去する工程と、をさらに含み、
前記ゲート電極の材料膜を除去する工程では、
当該ゲート電極の材料膜上を全て開口する形状のレジストパターンをマスクに用いて、当該ゲート電極の材料膜をエッチングする、ことを特徴とする請求項２に記載の半導体装置の製造方法。 A predetermined manufacturing process for forming the MOS transistor on the substrate is performed in a state where the material from the gate electrode is entirely covered from the region where the bipolar transistor is formed to the insulating layer around the region. Process,
And after removing the material film of the gate electrode from the substrate in the region where the bipolar transistor is formed after performing the manufacturing process,
In the step of removing the material film of the gate electrode,
3. The method of manufacturing a semiconductor device according to claim 2, wherein the material film of the gate electrode is etched using a resist pattern having a shape opening all over the material film of the gate electrode as a mask. 前記バイポーラトランジスタのベース材料膜にシリコンゲルマニウム（ＳｉＧｅ）を使用する、ことを特徴とする請求項２から請求項４の何れか一項に記載の半導体装置の製造方法。   5. The method for manufacturing a semiconductor device according to claim 2, wherein silicon germanium (SiGe) is used for a base material film of the bipolar transistor. 6. 前記バイポーラトランジスタが形成される領域の前記基板上から前記ゲート電極の材料膜を除去した後で、前記基板上の全面に保護膜を形成する工程と、
前記保護膜上に出ガス防止膜を形成する工程と、
前記バイポーラトランジスタが形成される領域のうちの、エミッタ領域の前記基板上から前記出ガス防止膜と前記保護膜とを除去する工程と、
前記出ガス防止膜と前記保護膜とが除去された前記エミッタ領域の前記基板上にベース材料膜を形成する工程と、をさらに含むことを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。 Forming a protective film on the entire surface of the substrate after removing the material film of the gate electrode from the substrate in a region where the bipolar transistor is formed;
Forming an outgas prevention film on the protective film;
Removing the outgas prevention film and the protective film from the substrate in the emitter region of the region where the bipolar transistor is formed;
6. The method according to claim 1, further comprising a step of forming a base material film on the substrate in the emitter region from which the outgas prevention film and the protective film have been removed. A method for manufacturing the semiconductor device according to the item.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021747A (en) * 2006-07-11 2008-01-31 Asahi Kasei Electronics Co Ltd Method of manufacturing semiconductor device, and semiconductor device
CN103035749A (en) * 2012-01-12 2013-04-10 上海华虹Nec电子有限公司 Horizontal zener diode structure and implement method thereof in germanium-silicon bipolar complementary metal oxide semiconducto (BiCMOS) technology

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304261A (en) * 1992-04-27 1993-11-16 Sony Corp Fabrication of semiconductor device
JPH11163176A (en) * 1997-11-27 1999-06-18 Mitsubishi Electric Corp Manufacture of semiconductor device
JP2000216276A (en) * 1999-01-19 2000-08-04 Sony Corp Semiconductor device and manufacture of the same
JP2003243410A (en) * 2002-02-20 2003-08-29 Hitachi Ltd Method of manufacturing semiconductor device and semiconductor device
JP2004319983A (en) * 2003-04-18 2004-11-11 Internatl Business Mach Corp <Ibm> INTEGRATION SYSTEM OF BiCMOS HAVING RAISED EXTERNAL BASE

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304261A (en) * 1992-04-27 1993-11-16 Sony Corp Fabrication of semiconductor device
JPH11163176A (en) * 1997-11-27 1999-06-18 Mitsubishi Electric Corp Manufacture of semiconductor device
JP2000216276A (en) * 1999-01-19 2000-08-04 Sony Corp Semiconductor device and manufacture of the same
JP2003243410A (en) * 2002-02-20 2003-08-29 Hitachi Ltd Method of manufacturing semiconductor device and semiconductor device
JP2004319983A (en) * 2003-04-18 2004-11-11 Internatl Business Mach Corp <Ibm> INTEGRATION SYSTEM OF BiCMOS HAVING RAISED EXTERNAL BASE

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008021747A (en) * 2006-07-11 2008-01-31 Asahi Kasei Electronics Co Ltd Method of manufacturing semiconductor device, and semiconductor device
CN103035749A (en) * 2012-01-12 2013-04-10 上海华虹Nec电子有限公司 Horizontal zener diode structure and implement method thereof in germanium-silicon bipolar complementary metal oxide semiconducto (BiCMOS) technology
CN103035749B (en) * 2012-01-12 2015-04-08 上海华虹宏力半导体制造有限公司 Horizontal zener diode structure and implement method thereof in germanium-silicon bipolar complementary metal oxide semiconducto (BiCMOS) technology

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