JP2008010705A

JP2008010705A - Package structure of chip built-in substrate

Info

Publication number: JP2008010705A
Application number: JP2006180807A
Authority: JP
Inventors: Shih-Ping Hsu; 詩濱許
Original assignee: Phoenix Precision Technology Corp
Current assignee: Phoenix Precision Technology Corp
Priority date: 2006-06-30
Filing date: 2006-06-30
Publication date: 2008-01-17

Abstract

<P>PROBLEM TO BE SOLVED: To provide a package structure of a chip built-in substrate for effectively positioning the semiconductor chip to a chip carrier. <P>SOLUTION: The package structure of the chip built-in substrate comprises a carrier plate having a step-like opening, the semiconductor chip (or the chip set) housed in the opening of the carrier plate; a dielectric layer formed to the semiconductor chip and the carrier plate, filled in a gap between the semiconductor chip and the opening of the carrier plate, and fixing the semiconductor chip to the carrier plate; and a circuit layer formed in the dielectric layer. The circuit layer is electrically connected to electrode pads of the semiconductor chip by a plurality of conductive structures, in the result, the semiconductor chip is electrically connected outside. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、チップが基板に埋め込まれたパッケージ構造に関し、より詳しくは、半導体チップが統合されたパッケージ構造に関するものである。 The present invention relates to a package structure in which chips are embedded in a substrate, and more particularly to a package structure in which semiconductor chips are integrated.

近年、半導体パッケージ技術の進歩に伴って、半導体装置（Ｓｅｍｉｃｏｎｄｕｃｔｏｒｄｅｖｉｃｅ）としてはさまざまなパッケージ形態が開発されており、主にパッケージ基板（ｐａｃｋａｇｅｓｕｂｓｔｒａｔｅ）またはリードフレームに半導体チップを設けておいて、半導体チップをパッケージ基板またはリードフレームに電気的に接続し、そして、コロイドによりパッケージを行う。この中では、ボールグリッドアレー（ＢａｌｌＧｒｉｄＡｒｒａｙ，ＢＧＡ）と言われる極めて優れた半導体パッケージ技術が知られている。その特徴とししては、半導体チップがパッケージ基板に設けられ、セルフアラインメント（Ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）技術により前記パッケージ基板の裏面に格子状に配列された半田ボール（ｓｏｌｄｅｒｂａｌｌ）が複数配設されることにより、同じ単位面積である半導体チップキャリアに入力／出力接続端子（Ｉ／Ｏｃｏｎｎｅｃｔｉｏｎ）がより多く収納され、半導体チップの高度集積化（ｉｎｔｅｇｒａｔｉｏｎ）が図られ、これらの半田ボールによりパッケージユニットの全体が半田付けされ、外部の装置に電気的に接続される。 In recent years, with the advancement of semiconductor package technology, various package forms have been developed as semiconductor devices, and a semiconductor chip is mainly provided on a package substrate or a lead frame. The chip is electrically connected to the package substrate or lead frame and packaged by colloid. Among these, an extremely excellent semiconductor packaging technique called a ball grid array (BGA) is known. As a feature thereof, a semiconductor chip is provided on a package substrate, and a plurality of solder balls arranged in a grid pattern are provided on the back surface of the package substrate by self-alignment technology. As a result, more input / output connection terminals (I / O connection) are accommodated in a semiconductor chip carrier having the same unit area, and high integration of the semiconductor chip is achieved. Are soldered and electrically connected to an external device.

しかしながら、従来の半導体パッケージ構造では、基板の上面に半導体チップが接着され、ワイヤボンディング（ｗｉｒｅｂｏｎｄｉｎｇ）またはフリップチップ（ｆｌｉｐｃｈｉｐ）によりパッケージされ、基板の裏面に半田ボールが配設されることにより電気的接続が行われているため、多ピン化の目的を達成することはできるが、しかしながら、高周波数で使用されまたは高速に操作される場合、リードの接続ルートが長すぎることによって電気的特性の効果を高めることができないため、その使用に限界があり、また、従来のパッケージでは、複数の接続インタフェースを必要としているので、生産や製造コストがそれにしたがって増大している。 However, in the conventional semiconductor package structure, a semiconductor chip is bonded to the upper surface of the substrate, packaged by wire bonding or flip chip, and solder balls are disposed on the back surface of the substrate, thereby providing an electrical circuit. The purpose of multi-pinning can be achieved because the electrical connection is made, however, when used at high frequencies or operated at high speed, the lead connection route is too long and the electrical characteristics are Since the effect cannot be increased, its use is limited, and since the conventional package requires a plurality of connection interfaces, production and manufacturing costs increase accordingly.

上記のように、次世代の製品の応用に対応して電気的品質を効果的に向上させるために、業界では、チップをキャリアプレート（ｃａｒｒｉｅｒｐｌａｔｅ）内に埋め込み、直接電気的に接続させることにより、電気伝送のルートを短縮し、信号のロス、信号のひずみを低減し、高速時の作動能力を向上させる技術を研究採用する趨勢にある。 As described above, in order to effectively improve the electrical quality corresponding to the application of next generation products, in the industry, the chip is embedded in a carrier plate and directly connected electrically. The trend is to research and adopt technologies that shorten the route of electrical transmission, reduce signal loss and signal distortion, and improve operating capability at high speeds.

図１はアメリカ特許第６，７０９，８９８号に開示されている半導体パッケージを示したものである。図１に示すように、この半導体パッケージは放熱板１０２を備える。前記放熱板１０２は、少なくとも１つの凹部１０４と、半導体チップ１１４と、備え、前記半導体チップ１１４の非能動面の表面は、熱伝導接着材料１１８により前記凹部１０４に接続される。ビルドアップ回路（ｂｕｉｌｔ−ｕｐ）構造１２２は、ビルドアップ技術により前記放熱板１０２および前記半導体チップ１１４に形成される。ここで、放熱板１０２の凹部１０４を、放熱板１０２の上表面から放熱板１０２の内部の所定の開口の深みまで延在させ、半導体チップ１１４を熱伝導接着材料１１８で凹部１０４の底部平面に接着させ、半導体チップ１１４および放熱板１０２において誘電材を従来の熱圧着の工程により凹部１０４に流し込んで半導体チップ１１４と放熱板１０２との間に充填させる。 FIG. 1 shows a semiconductor package disclosed in US Pat. No. 6,709,898. As shown in FIG. 1, the semiconductor package includes a heat sink 102. The heat sink 102 includes at least one recess 104 and a semiconductor chip 114, and the surface of the inactive surface of the semiconductor chip 114 is connected to the recess 104 by a heat conductive adhesive material 118. A build-up circuit (build-up) structure 122 is formed on the heat sink 102 and the semiconductor chip 114 by a build-up technique. Here, the recess 104 of the heat sink 102 extends from the upper surface of the heat sink 102 to the depth of a predetermined opening inside the heat sink 102, and the semiconductor chip 114 is placed on the bottom plane of the recess 104 with the heat conductive adhesive material 118. In the semiconductor chip 114 and the heat sink 102, the dielectric material is poured into the recess 104 by a conventional thermocompression bonding process and filled between the semiconductor chip 114 and the heat sink 102.

ただし、誘電材料が凹部１０４に流れ込む場合、凹部１０４のサイズの制限や誘電材料自体の表面張力によって誘電材料が完全には凹部１０４の空間に充填されず、空隙や気泡が生じやすくなり、その後の半導体パッケージの熱循環の工程において、前記空隙または気泡における気体が熱により膨張して、パッケージにおけるチップが押圧され、チップがひび割れして損傷してしまうことがある。また、誘電材料を完全に凹部１０４に充填することができず、前記誘電材料の層の表面平滑性が悪くなり、ハイレベルの集積回路の製品には応用することができない。 However, when the dielectric material flows into the recess 104, the dielectric material is not completely filled in the space of the recess 104 due to the size limitation of the recess 104 or the surface tension of the dielectric material itself, and voids and bubbles are likely to occur. In the process of thermal circulation of the semiconductor package, the gas in the voids or bubbles may expand due to heat, the chip in the package may be pressed, and the chip may be cracked and damaged. Further, the dielectric material cannot be completely filled in the recess 104, and the surface smoothness of the dielectric material layer is deteriorated, so that it cannot be applied to a high-level integrated circuit product.

さらに、前記半導体パッケージにおいては回路を直接チップから延ばすことにより、電気伝導のルートが短縮され、高速時の作動能力の向上が図られるが、昨今電子製品への多機能化がますます要求される状況においては、前記半導体パッケージに埋め込まれた半導体チップのほとんどが、単一形式の素子であり、多機能のモジュール構造として形成されていないために、電子製品の発展に追い付かなくなっているのが現状である。 Furthermore, in the semiconductor package, by extending the circuit directly from the chip, the route of electrical conduction is shortened and the operating capability at high speed is improved, but recently, more and more functions are required for electronic products. In the current situation, most of the semiconductor chips embedded in the semiconductor package are single-type elements and are not formed as a multifunctional module structure, so it is difficult to keep up with the development of electronic products. It is.

そこで、以上のとおりの事情に鑑み、本発明は、半導体チップを効果的にチップキャリアに位置決めするための、チップ埋め込み基板のパッケージ構造を提供することを課題とする。 In view of the circumstances as described above, an object of the present invention is to provide a package structure of a chip embedded substrate for effectively positioning a semiconductor chip on a chip carrier.

また、本発明は、複数の半導体チップを統合し、電子装置の電気的機能を向上させるための、チップ埋め込み基板のパッケージ構造を提供することを課題とする。 Another object of the present invention is to provide a package structure of a chip embedded substrate for integrating a plurality of semiconductor chips and improving the electrical function of an electronic device.

また、本発明は、半導体素子のキャリアプレートの開口における平滑性および一致性を維持し、後続の微細回路製造工程の製造能力を向上させるための、チップ埋め込み基板のパッケージ構造を提供することを課題とする。 Another object of the present invention is to provide a package structure of a chip-embedded substrate for maintaining smoothness and consistency in the opening of a carrier plate of a semiconductor element and improving the manufacturing capability of a subsequent fine circuit manufacturing process. And

また、本発明は、半導体チップと基板との統合製造工程を統合することにより、クライアントの幅広い需要に応えることができ、半導体業者の製造工程、コストおよびインタフェース統合の問題を簡素化するための、チップ埋め込み基板のパッケージ構造を提供することを課題とする。 In addition, the present invention can meet a wide range of client demands by integrating the integrated manufacturing process of the semiconductor chip and the substrate, in order to simplify the manufacturing process, cost and interface integration problems of the semiconductor manufacturer, It is an object to provide a package structure of a chip embedded substrate.

上記の課題を解決するために、本発明に係るチップ埋め込み基板のパッケージ構造は、少なくとも１つの階段状開口を有するキャリアプレートと、複数の電極パッドを有し、前記キャリアプレートの階段状開口に収納される半導体チップと、前記半導体チップおよびキャリアプレートに形成され、前記半導体チップとキャリアプレートとの間隙に充填される誘電層と、前記誘電層に形成され、前記誘電層に形成された導電構造を介して前記半導体チップの電極パッドに電気的に接続される回路層と、を備えている。 In order to solve the above problems, a package structure of a chip-embedded substrate according to the present invention includes a carrier plate having at least one stepped opening and a plurality of electrode pads, and is accommodated in the stepped opening of the carrier plate. A semiconductor chip formed on the semiconductor chip and the carrier plate and filled in a gap between the semiconductor chip and the carrier plate; and a conductive structure formed on the dielectric layer and formed on the dielectric layer. And a circuit layer electrically connected to the electrode pad of the semiconductor chip.

本発明の一形態として、前記キャリアプレートは、一体構造であり、前記キャリアプレートにサイズの異なる開口が順次設けられることにより、階段状の開口が形成される。また、前記のような階段状開口を有するキャリアプレートは、開口サイズは異なるが、位置は互いに対応する複数のキャリア層が集積されてなるものであってもよい。 As an embodiment of the present invention, the carrier plate has an integral structure, and openings having different sizes are sequentially provided in the carrier plate, thereby forming stepped openings. Further, the carrier plate having the stepped openings as described above may be formed by integrating a plurality of carrier layers corresponding to each other in position, although the opening sizes are different.

本発明に係るチップ埋め込み基板のパッケージ構造では、前記キャリアプレートに階段状開口が設けられ、且つ前記階段状開口を下から上へ次第に拡大する形状にすることにより、誘電材料が容易に半導体チップとキャリアプレートの開口との間隙に充填されるため、前記半導体チップが効果的に前記キャリアプレートに固定され、半導体チップが収納されているキャリアプレートの誘電層表面の平滑性および一致性が維持され、後続の工程において誘電層に形成される回路の製造工程の信頼性が向上するようになる。 In the package structure of the chip-embedded substrate according to the present invention, the carrier plate is provided with a stepped opening, and the stepped opening is gradually enlarged from the bottom to the top, so that the dielectric material can be easily combined with the semiconductor chip. Since the gap with the opening of the carrier plate is filled, the semiconductor chip is effectively fixed to the carrier plate, and the smoothness and consistency of the dielectric layer surface of the carrier plate in which the semiconductor chip is housed are maintained, The reliability of the manufacturing process of the circuit formed in the dielectric layer in the subsequent process is improved.

また、本発明ではもう一つの形態を提示する。その形態は、上記のパッケージ構造とほぼ同様であるが、その主要な相違点は、キャリアプレートの階段状開口に複数の半導体チップを有するチップセットが収納されている点である。それらの半導体チップは階段状開口における階段載置面に緊密に隣接され、それにより、後続の工程において前記半導体チップおよびキャリアプレートに誘電層および回路層が被覆形成される際に、同時に前記回路層によりそれらの半導体チップを電気的に接続することができ、キャリアプレートの開口に収納されたそれらの半導体チップの間の電気的接続ルートを短縮することが可能である。このようにして、それらのチップ間の電気的信号の伝送品質が向上し、信号のひずみが低減され、信号の高速伝送が図られることにより、マルチチップが統合されたモジュール化構造が形成され、電子製品のマルチ機能への要求に応えられるようになっている。 In the present invention, another form is presented. The form is almost the same as the above-described package structure, but the main difference is that a chip set having a plurality of semiconductor chips is accommodated in the stepped opening of the carrier plate. The semiconductor chips are closely adjacent to the stepped mounting surface in the stepped opening, so that the circuit layer is simultaneously formed when the semiconductor chip and the carrier plate are coated with the dielectric layer and the circuit layer in a subsequent process. Thus, the semiconductor chips can be electrically connected, and the electrical connection route between the semiconductor chips housed in the opening of the carrier plate can be shortened. In this way, the transmission quality of electrical signals between these chips is improved, signal distortion is reduced, and high-speed signal transmission is achieved, thereby forming a modular structure in which multi-chips are integrated, It is now possible to meet the demand for multi-functions of electronic products.

また、本発明に係るチップ埋め込み基板のパッケージ構造では、半導体素子のキャリアの製造およびパッケージプロセスが統合されているため、クライアントの幅広い需要に応えることができ、半導体業者の製造工程とインタフェースとの協調性の問題が簡素化されている。 Further, in the package structure of the chip embedded substrate according to the present invention, since the manufacturing of the semiconductor element carrier and the packaging process are integrated, it is possible to meet a wide range of client demands, and the cooperation between the manufacturing process and the interface of the semiconductor manufacturer. The sex issue has been simplified.

下記は特定の具体的実施例によって本発明の実施形態を説明するものである。この技芸に習熟した者は明細書に記載の内容によって簡単に本発明のその他の利点や効果を理解できる。本発明に係る実質的な技術内容は、広汎に特許請求の範囲内に定義される。また、本発明は図示の実施の形態に限定されるものではなく、本発明の技術思想の範囲内でさまざまな形態の変更が可能であることは言うまでもない。 The following describes embodiments of the present invention by way of specific specific examples. Those skilled in the art can easily understand other advantages and effects of the present invention according to the contents described in the specification. The substantial technical contents of the present invention are defined broadly in the claims. The present invention is not limited to the illustrated embodiments, and it goes without saying that various modifications can be made within the scope of the technical idea of the present invention.

図２（ａ）は本発明に係るチップ埋め込み基板のパッケージ構造の好ましい実施形態の断面図を模式的に示したものである。図２（ａ）に示すように、このパッケージ構造は、少なくとも１つの階段状開口２０ａを有し、少なくとも１つの半導体素子が収納されるためのキャリアプレート２０と、前記キャリアプレート２０の階段状開口２０ａに収納される少なくとも１つの半導体チップ２１と、前記半導体チップ２１およびキャリアプレート２０上に形成される誘電層２２と備え、前記誘電層の材料が前記半導体チップ２１とキャリアプレートの階段状開口２０ａとの間隙に充填されることにより、前記半導体チップ２１が前記キャリアプレート２０に固定される。この誘電層２２にはさらに回路層２３を形成して、前記回路層２３を前記半導体チップ２１に電気的に接続させることが可能である。 FIG. 2 (a) schematically shows a cross-sectional view of a preferred embodiment of a package structure of a chip embedded substrate according to the present invention. As shown in FIG. 2A, this package structure has at least one stepped opening 20a, a carrier plate 20 for accommodating at least one semiconductor element, and the stepped opening of the carrier plate 20. 20a, at least one semiconductor chip 21 and a dielectric layer 22 formed on the semiconductor chip 21 and the carrier plate 20, and the material of the dielectric layer is a stepped opening 20a between the semiconductor chip 21 and the carrier plate. The semiconductor chip 21 is fixed to the carrier plate 20 by being filled in the gap. A circuit layer 23 can be further formed on the dielectric layer 22, and the circuit layer 23 can be electrically connected to the semiconductor chip 21.

本発明の好ましい実施形態として、キャリアプレート２０は、複数のキャリア層が積層されてなるものであり、最下層より上の各キャリア層のそれぞれにおいて少なくとも１つの貫通穴が設けられ、前記各貫通穴は下から上へ次第に拡大している。以下、三層式構造を例にして説明する。キャリアプレート２０は、第１のキャリア層２００と、第２のキャリア層２０２と、第３のキャリア層２０４とを備えている。第２のキャリア層２０２は、第１のキャリア層２００に載置され、その表面を貫通する少なくとも１つの開口２０２ａを有しており、第１のキャリア層２００が前記開口２０２ａの一側を閉鎖する。第３のキャリア層２０４は、第２のキャリア層２０２に載置され、その表面を貫通する少なくとも１つの開口２０４ａを有し、前記開口２０４ａは第２のキャリア層開口２０２ａに対応しており、且つそのサイズが開口２０２ａのサイズより大きいことにより、前記キャリアプレート２０に下から上へ開口が次第に拡大する階段状開口２０ａが形成される。前記第１、第２および第３のキャリア層は、絶縁層、金属層、セラミックス層または内部に回路層が形成された基板のいずれか一つまたはそれらの組合せからなる。ここで注意すべきことは、キャリアプレート２０の層数は、実際の需要に応じて決定することができる。（例えば前記キャリアプレートは４層、５層または更に多くの層を有するものであってもよい。）本発明の効果や利点がより分かりやすくなるように、３層構造のキャリアプレートを例にして説明するが、本発明はそれらに何ら限定されるものではない。 As a preferred embodiment of the present invention, the carrier plate 20 is formed by laminating a plurality of carrier layers, each carrier layer above the lowermost layer is provided with at least one through hole, and each of the through holes is provided. Is gradually expanding from bottom to top. Hereinafter, a three-layer structure will be described as an example. The carrier plate 20 includes a first carrier layer 200, a second carrier layer 202, and a third carrier layer 204. The second carrier layer 202 is placed on the first carrier layer 200 and has at least one opening 202a penetrating the surface thereof. The first carrier layer 200 closes one side of the opening 202a. To do. The third carrier layer 204 is placed on the second carrier layer 202 and has at least one opening 204a penetrating the surface, the opening 204a corresponding to the second carrier layer opening 202a, Further, when the size is larger than the size of the opening 202a, the carrier plate 20 is formed with a stepped opening 20a in which the opening gradually expands from the bottom to the top. The first, second and third carrier layers are made of any one of an insulating layer, a metal layer, a ceramic layer, a substrate having a circuit layer formed therein, or a combination thereof. It should be noted that the number of layers of the carrier plate 20 can be determined according to actual demand. (For example, the carrier plate may have four layers, five layers, or more layers.) In order to make the effects and advantages of the present invention easier to understand, a carrier plate having a three-layer structure is taken as an example. Although described, the present invention is not limited to them.

また、キャリアプレート２０は、一体に形成される構造（全体的構造）であってもよく、下から上へ開口サイズが次第に拡大する階段状開口２０ａは、キャリアプレート２０において異なるサイズの開口を大きさに従って順次に対応形成させることで作成することができる。 Further, the carrier plate 20 may have an integrally formed structure (overall structure), and the stepped opening 20a in which the opening size gradually expands from the bottom to the top increases the opening of different sizes in the carrier plate 20. It can be created by sequentially correspondingly forming according to the above.

半導体チップ２１は、能動面２１ａと前記能動面２１ａに対向する非能動面２１ｂとを備える。この半導体チップ２１は、非能動面２１ｂが第１のキャリア層２００に接続され、前記階段状開口２０ａに収納されており、能動面２１ａには複数の電極パッド２１０が設けられている。この半導体チップ２１は、能動型または受動型のチップであり、例えば静電容量型シリコンチップ、メモリチップ、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）チップまたはＣＰＵチップ等のタイプの半導体チップのいずれか一つであってよい。 The semiconductor chip 21 includes an active surface 21a and an inactive surface 21b facing the active surface 21a. The semiconductor chip 21 has a non-active surface 21b connected to the first carrier layer 200 and is accommodated in the stepped opening 20a, and a plurality of electrode pads 210 are provided on the active surface 21a. The semiconductor chip 21 is an active or passive chip, and is, for example, one of a semiconductor chip of a type such as a capacitance type silicon chip, a memory chip, an ASIC (Application Specific Integrated Circuit) chip, or a CPU chip. It may be.

誘電層２２は、エポキシ樹脂（Ｅｐｏｘｙｒｅｓｉｎ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）、シアン酸エステル（Ｃｙａｎａｔｅｅｓｔｅｒ）、ガラス繊維（Ｇｌａｓｓｆｉｂｅｒ）、ビスマレイミドトリアジン（ＢＴ、Ｂｉｓｍａｌｅｉｍｉｄｅｔｒｉａｚｉｎｅ）またはエポキシ樹脂とガラス繊維とが混合される材質からなる。 The dielectric layer 22 includes an epoxy resin, a polyimide, a cyanate ester, a glass fiber, a bismaleimide triazine (BT, a bismaleimide triazine), or a mixture of an epoxy resin and a glass fiber. It consists of the material to be.

回路層２３は、誘電層２２に形成され、前記誘電層２２における導電構造２２２（例えばバイアホール（ｖｉａｈｏｌｅ）またはバンプ）に形成されることにより前記半導体チップ２１の電極パッド２１０に電気的に接続させることができる。ただし、回路層２３の形成方法は、業界で従来よく知られている製造技術であるため、詳しい説明を省略する。 The circuit layer 23 is formed on the dielectric layer 22, and is electrically connected to the electrode pad 210 of the semiconductor chip 21 by being formed in a conductive structure 222 (for example, a via hole or a bump) in the dielectric layer 22. Can be made. However, since the formation method of the circuit layer 23 is a manufacturing technique well known in the industry, detailed description is omitted.

従来技術に比較して、本発明に係るチップ埋め込み基板のパッケージ構造では、半導体チップ２１をキャリアプレート２０の階段状開口２０ａに設け、前記階段状開口２０ａが次第に拡大する形で誘電層の材料を前記半導体チップ２１とキャリアプレート２０の階段状開口２０ａとの間の間隙に十分に充填することにより、半導体チップ２１が効果的にキャリアプレート２０に固定され、半導体チップのパッケージの品質や信頼性が向上する。 Compared with the prior art, in the package structure of the chip embedded substrate according to the present invention, the semiconductor chip 21 is provided in the stepped opening 20a of the carrier plate 20, and the dielectric layer material is formed so that the stepped opening 20a gradually expands. By sufficiently filling the gap between the semiconductor chip 21 and the stepped opening 20a of the carrier plate 20, the semiconductor chip 21 is effectively fixed to the carrier plate 20, and the quality and reliability of the package of the semiconductor chip can be improved. improves.

また、本発明に係るチップ埋め込み基板のパッケージ構造において、実際の需要に応じて誘電層２２と回路層２３とにビルドアップ回路製造工程を行い、必要とする電気的設計の回路接続を構成することも可能である。図２（ｂ）は、図２（ａ）に示す誘電層２２と回路層２３とにビルドアップ回路製造工程が行われて形成されたパッケージ構造の断面図を模式的に示したものである。その構造は、図２（ａ）に示す構造とほぼ同様であるが、誘電層２２と回路層２３とにビルドアップ回路構造２４がさらに形成されている。 Further, in the package structure of the chip embedded substrate according to the present invention, the build-up circuit manufacturing process is performed on the dielectric layer 22 and the circuit layer 23 according to actual demand, and the circuit connection of the required electrical design is configured. Is also possible. FIG. 2B schematically shows a cross-sectional view of a package structure formed by performing a build-up circuit manufacturing process on the dielectric layer 22 and the circuit layer 23 shown in FIG. The structure is substantially the same as the structure shown in FIG. 2A, but a build-up circuit structure 24 is further formed on the dielectric layer 22 and the circuit layer 23.

図２（ｂ）に示すように、前記ビルドアップ回路構造２４は、絶縁層２４０と、前記絶縁層２４０に積層された回路パターンが形成された回路層２４２と、前記絶縁層２４０を貫通し回路パターンが形成された回路層２４２に電気的に接続される複数の導電バイアホール２４２ａと備え、それらの導電バイアホール２４２ａは、前記回路層２３に電気的に接続させることができる。ビルドアップ回路構造２４の外表面における回路層には複数の電気的接続パッド２４４が形成され、前記最外層回路層にソルダーレジスト（ｓｏｌｄｅｒｒｅｓｉｓｔ）層２５が被覆されている。前記ソルダーレジスト層２５には複数の開口が設けられることで電気的接続パッド２４４が露出し、複数の導電素子２６０例えば半田ボール、導電柱または半田柱を配設するのに用いられ、それにより、キャリアプレート２０に収納される半導体チップ２１が、電極パッド２１０、回路層２３、ビルドアップ回路構造２４及び導電素子を介して外部の電子装置に電気的に接続されている。 As shown in FIG. 2B, the build-up circuit structure 24 includes an insulating layer 240, a circuit layer 242 on which a circuit pattern laminated on the insulating layer 240 is formed, and a circuit that penetrates the insulating layer 240. A plurality of conductive via holes 242a electrically connected to the circuit layer 242 on which the pattern is formed are provided, and the conductive via holes 242a can be electrically connected to the circuit layer 23. A plurality of electrical connection pads 244 are formed on the circuit layer on the outer surface of the build-up circuit structure 24, and a solder resist layer 25 is coated on the outermost circuit layer. The solder resist layer 25 is provided with a plurality of openings to expose the electrical connection pads 244, which are used to dispose a plurality of conductive elements 260 such as solder balls, conductive pillars or solder pillars. The semiconductor chip 21 accommodated in the carrier plate 20 is electrically connected to an external electronic device through the electrode pad 210, the circuit layer 23, the build-up circuit structure 24, and the conductive element.

図３（ａ）は本発明に係るチップ埋め込み基板のパッケージ構造の第２の実施形態の断面図を模式的に示したものである。第２の実施形態は、第１の実施形態とほぼ同様であるが、その主要な相違点は、キャリアプレートの階段状開口にチップセットが収納されている点にある。図に示すように、このパッケージ構造では、少なくとも１つの階段状開口３０ａを有するキャリアプレート３０と、前記階段状開口３０ａに収納され、複数の電極パッド３１０ａ、３１０ｂ、３１０ｃがそれぞれ設けられた半導体チップ３１ａ、３１ｂ、３１ｃを備えたチップセットと、前記半導体チップ３１ａ、３１ｂ、３１ｃ及びキャリアプレート３０に形成される誘電層３２とを備え、前記誘電層３２の材料が、前記キャリアプレート３０の階段状開口３０ａとチップとの間隙に十分に充填されることにより、それらの半導体チップがキャリアプレート３０に固定される。また、誘電層３２にはさらに回路層３３を形成して、前記回路層３３をそれらの半導体チップ３１ａ、３１ｂ、３１ｃに電気的に接続することが可能である。 FIG. 3A schematically shows a cross-sectional view of a second embodiment of the package structure of the chip-embedded substrate according to the present invention. The second embodiment is substantially the same as the first embodiment, but the main difference is that the chip set is housed in the stepped opening of the carrier plate. As shown in the figure, in this package structure, a carrier plate 30 having at least one stepped opening 30a and a semiconductor chip housed in the stepped opening 30a and provided with a plurality of electrode pads 310a, 310b, 310c, respectively. A chip set including 31a, 31b, and 31c, and a dielectric layer 32 formed on the semiconductor chips 31a, 31b, and 31c and the carrier plate 30, and the material of the dielectric layer 32 is a stepped shape of the carrier plate 30. The semiconductor chip is fixed to the carrier plate 30 by sufficiently filling the gap between the opening 30a and the chip. Further, a circuit layer 33 can be further formed on the dielectric layer 32, and the circuit layer 33 can be electrically connected to the semiconductor chips 31a, 31b, 31c.

キャリアプレート３０は、複数のキャリア層が積層されてなるものであり、最底層より上の各キャリア層のそれぞれにおいて少なくとも１つの貫通穴が設けられ、前記各貫通穴が下から上へ次第に拡大している。以下、三層式構造を例にして説明する。キャリアプレート３０は、第１のキャリア層３００と、第２のキャリア層３０２と、第３のキャリア層３０４とを備えている。第２のキャリア層３０２は、第１のキャリア層３００に載置され、その表面を貫通する少なくとも１つの開口３０２ａを有しており、第１のキャリア層３００が前記開口３０２ａの一側を閉鎖する。第３のキャリア層３０４は、第２のキャリア層３０２に載置され、その表面を貫通する少なくとも１つの開口３０４ａを有し、前記開口３０４ａは第２のキャリア層の開口３０２ａに対応しており、そのサイズが開口３０２ａのサイズより大きいことにより、前記キャリアプレート３０に下から上へ開口が次第に拡大する階段状開口３０ａが形成され、前記階段状開口３０ａは、前記第１のキャリア層３００の載置面３００ｂが露出する開口３０２ａと、前記第２のキャリア層３０２の一部の表面に形成された載置面３０２ｂが露出する開口３０４ａとを有している。前記第１、第２および第３のキャリア層３００、３０２、３０４は、絶縁層、金属層、セラミックス層または内部に回路層が形成された基板のいずれか一つまたはそれらの組合せからなる。ここで注意すべきことは、キャリアプレート３０の層数は、実際の需要に応じて決定することができる。（例えば前記キャリアプレートが４層、５層または更に多くの層を有するものであってもよい。）本発明の効果や利点がより分かりやすくなるように、３層構造のキャリアプレートを例にして説明するが、本発明はそれらに何ら限定されるものではない。 The carrier plate 30 is formed by laminating a plurality of carrier layers. At least one through hole is provided in each carrier layer above the bottom layer, and each through hole gradually expands from the bottom to the top. ing. Hereinafter, a three-layer structure will be described as an example. The carrier plate 30 includes a first carrier layer 300, a second carrier layer 302, and a third carrier layer 304. The second carrier layer 302 is placed on the first carrier layer 300 and has at least one opening 302a penetrating the surface thereof. The first carrier layer 300 closes one side of the opening 302a. To do. The third carrier layer 304 is placed on the second carrier layer 302 and has at least one opening 304a penetrating the surface. The opening 304a corresponds to the opening 302a of the second carrier layer. When the size is larger than the size of the opening 302a, a stepped opening 30a in which the opening gradually expands from the bottom to the top is formed in the carrier plate 30, and the stepped opening 30a is formed in the first carrier layer 300. It has an opening 302a through which the mounting surface 300b is exposed, and an opening 304a through which the mounting surface 302b formed on a part of the surface of the second carrier layer 302 is exposed. The first, second, and third carrier layers 300, 302, and 304 are made of any one of an insulating layer, a metal layer, a ceramic layer, or a substrate having a circuit layer formed therein, or a combination thereof. It should be noted that the number of layers of the carrier plate 30 can be determined according to actual demand. (For example, the carrier plate may have four layers, five layers, or more layers.) To make the effects and advantages of the present invention easier to understand, a three-layer carrier plate is taken as an example. Although described, the present invention is not limited to them.

前記半導体チップ３１ａ、３１ｂ、３１ｃは、第１のキャリア層３００の載置面３００ｂ及び第２のキャリア層３０２の載置面３０２ｂに緊密に載置され、前記階段状開口３０ａに収納されている。また、それらの半導体チップ３１ａ、３１ｂ、３１ｃは、能動型または受動型のチップであり、例えばキャパシタンス（ｃａｐａｃｉｔａｎｃｅ）シリコンチップ、メモリチップ、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）チップまたはＣＰＵチップ等のタイプの半導体チップのいずれか一つであってよい。 The semiconductor chips 31a, 31b, 31c are closely placed on the placement surface 300b of the first carrier layer 300 and the placement surface 302b of the second carrier layer 302, and are accommodated in the stepped opening 30a. . The semiconductor chips 31a, 31b, and 31c are active or passive chips, for example, a type of semiconductor such as a capacitance silicon chip, a memory chip, an ASIC (Application Specific Integrated Circuit) chip, or a CPU chip. It may be any one of the chips.

誘電層３２は、エポキシ樹脂（Ｅｐｏｘｙｒｅｓｉｎ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）、シアン酸エステル（Ｃｙａｎａｔｅｅｓｔｅｒ）、ガラス繊維（Ｇｌａｓｓｆｉｂｅｒ）、ビスマレイミドトリアジン（ＢＴ、Ｂｉｓｍａｌｅｉｍｉｄｅｔｒｉａｚｉｎｅ）またはエポキシ樹脂とガラス繊維とが混合される材質からなる。 The dielectric layer 32 includes an epoxy resin, a polyimide, a cyanate ester, a glass fiber, a bismaleimide triazine (BT, a bismaleimide triazine), or a mixture of an epoxy resin and a glass fiber. It consists of the material to be.

回路層３３は、誘電層３２における複数の導電構造３２２（例えばバイアホール（ｖｉａｈｏｌｅ）またはバンプ）に形成されることにより半導体チップ３１ａ、３１ｂ、３１ｃ上における電極パッド３１０ａ、３１０ｂ、３１０ｃに電気的に接続されている。同時に、回路層３３は、それらの半導体チップ３１ａ、３１ｂ、３１ｃ間で直接電気的接続を行うのに用いられるため、それらの半導体チップ間の電気的接続のルートが短縮され、それらのチップ間の電気信号の伝送品質が確保され、受信信号のひずみが低減され、信号の高速伝送及び電気的機能の統合が図られることが可能となる。 The circuit layer 33 is electrically formed on the electrode pads 310a, 310b, and 310c on the semiconductor chips 31a, 31b, and 31c by being formed in a plurality of conductive structures 322 (for example, via holes or bumps) in the dielectric layer 32. It is connected to the. At the same time, since the circuit layer 33 is used for direct electrical connection between the semiconductor chips 31a, 31b, 31c, the route of electrical connection between the semiconductor chips is shortened, The transmission quality of the electrical signal is ensured, the distortion of the received signal is reduced, and the high-speed transmission of the signal and the integration of the electrical functions can be achieved.

また、本発明に係るチップ埋め込み基板のパッケージ構造では、実際の必要に応じて誘電層３２と回路層３３とにおいてビルドアップ回路製造工程を行い、必要とする電気的設計の回路接続を構成することも可能である。図３（ｂ）は、図３（ａ）に示す誘電層３２と回路層３３とにビルドアップ回路製造工程が行われて形成されたパッケージ構造の断面図を模式的に示したものである。その構造は、図３（ａ）に示す構造とほぼ同様であるが、前記誘電層３２と回路層３３とにビルドアップ回路構造３４がさらに形成されている。 Further, in the package structure of the chip embedded substrate according to the present invention, the build-up circuit manufacturing process is performed in the dielectric layer 32 and the circuit layer 33 according to actual needs, and the circuit connection of the required electrical design is configured. Is also possible. FIG. 3B schematically shows a cross-sectional view of a package structure formed by performing a build-up circuit manufacturing process on the dielectric layer 32 and the circuit layer 33 shown in FIG. The structure is substantially the same as the structure shown in FIG. 3A, but a build-up circuit structure 34 is further formed on the dielectric layer 32 and the circuit layer 33.

図３（ｂ）に示すように、前記ビルドアップ回路構造３４は、絶縁層３４０と、前記絶縁層３４０に積層された回路層３４２と、前記絶縁層３４０を貫通し回路層３３に電気的に接続される複数の導電バイアホール３４２ａとを備え、それらの導電バイアホール３４２ａは、前記回路層３３に電気的に接続させることができる。ビルドアップ回路構造３４の外表面における回路層には複数の電気的接続パッド３４４が形成され、前記最外層回路層にソルダーレジスト（ｓｏｌｄｅｒｒｅｓｉｓｔ）層３５が被覆されている。前記ソルダーレジスト層３５には複数の開口が設けられることで電気的接続パッド３４４が露出し、複数の導電素子３６０例えば半田ボール、導電柱または半田柱を配設するのに用いられ、それにより、キャリアプレート３０に収納される半導体チップ３１ａ、３１ｂ、３１ｃが電極チップ３１０ａ、３１０ｂ、３１０ｃ、回路層３３、ビルドアップ回路構造３４及び導電素子を介して外部の電子装置に電気的に接続されている。 As shown in FIG. 3B, the build-up circuit structure 34 includes an insulating layer 340, a circuit layer 342 laminated on the insulating layer 340, and electrically passing through the insulating layer 340 to the circuit layer 33. A plurality of conductive via holes 342a to be connected are provided, and the conductive via holes 342a can be electrically connected to the circuit layer 33. A plurality of electrical connection pads 344 are formed on the circuit layer on the outer surface of the build-up circuit structure 34, and a solder resist layer 35 is coated on the outermost circuit layer. The solder resist layer 35 is provided with a plurality of openings to expose the electrical connection pads 344, which are used to dispose a plurality of conductive elements 360 such as solder balls, conductive pillars or solder pillars. Semiconductor chips 31a, 31b, and 31c housed in the carrier plate 30 are electrically connected to an external electronic device via the electrode chips 310a, 310b, and 310c, the circuit layer 33, the build-up circuit structure 34, and the conductive elements. .

したがって、本発明に係るチップ埋め込み基板のパッケージ構造では、主に、少なくとも１つの半導体チップ（またはチップセット）をキャリアプレートの階段状開口に収納し、前記階段状開口が次第に拡大する形状を利用して誘電材料を前記キャリアプレートの開口に十分に充填させることにより、半導体チップ（またはチップセット）を前記開口に固定すると同時に、半導体チップが収納されているキャリアプレートの誘電層表面の平滑性および一致性を維持することができ、後続の工程において誘電層に形成される回路の製造工程の信頼性が向上するようになる。また、本発明において、前記キャリアプレートの階段状開口に、機能が異なる（または同様若しくは一部が同様の）半導体チップが複数収納され、それらの半導体チップは、前記階段状開口における階段に緊密に載置されることで、後続の工程において、前記半導体チップ及びキャリアプレートに誘電層が圧着され回路層が形成される際に、同時に前記回路層によりそれらの半導体チップが電気的に接続される。それにより、キャリアプレートの開口に収納されたそれらの半導体チップ間の電気的接続ルートが短縮され、それらのチップ間の電気信号の伝送品質が向上し、受信信号のひずみが低減され、信号の高速伝送が図られるとともに、マルチチップが統合されたモジュール化構造が形成され、現在の電子製品の多機能に対する要求に応えられるようになっている。 Therefore, the package structure of the chip embedded substrate according to the present invention mainly uses a shape in which at least one semiconductor chip (or chip set) is accommodated in the stepped opening of the carrier plate and the stepped opening gradually expands. By sufficiently filling the opening of the carrier plate with a dielectric material, the semiconductor chip (or chip set) is fixed to the opening, and at the same time, the smoothness and matching of the surface of the dielectric layer of the carrier plate in which the semiconductor chip is accommodated The reliability of the manufacturing process of the circuit formed in the dielectric layer in the subsequent process can be improved. In the present invention, a plurality of semiconductor chips having different functions (or similar or partly similar) are accommodated in the stepped opening of the carrier plate, and these semiconductor chips are closely connected to the steps in the stepped opening. By being placed, in a subsequent process, when a dielectric layer is pressure-bonded to the semiconductor chip and the carrier plate to form a circuit layer, the semiconductor layer is electrically connected by the circuit layer at the same time. As a result, the electrical connection route between the semiconductor chips housed in the opening of the carrier plate is shortened, the transmission quality of the electrical signal between the chips is improved, the distortion of the received signal is reduced, and the signal speed is increased. As a result of transmission, a modularized structure in which multichips are integrated is formed to meet the demands for the multi-functions of current electronic products.

また、本発明に係るチップ埋め込み基板のパッケージ構造では、誘電層と回路層においてビルドアップ回路製造工程をさらに行うことができ、それにより半導体チップが埋め込まれたキャリアプレートに高密度で細線化の多層回路構造が形成されるとともに、回路構造の外表面に複数の導電素子を設けることができ、それにより、キャリアプレートに埋め込まれた半導体チップを直接外部の装置に電気的に接続させることができる。したがって、本発明に係るチップ埋め込み基板のパッケージ構造では、半導体チップのキャリアの製造およびパッケージプロセスが統合されているため、クライアントの幅広い需要に応えることができ、半導体業者の製造工程とインタフェースとの協調性の問題が簡素化されている。 Further, in the package structure of the chip embedded substrate according to the present invention, the build-up circuit manufacturing process can be further performed in the dielectric layer and the circuit layer, whereby the carrier plate embedded with the semiconductor chip has a high density and thinning multilayer. In addition to forming the circuit structure, a plurality of conductive elements can be provided on the outer surface of the circuit structure, whereby the semiconductor chip embedded in the carrier plate can be directly electrically connected to an external device. Therefore, in the package structure of the chip embedded substrate according to the present invention, since the manufacturing of the semiconductor chip carrier and the packaging process are integrated, it is possible to meet the wide demand of the client, and the cooperation between the manufacturing process and the interface of the semiconductor manufacturer. The sex issue has been simplified.

以上、本発明の原理と効果を実施の形態をもとに説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態は例示であり、それらの各構成要素の組み合わせに、さらにいろいろな変形例が可能なこと、またそうした変形例も本発明の特許請求範囲にあることは当業者に理解されるところである。 Although the principle and effect of the present invention have been described based on the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments. It will be understood by those skilled in the art that the above embodiment is an exemplification, and that various modifications can be made to the combinations of these components, and that such modifications are also within the scope of the claims of the present invention. is there.

従来の半導体チップが統合されたパッケージ構造である。This is a package structure in which conventional semiconductor chips are integrated. 本発明に係るチップ埋め込み基板のパッケージ構造の第１の実施形態の断面図を模式的に示す。1 schematically shows a cross-sectional view of a first embodiment of a package structure of a chip-embedded substrate according to the present invention. 本発明に係るチップ埋め込み基板のパッケージ構造の第２の実施形態の断面図を模式的に示す。Sectional drawing of 2nd Embodiment of the package structure of the chip | tip embedded substrate based on this invention is shown typically.

Explanation of symbols

１０２放熱板
１０４凹部
１１４半導体チップ
１１８熱伝導接着材料
１２２ビルドアップ回路（ｂｕｉｌｔ−ｕｐ）構造
２０、３０キャリアプレート
２０ａ、３０ａ開口
２００、３００第１のキャリア層
２０２、３０２第２のキャリア層
２０４、３０４第３のキャリア層
２０２ａ、３０２ａ第２のキャリア層開口
２０４ａ、３０４ａ第３のキャリア層開口
２１、３１ａ、３１ｂ、３１ｃ半導体チップ
２１ａ能動面
２１ｂ非能動面
２１０、３１０ａ、３１０ｂ、３１０ｃ電極パッド
２２、３２誘電層
２２２、３２２導電構造
２３、３３回路層
２４、３４ビルドアップ回路構造
２４０、３４０絶縁層
２４２、３４２回路層
２４４、３４４電気的接続パッド
２４２ａ、３４２ａ導電バイアホール
２５、３５ソルダーレジスト層
２６０、３６０導電素子
３０１ｂ、３０２ｂ載置面 102 heat sink 104 recess 114 semiconductor chip 118 thermally conductive adhesive material 122 build-up circuit (build-up) structure 20, 30 carrier plate 20a, 30a opening 200, 300 first carrier layer 202, 302 second carrier layer 204, 304 Third carrier layer 202a, 302a Second carrier layer opening 204a, 304a Third carrier layer opening 21, 31a, 31b, 31c Semiconductor chip 21a Active surface 21b Inactive surface 210, 310a, 310b, 310c Electrode pad 22 , 32 Dielectric layer 222, 322 Conductive structure 23, 33 Circuit layer 24, 34 Build-up circuit structure 240, 340 Insulating layer 242, 342 Circuit layer 244, 344 Electrical connection pad 242a, 342a Conductive via hole 25, 35 Solder Resist layer 260, 360 Conductive element 301b, 302b Mounting surface

Claims

A carrier plate having at least one stepped opening;
A semiconductor chip having a plurality of electrode pads and housed in a stepped opening of the carrier plate;
A dielectric layer formed on the semiconductor chip and the carrier plate and filled in a gap between the semiconductor chip and the carrier plate;
A circuit layer formed on the dielectric layer and electrically connected to an electrode pad of the semiconductor chip via a conductive structure formed on the dielectric layer;
A package structure of a chip-embedded substrate, comprising:

The structure of claim 1, further comprising at least one buildup circuit structure formed in the dielectric layer and the circuit layer, wherein the buildup circuit structure is electrically connected to the circuit layer. Chip embedded substrate package structure.

The chip embedded substrate according to claim 2, wherein the semiconductor chip is electrically connected to an external electronic device by providing a plurality of conductive elements on an outer surface of the build-up circuit structure. Package structure.

The carrier plate includes a first carrier layer, a second carrier layer, and a third carrier layer, and the second carrier layer is placed on the first carrier layer and includes at least one The first carrier layer closes one side of the opening, and the third carrier layer is placed on the second carrier layer and has at least one through opening. However, since the opening corresponds to the opening of the second carrier layer, and the size of the opening is larger than the size of the opening of the second carrier layer, the opening gradually expands from the bottom to the top of the carrier plate. The package structure of a chip embedded substrate according to claim 1, wherein a stepped opening is formed.

2. The carrier plate according to claim 1, wherein the carrier plate has an integral structure, and openings having different sizes are sequentially provided in the carrier plate, thereby forming a stepped opening in which the opening gradually expands from bottom to top. The package structure of the described chip embedded substrate.

5. The package structure of a chip-embedded substrate according to claim 4, wherein the semiconductor chip is placed on the first carrier layer and accommodated in the stepped opening.

Any one of the first, second, and third carrier layers is any one of an insulating layer, a metal layer, a ceramic layer, or a substrate having a circuit layer formed therein. Item 5. A package structure of a chip embedded substrate according to Item 4.

The package structure of a chip embedded substrate according to claim 1, wherein the semiconductor chip is one of an active type and a passive type.

It consists of a first carrier layer, a second carrier layer, and a third carrier layer, and the second carrier layer is placed on the first carrier layer and has at least one through-opening The third carrier layer is placed on the second carrier layer, has at least one through-opening, and the opening corresponds to the opening of the second carrier layer, and the size of the opening Is larger than the size of the opening of the second carrier layer, a stepped opening in which the opening gradually expands from the bottom to the top is formed in the carrier plate, and a part of the first carrier layer is formed by the stepped opening. And a carrier plate from which a part of the second carrier layer is exposed,
A plurality of semiconductor chips mounted on the mounting surfaces of the first and second carrier layers exposed in the stepped openings of the carrier plate, respectively, and provided with a plurality of electrode pads;
A dielectric layer formed on the plurality of semiconductor chips and the carrier plate, and filled in a gap between the plurality of semiconductor chips and the carrier plate;
A circuit layer formed on the dielectric layer and electrically connected to electrode pads of the plurality of semiconductor chips via a conductive structure formed on the dielectric layer;
A package structure of a chip-embedded substrate.

The at least one build-up circuit structure formed in the dielectric layer and the circuit layer, and the build-up circuit structure is electrically connected to the circuit layer. Chip embedded substrate package structure.

11. The chip embedding according to claim 10, wherein a plurality of conductive elements are further provided on an outer surface of the build-up circuit structure, whereby the plurality of semiconductor chips are electrically connected to an external device. PCB package structure.

The package structure of a chip embedded substrate according to claim 9, wherein the plurality of semiconductor chips are one of an active type and a passive type.