JP2008010007A - マイクロプロセッサ - Google Patents
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Abstract
【解決手段】密封された状態でアクセス識別制限回路付きメモリ15を形成し、復号化特別プログラムを特別命令キャッシュ領域CSと特別データキャッシュ領域DSに記憶させる。この特別プログラムによってのみ、暗号化コンテンツを元のコンテンツに復号して再生する。また、特別プログラムの属性情報TGを記憶する属性タグメモリ15dを備え、特別命令キャッシュ領域CSと特別データキャッシュ領域DSがアクセスされた際、アクセス識別制限回路ユニット15bがそのアクセスと同時に供給されるプログラムの属性情報TDと属性タグメモリ15d中の属性情報TGとを比較し一致しないときは、特別命令キャッシュ領域CSと特別データキャッシュ領域DSに対するアクセスを禁止することで、特別プログラムが外部に漏洩するのを防止する。
【選択図】図2
Description
シーケンサー11は、上記の実アドレスに対応する通常命令キャッシュ領域又は特別命令キャッシュ領域CSに対しメモリアクセスを行って命令実行の制御を行う。
外部バスインタフェースユニット14は、データプロセッサ8と主記憶メモリ17及び入出力ポート18に接続された情報記録媒体再生装置19との間でのプログラム及びデータの転送制御を行う。
また、ステップ206において内蔵キャッシュメモリ15cに対するアクセスの場合には、ステップ210に移行し、アクセス識別制限回路ユニット15bが、アクセス要求と同時に実行ユニット9から供給された特別属性データTDと属性タグメモリ15d中のタグデータTGを比較する(ステップ210)。そして、これらのデータTD,TGが一致している場合には、ステップ212に移行し、内蔵キャッシュメモリ15cの特別命令キャッシュ領域CSからプログラムコードを読み出して実行ユニット9へ転送することにより、プログラムコードの読み出しを完了し、実行ユニット9が転送されたプログラムコードを実行することで、復号鍵と復号アルゴリズムに基づいて暗号化コンテンツの復号化が行われる。
また、ステップ310において、データTD,TGが一致していない場合には、実行ユニット9によるエラーチェックのための割り込み処理が行われることになる。
また、ステップ410において、データTD,TGが一致していない場合には、実行ユニット9によるエラーチェックのための割り込み処理が行われることになる。
9…実行ユニット
10…ロード/ストアユニット
11…シーケンサー
12…データキャッシュユニット
13…命令キャシュユニット
14…外部バスインタフェースユニット
15…アクセス識別制限回路付きメモリ
15a…メモリ管理ユニット
15b…アクセス識別制限回路ユニット
15c…内蔵キャッシュメモリ
15d…属性タグメモリ
16…電気回路基板
17…主記憶メモリ
18…入出力ポート
19…情報記録媒体再生装置
CS…特別命令キャシュ領域
DS…特別データキャッシュ領域
BUS1…内部バス
BUS2…内部メモリバス
BUS3,BUS4…データ転送用バス
BUS5…外部バス
20…マイクロプロセッサ
21…電気回路基板
22…システムバスインタフェース
23…主記憶メモリ
24…入出力ポート
25…情報記録媒体再生装置
26…実行ユニット
27…命令フェッチユニット
28…命令デコーダ
29…レジスタアロケーションテーブル
30…リオーダーバッファ
31…命令キャッシュユニット
31a…通常の命令キャッシュ領域
31b…特別CS用キャッシュ領域
32…データキャッシュユニット
32a…通常のデータキャッシュ領域
32b…特別DS用キャッシュ領域
33…キャッシュ制御回路
34…タグメモリ
34a,34b,34c…タグ記憶領域
Claims (4)
- プログラム及びデータを記憶するための記憶手段と、
前記記憶手段に記憶されたプログラムが実行されていない場合には、前記記憶手段へのアクセスを拒否する許否手段と、
を備えることを特徴とするマイクロプロセッサ。 - 前記記憶手段に記憶された前記プログラムを実行させるプログラム実行手段と、
前記プログラム実行手段が前記記憶手段にアクセスする際に、前記プログラムの属性データを供給する供給手段と、
前記供給手段によって供給される属性データに基づいて、実行されている前記プログラムによって前記記憶手段にアクセスされているか否かを識別する識別手段と、を備え、
前記許否手段は、前記識別手段が、前記記憶手段へのアクセスが実行されている前記プログラムによるものではないと識別した場合には、前記記憶手段へのアクセスを拒否すること、
を特徴とする請求項1に記載のマイクロプロセッサ。 - 前記プログラムが記録された前記記憶手段を特別モードに設定する設定手段を有し、
前記許否手段は、前記特別モードに設定された前記記憶手段へのアクセスが、実行されている前記プログラムによるものではない場合には、前記記憶手段へのアクセスを拒否すること、
を特徴とする請求項2に記載のマイクロプロセッサ。 - 半導体チップに一体形成された構造になっていること、
を特徴とする請求項1乃至3に記載のマイクロプロセッサ。
Priority Applications (1)
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JP2007206661A JP4537431B2 (ja) | 2007-08-08 | 2007-08-08 | マイクロプロセッサ |
Applications Claiming Priority (1)
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JP2007206661A JP4537431B2 (ja) | 2007-08-08 | 2007-08-08 | マイクロプロセッサ |
Related Parent Applications (1)
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JP11214744A Division JP2001043139A (ja) | 1999-07-29 | 1999-07-29 | 信号処理装置及びそれに用いる情報記録媒体 |
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JP4537431B2 JP4537431B2 (ja) | 2010-09-01 |
Family
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Application Number | Title | Priority Date | Filing Date |
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0314053A (ja) * | 1989-06-12 | 1991-01-22 | Toshiba Corp | 携帯可能記憶媒体 |
JPH09134259A (ja) * | 1995-11-07 | 1997-05-20 | Fujitsu Ltd | セキュリティ機能を有する媒体制御装置および方法 |
-
2007
- 2007-08-08 JP JP2007206661A patent/JP4537431B2/ja not_active Expired - Fee Related
Patent Citations (2)
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JPH0314053A (ja) * | 1989-06-12 | 1991-01-22 | Toshiba Corp | 携帯可能記憶媒体 |
JPH09134259A (ja) * | 1995-11-07 | 1997-05-20 | Fujitsu Ltd | セキュリティ機能を有する媒体制御装置および方法 |
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JP4537431B2 (ja) | 2010-09-01 |
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