JP2008009926A

JP2008009926A - 情報処理装置、情報処理システムおよびアドレス変換方法

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Publication number: JP2008009926A
Application number: JP2006182355A
Authority: JP
Inventors: Susumu Yamazaki; 山崎　　進
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-06-30
Filing date: 2006-06-30
Publication date: 2008-01-17

Abstract

【課題】マルチCPUシステムにおいて、それぞれのCPUからみたときのI/O装置のアドレスは共通であってメモリアドレスを主記憶メモリの任意のアドレスに設定できる情報処理装置を提供する。
【解決手段】複数の演算部でアドレスバスおよび主記憶メモリを共有する情報処理装置で、各演算部が認識するメモリ上のアドレスを示す物理アドレス情報を取得して各演算部が認識する各演算部に個別に割り当てられたアドレス空間を重複無く配置した仮想アドレス空間を示す中間アドレス情報に変換し、この中間アドレス情報を前記アドレスバス上で前記主記憶メモリが割り当てられているアドレスを示す実アドレス情報に再変換する。
【選択図】図３

Description

本発明は、メモリとI/O装置を備えた情報処理装置に関し、特に複数のプロセッサを備えた情報処理装置における主記憶メモリのアドレス変換方法に関する。

携帯端末の大容量化やネットワークの高速化に伴い、動画像処理などの高い処理能力を必要とする情報処理装置が求められている。また複数の処理を同時に処理するマルチタスクが一般的に行なわれている。これは１つの演算装置（CPU）の能力を時分割することで複数のタスクを処理することから、タスクの切り替え処理などのロスもあり処理能力にはおのずと限界がある。

そこで複数のCPUを別個に稼動させるマルチCPUシステムが使われるようになってきた。一例としてはCPU単位で情報処理装置を構成し、これらを互いに通信させる（疎結合）ことで連携処理させるものがある。一方では各々の構成に同様の部品がCPU毎に必要となり、場合によってはコストアップにつながることも考えられる。

単純に複数のCPUを共通のバス（共有バス）に接続すると、共有バスに接続されたメモリやI/O装置は全てのCPUから同じアドレスとして見えてしまう。よってCPUが同一のCPUである場合には、それぞれに異なるプログラムを処理させることができない。

このためマルチCPUシステムにおいて共有バスに接続されたメモリ上にプログラムが格納されていても、それぞれのCPUに異なる処理プログラムを実行させるための仕組みが提案されている（特許文献１を参照）。

しかしこの提案によれば、プログラム作成の段階でたとえばCPUの搭載数や識別用レジスタの値などをあらかじめ考慮してプログラミングしなければならない。すると他のCPU構成を持つ機器へ転用することができず、作成したプログラムを転用先の構成に合わせて機器毎に修正しなければならなくなる。
特開２００３−１９６２５１公報

共有バスに接続された主記憶メモリを共有するマルチCPUシステムにおいて、それぞれのCPUが処理すべき別個のプログラムを、他のCPUの実装状況を考慮することなく記述することは難しかった。

本発明は上記の問題に鑑みてなされたもので、それぞれのCPUからみたときのI/O装置のアドレスは共通であってメモリアドレスを主記憶メモリの任意のアドレスに設定できる情報処理装置、情報処理システムおよびアドレス変換方法を提供する。

本発明にかかる情報処理装置とすれば、外部の主記憶メモリに記憶したプログラムを実行する情報処理装置であって、複数の演算部と、演算部毎に割り当てられ、この割り当て先の演算部が認識する前記主記憶メモリ上のアドレスを示す物理アドレス情報を変換するアドレス変換手段と、前記アドレス変換手段が変換したアドレス情報を前記主記憶メモリに伝達するために、複数の前記アドレス変換手段に共通に設けられたアドレスバスとを備え、前記アドレス変換手段は、各演算部が認識するメモリ上のアドレスを示す物理アドレス情報を、各演算部が認識する各演算部に個別に割り当てられたアドレス空間を重複無く配置した仮想アドレス空間を示す中間アドレス情報に変換し、この中間アドレス情報を前記アドレスバス上で前記主記憶メモリが割り当てられている実アドレスを示す実アドレス情報に再変換することを特徴とする情報処理装置が提供される。

また本発明にかかる情報処理システムとすれば、複数の演算部と、前記演算部が実行するプログラムを記憶する主記憶メモリと、演算部毎に割り当てられ、この割り当て先の演算部が認識する前記主記憶メモリ上のアドレスを示す物理アドレス情報を変換するブリッジと、前記アドレス変換手段が変換したアドレス情報を前記主記憶メモリに伝達するために、複数の前記アドレス変換手段に共通に設けられたアドレスバスとを備えた情報処理システムであって、前記ブリッジは、各演算部が認識するメモリ上のアドレスを示す物理アドレス情報を、各演算部が認識する各演算部に個別に割り当てられたアドレス空間を重複無く配置した仮想アドレス空間を示す中間アドレス情報に変換し、この中間アドレス情報を前記アドレスバス上で前記主記憶メモリが割り当てられているアドレスを示す実アドレス情報に再変換することを特徴とする情報処理システムが提供される。

また本実施形態にかかるアドレス変換方法によれば、複数の演算部でアドレスバスおよび主記憶メモリを共有する情報処理装置におけるアドレス変換方法であって、各演算部が認識するメモリ上のアドレスを示す物理アドレス情報を取得し、取得した物理アドレス情報を、各演算部が認識する各演算部に個別に割り当てられたアドレス空間を重複無く配置した仮想アドレス空間を示す中間アドレス情報に変換し、この中間アドレス情報を前記アドレスバス上で前記主記憶メモリが割り当てられているアドレスを示す実アドレス情報に再変換することを特徴とするアドレス変換方法が提供される。

それぞれのCPUからみたときのI/O装置のアドレスは共通であってメモリアドレスを主記憶メモリの任意のアドレスに設定できるので、回路設計の自由度を高めながら作成済みプログラムの汎用性を高めることができる。

図１は、本実施形態における情報処理システムの一例を示す図である。図１には、情報処理装置１００、CPUA１０１、CPUB１０２、内部バス１０３、ブリッジA１０４、ブリッジB１０５、メモリM１０６、メモリN１０７、DMA１０８、ブリッジX１０９、HDD１１０、LANアダプタ１１１およびLANケーブル１１２が示されている。

情報処理装置１００は、内部に複数のCPUを備えた情報処理装置である。プログラムを筐体内の記憶装置に記憶し、LANを介して外部との通信も可能である。

CPUA１０１は、情報処理装置１００に含まれるCPUのうちの一つである。

CPUB１０２は、CPUA１０１同様情報処理装置１００に含まれるCPUであり、CPUA１０１と同様の構成を備えているものとする。

内部バス１０３は、情報処理装置１００が備えているCPUなどの各機能部品が接続された、各部品間の通信を実現するバスである。各機能部品はこの内部バス１０３を介して情報をやり取りすることで一連の処理を遂行する。複数の機能部品が通信する際、内部バス１０３を流れる情報の入出力要求が各構成部品間で衝突しないように調停する機能を備えていても良い。

ブリッジA１０４は、CPUA１０１が入力または出力を要求するアドレス（物理アドレス）情報を入力とし、実装されたメモリのアドレス（実アドレス）に変換する機能を有する。一つの機能部品として実装されていても良いし、CPUA１０１が構成された半導体チップ上に１チップ化されていてもかまわない。

ブリッジB１０５は、CPUB１０２の物理アドレス情報を入力とし、実アドレスに変換する機能を有する。基本的にブリッジA１０４と同様の機能を備える。ブリッジはCPU毎に設けられる。

メモリM１０６は、内部バス１０３に接続された半導体メモリで構成されたメモリ部品である。CPUA１０１、CPUB１０２のどちらかもアクセスできる。

メモリN１０７は、メモリM１０６同様内部バス１０３に接続されたメモリ部品である。こちらもどちらのCPUからもアクセスが可能である。

DMA１０８は、DMA（Direct Memory Access）と呼ばれる、CPUを介さずにメモリ間、I/O装置間のデータ転送を高速に行なう機能を備えた機能部品である。

ブリッジX１０９は、DMA１０８の物理アドレス情報を入力とし、実アドレスに変換する機能を有する。基本的にブリッジA１０４と同様の機能を備える。

HDD１１０は、磁気ディスク装置であって、内部バス１０３を介してデータが入出力されるI/O装置の一つである。ここにはCPUA１０２、CPUB１０３が実行するプログラムや一連の処理に必要なデータなどが記録される。

LANアダプタ１１１は、LAN（Local Area Network）を介して他の機器と通信するためのアダプタ装置である。CPUA１０２、CPUB１０３から見たとき、これもまたI/O装置の一つとして認識される。

LANケーブル１１２は、IEEE802.3などの有線を使う通信規格に準拠したケーブルである。情報処理装置１００はLANアダプタ１１０を介して、LANケーブル１１１に流れる情報にアクセスできる。

図２は、本実施形態における情報処理システムのブロック図の一例を示す図である。図２には、CPUA１０１、CPUB１０２、メモリM１０６、メモリN１０７、DMA１０８、アクセス先分離部A２００、アクセス先分離部B２０１、アドレス変換部A２０２、アドレス変換部B２０３、メモリバス２０４、メモリ制御レジスタ２０５、I/Oデバイスバス２０６、I/O制御レジスタ２０７、I/Oデバイス２０８、アドレス変換部X２０９およびデータバス２１０が示されている。

CPUA１０１、CPUB１０２、メモリM１０６、メモリN１０７、DMA１０８については既述の構成要素と同一のものを指す。

アクセス先分離部A２００は、CPUA１０１が入出力を要求するアドレス情報を入力とし、そのアドレスがメモリに記憶した情報を要求する場合とI/Oデバイスとの入出力を要求する場合とで、出力先を分離する機能を有する。入力されたアドレス情報がメモリアクセスを要求するものか、I/Oデバイスのアクセスを要求するものかは、その要求されたアドレスの範囲に基づいて判別することができる。あるいはCPUA１０１からI/Oデバイスのアクセスであることを示す信号線が出力されている場合には、この信号線によってアドレス情報の出力先を分離することもできる。アクセス先分離部A２００は、ブリッジA１０４あるいはCPUA１０１内に含まれる。

アクセス先分離部B２０１は、アクセス先分離部A２００と同様の機能を有するがCPUB１０２が入出力を要求するアドレス情報について出力先を分離する機能を有することが異なる。このようにCPU毎に、これに対応するアクセス先分離部が用意される。アクセス先分離部B２０１は、ブリッジB１０５あるいはCPUB１０２内に含まれる。

アドレス変換部A２０２は、CPUA１０１が要求するアドレス情報がメモリをアクセスするためのアドレスとしてアクセス先分離部A２００が分離したアドレス情報を入力とし、所定の変換規則に従ってアドレス変換を行う機能を有する。変換後のアドレス情報は主記憶メモリのアドレスを示す実アドレスとして使用される。アドレス変換部A２０２は、ブリッジA１０４内に構成される。

アドレス変換部B２０３は、CPUB１０２、アクセス先分離部B２０１を介して入力されたアドレス情報についてアドレス変換するもので、アドレス変換部A２０２と同様の構成を備えている。このとき、CPUA１０１とCPUB１０２の要求するメモリアクセスが競合しないように、アドレスを共有する場合以外、アドレス変換部A２０２の変換規則とは異なる変換規則を備えているのが普通である。アドレス変換部B２０３は、ブリッジB１０５内に構成される。

メモリバス２０４は、メモリの所定のアドレスをアクセスするためのアドレス情報を伝達するバスである。アドレス変換部２０２、アドレス変換部２０３が変換したアドレス情報はこのメモリバス２０４を介して主記憶メモリに伝達され、情報の入出力が行われる。メモリバス２０４は内部バス１０３の一種である。

メモリ制御レジスタ２０５は、主記憶メモリの各種制御のために設けられているレジスタであり、このレジスタの値をソフトウェアから適宜設定することで主記憶メモリの動作を指定するために設けられている。

I/Oデバイスバス２０６は、主に外部装置との入出力をするデバイスとデータのやり取りをするためのI/Oアドレス情報を伝達するバスである。つまりアクセス先分離部２００あるいはアクセス先分離部２０１で、それがI/Oデバイスとのやり取りを要求するものとされたアドレス情報が伝達される。I/Oデバイスバス２０６もまた内部バス１０３の一種である。

I/O制御レジスタ２０７は、各I/Oデバイスの各種制御のために設けられているレジスタである。このレジスタの値をソフトウェアから適宜設定することで各I/Oデバイスの動作を指定する。

I/Oデバイス２０８は、たとえばHDD１１０、LANアダプタ１１１などを介して外部に接続された装置と情報を入出力するように設計されたデバイスである。

アドレス変換部X２０９は、既述したアドレス変換部A２０２などと同様、所定の変換規則に基づいてアドレス変換する機能を有するが、I/Oデバイスバス２０６上に流れるアドレス情報をメモリアクセス用のアドレス情報に変換してメモリバス２０４に転送する点で異なる。主にDMA１０８がDMA（Direct Memory Access）により主記憶メモリをアクセスするときに使用される。

データバス２１０は、情報処理装置１００に含まれる各構成要素が指定されたアドレスに基づいて入出力するデータを伝達するための共有バスである。このバスも内部バス１０３の一種である。

図３は、本実施形態におけるアドレス変換の一例を示す図である。

アドレスイメージA３００は、CPUA１０１から見えるメモリとI/Oデバイスの物理アドレスをマップにしたものである。最も下位のアドレスがメモリマップの基準となるゼロ番地である。そこを基点としてCPUA１０１が自身に個別に与えられた、いわばプライベートなアドレス空間、個別メモリ領域Aがマッピングされている。その上位には、他のCPUからも参照可能な共有メモリ領域がある。さらに上位のX番地からY番地までは情報処理装置１００を制御するために設けられた制御用のレジスタがマッピングされ、さらに高位にはZ番地までの間にI/Oデバイスのアドレスがマッピングされている。

このときI/OデバイスのアドレスはメモリマップドI/Oと呼ばれる方法でマッピングされている。通常I/Oデバイスはメモリアクセス用のアドレスとは別のI/Oアドレスを用いてアクセスされることが多い。本実施形態のようにメモリマップドI/OではI/Oデバイスのアクセスもメモリをアクセスするのと同様に、メモリの内容を読み書きするようにI/Oデバイスの入出力をすることができる。このようにすると、プログラムを作成する際、それが主記憶のようなメモリなのかI/Oデバイスなのかによってアクセス手法（アルゴリズム）を変える必要がないというメリットがある。

アドレスイメージB３０１は、CPUB１０２から見えるメモリとI/Oデバイスの物理アドレスをマップにしたものである。アドレスイメージA３００と同様に、ゼロ番地からCPUB１０２にとっての個別メモリ領域Bがマッピングされている。これ以外の領域はCPUA１０１から見えるアドレス空間を共有している。つまり共有メモリ領域はCPUA１０１からも同じアドレスでアクセスできるようになっている。同時にX番地より上位のアドレスにマッピングされたI/Oデバイスも同様にアクセスできる。

これは複数のCPUを共通の構成要素（コンポーネント）を共有して同時にプログラムを実行させる場合、CPU毎には個別に異なるタイミング、異なるプログラムを実行させたいが、逆にI/Oデバイスは各CPUから同じアドレスにマッピングされていた方が、プログラム作成上共通化できるからである。

CPU毎に個別のメモリ領域を持つべき別の理由としては、NMI（Non-Maskable Interrupt）など割込み処理の際に参照するアドレスが固定されている場合があり、CPU毎に別の割込み処理を実行させることができないという不都合を回避する目的もある。

I/Oデバイスを示すアドレス空間については、I/Oアドレスイメージ３０２としてCPUA１０１およびCPUB１０２に認識される。

一方、メモリ空間はCPUA１０１およびCPUB１０２が認識するメモリ領域が一旦中間アドレスイメージ３０３のような仮想アドレスにまとめられる。中間アドレスイメージとは、各CPUの個別メモリ領域および共有メモリ領域といったメモリ領域を、たとえば共有する領域はまとめて、重複の無いメモリ空間となるようにマッピングしなおしたものである。

さらに中間アドレスイメージ３０３は、実際の主記憶メモリであるメモリM１０６、メモリN１０７がマップされているアドレスに符合するように割り当てた実アドレスイメージ３０４にマッピングしなおされる。これは回路設計の都合などで必ずしも主記憶メモリの実アドレスが連続したアドレスにマップされていない場合に有用である。

アドレスイメージA３００から中間アドレスイメージ３０３および実アドレスイメージ３０４へのアドレス変換は、アドレス変換部A２０２が行う。またアドレスイメージB３０１からのアドレス変換は、アドレス変換部B２０３が行う。これらと同様に、DMA１０８がDMA（Direct Memory Access）する際のメモリへのアクセス時はアドレス変換部X２０９が担うこととなる。

このように構成すると、回路設計の自由度を高めながらも主記憶メモリの実アドレスを考慮することなくプログラムを記述することができるというメリットがある。

図４は、本実施形態における実アドレス決定フローの一例を示す図である。このフローでは、各CPUのアドレス変換部に対し中間アドレスイメージの構成および実アドレスイメージの構成情報があらかじめ与えられているものとする。

まず、各CPUのアクセス先分離部はCPUから入出力要求されたアドレス情報から、それが主記憶メモリ上にマップされるメモリのアクセスを要求するものかどうかを判定する（ステップＳ０１）。これがメモリアクセス要求であった場合（Yes）、各CPUのアドレス変換部は中間アドレスイメージに従って中間アドレスを計算する（ステップＳ０２）。

各CPUのアドレス変換部は、計算した中間アドレスからさらに実アドレスイメージに従って実アドレスを計算する（ステップＳ０３）。

実アドレスを求めた後、これを入出力要求のあったアドレスに対応する主記憶メモリのアドレスとしてメモリバス２０４上に伝達することで、各CPUはメモリにアクセスできるようになる（ステップＳ０４）。

ステップＳ０１で、入出力要求がI/Oアドレスであった場合（No）、要求されたアドレスをI/Oアドレスとみなす（ステップＳ０５）。そしてこのI/OアドレスをI/Oデバイスバス２０６上に伝達することで各CPUは目的のI/Oデバイスを指定してアクセスすることができる（ステップＳ０６）。

図５は、本実施形態におけるアドレス変換の変形例を示す図である。

この図では、ゼロ番地からはそれぞれのCPUの個別メモリ領域がマッピングされているが、他のCPUの個別メモリ領域も参照できるようにマッピングされている点である。別のCPUの個別メモリ領域が参照できるとCPU間で情報の伝送をする手間が省け、連携処理を効率よく実行することができる。

このように構成することにより、それぞれのCPUからみたときのI/O装置のアドレスは共通であってメモリのアドレスを主記憶メモリの任意のアドレスに設定できるので、回路設計の自由度を高めながら作成済みプログラムの汎用性を高めることができるのである。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本実施形態における情報処理システムの一例を示す図である。本実施形態における情報処理システムのブロック図の一例を示す図である。本実施形態におけるアドレス変換の一例を示す図である。本実施形態における実アドレス決定フローの一例を示す図である。本実施形態におけるアドレス変換の変形例を示す図である。

符号の説明

１００・・・情報処理装置、１０１・・・ＣＰＵＡ、１０２・・・ＣＰＵＢ、１０３・・・内部バス、１０４・・・ブリッジＡ、１０５・・・ブリッジＢ、１０６・・・メモリＭ、１０７・・・メモリＮ、１０８・・・ＤＭＡ、１０９・・・ブリッジＸ、１１０・・・ＨＤＤ、１１１・・・ＬＡＮアダプタ、１１２・・・ＬＡＮケーブル、２００・アクセス先分離部Ａ、２０１・・・アクセス先分離部Ｂ、２０２・・・アドレス変換部Ａ、２０３・・・アドレス変換部Ｂ、２０４・・・メモリバス、２０５・・・メモリ制御レジスタ、２０６・・・Ｉ／Ｏデバイスバス、２０７・・・Ｉ／Ｏ制御レジスタ、２０８・・・Ｉ／Ｏデバイス、２０９・・・アドレス変換部Ｘ、２１０・・・データバス、３００・・・アドレスイメージＡ、３０１・・・アドレスイメージＢ、３０２・・・Ｉ／Ｏアドレスイメージ、３０３・・・中間アドレスイメージ、３０４・・・実アドレスイメージ、５００・・・アドレスイメージＡ、５０１・・・アドレスイメージＢ、５０２・・・Ｉ／Ｏアドレスイメージ、５０３・・・中間アドレスイメージ、５０４・・・実アドレスイメージ

Claims

外部の主記憶メモリに記憶したプログラムを実行する情報処理装置であって、
複数の演算部と、
演算部毎に割り当てられ、この割り当て先の演算部が認識する前記主記憶メモリ上のアドレスを示す物理アドレス情報を変換するアドレス変換手段と、
前記アドレス変換手段が変換したアドレス情報を前記主記憶メモリに伝達するために、複数の前記アドレス変換手段に共通に設けられたアドレスバスと
を備え、
前記アドレス変換手段は、
各演算部が認識するメモリ上のアドレスを示す物理アドレス情報を、各演算部が認識する各演算部に個別に割り当てられたアドレス空間を重複無く配置した仮想アドレス空間を示す中間アドレス情報に変換し、この中間アドレス情報を前記アドレスバス上で前記主記憶メモリが割り当てられている実アドレスを示す実アドレス情報に再変換する
ことを特徴とする情報処理装置。
外部装置とデータを授受するためのI/Oデバイスと、
前記I/Oデバイスの各演算部が認識するアドレスを示すアドレス情報を前記デバイスに伝達するために、複数の前記I/Oデバイスに共通に設けられたI/Oバスと
演算部毎に割り当てられ、この割り当て先の演算部がアクセスを要求するアドレス情報を、このアドレス情報が示すアドレスが前記主記憶メモリ上のアドレスである場合には前記アドレス変換手段へ振り分け、前記I/Oデバイス宛のアドレスである場合には前記I/Oバスへ振り分けるアクセス先分離手段と
をさらに備えることを特徴とする請求項１に記載の情報処理装置。
複数の演算部と、
前記演算部が実行するプログラムを記憶する主記憶メモリと、
演算部毎に割り当てられ、この割り当て先の演算部が認識する前記主記憶メモリ上のアドレスを示す物理アドレス情報を変換するブリッジと、
前記アドレス変換手段が変換したアドレス情報を前記主記憶メモリに伝達するために、複数の前記アドレス変換手段に共通に設けられたアドレスバスと
を備えた情報処理システムであって、
前記ブリッジは、
各演算部が認識するメモリ上のアドレスを示す物理アドレス情報を、各演算部が認識する各演算部に個別に割り当てられたアドレス空間を重複無く配置した仮想アドレス空間を示す中間アドレス情報に変換し、この中間アドレス情報を前記アドレスバス上で前記主記憶メモリが割り当てられているアドレスを示す実アドレス情報に再変換する
ことを特徴とする情報処理システム。
外部装置と、
前記外部装置とデータを授受するためのI/Oデバイスと、
前記I/Oデバイスの各演算部が認識するアドレスを示すアドレス情報を前記デバイスに伝達するために、複数の前記I/Oデバイスに共通に設けられたI/Oバスと
をさらに備え、
前記ブリッジは、割り当て先の演算部がアクセスを要求するアドレス情報を、このアドレス情報が示すアドレスが前記主記憶メモリ上のアドレスである場合には前記実アドレス情報を前記アドレスバスへ振り分け、前記I/Oデバイス宛のアドレスである場合には前記I/Oバスへ振り分けるアクセス先分離手段をさらに備える
ことを特徴とする請求項３に記載の情報処理システム。
複数の演算部でアドレスバスおよび主記憶メモリを共有する情報処理装置におけるアドレス変換方法であって、
各演算部が認識するメモリ上のアドレスを示す物理アドレス情報を取得し、
取得した物理アドレス情報を、各演算部が認識する各演算部に個別に割り当てられたアドレス空間を重複無く配置した仮想アドレス空間を示す中間アドレス情報に変換し、
この中間アドレス情報を前記アドレスバス上で前記主記憶メモリが割り当てられているアドレスを示す実アドレス情報に再変換する
ことを特徴とするアドレス変換方法。
複数の演算部でアドレスバスと主記憶メモリおよびI/OデバイスとI/Oバスを共有する情報処理装置におけるアドレス変換方法であって、
各演算部が認識するアドレス空間内のアドレスを示す物理アドレス情報を取得し、
この物理アドレス情報が示すアドレスが前記主記憶メモリ上のアドレスである場合には、
この物理アドレス情報を、各演算部が認識する各演算部に個別に割り当てられたアドレス空間を重複無く配置した仮想アドレス空間を示す中間アドレス情報に変換し、
この中間アドレス情報を前記アドレスバス上で前記主記憶メモリが割り当てられているアドレスを示す実アドレス情報に変換して前記アドレスバスに伝達し、
一方、この物理アドレスが示すアドレスが前記I/Oデバイス宛のアドレスである場合には、この物理アドレス情報をI/Oアドレス情報として前記I/Oバスに伝達する
ことを特徴とするアドレス変換方法。