JP2008004699A

JP2008004699A - Semiconductor memory device

Info

Publication number: JP2008004699A
Application number: JP2006171750A
Authority: JP
Inventors: Minoru Yamawaki; 実山脇; Shigehisa Yamamoto; 茂久山本
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2006-06-21
Filing date: 2006-06-21
Publication date: 2008-01-10

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory device which can be easily made compact while preventing soft errors. <P>SOLUTION: The semiconductor memory device 10 comprises a bottom well 3 and a plurality of wells 5p and 5n where the implantation depth of impurities is shallower than in the bottom well. In constructing the semiconductor memory device 10, the plurality of wells is arranged parallel to each other in such a manner that they may get across a memory cell array MCA in two-dimensional view. A cell arrangement structure in the memory cell array is such that a value cell region V where a plurality of value cells Cv are arranged is surrounded by a dummy cell region D wherein a plurality of dummy cells Cd are arranged. The shape and size of the bottom well is so selected that the value cell region may be included in the bottom well and the edges of the bottom well may be located below the dummy cell region in two-dimensional view. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、半導体記憶装置に関するものである。 The present invention relates to a semiconductor memory device.

電子機器については常に小型化および高性能化が求められており、これらのニーズに応えるために、電子機器の部品として用いられる半導体装置の小型化および高性能化も常に図られている。半導体装置を小型化すると該半導体装置に形成される集積回路での回路素子の微細化および高集積化が進むため、それまで問題にならなかった要因によっても半導体装置が誤作動し易くなる。 Electronic devices are always required to be smaller and have higher performance, and in order to meet these needs, semiconductor devices used as components of electronic devices are constantly being reduced in size and performance. When a semiconductor device is miniaturized, circuit elements in an integrated circuit formed in the semiconductor device are miniaturized and highly integrated, and the semiconductor device is likely to malfunction due to factors that have not been a problem until then.

例えば半導体記憶装置の小型化を図る際にはメモリセルが微細化され、これに伴って個々のメモリセルに蓄積することができる電荷量も減少することから、地上に降り注ぐ宇宙線によって生じた二次宇宙線（中性子線やα線）がシリコン基板に入射したときに生じる電荷によりビット情報が一時的に反転するソフトエラー、すなわちシングルイベントアップセット（ＳＥＵ；Single Event Upset）が起こり易くなる。また、正電源電位（Ｖ_SS）が供給されるウェルと接地電位または負電源電位（Ｖ_CC；以下、「負電源電位」と総称する。）が供給されるウェルとの間で一時的に異常電流が流れるソフトエラー、すなわちシングルイベントラッチアップ（ＳＥＬ；Single Event Latch up）も起こり易くなる。 For example, when downsizing a semiconductor memory device, the memory cell is miniaturized, and the amount of charge that can be stored in each memory cell is reduced accordingly. A soft error in which bit information is temporarily inverted by charges generated when the next cosmic ray (neutron ray or α-ray) enters the silicon substrate, that is, a single event upset (SEU) is likely to occur. In addition, there is a temporary abnormality between a well to which a positive power supply potential (V _SS ) is supplied and a well to which a ground potential or a negative power supply potential (V _CC ; hereinafter collectively referred to as “negative power supply potential”) is supplied. A soft error in which a current flows, that is, a single event latch up (SEL) is also likely to occur.

半導体記憶装置にシングルイベントラッチアップが起きた場合には、通常、当該半導体記憶装置からの出力の低下をシステムが検知して電源の再投入が行われるわけであるが、例えば連想メモリ（ＣＡＭ；Content Addressable Memory）のように消費電力が１０〜２０Ｗ程度と大きい半導体記憶装置では、シングルイベントラッチアップを検出しきれないことがある。シングルイベントラッチアップが起きたときに適切な処置を講じないと、当該シングルイベントラッチアップがハードエラーに進展して半導体記憶装置が破壊されてしまうことがある。このため、今日ではシングルイベントラッチアップが大きな問題となりつつある。 When a single event latch-up occurs in a semiconductor memory device, the system usually detects a decrease in output from the semiconductor memory device and power is turned on again. For example, an associative memory (CAM; In a semiconductor memory device having a large power consumption of about 10 to 20 W, such as Content Addressable Memory, single event latch-up may not be detected. If an appropriate measure is not taken when a single event latch-up occurs, the single event latch-up may develop into a hard error and the semiconductor memory device may be destroyed. For this reason, single event latch-up is becoming a major problem today.

上述のソフトエラーのうちのシングルイベントアップセットについては、半導体記憶装置を構成するウェルに不所望の電荷、すなわちソフトエラーの原因となる上述の電荷が流れ込まないように半導体基板に該半導体基板とは導電型が逆のボトムウェル（埋め込みウェル）を設けることにより、防止することができる。また、上記のウェルそれぞれの電気抵抗を抑えると、シングルイベントアップセットおよびシングルイベントラッチアップの両方を防止することができる。 Regarding the single event upset among the above-mentioned soft errors, the semiconductor substrate is defined as a semiconductor substrate so that undesired charges, that is, the above-mentioned charges causing soft errors, do not flow into the wells constituting the semiconductor memory device. This can be prevented by providing a bottom well (buried well) having the opposite conductivity type. Further, if the electrical resistance of each well is suppressed, both single event upset and single event latchup can be prevented.

例えば特許文献１には、Ｐ型半導体基板に設けられたＮ型ボトムウェル（埋め込みウェル）と、該Ｎ型ボトムウェル上に交互に設けられたＰ型ウェルおよびＮ型ウェルとを備えた半導体集積回路装置を構成するにあたって、各ウェルを所定電位に接続する電位接続領域のうちでＰ型ウェルに対応する電位接続領域の下方にはＮ型ボトムウェルを設けないようにした半導体集積回路装置が記載されている。 For example, Patent Document 1 discloses a semiconductor integrated circuit including an N-type bottom well (buried well) provided on a P-type semiconductor substrate, and P-type wells and N-type wells provided alternately on the N-type bottom well. A semiconductor integrated circuit device in which an N-type bottom well is not provided below a potential connection region corresponding to a P-type well in a potential connection region for connecting each well to a predetermined potential in configuring a circuit device. Has been.

このように構成された半導体集積回路装置では、Ｎ型ボトムウェルによりシングルイベントアップセットが防止される。また、Ｎ型ウェルがＮ型ボトムウェルに形成されていることから該Ｎ型ウェルの電気抵抗が低く抑えられ、Ｐ型ウェルの電位接続領域がＰ型半導体基板に直接形成されることからＰ型ウェルの電気抵抗が低く抑えられる結果として、シングルイベントアップセットおよびシングルイベントラッチアップの両方が防止される。 In the semiconductor integrated circuit device configured as described above, a single event upset is prevented by the N-type bottom well. Further, since the N-type well is formed in the N-type bottom well, the electrical resistance of the N-type well is kept low, and the potential connection region of the P-type well is directly formed in the P-type semiconductor substrate. As a result of the low electrical resistance of the well, both single event upset and single event latchup are prevented.

なお、特許文献１には明記されていないが、半導体記憶装置では、各ウェルでの不純物プロファイルをできるだけ均一化してメモリセル間での電気的特性のバラツキを抑えることが好ましいことから、多くの場合、データの記憶に実際に関わるメモリセル（以下、「バリューセル」という。）が配置されたバリューセル領域の周囲を、データの記憶に関わらないメモリセル（以下、「ダミーセル」という。）が配置されたダミーセル領域で取り囲んだセル配列構造が採用される。このようなセル配列構造を採ることにより、バリューセルに対応するウェルでの不純物プロファイルをバリューセル領域の内縁部と中央部とでほぼ同じにすることが容易になる。 Although not specified in Patent Document 1, in many cases, in a semiconductor memory device, it is preferable to make the impurity profile in each well as uniform as possible to suppress variation in electrical characteristics between memory cells. A memory cell not related to data storage (hereinafter referred to as “dummy cell”) is arranged around a value cell area where memory cells actually related to data storage (hereinafter referred to as “value cells”) are arranged. A cell arrangement structure surrounded by the dummy cell region is adopted. By adopting such a cell arrangement structure, it becomes easy to make the impurity profile in the well corresponding to the value cell substantially the same at the inner edge portion and the central portion of the value cell region.

特開２００５−１４２３２１号公報JP 2005-142321 A

しかしながら、半導体記憶装置を製造するにあたって半導体基板にボトムウェルを形成するときには、当該ボトムウェルを平面視したときの縁にあたる領域での不純物プロファイルを制御し難く、したがって当該領域の電気的特性を制御し難いことから、その上にはメモリセルの形成に寄与しない不純物拡散領域が城壁状に形成される。 However, when forming a bottom well in a semiconductor substrate for manufacturing a semiconductor memory device, it is difficult to control the impurity profile in the region corresponding to the edge when the bottom well is viewed in plan view, and thus the electrical characteristics of the region are controlled. Since it is difficult, an impurity diffusion region that does not contribute to the formation of the memory cell is formed on the castle wall.

このため、特許文献１に記載された半導体集積回路装置におけるように各ウェルの直下にボトムウェルを配置することで半導体記憶装置でのソフトエラー（シングルイベントアップセットおよびシングルイベントラッチアップ）を防止しようとすると、平面視したときにメモリセルアレイの外側に位置する領域に上記城壁状の不純物拡散領域を形成することになり、結果として半導体記憶装置の小型化を図り難くなる。 For this reason, as in the semiconductor integrated circuit device described in Patent Document 1, the bottom well is arranged immediately below each well to prevent soft errors (single event upset and single event latch-up) in the semiconductor memory device. Then, when viewed in plan, the above-mentioned castle wall-like impurity diffusion region is formed in a region located outside the memory cell array, and as a result, it is difficult to reduce the size of the semiconductor memory device.

この発明は上記の事情に鑑みてなされたものであり、ソフトエラーを防止しつつ小型化を図ることが容易な半導体記憶装置を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor memory device that can be easily miniaturized while preventing soft errors.

上記の目的を達成するこの発明の半導体記憶装置は、半導体基板と、半導体基板に形成されたメモリセルアレイとを備え、半導体基板は、ボトムウェルと、ボトムウェルよりも不純物の注入深さが浅い複数のウェルとを有する半導体記憶装置であって、複数のウェルの各々は、メモリセルアレイを平面視上横切るようにして互いに平行に配置され、メモリセルアレイは、データが格納される複数のバリューセルとデータが格納されない複数のダミーセルとを含むと共に、複数のバリューセルが配置されたバリューセル領域を複数のダミーセルが配置されたダミーセル領域で取り囲んだセル配列構造を有し、平面視したときに、バリューセル領域はボトムウェルに含まれ、かつボトムウェルの縁はダミーセル領域の下に位置する、ことを特徴とするものである。 A semiconductor memory device of the present invention that achieves the above object includes a semiconductor substrate and a memory cell array formed on the semiconductor substrate, and the semiconductor substrate includes a bottom well and a plurality of impurity implantation depths shallower than the bottom well. Each of the plurality of wells is arranged in parallel with each other so as to cross the memory cell array in plan view, and the memory cell array includes a plurality of value cells storing data and data And a plurality of dummy cells that are not stored, and has a cell array structure in which a value cell region in which a plurality of value cells are arranged is surrounded by a dummy cell region in which a plurality of dummy cells are arranged, and when viewed in plan, the value cell The region is included in the bottom well, and the edge of the bottom well is located below the dummy cell region. Is shall.

また、上記の目的を達成するこの発明の他の半導体記憶装置は、半導体基板と、半導体基板に設けられたメモリセルアレイと、メモリセルアレイの平面視上の周囲に配置された周辺回路部とを備え、半導体基板は、ボトムウェルと、ボトムウェルよりも不純物の注入深さが浅い複数のウェルとを有する半導体記憶装置であって、複数のウェルの各々は、メモリセルアレイを平面視上横切るようにして互いに平行に配置され、平面視したときに、メモリセルアレイはボトムウェルに含まれ、かつボトムウェルの縁は周辺回路部の下に位置する、ことを特徴とするものである。 Another semiconductor memory device of the present invention that achieves the above object includes a semiconductor substrate, a memory cell array provided on the semiconductor substrate, and a peripheral circuit section arranged around the memory cell array in plan view. The semiconductor substrate is a semiconductor memory device having a bottom well and a plurality of wells having an impurity implantation depth shallower than that of the bottom well, and each of the plurality of wells crosses the memory cell array in plan view. The memory cell array is included in the bottom well when viewed in plan and arranged in parallel with each other, and the edge of the bottom well is located below the peripheral circuit portion.

この発明の半導体記憶装置のうち、平面視したときにボトムウェルの縁がダミーセル領域の下に位置する半導体記憶装置では、ボトムウェルの平面視上の大きさがメモリセルアレイの平面視上の大きさよりも小さいので、メモリセルの形成に寄与しない不純物拡散領域をボトムウェルの平面視上の縁の上に城壁状に形成する場合に比べて、装置の小型化を図り易い。 Among the semiconductor memory devices of the present invention, in the semiconductor memory device in which the edge of the bottom well is located below the dummy cell region when viewed in plan, the size of the bottom well in plan view is larger than the size of the memory cell array in plan view. Therefore, it is easy to reduce the size of the device as compared with the case where the impurity diffusion region that does not contribute to the formation of the memory cell is formed on the edge of the bottom well in plan view.

また、ダミーセル領域のうちでその下にボトルウェルが位置していない箇所では各ウェルが半導体基板に直接形成された状態となるので、半導体基板と同じ導電型のウェルについてはその電気抵抗が抑えられる。半導体基板とは逆の導電型のウェル、すなわちボトムウェルと同じ導電型のウェルは、該ウェルにおける大部分の領域がボトムウェルに形成されるので、その電気抵抗が抑えられる。 In addition, since each well is directly formed on the semiconductor substrate in the dummy cell region where the bottle well is not located below, the electrical resistance of the well having the same conductivity type as the semiconductor substrate can be suppressed. . A well having the same conductivity type as that of the semiconductor substrate, that is, a well having the same conductivity type as that of the bottom substrate is formed in the bottom well so that its electric resistance is suppressed.

一方、平面視したときにボトムウェルの縁が周辺回路部の下に位置する半導体記憶装置では、メモリセルの形成に寄与しない不純物拡散領域をボトムウェルの平面視上の縁の上に城壁状に形成しなくても、所望の電気的特性を有するバリューセルおよび周辺回路を形成することができる。上記の不純物拡散領域を形成しなくてもよい分、装置の小型化を図ることができる。また、ボトムウェルと同じ導電型のウェルは、該ウェルにおける大部分の領域がボトムウェルに形成されるので、その電気抵抗が抑えられる。 On the other hand, in a semiconductor memory device in which the edge of the bottom well is located below the peripheral circuit portion when viewed in plan, the impurity diffusion region that does not contribute to the formation of the memory cell is formed in a wall shape on the edge of the bottom well in plan view Even if it is not formed, a value cell and a peripheral circuit having desired electrical characteristics can be formed. Since the impurity diffusion region need not be formed, the device can be reduced in size. Further, the well of the same conductivity type as that of the bottom well is formed in the bottom well, so that the electric resistance of the well is suppressed.

したがって、これらの発明によれば、ソフトエラーを防止しつつ小型化を図ることが容易な半導体記憶装置を得易くなる。 Therefore, according to these inventions, it becomes easy to obtain a semiconductor memory device that can be easily miniaturized while preventing soft errors.

以下、この発明の半導体記憶装置の実施の形態を、図面に基づいて詳細に説明する。なお、この発明は以下に説明する実施の形態に限定されるものではない。 Embodiments of a semiconductor memory device according to the present invention will be described below in detail with reference to the drawings. The present invention is not limited to the embodiments described below.

実施の形態１．
図１は、この発明の半導体記憶装置におけるバリューセル、ダミーセル、およびボトムウェルの平面配置の一例を示す概略図であり、図２は、図１に示したII−II線断面の概略図である。これらの図に示す半導体記憶装置１０は例えば連想メモリ（ＣＡＭ）であり、当該半導体記憶装置１０は、半導体基板であるＰ型シリコン基板１と、Ｐ型シリコン基板１に設けられたメモリセルアレイＭＣＡ（図２においては図示せず。）とを備えている。 Embodiment 1 FIG.
FIG. 1 is a schematic diagram showing an example of a planar arrangement of value cells, dummy cells, and a bottom well in the semiconductor memory device of the present invention, and FIG. 2 is a schematic diagram of a cross section taken along line II-II shown in FIG. . The semiconductor memory device 10 shown in these drawings is, for example, an associative memory (CAM). The semiconductor memory device 10 includes a P-type silicon substrate 1 which is a semiconductor substrate, and a memory cell array MCA (provided on the P-type silicon substrate 1). (Not shown in FIG. 2).

上記のＰ型シリコン基板１には不純物の注入深さが深い１つのＮ型ボトムウェル３が形成され、このＮ型ボトムウェル３上には不純物の注入深さが当該Ｎ型ボトムウェル３での不純物の注入深さよりも浅い複数のＰ型ウェル５ｐと複数のＮ型ウェル５ｎとが互いに平行に設けられている。Ｐ型ウェル５ｐおよびＮ型ウェル５ｎの各々は、メモリセルアレイＭＣＡを平面視上横切るようにして互いに平行に形成されている。また、これらのＰ型ウェル５ｐおよびＮ型ウェル５ｎは、図１に示すように、互いに平行に配置された複数のＰ型ウェル５ｐそれぞれの線幅方向両側にＮ型ウェル５ｎが１つずつ隣接配置されたウェル配列構造を形成している。なお、図１においては、Ｎ型ボトムウェル３の平面視上の輪郭を太い破線で表しており、Ｐ型ウェル５ｐおよびＮ型ウェル５ｎの各々には、便宜上、互いに異なる密度のスマッジングを付してある。 One N-type bottom well 3 having a deep impurity implantation depth is formed in the P-type silicon substrate 1, and the impurity implantation depth of the N-type bottom well 3 is on the N-type bottom well 3. A plurality of P-type wells 5p and a plurality of N-type wells 5n shallower than the impurity implantation depth are provided in parallel to each other. Each of the P-type well 5p and the N-type well 5n is formed in parallel to each other so as to cross the memory cell array MCA in plan view. Further, as shown in FIG. 1, the P-type well 5p and the N-type well 5n are adjacent to each other on the both sides in the line width direction of the plurality of P-type wells 5p arranged in parallel with each other. An arranged well array structure is formed. In FIG. 1, the outline of the N-type bottom well 3 in plan view is represented by a thick broken line, and for convenience, each of the P-type well 5p and the N-type well 5n is provided with different density smudging. It is.

一方、上記のメモリセルアレイＭＣＡは、図１に示すように、複数のバリューセルＣｖが配置されたバリューセル領域Ｖと、複数のダミーセルＣｄが配置されたダミーセル領域Ｄとを含み、バリューセル領域Ｖをダミーセル領域Ｄで取り囲んだセル配列構造を有している。バリューセルＣｖとダミーセルＣｄとは、全体としてマトリックス状に配置されている。図１においては、バリューセルＣｖおよびダミーセルＣｄそれぞれの平面視上の輪郭を細い破線で表すと共に、バリューセル領域Ｖの平面視上の輪郭を二点鎖線で表している。 On the other hand, the memory cell array MCA includes a value cell region V in which a plurality of value cells Cv are arranged and a dummy cell region D in which a plurality of dummy cells Cd are arranged, as shown in FIG. Is surrounded by a dummy cell region D. The value cells Cv and the dummy cells Cd are arranged in a matrix as a whole. In FIG. 1, the outlines of the value cell Cv and the dummy cell Cd in plan view are represented by thin broken lines, and the outline of the value cell region V in plan view is represented by a two-dot chain line.

バリューセルＣｖおよびダミーセルＣｄは、１つのＰ型ウェル５ｐと該Ｐ型ウェル５ｐに対応する２つのＮ型ウェル５ｎ，５ｎとに亘る領域上に形成されており、個々のバリューセルＣｖおよびダミーセルＣｄは、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタや相補型ＭＯＳ（ＣＭＯＳ；Complementary MOS）トランジスタ等の回路素子（図示せず。）を有している。また、バリューセルＣｖおよびダミーセルＣｄそれぞれの平面視上の周囲には、浅溝構造の素子分離領域７（図２参照）が配置されている。 The value cell Cv and the dummy cell Cd are formed on a region extending from one P-type well 5p and two N-type wells 5n and 5n corresponding to the P-type well 5p, and each value cell Cv and dummy cell Cd. Has a circuit element (not shown) such as a MOS (Metal Oxide Semiconductor) transistor or a complementary MOS (CMOS) transistor. In addition, an element isolation region 7 (see FIG. 2) having a shallow groove structure is disposed around each of the value cell Cv and the dummy cell Cd in plan view.

上述の構成を有する半導体記憶装置１０では、平面視したときにバリューセル領域ＶがＮ型ボトムウェル３に含まれ、かつＮ型ボトムウェル３の縁がダミーセル領域Ｄの下に位置するように、Ｎ型ボトムウェル３の形状および大きさが選定されている。図１に示すように、Ｎ型ボトムウェル３を平面視したときの縁の一部は、Ｐ型ウェル５ｐとＮ型ウェル５ｎとにより形成されたウェル配列構造での配列方向両端に位置するＮ型ウェル５ｎ，５ｎそれぞれの下に位置している。Ｎ型ボトムウェル３を平面視したときに縁にあたる領域上にはＰ型ウェル５ｐまたはＮ型ウェル５ｎが設けられており、メモリセルの形成に寄与しない城壁状の不純物拡散領域は設けられていない。 In the semiconductor memory device 10 having the above-described configuration, the value cell region V is included in the N-type bottom well 3 and the edge of the N-type bottom well 3 is positioned below the dummy cell region D when viewed in plan. The shape and size of the N-type bottom well 3 are selected. As shown in FIG. 1, a part of the edge when the N-type bottom well 3 is viewed in plan is N located at both ends in the arrangement direction in the well arrangement structure formed by the P-type well 5p and the N-type well 5n. It is located under each of the mold wells 5n and 5n. A P-type well 5p or an N-type well 5n is provided on a region corresponding to an edge when the N-type bottom well 3 is viewed in plan, and a wall-like impurity diffusion region that does not contribute to the formation of the memory cell is not provided. .

Ｎ型ボトムウェル３の平面視上の縁がダミーセル領域Ｄの下に位置しており、かつ上記城壁状の不純物拡散領域が設けられていないことから、半導体記憶装置１０では従来よりも小型化を図ることが容易である。また、Ｐ型ウェル５ｐおよびＮ型ウェル５ｎそれぞれの長手方向端部の下にはＮ型ボトムウェル３が位置していないので、当該長手方向端部においてはＰ型ウェル５ｐの各々がＰ型シリコン基板１に直接形成された状態となり、これらＰ型ウェル５ｐの電気抵抗が抑えられる。各Ｎ型ウェル５ｎは、その大部分の領域がＮ型ボトムウェル３に形成されているので、これらＮ型ウェル５ｎの電気抵抗も抑えられる。したがって、半導体記憶装置１０ではソフトエラーを防止しつつ小型化を図ることが容易である。 Since the edge of the N-type bottom well 3 in plan view is located below the dummy cell region D and the above-mentioned wall-like impurity diffusion region is not provided, the semiconductor memory device 10 can be made smaller than before. Easy to plan. Further, since the N-type bottom well 3 is not located under the longitudinal end portions of the P-type well 5p and the N-type well 5n, each of the P-type wells 5p is made of P-type silicon at the longitudinal end portion. The state is formed directly on the substrate 1, and the electric resistance of these P-type wells 5p is suppressed. Since most of each N-type well 5n is formed in the N-type bottom well 3, the electrical resistance of these N-type wells 5n can be suppressed. Therefore, the semiconductor memory device 10 can be easily downsized while preventing soft errors.

なお、Ｐ型ウェル５ｐおよびＮ型ウェル５ｎそれぞれの長手方向端部は、これらのウェル５ｐ，５ｎに所望の電源電位を印加するためのウェルタップ領域として利用することが実用上好ましい。 It is practically preferable to use the longitudinal ends of the P-type well 5p and the N-type well 5n as well tap regions for applying a desired power supply potential to the wells 5p and 5n.

図３は、上記のＰ型ウェル５ｐおよびＮ型ウェル５ｎそれぞれの長手方向端部を利用して構成されたウェルタップ領域の一例を概略的に示す断面図である。同図でのＮ型ボトムウェル３、Ｐ型ウェル５ｐ、およびＮ型ウェル５ｎの分布形態は、図１に示した半導体記憶装置１０を同図に示すＡ−Ａ線に沿って切断したときのＮ型ボトムウェル３、Ｐ型ウェル５ｐ、およびＮ型ウェル５ｎの分布形態に相当する。 FIG. 3 is a cross-sectional view schematically showing an example of a well tap region configured using the longitudinal ends of the P-type well 5p and the N-type well 5n. The distribution form of the N-type bottom well 3, the P-type well 5p, and the N-type well 5n in the figure is obtained when the semiconductor memory device 10 shown in FIG. 1 is cut along the line AA shown in the figure. This corresponds to the distribution form of the N-type bottom well 3, the P-type well 5p, and the N-type well 5n.

図３に示す例では、Ｐ型シリコン基板１に複数のＰ型ウェル５ｎと複数のＮ型ウェル５ｎとが前述のウェル配列構造の下に分布している。個々のＰ型ウェル５ｐにはＰ⁺型不純物拡散領域９ｐが形成され、ここに正電源電位Ｖ_SSが印加される。また、個々のＮ型ウェル５ｎにはＮ⁺型不純物拡散領域９ｎが形成され、ここに負電源電位Ｖ_CCが印加される。水平方向に隣り合うＰ⁺型不純物拡散領域９ｐとＮ⁺型不純物拡散領域９ｎとは浅溝構造の素子分離領域７により互いに電気的に分離されており、水平方向に隣り合うＮ⁺型不純物拡散領域９ｎ同士もまた浅溝構造の素子分離領域７により互いに電気的に分離されている。 In the example shown in FIG. 3, a plurality of P-type wells 5n and a plurality of N-type wells 5n are distributed on the P-type silicon substrate 1 under the well arrangement structure described above. A P ⁺ -type impurity diffusion region 9p is formed in each P-type well 5p, and a positive power supply potential V _SS is applied thereto. Each N-type well 5n is formed with an N ⁺ -type impurity diffusion region 9n to which a negative power supply potential V _CC is applied. The P ⁺ -type impurity diffusion region 9p and the N ⁺ -type impurity diffusion region 9n adjacent to each other in the horizontal direction are electrically separated from each other by the shallow trench structure element isolation region 7, and the N ⁺ -type impurity diffusion adjacent to each other in the horizontal direction. The regions 9n are also electrically isolated from each other by the shallow trench structure isolation region 7.

なお、Ｐ⁺型不純物拡散領域９ｐにおけるＰ型不純物の濃度はＰ型ウェル５ｐでのＰ型不純物の濃度よりも高く、Ｎ⁺型不純物拡散領域９ｎにおけるＮ型不純物の濃度はＮ型ウェル５ｎでのＮ型不純物の濃度よりも高い。 The concentration of the P-type impurity in the P ⁺ -type impurity diffusion region 9p is higher than the concentration of the P-type impurity in the P-type well 5p, and the concentration of the N-type impurity in the N ⁺ -type impurity diffusion region 9n is in the N-type well 5n. Higher than the concentration of N-type impurities.

実施の形態２．
この発明の半導体記憶装置においては、半導体基板に複数のボトムウェルを配置することができる。シングルイベントラッチアップを防止するという観点からはウェルタップ領域を密に配置することが好ましいが、半導体記憶装置の小型化や低コスト化を図るという観点からはウェルタップ領域を粗に配置することが好ましいので、これらを考慮すると、個々のバリューセル領域での記憶容量を数バイトから数十バイト程度とし、１つのバリューセル領域に１つのボトムウェルが対応することになるように半導体基板に複数のボトムウェルを配置することが好ましい。 Embodiment 2. FIG.
In the semiconductor memory device of the present invention, a plurality of bottom wells can be disposed on the semiconductor substrate. From the viewpoint of preventing single event latch-up, it is preferable to arrange the well tap regions densely, but from the viewpoint of reducing the size and cost of the semiconductor memory device, it is preferable to arrange the well tap regions roughly. In view of these, considering these, the storage capacity of each value cell region is set to several bytes to several tens of bytes, and a plurality of semiconductor substrates are provided so that one bottom well corresponds to one value cell region. It is preferable to arrange a bottom well.

図４は、この発明の半導体記憶装置のうちで半導体基板に複数のボトムウェルが配置されたものでのバリューセル、ダミーセル、およびボトムウェルの平面配置の一例を示す概略図である。同図に示す半導体記憶装置２０は例えば連想メモリ（ＣＡＭ）であり、当該半導体記憶装置２０は、２つのバリューセル領域Ｖ₁，Ｖ₂と２つのボトムウェル３ａ，３ｂとを有しているという点で、図１に示した半導体記憶装置１０と大きく異なる。図４に示した構成要素のうちで図１を参照して既に説明した構成要素については、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。 FIG. 4 is a schematic diagram showing an example of a planar arrangement of value cells, dummy cells, and bottom wells in a semiconductor memory device according to the present invention in which a plurality of bottom wells are arranged on a semiconductor substrate. The semiconductor memory device 20 shown in the figure is, for example, an associative memory (CAM), and the semiconductor memory device 20 has two value cell regions V ₁ and V ₂ and two bottom wells 3a and 3b. In this respect, it differs greatly from the semiconductor memory device 10 shown in FIG. Among the constituent elements shown in FIG. 4, constituent elements that have already been described with reference to FIG. 1 are given the same reference numerals as those used in FIG. 1 and description thereof is omitted.

上記２つのバリューセル領域Ｖ₁，Ｖ₂は、Ｐ型ウェル５ｐおよびＮ型ウェル５ｎの長手方向に沿って並設されており、個々のバリューセル領域Ｖ₁，Ｖ₂での記憶容量は、例えば数バイトから数十バイト程度の範囲内で適宜選定される。これらのバリューセル領域Ｖ₁，Ｖ₂はダミーセル領域Ｄによって取り囲まれており、バリューセル領域Ｖ₁の下方にはＮ型ボトムウェル３ａが、またバリューセル領域Ｖ₂の下方にはＮ型ボトムウェル３ｂが設けられている。各Ｐ型ウェル５ｐおよび各Ｎ型ウェル５において２つのＮ型ボトムウェル３ａ，３ｂの間に平面視上位置する領域が、ウェルタップ領域ＷＴとして利用される。 The two value cell regions V ₁ and V ₂ are juxtaposed along the longitudinal direction of the P-type well 5p and the N-type well 5n, and the storage capacity in each of the value cell regions V ₁ and V ₂ is For example, it is appropriately selected within a range of several bytes to several tens of bytes. These value cell regions V ₁ and V ₂ are surrounded by a dummy cell region D. An N-type bottom well 3a is provided below the value cell region V ₁ and an N-type bottom well is provided below the value cell region V _2. 3b is provided. In each P-type well 5p and each N-type well 5, a region located in plan view between the two N-type bottom wells 3a and 3b is used as the well tap region WT.

このような構成を有する半導体記憶装置２０では、実施の形態１で説明した半導体記憶装置１０におけるのと同様の理由から、ソフトエラーを防止しつつ小型化を図ることが容易である。また、１つのバリューセル領域Ｖ₁またはＶ₂に１つのＮ型ボトムウェル３ａまたは３ｂが対応して配置され、Ｐ型ウェル５ｐおよびＮ型ウェル５の各々において２つのＮ型ボトムウェル３ａ，３ｂの間に平面視上位置する領域がウェルタップ領域ＷＴとして利用されるので、実施の形態１で説明した半導体記憶装置１０（図１参照）と比べても、ソフトエラーの１つであるシングルイベントラッチアップが起こり難い。さらに、半導体記憶装置２０では個々のバリューセル領域Ｖ₁，Ｖ₂での記憶容量が例えば数バイトから数十バイトの範囲内で適宜選定されるので、ソフトエラーを防止しつつ小型化することが容易なものを比較的低コストの下に製造し易い。 In the semiconductor memory device 20 having such a configuration, it is easy to reduce the size while preventing a soft error for the same reason as in the semiconductor memory device 10 described in the first embodiment. Further, one N-type bottom well 3a or 3b is arranged corresponding to one value cell region V ₁ or V _2, and two N-type bottom wells 3a and 3b are respectively provided in the P-type well 5p and the N-type well 5. Since a region located in a plan view is used as the well tap region WT during this period, a single event which is one of soft errors compared to the semiconductor memory device 10 (see FIG. 1) described in the first embodiment. Latch-up is unlikely to occur. Further, in the semiconductor memory device 20, since the storage capacity in each of the value cell regions V ₁ and V ₂ is appropriately selected within a range of, for example, several bytes to several tens of bytes, it is possible to reduce the size while preventing soft errors. Easy to manufacture at a relatively low cost.

実施の形態３．
この発明の半導体記憶装置は、メモリセルアレイの平面視上の周囲に周辺回路部が配置された構成とすることもできる。半導体記憶装置をこのような構成とする場合、ボトムウェルは、該ボトムウェルにメモリセルアレイが平面視上含まれ、かつ該ボトムウェルの縁が周辺回路部の下に平面視上位置することになるように、その形状および大きさが選定される。 Embodiment 3 FIG.
The semiconductor memory device of the present invention can also be configured such that a peripheral circuit portion is arranged around the memory cell array in plan view. When the semiconductor memory device has such a configuration, the bottom well includes a memory cell array in a plan view in the bottom well, and an edge of the bottom well is located in a plan view below the peripheral circuit portion. As such, its shape and size are selected.

図５は、この発明の半導体記憶装置のうちでメモリセルアレイの平面視上の周囲に周辺回路部が配置された構成のものでのバリューセル、ダミーセル、およびボトムウェルの平面配置の一例を示す概略図である。同図に示す半導体記憶装置３０は例えば連想メモリ（ＣＡＭ）であり、当該半導体記憶装置３０は、２つのバリューセル領域Ｖ₁，Ｖ₂に１つのＮ型ボトムウェル３ｃが対応し、メモリセルアレイＭＣＡの平面視上の周囲（ダミーセル領域Ｄの平面視上の周囲）に周辺回路部Ｐが配置され、かつＮ型ボトムウェル３ｃの縁が周辺回路部Ｐの下に平面視上位置するという点で、図４に示した半導体記憶装置２０と大きく異なる。図５に示した構成要素のうちで図４を参照して既に説明した構成要素については、図４で用いた参照符号と同じ参照符号を付してその説明を省略する。 FIG. 5 is a schematic diagram showing an example of a planar arrangement of value cells, dummy cells, and bottom wells in a semiconductor memory device according to the present invention having a configuration in which peripheral circuit portions are arranged around a memory cell array in plan view. FIG. The semiconductor memory device 30 shown in the figure is, for example, an associative memory (CAM), and the semiconductor memory device 30 corresponds to two value cell regions V ₁ and V _2, and one N-type bottom well 3 c corresponds to the memory cell array MCA. In that the peripheral circuit portion P is disposed around the periphery of the dummy cell region D and the edge of the N-type bottom well 3c is positioned below the peripheral circuit portion P in the plan view. 4 is largely different from the semiconductor memory device 20 shown in FIG. Among the components shown in FIG. 5, the components already described with reference to FIG. 4 are denoted by the same reference numerals as those used in FIG.

上記の周辺回路部９は周辺回路（ロジック回路）が形成される領域であり、この周辺回路部９の所望箇所には所定の回路素子、例えばＭＯＳトランジスタやＣＭＯＳトランジスタ等のＭＩＳ素子や容量素子、抵抗素子等が適宜設けられる。また、ダミーセル領域Ｄの所望箇所にウェルタップ領域が設定される。このとき、Ｐ型ウェル５ｐの低抵抗化を図るという観点から、ウェルタップ領域でのＰ型ウェル５ｐがＰ型半導体基板１に直接形成された状態となるようにＮ型ボトムウェル３ｃの所定箇所に貫通孔を設け、当該貫通孔を導電性材料（Ｎ型半導体を除く。）で埋めて端子部を形成することが好ましい。 The peripheral circuit portion 9 is a region where a peripheral circuit (logic circuit) is formed. A predetermined circuit element, for example, a MIS element such as a MOS transistor or a CMOS transistor, a capacitive element, A resistance element or the like is provided as appropriate. In addition, a well tap region is set at a desired location in the dummy cell region D. At this time, from the viewpoint of reducing the resistance of the P-type well 5p, a predetermined portion of the N-type bottom well 3c is formed so that the P-type well 5p in the well tap region is directly formed on the P-type semiconductor substrate 1. It is preferable to form a terminal portion by providing a through hole in the substrate and filling the through hole with a conductive material (excluding an N-type semiconductor).

このような構成を有する半導体記憶装置３０では、上述のようにＮ型ボトムウェル３ｃを配置しているので、メモリセルの形成に寄与しない不純物拡散領域をＮ型ボトムウェル３ｃの平面視上の縁の上に城壁状に形成しなくても、所望の電気的特性を有するバリューセルＣｖおよび周辺回路を形成することができる。上記の不純物拡散領域を形成しなくてもよい分、装置の小型化を図ることができる。また、Ｎ型ボトムウェル３ｃと同じ導電型のウェル（Ｎ型ウェル５ｎ）は、該Ｎ型ウェル５ｎにおける大部分の領域がＮ型ボトムウェル３ｃに形成されるので、その電気抵抗が抑えられる。したがって、半導体記憶装置３０ではソフトエラーを防止しつつ小型化を図ることが容易である。 In the semiconductor memory device 30 having such a configuration, since the N-type bottom well 3c is disposed as described above, an impurity diffusion region that does not contribute to the formation of the memory cell is defined as an edge in plan view of the N-type bottom well 3c. The value cell Cv and the peripheral circuit having desired electrical characteristics can be formed without forming a castle wall on the top. Since the impurity diffusion region need not be formed, the device can be reduced in size. In addition, the well of the same conductivity type as the N-type bottom well 3c (N-type well 5n) is formed in the N-type bottom well 3c because most of the region in the N-type well 5n is formed. Therefore, the semiconductor memory device 30 can be easily downsized while preventing soft errors.

以上、実施の形態を３つ挙げてこの発明の半導体記憶装置について詳述したが、この発明は上述の形態に限定されるものではなく、ボトムウェルとダミーセル領域とを備えた種々の構成の半導体記憶装置に適用することができる。 Although the semiconductor memory device of the present invention has been described in detail by giving three embodiments, the present invention is not limited to the above-described embodiment, and semiconductors having various configurations including a bottom well and a dummy cell region. It can be applied to a storage device.

例えば、半導体記憶装置を構成する半導体基板はＰ型シリコン基板に限らず、Ｎ型シリコン基板であってもよいし、Ｐ型シリコン層またはＮ型シリコン層が電気絶縁層上に形成されたＳＯＩ（Silicon On Insulator）基板であってもよい。ボトムウェルの導電型は、半導体基板の導電型とは逆の導電型に選定される。また、ボトムウェル上に設けられる複数のウェルの配列構造は、実施の形態１で説明した配列構造、すなわち、ボトムウェルと同じ導電型を有する複数の第１ウェルが互いに平行に配置され、これらの第１ウェルそれぞれの線幅方向両側にボトムウェルとは逆の導電型を有する第２ウェルが１つずつ隣接配置された配列構造とする他に、Ｐ型ウェルとＮ型ウェルとが１つずつ交互に配置された配列構造とすることもできる。 For example, the semiconductor substrate constituting the semiconductor memory device is not limited to a P-type silicon substrate, but may be an N-type silicon substrate, or an SOI (P-type silicon layer or N-type silicon layer formed on an electrically insulating layer). Silicon On Insulator) substrate may be used. The conductivity type of the bottom well is selected as the conductivity type opposite to that of the semiconductor substrate. The array structure of the plurality of wells provided on the bottom well is the array structure described in Embodiment 1, that is, the plurality of first wells having the same conductivity type as the bottom well are arranged in parallel to each other. In addition to an array structure in which one second well having a conductivity type opposite to that of the bottom well is arranged adjacent to each other on both sides in the line width direction of each first well, one P-type well and one N-type well are provided. It can also be an array structure arranged alternately.

ボトムウェルを平面視したときの縁の位置は、ダミーセル領域内または周辺回路部内で適宜選定可能である。その他にも、この発明の半導体記憶装置については種々の変形、修飾、組合せ等が可能である。 The position of the edge when the bottom well is viewed in plan can be appropriately selected in the dummy cell region or the peripheral circuit portion. In addition, the semiconductor memory device of the present invention can be variously modified, modified, combined, and the like.

この発明の半導体記憶装置におけるバリューセル、ダミーセル、およびボトムウェルの平面配置の一例を示す概略図である。It is the schematic which shows an example of planar arrangement | positioning of the value cell in the semiconductor memory device of this invention, a dummy cell, and a bottom well. 図１に示したII−II線断面の概略図である。It is the schematic of the II-II line cross section shown in FIG. 図１に示したＰ型ウェルおよびＮ型ウェルそれぞれの長手方向端部を利用して構成されたウェルタップ領域の一例を概略的に示す断面図である。FIG. 2 is a cross-sectional view schematically showing an example of a well tap region configured using the longitudinal ends of the P-type well and the N-type well shown in FIG. 1. この発明の半導体記憶装置のうちで半導体基板に複数のボトムウェルが配置されたものでのバリューセル、ダミーセル、およびボトムウェルの平面配置の一例を示す概略図である。It is the schematic which shows an example of planar arrangement | positioning of a value cell, a dummy cell, and a bottom well in the thing in which the several bottom well is arrange | positioned in the semiconductor substrate among the semiconductor memory devices of this invention. この発明の半導体記憶装置のうちでメモリセルアレイの平面視上の周囲に周辺回路部が配置された構成のものでのバリューセル、ダミーセル、およびボトムウェルの平面配置の一例を示す概略図である。1 is a schematic diagram showing an example of a planar arrangement of value cells, dummy cells, and a bottom well in a semiconductor memory device of the present invention having a configuration in which peripheral circuit portions are arranged around a memory cell array in plan view.

Explanation of symbols

１Ｐ型シリコン基板（半導体基板）
３，３ａ，３ｂ，３ｃＮ型ボトムウェル
５ｐＰ型ウェル
５ｎＮ型ウェル
１０，２０，３０半導体記憶装置
Ｃｖバリューセル
Ｃｄダミーセル
Ｖ，Ｖ₁，Ｖ₂ バリューセル領域
Ｄダミーセル領域
ＭＣＡメモリセルアレイ 1 P-type silicon substrate (semiconductor substrate)
3,3a, 3b, 3c N-type bottom well 5p P-type well 5n N-type well 10, 20, 30 semiconductor memory device Cv Value cell Cd dummy V, V _1, V ₂ Value cell region D dummy cell region MCA memory cell array

Claims

A semiconductor memory device comprising a semiconductor substrate and a memory cell array formed on the semiconductor substrate, wherein the semiconductor substrate has a bottom well and a plurality of wells having an impurity implantation depth shallower than the bottom well. ,
Each of the plurality of wells is arranged in parallel with each other so as to cross the memory cell array in plan view,
The memory cell array includes a plurality of value cells in which data is stored and a plurality of dummy cells in which data is not stored, and a value cell region in which the plurality of value cells are disposed is a dummy cell region in which the plurality of dummy cells are disposed. Cell array structure surrounded by
When viewed in plan, the value cell region is included in the bottom well, and an edge of the bottom well is located below the dummy cell region,
A semiconductor memory device.

The plurality of wells are a plurality of first wells having the same conductivity type as the bottom well, and a plurality of second wells having a conductivity type opposite to the bottom well. The plurality of first wells and the plurality of wells Each of the second wells forms a well array structure in which one second well is arranged adjacent to each other on both sides in the line width direction of each of the plurality of first wells arranged in parallel to each other.
Each value cell and each dummy cell are formed on a region extending from one first well and two second wells corresponding to the first well.
The semiconductor memory device according to claim 1.

The bottom well has two sides extending in a direction parallel to the longitudinal direction of each of the first well and the second well in plan view, and each of the two sides is below the second well. The semiconductor memory device according to claim 2, wherein the semiconductor memory device is located.

A plurality of value cell regions, and a plurality of bottom wells arranged so that one corresponds to one value cell region;
When viewed in plan, each of the value cell regions is included in a corresponding bottom well, and each edge of the bottom well is located below the dummy cell region,
The semiconductor memory device according to claim 1, wherein:

A semiconductor substrate, a memory cell array provided on the semiconductor substrate, and a peripheral circuit unit disposed around the memory cell array in plan view, wherein the semiconductor substrate has a bottom well and a lower impurity than the bottom well. A semiconductor memory device having a plurality of wells having a shallow implantation depth,
Each of the plurality of wells is arranged in parallel with each other so as to cross the memory cell array in plan view,
When viewed in plan, the memory cell array is included in the bottom well, and an edge of the bottom well is located below the peripheral circuit portion.
A semiconductor memory device.