JP2007527112A - 直接的なダイの取付けのための金属相互接続システムおよび方法 - Google Patents

直接的なダイの取付けのための金属相互接続システムおよび方法 Download PDF

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Abstract

支持体に直接的に接続させる半導体チップの例示的な態様を示す。チップは、チップの上表面に被着されている金属層と、この金属層状に被着されている保護層であって、保護層の複数の部分が選択的に除去されて１つ以上の開口（「結合パッド」）が形成され、金属層の複数の部分が露出するようになっている、保護層と、１つ以上の開口のそれぞれの上に形成されている１つ以上のはんだ付け可能な金属接触領域とを備えている。チップを支持体上に下向きに配置し、はんだの薄層を設け、加熱すると、はんだ付け可能な金属接触領域が支持体に電気的に接続される。
【選択図】図３

Description

関連出願の相互参照
本出願は、２００３年１２月１２日付けの米国特許出願第６０／５２９１６６号および２００４年２月１２日出願の第６０／５４４７０２号の優先権による利益を主張するものであり、これらの開示全体は、本明細書中で詳説されているがごとく参照により本願に組み込まれている。
連邦政府による資金提供を受けた研究開発の記載
該当なし
「マイクロフィッシュ付録」への言及
該当なし
１．技術分野
本発明は、概括的には半導体技術に関し、より詳細には、プリント回路配線板のような基板に半導体チップを直接実装するためのシステムおよび方法に関する。
２．従来技術の簡単な説明
典型的な表面実装可能な半導体コンポーネントは、リードフレームに取り付けられ、ワイヤボンディングされ、リードを露出させてプラスチック製パッケージに封止された半導体チップからなっている。リードを、例えばプリント回路配線板にはんだ付けすることによって、半導体チップとの機械的、熱的および電気的な接続が得られる。
図１ 従来技術
図１に、典型的な従来のワイヤボンドチップもしくはリードフレームを備えているチップの例示的な態様を示す。ワイヤボンドは、電子デバイスに、寄生インダクタンスおよび直列抵抗をもたらす。追加のインダクタンスおよびレジスタンスは、高周波数デバイス、高速デバイスおよび低オン抵抗パワー半導体デバイスを含む多くのデバイスにおいて不都合である。リードフレームによって、チップにおける主な熱伝導経路が形成される しかし、ワイヤボンドチップの熱的性能は、基板への熱経路、回路配線板もしくは支持体、ならびにリードフレームの設計および構成によって制限される。
図２−従来技術
フリップチップバンププロセスは、上述のワイヤボンドチップの欠点を克服するために開発された。フリップチップバンプアッセンブリは、「ダイレクトチップアタッチ（直接チップ取付け）」アッセンブリとも呼ばれ、チップを、チップ上に設けた導電性のバンプを用いて、基板、配線板または支持体に対して直接的に下向きに取付けるプロセスである。
今日、フリップチッププロセスにはいくつかの様式が存在し、それには、はんだバンプ、銅ピラーバンプ、めっきバンプ、金スタッドバンプおよび接着バンプが含まれる。
図２に、従来技術を用いて、チップのバンプ下地金属化（under bump metallization、「ＵＢＭ」）層２６０上に形成されたはんだボールバンプ２２０を有するチップ２１０を示す。はんだボールバンプ２２０は、シリコンチップ２１０と電気的に接続されており、これにより、チップを、プリント回路配線板に直接的に下向きに取り付けることができる。はんだボールによる手法の欠点は、チップ表面および基板とのボールの接触領域が制限されることである。これにより、熱伝導性および導電性領域が減少し、熱抵抗および電気抵抗が増加する。熱経路および電気経路は、長く、はんだボールの直径にほぼ等しい。ボールの接触領域が制限される結果、チップと回路配線板との間の接合の機械的強度も制限される。
図２Ｂに示すように、はんだボールバンプに代えて、チップ２１０は、上部をはんだで被覆された金属材料、例えば銅、ニッケルもしくは別の金属または合金の、隆起させた導電性領域を有していてもよい。図２Ｂに、従来技術を用いて、チップのバンプ下地金属化層２６０上に形成された銅ピラーバンプ（pillar bump）２３０を有するチップ２１０を示す。図示のように、銅ピラーバンプは、はんだ２４０の上部被覆層を有していてもよい。銅は、はんだより熱伝導性も導電性も著しく大きいので、銅ピラーバンプ２３０は、はんだボール２２０と比べて何らかの改善をもたらす。しかし、ピラーバンプ２３０の標準的な高さ（約１００μｍ）は、熱抵抗および電気抵抗の両方を増加させる。
上記のフリップチッププロセスのさらなる欠点は、このプロセスは複数のステップを利用し、特別な装置を必要とすることであり、これにより、製品コストが上昇する。
発明の概要
本発明は、従来技術の上述の制限に対処するものであり、それは、本発明の一態様によれば、支持体に直接的に接続させる半導体チップであって、チップの上面に被着された金属層と、この金属層上に被着された保護層であって、金属層の一部を露出させる１つ以上の開口（「結合パッド」）を形成するように選択的に除去される保護層と、１つ以上の開口のそれぞれの上に形成された１つ以上のはんだ付け可能な金属接触領域とを有している半導体チップを提供することによって、達成される。チップを支持体上で下向きに配置し、はんだの薄い層を設けて加熱すると、はんだ付け可能な金属接触領域は支持体と電気的に接続する。
本発明のさらなる態様によれば、はんだ付け可能な金属接触領域は、約１μｍの厚みを有しており、ＴｉＣｕ、ＴｉＮｉＡｇもしくはＡｌＮｉＶＣｕ金属層コンビネーションのいずれかを含む。
本発明の上記のおよび別の態様、特徴および利点は、以下の説明、特許請求の範囲および添付図面と関連させてより深く理解されるであろう。
本発明の例示的な態様を、以下に図面を参照して簡潔に説明する。
本発明の態様、特徴および利点は、添付図面を参照して以下の説明と関連させてより深く理解されるであろう。以下には、本発明の好ましい態様を示す。以下の記述が例示的であって制限的なものではなく、実施例を示すものに過ぎないことは、当業者には明らかであろう。この記述で開示されている全ての特徴は、別の記載が明示されていなければ、同じ目的および同等もしくは類似の目的を果たすための代替的な特徴で置き換えることができる。したがって、本発明の変形の別の多くの態様は、本明細書で規定されているように本発明の範囲内にあることが意図されており、これらの態様は本発明と同等なものである。
図３
図３に、本発明によって構築された半導体チップ３００の例示的な態様を示す。図示のように、半導体チップ３００は、アルミニウム金属層３０２、保護層３３０、下地金属層３０２の一部を露出させるための保護層３３０に設けられた複数の「結合パッド」もしくは開口３０４、および複数のはんだ付け可能な電気金属接触領域３１０を有している。はんだ付け可能な金属接触領域３１０は、結合パッド３０４上に形成されており、図１および２に記載のＵＢＭ層２６０と同様の材料からなっている。はんだ付け可能な金属接触領域３１０によって、チップ３００を、プリント回路配線板のような基板に直接的にはんだ付けすることができる。好ましくは、はんだ付け可能な金属接触領域３１０は、約１μｍの厚みを有しており、例えばＴｉＣｕ、ＴｉＮｉＡｇ、またはＡｌＮｉＶＣｕ金属層の導電性金属層コンビネーションの２つまたは３つの層からなっている。必要に応じて、露出した金属の酸化を防止し、チップの基板への取付けを簡単にするために、はんだ付け可能な金属接触領域３１０に、はんだ３１１の追加的なフィルム層を設けることもできる。
図４
図４に、本明細書に記載された本発明の教示によって、プリント回路配線板に取り付けられたチップ３００の例示的な態様を示す。図示のように、チップ３００は、裏返しにされて、従来の表面実装技術を用いて回路配線板４３０に取り付けられている。プリント回路配線板４３０上には、はんだペースト４１０の薄層を、ステンシルを用いて堆積させることができる。次に、チップ３００を適切な位置に位置決めして、ペースト４１０と接触するまで降下させる。次に、プリント回路配線板４３０アッセンブリを、約２００℃に、はんだが再流動化するまで加熱する。すると、チップに設けられたはんだ付け可能な金属接触領域３１０が、銅プリント回路配線板トレース４２０に直接的にはんだ付けされ、これにより、機械的、電気的および熱的接続が形成される。
はんだ付け可能な金属接触領域３１０が、任意にはんだ層を有している場合、はんだペースト４１０を被着させる必要はない。一度再流動化したはんだ層は、チップをプリント回路配線板に取り付けるのに十分なものとなり、さらに、組み立てプロセスが簡単になる。
本発明の半導体チップ３００は、以下のように製造することができる。まず、従来の技術を利用して、少なくとも１つのアルミニウム層をチップの表面上に有している半導体チップを準備する。次に、保護層をチップの表面上に被着させ、その表面の複数の部分を選択的に除去して、１つ以上の開口もしくは結合パッドを形成し、上部アルミニウム層を露出させる。さらに、はんだ付け可能な金属接触領域３１０を、従来のスパッタリング、めっきおよびパターニングプロセスを用いて、各結合パッド上に形成する。必要に応じて、はんだの薄層を、はんだ付け可能な金属接触領域上に被着させることができ、これにより、チップの基板への直接的な取付けが簡単になる。
本発明は、集積回路、個別の半導体デバイス、センサ、微小機械加工された構造などを含む全ての種類の半導体チップに適用することができる。本発明は、現在の技術に対して以下に示す複数の利点を有している。１）半導体パッケージングが単純になる、２）製造が簡単になる、３）プリント回路配線板へのデバイスの取付けが単純になる、４）パッケージの熱的性能が向上する、５）半導体チップからプリント回路配線板への熱経路が極めて短くなる、６）接触面積を最大化させて、熱経路の面積を増大させることができ、これにより、熱抵抗が低減する、７）チップ表面からプリント回路配線板への電気抵抗が極めて低くなる、８）チップからプリント回路配線板への電流路短くなる、９）接触領域を増大させることができ、これにより、直列抵抗を最小限化する、１０）ワイヤボンドもしくはリードフレームによるインダクタンスおよび抵抗がない。
図５
図５Ａ〜Ｃに、本明細書に記載された本発明の教示によるチップ１００の別の例示的な態様を示す。特に、図５Ａに、基板１０５、２つのソース１１０およびドレイン１２０を有しているデバイスの一部を示す。さらに、デバイス１００は、Ｐ基板１５０として示されている。別の態様では、Ｐ基板は、Ｐ−基板の上面上に堆積させてある。
ソース１１０およびドレイン１２０は、好ましくは、Ｐ基板１０５にｎ型ドーパントを注入したものである。しかし、ソースおよびドレインの様々な設計が当業者に知られており、本発明の範囲内にあることを理解されたい。例えば、ソース１１０およびドレイン１２０は、Ｎ基板１０５にｐ型ドーパントを注入したものであってもよい。
別の態様として、図５Ｂに、ソース１１０Ｂが、Ｎ＋領域としてドープされた領域１１２と、Ｐ＋としてドープされた領域１１４と、Ｎドープされた領域１１６とからなっている好ましい態様を示す。別の態様では、ソース１１０Ｂは、Ｐ＋ドープされた領域１１４と、Ｐ＋領域１１４の両側にそれぞれ隣接するＮ＋注入部分である領域１１２および１１６とからなっている。さらに別の態様では、領域１１２および１１４は、領域１１８も有している。領域１１２および１１６の残りの領域がＮ＋である場合には、領域１１８は、ライトドープされたＮ注入部分であってよい。領域１１８のライトドープされたＮ注入部分は、ライトドープされたドレインとして機能する。
ドレイン１２０Ｂは、この態様では、Ｎ＋としてドープされた領域１２４と、Ｎとしてドープされた領域１２２および１２６とからなっている。ソース１１０Ｂと同様に、本発明の範囲内で、また当業者に公知のように、ドーピングを変化させることができる。
図５Ａを再び参照すると、ゲート１３０は、ＳｉＯ２またはＳｉ３Ｎ４上のポリシリコンゲートからなっており、ソース１１０とドレイン１２０との間に配置されている。好ましくはＳｉＯ２またはＳｉ３Ｎ４からなるスペーサ１３２および１３４が隣接しており、これらのスペーサはそれぞれソース１１０およびドレイン１２０上に部分的に延びている。（図５Ｂも、領域１１８および１２２上に延びるスペーサ１３２および１３４を示す。スペーサは、領域１２６上にも延びている。）
ソースランナ（runner、経路）１４０およびドレインランナ１７０は、 第２の相互接続層上に形成されており、好ましくは金属からなっているが、別の導電性材料を使用することもできる。ソースランナ１６０は、ビア１６２を用いてソースランナ１４０を相互接続している。好ましくは、ソースランナ１６０は、ソース１１０に対して実質的に平行であるが、平行でない別の向きであってもよい。
ドレインランナ１５０は、ビアを用いてドレインランナ１７０によって相互接続されている。 好ましくは、ドレインランナ１７０は、ドレイン１２０に対して実質的に平行であるが、平行でない別の向きに配置されていてもよい。
第１の相互接続層と同様に、ソースランナ１６０およびドレインランナ１７０がそれぞれ１つずつ図示されているが、好ましい態様では、複数のソースランナ１６０およびドレインランナ１７０が使用され、好ましくはそれらが介在配列されている。
図５Ａに示すランナは実質的に幅が等しく、長方形であるが、ランナはいかなる形状をしていてもよい。例えば、ランナの幅は異なっていて、ランナは、幅狭および幅広に異なる部分を有していたり、丸められた角隅を有していてもよい。
図５Ａに、第３の相互接続層上に形成された、ソースパッド−はんだ付け可能な金属接触領域１８０を示す。第３の相互接続層は、好ましくは金属からなっているが、別の導電性材料を使用することもできる。ソースパッド１８０は、ビア１８２を用いてソースランナ１６０に接続されている。明確な説明のために図５Ａには示していないが、同様のドレインパッド−はんだ付け可能な金属接触領域が、ドレインランナ１７０を接続しており、ゲートパッド−はんだ付け可能な金属接触領域も同様に構成されている。
好ましい態様では、導電性の相互接続部からのビアは、好ましくは、タングステンからなっているが、別の導電性材料を使用することもできる。上記構成は、当業者に公知の手法で形成される。
別の態様では、ランナのために第２の相互接続層が設けられていない。一例として、図５Ｃに、図５Ａに類似の態様を示すが、ソース１６０およびドレイン１７０を形成する第２の相互接続層が設けられていないことが図５Ａとは異なる。その代わりに、ドレインパッド−はんだ付け可能な金属接触領域１９０が、第２の相互接続層上に形成されており、ビア１７２によってドレインランナ１５０に接続されている。明確な説明のために図５Ｃには示していないが、同様のソースパッド−はんだ付け可能な金属接触領域が、ソースランナ１４０を接続している。
図６に、図５Ａに示す態様を上からみた平面図であって、追加的なソース１１０、ドレイン１２０を示しており、第１の層が、ソースランナ１４０およびドレインランナ１５０を相互接続している。図示のソース１１０およびドレイン１２０は、実質的に垂直向きに図示されており、図示のソースランナ１４０およびドレインランナ１５０は、実質的に水平向きに図示されている。また、ビア１４２および１５２は、ソースランナ１４０およびドレインランナ１５０を、ソース１１０およびドレイン１２０にそれぞれ相互接続している。
図７Ａは、上から見た平面図であり、第１の相互接続層（ソースランナ１４０およびドレインランナ１５０を形成している）、第２の相互接続層（ソースランナ１６０およびドレインランナ１７０を形成している）、ならびにソースパッド−はんだ付け可能な金属コンタクト領域１８０を形成している第３の相互接続層を示す。
ソースランナ１４０およびドレインランナ１５０は、実質的に水平に構成されている。ソースランナ１６０は、ソースランナ１４０上に重ねられており、ビア１７２を用いて相互接続されている。ソースパッド−はんだ付け可能な金属接触領域１８０は、図７Ａでは、ソースランナ１６０およびドレインランナ１５０上に重ねられているが、ビアによってソースランナ１６０に接続されているだけである。
図７Ｂは、図５Ａの態様を上から見た平面図であり、第１の相互接続層（ソースランナ１４０およびドレインランナ１５０を形成している）、第２の相互接続層（ソースランナ１６０およびドレインランナ１７０を形成している）、ならびにドレインパッド−はんだ付け可能な姻族接触領域１９０を形成している第３の相互接続層（輪郭のみ描いている）を示している。
ソースランナ１４０およびドレインランナ１５０は、実質的に水平方向に構成されている。ソースランナ１６０はソースランナ１４０上に重ねられており、ビア１７２を用いてソースランナ１４０を相互接続している。ドレインランナ１７０はドレインランナ１５０上に重ねられており、ビア１７２を用いてドレインランナ１７０を相互接続している。ドレインパッド−はんだ付け可能な金属接触領域１９０は、ソースランナ１６０およびドレインランナ１７０上に重ねられているが、ビア１９２によってドレインランナ１７０に接続されているだけである。
図８Ａに、ソースパッド−はんだ付け可能な金属接触領域１８０、ドレインパッド−はんだ付け可能な金属接触領域３００およびゲートパッド−はんだ付け可能な金属接触領域４００を備えているデバイス１００の上部を示す。図８に示す態様では、ソースパッド−はんだ付け可能な金属接触領域およびドレインパッド−はんだ付け可能な金属接触領域は、市松模様の構成で配置されている。
図８Ｂに、ソースパッド−はんだ付け可能な金属接触領域４１０およびドレインパッドはんだ付け可能な金属接触領域４２０が、ストライプ状に形成されていて、互いに介在して配置されている別の構成を示す。好ましい態様では、ゲートパッド−はんだ付け可能な金属接触領域４３０は、必要であれば、短くされたソースパッド−はんだ付け可能な金属接触領域４１０または短くされたドレインパッド−はんだ付け可能な金属接触領域４２０と共に配置される。
まとめ
以上、本発明の好ましい態様を説明したが、単に例を挙げて行った上記の説明は例示的なものに過ぎず、限定的なものでないことが当業者には理解されるであろう。本明細書で開示されている全ての特徴（特許請求の範囲、要約および図面のいずれをも含む）は、特別な記載がない限りは、同じ目的、同等のもしくは同様の目的を果たす代替的な特徴で置き換えることができる。したがって、本発明を変形させた多くの別の態様も、本発明の特許請求の範囲およびそれと同等のものによって規定される本発明の範囲内にあるものと考えられる。
本明細書で示す教示による、従来技術の一態様を示す。 本明細書に示す教示による、従来技術のさらなる態様を示す。 本明細書に示す教示による、本発明の第３の態様を示す。 本明細書に示す教示による、本発明の第４の態様を示す。 本明細書に示す教示による、本発明の第５の態様を示す。 本明細書に示す教示による、本発明の第６の態様を示す。 本明細書に示す教示による、本発明の第７の態様を示す。 本明細書に示す教示による、本発明の第８の態様を示す。

Claims (30)

  1. 支持体へ直接的に取り付ける半導体チップを製造する方法であって、
    上表面を有する、ある程度製造されたチップを準備し、
    前記チップの前記上表面上に金属層を被着させ、
    前記金属層上に保護層を被着させ、
    前記保護層の複数の部分を選択的に除去し、１つ以上の開口を形成して前記金属層の複数の部分を露出させ、
    前記１つ以上の開口上に、はんだ付け可能な金属接触領域を形成する方法であって、
    前記チップを前記支持体上に下向きに配置し、はんだの薄層を設け、加熱すると、前記はんだ付け可能な金属接触領域が前記支持体に電気的に接続される、方法。
  2. 前記１つ以上のはんだ付け可能な金属接触領域が、ＴｉＣｕ金属層コンビネーション、ＴｉＮｉＡｇ金属層コンビネーションおよびＡｌＮｉＶＣｕ金属層コンビネーションからなる群から選択される材料からなっている、請求項１に記載の方法。
  3. 前記金属層がアルミニウムである、請求項１に記載の方法。
  4. 前記１つ以上のはんだ付け可能な金属接触領域の厚みが、約１μｍである、請求項１に記載の方法。
  5. 支持体へ直接的に結合する半導体チップであって、
    前記チップの上表面に被着された金属層と、
    前記金属層上に被着された保護層であって、該保護層の複数の部分が選択的に除去されて、１つ以上の開口を形成し、前記金属層の複数の部分を露出させる、保護層と、
    前記１つ以上の開口のそれぞれの上に形成された１つ以上のはんだ付け可能な金属接触領域とを備えており、
    前記チップを前記支持体上に下向きに配置し、はんだの薄層を設け、加熱すると、前記はんだ付け可能な金属接触領域が前記支持体に電気的に接続される、半導体チップ。
  6. 前記１つ以上のはんだ付け可能な金属接触領域が、ＴｉＣｕ金属層コンビネーション、ＴｉＮｉＡｇ金属層コンビネーションおよびＡｌＮｉＶＣｕ金属層コンビネーションからなる群から選択される材料からなっている、請求項５に記載のチップ。
  7. 前記金属層がアルミニウムである、請求項５に記載のチップ。
  8. 前記１つ以上のはんだ付け可能な金属接触領域の厚みが、約１μｍである、請求項５に記載のチップ。
  9. ラテラルディスクリートパワー半導体ＭｏｓＦＥＴ（lateral discrete power semiconductor MosFET）であって、
    （ａ）半導体基板、
    （ｂ）前記半導体基板に設けた、少なくとも１つのソースを形成する少なくとも１つの第１のドープ領域、
    （ｃ）前記半導体基板に設けた、少なくとも１つのドレインを形成する少なくとも１つの第２のドープ領域、
    （ｄ）少なくとも１つの第１のランナおよび少なくとも１つの第２のランナを有する第１の接続層であって、該少なくとも１つの第１のランナが、前記少なくとも１つの第１のドープ領域に動作可能に接続されており、前記少なくとも１つの第２のランナが、前記少なくとも１つの第２のドープ領域に動作可能に接続されている、第１の接続層、
    （ｅ）前記第１の接続層に動作可能に接続されていてかつ少なくとも１つの第３のランナおよび少なくとも１つの第４のランナを備えている第２の接続層であって、前記少なくとも１つの第３のランナが前記、前記少なくとも１つの第４のランナが前記少なくとも１つの第２のランナに動作可能に接続されている、第２の接続層、および
    （ｆ）前記少なくとも１つの第３のランナに動作可能に接続されている少なくとも１つの第１のパッドと、前記少なくとも１つの第４のランナに動作可能に接続されている少なくとも１つの第２のパッドとを備えている、第３の接続層
    を備えているＭｏｓＦＥＴ。
  10. 前記少なくとも１つのパッドが、少なくとも１つの第１の銅ピラーまたは１つの金属層を備えており、前記少なくとも１つの第１のパッドおよび前記少なくとも第２のパッドが、実質的に市松模様パターンに配置されている、請求項９に記載の半導体デバイス。
  11. 前記少なくとも１つの第１のパッドに、前記少なくとも１つの第２のパッドが介在配置されている、請求項１０に記載の半導体デバイス。
  12. 前記少なくとも１つの第１のドープ領域が、トランジスタのためのソースであり、前記少なくとも１つの第２のドープ領域が、トランジスタのためのドレインである、請求項９に記載の半導体デバイス。
  13. 前記少なくとも１つのソースおよび少なくとも１つのドレインが、実質的に細長い形状で構成されており、前記少なくとも１つのソースに、前記少なくとも１つのドレインが介在配置されている、請求項１２に記載の半導体デバイス。
  14. 前記少なくとも１つのソースおよび前記少なくとも１つのドレインが、実質的に市松模様パターンで構成されている、請求項１２に記載の半導体デバイス。
  15. ラテラルディスクリートパワー半導体ＭｏｓＦＥＴデバイスであって、
    （ａ）半導体基板、
    （ｂ）前記半導体基板に設けられた、少なくとも１つのソースを形成する少なくとも１つの第１のドープ領域、
    （ｃ）前記半導体基板に設けられた、少なくとも１つのドレインを形成する少なくとも１つの第２のドープ領域、および
    （ｄ）前記第１の接続層と動作可能に接続されかつ前記少なくとも１つの第２のドープ領域に動作可能に接続されている第１の接続層
    を備えている、デバイス。
  16. 前記第２の導電層が、前記第１の導電層を介して前記少なくとも１つの第２のドープ領域に動作可能に接続されている、請求項１５に記載のラテラルディスクリートパワー半導体デバイス。
  17. 前記第２の導電層が、前記第１の導電層を介して前記少なくとも１つの第２のドープ領域に動作可能に接続されており、そのような接続のために、前記第１の導電層の一部が使用されている、請求項１６に記載のラテラルディスクリートパワー半導体デバイス。
  18. 第３の導電層を備えており、該第３の導電層が、少なくとも１つの第１のパッドおよび少なくとも１つの第２のパッドを有しており、前記少なくとも１つの第１のパッドが、前記第１の導電層に動作可能に接続されており、前記少なくとも１つの第２のパッドが、前記第２の導電層に動作可能に接続されている、請求項１５に記載のラテラルディスクリートパワー半導体デバイス。
  19. 前記少なくとも１つの第１のパッドが、少なくとも１つの第１の銅ピラーバンプまたは銅ダイレクトアタッチまたははんだバンプを有しており、前記少なくとも１つの第２のパッドが、少なくとも１つの第２の銅ピラーバンプまたは銅ダイレクトアタッチまたははんだバンプを有している、請求項１８に記載のラテラルディスクリートパワー半導体デバイス。
  20. 前記少なくとも１つの第１のパッドおよび前記少なくとも１つの第２のパッドが、実質的に市松模様のパターンで配置されている、請求項１９に記載のラテラルディスクリートパワー半導体デバイス。
  21. 前記少なくとも１つの第１のパッドに、前記少なくとも第２のパッドが介在配置している、請求項１９に記載のラテラルディスクリートパワー半導体デバイス。
  22. 前記少なくとも１つのソースおよび前記少なくとも１つのドレインが、実質的に長細い形状で構成されており、前記少なくとも１つのソースに、前記少なくとも１つのドレインが介在配置されている、請求項１５に記載のラテラルディスクリートパワー半導体デバイス。
  23. 前記少なくとも１つのソースおよび前記少なくとも１つのドレインが、実質的に市松模様のパターンで構成されている、請求項１５に記載のラテラルディスクリートパワー半導体デバイス。
  24. （ａ）半導体基板、
    （ｂ）前記半導体基板に設けられた、少なくとも１つのソースを形成している少なくとも１つの第１のドープ領域、
    （ｃ）前記半導体基板に設けられた、少なくとも１つのドレインを形成している少なくとも１つの第２のドープ領域、
    （ｄ）前記少なくとも１つの第１のドープ領域に動作可能に接続されている少なくとも１つの第１のランナと、前記少なくとも１つの第２のドープ領域に動作可能に接続されている少なくとも１つの第２のランナとを有している第１の接続部、および
    （ｅ）前記少なくとも１つの第１のランナに動作可能に接続されている少なくとも１つの第１のパッドと、前記少なくとも１つの第２のランナに動作可能に接続されている少なくとも１つの第２のパッドとを有している第２の接続層
    を備えている、ラテラルディスクリートパワーＭｏｓＦＥＴ。
  25. 前記少なくとも１つの銅ピラーバンプまたは１つの銅ダイレクトアタッチまたは１つのはんだバンプを有しており、前記少なくとも１つの第２のパッドが、少なくとも１つの第２の銅ピラーバンプまたは銅ダイレクトダイアタッチまたは１つのはんだバンプを有している、請求項２４に記載のラテラルディスクリートパワーＭｏｓＦＥＴ。
  26. 前記少なくとも１つの第１のパッドおよび前記少なくとも１つの第２のパッドが、実質的に市松模様パターンで配置されている、請求項２５に記載のラテラルディスクリートパワーＭｏｓＦＥＴ。
  27. 前記少なくとも１つの第１のパッドに、前記少なくとも１つの第２のパッドが介在配置されている、請求項２５に記載のラテラルディスクリートパワーＭｏｓＦＥＴ。
  28. 前記少なくとも１つのソースおよび前記少なくとも１つのドレインが、実質的に細長い形状で構成されており、前記少なくとも１つのソースに、前記少なくとも１つのドレインが介在配置されている、請求項２４に記載のラテラルディスクリートパワーＭｏｓＦＥＴ。
  29. 前記少なくとも１つのソースおよび前記少なくとも１つのドレインが、実質的に市松模様パターンで構成されている、請求項２４に記載のラテラルディスクリートパワーＭｏｓＦＥＴ。
  30. 市松模様パターンで配置されているシリコン表面と接触している第１の金属を備えている３つの金属システムに配置されたソース領域およびドレイン領域を使用したラテラルディスクリートパワーＭｏｓＦＥＴの組合せであって、２つの追加的なストライプ状の金属構造が続き、これにより、ソース、ドレインおよび銅ピラーバンプに相当するゲートが得られる。プレーナ型のソース領域およびドレイン領域は、金属１と金属２との間でいずれも９０度の角度をなす平行のストライプであり、第３の層が５００μｍ平方のパッドである。
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