JP2007329257A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は半導体装置の製造方法に関し、特に異なる深さに位置するシリコン部へのコンタクトの形成に関する。 The present invention relates to a method of manufacturing a semiconductor device, and more particularly to formation of contacts to silicon portions located at different depths.
シリコン基板を用いて形成される半導体素子においては、基板上に複数層のポリシリコン層を用いて、電極や配線を形成することが行われる。例えば、CCD(Charge Coupled Device)イメージセンサにおいては、CCDシフトレジスタの転送電極が第1層のポリシリコン(1poly-Si)膜及び第2層のポリシリコン(2poly-Si)膜を用いて形成される。さらに、垂直CCDシフトレジスタの転送電極を1poly-Si,2poly-Siで構成した上に、第3層のポリシリコン(3poly-Si)膜を用いた裏打ち配線構造を形成することも行われる。これら各ポリシリコン層を形成した後、シリコン酸化膜等からなる絶縁層を積層し、その上に金属配線が形成される。各ポリシリコン層を用いて形成された転送電極や、シリコン基板表面に形成された拡散層は、その上に積層された絶縁層に設けられたコンタクトホール等の開口部を介して金属配線に接続される。 In a semiconductor element formed using a silicon substrate, electrodes and wirings are formed using a plurality of polysilicon layers on the substrate. For example, in a CCD (Charge Coupled Device) image sensor, a transfer electrode of a CCD shift register is formed using a first layer polysilicon (1 poly-Si) film and a second layer polysilicon (2 poly-Si) film. The Further, the transfer electrode of the vertical CCD shift register is composed of 1poly-Si and 2poly-Si, and a backing wiring structure using a third-layer polysilicon (3poly-Si) film is also formed. After forming each of these polysilicon layers, an insulating layer made of a silicon oxide film or the like is laminated, and a metal wiring is formed thereon. The transfer electrode formed using each polysilicon layer and the diffusion layer formed on the surface of the silicon substrate are connected to the metal wiring through an opening such as a contact hole provided in the insulating layer laminated thereon. Is done.
ちなみに、半導体素子の集積度の向上に伴い、配線やコンタクトの寸法の微細化が必要となっている。この微細化に有効な構造として、コンタクトホールにコンタクト材としてタングステン(W)を埋め込むタングステンプラグが知られている。CCDイメージセンサにおいても、高解像度化やチップサイズの縮小に伴い、シリコン基板やポリシリコン電極に対するコンタクトをタングステンで形成することが行われている。 Incidentally, with the improvement of the degree of integration of semiconductor elements, it is necessary to reduce the dimensions of wiring and contacts. As a structure effective for miniaturization, a tungsten plug in which tungsten (W) is buried in a contact hole as a contact material is known. Also in the CCD image sensor, as the resolution is increased and the chip size is reduced, a contact with a silicon substrate or a polysilicon electrode is formed with tungsten.
例えば、裏打ち配線構造の3poly-Si配線は、隣接する垂直シフトレジスタ相互間のチャネル分離領域上に延在される。この3poly-Si配線上の絶縁層には、3poly-Si配線に沿って延びるコンタクト溝が形成され、このコンタクト溝にタングステンが埋め込まれる。3poly-Si配線はタングステン配線を介して、クロック信号を供給する金属配線に接続される。 For example, a 3poly-Si wiring having a backing wiring structure is extended on a channel isolation region between adjacent vertical shift registers. A contact groove extending along the 3poly-Si wiring is formed in the insulating layer on the 3poly-Si wiring, and tungsten is buried in the contact groove. The 3poly-Si wiring is connected to a metal wiring for supplying a clock signal through a tungsten wiring.
図6は、従来のコンタクトの構造を示す模式的な断面図である。この図は、シリコン基板200に対するコンタクト及び3poly-Si配線202に対するコンタクトの構造を示している。シリコン基板200表面に拡散層204が形成され、その上にシリコン酸化膜(SiO2膜)206を介して1poly-Si又は2poly-Siからなる垂直転送電極208が形成される。さらにその上にSiO2膜210を積層し、その後、3poly-Si配線202が形成される。3poly-Si配線202の上にはSiO2膜212が積層され、SiO2膜212に設けられた開口部にタングステンが埋め込まれる。このタングステンがアルミニウム(Al)等を用いた金属配線(不図示)に電気的に接続される。具体的には、3poly-Si配線202の上にはコンタクト溝218が形成され、このコンタクト溝218にタングステン220が埋め込まれる。また、拡散層204の上にはコンタクトホール222が形成され、このコンタクトホール222にタングステンプラグ224が埋め込まれ、このタングステンプラグ224がアルミニウム等を用いた金属配線216に接続される。
FIG. 6 is a schematic cross-sectional view showing the structure of a conventional contact. This figure shows the structure of the contact to the
これらコンタクト溝218及びコンタクトホール222は、SiO2膜212上にエッチングマスクを形成した後、エッチング処理を行って形成される。
These
シリコン基板200上に積層されたシリコン酸化膜及び、各ポリシリコン層の上に積層されたシリコン酸化膜は互いに厚みが異なる。すなわち、異なる深さのコンタクトホール又はコンタクト溝を形成する必要がある。例えば、図6に示す3poly-Si配線202に対するコンタクト溝218は、拡散層204に対するコンタクトホール222より浅い。このように深さの異なる開口は、例えば、それぞれを別工程のエッチング処理で形成することができる。しかし、この方法では、エッチングマスクの形成、エッチング処理及びエッチングマスクの除去といった一連の処理からなるエッチング工程を複数回行う必要があり、デバイス製造のスループットが低下したりコストが増加し得るといった問題があった。
The silicon oxide film laminated on the
これに対して、エッチング選択比の差異を利用して、異なる深さの開口を一回のエッチング工程で形成することが考えられる。しかし、シリコン酸化膜エッチング処理は、ポリシリコンに対して選択比を確保することが比較的難しい。特に、3poly-Si配線に対するコンタクト溝218と拡散層204に対するコンタクトホール222とのように、深さの差異が大きいほど高い選択比が必要となるため、エッチング条件の設定が困難となるという問題があった。
On the other hand, it is conceivable that openings having different depths are formed in a single etching process by utilizing the difference in etching selectivity. However, in the silicon oxide film etching process, it is relatively difficult to ensure a selection ratio with respect to polysilicon. In particular, as the depth difference is larger, such as the
本発明は上記問題点を解決するためになされたものであり、ポリシリコン配線又はシリコン基板といったシリコン部が絶縁層下の互いに異なる深さに形成された半導体装置において、それらシリコン部に対するコンタクトの形成を容易とする製造方法に関する。 The present invention has been made to solve the above-described problems. In a semiconductor device in which silicon portions such as polysilicon wirings or silicon substrates are formed at different depths under an insulating layer, formation of contacts to these silicon portions is performed. The present invention relates to a manufacturing method that facilitates
本発明に係る半導体装置の製造方法は、半導体基板上に積層された絶縁層をエッチングして、第1シリコン部上に存在する第1厚みの前記絶縁層に前記第1シリコン部に到達する第1開口部を形成すると共に、第2シリコン部上に存在する前記第1厚みより薄い第2厚みの前記絶縁層に前記第2シリコン部に到達する第2開口部を形成する開口部形成工程を有する方法であって、前記第2シリコン部を覆う金属膜を積層する金属膜形成工程と、前記第2シリコン部と前記金属膜とを反応させて、前記第2シリコン部の表面に選択的にシリサイド膜を形成するシリサイド形成工程と、前記シリサイド膜が形成された前記第2シリコン部の上に前記第2厚みの絶縁層を積層する絶縁層積層工程と、を有し、前記開口部形成工程が、前記第2開口部において前記シリサイド膜をエッチングストッパとしつつ、前記第2開口部を形成する方法である。 According to the method of manufacturing a semiconductor device of the present invention, the insulating layer stacked on the semiconductor substrate is etched to reach the first silicon portion to the first thickness of the insulating layer existing on the first silicon portion. An opening forming step of forming one opening and forming a second opening reaching the second silicon portion in the insulating layer having a second thickness smaller than the first thickness existing on the second silicon portion; A metal film forming step of laminating a metal film covering the second silicon portion; and reacting the second silicon portion and the metal film to selectively form a surface of the second silicon portion. A step of forming an opening; and a step of forming a silicide film, and a step of laminating an insulating layer of the second thickness on the second silicon portion on which the silicide film is formed. Is the second opening While the Oite the silicide film as an etching stopper, a method of forming the second opening.
第2開口部は第1開口部より浅く、絶縁層をエッチングしてこれら開口部を形成する際に、第2開口部が第1開口部より先に目標深さに到達する。本発明によれば、第2開口部の底部に現れる第2シリコン部の表面に予めシリサイド膜を形成しておく。このシリサイド膜の形成はサリサイドプロセスを利用することによりセルフアライン化することができる。シリコン酸化物に対するエッチング処理は、ポリシリコンやシリコン基板に対してよりも、シリサイドに対して比較的に選択比を確保し易い。すなわち、第1開口部と第2開口部との深さの差が比較的大きい場合でも、第1開口部が目標深さに到達するまで、第2開口部の底部でのエッチングをシリサイド膜で留めることが容易である。 The second opening is shallower than the first opening, and when the insulating layer is etched to form these openings, the second opening reaches the target depth before the first opening. According to the present invention, the silicide film is formed in advance on the surface of the second silicon portion that appears at the bottom of the second opening. The formation of the silicide film can be self-aligned by using a salicide process. In the etching process for silicon oxide, it is easier to ensure a selectivity relative to silicide than to polysilicon or a silicon substrate. That is, even when the difference in depth between the first opening and the second opening is relatively large, etching at the bottom of the second opening is performed with the silicide film until the first opening reaches the target depth. Easy to fasten.
上記製造方法は、さらに、前記開口部形成工程後に金属膜を堆積して、前記第1シリコン部及び前記第2シリコン部と電気的に接続される金属配線を前記第1開口部及び前記第2開口部に形成する金属配線形成工程を含み得る。 The manufacturing method further includes depositing a metal film after the opening forming step, and connecting the metal wiring electrically connected to the first silicon portion and the second silicon portion to the first opening and the second. It may include a metal wiring forming process formed in the opening.
上記本発明の製造方法は、前記第2シリコン部がポリシリコン配線であり、前記絶縁層がシリコン酸化膜である半導体装置に好適に適用することができる。 The manufacturing method of the present invention can be suitably applied to a semiconductor device in which the second silicon portion is a polysilicon wiring and the insulating layer is a silicon oxide film.
また、上記本発明の製造方法は、シリコン基板に電荷転送領域を形成された電荷結合素子を含み、前記第1シリコン部がシリコン基板内の拡散層であり、前記第2シリコン部が転送電極へクロック信号を供給するポリシリコン配線であり、前記絶縁層がシリコン酸化膜である半導体装置に好適に適用することができる。 The manufacturing method of the present invention includes a charge coupled device in which a charge transfer region is formed on a silicon substrate, wherein the first silicon part is a diffusion layer in the silicon substrate, and the second silicon part is a transfer electrode. The present invention can be suitably applied to a semiconductor device that is a polysilicon wiring for supplying a clock signal and the insulating layer is a silicon oxide film.
本発明によれば、第1開口部と第2開口部とを一回のエッチング工程で形成することが可能となり、コンタクトの形成プロセスが簡単・容易となる。 According to the present invention, the first opening and the second opening can be formed by a single etching process, and the contact formation process becomes simple and easy.
以下、本発明の実施の形態(以下実施形態という)について、図面に基づいて説明する。 Hereinafter, embodiments of the present invention (hereinafter referred to as embodiments) will be described with reference to the drawings.
図1は、実施形態であるCCDイメージセンサの概略の構成を示す模式的な平面図である。また、図2は、このCCDイメージセンサにおけるポリシリコン電極及びコンタクトの概略の配置を示す模式的な平面図である。 FIG. 1 is a schematic plan view showing a schematic configuration of a CCD image sensor according to an embodiment. FIG. 2 is a schematic plan view showing a schematic arrangement of polysilicon electrodes and contacts in the CCD image sensor.
CCDイメージセンサ20は、フレーム転送方式であり、半導体基板表面に形成された撮像部20i、蓄積部20s、水平転送部20h及び出力部20dを備える。
The
撮像部20iは行方向(水平方向)に配列された複数の垂直シフトレジスタ(垂直CCDシフトレジスタ)22iで構成される。蓄積部20sは、撮像部20iの複数の垂直シフトレジスタ22iと一対一に対応する複数の垂直シフトレジスタ22sからなる。複数の垂直シフトレジスタ22sは行方向に配列され、それぞれ対応する垂直シフトレジスタ22iと連続した電荷転送チャネルを有する。
The
撮像部20iの垂直シフトレジスタ22iの各ビットは受光画素を構成し、入射光に応じて信号電荷を発生し蓄積する。撮像部20iにて露光期間にて蓄積された信号電荷は、フレーム転送動作により高速に蓄積部20sへ垂直転送される。蓄積部20sは遮光膜で覆われ、光の入射による電荷発生を防止されるので、フレーム転送された撮像部20iからの信号電荷を基本的にそのまま保持することができる。
Each bit of the vertical shift register 22i of the
垂直シフトレジスタ22i,22sはそれぞれ転送電極として、基板上に行方向に渡され、かつ列方向に複数本並列に配列された垂直転送電極24i,24sを備える。垂直転送電極24i,24sは、ポリシリコン電極であり、例えば、1poly-Si及び2poly-Siを用いて形成される。垂直転送電極24i,24sは、両端に設けられたコンタクト26を介してクロック信号線に接続される。垂直転送電極24i,24sはクロック信号線を介して駆動回路から印加される複数相の転送クロックφI,φSに応じて、半導体基板に形成される電荷転送チャネルの電位を制御する。例えば、CCDイメージセンサ20では、動画撮影やプレビューでの画素圧縮した撮影を可能とするために、垂直CCDシフトレジスタ22i,22sそれぞれの連続する3ビット毎の9本の転送電極が互いに独立に駆動可能に構成される。これに対応して、撮像部20i、蓄積部20sそれぞれに対して9本のクロック信号線が配置され、列方向に並ぶ垂直転送電極22i,22sはそれぞれ9本周期で同じクロック信号線に接続される。
Each of the
駆動回路は、撮像部20iのクロック信号線に供給する転送クロックφI1〜φI9及び蓄積部20sのクロック信号線に供給する転送クロックφS1〜φS9を制御して、静止画撮影と、動画撮影及びプレビューとを切り替える。例えば、静止画撮影では、各ビットの3本の転送電極それぞれを別相とした3相駆動である標準的な駆動が行われる。一方、動画撮影及びプレビューでは、撮像部20iの列方向に連続する3画素ずつで信号電荷の加算合成処理を行ってからフレーム転送を行う画素圧縮駆動が行われる。
The drive circuit controls the transfer clocks φ I1 to φ I9 supplied to the clock signal line of the
一般に、垂直転送電極は水平方向に比較的長い上、画素の高密度化に伴い幅(垂直方向の寸法)が微細となる。そのため、水平転送電極の両端から印加した転送クロックは、中央に向かう程、波形が崩れ、転送効率の劣化等の問題を生じ得る。これを回避するため、行方向に隣接する垂直シフトレジスタ相互間のチャネル分離領域上に別途クロック信号線が形成される。当該クロック配線は裏打ち配線構成を成し、行方向に複数並んで設けられ、各裏打ち配線は、その下を横切る垂直転送電極のうち特定の相に対応するものにコンタクトを介して接続される。各垂直転送電極は、その行方向の途中の位置で裏打ち配線に接続され、裏打ち配線を介して駆動回路から転送クロックの供給を受けることができるため、行方向の位置に応じた転送クロックの波形の差異を抑制することができる。 In general, the vertical transfer electrode is relatively long in the horizontal direction, and the width (vertical dimension) becomes finer as the pixel density increases. Therefore, the waveform of the transfer clock applied from both ends of the horizontal transfer electrode is broken toward the center, which may cause problems such as deterioration in transfer efficiency. In order to avoid this, a separate clock signal line is formed on the channel separation region between the vertical shift registers adjacent in the row direction. The clock wiring forms a backing wiring configuration and is provided in a row in the row direction. Each backing wiring is connected to a corresponding one of the vertical transfer electrodes crossing the wiring via a contact. Each vertical transfer electrode is connected to the backing wiring at a position in the middle of the row direction, and can receive the transfer clock from the drive circuit via the backing wiring, so the waveform of the transfer clock according to the position in the row direction It is possible to suppress the difference.
CCDイメージセンサ20は撮像部20i及び蓄積部20sそれぞれに裏打ち配線を有する。裏打ち配線は、ポリシリコン層をパターニングして形成した下敷き配線28とタングステン配線30とが積層された構造を有する。下敷き配線28iは、垂直転送電極24iが形成された撮像部20iの上を列方向に跨って配置される。例えば、下敷き配線28iは、3poly-Siを用いて形成される。その形成については後述する。タングステン配線30iは、3poly-Si上のシリコン酸化膜に形成されたコンタクト溝に埋め込まれた構造を有する。コンタクト溝は下敷き配線28iの上に列方向に延び、かつ下敷き配線28i表面まで貫通する。蓄積部20sには、下敷き配線28sとタングステン配線30sとが積層された裏打ち配線が、撮像部20iの裏打ち配線と同様にして形成される。
The
水平転送部20hはCCDシフトレジスタからなり、その各ビットはそれぞれ垂直シフトレジスタ22sの電荷転送チャネルの出力端に接続される。例えば、各ビットには一対の水平転送電極40,42が配置される。例えば、水平転送電極40は1poly-Siで構成され、水平転送電極42は2poly-Siで構成される。水平転送電極42の下には水平転送電極40下よりチャネル電位が浅いバリア領域が形成され、これにより各水平転送電極対の下には、出力部20dに向けたチャネル電位勾配が形成される。対をなす水平転送電極40,42は、コンタクト44を介して共通のクロック信号線に接続される。各電極対は、駆動回路から印加される複数相の転送クロックφHに応じて、半導体基板に形成される電荷転送チャネルの電位を制御する。例えば、水平転送部20hは2相の水平転送クロックφH1,φH2で駆動される。
The
出力部20dは、出力ゲート電極(OG)50、浮遊拡散層(FD)52、リセットゲート電極(RG)54、リセットドレイン(RD)56、出力アンプ58を含んで構成される。OG50はコンタクト60を介して、所定電圧VOGを供給する信号線に接続される。FD52は、電気的に独立した容量を構成する。FD52は、水平転送部20hからOG50下の電荷転送チャネルを経由して信号電荷を転送され、その信号電荷量に応じた電位となる。FD52の電位はコンタクト62を介して信号線に取り出され、電圧信号として出力アンプ58に入力される。出力アンプ58は入力された電圧信号を増幅し、CCDイメージセンサ20の出力信号VOUTを出力する。RG54はコンタクト64を介して、クロック信号φRGを供給する信号線に接続される。RD56はコンタクト66を介して信号線に接続され、当該信号線は所定の正電圧電源VRDに接続される。FD52、RG54及びRD56はMOSトランジスタを構成し、φRGによりオン状態となると、FD52に蓄積された信号電荷がRD56を介して正電圧電源VRDへ排出される。
The
ここで、コンタクト溝及びタングステン配線30iからなる裏打ち配線のコンタクト構造は、FD52に対するコンタクト62と共通のプロセスで形成される。以下、このプロセスについて説明する。図3は、裏打ち配線における下敷き配線28に対するコンタクト構造の断面70と、FD52に対するコンタクト62の断面72とを並べて示す模式的な断面図である。ここで、断面70は、例えば撮像部20iにおける行方向に沿った垂直断面を表している。
Here, the contact structure of the backing wiring composed of the contact groove and the
シリコン基板80として、例えばn型不純物を含んだシリコン半導体基板(N-sub)が用いられる。このシリコン基板80の表面に、n型やp型の不純物をイオン注入、熱拡散等して各種の拡散層が形成される。例えば、CCDイメージセンサ20のほぼ全体に、p型不純物を拡散したpウェル(PW)82が形成される。断面70には、垂直シフトレジスタ22iのチャネル領域84としてnウェル(NW)が形成され、隣接するチャネル領域間にはチャネル分離領域86としてp+領域が形成される。また、FD52はn+領域であり、シリコン基板80の表面にn型不純物を注入して形成される。シリコン基板80の上には3poly-Siの下地となる絶縁膜としてシリコン酸化膜90が堆積され、さらに3poly-Siの上にはAl配線の下地となる絶縁膜としてシリコン酸化膜92が堆積される。
As the
撮像部20iには、複数の垂直シフトレジスタ22iに跨って配置される垂直転送電極24iが1poly-Si及び2poly-Siを用いて形成される。チャネル分離領域86の上には、列方向(図3において紙面法線方向)に延在する裏打ち配線構造94が形成される。裏打ち配線構造94は、シリコン酸化膜92に設けられたコンタクト溝96、コンタクト溝96の底面に位置する下敷き配線28i、コンタクト溝96に埋設されたタングステン配線30iから構成される。このタングステン配線30iが撮像部20iの外でAl配線(不図示)に接続される。下敷き配線28iは上述したように3poly-Siを用いて形成されるが、後述するプロセスにより、その表面にシリサイド膜が形成される。すなわち、下敷き配線28iはポリシリコン配線100と、その表面を覆うシリサイド膜102とからなる。
In the
シリサイド膜は遮光性、低反射性であるため、チャネル分離領域86上に形成する下敷き配線28iの表面にシリサイド膜を形成することで、隣接チャネル間の混色の防止を図ることができる。つまり、本構成によれば、タングステン配線30iよりチャネル分離領域に近接した低い位置にシリサイド膜102が、タングステン配線30iより幅広に形成される。コンタクト溝96内のタングステン配線30iは斜め入射光に対して壁を形成し、当該斜め入射光が隣接チャネルへ入射することを防止する。これに加えて、本構成ではシリサイド膜102が、その遮光性及び低反射性と位置及び形状とに基づいて、当該斜め入射光の隣接チャネルへの入射を一層効果的に阻止する。この結果、本構成では、上述のように隣接チャネル間の混色を好適に防止することができる。
Since the silicide film is light-shielding and low-reflectivity, color mixing between adjacent channels can be prevented by forming a silicide film on the surface of the
一方、FD52に対するコンタクト62は、シリコン酸化膜90,92を貫通してFD52に到達するコンタクトホール110と、コンタクトホール110に埋設されたタングステンプラグ112とから構成され、タングステンプラグ112の上に配置されるAl配線114とFD52とを電気的に接続する。
On the other hand, the
次に、CCDイメージセンサ20の製造方法について図4及び図5を参照して説明する。図4及び図5は、CCDイメージセンサ20の製造方法における本発明に係る主要な工程を説明するものであり、裏打ち配線構造94及びコンタクト62を形成する各工程での模式的な断面図を示している。また、図4及び図5では、図3に示した構成のうち一部を省略して簡明化を図っている。
Next, a manufacturing method of the
図4(a)は、FD52を形成したシリコン基板80上に、垂直転送電極24iを構成する1poly-Si電極、2poly-Si電極(不図示)を順次形成し、またシリコン酸化膜90を積層した後、3poly-Si膜120を例えばCVD(Chemical Vapor Deposition)により堆積した状態を示している。
In FIG. 4A, a 1poly-Si electrode and a 2poly-Si electrode (not shown) constituting the
3poly-Si膜120に対してフォトレジスト法を用いてパターニングして、下敷き配線28に応じた位置に3poly-Si膜からなるポリシリコン配線100を形成する(図4(b))。
By patterning the 3poly-
このポリシリコン配線100が形成されたシリコン酸化膜90上にチタン(Ti)をスパッタリングにより蒸着し、Ti膜122を形成する。この工程により、ポリシリコン配線100の表面にTi膜122が被着される(図4(c))。
Titanium (Ti) is deposited on the
Ti膜122を用いてサリサイドプロセスにより、ポリシリコン配線100の表面に自己整合的にシリサイドを形成する。このシリサイド形成は、N2雰囲気中での加熱処理により実現される。加熱処理は例えば、RTA(Rapid Thermal Annealing)により行うことができる。RTAを用いれば短時間で加熱処理を完了させることが可能であり、既にシリコン基板80内に形成されている拡散層が不要に拡がることなどを回避することができる。加熱処理により、ポリシリコン配線100表面にてシリサイド化反応が起こり、ポリシリコン配線100表面に選択的にTiシリサイド膜102が形成される。一方、シリコン酸化膜90の表面の接したTi膜122はシリサイド化されずに残る。この残存するTi膜122は、例えば、アンモニア過水を用いた洗浄処理で除去され、シリコン酸化膜90が露出される。これによりシリコン酸化膜90の表面に、ポリシリコン配線100とその表面を覆うTiシリサイド膜102とからなる下敷き配線28が形成される(図4(d))。
Silicide is formed on the surface of the
下敷き配線28が形成されたシリコン酸化膜90の上に、さらに絶縁膜としてシリコン酸化膜92を堆積する。このシリコン酸化膜92の表面にフォトレジストを塗布し、これをパターニングして、コンタクトホール等を形成するためのエッチングマスク124を形成する(図5(a))。
A
エッチングマスク124は、コンタクトホール110及びコンタクト溝96を形成すべき位置にそれぞれ開口を有する。このエッチングマスクを用いてシリコン酸化膜92,90をエッチングする。例えば、シリコン酸化膜エッチングは、RIE(Reactive Ion Etching)などにより行われる。エッチングマスク124の開口から、まず上層のシリコン酸化膜92のエッチングが進行し、下敷き配線28に到達するコンタクト溝96が形成される(図5(b))。
The
この段階では、FD52に対するコンタクトホール110’はまだFD52に到達しておらず、シリコン酸化膜のエッチングはさらに継続される。これにより、コンタクトホール110’はさらに深くなり、FD52に到達してコンタクトホール110が完成する(図5(c))。この間、コンタクト溝96においては、その底面に現れたTiシリサイド膜102がエッチングストッパとして機能し、当該溝の深さ方向の成長は基本的に停止されている。
At this stage, the
このようにして形成された、互いに深さが異なるコンタクト溝96とコンタクトホール110に、CVDによりタングステン(W)を堆積する。例えば、WF6ガスとシラン(SiH4)ガスとの反応によりWを生成し堆積してW層130が形成される。コンタクト溝96及びコンタクトホール110内は、このW層130で充填される(図5(d))。
Tungsten (W) is deposited by CVD in the
しかる後、CMP(Chemical Mechanical Polishing)処理あるいはエッチバック処理により、シリコン酸化膜92上面の堆積層を除去する。これにより、コンタクト溝96に埋設されたタングステン配線30i及び、コンタクトホール110に埋設されたタングステンプラグ112が形成される(図5(e))。
Thereafter, the deposited layer on the upper surface of the
シリコン酸化膜92の表面には第1のAl層が蒸着され、これをパターニングしてAl配線98,114やタングステン配線30iに接続されるAl配線(不図示)が形成され、図3に示す構造ができあがる。なお、第1Al層以降、さらに層間絶縁膜や他のAl層が積層される。
A first Al layer is deposited on the surface of the
CCDイメージセンサ20の各種コンタクトのシリコン酸化膜開口部のうち、上述したコンタクト溝96とコンタクトホール110とが最も深さの差異が大きい。本発明によれば、これらを同時に形成することができる。また、本発明は、互いの深さの差異がより小さい複数の開口部にも適用可能であり、それら開口部を用いたコンタクト構造を同時に形成することができる。例えば、1poly-Si層又は2poly-Si層に対するコンタクトとシリコン基板80に対するコンタクトとを同時に形成したり、1poly-Si層に対するコンタクトと2poly-Si層に対するコンタクトとを同時に形成することが可能である。
Of the silicon oxide film openings of the various contacts of the
さらに、同時に形成できるコンタクト構造の深さは2種類に限られず、互いに深さが異なる3種類以上のコンタクト構造を同時に形成することもできる。例えば、図2においてFD52に対するコンタクト62の形成と同時に、1〜3poly-Si各層に対するコンタクト構造を形成することができる。すなわち、上述のCCDイメージセンサ20において、裏打ち配線構造及びコンタクト62だけでなく、他のコンタクト26,44,60,64,66も同時に形成可能である。この場合、3poly-Si層の表面にシリサイド膜を形成すると共に、必要に応じて2poly-Si層の表面、又は1poly-Si層及び2poly-Si層の双方の表面にシリサイド膜を形成する。どの深さのポリシリコン層までシリサイド膜を形成するかは、シリコン酸化膜に開口部を形成するエッチング処理のポリシリコンに対する選択比に応じて定められる。また、上述の実施形態では、サリサイドプロセスによりポリシリコン配線100の表面全体にシリサイド膜を形成したが、コンタクトホールが設けられる近傍領域に選択的にシリサイドを形成することもできる。
Furthermore, the depth of the contact structure that can be formed simultaneously is not limited to two types, and three or more types of contact structures having different depths can be formed simultaneously. For example, in FIG. 2, the contact structure for each layer of 1 to 3 poly-Si can be formed simultaneously with the formation of the
このように本発明によれば、異なる深さのコンタクト構造を一回のエッチング工程で形成することが可能となり、コンタクトの形成プロセスが簡単・容易となる。また、シリサイドを介してpoly-Si層等のシリコン部分とタングステン等の金属電極とが接続されることで、コンタクト抵抗を低減することができる。 As described above, according to the present invention, contact structures having different depths can be formed by a single etching process, and the contact formation process becomes simple and easy. Further, the contact resistance can be reduced by connecting the silicon portion such as the poly-Si layer and the metal electrode such as tungsten via the silicide.
上記実施形態では、ポリシリコン配線100上にTi膜122を形成し、これを用いてシリサイドを形成したが、このシリサイドの形成には他の金属を用いることもできる。この金属の選択は、例えば、シリコンとの密着性が良好であること、電気抵抗が小さいこと、シリコン酸化膜エッチングに対して耐性があることなどの点からなされる。例えば、Tiに代えてニッケル(Ni)、コバルト(Co)を選択することもできる。
In the above embodiment, the
なお、本実施形態はCCDイメージセンサ20に関するものであったが、他の半導体素子に適用することもできる。
Although the present embodiment relates to the
20 CCDイメージセンサ、20i 撮像部、20s 蓄積部、20h 水平転送部、20d 出力部、22 垂直シフトレジスタ、24 垂直転送電極、26,44,60,62,64,66 コンタクト、28 下敷き電極、30 タングステン電極、40,42 水平転送電極、50 出力ゲート電極(OG)、52 浮遊拡散層(FD)、54 リセットゲート電極(RG)、56 リセットドレイン(RD)、58 出力アンプ、80 シリコン基板、82 pウェル(PW)、84 電荷転送領域、86 チャネル分離領域、90,92 シリコン酸化膜、94 裏打ち配線構造、96 コンタクト溝、98,114 Al配線、100 ポリシリコン配線、102 シリサイド膜、110 コンタクトホール、112 タングステンプラグ、120 3poly-Si膜、122 Ti膜、124 エッチングマスク、130 W層。 20 CCD image sensor, 20i imaging unit, 20s storage unit, 20h horizontal transfer unit, 20d output unit, 22 vertical shift register, 24 vertical transfer electrode, 26, 44, 60, 62, 64, 66 contact, 28 underlay electrode, 30 Tungsten electrode, 40, 42 Horizontal transfer electrode, 50 Output gate electrode (OG), 52 Floating diffusion layer (FD), 54 Reset gate electrode (RG), 56 Reset drain (RD), 58 Output amplifier, 80 Silicon substrate, 82 p well (PW), 84 charge transfer region, 86 channel isolation region, 90, 92 silicon oxide film, 94 backing wiring structure, 96 contact groove, 98, 114 Al wiring, 100 polysilicon wiring, 102 silicide film, 110 contact hole , 112 Tungsten plug, 12 3poly-Si film, 122 Ti film, 124 an etch mask, 130 W layer.
Claims (4)
前記第2シリコン部を覆う金属膜を積層する金属膜形成工程と、
前記第2シリコン部と前記金属膜とを反応させて、前記第2シリコン部の表面に選択的にシリサイド膜を形成するシリサイド形成工程と、
前記シリサイド膜が形成された前記第2シリコン部の上に前記第2厚みの絶縁層を積層する絶縁層積層工程と、
を有し、
前記開口部形成工程は、前記第2開口部において前記シリサイド膜をエッチングストッパとしつつ、前記第2開口部を形成すること、
を特徴とする半導体装置の製造方法。 The insulating layer containing silicon oxide stacked on the semiconductor substrate is etched to form a first opening reaching the first silicon portion in the insulating layer having a first thickness existing on the first silicon portion. And a method of manufacturing a semiconductor device, comprising: an opening forming step of forming a second opening reaching the second silicon portion in the insulating layer having a second thickness smaller than the first thickness existing on the second silicon portion. Because
A metal film forming step of laminating a metal film covering the second silicon portion;
A silicide forming step of selectively forming a silicide film on a surface of the second silicon portion by reacting the second silicon portion with the metal film;
An insulating layer stacking step of stacking the second thickness insulating layer on the second silicon portion on which the silicide film is formed;
Have
The opening forming step includes forming the second opening while using the silicide film as an etching stopper in the second opening;
A method of manufacturing a semiconductor device.
前記開口部形成工程後に金属膜を堆積して、前記第1シリコン部及び前記第2シリコン部と電気的に接続される金属配線を前記第1開口部及び前記第2開口部に形成する金属配線形成工程を有することを特徴とする半導体装置の製造方法。 The manufacturing method according to claim 1,
Metal wiring for depositing a metal film after the opening forming step and forming metal wiring electrically connected to the first silicon portion and the second silicon portion in the first opening and the second opening A method for manufacturing a semiconductor device, comprising a forming step.
前記第2シリコン部は、ポリシリコン配線であり、
前記絶縁層は、シリコン酸化膜であること、
を特徴とする半導体装置の製造方法。 In the manufacturing method of Claim 1 or Claim 2,
The second silicon portion is a polysilicon wiring;
The insulating layer is a silicon oxide film;
A method of manufacturing a semiconductor device.
当該半導体装置は、シリコン基板に電荷転送領域を形成された電荷結合素子を含み、
前記第1シリコン部は、シリコン基板内の拡散層であり、
前記第2シリコン部は、転送電極へクロック信号を供給するポリシリコン配線であり、
前記絶縁層は、シリコン酸化膜であること、
を特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 1 or 2,
The semiconductor device includes a charge coupled device in which a charge transfer region is formed on a silicon substrate,
The first silicon part is a diffusion layer in a silicon substrate;
The second silicon part is a polysilicon wiring for supplying a clock signal to the transfer electrode,
The insulating layer is a silicon oxide film;
A method of manufacturing a semiconductor device.
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