JP2007324422A

JP2007324422A - Semiconductor device, and manufacturing method therefor

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Publication number: JP2007324422A
Application number: JP2006153935A
Authority: JP
Inventors: Hirotaka Miyamoto; 裕孝宮本; Keiichi Murayama; 啓一村山; Kenichi Miyajima; 賢一宮島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-06-01
Filing date: 2006-06-01
Publication date: 2007-12-13

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device achieving both space-saving property and high-frequency characteristic, and to provide a manufacturing method for the semiconductor device. <P>SOLUTION: The semiconductor device 100 includes a semiconductor substrate 1, a subcollector layer 2 formed on the semiconductor substrate 1, a collector layer 3 formed on the subcollector layer 2, a base layer 4 formed on the collector layer 3, an emitter layer 5 formed on the base layer 4, a collector electrode 8a connected to the collector layer 3, a base electrode 7 connected to the base layer 4, an emitter electrode 6 connected to the emitter layer 5, an insulating region 16 spirally demarcating the subcollector layer 2, a first inductor electrode 8b connected to one end of the spirally demarcated subcollector layer 2, and a second inductor electrode 8c connected to the other end of the spirally demarcated subcollector layer 2. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置およびその製造方法に関し、特に、能動素子と受動素子とを集積化した高周波数帯で動作する半導体装置に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device that operates in a high frequency band in which active elements and passive elements are integrated.

近年、バイポーラトランジスタ、特に化合物半導体によるヘテロ接合バイポーラトランジスタ(Heterojunction Bipolar Transistor：以下、ＨＢＴと記す。)は、携帯電話用のパワーアンプをはじめとした高周波数帯で動作する半導体装置として幅広く使用されている。従来主流であった電界効果トランジスタ（Field Effect Transistor：以下、ＦＥＴと記す。）と比較して、ＨＢＴは、縦型デバイスであるため単位面積あたりの電流駆動能力が高く、トランジスタを小型化できるためチップ面積を小さくできるという利点がある。また、ＨＢＴは、容量入力となっているＦＥＴに比べ、抵抗入力のためインピーダンス整合が容易で整合回路を小さくできる。これにより、ＨＢＴを用いＭＭＩＣ(Microwave Monolithic Integrated Circuit)を作製する場合に、チップ面積を小さくできるという利点がある。 In recent years, bipolar transistors, particularly heterojunction bipolar transistors (hereinafter referred to as HBTs) made of compound semiconductors, are widely used as semiconductor devices operating in a high frequency band such as power amplifiers for mobile phones. Yes. Compared with the field effect transistor (hereinafter referred to as FET), which has been the mainstream in the past, the HBT is a vertical device, so it has a high current driving capability per unit area and can be downsized. There is an advantage that the chip area can be reduced. In addition, the HBT has a resistance input as compared with the FET that is a capacitance input, so that impedance matching is easy and the matching circuit can be made small. Thereby, when manufacturing MMIC (Microwave Monolithic Integrated Circuit) using HBT, there exists an advantage that a chip area can be made small.

さらに近年、特に携帯電話向けパワーアンプモジュールにおいてはこれまでの低消費電力および高出力化に対する要求だけでなく、低価格化および小型化に対する要求が一層強まっている。また、抵抗、容量およびインダクタといった受動素子は、従来チップ部品として実装されていた。そこで、化合物半導体チップ上に能動素子と受動素子とを搭載するＭＭＩＣ化を進めていくことで、低価格化および小型化を実現することができる。 Further, in recent years, particularly in power amplifier modules for mobile phones, there are increasing demands not only for low power consumption and high output, but also for low price and small size. In addition, passive elements such as resistors, capacitors, and inductors are conventionally mounted as chip components. Therefore, it is possible to realize a reduction in price and size by proceeding with the MMIC in which an active element and a passive element are mounted on a compound semiconductor chip.

しかしながら、ＭＭＩＣ化すると、半導体チップ上で配線を引き回して各受動素子と能動素子とをつなぎ合わせるため、配線抵抗によるロスが発生する。また、各素子間のリーク等による高周波特性の劣化が発生する。さらに、高周波用の化合物半導体のエピウエハは非常に高価なため、チップサイズが大きくなってしまうと、チップ価格が上昇してしまうため、チップ部品を削減したコストダウン効果が薄れてしまうことになる。 However, when the MMIC is used, the wiring is routed on the semiconductor chip to connect each passive element and the active element, so that a loss due to the wiring resistance occurs. Further, the high frequency characteristics are deteriorated due to leakage between elements. Furthermore, high-frequency compound semiconductor epi-wafers are very expensive. If the chip size is increased, the chip price will increase, and the cost reduction effect by reducing chip parts will be reduced.

これに対し、高抵抗層上に導電膜をスパイラル状にパターニングして作成したインダクタを用いることにより、省スペース性と高周波特性との両立を実現した技術が一般的に知られている（例えば、特許文献１参照。）。 On the other hand, by using an inductor formed by patterning a conductive film on a high resistance layer in a spiral shape, a technology that realizes both space saving and high frequency characteristics is generally known (for example, (See Patent Document 1).

図８は、従来の抵抗、容量およびインダクタを同一チップ上に形成した、ＨＢＴパワーアンプの構成を示す概略図である。図８（ａ）は、従来のＨＢＴパワーアンプの平面図である。図８（ｂ）は、図８（ａ）のＤ０−Ｄ１における断面図である。 FIG. 8 is a schematic diagram showing the configuration of a conventional HBT power amplifier in which resistors, capacitors, and inductors are formed on the same chip. FIG. 8A is a plan view of a conventional HBT power amplifier. FIG. 8B is a cross-sectional view taken along D0-D1 of FIG.

図８に示す従来の半導体装置４００は、トランジスタ領域１１３と、受動素子領域１１７とを含む。 A conventional semiconductor device 400 shown in FIG. 8 includes a transistor region 113 and a passive element region 117.

トランジスタ領域１１３は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が形成される領域である。受動素子領域１１７は、インダクタが形成される領域である。 The transistor region 113 is a region where a heterojunction bipolar transistor (HBT) is formed. The passive element region 117 is a region where an inductor is formed.

半導体装置４００は、半絶縁性のＧａＡｓ基板１０１と、サブコレクタ層１０２と、３コレクタ層１０３と、ベース層１０４と、エミッタ層１０５と、エミッタ電極１０６と、ベース電極１０７と、コレクタ電極１０８ａと、第１配線層１０９ａ〜１０９ｄと、第２配線層１１０ａ〜１１０ｃと、第１層間膜１１１と、第２層間膜１１２と、高抵抗領域１１６とを備える。 The semiconductor device 400 includes a semi-insulating GaAs substrate 101, a subcollector layer 102, a three collector layer 103, a base layer 104, an emitter layer 105, an emitter electrode 106, a base electrode 107, and a collector electrode 108a. , First wiring layers 109a to 109d, second wiring layers 110a to 110c, a first interlayer film 111, a second interlayer film 112, and a high resistance region 116.

サブコレクタ層１０２は、半絶縁性ＧａＡｓ基板１０１上に形成される。 The subcollector layer 102 is formed on the semi-insulating GaAs substrate 101.

トランジスタ領域１１３において、コレクタ層１０３は、サブコレクタ層１０２上に積層される。ベース層１０４は、コレクタ層１０３上に積層される。エミッタ層１０５は、ベース層１０４上に積層される。また、コレクタ電極１０８ａは、コレクタ層１０３上に形成される。ベース電極１０７は、ベース層１０４上に形成される。エミッタ電極１０６は、エミッタ層１０５上に形成される。以上の構成によりトランジスタ領域１１３に縦型のＨＢＴが形成される。また、エミッタ電極１０６は第１配線層１０９ａと接続され、ベース電極１０７は第１配線層１０９ｂと接続され、コレクタ電極１０８ａは第１配線層１０９ｃと接続される。また、第１配線層１０９ｃは、第２配線層１１０ａと接続される。 In the transistor region 113, the collector layer 103 is stacked on the subcollector layer 102. The base layer 104 is stacked on the collector layer 103. The emitter layer 105 is stacked on the base layer 104. Further, the collector electrode 108 a is formed on the collector layer 103. The base electrode 107 is formed on the base layer 104. The emitter electrode 106 is formed on the emitter layer 105. With the above structure, a vertical HBT is formed in the transistor region 113. The emitter electrode 106 is connected to the first wiring layer 109a, the base electrode 107 is connected to the first wiring layer 109b, and the collector electrode 108a is connected to the first wiring layer 109c. The first wiring layer 109c is connected to the second wiring layer 110a.

受動素子領域１１７に形成されるスパイラル状のインダクタは、導電部となる第１配線層１０９ｄから形成される。第１配線層１０９ｄの一端は第２配線層１１０ｂと接続され、他端は第２配線層１１０ｃと接続される。 The spiral inductor formed in the passive element region 117 is formed from the first wiring layer 109d serving as a conductive portion. One end of the first wiring layer 109d is connected to the second wiring layer 110b, and the other end is connected to the second wiring layer 110c.

以上の構成により、従来の半導体装置４００は、ＨＢＴとスパイラル状のインダクタを集積化し、省スペース性と高周波特性との両立することができる。
WO2002/056381号公報 With the above configuration, the conventional semiconductor device 400 can integrate the HBT and the spiral inductor to achieve both space saving and high frequency characteristics.
WO2002 / 056381 Publication

しかしながら、化合物半導体プロセスにおいては第１配線層および第２配線層からなる２層配線構造が一般的であり、図８に示すＨＢＴおよびインダクタの構成に加え、抵抗および容量をチップ上に配置してＭＭＩＣ化するには、それぞれ形成する領域が個別に必要となり、チップ面積の増大は避けられない。さらに、それぞれの素子には接続する配線およびコンタクト部分が必要となるため、さらなるチップ面積の増大を招きコストアップにつながるという問題がある。 However, in a compound semiconductor process, a two-layer wiring structure composed of a first wiring layer and a second wiring layer is generally used. In addition to the configuration of the HBT and inductor shown in FIG. 8, resistors and capacitors are arranged on the chip. In order to achieve MMIC, each region to be formed is individually required, and an increase in chip area is inevitable. Furthermore, each element requires a wiring and a contact portion to be connected, so that there is a problem that the chip area is further increased and the cost is increased.

また、容量パターンおよびインダクタパターンは面積を多く必要とするため、高い面積効率で各素子を配置しようとすると、長い配線により接続することを余儀なくされ、配線によるロスの発生により高周波特性の劣化を招くという問題がある。 In addition, since the capacitance pattern and the inductor pattern require a large area, if each element is arranged with high area efficiency, it is forced to be connected by a long wiring, and the loss of the wiring causes the high frequency characteristics to deteriorate. There is a problem.

そこで、本発明は、上記問題を鑑み、省スペース性および高周波特性を両立する半導体装置およびその製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION In view of the above problems, an object of the present invention is to provide a semiconductor device that achieves both space saving and high frequency characteristics and a method for manufacturing the same.

上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたサブコレクタ層と、前記サブコレクタ層上に形成されたコレクタ層と、前記コレクタ層上に形成されたベース層と、前記ベース層上に形成されたエミッタ層と、前記コレクタ層と接続されるコレクタ電極と、前記ベース層と接続されるベース電極と、前記エミッタ層と接続されるエミッタ電極と、前記サブコレクタ層をスパイラル状に区画する絶縁領域と、前記スパイラル状に区画されたサブコレクタ層の一端に接続される第１のインダクタ電極と、前記スパイラル状に区画されたサブコレクタ層の他端に接続される第２のインダクタ電極とを備える。 In order to achieve the above object, a semiconductor device according to the present invention includes a semiconductor substrate, a subcollector layer formed on the semiconductor substrate, a collector layer formed on the subcollector layer, and the collector layer. A base layer formed on the base layer, an emitter layer formed on the base layer, a collector electrode connected to the collector layer, a base electrode connected to the base layer, and an emitter connected to the emitter layer An electrode, an insulating region for partitioning the subcollector layer in a spiral shape, a first inductor electrode connected to one end of the subcollector layer partitioned in a spiral shape, and the subcollector layer partitioned in a spiral shape And a second inductor electrode connected to the other end.

この構成によれば、サブコレクタ層を導電部とする埋め込みインダクタが形成される。これにより、インダクタの形成にメタル配線を使用しないので、インダクタの上方にＭＩＭ容量および抵抗を形成することができる。よって、本発明に係る半導体装置は省スペースでＨＢＴ、インダクタ、抵抗および容量を備えるＭＭＩＣを実現することができる。また、各素子（ＨＢＴ、インダクタ、抵抗および容量）を近接して配置することができるので、各素子を接続する配線の配線長を短くすることができる。よって、配線によるロスの発生を低減することができ、高周波特性の劣化を抑制することができる。 According to this configuration, a buried inductor having the subcollector layer as a conductive portion is formed. Thereby, since the metal wiring is not used for forming the inductor, the MIM capacitor and the resistor can be formed above the inductor. Therefore, the semiconductor device according to the present invention can realize an MMIC including a space-saving HBT, an inductor, a resistor, and a capacitor. In addition, since each element (HBT, inductor, resistor, and capacitor) can be arranged close to each other, the wiring length of the wiring that connects each element can be shortened. Therefore, generation of loss due to wiring can be reduced, and deterioration of high frequency characteristics can be suppressed.

また、前記絶縁領域は、イオン注入により高抵抗化した領域であってもよい。 The insulating region may be a region whose resistance is increased by ion implantation.

この構成によれば、ＨＢＴが形成される領域と受動素子（インダクタ、抵抗および容量）が形成される領域とを区画する絶縁領域の形成と同じ工程によりサブコレクタ層をスパイラル状に区画する絶縁領域を形成することができる。よって、本発明に係る半導体装置を、製造工程を増加させることなく作成することができる。 According to this configuration, the insulating region in which the subcollector layer is spirally partitioned by the same process as that for forming the insulating region that partitions the region in which the HBT is formed and the region in which the passive elements (inductors, resistors, and capacitors) are formed. Can be formed. Therefore, the semiconductor device according to the present invention can be manufactured without increasing the number of manufacturing steps.

また、前記絶縁領域は、エッチング法により活性層を除去した領域であってもよい。 The insulating region may be a region where the active layer is removed by an etching method.

この構成によれば、イオン注入により絶縁領域を形成した場合に比べ、インダクタの導電部（スパイラル状に区画されたサブコレクタ層）間のリーク電流を低減することができる。よって、イオン注入により絶縁領域を形成した場合に比べ、より高い省スペース性および高周波特性を実現することができる。 According to this configuration, it is possible to reduce the leakage current between the conductive portions of the inductor (subcollector layers partitioned in a spiral shape), compared to the case where the insulating region is formed by ion implantation. Therefore, higher space saving and high frequency characteristics can be realized as compared with the case where the insulating region is formed by ion implantation.

また、前記コレクタ層は、前記コレクタ電極と接続される第１のコレクタ層領域と、前記スパイラル状に区画されたサブコレクタ層上に形成される第２のコレクタ層領域とを含み、前記第２のコレクタ層領域は、イオン注入によって高抵抗化されてもよい。 The collector layer includes a first collector layer region connected to the collector electrode, and a second collector layer region formed on the spiral sub-collector layer. The collector layer region may be increased in resistance by ion implantation.

この構成によれば、インダクタの導電部（スパイラル状に区画されたサブコレクタ層）上に高抵抗化されたコレクタ層が形成される。これにより、インダクタの導電部間のリーク電流を低減することができる。よって、イオン注入により絶縁領域を形成した場合に比べ、より高い省スペース性および高周波特性を実現することができる。 According to this configuration, the collector layer having a high resistance is formed on the conductive portion of the inductor (the subcollector layer partitioned in a spiral shape). Thereby, the leakage current between the conductive parts of the inductor can be reduced. Therefore, higher space saving and high frequency characteristics can be realized as compared with the case where the insulating region is formed by ion implantation.

また、前記半導体装置は、さらに、前記スパイラル状に区画されたサブコレクタ層および前記絶縁領域の上方に形成される絶縁膜と、前記絶縁膜上に形成される抵抗層と、前記抵抗層の一端に接続される第１の抵抗電極と、前記抵抗層の他端に接続される第２の抵抗電極とを備えてもよい。 Further, the semiconductor device further includes an insulating film formed above the spiral sub-collector layer and the insulating region, a resistance layer formed on the insulating film, and one end of the resistance layer And a second resistance electrode connected to the other end of the resistance layer.

この構成によれば、インダクタの上方に抵抗を形成することができる。よって、本発明に係る半導体装置は省スペースでＨＢＴ、インダクタおよび抵抗を備えるＭＭＩＣを実現することができる。また、各素子（ＨＢＴ、インダクタおよび抵抗）を近接して配置することができるので、各素子を接続する配線の配線長を短くすることができる。よって、配線によるロスの発生を低減することができ、高周波特性の劣化を抑制することができる。 According to this configuration, a resistor can be formed above the inductor. Therefore, the semiconductor device according to the present invention can realize an MMIC including a space-saving HBT, an inductor, and a resistor. Further, since the elements (HBT, inductor and resistor) can be arranged close to each other, the wiring length of the wiring connecting the elements can be shortened. Therefore, generation of loss due to wiring can be reduced, and deterioration of high frequency characteristics can be suppressed.

また、前記半導体装置は、さらに、前記スパイラル状に区画されたサブコレクタ層および前記絶縁領域の上方に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成される容量下部電極と、前記容量下部電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される容量上部電極とを備えてもよい。 The semiconductor device further includes a sub-collector layer partitioned in a spiral shape, a first insulating film formed above the insulating region, and a capacitor lower electrode formed on the first insulating film. And a second insulating film formed on the capacitor lower electrode and a capacitor upper electrode formed on the second insulating film.

この構成によれば、インダクタの上方にＭＩＭ（Metal-Insulator-Metal）容量を形成することができる。よって、本発明に係る半導体装置は省スペースでＨＢＴ、インダクタおよび容量を備えるＭＭＩＣを実現することができる。また、各素子（ＨＢＴ、インダクタおよび容量）を近接して配置することができるので、各素子を接続する配線の配線長を短くすることができる。よって、配線によるロスの発生を低減することができ、高周波特性の劣化を抑制することができる。 According to this configuration, an MIM (Metal-Insulator-Metal) capacitor can be formed above the inductor. Therefore, the semiconductor device according to the present invention can realize an MMIC including a space-saving HBT, an inductor, and a capacitor. In addition, since the elements (HBT, inductor and capacitor) can be arranged close to each other, the wiring length of the wiring connecting the elements can be shortened. Therefore, generation of loss due to wiring can be reduced, and deterioration of high frequency characteristics can be suppressed.

また、本発明に係る半導体装置の製造方法は、半導体基板上にサブコレクタ層を形成する第１ステップと、前記サブコレクタ層上にコレクタ層を形成する第２ステップと、前記コレクタ層上にベース層を形成する第３ステップと、前記ベース層上にエミッタ層を形成する第４ステップと、前記サブコレクタ層をスパイラル状に区画する絶縁領域を形成する第５ステップと、前記コレクタ層と接続されるコレクタ電極、前記ベース層と接続されるベース電極、前記エミッタ層と接続されるエミッタ電極、前記スパイラル状に区画されたサブコレクタ層の一端に接続される第１のインダクタ電極、および、前記スパイラル状に区画されたサブコレクタ層の他端に接続される第２のインダクタ電極を形成する第６ステップとを含む。 The method for manufacturing a semiconductor device according to the present invention includes a first step of forming a subcollector layer on a semiconductor substrate, a second step of forming a collector layer on the subcollector layer, and a base on the collector layer. A third step of forming a layer; a fourth step of forming an emitter layer on the base layer; a fifth step of forming an insulating region that partitions the subcollector layer in a spiral shape; and the collector layer. A collector electrode, a base electrode connected to the base layer, an emitter electrode connected to the emitter layer, a first inductor electrode connected to one end of the spiral sub-collector layer, and the spiral Forming a second inductor electrode connected to the other end of the sub-collector layer partitioned in a shape.

これによれば、サブコレクタ層を導電部とする埋め込みインダクタが形成される。これにより、インダクタの形成にメタル配線を使用しないので、インダクタの上方にＭＩＭ容量および抵抗を形成することができる。よって、本発明に係る半導体装置は省スペースでＨＢＴ、インダクタ、抵抗および容量を備えるＭＭＩＣを実現することができる。また、各素子（ＨＢＴ、インダクタ、抵抗および容量）を近接して配置することができるので、各素子を接続する配線の配線長を短くすることができる。よって、配線によるロスの発生を低減することができ、高周波特性の劣化を抑制することができる。 According to this, the embedded inductor having the subcollector layer as the conductive portion is formed. Thereby, since the metal wiring is not used for forming the inductor, the MIM capacitor and the resistor can be formed above the inductor. Therefore, the semiconductor device according to the present invention can realize an MMIC including a space-saving HBT, an inductor, a resistor, and a capacitor. In addition, since each element (HBT, inductor, resistor, and capacitor) can be arranged close to each other, the wiring length of the wiring that connects each element can be shortened. Therefore, generation of loss due to wiring can be reduced, and deterioration of high frequency characteristics can be suppressed.

また、前記第５ステップにおいて、イオン注入により高抵抗化した前記絶縁領域を形成してもよい。 Further, in the fifth step, the insulating region whose resistance is increased by ion implantation may be formed.

これによれば、ＨＢＴが形成される領域と受動素子（インダクタ、抵抗および容量）が形成される領域とを区画する絶縁領域の形成と同じ工程によりサブコレクタ層をスパイラル状に区画する絶縁領域を形成することができる。よって、本発明に係る半導体装置を、製造工程を増加させることなく作成することができる。 According to this, the insulating region for dividing the subcollector layer in a spiral shape is formed by the same process as the formation of the insulating region for dividing the region where the HBT is formed and the region where the passive elements (inductors, resistors, and capacitors) are formed. Can be formed. Therefore, the semiconductor device according to the present invention can be manufactured without increasing the number of manufacturing steps.

また、前記第５ステップにおいて、エッチング法により活性層を除去した前記絶縁領域を形成してもよい。 In the fifth step, the insulating region from which the active layer has been removed may be formed by an etching method.

これによれば、イオン注入により絶縁領域を形成した場合に比べ、インダクタの導電部（スパイラル状に区画されたサブコレクタ層）間のリーク電流を低減することができる。よって、イオン注入により絶縁領域を形成した場合に比べ、より高い省スペース性および高周波特性を実現することができる。 According to this, compared with the case where the insulating region is formed by ion implantation, the leakage current between the conductive portions of the inductor (the subcollector layer partitioned in a spiral shape) can be reduced. Therefore, higher space saving and high frequency characteristics can be realized as compared with the case where the insulating region is formed by ion implantation.

本発明は、省スペース性および高周波特性を両立する半導体装置およびその製造方法を提供することができる。 The present invention can provide a semiconductor device that achieves both space saving and high frequency characteristics and a method for manufacturing the same.

以下、本発明に係る半導体装置の実施形態について、図面を参照しながら詳細に説明する。 Hereinafter, embodiments of a semiconductor device according to the present invention will be described in detail with reference to the drawings.

（第1の実施形態）
本発明の第１の実施形態に係る半導体装置は、イオン注入によりサブコレクタ層を導電部とする埋め込みインダクタを形成し、該インダクタの上方に抵抗および容量を形成することで、省スペースでＨＢＴおよび受動素子（インダクタ、抵抗および容量）を集積したＭＭＩＣを実現することができる。 (First embodiment)
In the semiconductor device according to the first embodiment of the present invention, a buried inductor having a subcollector layer as a conductive portion is formed by ion implantation, and a resistor and a capacitor are formed above the inductor. An MMIC in which passive elements (inductors, resistors, and capacitors) are integrated can be realized.

まず、本発明の第１の実施形態に係る半導体装置の構造を説明する。 First, the structure of the semiconductor device according to the first embodiment of the present invention will be described.

図１は、本発明の第１の実施形態に係る半導体装置の構造を示す図である。図１（ａ）は、本発明の第１の実施形態に係る半導体装置１００の平面図である。図１（ｂ）は、図１（ａ）のＡ０−Ａ１における断面図である。 FIG. 1 is a diagram showing a structure of a semiconductor device according to the first embodiment of the present invention. FIG. 1A is a plan view of the semiconductor device 100 according to the first embodiment of the present invention. FIG.1 (b) is sectional drawing in A0-A1 of Fig.1 (a).

図１に示す半導体装置１００は、トランジスタ領域１３と、受動素子領域１７とを含む。 A semiconductor device 100 shown in FIG. 1 includes a transistor region 13 and a passive element region 17.

トランジスタ領域１３は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が形成される領域である。受動素子領域１７は、インダクタ、薄膜抵抗およびＭＩＭ容量が形成される領域である。 The transistor region 13 is a region where a heterojunction bipolar transistor (HBT) is formed. The passive element region 17 is a region where an inductor, a thin film resistor, and an MIM capacitor are formed.

半導体装置１００は、半導体基板である半絶縁性のＧａＡｓ基板１と、サブコレクタ層２と、コレクタ層３と、ベース層４と、エミッタ層５と、エミッタ電極６と、ベース電極７と、コレクタ電極８ａと、インダクタ電極８ｂおよび８ｃと、第１配線層９ａ〜９ｈと、第２配線層１０と、第１層間膜１１と、第２層間膜１２と、高抵抗領域１６と、薄膜抵抗層１８と、ＭＩＭ容量下部電極２０とを備える。 A semiconductor device 100 includes a semi-insulating GaAs substrate 1, which is a semiconductor substrate, a subcollector layer 2, a collector layer 3, a base layer 4, an emitter layer 5, an emitter electrode 6, a base electrode 7, and a collector. Electrode 8a, inductor electrodes 8b and 8c, first wiring layers 9a to 9h, second wiring layer 10, first interlayer film 11, second interlayer film 12, high resistance region 16, and thin film resistance layer 18 and an MIM capacitor lower electrode 20.

サブコレクタ層２は、半絶縁性ＧａＡｓ基板１上に形成される。また、トランジスタ領域１３のサブコレクタ層２と、受動素子領域１７のサブコレクタ層２とは、トランジスタ領域１３と受動素子領域１７との間に形成された高抵抗領域１６により電気的に絶縁される。 The subcollector layer 2 is formed on the semi-insulating GaAs substrate 1. Further, the subcollector layer 2 in the transistor region 13 and the subcollector layer 2 in the passive element region 17 are electrically insulated by a high resistance region 16 formed between the transistor region 13 and the passive element region 17. .

トランジスタ領域１３において、コレクタ層３は、サブコレクタ層２上に形成される。ベース層４は、コレクタ層３上に形成される。エミッタ層５は、ベース層４上に形成される。また、コレクタ電極８ａは、サブコレクタ層２上に形成され、サブコレクタ層２を介してコレクタ層３と接続される。ベース電極７は、ベース層４上に形成され、ベース層４と接続される。エミッタ電極６は、エミッタ層５上に形成され、エミッタ層５と接続される。以上の構成によりトランジスタ領域１３に縦型のＨＢＴが形成される。また、エミッタ電極６は第１配線層９ａと接続され、ベース電極７は第１配線層９ｂと接続され、コレクタ電極８は第１配線層９ｃと接続される。また、第１配線層９ｃは、第２配線層１０と接続される。なお、第１配線層９ａ〜９ｈを特に区別しない場合には第１配線層９と記す。 In the transistor region 13, the collector layer 3 is formed on the subcollector layer 2. The base layer 4 is formed on the collector layer 3. The emitter layer 5 is formed on the base layer 4. The collector electrode 8 a is formed on the subcollector layer 2 and connected to the collector layer 3 through the subcollector layer 2. The base electrode 7 is formed on the base layer 4 and connected to the base layer 4. The emitter electrode 6 is formed on the emitter layer 5 and connected to the emitter layer 5. With the above configuration, a vertical HBT is formed in the transistor region 13. The emitter electrode 6 is connected to the first wiring layer 9a, the base electrode 7 is connected to the first wiring layer 9b, and the collector electrode 8 is connected to the first wiring layer 9c. The first wiring layer 9 c is connected to the second wiring layer 10. Note that the first wiring layers 9a to 9h are referred to as the first wiring layer 9 unless otherwise distinguished.

受動素子領域１７に形成されるスパイラル状のインダクタは、導電部となるコレクタ層３およびサブコレクタ層２と、コレクタ層３およびサブコレクタ層をスパイラル状に区画する絶縁部である高抵抗領域１６とから形成される。インダクタの導電部となるコレクタ層３は、インダクタの導電部となるサブコレクタ層２上に形成される。高抵抗領域１６は、縦方向にコレクタ層３およびサブコレクタ層２を貫通するように形成される。インダクタを形成するサブコレクタ層２、コレクタ層３および高抵抗領域１６は、上方から見てスパイラル状に形成される。高抵抗領域１６は、イオン注入により高抵抗化した領域である。また、インダクタを形成するスパイラル状に区画されたサブコレクタ層２の一端はインダクタ電極８ｂと接続され、他端はインダクタ電極８ｃと接続される。インダクタ電極８ｂは第１配線層９ｄと接続され、インダクタ電極８ｃは第１配線層９ｅと接続される。 The spiral inductor formed in the passive element region 17 includes a collector layer 3 and a subcollector layer 2 that are conductive portions, and a high resistance region 16 that is an insulating portion that divides the collector layer 3 and the subcollector layer in a spiral shape. Formed from. The collector layer 3 serving as the conductive portion of the inductor is formed on the sub-collector layer 2 serving as the conductive portion of the inductor. The high resistance region 16 is formed so as to penetrate the collector layer 3 and the subcollector layer 2 in the vertical direction. The subcollector layer 2, the collector layer 3 and the high resistance region 16 forming the inductor are formed in a spiral shape when viewed from above. The high resistance region 16 is a region whose resistance has been increased by ion implantation. Further, one end of the subcollector layer 2 partitioned in a spiral shape forming the inductor is connected to the inductor electrode 8b, and the other end is connected to the inductor electrode 8c. The inductor electrode 8b is connected to the first wiring layer 9d, and the inductor electrode 8c is connected to the first wiring layer 9e.

また、第１層間膜１１は、受動素子領域１７に形成されるインダクタの上方に形成される。すなわち、第１層間膜１１は、スパイラル状に区画されたサブコレクタ層２および高抵抗領域１６の上方に形成される。 The first interlayer film 11 is formed above the inductor formed in the passive element region 17. That is, the first interlayer film 11 is formed above the subcollector layer 2 and the high resistance region 16 partitioned in a spiral shape.

受動素子領域１７に形成される薄膜抵抗１９は、薄膜抵抗層１８から形成される。薄膜抵抗層１８は、インダクタを形成するコレクタ層３および高抵抗領域１６の上方の第１層間膜１１上に形成される。薄膜抵抗層１８の一端は第１配線層９ｆに接続され、他端は第１配線層９ｇに接続される。 The thin film resistor 19 formed in the passive element region 17 is formed from the thin film resistor layer 18. The thin film resistance layer 18 is formed on the collector layer 3 forming the inductor and the first interlayer film 11 above the high resistance region 16. One end of the thin film resistor layer 18 is connected to the first wiring layer 9f, and the other end is connected to the first wiring layer 9g.

受動素子領域１７に形成されるＭＩＭ容量２１は、ＭＩＮ容量下部電極２０と、ＭＩＭ容量の上部電極である第１配線層９ｈと、ＭＩＭ容量下部電極２０および第１配線層９ｈの間に形成される第２層間膜１２とから形成される。ＭＩＭ容量下部電極２０は、インダクタを形成するコレクタ層３および高抵抗領域１６の上方の第１層間膜１１上に形成される。第２層間膜１２は、ＭＩＭ容量下部電極２０上に形成される。第１配線層９ｈは、ＭＩＭ容量下部電極２０の上方の第２層間膜１２上に形成される。 The MIM capacitor 21 formed in the passive element region 17 is formed between the MIN capacitor lower electrode 20, the first wiring layer 9h that is the upper electrode of the MIM capacitor, and the MIM capacitor lower electrode 20 and the first wiring layer 9h. The second interlayer film 12 is formed. The MIM capacitor lower electrode 20 is formed on the collector layer 3 forming the inductor and the first interlayer film 11 above the high resistance region 16. The second interlayer film 12 is formed on the MIM capacitor lower electrode 20. The first wiring layer 9 h is formed on the second interlayer film 12 above the MIM capacitor lower electrode 20.

また、第1配線層９および第２配線層１０は、第1配線層および第２配線層間のコンタクト孔を介して接続される。エミッタ電極６、ベース電極７、コレクタ電極８ａ、インダクタ電極８ｂ、８ｃ、薄膜抵抗層１８およびＭＩＭ容量下部電極２０は、第1配線層９および第２配線層１０を介して、それぞれ他の素子や同一チップ上の入出力端子と電気的に接続される。 The first wiring layer 9 and the second wiring layer 10 are connected via a contact hole between the first wiring layer and the second wiring layer. The emitter electrode 6, the base electrode 7, the collector electrode 8 a, the inductor electrodes 8 b and 8 c, the thin film resistance layer 18 and the MIM capacitor lower electrode 20 are connected to other elements or the like via the first wiring layer 9 and the second wiring layer 10, respectively. It is electrically connected to input / output terminals on the same chip.

以上のように、本発明の第１の実施形態に係る半導体装置１００は、コレクタ層３およびサブコレクタ層２をＨＢＴのコレクタ電流の導電層としてだけでなく、インダクタの導電部として使用する。コレクタ層３およびサブコレクタ層２は、n型の高い不純物濃度からなる半導体層(低抵抗半導体層)であり、ＨＢＴの特性に影響を与えない範囲で不純物濃度を高くして抵抗率を下げるよう、濃度が最適化されている。 As described above, the semiconductor device 100 according to the first embodiment of the present invention uses the collector layer 3 and the subcollector layer 2 not only as a conductive layer for the collector current of the HBT but also as a conductive portion of the inductor. The collector layer 3 and the sub-collector layer 2 are n-type semiconductor layers (low resistance semiconductor layers) having a high impurity concentration, so that the impurity concentration is increased and the resistivity is decreased within a range not affecting the characteristics of the HBT. The concentration is optimized.

また、半導体装置１００において、薄膜抵抗層１８からなる薄膜抵抗１９や、ＭＩＭ容量２１は、スパイラル状の埋め込みインダクタが形成される領域の上方に、層間膜１１を介して形成される。これにより、省スペースで１チップにインダクタ、抵抗および容量を集積化することができる。従来の半導体装置においてインダクタは、スパイラル状の第１配線層または第２配線層から形成されており、他の受動素子である抵抗およびＭＩＭ容量を重ねて配置することができない。そのため、抵抗およびＭＩＭ容量を形成する場合には、個別に抵抗およびＭＩＭ容量を形成する面積が必要となる。さらに、それらのコンタクト部分等も含めてチップ面積が必要となる。一方、本発明の第１の実施形態に係る半導体装置１００は、インダクタがエピ層に埋め込まれて形成されているため、抵抗およびＭＩＭ容量と、抵抗およびＭＩＭ容量の配線およびコンタクト部分とを、インダクタの上方に層間膜を介して重ねて配置することができる。よって、本発明の第１の実施形態に係る半導体装置１００は、チップ面積の増大を抑制することができる。 In the semiconductor device 100, the thin film resistor 19 including the thin film resistor layer 18 and the MIM capacitor 21 are formed above the region where the spiral embedded inductor is formed via the interlayer film 11. Thereby, it is possible to integrate an inductor, a resistor and a capacitor on one chip in a space-saving manner. In the conventional semiconductor device, the inductor is formed of the spiral first wiring layer or the second wiring layer, and the resistor and the MIM capacitor, which are other passive elements, cannot be stacked. Therefore, when the resistor and the MIM capacitor are formed, an area for individually forming the resistor and the MIM capacitor is required. Further, a chip area including those contact portions is required. On the other hand, in the semiconductor device 100 according to the first embodiment of the present invention, since the inductor is embedded in the epi layer, the resistor and the MIM capacitor, and the wiring and the contact portion of the resistor and the MIM capacitor are connected to the inductor. It can be arranged on the upper side of the substrate via an interlayer film. Therefore, the semiconductor device 100 according to the first embodiment of the present invention can suppress an increase in chip area.

また、本発明の第１の実施形態に係る半導体装置１００は、トランジスタ領域１３のより近くに受動素子（インダクタ、抵抗および容量）を配置できるので、各素子を接続する配線を短くすることができる。よって、配線でのロスが抑制されるため、能動素子と受動素子とを同一チップに搭載した際の高周波特性の劣化を抑制することができる。 In the semiconductor device 100 according to the first embodiment of the present invention, since passive elements (inductors, resistors, and capacitors) can be disposed closer to the transistor region 13, the wiring connecting the elements can be shortened. . Accordingly, since loss in the wiring is suppressed, it is possible to suppress deterioration of the high frequency characteristics when the active element and the passive element are mounted on the same chip.

次に、本発明の第１の実施形態に係る半導体装置１００の製造方法を説明する。 Next, a method for manufacturing the semiconductor device 100 according to the first embodiment of the present invention will be described.

図２は、本発明の第１の実施形態に係る半導体装置１００の製造過程を示す図である。 FIG. 2 is a diagram showing a manufacturing process of the semiconductor device 100 according to the first embodiment of the present invention.

まず、半絶縁性ＧａＡｓ基板１の表面に順次サブコレクタ層２、コレクタ層３、ベース層４およびエミッタ層５をエピタキシャル成長させる。次に、フォトリソグラフィー法およびドライエッチング法を用いてエミッタメサ１４を形成する。同様に、フォトリソグラフィー法およびドライエッチング法を用いてベースメサ１５を形成する。続いて、トランジスタ領域１３およびインダクタのスパイラル部分を覆うフォトレジスト膜をマスクとしてイオン注入を行い、高抵抗領域１６を形成する。また、高抵抗領域１６によりトランジスタ領域１３と受動素子領域１７とを区画する（図２（ａ））。 First, the subcollector layer 2, the collector layer 3, the base layer 4 and the emitter layer 5 are epitaxially grown on the surface of the semi-insulating GaAs substrate 1 in sequence. Next, the emitter mesa 14 is formed using a photolithography method and a dry etching method. Similarly, the base mesa 15 is formed using a photolithography method and a dry etching method. Subsequently, ion implantation is performed using the photoresist film covering the transistor region 13 and the spiral portion of the inductor as a mask, thereby forming the high resistance region 16. Further, the transistor region 13 and the passive element region 17 are partitioned by the high resistance region 16 (FIG. 2A).

次に、ＳｉＯ₂からなる第１層間膜１１をＣＶＤ法で形成する。第１層間膜１１の必要な部分を開口して、エミッタ層５、ベース層４およびサブコレクタ層２にそれぞれコンタクトするエミッタ電極６、ベース電極７およびコレクタ電極８ａをそれぞれ形成する。このときインダクタの両端にコンタクトするインダクタ電極８ｂおよび８ｃと同時形成する（図２（ｂ））。 Next, a first interlayer film 11 made of SiO ₂ is formed by a CVD method. Necessary portions of the first interlayer film 11 are opened to form an emitter electrode 6, a base electrode 7, and a collector electrode 8 a that are in contact with the emitter layer 5, the base layer 4, and the subcollector layer 2, respectively. At this time, the inductor electrodes 8b and 8c that are in contact with both ends of the inductor are formed simultaneously (FIG. 2B).

次に、ＭＩＭ容量下部電極２０を形成する。次に、第２層間膜１２としてＳｉＮ膜をＣＶＤ法で形成した後、エミッタ電極６、ベース電極７、コレクタ電極８ａ、インダクタ電極８ｂ、８ｃ上にコンタクト孔を開口する（図２（ｃ））。 Next, the MIM capacitor lower electrode 20 is formed. Next, after forming a SiN film as the second interlayer film 12 by the CVD method, contact holes are opened on the emitter electrode 6, the base electrode 7, the collector electrode 8a, and the inductor electrodes 8b and 8c (FIG. 2 (c)). .

蒸着法により形成したＡｕ膜をパターンニングすることによって第1配線層９ａ〜９ｈを形成し、それぞれエミッタ電極６、ベース電極７、コレクタ電極８ａ、電極８ｂ、８ｃに電気的に接続する配線層が形成される。さらにＣＶＤ法で層間膜となるＳｉＮ膜を形成し、第1配線層９上の必要部分にコンタクト孔を開口し、さらに電界めっき法により製膜したＡｕ膜をパターンニングすることで第２配線層１０を形成する（図２（ｄ））。 First wiring layers 9a to 9h are formed by patterning the Au film formed by the vapor deposition method, and wiring layers electrically connected to the emitter electrode 6, the base electrode 7, the collector electrode 8a, and the electrodes 8b and 8c, respectively. It is formed. Further, an SiN film as an interlayer film is formed by the CVD method, contact holes are formed in necessary portions on the first wiring layer 9, and the Au film formed by the electroplating method is patterned to form the second wiring layer. 10 is formed (FIG. 2D).

なお、本実施形態において、コレクタ電流の導電層であると共に、インダクタを形成するサブコレクタ層２の不純物濃度については、上層のコレクタ層３、ベース層４およびエミッタ層５のエピ成長と、トランジス領域１３に形成されるＨＢＴの電気特性に影響を与えない範囲で高い濃度に最適化されている。これにより、インダクタにおける導電層の抵抗率が低くなるためインダクタでのロスの発生を抑制することができる。 In the present embodiment, the impurity concentration of the sub-collector layer 2 which is a conductive layer of the collector current and forms the inductor is determined by the epi-growth of the upper collector layer 3, the base layer 4 and the emitter layer 5, and the transition region. 13 is optimized to a high concentration within a range that does not affect the electrical characteristics of the HBT formed on the surface. Thereby, since the resistivity of the conductive layer in the inductor is lowered, the occurrence of loss in the inductor can be suppressed.

また、本実施形態に係る半導体装置１００において、インダクタを区画するイオン注入は、従来から使用されている素子間分離領域形成のためのイオン注入を兼ねているため、インダクタ形成のための工程を新たに行う必要がなく、コストアップになることはない。 Further, in the semiconductor device 100 according to the present embodiment, the ion implantation for partitioning the inductor also serves as the ion implantation for forming the element isolation region that has been conventionally used. There is no need to do this and there is no cost increase.

また、本実施形態に係る半導体装置１００において、ベースバラスト抵抗がベース電極の直上のみに存在し、さらにその抵抗パターンの直上よりベース端子に接続される配線層が引き出される構造のため、ベースバラスト抵抗の有無に関わらずチップ面積は同一となる。 Further, in the semiconductor device 100 according to the present embodiment, the base ballast resistor exists only directly above the base electrode, and the wiring layer connected to the base terminal is drawn out immediately above the resistor pattern, so that the base ballast resistor The chip area is the same regardless of the presence or absence.

また、本実施形態に係る半導体装置１００において、高抵抗領域１６の幅とリーク電流の関係から、インダクタのスパイラル間隔が最適化されている。図３は、各パターン同士の隣接間隔とリーク電流の関係を示す図である。図３に示す線３１は、後述する第２の実施形態におけるドライエッチングで活性層除去領域を形成した場合の活性層除去領域の幅(導電層の隣接間隔)とリーク電流の関係を示す。線３２は、高抵抗領域１６の幅(導電層の隣接間隔)とリーク電流の関係を示す。線３３は、従来のインダクタの形成に用いられる第１配線層の隣接間隔とリーク電流の関係を示す。線３４は、従来のインダクタの形成に用いられる第２配線層の隣接間隔とリーク電流の関係を示す。図３に示すように、高抵抗領域１６の幅を最適化する（例えば、図３に示す領域３５の高抵抗領域１６の幅を用いる）ことで、従来のインダクタを形成していた第１配線層および第２配線層の隣接間隔より高抵抗層の幅を狭くすることができる。よって、導電層となるコレクタ層３およびサブコレクタ層２のシート抵抗値は金属配線層より高いものの同程度の面積でほぼ同等のＱ値を持つ埋め込みインダクタを実現することができる。 Further, in the semiconductor device 100 according to the present embodiment, the spiral interval of the inductor is optimized from the relationship between the width of the high resistance region 16 and the leakage current. FIG. 3 is a diagram showing the relationship between the adjacent interval between each pattern and the leakage current. A line 31 shown in FIG. 3 shows the relationship between the width of the active layer removal region (adjacent spacing of the conductive layers) and the leakage current when the active layer removal region is formed by dry etching in the second embodiment to be described later. A line 32 indicates the relationship between the width of the high resistance region 16 (adjacent spacing of the conductive layers) and the leakage current. A line 33 indicates the relationship between the adjacent interval of the first wiring layer used for forming the conventional inductor and the leakage current. Line 34 shows the relationship between the adjacent spacing of the second wiring layer used for forming the conventional inductor and the leakage current. As shown in FIG. 3, by optimizing the width of the high resistance region 16 (for example, using the width of the high resistance region 16 of the region 35 shown in FIG. 3), the first wiring forming the conventional inductor The width of the high resistance layer can be made narrower than the adjacent interval between the layer and the second wiring layer. Therefore, although the sheet resistance values of the collector layer 3 and the subcollector layer 2 that are conductive layers are higher than those of the metal wiring layer, it is possible to realize an embedded inductor having substantially the same Q value in the same area.

以上により、本発明の第１の実施形態に係る半導体装置１００は、省スペース性と高周波特性の両立を実現することができる。 As described above, the semiconductor device 100 according to the first embodiment of the present invention can realize both space saving and high frequency characteristics.

（第２の実施形態）
本発明の第２の実施形態に係る半導体装置は、インダクタの絶縁部をドライエッチング法で形成することで、省スペースで高いＱ値のインダクタを実現することができる。 (Second Embodiment)
The semiconductor device according to the second embodiment of the present invention can realize an inductor having a high Q value in a small space by forming the insulating portion of the inductor by a dry etching method.

図４は、本発明の第２の実施形態に係る半導体装置の構造を示す図である。図４（ａ）は、本発明の第２の実施形態に係る半導体装置２００の平面図である。図４（ｂ）は、図４（ａ）のＢ０−Ｂ１における断面図である。なお、図１と同様の要素には同一の符号を付しており、詳細な説明は省略する。 FIG. 4 is a diagram showing a structure of a semiconductor device according to the second embodiment of the present invention. FIG. 4A is a plan view of a semiconductor device 200 according to the second embodiment of the present invention. FIG. 4B is a cross-sectional view taken along B0-B1 in FIG. Elements similar to those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

図４に示す半導体装置２００は、図１に示す第１の実施形態に係る半導体装置１００に対し、受動素子領域１７に形成されるインダクタの絶縁部となるイオン注入により形成される高抵抗領域１６の代わりに、ドライエッチング法により活性層を除去した領域に絶縁体を埋め込んだ活性層除去領域２２が形成されている点が異なる。 The semiconductor device 200 shown in FIG. 4 has a high resistance region 16 formed by ion implantation that serves as an insulating portion of the inductor formed in the passive element region 17 with respect to the semiconductor device 100 according to the first embodiment shown in FIG. Instead, an active layer removal region 22 in which an insulator is embedded in a region where the active layer has been removed by a dry etching method is formed.

図３に示すように、活性層除去領域２２（図３の線３１）は、高抵抗領域１６（図３の線３２）に比べ幅を狭くすることができる。よって、本発明の第２の実施形態に係る半導体装置２００は、第１の実施形態に係る半導体装置１００に比べ、省スペースで高いＱ値を有するインダクタを形成することができる。 As shown in FIG. 3, the active layer removal region 22 (line 31 in FIG. 3) can be made narrower than the high resistance region 16 (line 32 in FIG. 3). Therefore, the semiconductor device 200 according to the second embodiment of the present invention can form an inductor having a high Q value in a smaller space than the semiconductor device 100 according to the first embodiment.

次に、第２の実施形態に係る半導体装置２００の製造方法を説明する。 Next, a method for manufacturing the semiconductor device 200 according to the second embodiment will be described.

図５は、第２の実施形態に係る半導体装置２００の製造過程を示す図である。 FIG. 5 is a diagram illustrating a manufacturing process of the semiconductor device 200 according to the second embodiment.

まず、半絶縁性ＧａＡｓ基板１の表面に順次サブコレクタ層２、コレクタ層３、ベース層４およびエミッタ層５をエピタキシャル成長させる。次に、フォトリソグラフィー法およびドライエッチング法を用いてエミッタメサ１４を形成する。同様に、フォトリソグラフィー法およびドライエッチング法を用いてベースメサ１５を形成する。続いて、トランジスタ領域１３を覆うフォトレジスト膜をマスクとしてイオン注入を行い、高抵抗領域１６を形成する。また、高抵抗領域１６によりトランジスタ領域１３と受動素子領域１７とを区画する（図５（ａ））。 First, the subcollector layer 2, the collector layer 3, the base layer 4 and the emitter layer 5 are epitaxially grown on the surface of the semi-insulating GaAs substrate 1 in sequence. Next, the emitter mesa 14 is formed using a photolithography method and a dry etching method. Similarly, the base mesa 15 is formed using a photolithography method and a dry etching method. Subsequently, ion implantation is performed using a photoresist film covering the transistor region 13 as a mask to form the high resistance region 16. Further, the transistor region 13 and the passive element region 17 are partitioned by the high resistance region 16 (FIG. 5A).

次に、ドライエッチング法により活性層をスパイラル状に除去し活性層除去領域２２を形成する。活性層除去領域２２に絶縁性の物質を充填し、受動素子領域１７に凹凸ができないようにする(図５（ｂ）)。 Next, the active layer is spirally removed by dry etching to form the active layer removal region 22. The active layer removal region 22 is filled with an insulating material so that the passive element region 17 is not uneven (FIG. 5B).

次に、ＳｉＯ₂からなる第１層間膜１１をＣＶＤ法で形成する。第１層間膜１１の必要な部分を開口して、エミッタ層５、ベース層４およびサブコレクタ層２にそれぞれコンタクトするエミッタ電極６、ベース電極７およびコレクタ電極８ａをそれぞれ形成する。このときインダクタの両端にコンタクトするインダクタ電極８ｂおよび８ｃと同時形成する（図５（ｃ））。 Next, a first interlayer film 11 made of SiO ₂ is formed by a CVD method. Necessary portions of the first interlayer film 11 are opened to form an emitter electrode 6, a base electrode 7, and a collector electrode 8 a that are in contact with the emitter layer 5, the base layer 4, and the subcollector layer 2, respectively. At this time, the inductor electrodes 8b and 8c that are in contact with both ends of the inductor are formed simultaneously (FIG. 5C).

次に、ＭＩＭ容量下部電極２０を形成する。次に、第２層間膜としてＳｉＮ膜をＣＶＤ法で形成した後、エミッタ電極６、ベース電極７、コレクタ電極８ａ、インダクタ電極８ｂ、８ｃ上にコンタクト孔を開口する（図５（ｄ））。 Next, the MIM capacitor lower electrode 20 is formed. Next, after forming a SiN film as a second interlayer film by a CVD method, contact holes are opened on the emitter electrode 6, the base electrode 7, the collector electrode 8a, and the inductor electrodes 8b and 8c (FIG. 5D).

蒸着法により形成したＡｕ膜をパターンニングすることによって第1配線層９ａ〜９ｈを形成し、それぞれエミッタ電極６、ベース電極７、コレクタ電極８ａ、インダクタ電極８ｂ、８ｃに電気的に接続する配線層が形成される。さらにＣＶＤ法で層間膜となるＳｉＮ膜を形成し、第1配線層９上の必要部分にコンタクト孔を開口し、さらに電界めっき法により製膜したＡｕ膜をパターンニングすることで第２配線層１０を形成する（図５（ｅ））。 The first wiring layers 9a to 9h are formed by patterning the Au film formed by vapor deposition, and the wiring layers are electrically connected to the emitter electrode 6, the base electrode 7, the collector electrode 8a, and the inductor electrodes 8b and 8c, respectively. Is formed. Further, an SiN film as an interlayer film is formed by the CVD method, contact holes are formed in necessary portions on the first wiring layer 9, and the Au film formed by the electroplating method is patterned to form the second wiring layer. 10 is formed (FIG. 5E).

第２の実施形態に係る半導体装置２００は、インダクタの活性層を除去するためのドライエッチングに、低ダメージと微細性を両立できるドライエッチング装置を使用している。これにより、Ｑ値の高いインダクタを省スペースで実現する事ができる。 The semiconductor device 200 according to the second embodiment uses a dry etching apparatus that can achieve both low damage and fineness in dry etching for removing the active layer of the inductor. As a result, an inductor having a high Q value can be realized in a space-saving manner.

また、活性層除去領域２２に充填される高抵抗の絶縁体は、基板表面に対して同一平面となるよう形成するため、以降工程での加工出来栄えに影響を与えることはない。 In addition, since the high-resistance insulator filled in the active layer removal region 22 is formed so as to be flush with the substrate surface, it does not affect the processing quality in the subsequent processes.

以上より、本発明の第２の実施形態に係る半導体装置２００は、ドライエッチング法によりインダクタの絶縁部を形成することで、省スペースで高いＱ値のインダクタを実現することができる。 As described above, the semiconductor device 200 according to the second embodiment of the present invention can realize an inductor having a high Q value in a small space by forming the insulating portion of the inductor by a dry etching method.

（第３の実施形態）
本発明の第３の実施形態に係る半導体装置は、インダクタの導電部上に高抵抗化した領域を形成することで、インダクタの導電部間のリーク電流を低減することできる。 (Third embodiment)
In the semiconductor device according to the third embodiment of the present invention, the leakage current between the conductive portions of the inductor can be reduced by forming the high resistance region on the conductive portion of the inductor.

図６は、本発明の第３の実施形態に係る半導体装置の構造を示す図である。図６（ａ）は、本発明の第３の実施形態に係る半導体装置３００の平面図である。図３（ｂ）は、図３（ａ）のＣ０−Ｃ１における断面図である。なお、図１と同様の要素には同一の符号を付しており、詳細な説明は省略する。 FIG. 6 is a diagram showing the structure of a semiconductor device according to the third embodiment of the present invention. FIG. 6A is a plan view of a semiconductor device 300 according to the third embodiment of the present invention. FIG. 3B is a cross-sectional view taken along C0-C1 in FIG. Elements similar to those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

図６に示す半導体装置３００は、図１に示す第１の実施形態に係る半導体装置１００に対し、受動素子領域１７に形成されるスパイラル状のインダクタの導電部となるサブコレクタ層２上に、高抵抗領域２３が形成される点が異なる。 The semiconductor device 300 shown in FIG. 6 is different from the semiconductor device 100 according to the first embodiment shown in FIG. 1 on the subcollector layer 2 that becomes a conductive portion of a spiral inductor formed in the passive element region 17. The difference is that the high resistance region 23 is formed.

高抵抗領域２３は、スパイラル状に区画されたサブコレクタ層上に形成されるコレクタ層をイオン注入により高抵抗化した領域である。 The high resistance region 23 is a region in which the collector layer formed on the sub-collector layer partitioned in a spiral shape is increased in resistance by ion implantation.

これにより、本発明の第３の実施形態に係る半導体装置３００は、インダクタの導電部上に高抵抗領域を有するので、第１の実施形態に係る半導体装置１００と比べ、インダクタの導電部間でのリーク電流を更に抑制することができる。また、歪特性などＭＭＩＣ化する際に劣化する事が懸念される高周波特性を向上させることができる。 As a result, the semiconductor device 300 according to the third embodiment of the present invention has a high resistance region on the conductive portion of the inductor, and therefore, between the conductive portions of the inductor as compared with the semiconductor device 100 according to the first embodiment. Leakage current can be further suppressed. In addition, it is possible to improve high frequency characteristics such as distortion characteristics, which are feared to deteriorate when the MMIC is used.

次に、第３の実施形態に係る半導体装置３００の製造方法を説明する。 Next, a method for manufacturing the semiconductor device 300 according to the third embodiment will be described.

図７は、第３の実施形態に係る半導体装置３００の製造過程を示す図である。 FIG. 7 is a diagram illustrating a manufacturing process of the semiconductor device 300 according to the third embodiment.

まず、半絶縁性ＧａＡｓ基板１の表面に順次サブコレクタ層２、コレクタ層３、ベース層４およびエミッタ層５をエピタキシャル成長させる。次に、フォトリソグラフィー法およびドライエッチング法を用いてエミッタメサ１４を形成する。同様に、フォトリソグラフィー法およびドライエッチング法を用いてベースメサ１５を形成する。続いて、トランジスタ領域１３を覆うフォトレジスト膜をマスクとしてイオン注入を行い、高抵抗領域１６を形成する。また、高抵抗領域１６によりトランジスタ領域１３と受動素子領域１７とを区画する（図７（ａ））。 First, the subcollector layer 2, the collector layer 3, the base layer 4 and the emitter layer 5 are epitaxially grown on the surface of the semi-insulating GaAs substrate 1 in sequence. Next, the emitter mesa 14 is formed using a photolithography method and a dry etching method. Similarly, the base mesa 15 is formed using a photolithography method and a dry etching method. Subsequently, ion implantation is performed using a photoresist film covering the transistor region 13 as a mask to form the high resistance region 16. Further, the transistor region 13 and the passive element region 17 are partitioned by the high resistance region 16 (FIG. 7A).

次に、インダクタの導電部に対し、浅いイオン注入を行うことで、導電部のサブコレクタ上にあるコレクタ層を高抵抗化し、高抵抗領域２３を形成する(図７（ｂ）)。 Next, shallow ion implantation is performed on the conductive portion of the inductor to increase the resistance of the collector layer on the subcollector of the conductive portion, thereby forming the high resistance region 23 (FIG. 7B).

次に、ＳｉＯ₂からなる第１層間膜１１をＣＶＤ法で形成する。第１層間膜１１の必要な部分を開口して、エミッタ層５、ベース層４およびサブコレクタ層２にそれぞれコンタクトするエミッタ電極６、ベース電極７およびコレクタ電極８ａをそれぞれ形成する。このときインダクタの両端にコンタクトするインダクタ電極８ｂおよび８ｃと同時形成する（図７（ｃ））。 Next, a first interlayer film 11 made of SiO ₂ is formed by a CVD method. Necessary portions of the first interlayer film 11 are opened to form an emitter electrode 6, a base electrode 7, and a collector electrode 8 a that are in contact with the emitter layer 5, the base layer 4, and the subcollector layer 2, respectively. At this time, the inductor electrodes 8b and 8c that are in contact with both ends of the inductor are formed simultaneously (FIG. 7C).

次に、ＭＩＭ容量下部電極２０を形成する。次に、第２層間膜としてＳｉＮ膜をＣＶＤ法で形成した後、エミッタ電極６、ベース電極７、コレクタ電極８ａ、インダクタ電極８ｂ、８ｃ上にコンタクト孔を開口する（図７（ｄ））。 Next, the MIM capacitor lower electrode 20 is formed. Next, after forming a SiN film as a second interlayer film by a CVD method, contact holes are opened on the emitter electrode 6, the base electrode 7, the collector electrode 8a, and the inductor electrodes 8b and 8c (FIG. 7 (d)).

蒸着法により形成したＡｕ膜をパターンニングすることによって第1配線層９ａ〜９ｈを形成し、それぞれエミッタ電極６、ベース電極７、コレクタ電極８ａ、インダクタ電極８ｂ、８ｃに電気的に接続する配線層が形成される。さらにＣＶＤ法で層間膜となるＳｉＮ膜を形成し、第1配線層９上の必要部分にコンタクト孔を開口し、さらに電界めっき法により製膜したＡｕ膜をパターンニングすることで第２配線層１０を形成する（図７（ｅ））。 The first wiring layers 9a to 9h are formed by patterning the Au film formed by vapor deposition, and the wiring layers are electrically connected to the emitter electrode 6, the base electrode 7, the collector electrode 8a, and the inductor electrodes 8b and 8c, respectively. Is formed. Further, an SiN film as an interlayer film is formed by the CVD method, contact holes are formed in necessary portions on the first wiring layer 9, and the Au film formed by the electroplating method is patterned to form the second wiring layer. 10 is formed (FIG. 7E).

ここで、インダクタの導電部であるサブコレクタ上のコレクタ層を高抵抗化する浅いイオン注入は、イオン注入エネルギー、注入量および熱処理等の条件がコレクタ層３のみを高抵抗化するよう最適化されている。よって、高抵抗領域２３を形成することで、インダクタの導電部となるサブコレクタ層２の抵抗値が増加することはない。 Here, the shallow ion implantation for increasing the resistance of the collector layer on the sub-collector, which is the conductive portion of the inductor, is optimized so that only the collector layer 3 is increased in terms of conditions such as ion implantation energy, implantation amount, and heat treatment. ing. Therefore, by forming the high resistance region 23, the resistance value of the subcollector layer 2 that becomes the conductive portion of the inductor does not increase.

以上より、本発明の第３の実施形態に係る半導体装置３００は、インダクタの導電部上に高抵抗領域２３を有するので、第１の実施形態に係る半導体装置１００と比べ、インダクタの導電部間でのリーク電流を更に抑制することができる。また、歪特性などＭＭＩＣ化する際に劣化する事が懸念される高周波特性を向上させることができる。 As described above, the semiconductor device 300 according to the third embodiment of the present invention has the high resistance region 23 on the conductive portion of the inductor, and therefore, between the conductive portions of the inductor as compared with the semiconductor device 100 according to the first embodiment. Leakage current at can be further suppressed. In addition, it is possible to improve high frequency characteristics such as distortion characteristics, which are feared to deteriorate when the MMIC is used.

以上のように、本発明は、半導体装置およびその製造方法に適用でき、特に、携帯電話向けパワーアンプモジュール等に用いられるＨＢＴと、インダクタ、抵抗および容量等の受動素子とを集積化した高周波数帯で動作するＭＭＩＣに適用できる。 As described above, the present invention can be applied to a semiconductor device and a manufacturing method thereof, and in particular, a high frequency in which an HBT used for a power amplifier module for a mobile phone and the like, and passive elements such as an inductor, a resistor, and a capacitor are integrated Applicable to MMIC operating in a band.

本発明の第１の実施形態に係る半導体装置の構造を示す図である。1 is a diagram illustrating a structure of a semiconductor device according to a first embodiment of the present invention. 本発明の第１の実施形態に係る半導体装置の製造過程を示す図である。It is a figure which shows the manufacture process of the semiconductor device which concerns on the 1st Embodiment of this invention. 各パターン同士の隣接間隔とリーク電流の関係を示す図である。It is a figure which shows the relationship between the adjacent space | interval of each pattern, and leakage current. 本発明の第２の実施形態に係る半導体装置の構造を示す図である。It is a figure which shows the structure of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第２の実施形態に係る半導体装置の製造過程を示す図である。It is a figure which shows the manufacture process of the semiconductor device which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の構造を示す図である。It is a figure which shows the structure of the semiconductor device which concerns on the 3rd Embodiment of this invention. 本発明の第３の実施形態に係る半導体装置の製造過程を示す図である。It is a figure which shows the manufacture process of the semiconductor device which concerns on the 3rd Embodiment of this invention. 従来の半導体装置の構造を示す図である。It is a figure which shows the structure of the conventional semiconductor device.

Explanation of symbols

１、１０１半導体基板
２、１０２サブコレクタ層
３、１０３コレクタ層
４、１０４ベース層
５、１０５エミッタ層
６、１０６エミッタ電極
７、１０７ベース電極
８ａ、１０８ａコレクタ電極
８ｂ、８ｃインダクタ電極
９ａ〜９ｈ、１０９ａ〜１０９ｄ第1配線層
１０、１１０ａ〜１１０ｃ第２配線層
１１、１１１第１層間膜
１２、１１２第２層間膜
１３、１１３トランジスタ領域
１４、１１４エミッタメサ
１５、１１５ベースメサ
１６、１１６高抵抗化領域
１７、１１７受動素子領域
１８薄膜抵抗層
１９薄膜抵抗
２０ＭＩＭ容量下部電極
２１ＭＩＭ容量
２２活性層除去領域
２３高抵抗領域
１００、２００、３００、４００半導体装置 DESCRIPTION OF SYMBOLS 1,101 Semiconductor substrate 2,102 Subcollector layer 3,103 Collector layer 4,104 Base layer 5,105 Emitter layer 6,106 Emitter electrode 7,107 Base electrode 8a, 108a Collector electrode 8b, 8c Inductor electrode 9a-9h, 109a to 109d first wiring layer 10, 110a to 110c second wiring layer 11, 111 first interlayer film 12, 112 second interlayer film 13, 113 transistor region 14, 114 emitter mesa 15, 115 base mesa 16, 116 high resistance region 17, 117 Passive element region 18 Thin film resistor layer 19 Thin film resistor 20 MIM capacitor lower electrode 21 MIM capacitor 22 Active layer removal region 23 High resistance region 100, 200, 300, 400 Semiconductor device

Claims

A semiconductor substrate;
A subcollector layer formed on the semiconductor substrate;
A collector layer formed on the subcollector layer;
A base layer formed on the collector layer;
An emitter layer formed on the base layer;
A collector electrode connected to the collector layer;
A base electrode connected to the base layer;
An emitter electrode connected to the emitter layer;
An insulating region that divides the subcollector layer in a spiral shape;
A first inductor electrode connected to one end of the spirally sub-collector layer;
And a second inductor electrode connected to the other end of the subcollector layer partitioned in the spiral shape.

The semiconductor device according to claim 1, wherein the insulating region is a region whose resistance is increased by ion implantation.

The semiconductor device according to claim 1, wherein the insulating region is a region where an active layer is removed by an etching method.

The collector layer is
A first collector layer region connected to the collector electrode;
A second collector layer region formed on the spiral sub-collector layer,
The semiconductor device according to claim 1, wherein the second collector layer region has a high resistance by ion implantation.

The semiconductor device further includes:
An insulating film formed above the spiral sub-collector layer and the insulating region;
A resistance layer formed on the insulating film;
A first resistance electrode connected to one end of the resistance layer;
The semiconductor device according to claim 1, further comprising a second resistance electrode connected to the other end of the resistance layer.

The semiconductor device further includes a sub-collector layer partitioned in a spiral shape and a first insulating film formed above the insulating region;
A capacitor lower electrode formed on the first insulating film;
A second insulating film formed on the capacitor lower electrode;
The semiconductor device according to claim 1, further comprising a capacitor upper electrode formed on the second insulating film.

A first step of forming a subcollector layer on a semiconductor substrate;
A second step of forming a collector layer on the subcollector layer;
A third step of forming a base layer on the collector layer;
A fourth step of forming an emitter layer on the base layer;
A fifth step of forming an insulating region that divides the subcollector layer in a spiral shape;
A collector electrode connected to the collector layer, a base electrode connected to the base layer, an emitter electrode connected to the emitter layer, and a first inductor connected to one end of the spiral sub-collector layer And a sixth step of forming a second inductor electrode connected to the other end of the spiral sub-collector layer. A method of manufacturing a semiconductor device, comprising:

The method of manufacturing a semiconductor device according to claim 7, wherein, in the fifth step, the insulating region whose resistance is increased by ion implantation is formed.

The method of manufacturing a semiconductor device according to claim 7, wherein in the fifth step, the insulating region is formed by removing an active layer by an etching method.