JP2007318049A

JP2007318049A - Semiconductor circuit device

Info

Publication number: JP2007318049A
Application number: JP2006148937A
Authority: JP
Inventors: Kenichi Komatsu; 兼一小松
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2006-05-29
Filing date: 2006-05-29
Publication date: 2007-12-06

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor circuit device provided with a circuit substrate, an IC chip, and a capacitor component, wherein the capacitor component provided between the circuit substrate and the IC chip can eliminate noise caused on wires between the IC chip and the capacitor component; and to provide a method of manufacturing the semiconductor circuit device and the capacitor component. <P>SOLUTION: The device circuit device 100 includes: the circuit substrate 3; an integrated circuit component; and the capacitor component 2 provided between the circuit substrate 3 and the integrated circuit component, including a through-conductor 2b, and connecting a particular terminal of the integrated circuit component to a pattern on the circuit substrate 3 through the through-conductor 2b. The capacitor component 2 has a first terminal connected to the pattern, and a second terminal connected to a predetermined voltage; and has a capacitor 2c between the first and second terminals. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、集積回路部品と回路基板の間にキャパシタを実装した半導体回路装置に関する。 The present invention relates to a semiconductor circuit device in which a capacitor is mounted between an integrated circuit component and a circuit board.

高性能な集積回路チップ（以下、ＩＣチップ）は、電源線上のノイズを除く役割を担うバイパスキャパシタや、他回路からのノイズ進入を防ぐためのデカップリングキャパシタ必要とする場合がある。その際、ＩＣチップの端子から出来るだけ近い距離に、キャパシタを実装すれば、ＩＣチップの端子とキャパシタの間の配線における等価抵抗成分（ＥＳＲ）や等価インダクタンス成分（ＥＳＬ）が低減することができる。等価抵抗成分（ＥＳＲ）や等価インダクタンス成分（ＥＳＬ）が低いほど、ノイズ除去の効果は大きい。特に、ノイズ除去のためには、ＩＣチップの直下にバイパスキャパシタやデカップリングキャパシタを実装することが望ましい。 A high-performance integrated circuit chip (hereinafter referred to as an IC chip) may require a bypass capacitor that plays a role of removing noise on the power supply line and a decoupling capacitor for preventing noise from entering from other circuits. At that time, if the capacitor is mounted as close as possible to the terminal of the IC chip, the equivalent resistance component (ESR) and the equivalent inductance component (ESL) in the wiring between the terminal of the IC chip and the capacitor can be reduced. . The lower the equivalent resistance component (ESR) and the equivalent inductance component (ESL), the greater the noise removal effect. In particular, in order to remove noise, it is desirable to mount a bypass capacitor or a decoupling capacitor directly under the IC chip.

図１は、従来技術によって回路基板３１の一方の面にバイパスキャパシタ３４を実装し、他方の面にＢＧＡ（ＢａｌｌＧｒｉｄＡｒｒａｙ）−ＩＣ３０を実装したものを回路基板３１の裏面からみた状態を示す。また、図２は、図１のＡ−Ａ’矢視断面図である。ＢＧＡ−ＩＣ３０は半田ボール３２を介して、複数のビア３３が設けられた回路基板３１に実装されている。ＢＧＡ−ＩＣ３０の端子からできるだけ近い距離に、バイパスキャパシタ３４を電気的に接続することをねらって、バイパスキャパシタ３４は、回路基板３１の裏面に実装されている。図１及び図２に示すように、回路基板３１が多層であって層間を接続するメッキ穴（ビア３３）を有する場合、バイパスキャパシタ３４を実装するために、バイパスキャパシタ３４を実装する場所にはビア３３を設けることができない。 FIG. 1 shows a state in which a bypass capacitor 34 is mounted on one surface of a circuit board 31 and a BGA (Ball Grid Array) -IC 30 is mounted on the other surface as viewed from the back surface of the circuit board 31 according to the prior art. 2 is a cross-sectional view taken along arrow A-A ′ of FIG. The BGA-IC 30 is mounted on a circuit board 31 provided with a plurality of vias 33 via solder balls 32. The bypass capacitor 34 is mounted on the back surface of the circuit board 31 in order to electrically connect the bypass capacitor 34 as close as possible to the terminal of the BGA-IC 30. As shown in FIG. 1 and FIG. 2, when the circuit board 31 is a multilayer and has plated holes (vias 33) connecting the layers, there is a place where the bypass capacitor 34 is mounted in order to mount the bypass capacitor 34. The via 33 cannot be provided.

一方、近年、ＩＣチップの内部回路の高集積化や回路基板に実装する電子部品の縮小化、高密度化に伴い、ＢＧＡ−ＩＣ等のＩＣチップの端子の多ピン化及び狭ピッチ化が進んでいる。 On the other hand, in recent years, with the high integration of internal circuits of IC chips and the miniaturization and high density of electronic components mounted on circuit boards, the number of pins of IC chips such as BGA-ICs and the reduction in pitch have progressed. It is out.

したがって、ＩＣチップの電源端子の個数も増加し、それに応じて必要とされるバイパスキャパシタ等の個数も増加している。また、キャパシタそのものの大きさが縮小する傾向にある。 Therefore, the number of power supply terminals of the IC chip is increased, and the number of bypass capacitors and the like required is increased accordingly. In addition, the size of the capacitor itself tends to be reduced.

他方、回路基板に実装するＩＣチップは、ノイズの進入を受けることがあるとともに、自らノイズを放射することもある。また、ＩＣチップの動作中には、ＩＣチップ自身から熱が発生することもある。 On the other hand, an IC chip mounted on a circuit board may receive noise and may emit noise itself. In addition, during the operation of the IC chip, heat may be generated from the IC chip itself.

特許文献１に、並列接続された容量が異なる複数個のキャパシタを両端一対の端子で一体化した複合キャパシタが開示されている。 Patent Document 1 discloses a composite capacitor in which a plurality of capacitors having different capacitances connected in parallel are integrated with a pair of terminals at both ends.

また、特許文献２に、プラスチック基体と、この基体の第１の面から第２の面まで貫通している複数の導電部材とを有する接続部材であって、前記基体の第１の面と第２の面の少なくとも片面に、前記複数の導電部材のうちの隣接する少なくとも一組の導電部材間に電気的に接続された、これらの導電部材を覆わない薄膜キャパシタが形成されており、前記薄膜キャパシタを構成する誘電体層が、隣接する一組の導電部材の間に形成された単位キャパシタごとに分離されていることを特徴とする、薄膜キャパシタ付き接続部材が開示されている。 Further, Patent Document 2 discloses a connecting member having a plastic base and a plurality of conductive members penetrating from the first surface to the second surface of the base, the first surface of the base being A thin film capacitor that is electrically connected between at least one pair of adjacent conductive members of the plurality of conductive members and does not cover these conductive members is formed on at least one surface of the two surfaces; A connecting member with a thin film capacitor is disclosed in which a dielectric layer constituting a capacitor is separated for each unit capacitor formed between a pair of adjacent conductive members.

また、特許文献３に、少なくとも一方の面に第１及び第２電極を有する半導体素子と、半導体素子の搭載面に第１及び第２接続パッドを有する配線基板と、前記半導体素子の前記一面を前記配線基板の搭載面側に向けて配置し、これらの間にわずかな隙間が形成されるように、前記第１電極と前記第１接続パッドとの間を電気的に接続する接続手段と、前記半導体素子の第２電極の領域と前記配線基板の第２接続パッドの領域との間の前記隙間に配置された特定の付加機能を有する素子と、を具備し、該付加機能素子は一方の面で前記第２電極に接続され、他方の面で前記第２接続パッドに接続されて特定の電気的機能を発揮するようにされていることを特徴とする、付加機能を有する半導体装置が開示されている。 Patent Document 3 discloses a semiconductor element having first and second electrodes on at least one surface, a wiring board having first and second connection pads on a mounting surface of the semiconductor element, and the one surface of the semiconductor element. A connecting means for electrically connecting the first electrode and the first connection pad so as to be disposed toward the mounting surface side of the wiring board and to form a slight gap therebetween; An element having a specific additional function disposed in the gap between the region of the second electrode of the semiconductor element and the region of the second connection pad of the wiring board. A semiconductor device having an additional function is disclosed, wherein the semiconductor device is connected to the second electrode on a surface and connected to the second connection pad on the other surface to exhibit a specific electrical function. Has been.

また、特許文献４に、内部に半導体ＩＣを収容し、底面に他の装置との接続のために複数のパッドが設けられたＢＧＡパッケージにおいて、前記複数のパッドのうちの少なくとも１つに、回路部品が接続されたことを特徴とするＢＧＡパッケージが開示されている。
特開２０００−１２３８２号公報特開２００１−３３８８３６号公報特開２００４−１２８２１９号公報特開２００５−１５０２８３号公報 Further, in Patent Document 4, in a BGA package in which a semiconductor IC is accommodated inside and a plurality of pads are provided on the bottom surface for connection to other devices, at least one of the plurality of pads includes a circuit. A BGA package characterized in that components are connected is disclosed.
JP 2000-12382 A JP 2001-338836 A JP 2004-128219 A JP 2005-150283 A

本発明の目的は、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に設けられたキャパシタ部品が、ＩＣチップとキャパシタとの間の配線におけるノイズを除去することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とを提供することである。 An object of the present invention is a semiconductor that includes a circuit board, an IC chip, and a capacitor component, and the capacitor component provided between the circuit board and the IC chip can remove noise in the wiring between the IC chip and the capacitor. It is to provide a circuit device and a method for manufacturing the semiconductor circuit device and the capacitor component.

本発明の目的は、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に設けられたキャパシタ部品が、ＩＣチップへのノイズの進入及びＩＣチップからのノイズの放射を防止することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とを提供することである。 An object of the present invention includes a circuit board, an IC chip, and a capacitor component, and the capacitor component provided between the circuit board and the IC chip prevents noise from entering the IC chip and radiating noise from the IC chip. A semiconductor circuit device that can be used, and a method for manufacturing the semiconductor circuit device and the capacitor component.

本発明の目的は、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に設けられたキャパシタ部品が、ＩＣチップから発生する熱を伝導、放射することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とを提供することである。 An object of the present invention is to provide a semiconductor circuit device including a circuit board, an IC chip, and a capacitor component, and a capacitor component provided between the circuit board and the IC chip can conduct and radiate heat generated from the IC chip. And providing a method of manufacturing the semiconductor circuit device and the capacitor component.

本発明の目的は、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に複数のキャパシタを高密度かつ短時間に実装して製造することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とを提供することである。 An object of the present invention is to provide a semiconductor circuit device that includes a circuit board, an IC chip, and a capacitor component, and can be manufactured by mounting a plurality of capacitors between the circuit board and the IC chip at high density and in a short time, and the semiconductor It is to provide a circuit device and a method for manufacturing the capacitor component.

以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。 Hereinafter, means for solving the problem will be described using the numbers used in (Best Mode for Carrying Out the Invention). These numbers are added to clarify the correspondence between the description of (Claims) and (Best Mode for Carrying Out the Invention). However, these numbers should not be used to interpret the technical scope of the invention described in (Claims).

本発明の半導体回路装置（１００）は、回路基板（３）と、集積回路部品（１）と、回路基板（３）と集積回路部品（１）との間に設けられ、貫通導体（２ｂ）を有し、集積回路部品（１）の特定端子を貫通導体（２ｂ）を介して回路基板（３）上のパターン（３ｂ）に接続するキャパシタ部品（２）とを具備し、キャパシタ部品（２）は、パターン（３ｂ）に接続された第１端子（２ｄ）と予め決められた電圧に接続された第２端子（２ａ）とを有し、第１端子（２ｄ）と第２端子（２ａ）の間にキャパシタ（２ｃ）を有する半導体回路装置。 The semiconductor circuit device (100) of the present invention is provided between the circuit board (3), the integrated circuit component (1), the circuit board (3), and the integrated circuit component (1), and the through conductor (2b). And a capacitor component (2) for connecting a specific terminal of the integrated circuit component (1) to the pattern (3b) on the circuit board (3) through the through conductor (2b). ) Has a first terminal (2d) connected to the pattern (3b) and a second terminal (2a) connected to a predetermined voltage, the first terminal (2d) and the second terminal (2a). A semiconductor circuit device having a capacitor (2c) between them.

本発明の半導体回路装置（１００）において、キャパシタ部品（２）は、集積回路部品（１）と同等以上の平面サイズを有する。 In the semiconductor circuit device (100) of the present invention, the capacitor component (2) has a planar size equal to or greater than that of the integrated circuit component (1).

本発明の半導体回路装置（１００）において、キャパシタ部品（２）は、複数個の貫通導体（２ｂ）を備える。 In the semiconductor circuit device (100) of the present invention, the capacitor component (2) includes a plurality of through conductors (2b).

本発明の半導体回路装置（１００）において、キャパシタ部品（２）は、複数個のキャパシタ（２ｃ）を備える。 In the semiconductor circuit device (100) of the present invention, the capacitor component (2) includes a plurality of capacitors (2c).

本発明の半導体回路装置（１００）において、複数個のキャパシタ（２ｃ）は、複数の種類の容量を備える。 In the semiconductor circuit device (100) of the present invention, the plurality of capacitors (2c) includes a plurality of types of capacitors.

本発明の半導体回路装置（１００）において、キャパシタ部品（２）の第２端子（２ａ）は、接地（２ｇ）に接続される。 In the semiconductor circuit device (100) of the present invention, the second terminal (2a) of the capacitor component (2) is connected to the ground (2g).

本発明の半導体回路装置（１００）において、回路基板（３）上のパターン（３ｂ）は、複数の前記第１端子（２ｄ）と接続する。 In the semiconductor circuit device (100) of the present invention, the pattern (3b) on the circuit board (3) is connected to the plurality of first terminals (2d).

本発明の半導体回路装置（１００）において、キャパシタ部品（２）は、貫通導体（２ｂ）と、キャパシタ（２ｃ）及び第１端子（２ｄ）及び第２端子（２ａ）との間に絶縁体（２ｆ）を備える。 In the semiconductor circuit device (100) of the present invention, the capacitor component (2) includes an insulator (between the through conductor (2b), the capacitor (2c), the first terminal (2d), and the second terminal (2a). 2f).

本発明のキャパシタ部品（２）は、本発明の半導体回路装置（１００）で使用される。 The capacitor component (2) of the present invention is used in the semiconductor circuit device (100) of the present invention.

本発明の半導体回路装置（１００００）の製造方法は、回路基板（３）の上に、第一の半田を印刷する工程と、第一の半田の上に、キャパシタ部品（２）をマウントする工程と、キャパシタ部品（２）がマウントされた回路基板（３）を加熱し、キャパシタ部品（２）を回路基板（３）に接合する工程と、キャパシタ部品（２）の上に第二の半田を印刷する工程と、第二の半田の上に集積回路部品（１）をマウントする工程と、集積回路部品（１）がマウントされたキャパシタ部品（２）及び回路基板（３）を加熱し、集積回路部品（１）をキャパシタ部品（２）に接合する工程とを備えている。 The method for manufacturing a semiconductor circuit device (10000) of the present invention includes a step of printing a first solder on a circuit board (3) and a step of mounting a capacitor component (2) on the first solder. And heating the circuit board (3) on which the capacitor component (2) is mounted, joining the capacitor component (2) to the circuit board (3), and applying a second solder on the capacitor component (2). The step of printing, the step of mounting the integrated circuit component (1) on the second solder, the capacitor component (2) on which the integrated circuit component (1) is mounted, and the circuit board (3) are heated and integrated. Joining the circuit component (1) to the capacitor component (2).

本発明のキャパシタ部品（２）の製造方法は、抵抗値が０Ωであるチップ抵抗（１１０）とチップキャパシタ（１２０）を治具（１３０）にマウントする工程と、チップ抵抗（１１０）とチップキャパシタ（１２０）の間に接着剤（１４０）を注入する工程と、チップキャパシタ（１２０）の上面に半田（１５０）を印刷する工程とを備えている。 The method of manufacturing a capacitor component (2) according to the present invention includes a step of mounting a chip resistor (110) having a resistance value of 0Ω and a chip capacitor (120) on a jig (130), a chip resistor (110), and the chip capacitor. (120) and a step of injecting an adhesive (140) and a step of printing solder (150) on the upper surface of the chip capacitor (120).

本発明によれば、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に設けられたキャパシタ部品が、ＩＣチップとキャパシタとの間の配線におけるノイズを除去することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とが提供される。 According to the present invention, a semiconductor device including a circuit board, an IC chip, and a capacitor component, and the capacitor component provided between the circuit board and the IC chip can remove noise in the wiring between the IC chip and the capacitor. A circuit device, a semiconductor circuit device, and a method for manufacturing the capacitor component are provided.

本発明によれば、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に設けられたキャパシタ部品が、ＩＣチップへのノイズの進入及びＩＣチップからのノイズの放射を防止することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とが提供される。 According to the present invention, a circuit board, an IC chip, and a capacitor component are provided, and the capacitor component provided between the circuit board and the IC chip prevents noise from entering the IC chip and radiating noise from the IC chip. A semiconductor circuit device that can be used, and a method for manufacturing the semiconductor circuit device and the capacitor component are provided.

本発明によれば、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に設けられたキャパシタ部品が、ＩＣチップから発生する熱を伝導、放射することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とが提供される。 According to the present invention, there is provided a semiconductor circuit device including a circuit board, an IC chip, and a capacitor component, wherein the capacitor component provided between the circuit board and the IC chip can conduct and radiate heat generated from the IC chip. The semiconductor circuit device and the capacitor component manufacturing method are provided.

本発明によれば、回路基板とＩＣチップとキャパシタ部品を備え、回路基板とＩＣチップの間に複数のキャパシタを高密度かつ短時間に実装して製造することができる半導体回路装置と、当該半導体回路装置及び当該キャパシタ部品の製造方法とが提供される。 According to the present invention, a semiconductor circuit device including a circuit board, an IC chip, and a capacitor component, and capable of being manufactured by mounting a plurality of capacitors between the circuit board and the IC chip in high density and in a short time, and the semiconductor A circuit device and a method for manufacturing the capacitor component are provided.

添付図面を参照して、本発明の半導体回路装置、半導体回路装置に用いるキャパシタ部品、当該半導体回路装置及び当該キャパシタ部品の製造方法の実施の形態を以下に説明する。 Embodiments of a semiconductor circuit device, a capacitor component used in the semiconductor circuit device, a semiconductor circuit device, and a method of manufacturing the capacitor component will be described below with reference to the accompanying drawings.

図３は、回路基板３に、キャパシタ部品２及びＢＧＡ−ＩＣ１を実装し構成した半導体回路装置１００を示す外観斜視図である。図４Ａは、キャパシタ部品２を示す外観斜視図である。また、図５は、回路基板３を示す外観斜視図である。 FIG. 3 is an external perspective view showing a semiconductor circuit device 100 in which the capacitor component 2 and the BGA-IC 1 are mounted on the circuit board 3. FIG. 4A is an external perspective view showing the capacitor component 2. FIG. 5 is an external perspective view showing the circuit board 3.

図４Ａに示すキャパシタ部品２について説明する。キャパシタ部品２は、貫通導体２ｂと、グラウンド端子２ｇと、キャパシタ２ｃの両端にグラウンド層２ａもしくはキャパシタ・セルの電極２ｄを有するキャパシタ・セル４０とが一体となったものである。キャパシタ・セルの電極２ｄは、回路基板３側と電気的に接続する。また、貫通導体２ｂとキャパシタ・セル４０との間には絶縁体２ｆを設け、電気的に絶縁する。また、キャパシタ・セル４０同士が隣接する場合は、隣り合うキャパシタ・セル４０のキャパシタ２ｃの間及びキャパシタ・セルの電極２ｄの間も、絶縁体２ｆを設け電気的に絶縁する。なお、キャパシタ部品２を構成する全てのキャパシタ・セル４０のＢＧＡ−ＩＣ１に対面する側は、べた面として一体形成されたグラウンド層２ａがキャパシタ２ｃと接合されている。つまり、キャパシタ・セル４０を構成している全てのキャパシタ２ｃは、グラウンド層２ａと電気的に接続する。また、図３に示すように、キャパシタ部品２の外形の大きさ（平面サイズ）は、ＢＧＡ−ＩＣ１の外形の大きさと、同等あるいはより大きな外形となる。 The capacitor component 2 shown in FIG. 4A will be described. The capacitor component 2 is formed by integrating a through conductor 2b, a ground terminal 2g, and a capacitor cell 40 having a ground layer 2a or a capacitor cell electrode 2d at both ends of the capacitor 2c. The electrode 2d of the capacitor cell is electrically connected to the circuit board 3 side. Further, an insulator 2f is provided between the through conductor 2b and the capacitor cell 40 for electrical insulation. When the capacitor cells 40 are adjacent to each other, an insulator 2f is also provided between the capacitors 2c of the adjacent capacitor cells 40 and between the electrodes 2d of the capacitor cells to be electrically insulated. In addition, the ground layer 2a integrally formed as a solid surface is joined to the capacitor 2c on the side facing the BGA-IC1 of all the capacitor cells 40 constituting the capacitor component 2. That is, all the capacitors 2c constituting the capacitor cell 40 are electrically connected to the ground layer 2a. As shown in FIG. 3, the size (planar size) of the external shape of the capacitor component 2 is equal to or larger than the size of the external shape of the BGA-IC 1.

貫通導体２ｂの個数と、ＢＧＡ−ＩＣ１に実装済みの半田ボール１ａの個数は、同数である。キャパシタ・セル４０とグラウンド端子２ｇと貫通導体２ｂの各々は、半田ボール２ｅを介して回路基板３と電気的に接続される。 The number of through conductors 2b and the number of solder balls 1a already mounted on the BGA-IC 1 are the same. Each of capacitor cell 40, ground terminal 2g, and through conductor 2b is electrically connected to circuit board 3 through solder ball 2e.

本発明のキャパシタ部品２の製造方法について図４Ａ及び図４Ｂを参照して説明する。以下の説明におけるカッコ内の番号は、図４Ｂの番号と対応している。ただし、本発明のキャパシタ部品２の製造方法は、以下に説明する方法に限られるものではなく、他の多くの方法が可能である。 A method of manufacturing the capacitor component 2 of the present invention will be described with reference to FIGS. 4A and 4B. The numbers in parentheses in the following description correspond to the numbers in FIG. 4B. However, the manufacturing method of the capacitor component 2 of the present invention is not limited to the method described below, and many other methods are possible.

（１）貫通導体２ｂになるものとして、抵抗値が０Ωのチップ抵抗１１０を用意する。さらにグラウンド端子２ｇになるものとして、やはり抵抗値が０Ωのチップ抵抗１１０を用意する。貫通導体２ｂあるいはグラウンド端子２ｇは、導電性に優れた材料であれば、チップ抵抗１１０でなくてもよく、銅材をダイシング等により切り出して形成した部材でもよい。キャパシタ・セル４０になるものとして、必要な容量を備えたチップキャパシタ１２０を用意する。 (1) A chip resistor 110 having a resistance value of 0Ω is prepared as a through conductor 2b. Further, a chip resistor 110 having a resistance value of 0Ω is prepared as the ground terminal 2g. The through conductor 2b or the ground terminal 2g may be a member formed by cutting out a copper material by dicing or the like as long as it is a material having excellent conductivity. As a capacitor cell 40, a chip capacitor 120 having a necessary capacity is prepared.

チップ抵抗１１０及びチップキャパシタ１２０をマウンタ装置等を用いて、治具１３０にマウントする。治具１３０は、金属あるいはカーボン、セラミック等によってつくられる。ただし、治具１３０は後工程にて加熱されることがあるため、耐熱性を有する材料であることが好ましい。治具１３０の表面には、チップ抵抗１１０及びチップキャパシタ１２０がマウントされる位置に応じて、若干の深さをもった図示しない凹部が設けられており、チップ抵抗１１０及びチップキャパシタ１２０を位置決めする。また、チップ抵抗１１０とチップキャパシタ１２０は、絶縁体２ｆの厚さの分だけ離れて治具１３０の上にマウントされる。 The chip resistor 110 and the chip capacitor 120 are mounted on the jig 130 using a mounter device or the like. The jig 130 is made of metal, carbon, ceramic, or the like. However, since the jig 130 may be heated in a later process, it is preferable that the jig 130 be a material having heat resistance. A recess (not shown) having a slight depth is provided on the surface of the jig 130 according to the position where the chip resistor 110 and the chip capacitor 120 are mounted, and the chip resistor 110 and the chip capacitor 120 are positioned. . Further, the chip resistor 110 and the chip capacitor 120 are mounted on the jig 130 while being separated by the thickness of the insulator 2f.

（２）次に、絶縁体２ｆとなるものとして、接着剤１４０をディスペンサ装置等で、チップ抵抗１１０とチップキャパシタ１２０の隙間をねらって注入する。接着剤１４０は、例えばエポキシ樹脂系を用いる。絶縁体２ｆは、電気を絶縁する性質を有するものであればよいので、ポリイミド系接着剤等を使うこともできる。ただし、キャパシタ部品２は、後述する工程等でリフローにて加熱されるため、接着剤１４０は、耐熱性を有する材料であることが好ましい。ここで、チップキャパシタ１２０に接着剤１４０が付着しないようにマスク等をかけていてもよい。 (2) Next, as an insulator 2f, an adhesive 140 is injected with a dispenser device or the like, aiming at the gap between the chip resistor 110 and the chip capacitor 120. For example, an epoxy resin system is used as the adhesive 140. Since the insulator 2f has only to have a property of insulating electricity, a polyimide adhesive or the like can also be used. However, since the capacitor component 2 is heated by reflow in a process described later, the adhesive 140 is preferably a material having heat resistance. Here, a mask or the like may be applied so that the adhesive 140 does not adhere to the chip capacitor 120.

（３）次に上記接着剤１４０を硬化させる。用いる接着剤１４０の性質に応じて、常温硬化させてもよく、リフローに入れる等して加熱硬化させてもよい。 (3) Next, the adhesive 140 is cured. Depending on the properties of the adhesive 140 to be used, it may be cured at room temperature, or may be cured by heating by being put in a reflow.

（４）さらに、半田印刷機等を用いて、チップキャパシタ１２０の上に半田１５０を印刷する。半田１５０は、ディスペンサ装置等を用いて、チップキャパシタ１２０の上に塗布してもよい。なお、この半田ペースト１５０が、グラウンド層２ａを形成することになる。 (4) Further, the solder 150 is printed on the chip capacitor 120 using a solder printer or the like. The solder 150 may be applied on the chip capacitor 120 using a dispenser device or the like. The solder paste 150 forms the ground layer 2a.

（５）次に、リフローによって、半田１５０が加熱溶融され、半田１５０はチップキャパシタ１２０の上面に接合される。 (5) Next, the solder 150 is heated and melted by reflow, and the solder 150 is bonded to the upper surface of the chip capacitor 120.

このようにして、本発明にかかるキャパシタ部品２が、製造される。 In this way, the capacitor component 2 according to the present invention is manufactured.

図５に示す回路基板３について説明する。回路基板３は、プラスチックの板に薄い銅箔を密着して貼り付け、必要な電気配線（図示しない電気配線やフットプリント３ｂ、グラウンド層３ｃ）のパターンのレジストをプリントし、不要な部分をエッチングで除いて作られる。また、回路基板３の厚さ方向に多層にわたる配線が必要な場合は、ビア３ａを設ける。フットプリント３ｂやグラウンド層３ｃ及び図示しない電気配線の形状は、回路基板３の設計者がＣＡＤなどを用いて任意に設計する。なお、グラウンド層３ｃは、接地することを目的として設けられている。 The circuit board 3 shown in FIG. 5 will be described. The circuit board 3 is made of a thin copper foil adhered to a plastic plate, and a resist having a pattern of necessary electric wiring (electric wiring, footprint 3b, ground layer 3c not shown) is printed, and unnecessary portions are etched. It is made by removing. In addition, when a multilayer wiring is necessary in the thickness direction of the circuit board 3, a via 3a is provided. The shape of the footprint 3b, the ground layer 3c, and the electric wiring (not shown) is arbitrarily designed by the designer of the circuit board 3 using CAD or the like. The ground layer 3c is provided for the purpose of grounding.

次にＢＧＡ−ＩＣ１とキャパシタ部品２を回路基板３の上に実装する方法について説明する。図３、図６を参照して、キャパシタ部品２と、ＢＧＡ−ＩＣ１を回路基板３に実装する方法を説明する。 Next, a method for mounting the BGA-IC 1 and the capacitor component 2 on the circuit board 3 will be described. A method of mounting the capacitor component 2 and the BGA-IC 1 on the circuit board 3 will be described with reference to FIGS.

最初に、半田印刷機等によって、半田ペーストが、回路基板３の上面に塗布される（Ｓ２）。 First, a solder paste is applied to the upper surface of the circuit board 3 by a solder printer or the like (S2).

次にマウンタ装置等によって、回路基板３の上に、キャパシタ部品２や他の各種ＩＣチップがマウントされる（Ｓ３）。この際、すでにキャパシタ部品２の上にＢＧＡ−ＩＣ１が実装されている場合は、それらをリフローへ移動する（Ｓ４）。そして、それらをリフロー内で加熱する。回路基板３に塗布した半田ペースト及びキャパシタ部品２の下に実装されている半田ボール２ｅが溶融し（Ｓ８）、キャパシタ部品２は回路基板３と接合し、実装を完了する（Ｓ９）。 Next, the capacitor component 2 and other various IC chips are mounted on the circuit board 3 by a mounter device or the like (S3). At this time, if the BGA-IC 1 is already mounted on the capacitor component 2, they are moved to reflow (S4). They are then heated in reflow. The solder paste applied to the circuit board 3 and the solder balls 2e mounted under the capacitor component 2 are melted (S8), and the capacitor component 2 is joined to the circuit board 3 to complete the mounting (S9).

一方、キャパシタ部品２の上にＢＧＡ−ＩＣ１が実装されていない場合（Ｓ４）について説明する。半田印刷機等によって半田ペーストが回路基板３の上面に塗布された後（Ｓ２）、マウンタ装置等によって、キャパシタ部品２や各種ＩＣチップを回路基板３にマウント（Ｓ３）する。そして、それらをリフローへ移動する。そして、リフロー内でそれを加熱する。回路基板３に塗布した半田ペースト及びキャパシタ部品２の下に実装されている半田ボール２ｅが溶融し（Ｓ５）、キャパシタ部品２は回路基板３と接合する。 On the other hand, the case where the BGA-IC 1 is not mounted on the capacitor component 2 (S4) will be described. After a solder paste is applied to the upper surface of the circuit board 3 by a solder printer or the like (S2), the capacitor component 2 and various IC chips are mounted on the circuit board 3 by a mounter device or the like (S3). Then move them to reflow. It is then heated in reflow. The solder paste applied to the circuit board 3 and the solder balls 2e mounted under the capacitor part 2 are melted (S5), and the capacitor part 2 is joined to the circuit board 3.

その後、半田印刷機等によって、半田ペーストがキャパシタ部品２の上面に塗布される（Ｓ６）。 Thereafter, a solder paste is applied to the upper surface of the capacitor component 2 by a solder printer or the like (S6).

そして、マウンタ装置等によって、キャパシタ部品２の上にＢＧＡ−ＩＣ１がマウントされる（Ｓ７）。図３に示すように、本発明のキャパシタ部品２の外形の大きさ（平面サイズ）は、ＢＧＡ−ＩＣ１の外形の大きさと、同等あるいはより大きいため、複数の小さなチップコンデンサをＢＧＡ−ＩＣ１と回路基板３の間に実装する場合に比べ、実装が容易である。 Then, the BGA-IC 1 is mounted on the capacitor component 2 by a mounter device or the like (S7). As shown in FIG. 3, the size (planar size) of the capacitor component 2 of the present invention is equal to or larger than the size of the outer shape of the BGA-IC 1, so that a plurality of small chip capacitors are connected to the BGA-IC 1 and the circuit. Mounting is easier than when mounting between the substrates 3.

その後、それらをリフローに入れ、リフロー内で加熱する。キャパシタ部品２の上に塗布した半田ペースト及びＢＧＡ−ＩＣ１の下に実装されている半田ボール１ａが溶融し（Ｓ８）、集積回路部品１はキャパシタ部品２と接合し、実装を完了する（Ｓ９）。 They are then placed in a reflow and heated in the reflow. The solder paste applied on the capacitor component 2 and the solder ball 1a mounted under the BGA-IC 1 are melted (S8), and the integrated circuit component 1 is joined to the capacitor component 2 to complete the mounting (S9). .

図３を参照して、実装後の各部品の電気的な接続について以下に説明する。ＢＧＡ−ＩＣ１の端子は、半田ボール１ａを介してキャパシタ部品２の貫通導体２ｂと電気的に接続する。また、キャパシタ部品２の貫通導体２ｂは、半田ボール２ｅを介して回路基板３のフットプリント３ｂとも電気的に接続する。 With reference to FIG. 3, the electrical connection of each component after mounting will be described below. The terminal of the BGA-IC 1 is electrically connected to the through conductor 2b of the capacitor component 2 through the solder ball 1a. The through conductor 2b of the capacitor component 2 is also electrically connected to the footprint 3b of the circuit board 3 via the solder ball 2e.

さらにキャパシタ・セル４０のキャパシタ・セルの電極２ｄは、半田ボール２ｅを介して回路基板３のフットプリント３ｂと電気的に接続する。あるいは、フットプリント３ｂの面積の大きさを変えることによって、キャパシタ・セルの電極２ｄがフットプリント３ｄと電気的に接続しないようにすることもできる。 Further, the capacitor cell electrode 2d of the capacitor cell 40 is electrically connected to the footprint 3b of the circuit board 3 through the solder ball 2e. Alternatively, by changing the size of the footprint 3b, the electrode 2d of the capacitor cell can be prevented from being electrically connected to the footprint 3d.

また、キャパシタ・セル４０は、グラウンド層２ａを介し、グラウンド端子２ｇと接続し、グラウンド端子２ｇは、回路基板３のグラウンド層３ｃと電気的に接続し接地する。 The capacitor cell 40 is connected to the ground terminal 2g via the ground layer 2a, and the ground terminal 2g is electrically connected to the ground layer 3c of the circuit board 3 and grounded.

次に、ＢＧＡ−ＩＣ１が、バイパスキャパシタとして本発明のキャパシタ部品２を用いる場合の動作について説明する。 Next, the operation when the BGA-IC 1 uses the capacitor component 2 of the present invention as a bypass capacitor will be described.

図７は、ＢＧＡ−ＩＣ１とキャパシタ部品２が、回路基板３に実装された状態の断面図を示す。 FIG. 7 shows a cross-sectional view of a state in which the BGA-IC 1 and the capacitor component 2 are mounted on the circuit board 3.

まず、ＢＧＡ−ＩＣ１の、ある端子に対してバイパスキャパシタを適用しない場合から説明する。バイパスキャパシタを適用しない端子１ｂは、キャパシタ部品２の貫通導体２ｂと電気的に接続する。貫通導体２ｂは、回路基板３のフットプリント３ｂを小さくしたフットプリント小１０ａとも電気的に接続する。回路基板３の設計者は、フットプリント小１０ａがキャパシタ部品２の貫通導体２ｂにのみ、電気的に接続することを意図して設計している。したがって、キャパシタ・セルの電極２ｄは、フットプリント小１０ａとは電気的に接続しないので、ＢＧＡ−ＩＣ１のバイパスキャパシタを適用しない端子１ｂは、キャパシタ部品２のキャパシタ・セル４０と電気的に接続しないことになる。 First, the case where the bypass capacitor is not applied to a certain terminal of the BGA-IC 1 will be described. The terminal 1b to which the bypass capacitor is not applied is electrically connected to the through conductor 2b of the capacitor component 2. The through conductor 2b is also electrically connected to a small footprint 10a in which the footprint 3b of the circuit board 3 is reduced. The designer of the circuit board 3 is designed with the intention that the small footprint 10 a is electrically connected only to the through conductor 2 b of the capacitor component 2. Therefore, since the electrode 2d of the capacitor cell is not electrically connected to the small footprint 10a, the terminal 1b to which the bypass capacitor of the BGA-IC 1 is not applied is not electrically connected to the capacitor cell 40 of the capacitor component 2. It will be.

次に、ＢＧＡ−ＩＣ１の、ある端子にバイパスキャパシタを適用する場合について説明する。バイパスキャパシタを適用する端子１ｃは、キャパシタ部品２の貫通導体２ｂと電気的に接続する。貫通導体２ｂは、回路基板３のフットプリント３ｂを大きくしたフットプリント大１０ｂとも電気的に接続する。回路基板３の設計者は、フットプリント大１０ｂがキャパシタ部品２の貫通導体２ｂとキャパシタ・セルの電極２ｄの両方と電気的に接続することを意図して設計している。したがって、ＢＧＡ−ＩＣ１のバイパスキャパシタを適用する端子１ｃは、キャパシタ部品２のキャパシタ・セル４０と電気的に接続し、さらにキャパシタ・セル４０はグラウンド層２ａを介して、さらにグラウンド端子２ｇを介して回路基板３のグラウンド層３ｃに電気的に接続することになる。 Next, a case where a bypass capacitor is applied to a certain terminal of the BGA-IC 1 will be described. The terminal 1 c to which the bypass capacitor is applied is electrically connected to the through conductor 2 b of the capacitor component 2. The through conductor 2b is also electrically connected to a large footprint 10b in which the footprint 3b of the circuit board 3 is enlarged. The designer of the circuit board 3 is designed with the intention that the large footprint 10b is electrically connected to both the through conductor 2b of the capacitor component 2 and the electrode 2d of the capacitor cell. Therefore, the terminal 1c to which the bypass capacitor of the BGA-IC 1 is applied is electrically connected to the capacitor cell 40 of the capacitor component 2, and the capacitor cell 40 is further connected via the ground layer 2a and further via the ground terminal 2g. It is electrically connected to the ground layer 3c of the circuit board 3.

図８は、図７を回路図として展開したものであり、動作等についての説明は省略する。 FIG. 8 is a development of FIG. 7 as a circuit diagram, and a description of the operation and the like is omitted.

以上のように、バイパスキャパシタの役目を担うキャパシタ部品２を、ＩＣチップの直下に実装することにより、ＩＣチップとバイパスキャパシタの間にある配線における等価抵抗成分（ＥＳＲ）や等価インダクタンス成分（ＥＳＬ）を低減することができる。つまり、ＩＣチップとバイパスキャパシタとの間の配線におけるノイズ除去が可能となる。 As described above, by mounting the capacitor component 2 serving as a bypass capacitor immediately below the IC chip, the equivalent resistance component (ESR) and equivalent inductance component (ESL) in the wiring between the IC chip and the bypass capacitor are mounted. Can be reduced. That is, it is possible to remove noise in the wiring between the IC chip and the bypass capacitor.

さらに、回路基板３のフットプリント３ｂの面積の大きさを任意に設計することによって、そのフットプリント３ｂと、キャパシタ部品２の貫通導体２ｂ及びキャパシタ・セルの電極２ｄ、あるいはグラウンド端子２ｇとの電気的な接続をするのか否かの選択が可能となる。つまり、ＩＣチップの任意の端子に対して、バイパスキャパシタを接続するか否かの選択が可能となる。 Furthermore, by designing the size of the area of the footprint 3b of the circuit board 3, the electrical connection between the footprint 3b and the through conductor 2b of the capacitor component 2 and the electrode 2d of the capacitor cell or the ground terminal 2g It is possible to select whether or not to make a general connection. That is, it is possible to select whether or not a bypass capacitor is connected to an arbitrary terminal of the IC chip.

図９は、本実施例におけるキャパシタ部品２を上面から見た図である。図９に示すように、図４Ａ中の貫通導体２ｂに相当する貫通導体が数箇所と、グラウンド端子２ｇに相当するグラウンド端子が数箇所と、キャパシタ・セル４０の容量を０．１μＦとしたキャパシタ・セル４０が数箇所と、キャパシタ・セル４０の容量を１０μＦとしたキャパシタ・セル４０が数箇所、格子状に配置されている。また、図１０は、図９に示すキャパシタ部品２を実装するために用いる回路基板３を上面からみた図であり、フットプリント３ｂの配置を示している。なお、図９においては、絶縁体２ｆの図示を省略している。また、本実施例によれば、キャパシタ・セル４０と貫通導体２ｂとグラウンド端子２ｇの各々が正方形断面で、格子状に配置しているが、断面形状は、円形や楕円、矩形であってもよい。キャパシタ・セル４０に複数種の容量のチップキャパシタ１２０を用いれば、容量に応じて断面形状が異なることも有り得る。 FIG. 9 is a view of the capacitor component 2 in the present embodiment as viewed from above. As shown in FIG. 9, a capacitor having several through conductors corresponding to the through conductor 2b in FIG. 4A, several ground terminals corresponding to the ground terminal 2g, and a capacitance of the capacitor cell 40 of 0.1 μF Several cells 40 and several capacitor cells 40 having a capacitance of 10 μF are arranged in a grid. FIG. 10 is a top view of the circuit board 3 used for mounting the capacitor component 2 shown in FIG. 9, and shows the layout of the footprint 3b. In FIG. 9, the insulator 2f is not shown. Further, according to the present embodiment, each of the capacitor cell 40, the through conductor 2b, and the ground terminal 2g has a square cross section and is arranged in a lattice shape, but the cross sectional shape may be a circle, an ellipse, or a rectangle. Good. If chip capacitors 120 having a plurality of types of capacitors are used in the capacitor cell 40, the cross-sectional shape may vary depending on the capacitance.

図９、１０を参照して、ＢＧＡ−ＩＣ１が必要とするキャパシタの容量を任意に定める場合について詳細に説明する。図９に示すように、２種類の容量を持つキャパシタ・セル４０を有したキャパシタ部品２を用意する。同一容量あるいは異なる容量のキャパシタ・セル４０を複数個選択し、それらが１つのフットプリント３ｂと電気的に接続する。つまり、複数のキャパシタ・セル４０が電気的に接続できるような大きさのフットプリント３ｂを設計すれば、ＢＧＡ−ＩＣ１が必要な任意のキャパシタの容量を得ることができる。 With reference to FIGS. 9 and 10, the case where the capacitance of the capacitor required by the BGA-IC 1 is arbitrarily determined will be described in detail. As shown in FIG. 9, a capacitor component 2 having a capacitor cell 40 having two types of capacitance is prepared. A plurality of capacitor cells 40 having the same capacity or different capacities are selected, and they are electrically connected to one footprint 3b. That is, if a footprint 3b having a size that allows a plurality of capacitor cells 40 to be electrically connected is designed, the capacitance of any capacitor that the BGA-IC 1 needs can be obtained.

例えば、ＢＧＡ−ＩＣ１が、４０．４μＦのキャパシタの容量を必要とする場合、図９のキャパシタ部品２を用いることを前提に、回路基板３の設計者は、図１０に示すような「４０．４μＦの容量のキャパシタに対応するフットプリント２０」を設計する。この場合、「４０．４μＦの容量のキャパシタに対応するフットプリント２０」が、図９のキャパシタ部品２と電気的に接続する位置には、「４０．４μＦの容量のキャパシタと貫通導体２０ａ」が存在する。その内訳は、０．１μＦのキャパシタ・セル４０が４個と、１０μＦのキャパシタ・セル４０が４個と、１個の貫通導体２ｂである。そして、それらが、「４０．４μＦの容量のキャパシタに対応するフットプリント２０」と電気的に接続する。つまり、ＢＧＡ−ＩＣ１は、４０．４μＦの容量のキャパシタと接続することになる。 For example, when the BGA-IC 1 requires a capacitance of a capacitor of 40.4 μF, the designer of the circuit board 3 assumes that the capacitor component 2 of FIG. 9 is used. Design a footprint 20 "corresponding to a capacitor with a capacitance of 4 μF. In this case, the “footprint 20 corresponding to the capacitor having the capacity of 40.4 μF” is electrically connected to the capacitor component 2 in FIG. 9, and the “capacitor having the capacity of 40.4 μF and the through conductor 20a” are provided. Exists. The breakdown is four 0.1 μF capacitor cells 40, four 10 μF capacitor cells 40, and one through conductor 2b. Then, they are electrically connected to the “footprint 20 corresponding to a capacitor having a capacity of 40.4 μF”. That is, BGA-IC1 is connected to a capacitor having a capacity of 40.4 μF.

また、ＢＧＡ−ＩＣ１が、０．３μＦのキャパシタの容量を必要とする場合、やはり図９のキャパシタ部品２を用いることを前提に、回路基板３の設計者は、図１０に示すような「０．３μＦの容量のキャパシタに対応するフットプリント２２」を有した回路基板３を設計する。この場合、「０．３μＦの容量のキャパシタに対応するフットプリント２２」が、図９のキャパシタ部品２と電気的に接続する位置には、「０．３μＦの容量のキャパシタと貫通導体２２ａ」が存在する。その内訳は、０．１μＦのキャパシタ・セル４０が３個と、１個の貫通導体２ｂである。そして、それらが、「０．３μＦの容量のキャパシタに対応するフットプリント２２」と電気的に接続する。つまり、ＢＧＡ−ＩＣ１は、０．３μＦの容量のキャパシタと接続することになる。 Further, when the BGA-IC 1 requires a capacitance of 0.3 μF, the designer of the circuit board 3 assumes that the capacitor component 2 of FIG. Design a circuit board 3 with a footprint 22 "corresponding to a capacitor with a capacitance of 3 μF. In this case, the “footprint 22 corresponding to a capacitor having a capacitance of 0.3 μF” is electrically connected to the capacitor component 2 in FIG. Exists. The breakdown is three capacitor cells 40 of 0.1 μF and one through conductor 2b. Then, they are electrically connected to “footprint 22 corresponding to a capacitor having a capacitance of 0.3 μF”. That is, the BGA-IC1 is connected to a capacitor having a capacity of 0.3 μF.

さらに、ＢＧＡ−ＩＣ１が、０．１μＦのキャパシタの容量を必要とする場合、やはり図９のキャパシタ部品２を用いることを前提に、回路基板３の設計者は、図１０に示すような「０．１μＦの容量のキャパシタに対応するフットプリント２３」を設計する。この場合、「０．１μＦの容量のキャパシタに対応するフットプリント２３」が、図９のキャパシタ部品２と電気的に接続する位置には、「０．１μＦの容量のキャパシタと貫通導体２３ａ」が存在する。その内訳は、０．１μＦのキャパシタ・セル４０が１個と、１個の貫通導体２ｂである。そして、それらが、「０．１μＦの容量のキャパシタに対応するフットプリント２３」と電気的に接続する。つまり、ＢＧＡ−ＩＣ１は、０．１μＦの容量のキャパシタと接続することになる。 Further, when the BGA-IC 1 requires a capacitance of 0.1 μF, the designer of the circuit board 3 assumes that the capacitor component 2 of FIG. Design a footprint 23 "corresponding to a capacitor with a capacitance of 1 μF. In this case, the “footprint 23 corresponding to the capacitor having a capacitance of 0.1 μF” is electrically connected to the capacitor component 2 in FIG. 9 with the “capacitor having a capacitance of 0.1 μF and the through conductor 23a”. Exists. The breakdown is one capacitor cell 40 of 0.1 μF and one through conductor 2b. Then, they are electrically connected to the “footprint 23 corresponding to a capacitor having a capacitance of 0.1 μF”. That is, the BGA-IC1 is connected to a capacitor having a capacitance of 0.1 μF.

以上のように、回路基板３のフットプリント３ｂの面積の大きさを任意に設計し、そのフットプリント３ｂと、キャパシタ部品２の貫通導体２ｂ及びキャパシタ・セルの電極２ｄとの電気的な接続数を選択することによって、ＢＧＡ−ＩＣ１が必要とするキャパシタの容量を、任意に選択することが可能である。つまり、複数のキャパシタを必要とする場合であっても、1つのキャパシタ部品２を用意し、任意の面積のフットプリント３ｂを有した回路基板３を設計すればよく、複数の小さなキャパシタを時間をかけて実装する必要がない。いいかえれば、ＢＧＡ−ＩＣ１と回路基板３の間に、必要な個数あるいは容量のキャパシタを高密度かつ短時間に実装することができる。 As described above, the size of the area of the footprint 3b of the circuit board 3 is arbitrarily designed, and the number of electrical connections between the footprint 3b and the through conductor 2b of the capacitor component 2 and the electrode 2d of the capacitor cell. By selecting, it is possible to arbitrarily select the capacitance of the capacitor required by the BGA-IC1. That is, even when a plurality of capacitors are required, it is sufficient to prepare one capacitor component 2 and design a circuit board 3 having a footprint 3b of an arbitrary area. There is no need to implement it. In other words, a required number or capacity of capacitors can be mounted between the BGA-IC 1 and the circuit board 3 in a high density and in a short time.

他方、１個の貫通導体２ｂと１個のグラウンド端子２ｇとが、１つのフットプリント３ｂに電気的に接続するような回路基板３を設計した場合の動作を説明する。回路基板３に形成された、「グラウンド端子２ｇ及び貫通導体２ｂに接続するフットプリント２１」は、回路基板３のグラウンド層３ｃに相当する。「グラウンド端子２ｇ及び貫通導体２ｂに接続するフットプリント２１」は、キャパシタ部品２の「グラウンド端子と貫通導体２１ａ」と電気的に接続する。その結果、ＢＧＡ−ＩＣ１の信号出力に対するリターンパスを短くすることができる。リターンパスとは、回路基板３の接地とＢＧＡ−ＩＣ１の接地とをつなぐ距離を示す。ここで、回路基板３のグラウンド層３ｃとＢＧＡ−ＩＣ１のグラウンドを担う端子の間には、半田ボール１ａやグラウンド層２ａ、貫通導体２ｂ、グラウンド端子２ｇが存在するだけである。したがって、回路基板３のグラウンド層３ｃとＢＧＡ−ＩＣ１のグラウンドを担う端子は、余分な回路を介さず、ほぼ直接に接続されているため、リターンパスは短い。リターンパスが短かければ、両接地間の電位差が低く抑えられ、回路全体の動作が安定する。 On the other hand, an operation when the circuit board 3 is designed such that one through conductor 2b and one ground terminal 2g are electrically connected to one footprint 3b will be described. The “footprint 21 connected to the ground terminal 2 g and the through conductor 2 b” formed on the circuit board 3 corresponds to the ground layer 3 c of the circuit board 3. The “footprint 21 connected to the ground terminal 2g and the through conductor 2b” is electrically connected to the “ground terminal and the through conductor 21a” of the capacitor component 2. As a result, the return path for the signal output of the BGA-IC 1 can be shortened. The return path indicates a distance connecting the ground of the circuit board 3 and the ground of the BGA-IC 1. Here, only the solder ball 1a, the ground layer 2a, the through conductor 2b, and the ground terminal 2g exist between the ground layer 3c of the circuit board 3 and the terminal that bears the ground of the BGA-IC1. Accordingly, since the ground layer 3c of the circuit board 3 and the terminal responsible for the ground of the BGA-IC1 are connected almost directly without passing through an extra circuit, the return path is short. If the return path is short, the potential difference between both grounds can be kept low, and the operation of the entire circuit is stabilized.

一方、図３に示すように、本発明のキャパシタ部品２を用いることにより、ＢＧＡ−ＩＣ１の直下にキャパシタ部品２のグラウンド層２ａが配置される。したがって、グラウンド層２ａが金属材料であることから、グラウンド層２ａがシールド効果を発揮しノイズを吸収する。つまり、キャパシタ部品２が、ＢＧＡ−ＩＣ１へのノイズ進入及びＩＣチップから回路基板３へのノイズの放射を防止する。 On the other hand, as shown in FIG. 3, by using the capacitor component 2 of the present invention, the ground layer 2 a of the capacitor component 2 is disposed immediately below the BGA-IC 1. Therefore, since the ground layer 2a is a metal material, the ground layer 2a exhibits a shielding effect and absorbs noise. That is, the capacitor component 2 prevents noise from entering the BGA-IC 1 and radiating noise from the IC chip to the circuit board 3.

また、キャパシタ部品２のグラウンド層２ａが金属材料であることから、グラウンド層２ａがＢＧＡ−ＩＣ１から発生する熱を伝導、放射することができる。 Moreover, since the ground layer 2a of the capacitor component 2 is a metal material, the ground layer 2a can conduct and radiate heat generated from the BGA-IC1.

図１は、従来技術によって回路基板にバイパスキャパシタ及びＢＧＡ−ＩＣを実装したものを回路基板の裏面から見た図である。FIG. 1 is a view of a circuit board mounted with a bypass capacitor and a BGA-IC according to the prior art as viewed from the back side of the circuit board. 図２は、図１のＡ−Ａ’矢視断面図である。FIG. 2 is a cross-sectional view taken along the line A-A ′ of FIG. 1. 図３は、回路基板にキャパシタ部品及びＢＧＡ−ＩＣを実装して構成する半導体回路装置を示す外観斜視図である。FIG. 3 is an external perspective view showing a semiconductor circuit device configured by mounting a capacitor component and a BGA-IC on a circuit board. 図４Ａは、本発明によるキャパシタ部品を示す外観斜視図である。FIG. 4A is an external perspective view showing a capacitor component according to the present invention. 図４Ｂは、本発明によるキャパシタ部品の製造方法の流れを示す図である。FIG. 4B is a diagram showing a flow of a method for manufacturing a capacitor component according to the present invention. 図５は、回路基板を示す外観斜視図である。FIG. 5 is an external perspective view showing the circuit board. 図６は、キャパシタ部品と、ＢＧＡ−ＩＣを回路基板に実装する方法を示す流れ図である。FIG. 6 is a flowchart showing a method of mounting a capacitor component and a BGA-IC on a circuit board. 図７は、ＢＧＡ−ＩＣとキャパシタ部品が、回路基板に実装された状態の断面図である。FIG. 7 is a cross-sectional view of the BGA-IC and the capacitor component mounted on the circuit board. 図８は、図７を回路図として展開した図である。FIG. 8 is a developed view of FIG. 7 as a circuit diagram. 図９は、本実施例にかかるキャパシタ部品を上面からみた図である。FIG. 9 is a top view of the capacitor component according to this example. 図１０は、本実施例にかかる回路基板を上面からみた図である。FIG. 10 is a top view of the circuit board according to the present embodiment.

Explanation of symbols

１ＢＧＡ−ＩＣ
１ａ半田ボール
１ｂバイパスキャパシタを適用しない端子
１ｃバイパスキャパシタを適用する端子
２キャパシタ部品
２ａグラウンド層
２ｂ貫通導体
２ｃキャパシタ
２ｄキャパシタ・セルの電極
２ｅ半田ボール
２ｆ絶縁体
２ｇグラウンド端子
３回路基板
３ａビア
３ｂフットプリント
３ｃ基板のグラウンド層
１０ａフットプリント小
１０ｂフットプリント大
１２電源
１３入出力端子
２０４０．４μＦの容量のキャパシタに対応するフットプリント
２０ａ４０．４μＦの容量のキャパシタと貫通導体
２１グラウンド端子及び貫通導体に接続するフットプリント
２１ａグラウンド端子と貫通導体
２２０．３μＦの容量のキャパシタに対応するフットプリント
２２ａ０．３μＦの容量のキャパシタと貫通導体
２３０．１μＦの容量のキャパシタに対応するフットプリント
２３ａ０．１μＦの容量のキャパシタと貫通導体
３０ＢＧＡ−ＩＣ
３１回路基板
３２半田ボール
３３ビア
３４バイパスキャパシタ
４０キャパシタ・セル
１００半導体回路装置
１１０チップ抵抗
１２０チップキャパシタ
１３０治具
１４０接着剤
１５０半田 1 BGA-IC
DESCRIPTION OF SYMBOLS 1a Solder ball 1b Terminal 1c to which a bypass capacitor is not applied Terminal 2 to which a bypass capacitor is applied 2 Capacitor component 2a Ground layer 2b Through-conductor 2c Capacitor 2d Capacitor cell electrode 2e Solder ball 2f Insulator 2g Ground terminal 3 Circuit board 3a Via 3b Foot Print 3c Substrate ground layer 10a Footprint small 10b Footprint large 12 Power supply 13 Input / output terminal 20 Footprint 20a corresponding to a capacitor with a capacity of 40.4 μF Capacitor with a capacity of 40.4 μF and through conductor 21 Ground terminal and through conductor Footprint 21a connected to the ground terminal and through conductor 22 Footprint 22a corresponding to a capacitor having a capacitance of 0.3 μF and a capacitor having a capacitance of 0.3 μF and a through conductor 23 having a capacitance of 0.1 μF Capacitors and the through conductor footprint 23a 0.1ĩF capacity corresponding to the lower 30 BGA-IC
31 Circuit board 32 Solder ball 33 Via 34 Bypass capacitor 40 Capacitor cell 100 Semiconductor circuit device 110 Chip resistor 120 Chip capacitor 130 Jig 140 Adhesive 150 Solder

Claims

A circuit board;
Integrated circuit components;
A capacitor component provided between the circuit board and the integrated circuit component, having a through conductor, and connecting a specific terminal of the integrated circuit component to a pattern on the circuit board through the through conductor. ,
The capacitor component includes a first terminal connected to the pattern and a second terminal connected to a predetermined voltage, and a semiconductor circuit device having a capacitor between the first terminal and the second terminal.

The semiconductor circuit device according to claim 1,
The capacitor component is a semiconductor circuit device having a planar size equal to or greater than that of the integrated circuit component.

The semiconductor circuit device according to claim 1 or 2,
The capacitor component is a semiconductor circuit device comprising a plurality of the through conductors.

The semiconductor circuit device according to any one of claims 1 to 3,
The capacitor component is a semiconductor circuit device including a plurality of capacitors.

The semiconductor device according to claim 4,
The plurality of capacitors are semiconductor circuit devices having a plurality of types of capacitors.

The semiconductor circuit device according to any one of claims 1 to 5,
The second terminal of the capacitor component is a semiconductor circuit device connected to ground.

The semiconductor circuit device according to any one of claims 1 to 6,
The pattern on the circuit board is a semiconductor circuit component connected to the plurality of first terminals.

The semiconductor circuit device according to any one of claims 1 to 7,
The capacitor component is a semiconductor circuit device including an insulator between the through conductor, the capacitor, the first terminal, and the second terminal.

A capacitor component used in the semiconductor circuit device according to claim 1.

A method for manufacturing a semiconductor circuit device according to any one of claims 1 to 8,
Printing a first solder on the circuit board;
Mounting the capacitor component on the first solder;
Heating the circuit board on which the capacitor component is mounted, and bonding the capacitor component to the circuit board;
Printing a second solder on the capacitor component;
Mounting the integrated circuit component on the second solder;
Heating the capacitor component and the circuit board on which the integrated circuit component is mounted, and bonding the integrated circuit component to the capacitor component.

A method of manufacturing a capacitor component according to claim 9,
Mounting a chip resistor having a resistance value of 0Ω and a chip capacitor on a jig;
Injecting an adhesive between the chip resistor and the chip capacitor;
And a step of printing solder on the upper surface of the chip capacitor.