JP2007312439A - Solid-state image pick-up device - Google Patents
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- 238000012545 processing Methods 0.000 claims abstract description 84
- 238000000605 extraction Methods 0.000 claims abstract description 44
- 238000006243 chemical reaction Methods 0.000 claims abstract description 30
- 239000011159 matrix material Substances 0.000 claims abstract description 12
- 238000003384 imaging method Methods 0.000 claims description 112
- 230000035945 sensitivity Effects 0.000 abstract description 31
- 230000001965 increasing effect Effects 0.000 abstract description 8
- 239000007787 solid Substances 0.000 abstract 2
- 238000006073 displacement reaction Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 30
- 238000010586 diagram Methods 0.000 description 26
- 230000003111 delayed effect Effects 0.000 description 9
- 210000003127 knee Anatomy 0.000 description 8
- 238000012937 correction Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000012935 Averaging Methods 0.000 description 5
- 230000000875 corresponding effect Effects 0.000 description 5
- 230000001934 delay Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000009499 grossing Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
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Abstract
Description
本発明は、ビデオ信号を扱う機器、特にビデオカメラやカメラ装置に関し、特に固体撮像素子における画素加算による高感度撮影に関する。 The present invention relates to a device that handles a video signal, in particular, a video camera or a camera device, and more particularly to high-sensitivity imaging by pixel addition in a solid-state imaging device.
3板式のビデオカメラでは、R(赤)、G(緑)、B(青)の各色用にCCD等の固体撮像素子を備えており、その感度は技術の進歩により着実に向上している。このような感度の向上したビデオカメラを用いる場合においても、夜間の撮影などでは通常撮影モード時以上の感度が要求される場合がある。
感度を向上させる場合において、信号レベルを電気的に増幅するのは簡単であるが、この場合、信号と同じくノイズも同様に増幅されてしまう。したがって、多大なゲインで増幅した場合には、画像がノイズに覆われることになり、好ましいものではなかった。
そこで、隣り合う水平方向あるいは垂直方向の画素同士を加算処理して、高感度化を図る方法があった。特に、CCDカメラにおいては、撮像素子の出力アンプ部でノイズが多く混入するので、この出力アンプ部からの出力信号を増幅処理すると問題があった。そこで、CCD内において信号を加算処理すれば、ほとんどノイズを増大させずに、信号レベルのみを増大させることが可能である。
A three-plate video camera is provided with a solid-state imaging device such as a CCD for each of R (red), G (green), and B (blue), and its sensitivity has been steadily improved as technology advances. Even when such a video camera with improved sensitivity is used, a sensitivity higher than that in the normal shooting mode may be required when shooting at night.
In the case of improving the sensitivity, it is easy to electrically amplify the signal level, but in this case, the noise is also amplified in the same manner as the signal. Therefore, when amplified with a large gain, the image is covered with noise, which is not preferable.
In view of this, there has been a method of increasing the sensitivity by adding pixels between adjacent horizontal or vertical pixels. In particular, in a CCD camera, a large amount of noise is mixed in the output amplifier section of the image sensor, and there is a problem if the output signal from the output amplifier section is amplified. Therefore, if the signal is added in the CCD, it is possible to increase only the signal level with little increase in noise.
垂直方向の画素を加算処理することにより高感度化を図る固体撮像装置の従来技術としては、例えば特開平3−166875号公報に開示された駆動方法がある。この公報に開示されている技術は、例えば垂直方向に隣り合う2画素分の電荷を加算して、撮像素子から出力させるものであり、ほぼ2倍の高感度化を実現できる。この技術を使用した固体撮像装置の構成を図11に示す。
図11の構成において、CCDなどの固体撮像素子110は撮像画像の光学信号を電気信号へと変換し、その電気信号はCCD駆動回路111からの信号に基づき出力される。固体撮像素子110の出力は、プリアンプ112において相関二重サンプリング(CDS)や増幅が行われ、アナログプロセス回路113においてオフセット調整やゲイン調整が行われる。アナログプロセス回路113の出力信号は、A/D変換回路114を介して垂直補間回路115へ入力される。垂直補間回路115においては、垂直画素加算処理により消失した信号が生成される。この垂直補間回路115の出力信号は、ディジタルプロセス回路117へと供給される。
As a conventional technique of a solid-state imaging device that achieves high sensitivity by adding pixels in the vertical direction, there is a driving method disclosed in, for example, Japanese Patent Laid-Open No. 3-166875. The technique disclosed in this publication adds, for example, charges for two pixels adjacent in the vertical direction and outputs them from the image pickup device, and can achieve almost twice the sensitivity. FIG. 11 shows a configuration of a solid-state imaging device using this technique.
In the configuration of FIG. 11, a solid-
ディジタルプロセス回路117では、まずガンマニー回路122によりガンマ補正やニー補正などの非線形処理が行われ、輪郭強調回路123において映像信号の輪郭を強調する処理が行われる。さらに、マトリクス変換回路124においてRGBの3原色信号から、例えばY,Pb,Prといった輝度色差信号にマトリクス変換処理を行い、ディジタル・アナログ(D/A)変換回路118及びパラレル・シリアル(P/S)変換回路119へ出力する。D/A変換回路118では、ディジタル信号をアナログ信号へと変換し、出力端子120へと出力し、P/S変換回路119では、ディジタル信号をパラレル/シリアル変換して、ディジタル・シリアル信号として、出力端子121へ出力する。
In the
次に、従来の固体撮像装置における垂直補間回路115の構成及び動作を図12及び図13を参照しながら説明する。図12は従来の固体撮像装置における垂直補間回路115の構成を示すブロック図である。図13は図12の垂直補間回路115における信号波形図である。
垂直補間回路115は、例えば2つの1水平走査線期間遅延回路(以下、1H遅延回路と称す)141,142、平均回路150、及びセレクタ161を有する。第1の1H遅延回路141と第2の1H遅延回路142は、それぞれに入力された映像信号を1水平走査線期間(1H)だけ遅延させるものである。したがって、第1の1H遅延回路141は、入力信号Vinに対して1Hだけ遅延した映像信号である1H遅延信号V1を出力する。第2の1H遅延回路142は、入力信号Vinに対して2Hだけ遅延した映像信号である2H遅延信号V2を出力する。平均回路150には、入力映像信号Vin及び2H遅延信号V2が入力され、それらを平均した信号V11を出力する。すなわち、平均回路150では、乗算器201,202において、入力映像信号Vinと2H遅延信号V2のそれぞれに1/2を乗算した後、それぞれの信号が加算器203にて加算される。また、セレクタ161は、制御信号Vselに従い、平均回路150の出力V11と1H遅延信号V1からいずれか一つの信号を選択して出力する。
Next, the configuration and operation of the
The
上記の固体撮像素子110においては、垂直画素を加算しているために垂直補間回路115への入力信号Vinは、図13に示すように1水平走査線期間(1H)毎に信号が存在する。1H遅延信号V1、2H遅延信号V2、及び平均回路150の出力信号V11についても同様に1H毎に信号が存在する。そこで、セレクタ161の制御信号Vselを図13に示すように1H毎にH(ハイレベル)とL(ローレベル)を所定幅を有して繰り返すことにより、1H遅延信号V1と平均回路50の出力信号V11の信号が存在するいずれか一方の信号を選択することができる。すなわち、垂直補間回路115の出力としては、図13のVoutに示すように、垂直画素加算処理により消失した信号の代わりに、前後の信号を加算平均した信号を挿入して、映像信号の高感度化を図っている。
In the solid-
次に、ディジタルプロセス回路117における輪郭強調回路123の構成を図14を参照しながら説明する。
輪郭強調回路123は、例えば垂直輪郭抽出回路131、水平輪郭抽出回路132、2つの乗算器133,134及び加算器135を有する。また、垂直輪郭抽出回路131は2つの1H遅延回路145,146と積和回路155を有しており、積和回路155は3つの乗算器207,208,209及び加算器216を有している。
輪郭強調回路123へ入力された映像信号Vinは、垂直輪郭抽出回路131の第1の1H遅延回路145を介して積和回路155へ入力される。第1の1H遅延回路145は、入力された映像信号を1H期間遅延するものである。第1の1H遅延回路145の出力信号である1H遅延信号V1は、積和回路155、第2の1H遅延回路146、水平輪郭抽出回路132及び加算器135へと供給される。また、第2の1H遅延回路146は、映像信号を1H期間遅延するものであり、入力された映像信号Vinに対して2H期間遅延した2H遅延信号V2を出力する。その2H遅延信号V2は積和回路155に供給される。
Next, the configuration of the
The
The video signal Vin input to the
積和回路155において、入力映像信号Vin、1H遅延信号V1及び2H遅延信号V2が入力され、それぞれの信号に所定の係数が乗算されて加算される。すなわち、積和回路155では、乗算器207において入力映像信号Vinに係数-1/4が乗算され、乗算器208において1H遅延信号V1に係数1/2が乗算され、そして乗算器209において2H遅延信号V2に係数-1/4が乗算される。
以上の処理により、垂直輪郭抽出回路131の出力信号DVは、次式(1)に示す信号となる。
In the product-sum circuit 155, the input video signal Vin, the 1H delay signal V1, and the 2H delay signal V2 are input, and each signal is multiplied by a predetermined coefficient and added. That is, in the product-sum circuit 155, the
With the above processing, the output signal DV of the vertical
DV = −1/4*Vin+1/2*V1−1/4*V2 ・・・・・(1) DV = -1 / 4 * Vin + 1/2 * V1-1 / 4 * V2 (1)
垂直輪郭抽出回路131は式(1)に示す垂直輪郭成分に相当する高周波成分を出力する。なお、この垂直輪郭抽出回路131の出力信号DVは、乗算器133において垂直輪郭強調ゲインKVを乗算された後、加算器135へと入力される。
また、水平輪郭抽出回路132は入力された1H遅延信号V1を画像の水平方向の輪郭成分のみとする水平輪郭信号DHを出力する。この水平輪郭信号DHは、乗算器134において水平輪郭強調ゲインKHが乗算された後、加算器135へ入力される。すなわち、加算器135には、1H遅延信号V1、垂直輪郭信号(KV*DV)及び水平輪郭信号(KH*DH)が入力される。加算器135において、1H遅延信号V1、垂直輪郭信号(KV*DV)、及び水平輪郭信号(KH*DH)が加算され、水平方向と垂直方向とも輪郭成分が強調された信号となって出力される。
なお、輪郭強調回路123における水平輪郭抽出回路132の構成及び動作については、本発明に直接関係しないので、その説明は省略する。
Further, the horizontal
Note that the configuration and operation of the horizontal
前述のように構成された従来の固体撮像装置において、夜間撮影時などの高感度撮影モードでは通常撮影モードの時の感度処理に比べて、垂直方向に画像のずれが生じるという問題があった。すなわち、高感度処理において第1ラインとして出力された映像信号L1は、通常の感度処理の第1ラインと第2ラインの映像信号を混合した信号であり、その映像信号L1による画像の垂直位置は、通常の感度処理の第1ラインと第2ラインの中間位置に相当する。また、高感度処理において第2ラインとして出力される映像信号(L1+L3)/2は、通常の感度処理の第1ラインから第4ラインの映像信号の平均信号であり、その画像の垂直位置は、通常の感度処理の第2ラインと第3ラインの中間位置に相当する。したがって、前述の従来の固体撮像装置において、高感度撮影モードにおいて撮影された映像は、垂直画素加算処理を行わない通常撮影モードの場合と比較して、垂直方向に1/2ライン分の画像のずれが生じている。 The conventional solid-state imaging device configured as described above has a problem that an image shift occurs in the vertical direction in the high-sensitivity shooting mode such as night shooting as compared with the sensitivity processing in the normal shooting mode. That is, the video signal L1 output as the first line in the high sensitivity processing is a signal obtained by mixing the video signals of the first line and the second line in the normal sensitivity processing, and the vertical position of the image by the video signal L1 is This corresponds to an intermediate position between the first line and the second line of normal sensitivity processing. The video signal (L1 + L3) / 2 output as the second line in the high sensitivity processing is an average signal of the video signals of the first line to the fourth line in the normal sensitivity processing, and the vertical position of the image is This corresponds to an intermediate position between the second line and the third line of normal sensitivity processing. Therefore, in the above-described conventional solid-state imaging device, the video shot in the high-sensitivity shooting mode is an image of 1/2 line in the vertical direction compared to the normal shooting mode in which the vertical pixel addition process is not performed. There is a gap.
また、従来の固体撮像装置においては、垂直画素加算処理により消失した映像信号を復元するため、図12に示したような垂直補間回路115を設ける必要がある。この垂直補間回路115における1H遅延回路は大きなメモリ容量が必要であるため、固体撮像装置としては回路規模が大きくなり、消費電力が増大するという問題があった。
Further, in the conventional solid-state imaging device, it is necessary to provide a
本発明は、前述の従来の固体撮像装置における問題を解決するものであり、固体撮像素子における垂直画素加算処理による高感度化において、画像の垂直方向のずれを無くすことを目的とする。また、固体撮像素子の高感度化に伴う垂直補間処理において、回路規模を小さくして消費電力の増大を抑制し、小型の個体撮像装置の提供を目的とする。 The present invention solves the above-described problems in the conventional solid-state imaging device, and an object thereof is to eliminate a vertical shift of an image in high sensitivity by vertical pixel addition processing in a solid-state imaging device. It is another object of the present invention to provide a small individual imaging device by reducing the circuit scale and suppressing the increase in power consumption in the vertical interpolation processing accompanying the increase in sensitivity of the solid-state imaging device.
上記目的を達成するために、本発明に係る固体撮像装置は、
2次元マトリクス状に配列された複数の光電変換素子からなる固体撮像素子を備えた固体撮像装置において、
前記固体撮像素子に垂直方向の複数の画素の信号電荷を加算処理させる垂直画素加算指令手段と、
前記固体撮像素子の加算処理した映像信号を1水平走査線期間毎に出力する垂直補間回路と、
垂直輪郭抽出回路と演算回路とを有する輪郭処理回路と、を具備し、
前記垂直補間回路は、垂直画素加算処理された映像信号を1水平走査線期間だけ遅延させた1水平走査線期間遅延信号を出力する1水平走査線期間遅延回路と、
前記映像信号と前記1水平走査線期間遅延信号が入力されて、1水平走査線期間毎に切り替わる制御信号に基づきいずれか一方の信号を選択して出力するセレクタと、を有し、
前記垂直輪郭抽出回路は、当該輪郭処理回路への入力信号から垂直方向の画像の輪郭成分を抽出した垂直輪郭信号を出力するよう構成されており、
前記演算回路は、固体撮像素子において垂直画素加算処理を行う時に前記垂直輪郭抽出回路の出力信号を当該輪郭処理回路の入力信号から減算するよう構成されており、固体撮像素子において垂直画素加算処理を行わない時に前記垂直輪郭抽出回路の出力信号を当該輪郭処理回路の入力信号に加算するよう構成されている。
In order to achieve the above object, a solid-state imaging device according to the present invention includes:
In a solid-state imaging device including a solid-state imaging device composed of a plurality of photoelectric conversion elements arranged in a two-dimensional matrix,
Vertical pixel addition command means for adding signal charges of a plurality of pixels in the vertical direction to the solid-state imaging device;
A vertical interpolation circuit for outputting a video signal subjected to addition processing of the solid-state imaging device for each horizontal scanning line period;
A contour processing circuit having a vertical contour extraction circuit and an arithmetic circuit,
The vertical interpolation circuit outputs one horizontal scanning line period delay signal obtained by delaying a video signal subjected to vertical pixel addition processing by one horizontal scanning line period;
A selector that receives the video signal and the one horizontal scanning line period delay signal and selects and outputs one of the signals based on a control signal that is switched every horizontal scanning line period;
The vertical contour extraction circuit is configured to output a vertical contour signal obtained by extracting a contour component of a vertical image from an input signal to the contour processing circuit,
The arithmetic circuit is configured to subtract an output signal of the vertical contour extraction circuit from an input signal of the contour processing circuit when performing vertical pixel addition processing in the solid-state image sensor, and performs vertical pixel addition processing in the solid-state image sensor. When not performed, the output signal of the vertical contour extraction circuit is added to the input signal of the contour processing circuit.
他の観点の発明に係る固体撮像装置は、
2次元マトリクス状に配列された複数の光電変換素子からなる固体撮像素子を備えた固体撮像装置において、
前記固体撮像素子に垂直方向の複数の画素の信号電荷を加算処理させる垂直画素加算指令手段と、
前記固体撮像素子の加算処理した映像信号を1水平走査線期間毎に出力する垂直補間回路と、
垂直輪郭抽出回路と符号反転回路と加算回路とを有する輪郭処理回路と、を具備し、
前記垂直補間回路は、垂直画素加算処理された映像信号を1水平走査線期間だけ遅延させた1水平走査線期間遅延信号を出力する1水平走査線期間遅延回路と、
前記映像信号と前記1水平走査線期間遅延信号が入力されて、1水平走査線期間毎に切り替わる制御信号に基づきいずれか一方の信号を選択して出力するセレクタと、を有し、
前記垂直輪郭抽出回路は、当該輪郭処理回路への入力信号から垂直方向の画像の輪郭成分を抽出した垂直輪郭信号を出力するよう構成されており、
前記符号反転回路は、固体撮像素子において垂直画素加算処理を行う時に前記垂直輪郭抽出回路の出力信号の符号を反転するよう構成されており、
前記加算回路は、前記符号反転回路の出力信号を当該輪郭処理回路への入力信号に加算するよう構成されている。
A solid-state imaging device according to another aspect of the invention includes:
In a solid-state imaging device including a solid-state imaging device composed of a plurality of photoelectric conversion elements arranged in a two-dimensional matrix,
Vertical pixel addition command means for adding signal charges of a plurality of pixels in the vertical direction to the solid-state imaging device;
A vertical interpolation circuit for outputting a video signal subjected to addition processing of the solid-state imaging device for each horizontal scanning line period;
A contour processing circuit having a vertical contour extraction circuit, a sign inversion circuit, and an addition circuit;
The vertical interpolation circuit outputs one horizontal scanning line period delay signal obtained by delaying a video signal subjected to vertical pixel addition processing by one horizontal scanning line period;
A selector that receives the video signal and the one horizontal scanning line period delay signal and selects and outputs one of the signals based on a control signal that is switched every horizontal scanning line period;
The vertical contour extraction circuit is configured to output a vertical contour signal obtained by extracting a contour component of a vertical image from an input signal to the contour processing circuit,
The sign inversion circuit is configured to invert the sign of the output signal of the vertical contour extraction circuit when performing vertical pixel addition processing in a solid-state imaging device,
The adder circuit is configured to add the output signal of the sign inverting circuit to the input signal to the contour processing circuit.
上記のように構成された本発明の固体撮像装置は、固体撮像素子における垂直画素加算による高感度化において、画像の垂直方向のずれを無くすことが可能となる。また、本発明によれば固体撮像素子の高感度化に伴う垂直補間処理において、回路規模と消費電力の増大を抑制することが可能となる。さらに、本発明の固体撮像装置は、高感度撮影時の垂直平滑化手段として輪郭処理回路を設けることにより、回路規模の大きな1水平走査線遅延回路を削減することが可能となり、小型の固体撮像装置を提供することができる。 The solid-state imaging device of the present invention configured as described above can eliminate a vertical shift of an image in increasing sensitivity by vertical pixel addition in the solid-state imaging device. In addition, according to the present invention, it is possible to suppress an increase in circuit scale and power consumption in the vertical interpolation processing accompanying the increase in sensitivity of the solid-state imaging device. Furthermore, the solid-state imaging device of the present invention can reduce the one horizontal scanning line delay circuit having a large circuit scale by providing a contour processing circuit as a vertical smoothing means at the time of high-sensitivity imaging, and can achieve a compact solid-state imaging. An apparatus can be provided.
以下、本発明に係る固体撮像装置の好ましい一実施の形態である実施の形態1から4について添付の図面を参照しつつ説明する。
《実施の形態1》
図1は本発明に係る実施の形態1の固体撮像装置の構成を示すブロック図である。図1に示すように、実施の形態1の固体撮像装置においては、CCDなどの固体撮像素子10が撮像した画像の光学信号を電気信号へと変換し、その電気信号が垂直画素加算指令手段としてのCCD駆動回路11からの信号に基づきプリアンプ12へ出力される。固体撮像素子10からの信号は、プリアンプ12において相関二重サンプリング(CDS)や増幅が行われてアナログプロセス回路13へ出力される。アナログプロセス回路13においては、オフセット調整やゲイン調整が行われる。アナログプロセス回路13の出力信号は、A/D変換回路14においてディジタル信号に変換されて垂直補間回路15へ入力される。垂直補間回路15においては、垂直画素加算処理により消失した信号の補間処理が行われる。垂直補間回路15の出力信号は、ディジタルプロセス回路17へ出力される。
FIG. 1 is a block diagram showing the configuration of the solid-state imaging device according to
ディジタルプロセス回路17は、ガンマニー回路22、輪郭強調回路23、及びマトリクス変換回路24により構成されている。ガンマニー回路22においては、ガンマ補正やニー補正などの非線形処理が行われる。輪郭強調回路23においては、映像信号の輪郭を強調する処理が行われる。そして、マトリクス変換回路24においては、RGBの3原色信号から、例えばY,Pb,Prといった輝度色差信号に変換するマトリクス変換処理を行う。マトリクス変換回路24からの出力は、ディジタル・アナログ変換回路(D/A変換回路と略称)18及びパラレル・シリアル変換回路(P/S変換回路と略称)19へ出力される。D/A変換回路18は、ディジタル信号をアナログ信号へ変換して、出力端子20へ出力する。P/S変換回路19は、ディジタル信号をパラレル/シリアル変換してディジタル・シリアル信号として出力端子21へ出力する。
The
図2は、実施の形態1における垂直補間回路15の構成を示すブロック図である。図2に示すように、垂直補間回路15は、1水平走査線期間遅延回路(以下、1H遅延回路と略称)41とセレクタ61とにより構成されている。1H遅延回路41は垂直画素加算処理が行われた映像信号Vinを1水平走査線期間(1H)だけ遅延させた1H遅延信号V1を出力する。セレクタ61は、映像信号Vinと1H遅延回路41からの1H遅延信号V1が入力されて、制御信号Vselに基づきいずれか一方の信号を出力(Vout)するよう構成されている。
FIG. 2 is a block diagram illustrating a configuration of the
以上のように構成された実施の形態1の固体撮像装置について、特に垂直補間回路15の動作について図3を参照して説明する。図3は垂直補間回路15において形成される信号を示す波形図である。
実施の形態1の固体撮像装置の高感度化において、固体撮像素子10では垂直方向の隣り合う2画素を加算している。このように垂直画素加算処理を行っているため、垂直補間回路15への入力信号Vinは、図3に示すように1水平走査線(1H)毎に信号が存在している。図3において、破線で示す波形は垂直画素加算処理により消滅した波形を示している。
With respect to the solid-state imaging device of
In increasing the sensitivity of the solid-state imaging device of the first embodiment, the solid-
図3に示すように、映像信号である入力信号Vinを1Hだけ遅延させた1H遅延信号V1も、入力信号Vinと同様に1Hおきに信号が存在している。セレクタ61に入力される制御信号Vselは、図3に示すように、1H毎に「H」(ハイレベル)と「L」(ローレベル)を繰り返すパルス波形である。この制御信号Vselがセレクタ61に入力されて、セレクタ61は入力信号Vinと1H遅延信号V1のうち、信号が存在する方の信号を選択する。この結果、垂直補間回路15からの出力信号Voutは、図3に示すように、いずれのラインにも映像信号が存在するようになる。
As shown in FIG. 3, the 1H delayed signal V1 obtained by delaying the input signal Vin, which is a video signal, by 1H also has a signal every 1H, like the input signal Vin. As shown in FIG. 3, the control signal Vsel input to the
次に、実施の形態1における垂直補間回路15からの出力信号Voutは、通常撮影モードにおける感度処理のライン位置に比べて、高感度撮影モードにおける高感度処理のライン位置が垂直方向に1/2ライン分の位置ずれを生じていないことを説明する。
垂直画素加算処理が行われた映像信号の第1ライン信号L1は、本来の第1ラインと第2ラインの映像信号を混合したものであり、その画像の垂直位置としては、その中間、すなわち第1.5ラインの位置に相当する。同様に、第3ライン信号L3は、本来第3ライン及び第4ラインの映像信号を混合したものであり、その画像の垂直位置としては、その中間、すなわち第3.5ラインの位置に相当する。
Next, the output signal Vout from the
The first line signal L1 of the video signal subjected to the vertical pixel addition processing is a mixture of the original video signals of the first line and the second line, and the vertical position of the image is the middle, that is, the first line signal. Corresponds to the position of 1.5 lines. Similarly, the third line signal L3 is originally a mixture of the video signals of the third line and the fourth line, and the vertical position of the image corresponds to the middle, that is, the position of the 3.5th line.
実施の形態1の固体撮像装置においては、例えば通常撮影モードの感度処理した第1ライン信号L1を高感度撮影モードの高感度処理においては第1ラインと第2ラインのそれぞれで出力するよう構成されている。したがって、実施の形態1の固体撮像装置では垂直画素加算処理された信号が補間されて、実質的に各ラインにおいて映像信号が出力されている。
上記のように、実施の形態1の固体撮像装置によれば、固体撮像素子10において垂直画素加算処理を行った信号に対して、垂直補間回路15で同じ映像信号を2回続けて出力するよう構成されているため、簡単な構成で垂直画素加算処理に伴う1/2ライン相当の垂直方向の画像ずれを防止することができる。
The solid-state imaging device according to the first embodiment is configured to output, for example, the first line signal L1 subjected to sensitivity processing in the normal photographing mode on each of the first line and the second line in high sensitivity processing in the high sensitivity photographing mode. ing. Therefore, in the solid-state imaging device according to the first embodiment, the signal subjected to the vertical pixel addition process is interpolated, and the video signal is substantially output in each line.
As described above, according to the solid-state imaging device of the first embodiment, the same video signal is continuously output twice by the
なお、上記の実施の形態の説明では、固体撮像素子10において垂直方向の2画素を加算する垂直画素加算処理の場合について説明したが、垂直方向の3画素以上を加算する垂直画素加算処理おいても実施の形態1の構成と実質的に同様の構成で、1H遅延回路の出力を複数回使用することにより、同様の効果を得ることができる。
In the above description of the embodiment, the case of the vertical pixel addition process in which two pixels in the vertical direction are added in the solid-
《実施の形態2》
次に、本発明に係る実施の形態2の固体撮像装置について図面を参照しつつ説明する。図4は本発明に係る実施の形態2の固体撮像装置の構成を示すブロック図である。図4において、前述の実施の形態1の構成と実質的に同じ機能、構成を有するものには同じ符号を付して、その説明は省略する。実施の形態2の固体撮像装置は、前述の実施の形態1の固体撮像装置に垂直LPF回路16を付加した装置である。この垂直LPF回路16には実施の形態2で説明した垂直補間回路15からの信号が入力されるよう構成されている。
<<
Next, a solid-state imaging device according to
図5は、実施の形態2における垂直LPF回路16の構成を示すブロック図である。図5に示すように、垂直LPF回路16は2つの1H遅延回路42,43と積和回路53とを有している。積和回路53は3つの乗算器103,104,105と加算器113により構成されている。実施の形態2の垂直LPF回路16において、垂直補間回路15からの入力信号Vinが積和回路53と、第1の1H遅延回路42に入力されており、第1の1H遅延回路42は1Hだけ遅延させた1H遅延信号V1を積和回路53と第2の1H遅延回路43に出力する。第2の1H遅延回路43は入力された1H遅延信号V1に対してさらに1Hだけ遅延させた2H遅延信号V2を積和回路53へ出力する。積和回路53においては、入力信号Vin、1H遅延信号V1、2H遅延信号V2のそれぞれに係数が乗算され、そして乗算された値を加算して出力するよう構成されている。
FIG. 5 is a block diagram showing a configuration of the
次に、上記のように構成された実施の形態2の固体撮像装置における垂直LPF回路16の動作を図6を用いて説明する。図6は実施の形態2の垂直LPF回路16における各信号を示す波形図である。
図6に示した垂直LPF回路15に入力される映像信号Vinは、前述の図3において垂直補間回路15からの出力信号Voutとして説明した信号である。したがって、第1の1H遅延回路42からの1H遅延信号V1は、図6に示した映像信号Vinを1Hだけ遅延した信号であり、第2の1H遅延回路43からの2H遅延信号V2は映像信号Vinを2Hだけ遅延した信号である。
Next, the operation of the
The video signal Vin input to the
積和回路53には、映像信号Vin、1H遅延信号V1及び2H遅延信号V2が入力されている。積和回路53に入力された映像信号Vinは、乗算器103において1/4が乗算されて加算器113へ出力される。同様に、積和回路53に入力された1H遅延信号V1は、乗算器104において1/2が乗算されて加算器113へ出力され、2H遅延信号V2は乗算器105において1/4が乗算されて加算器113へ出力される。
積和回路53における加算器113では、乗算器103,104,105の各出力を加算して、出力信号Voutとして出力する。すなわち、垂直LPF回路16の出力信号Voutは、次式(2)により示される。
The product-
The
Vout = 1/4*Vin+1/2*V1+1/4*V2 ・・・・・(2) Vout = 1/4 * Vin + 1/2 * V1 + 1/4 * V2 (2)
すなわち、実施の形態2における垂直LPF回路15は、係数(1/4,1/2,1/4)を持つ3タップの垂直LPF(垂直ローパスフィルタ)となっている。
That is, the
上記のように、積和回路53において、式(2)に示すように、入力映像信号Vin、1H遅延信号V1及び2H遅延信号V2に、それぞれ1/4、1/2、1/4が乗算された後、加算される。したがって、例えば図6の(1)で示す水平走査線期間では、入力された映像信号Vinが第3ラインL3であり、1H遅延信号V1が第1ラインL1であり、そして2H遅延信号V2が第1ラインL1である。このため、(1)で示す水平走査線期間における出力信号Voutは、前記式(2)により、 3/4*L1+1/4*L3 となる。
As described above, the product-
また、図6の(2)で示す水平走査線期間では、映像信号Vinが第3ラインL3であり、1H遅延信号V1が第3ラインL3であり、そして2H遅延信号V2が第1ラインL1である。このため、(2)で示す水平走査線期間における出力信号Voutは、 1/4*L1+3/4*L3 となる。すなわち、垂直LPF回路16の出力信号Voutは、各ラインで平均化されて各ライン毎の変化が平滑され、垂直方向の不連続性が除去されている。
Further, in the horizontal scanning line period shown in (2) of FIG. 6, the video signal Vin is the third line L3, the 1H delay signal V1 is the third line L3, and the 2H delay signal V2 is the first line L1. is there. Therefore, the output signal Vout in the horizontal scanning line period shown in (2) is 1/4 * L1 + 3/4 * L3. That is, the output signal Vout of the
以上のように、実施の形態2の固体撮像装置によれば、固体撮像素子10において垂直画素加算処理した信号に対して、垂直補間回路15で同じ映像信号を2回続けて出力するよう構成されているため、垂直画素加算処理に伴う1/2ライン相当の垂直方向の画像ずれを防止することができるとともに、垂直LPF回路16により垂直方向に滑らかな画像を得るという垂直LPF特性を奏する。
As described above, according to the solid-state imaging device of the second embodiment, the same video signal is continuously output twice by the
なお、上記実施の形態2においては、垂直LPF回路16に乗算器と加算器を用いた構成で説明したが、本発明はこの構成に限定されるものではなく、乗算器に代わって一般的に用いられている回路構成も本発明に含まれることは云うまでもない。特に、固定係数であれば、垂直LPF回路としてはビットシフタと加算器でも構成することが可能である。また、実施の形態2の垂直LPF回路としては、3タップ(係数:1/4,1/2,1/4)のFIRフィルタ回路で構成したが、係数及びタップ数は用いられる装置の構成に応じて所望の数値に設定される。
In the second embodiment, the configuration in which the
《実施の形態3》
次に、本発明に係る実施の形態3の固体撮像装置について図面を参照しつつ説明する。図7は本発明に係る実施の形態3の固体撮像装置における垂直LPF回路の構成を示すブロック図である。実施の形態3の固体撮像装置は、前述の実施の形態1の固体撮像装置に垂直LPF回路160を付加した装置であり、前述の実施の形態2における垂直LPF回路16に代わり垂直LPF回路160を用いたものである。したがって、実施の形態3の固体撮像装置において、垂直LPF回路160以外の構成は、前述の図1及び図4に示した構成と同様である。図7において、前述の実施の形態1の構成と実質的に同じ機能、構成を有するものには同じ符号を付して、その説明は省略する。
<<
Next, a solid-state imaging device according to
図7に示すように、実施の形態3における垂直LPF回路160は、セレクタ62と1H遅延回路44と積和回路53とを有している。積和回路53は、実施の形態2と同様に、3つの乗算器103,104,105と加算器113により構成されている。実施の形態3の垂直LPF回路160において、垂直補間回路15からの入力信号Vinが積和回路53と、セレクタ62に入力されている。セレクタ62の出力信号は積和回路53と第1の1H遅延回路44に入力され、1H遅延回路44の出力信号は積和回路53とセレクタ62に入力される。
As shown in FIG. 7, the vertical LPF circuit 160 according to the third embodiment includes a
次に、以上のように構成された実施の形態3の固体撮像装置における垂直LPF回路160の動作を図8を参照して説明する。図8は実施の形態3の垂直LPF回路160において形成される信号を示す波形図である。
垂直LPF回路160におけるセレクタ62は、制御信号Vselに従い、垂直補間回路15からの入力信号Vinと1H遅延回路44の出力信号V2とのいずれか一方の信号を選択して出力する。このようにセレクタ62を設けることにより、セレクタ62は入力信号Vinに対して1水平走査線期間(1H)だけ遅延した1H遅延信号V1を出力することが可能となる。セレクタ62に接続されている1H遅延回路44は、入力された映像信号を1水平走査線期間だけ遅延させるものであり、セレクタ62からの1H遅延信号V1に対してさらに1Hだけ遅延した2H遅延信号V2を出力する。
実施の形態3の積和回路53は、前述の実施の形態2と同様に、入力信号Vin、1H遅延信号V1及び2H遅延信号V2が入力されて、乗算、加算処理が行われる。
Next, the operation of the vertical LPF circuit 160 in the solid-state imaging device of
The
The product-
次に、実施の形態3において、セレクタ62により1H遅延信号V1を生成する動作について説明する。
セレクタ62は、制御信号Vselに従い、2つの入力信号から一つを選択して出力するよう構成されており、制御信号Vselが「H」(ハイレベル)の時には入力端子aの信号を出力し、制御信号Vselが「L」(ローレベル)の時には入力端子bの信号を出力する。図8に示すように、制御信号Vselは1水平走査線期間(1H)毎に「H」と「L」を繰り返す信号である。例えば、図8に示す水平走査期間(1)では、制御信号Vselが「H」であるので、入力信号Vinが選択されて、セレクタ62は出力信号V1として第1ラインL1を積和回路53へ出力する。また、このセレクタ62の出力信号V1は1H遅延回路44にも入力されるので、1水平走査線期間(1H)後、すなわち図8に示す水平走査期間(2)では、1H遅延回路44の出力信号V2が第1ラインL1となる。
Next, an operation for generating the 1H delay signal V1 by the
The
図8に示す水平走査期間(2)では制御信号Vselが「L」であるので、セレクタ62は入力端子bの信号である1H遅延回路44の出力信号である第1ラインL1を選択して積和回路53へ出力する。このとき、セレクタ62の出力信号V1は1H遅延回路44にも入力されるため、1水平走査線期間(1H)後、すなわち図8に示す水平走査期間(3)では、1H遅延回路44の出力信号V2が第1ラインL1となる。
Since the control signal Vsel is “L” in the horizontal scanning period (2) shown in FIG. 8, the
以上の動作を繰り返すことにより、セレクタ62からの出力信号V1は、図8に示すように、前述の実施の形態2と同様に、入力信号Vinを1水平走査線期間だけ遅延した信号となる。
したがって、実施の形態3によれば、垂直LPF回路160において1つの1H遅延回路44とセレクタ62を用いることにより、前述の実施の形態2の垂直LPF回路16と同様の動作を実現することが可能となる。
By repeating the above operation, as shown in FIG. 8, the output signal V1 from the
Therefore, according to the third embodiment, by using one
以上のように、実施の形態3の固体撮像装置によれば、固体撮像素子において垂直画素加算処理した信号に対して、垂直補間回路15により垂直画素加算処理に伴う1/2ライン相当の垂直方向の画像ずれを防止することができ、垂直LPF回路160により垂直方向に滑らかな画像を得ることができるとともに、高感度化においても回路規模の増大を抑えることが可能となる。
なお、上記実施の形態3においては、垂直LPF回路160に乗算器と加算器を用いた構成で説明したが、本発明はこの構成に限定されるものではなく、乗算器に代わって一般的に用いられる回路構成も本発明に含まれることは云うまでもない。特に、固定係数であれば、垂直LPF回路としてはビットシフタと加算器でも構成することが可能である。また、実施の形態3の垂直LPF回路160としては、3タップ(係数:1/4,1/2,1/4)のFIRフィルタ回路で構成したが、係数及びタップ数は用いられる装置の構成に応じて所望の数値に設定される。
As described above, according to the solid-state imaging device of the third embodiment, the vertical direction corresponding to the 1/2 line accompanying the vertical pixel addition processing by the
In
《実施の形態4》
次に、本発明に係る実施の形態4の固体撮像装置について図面を参照しつつ説明する。図9は本発明に係る実施の形態4の固体撮像装置の構成を示すブロック図である。図9において、前述の実施の形態1の構成と実質的に同じ機能、構成を有するものには同じ符号を付して、その説明は省略する。実施の形態4の固体撮像装置は、前述の実施の形態1の固体撮像装置における輪郭強調回路23の代わりに輪郭処理回路25を設けた装置である。
<<
Next, a solid-state imaging device according to
図10は実施の形態4における輪郭処理回路25の構成を示すブロック図である。
輪郭処理回路25は、垂直輪郭抽出回路31、水平輪郭抽出回路32、2つの乗算器33,34、加算器35及び符号反転器36を有する。垂直輪郭抽出回路31は2つの1H遅延回路45,46と積和回路55を有しており、積和回路55は3つの乗算器107,108,109及び加算器116を有している。
FIG. 10 is a block diagram showing the configuration of the
The
輪郭処理回路25へ入力された映像信号Vinは、垂直輪郭抽出回路31の第1の1H遅延回路45を介して積和回路55へ入力される。第1の1H遅延回路45は、入力された映像信号を1水平走査線期間(1H)だけ遅延するものである。第1の1H遅延回路45の出力信号である1H遅延信号V1は、積和回路55、第2の1H遅延回路46、水平輪郭抽出回路32及び加算器35へと供給される。また、第2の1H遅延回路46は入力された1H遅延信号V1を1Hだけ遅延するものであり、映像信号Vinに対して2Hだけ遅延した2H遅延信号V2を出力する。その2H遅延信号V2は積和回路55に供給される。
The video signal Vin input to the
図10に示すように、積和回路55において、入力信号Vin、1H遅延信号V1及び2H遅延信号V2が入力され、それぞれの信号に所定の係数が乗算されて加算される。すなわち、積和回路55では、乗算器107において入力信号Vinに係数-1/4が乗算され、乗算器108において1H遅延信号V1に係数1/2が乗算され、そして乗算器109において2H遅延信号V2に係数-1/4が乗算される。このように乗算された各信号は加算器116に入力され加算される。
以上の処理により、垂直輪郭抽出回路31の出力信号DVは、次式(3)に示す信号となる。
As shown in FIG. 10, in the product-sum circuit 55, an input signal Vin, a 1H delay signal V1, and a 2H delay signal V2 are input, and each signal is multiplied by a predetermined coefficient and added. That is, in the product-sum circuit 55, the multiplier 107 multiplies the input signal Vin by the coefficient -1/4, the
With the above processing, the output signal DV of the vertical
DV = −1/4*Vin+1/2*V1−1/4*V2 ・・・・・(3) DV = -1 / 4 * Vin + 1/2 * V1-1 / 4 * V2 (3)
垂直輪郭抽出回路31は式(3)に示す垂直輪郭成分に相当する高周波成分を出力する。この垂直輪郭抽出回路31の出力信号DVは、乗算器33において垂直輪郭強調ゲインKVが乗算された後、符号反転器(Sign)36に入力される。符号反転器36においては、その時の撮影モードに応じて入力信号の符号を反転させる。符号反転器36からの出力信号は加算器35へ入力される。
The vertical
第1の1H遅延回路45からの1H遅延信号V1は、加算器35へ入力されると共に水平輪郭抽出回路32へも入力される。水平輪郭抽出回路32は、水平方向の輪郭成分のみを取り出して水平輪郭信号DHを乗算器34へ出力する。乗算器34は、水平輪郭信号DHに水平輪郭強調ゲインKHを乗算して、加算器35へ出力する。
上記のように、加算器35には垂直輪郭信号(KV*DV)と、1H遅延信号V1と、水平輪郭信号(KH*DH)が入力されて加算され、出力される。
The 1H delay signal V1 from the first
As described above, the vertical contour signal (KV * DV), the 1H delay signal V1, and the horizontal contour signal (KH * DH) are input to the
次に、上記のように構成された実施の形態4の固体撮像装置における動作について説明する。
図9に示すように、実施の形態4の固体撮像装置においては、CCDなどの固体撮像素子10からの撮像画像の光学信号が、プリアンプ12、アナログプロセス回路13及びA/D変換回路14を介して垂直補間回路15に入力されるよう構成されている。固体撮像素子10において垂直画素加算処理を行うと、前述のように、その時出力される映像信号は1水平走査線期間(1H)毎にしか映像信号が存在しない。そこで、前述の各実施の形態で説明したように実施の形態4においても垂直補間回路15を設けて、同じ映像信号を2回続けて出力することにより、各ラインとも映像信号が存在するよう構成されている。
Next, the operation of the solid-state imaging device according to
As shown in FIG. 9, in the solid-state imaging device according to the fourth embodiment, the optical signal of the captured image from the solid-
垂直補間回路15の出力は、ディジタルプロセス回路17へと供給され、ガンマニー回路22によりガンマ補正やニー補正などの非線形処理が行われ、輪郭処理回路25へ入力される。輪郭処理回路25の垂直輪郭抽出回路31では、入力した映像信号の垂直方向の輪郭成分のみが取り出され、垂直輪郭信号DVを形成し、乗算器33において垂直輪郭強調ゲインKVが乗算された垂直輪郭信号(KV*DV)が形成される。
The output of the
この垂直輪郭信号は、符号反転器36に入力され、固体撮像装置の高感度処理である高感度撮像動作のとき、符号の反転が行われる。すなわち、固体撮像装置が垂直画素加算処理による高感度撮影モードで動作している時、図示しないマイクロ・コンピュータから符号反転器36へ符号反転指示信号Vsignが入力される。この符号反転指示信号Vsignが符号反転器36に入力されることにより、垂直輪郭信号(KV*DV)の符号が反転されて加算器35へ出力される。反対に、固体撮像装置が通常の感度処理である通常撮影モードの時、すなわち垂直画素加算処理が行われていない時、符号反転器36には符号反転指示信号Vsignが入力されず、符号反転は行われない。
The vertical contour signal is input to the
上記のように、実施の形態4の固体撮像装置において、高感度撮影モードでは、垂直輪郭信号(KV*DV)の符号が反転しているので、加算器35には垂直輪郭信号(−KV*DV)と、1H遅延信号V1と、水平輪郭信号(KH*DH)が入力されて、加算される。このときの加算処理において、垂直方向だけに着目すると、加算器35の出力信号Voutは、次式(4)となる。
As described above, in the solid-state imaging device according to the fourth embodiment, in the high-sensitivity imaging mode, the sign of the vertical contour signal (KV * DV) is inverted, and therefore the vertical contour signal (−KV *) is added to the
Vout = V1−KV*DV
= V1−KV*(−1/4*Vin+1/2*V1−1/4*V2) ・・・・・(4)
Vout = V1-KV * DV
= V1-KV * (-1/4 * Vin + 1/2 * V1-1 / 4 * V2) (4)
ここで、例えば垂直輪郭強調ゲインKV=1の場合を考えると、式(4)は次式(5)となる。 Here, for example, when considering the case of vertical contour emphasis gain KV = 1, equation (4) becomes the following equation (5).
Vout = V1−(−1/4*Vin+1/2*V1−1/4*V2)
= 1/4*Vin+1/2*V1+1/4*V2 ・・・・・(5)
Vout = V1-(-1/4 * Vin + 1/2 * V1-1 / 4 * V2)
= 1/4 * Vin + 1/2 * V1 + 1/4 * V2 (5)
したがって、実施の形態4の固体撮像装置は、前述の実施の形態2の固体撮像装置と同様に、垂直方向に滑らかな画像を得るという垂直LPF特性を有する。すなわち、垂直輪郭抽出回路31の出力に係数を乗算した垂直輪郭信号(KV*DV)を1H遅延信号V1から減算することにより、実施の形態4の固体撮像装置は垂直方向に滑らかな画像を形成するLPF効果を奏する。
Therefore, the solid-state imaging device of the fourth embodiment has a vertical LPF characteristic of obtaining a smooth image in the vertical direction, like the solid-state imaging device of the second embodiment. That is, by subtracting the vertical contour signal (KV * DV) obtained by multiplying the output of the vertical
以上のように、実施の形態4の固体撮像装置によれば、固体撮像素子において垂直画素加算処理した信号に対して、垂直補間回路15により垂直画素加算処理に伴う1/2ライン相当の垂直方向の画像ずれを防止することができるとともに、輪郭処理回路25により垂直方向に滑らかな画像を得ることができる。実施の形態4においては、実施の形態2において用いた垂直LPF回路16と輪郭強調回路23との両機能を有する輪郭処理回路25が設けられているため、回路規模の大きい1H遅延回路の削減を削減することができ、装置の高感度化においても装置の小型化を達成することができる。
As described above, according to the solid-state imaging device of the fourth embodiment, the vertical direction corresponding to 1/2 line accompanying the vertical pixel addition processing by the
なお、実施の形態4においては、垂直輪郭抽出回路31に乗算器を用いた構成で説明したが、本発明はこの構成に限定されるものではなく、乗算器に代わって一般的に用いられる回路構成も本発明に含まれることは云うまでもない。特に、固定係数であれば、垂直輪郭抽出回路としてはビットシフタと加算器を用いて構成することが可能である。
また、実施の形態4の垂直輪郭抽出回路31としては、3タップ(係数:1/4,1/2,1/4)のFIRフィルタ回路で構成した例で説明したが、係数及びタップ数は用いられる装置の構成に応じて所望の数値に設定され得る。なお、高感度撮影モードにおいては、上記フィルタ係数を通常撮影モードと異なる値に変更するよう構成することも可能である。
In the fourth embodiment, the configuration using the multiplier in the vertical
In addition, the vertical
また、実施の形態4においては、符号反転器36を用いた例で説明したが、この符号反転器36の代わりに乗算器33で垂直輪郭強調ゲインとして負の数値を与えても、同様の効果を奏する。さらに、垂直輪郭抽出回路31として(−1/4,1/2,−1/4)の3タップFIR回路を構成したが、その係数及びタップ数は、他の数値でも構わない。
また、実施の形態4においては、垂直輪郭抽出回路31と乗算器33により垂直フィルタ回路を構成した例で説明したが、これらを一つの回路とした垂直フィルタ回路を用いることが可能であり、この場合、高感度撮影モードではフィルタ係数を変化させることにより、垂直LPF(垂直ローパスフィルタ)として動作させても、実施の形態4と同様の効果を奏する。
Further, in the fourth embodiment, the example using the
In the fourth embodiment, an example in which a vertical filter circuit is configured by the vertical
以上、実施の形態により詳細に説明したところから明らかなように本発明に係る固体撮像装置は次の効果を有する。
本発明によれば、垂直画素加算処理による高感度撮影モード時において、従来の固体撮像装置に比して簡単な構成により、垂直画素加算処理に伴う垂直方向の画像のずれを防止できるという優れた効果が有する固体撮像装置を提供することができる。
また、本発明の固体撮像装置よれば、垂直方向の信号成分において滑らかな画像を提供することができる。
また、本発明の固体撮像装置においては、回路規模を増加させることなく垂直方向の平滑化を達成することができる。
さらに、本発明の固体撮像装置においては、高感度撮影モード時の垂直平滑化手段として輪郭処理回路を設けることにより、回路規模の大きな1水平走査線期間遅延回路を削減することが可能となり、大きなメモリ容量を必要としない小型の固体撮像装置を提供することが可能となる。
As described above, the solid-state imaging device according to the present invention has the following effects as is apparent from the detailed description of the embodiment.
According to the present invention, in the high-sensitivity shooting mode by the vertical pixel addition process, it is possible to prevent a vertical image shift due to the vertical pixel addition process with a simple configuration compared to the conventional solid-state imaging device. A solid-state imaging device having an effect can be provided.
In addition, according to the solid-state imaging device of the present invention, it is possible to provide a smooth image in the vertical signal component.
In the solid-state imaging device of the present invention, vertical smoothing can be achieved without increasing the circuit scale.
Furthermore, in the solid-state imaging device according to the present invention, by providing the contour processing circuit as the vertical smoothing means in the high-sensitivity photographing mode, it is possible to reduce the one horizontal scanning line period delay circuit having a large circuit scale. It is possible to provide a small solid-state imaging device that does not require a memory capacity.
本発明は、ビデオ信号を扱う機器、特にビデオカメラやカメラ装置において有用である。 The present invention is useful in equipment that handles video signals, particularly in video cameras and camera devices.
10 固体撮像素子
11 CCD駆動回路
12 プリアンプ
13 アナログプロセス回路
14 A/D変換回路
15 垂直補間回路
16 垂直LPF回路
17 ディジタルプロセス回路
18 D/A変換回路
19 P/S変換回路
22 ガンマニー回路
23 輪郭強調回路
24 マトリクス変換回路
31 垂直輪郭抽出回路
32 水平輪郭抽出回路
36 符号反転器
41、42、43、44、45、46 1水平走査線期間遅延回路
53 積和回路
61、62 セレクタ
DESCRIPTION OF
Claims (2)
前記固体撮像素子に垂直方向の複数の画素の信号電荷を加算処理させる垂直画素加算指令手段と、
前記固体撮像素子の加算処理した映像信号を1水平走査線期間毎に出力する垂直補間回路と、
垂直輪郭抽出回路と演算回路とを有する輪郭処理回路と、を具備し、
前記垂直補間回路は、垂直画素加算処理された映像信号を1水平走査線期間だけ遅延させた1水平走査線期間遅延信号を出力する1水平走査線期間遅延回路と、
前記映像信号と前記1水平走査線期間遅延信号が入力されて、1水平走査線期間毎に切り替わる制御信号に基づきいずれか一方の信号を選択して出力するセレクタと、を有し、
前記垂直輪郭抽出回路は、当該輪郭処理回路への入力信号から垂直方向の画像の輪郭成分を抽出した垂直輪郭信号を出力するよう構成されており、
前記演算回路は、固体撮像素子において垂直画素加算処理を行う時に前記垂直輪郭抽出回路の出力信号を当該輪郭処理回路の入力信号から減算するよう構成されており、固体撮像素子において垂直画素加算処理を行わない時に前記垂直輪郭抽出回路の出力信号を当該輪郭処理回路の入力信号に加算するよう構成された固体撮像装置。 In a solid-state imaging device including a solid-state imaging device composed of a plurality of photoelectric conversion elements arranged in a two-dimensional matrix,
Vertical pixel addition command means for adding signal charges of a plurality of pixels in the vertical direction to the solid-state imaging device;
A vertical interpolation circuit for outputting a video signal subjected to addition processing of the solid-state imaging device for each horizontal scanning line period;
A contour processing circuit having a vertical contour extraction circuit and an arithmetic circuit,
The vertical interpolation circuit outputs one horizontal scanning line period delay signal obtained by delaying a video signal subjected to vertical pixel addition processing by one horizontal scanning line period;
A selector that receives the video signal and the one horizontal scanning line period delay signal and selects and outputs one of the signals based on a control signal that is switched every horizontal scanning line period;
The vertical contour extraction circuit is configured to output a vertical contour signal obtained by extracting a contour component of a vertical image from an input signal to the contour processing circuit,
The arithmetic circuit is configured to subtract an output signal of the vertical contour extraction circuit from an input signal of the contour processing circuit when performing vertical pixel addition processing in the solid-state image sensor, and performs vertical pixel addition processing in the solid-state image sensor. A solid-state imaging device configured to add an output signal of the vertical contour extraction circuit to an input signal of the contour processing circuit when not performed.
前記固体撮像素子に垂直方向の複数の画素の信号電荷を加算処理させる垂直画素加算指令手段と、
前記固体撮像素子の加算処理した映像信号を1水平走査線期間毎に出力する垂直補間回路と、
垂直輪郭抽出回路と符号反転回路と加算回路とを有する輪郭処理回路と、を具備し、
前記垂直補間回路は、垂直画素加算処理された映像信号を1水平走査線期間だけ遅延させた1水平走査線期間遅延信号を出力する1水平走査線期間遅延回路と、
前記映像信号と前記1水平走査線期間遅延信号が入力されて、1水平走査線期間毎に切り替わる制御信号に基づきいずれか一方の信号を選択して出力するセレクタと、を有し、
前記垂直輪郭抽出回路は、当該輪郭処理回路への入力信号から垂直方向の画像の輪郭成分を抽出した垂直輪郭信号を出力するよう構成されており、
前記符号反転回路は、固体撮像素子において垂直画素加算処理を行う時に前記垂直輪郭抽出回路の出力信号の符号を反転するよう構成されており、
前記加算回路は、前記符号反転回路の出力信号を当該輪郭処理回路への入力信号に加算するよう構成された固体撮像装置。 In a solid-state imaging device including a solid-state imaging device composed of a plurality of photoelectric conversion elements arranged in a two-dimensional matrix,
Vertical pixel addition command means for adding signal charges of a plurality of pixels in the vertical direction to the solid-state imaging device;
A vertical interpolation circuit for outputting a video signal subjected to addition processing of the solid-state imaging device for each horizontal scanning line period;
A contour processing circuit having a vertical contour extraction circuit, a sign inversion circuit, and an addition circuit;
The vertical interpolation circuit outputs one horizontal scanning line period delay signal obtained by delaying a video signal subjected to vertical pixel addition processing by one horizontal scanning line period;
A selector that receives the video signal and the one horizontal scanning line period delay signal and selects and outputs one of the signals based on a control signal that is switched every horizontal scanning line period;
The vertical contour extraction circuit is configured to output a vertical contour signal obtained by extracting a contour component of a vertical image from an input signal to the contour processing circuit,
The sign inversion circuit is configured to invert the sign of the output signal of the vertical contour extraction circuit when performing vertical pixel addition processing in a solid-state imaging device,
The solid-state imaging device configured to add the output signal of the sign inverting circuit to the input signal to the contour processing circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007225937A JP4536762B2 (en) | 2007-08-31 | 2007-08-31 | Solid-state imaging device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007225937A JP4536762B2 (en) | 2007-08-31 | 2007-08-31 | Solid-state imaging device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001165362A Division JP4033641B2 (en) | 2001-05-31 | 2001-05-31 | Solid-state imaging device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007312439A true JP2007312439A (en) | 2007-11-29 |
JP4536762B2 JP4536762B2 (en) | 2010-09-01 |
Family
ID=38844789
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007225937A Expired - Fee Related JP4536762B2 (en) | 2007-08-31 | 2007-08-31 | Solid-state imaging device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4536762B2 (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05145934A (en) * | 1991-11-19 | 1993-06-11 | Hitachi Ltd | Signal interpolating device |
JPH11187296A (en) * | 1997-12-17 | 1999-07-09 | Sony Corp | Video camera and its control method |
JP2000102024A (en) * | 1998-09-25 | 2000-04-07 | Sony Corp | Image signal processor |
-
2007
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
JP4536762B2 (en) | 2010-09-01 |
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