JP2007310049A - Display device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、表示装置およびその製造方法に関し、特に、基板において複数の画素が形成された画素領域にて画像を表示する表示装置およびその製造方法に関するものである。 The present invention relates to a display device and a manufacturing method thereof, and more particularly to a display device that displays an image in a pixel region in which a plurality of pixels are formed on a substrate and a manufacturing method thereof.
液晶表示装置，有機ＥＬ表示装置などの表示装置は、ＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）よりも、薄型、軽量、低消費電力といった利点を有し、パーソナルコンピューター、携帯電話、デジタルカメラなどの電子機器の表示装置として使用されている。 Display devices such as liquid crystal display devices and organic EL display devices have advantages such as thinness, light weight, and low power consumption over CRT (Cathode Ray Tube), and display of electronic devices such as personal computers, mobile phones, and digital cameras. Used as a device.
液晶表示装置は、一対の基板の間に液晶層が封入された液晶パネルを有しており、その液晶パネルの背面に設けられたバックライトなどの平面光源から照射された光を、その液晶パネルが透過して変調する。そして、その変調した光によって画像の表示が液晶パネルの正面にて実施される。このような液晶パネルとしては、たとえば、アクティブマトリクス方式が知られている。 The liquid crystal display device has a liquid crystal panel in which a liquid crystal layer is sealed between a pair of substrates, and light emitted from a flat light source such as a backlight provided on the back surface of the liquid crystal panel is transmitted to the liquid crystal panel. Transmits and modulates. An image is displayed on the front surface of the liquid crystal panel by the modulated light. For example, an active matrix method is known as such a liquid crystal panel.
図１３は、液晶表示装置において、アクティブマトリクス方式の液晶パネル１００の回路構成を示す回路図である。図１４は、液晶表示装置において、アクティブマトリクス方式の液晶パネル１００の一部を示す平面図である。図１４は、図１３において一点鎖線で囲った部分ａを示している。また、図１５は、アクティブマトリクス方式の液晶パネル１００の一部を示す断面図である。図１５のアレイ基板１１から層間絶縁膜１７までの部分は、図１４におけるＡ１−Ａ２部分について示している。
FIG. 13 is a circuit diagram showing a circuit configuration of an active matrix
液晶パネル１００は、図１５に示すように、アレイ基板１１と、対向基板２１と、液晶層３１とを有する。
As shown in FIG. 15, the
アレイ基板１１は、図１５に示すように、基板であり、たとえば、ガラスなどのように、光を透過する絶縁体により形成されている。そして、アレイ基板１１においては、図１３に示した部材において、画素電極１０１と画素スイッチング素子１０２と保持容量素子１０３と走査配線２０１と信号配線２０２と保持容量配線２０３とゲートドライバ３０１とソースドライバ３０２とが形成されている。ここでは、図１３に示すように、画素電極１０１と画素スイッチング素子１０２と保持容量素子１０３と走査配線２０１と信号配線２０２と保持容量配線２０３とが、液晶パネル１００の画素領域ＰＲに形成されている。そして、ゲートドライバ３０１とソースドライバ３０２とが、その画素領域ＰＲの周辺領域に形成されている。
As shown in FIG. 15, the
対向基板２１は、図１５に示すように、基板であり、アレイ基板１１と同様に、たとえば、ガラスなどのように、光を透過する絶縁体により形成されている。そして、対向基板２１は、一方の面がアレイ基板１１に対面しており、そのアレイ基板１１に対面する面に、対向電極２３がＩＴＯなどの透明電極として画素電極１０１に対応するように形成されている。
As shown in FIG. 15, the
液晶層３１は、図１５に示すように、アレイ基板１１と対向基板２１との間に注入されており、配向処理されている。そして、液晶層３１は、図１３に示すように、画素電極１０１と対向電極２３とに接続されており、その画素電極１０１と対向電極２３とによって印加される電圧に基づいて配向状態が変化し、画面の表示が行われる。
As shown in FIG. 15, the
このアクティブマトリクス方式の液晶パネル１００を駆動する場合においては、ゲートドライバ３０１がｙ方向に並ぶ走査配線２０１に走査信号を時間分割して順次走査して供給し、画素スイッチング素子１０２をオン状態にする。そして、この走査信号の供給のタイミングに合わせて、ソースドライバ３０２がデータ信号を信号配線２０２に供給し、オン状態の画素スイッチング素子１０２を介して画素電極１０１にデータ信号が印加される。これにより、液晶層３１に電圧が印加され、液晶層３１の光学特性が変化して、画像の表示が実施される（たとえば、特許文献１参照）。
In the case of driving the active matrix type
上記の液晶パネル１００においては、図１４と図１５とに示すように、画素スイッチング素子１０２と保持容量素子１０３とが、アレイ基板１１の面において信号配線２０２などの導電層が形成される領域に対応するように形成されている。つまり、アレイ基板１１の面の垂直方向において、画素スイッチング素子１０２と保持容量素子１０３とのそれぞれが、信号配線２０２などの導電層に対して、層間絶縁膜１６を介してオーバーラップするように形成されている。これにより、画素領域ＰＲの開口率が向上し、光透過率が向上するため、画像品質を向上させている。
In the
液晶パネル１００を駆動させる際には、直流電圧によって液晶層３１が劣化することを防止するために、反転駆動が行われている。反転駆動は、液晶層３１に加わる電界の方向を交互に反転させる駆動方式であり、たとえば、交流のデータ信号を印加して、画素電極１０１に与える電位の正負を対向電極２３の電位に対して交互に反転させることをいう。つまり、高電位と低電位とを交互に書き込むことをいう。
When driving the
図１６は、液晶パネル１００を反転駆動させた際の波形図である。図１６においては、ラインＬ１は画素電極１０１の電位を示し、ラインＬ２は信号配線２０２から画素スイッチング素子に印加されるデータ信号の波形を示し、ラインＬ３は基準電位を示している。
FIG. 16 is a waveform diagram when the
また、図１７は、液晶パネル１００を反転駆動させた際にゲートをオフした後に、液晶パネル１００の各部において保持される電位を示す図である。図１７において、図１７（Ａ）は、画素電極１０１に高電位ＨＩＧＨが書き込まれた場合を示し、図１７（Ｂ）は、画素電極１０１に低電位ＬＯＷが書き込まれた場合を示している。
FIG. 17 is a diagram showing potentials held in each part of the
液晶パネル１００を反転駆動させる際には、走査配線２０１から画素スイッチング素子１０２のゲート電極１０２ｇに、走査信号としてゲートオン電圧を印加して、オン状態にする。そして、図１６においてラインＬ２に示すように、基準電位Ｌ３に対して正となる高電位ＨＩＧＨのデータ信号を、信号配線２０２から印加する。この高電位ＨＩＧＨのデータ信号は、画素スイッチング素子１０２を介して、画素電極１０１に印加される。そして、所定期間のオン状態の後、走査配線２０１からゲート電極１０２ｇにゲートオフ電圧が印加されて、スイッチング素子１０２はオフ状態となり、信号配線２０２からの高電位ＨＩＧＨのデータ信号の供給が終了される。
When the
この時、画素電極１０１は、図１６においてラインＬ１に示すように、高電位ＨＩＧＨが書き込まれた状態となる。そして、図１７（Ａ）に示すように、信号配線２０２は、低電位ＬＯＷであり、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて信号配線２０２に接続されている側のソース・ドレイン領域１０２ａは、信号配線２０２と同様に、低電位ＬＯＷとなる。一方で、画素電極１０１に接続されていない側のソース・ドレイン領域１０２ｂは、画素電極１０１と同様に、高電位ＨＩＧＨとなる。そして、図１６に示すように、画素電極１０１は、オフ状態以後においても、液晶層３１と保持容量素子１０３との電位保持特性により表示電圧を保持するが、リークしてオフ電流が発生することによって電位が変化する。
At this time, the
その後、再びゲートオン電圧が画素スイッチング素子１０２のゲート電極に印加され、画素スイッチング素子１０２がオン状態となる。そして、図１６においてラインＬ２に示すように、上述した高電位ＨＩＧＨの印加に続いて、基準電位Ｌ３に対して負となる低電位ＬＯＷのデータ信号が印加される。
Thereafter, the gate-on voltage is again applied to the gate electrode of the
この時、画素電極１０１は、図１６においてラインＬ１に示すように、低電位ＬＯＷが書き込まれた状態となる。そして、図１７（Ｂ）に示すように、信号配線２０２は、高電位ＨＩＧＨであり、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて信号配線２０２に接続されている側のソース・ドレイン領域１０２ａは、信号配線２０２と同様に、高電位ＨＩＧＨとなる。一方で、画素電極１０１に接続されている側のソース・ドレイン領域１０２ｂは、画素電極１０１と同様に、低電位ＬＯＷとなる。そして、上記と同様に、図１６に示すように、画素電極１０１は、オフ状態以後においても、液晶層３１と保持容量素子１０３との電位保持特性により表示電圧を保持するが、オフ電流の発生によって電位が変化する。
At this time, the
このように高電位ＨＩＧＨと低電位ＬＯＷとによって反転駆動を実施する際には、オフ電流によって画素電極１０１の保持している電位差が変化する。このため、画像情報が十分に保持されなくなり、画像品質が低下する場合がある。
As described above, when the inversion driving is performed by the high potential HIGH and the low potential LOW, the potential difference held by the
また、ここでは、図１６に示すように、高電位ＨＩＧＨでの駆動後と低電位ＬＯＷでの駆動後との間では、オフ時のリーク電流の大きさが異なっており、高電位ＨＩＧＨの場合でのオフ電流の方が大きくなる場合がある。このため、所定時間後の画素電極１０１においては、高電位ＨＩＧＨの印加時の保持電位ＶＨと低電位ＬＯＷの印加時での保持電位ＶＬとが異なる。したがって、反転駆動させた場合には、高電位ＨＩＧＨの場合と低電位ＬＯＷの場合との間での表示が異なることになり、フリッカや残像が発生し、画像品質が低下する場合がある。
In addition, as shown in FIG. 16, the magnitude of the leakage current at the time of off differs between after driving at the high potential HIGH and after driving at the low potential LOW. In some cases, the off-state current at is larger. For this reason, in the
このような不具合を抑制するために、画素スイッチング素子１０２においては、上記のようなＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が採用されている。このＬＤＤ構造のＴＦＴにおいては、電気抵抗値が高い低濃度不純物拡散領域によってドレイン端での電界集中を緩和させて、オフ電流を低減させることにより、画像品質を向上させている。
In order to suppress such a problem, the
しかしながら、画素領域の開口率を向上させるために、図１４と図１５とに示すように、アレイ基板１１の面において、画素スイッチング素子１０２と保持容量素子１０３とを、信号配線２０２が形成される領域に対応するように形成する場合においては、上記のように高電位ＨＩＧＨでの駆動と低電位ＬＯＷでの駆動との間においてオフ電流の大きさが、顕著に異なる場合がある。
However, in order to improve the aperture ratio of the pixel region, as shown in FIGS. 14 and 15, the
具体的には、図１７（Ａ）に示すように、画素電極１０１が高電位ＨＩＧＨを保持している場合には、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて画素電極１０１に接続されている側のソース・ドレイン領域１０２ｂの電位が高電位ＨＩＧＨであるのに対し、そのソース・ドレイン領域１０２ｂに層間絶縁膜１６を介して対面する信号配線２０２が低電位ＬＯＷであるために、その間において電位差が生じ、オフ時のリーク電流の発生が多くなる。
Specifically, as shown in FIG. 17A, when the
一方、図１７（Ｂ）に示すように、画素電極１０１が低電位ＬＯＷを保持している場合には、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて信号配線２０２に接続されている側のソース・ドレイン領域１０２ａの電位がＨＩＧＨであるのに対し、そのソース・ドレイン領域１０２ａに層間絶縁膜１６を介して対面する信号配線２０２も高電位ＨＩＧＨであるために、その間において電位差が生じず、オフ時のリーク電流の発生が少なくなる。
On the other hand, as shown in FIG. 17B, when the
このため、アレイ基板１１の面において、画素スイッチング素子１０２と保持容量素子１０３とを、信号配線２０２が形成される領域に対応するように形成する場合においては、フリッカや残像が発生し画像品質が低下する不具合が顕在化する場合がある。
For this reason, when the
この現象は、上記のように画素スイッチング素子１０２を信号配線２０２に対面させた場合だけでなく、画素スイッチング素子１０２を保持容量素子１０３に対面するように形成する場合においても同様である。
This phenomenon is the same not only when the
図１８は、画素スイッチング素子１０２を保持容量素子１０３に対面するように形成する場合において、液晶パネル１００を反転駆動させた際にゲートをオフした後に、液晶パネル１００の各部において保持される電位を模式的に示す図である。図１８において、図１８（Ａ）は、画素電極に高電位が書き込まれた場合を示し、図１８（Ｂ）は、画素電極に低電位が書き込まれた場合を示している。
FIG. 18 shows the potential held in each part of the
図１８（Ａ）に示すように、画素電極１０１が高電位ＨＩＧＨを保持している場合には、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて画素電極１０１側に接続されている側のソース・ドレイン領域１０２ｂの電位が高電位ＨＩＧＨであるのに対し、そのソース・ドレイン領域１０２ｂに層間絶縁膜１６を介して対面する保持容量素子１０３の下部電極１０３ｂが高電位ＨＩＧＨである。このため、そのソース・ドレイン領域１０２ｂと、保持容量素子１０３の下部電極１０３ｂとの間において層間絶縁膜１６を介して対面する部分においては、電位差が生じないため、オフ時のリーク電流の発生が少なくなる。
As shown in FIG. 18A, when the
一方、図１８（Ｂ）に示すように、画素電極１０１が低電位ＬＯＷを保持している場合には、画素スイッチング素子１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて信号配線２０２側に接続されている側のソース・ドレイン領域１０２ａの電位が高電位ＨＩＧＨであるのに対し、そのソース・ドレイン領域１０２ａに層間絶縁膜１６を介して対面する保持容量素子１０３の下部電極１０３ｂは、低電位ＬＯＷである。このため、その間において電位差が生じ、オフ時のリーク電流の発生が多くなる。
On the other hand, as shown in FIG. 18B, when the
このように、画素トランジスタ１０２の一対のソース・ドレイン領域１０２ａ，１０２ｂにおいて駆動時にドレイン側となる電位と、信号配線２０２または下部電極１０３ｂのように、そのドレイン側に対して層間絶縁膜１６を介して対面している導電層の電位とが、互いに異なる場合には、上記のような不具合が生ずる場合がある。
In this way, the potential on the drain side during driving in the pair of source /
図１９は、液晶パネルの解像度と、リーク輝点不良率との関係を示す図である。 FIG. 19 is a diagram showing the relationship between the resolution of the liquid crystal panel and the leak bright spot defect rate.
図１９に示すように、液晶パネルの解像度が高くなるに伴って、リーク輝点不良率（％）が高くなってきているため、この要因によって、画像品質の低下が発生する場合がある。 As shown in FIG. 19, as the resolution of the liquid crystal panel is increased, the leak bright spot defect rate (%) is increased. Therefore, the image quality may be deteriorated due to this factor.
以上のように、画素領域の開口率を向上させるために、アレイ基板１１の面において、画素スイッチング素子１０２を、信号配線２０２や保持容量素子１０３の下部電極１０３ｂなどの導電層に対面するように形成する場合や、解像度を向上させる場合においては、オフ時のリーク電流が大きくなって画像の保持特性の低下が顕著になると共に、反転駆動時においてフリッカや残像が発生しやすくなるため、画像品質が低下する不具合が顕在化する場合がある。
As described above, in order to improve the aperture ratio of the pixel region, the
したがって、本発明は、画像品質を向上可能な表示装置およびその製造方法を提供することを目的とする。 Therefore, an object of the present invention is to provide a display device capable of improving image quality and a method for manufacturing the same.
上記目的の達成のため、本発明の表示装置は、基板において複数の画素が形成された画素領域にて画像を表示する表示装置であって、前記画素領域において前記複数の画素のそれぞれに対応するように複数が形成され、前記画素に接続されている画素スイッチング素子と、前記画素スイッチング素子に接続されており、前記画素スイッチング素子に対面する領域を含むように前記画素領域に形成されている導電層と、前記導電層と前記画素スイッチング素子との間に介在するように前記画素領域に形成されている層間絶縁膜とを有し、前記画素スイッチング素子は、チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が一対で形成されている半導体層と、前記チャネル形成領域に対応するように形成されているゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル形成領域に対応するように形成されているゲート電極とを含み、前記導電層は、前記第１のソース・ドレイン領域に接続されており、前記層間絶縁膜は、前記第２のソース・ドレイン領域に対応する領域に形成された第１の厚さが、前記ゲート電極に対応する領域に形成された第２の厚さよりも厚くなるように形成されている。 In order to achieve the above object, a display device of the present invention is a display device that displays an image in a pixel region in which a plurality of pixels are formed on a substrate, and corresponds to each of the plurality of pixels in the pixel region. A plurality of pixel switching elements connected to the pixel, and a conductive layer formed in the pixel region so as to include a region connected to the pixel switching element and facing the pixel switching element. And an interlayer insulating film formed in the pixel region so as to be interposed between the conductive layer and the pixel switching element. The pixel switching element includes a first layer so as to sandwich the channel formation region. And a semiconductor layer in which a second source / drain region is formed in a pair, and gate insulation formed so as to correspond to the channel formation region And a gate electrode formed so as to correspond to the channel formation region via the gate insulating film, and the conductive layer is connected to the first source / drain region, and the interlayer insulation The film is formed such that a first thickness formed in a region corresponding to the second source / drain region is thicker than a second thickness formed in a region corresponding to the gate electrode. Yes.
上記目的の達成のため、本発明の表示装置の製造方法は、基板において複数の画素が形成された画素領域にて画像を表示する表示装置の製造方法であって、前記画素に接続する画素スイッチング素子を前記複数の画素のそれぞれに対応するように前記画素領域に複数形成する画素スイッチング素子形成工程と、前記画素スイッチング素子に接続する導電層を、前記画素スイッチング素子に対面するように前記画素領域に形成する導電層形成工程と、前記画素領域において前記導電層と前記画素スイッチング素子との間に介在するように層間絶縁膜を形成する層間絶縁膜形成工程とを有し、前記画素スイッチング素子形成工程は、チャネル形成領域を挟むように第１および第２のソース・ドレイン領域を半導体層に形成するソース・ドレイン領域形成工程と、前記チャネル形成領域に対応するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を介して前記チャネル形成領域に対応するようにゲート電極を形成するゲート電極形成工程とを含み、前記導電層形成工程においては、前記導電層を前記第１のソース・ドレイン領域に接続するように形成し、前記層間絶縁膜形成工程においては、前記第２のソース・ドレイン領域に対応する領域に形成された第１の厚さが、前記ゲート電極に対応する領域に形成された第２の厚さよりも厚くなるように前記層間絶縁膜を形成する。 In order to achieve the above object, a method for manufacturing a display device according to the present invention is a method for manufacturing a display device that displays an image in a pixel region in which a plurality of pixels are formed on a substrate, and includes pixel switching connected to the pixels. A pixel switching element forming step for forming a plurality of elements in the pixel area so as to correspond to each of the plurality of pixels, and a conductive layer connected to the pixel switching element facing the pixel switching element A conductive layer forming step for forming the pixel switching element, and an interlayer insulating film forming step for forming an interlayer insulating film so as to be interposed between the conductive layer and the pixel switching element in the pixel region. The process includes forming a first and second source / drain region in the semiconductor layer so as to sandwich the channel formation region. Forming a gate insulating film corresponding to the channel forming region; forming a gate electrode corresponding to the channel forming region via the gate insulating film; In the conductive layer forming step, the conductive layer is formed so as to be connected to the first source / drain region, and in the interlayer insulating film forming step, the second source / drain region is formed. The interlayer insulating film is formed so that the first thickness formed in the region corresponding to the second region is thicker than the second thickness formed in the region corresponding to the gate electrode.
本発明によれば、画像品質を向上可能な表示装置およびその製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the display apparatus which can improve image quality, and its manufacturing method can be provided.
以下、本発明の実施形態の一例について、図面を参照して説明する。 Hereinafter, an example of an embodiment of the present invention will be described with reference to the drawings.
＜実施形態１＞
（構成）
図１，図２，図３，図４は、本発明にかかる実施形態１の液晶表示装置において、液晶パネル１を示す図である。
<
(Constitution)
1, FIG. 2, FIG. 3 and FIG. 4 are diagrams showing a
ここで、図１は、本発明にかかる実施形態１の液晶表示装置において、液晶パネル１の構成を示す断面図である。また、図２は、本発明にかかる実施形態１の液晶表示装置において、液晶パネル１の回路構成を示す回路図である。また、図３は、本発明にかかる実施形態１の液晶表示装置において、液晶パネル１の一部を示す平面図である。図３は、図２において一点鎖線で囲った部分ａを示している。また、図４は、本発明にかかる実施形態１の液晶表示装置において、液晶パネル１の一部を示す断面図である。図４のアレイ基板１１から層間絶縁膜１７までの部分は、図３におけるＡ１−Ａ２部分について示している。
Here, FIG. 1 is a cross-sectional view showing the configuration of the
液晶パネル１は、図１に示すように、アレイ基板１１と、対向基板２１と、液晶層３１とを有する。また、この他に、図２に示すように、液晶パネル１は、対向電極２３と、画素電極１０１と、画素スイッチング素子１０２と、保持容量素子１０３と、走査配線２０１と、信号配線２０２と、保持容量配線２０３と、ゲートドライバ３０１と、ソースドライバ３０２とを有する。つまり、本実施形態の液晶パネル１は、アクティブマトリクス方式である。各部について順次説明する。
As shown in FIG. 1, the
アレイ基板１１は、図１に示すように、基板であり、たとえば、ガラスなどのように、光を透過する絶縁体により形成されている。アレイ基板１１においては、図２に示した部材において、画素電極１０１と画素スイッチング素子１０２と保持容量素子１０３と走査配線２０１と信号配線２０２と保持容量配線２０３とゲートドライバ３０１とソースドライバ３０２とが形成されている。ここでは、図２に示すように、画素電極１０１と画素スイッチング素子１０２と保持容量素子１０３と走査配線２０１と信号配線２０２と保持容量配線２０３とが、液晶パネル１の画素領域ＰＲに形成されている。そして、ゲートドライバ３０１とソースドライバ３０２とが、その画素領域ＰＲの周辺領域に形成されている。
As shown in FIG. 1, the
対向基板２１は、図１に示すように、基板であり、アレイ基板１１と同様に、たとえば、ガラスなどのように、光を透過する絶縁体により形成されている。対向基板２１は、図１に示すように、一方の面がアレイ基板１１に間隔を隔てて対面している。そして、対向基板２１は、画素領域ＰＲの周囲においてシール材によってアレイ基板１１に貼り付けられている。そして、図４に示すように、そのアレイ基板１１に対面する面に、対向電極２３がＩＴＯなどの透明電極として形成されている。ここでは、複数の画素電極１０１に対応する共通電極として、画素領域ＰＲの全面を覆うようにベタ状に形成されている。
As shown in FIG. 1, the
液晶層３１は、図１に示すように、アレイ基板１１と対向基板２１との間に、たとえば、ツイストネマティック型の液晶が注入され、配向処理されている。そして、液晶層３１は、図２に示すように、画素電極１０１と対向電極２３とに接続されており、その画素電極１０１と対向電極２３とによって印加される電圧に基づいて配向状態が変化し、画像の表示が行われる。
As shown in FIG. 1, for example, twisted nematic liquid crystal is injected into the
アレイ基板１１に形成されている各部について説明する。
Each part formed on the
画素電極１０１は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの導電材料を用いて形成された透明電極であり、図２に示すように、画素領域ＰＲにおいて、複数がｘ方向とｙ方向とに並ぶようにマトリクス状に配置され、液晶層３１に接続する。
The
画素スイッチング素子１０２は、図２に示すように、画素領域ＰＲにおいて、複数の画素電極１０１のそれぞれに対応するように、ｘ方向とｙ方向とに複数がマトリクス状に配置されており、それぞれが各画素電極１０１に接続されている。そして、図４に示すように、画素スイッチング素子１０２は、アレイ基板１１において対向基板２１に対面する側の面に、遮光膜１２と層間絶縁膜１３とを介するように形成されている。また、図４に示すように、画素スイッチング素子１０２は、アレイ基板１１の面において信号配線２０２が形成される領域に対応するように形成されている。つまり、画素スイッチング素子１０２は、アレイ基板１１の面の垂直方向ｚにおいて、信号配線２０２に対して、層間絶縁膜１６を介してオーバーラップするように形成されている。
As shown in FIG. 2, a plurality of
本実施形態においては、画素スイッチング素子１０２は、図３と図４とに示すように、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）であって、半導体層１４と、ゲート絶縁膜１０２ｘと、ゲート電極１０２ｇとを含む。画素スイッチング素子１０２は、たとえば、ポリシリコンを用いたＴＦＴであって、図４に示すように、半導体層１４とゲート絶縁膜１０２ｘとゲート電極１０２ｇとが、アレイ基板１１の側から順次形成されているトップゲート型であり、ＬＤＤ構造である。
In the present embodiment, the
つまり、画素スイッチング素子１０２においては、図４に示すように、半導体層１４は、ポリシリコンであって、チャネル形成領域１０２ｃを挟むように第１および第２のソース・ドレイン領域１０２ａ，１０２ｂが一対で形成されている。
That is, in the
ここでは、半導体層１４にチャネル領域１０２ｃを挟むように形成された第１および第２のソース・ドレイン領域１０２ａ，１０２ｂにおいて、一方の第１のソース・ドレイン領域１０２ａは、信号配線２０２に接続され、他方の第２のソース・ドレイン領域１０２ｂは、画素電極１０１と保持容量素子１０３とに接続されている。
Here, in the first and second source /
また、第１および第２のソース・ドレイン領域のそれぞれは、第１および第２の不純物拡散領域１０２Ｆａ，１０２Ｆｂと、第１および第２の低濃度不純物領域１０２Ｌａ，１０２Ｌｂとをそれぞれ有する。ここで、第１および第２の不純物拡散領域１０２Ｆａ，１０２Ｆｂは、半導体層１４においてチャネル形成領域１０２ｃを挟む領域に不純物を拡散させることによって形成されている。そして、第１および第２の低濃度不純物領域１０２Ｌａ，１０２Ｌｂのそれぞれは、その第１および第２の不純物拡散領域１０２Ｆａ，１０２Ｆｂとチャネル形成領域１０２ｃとの間において、その第１および第２の不純物拡散領域１０２Ｆａ，１０２Ｆｂよりも低い不純物濃度になるように半導体層１４に不純物を拡散させることによって形成されている。
Each of the first and second source / drain regions has first and second impurity diffusion regions 102Fa and 102Fb and first and second low-concentration impurity regions 102La and 102Lb, respectively. Here, the first and second impurity diffusion regions 102Fa and 102Fb are formed by diffusing impurities in a region of the
そして、ゲート絶縁膜１０２ｘは、そのチャネル形成領域１０２ｃに対面するように形成されている。
The
また、ゲート電極１０２ｇは、図４に示すように、ゲート絶縁膜１０２ｘを介してチャネル形成領域１０２ｃに対応するように形成されており、図２に示すように、走査配線２０１に接続されている。
Further, the
そして、画素スイッチング素子１０２は、走査配線２０１を介してゲートドライバ３０１からゲート電極１０２ｇに入力される走査信号によって駆動制御される。また、画素スイッチング素子１０２は、信号配線２０２を介してソースドライバ３０２から画素スイッチング素子１０２にデータ信号が供給される。そして、画素スイッチング素子１０２は、オン状態の場合には、データ信号を画素電極１０１と保持容量素子１０３とのそれぞれに供給する。
The
保持容量素子１０３は、図２に示すように、画素領域ＰＲにおいて、複数の画素電極１０１のそれぞれに対応するように、ｘ方向とｙ方向とのそれぞれに複数がマトリクス状に配置されている。そして、保持容量素子１０３は、液晶層３１による静電容量と並列になるように形成され、液晶層３１に印加されるデータ信号による電荷を保持する。また、図４に示すように、保持容量素子１０３は、画素スイッチング素子１０２と同様に、アレイ基板１１の面において信号配線２０２が形成される領域に対応するように形成されている。つまり、保持容量素子１０３は、アレイ基板１１の面の垂直方向において、信号配線２０２に対して、層間絶縁膜１６を介してオーバーラップするように形成されている。また、図４に示すように、保持容量素子１０３は、アレイ基板１１において対向基板２１に対面する側の面に、遮光膜１２と層間絶縁膜１３とを介するように、形成されている。そして、図４に示すように、保持容量素子１０３は、上部電極１０３ａと下部電極１０３ｂと誘電体膜１０３ｃとを有しており、下部電極１０３ｂと誘電体膜１０３ｃと上部電極１０３ａとがアレイ基板１１の側から順次形成されている。
As shown in FIG. 2, a plurality of
ここでは、保持容量素子１０３において上部電極１０３aは、ゲート電極１０２ｇと同様にして導電材料によって形成されており、保持容量配線２０３に接続されている。本実施形態においては、上部電極１０３aは、図４に示すように、半導体層１４において第２のソース・ドレイン領域１０２ｂに対応する領域に対面するように形成されている。具体的には、第２のソース・ドレイン領域１０２ｂにおいて第２の不純物拡散領域１０２Ｆｂに対応する領域に、上部電極１０３ａが対面するように形成されている。そして、上部電極１０３ａは、画素スイッチング素子１０２が形成された領域においてゲート電極１０２ｇに対応する領域にて層間絶縁膜１６が形成された第２の厚さＤ２に対して、上部電極１０３ａとゲート電極１０２との互いの端部の間隔が、１．８倍以下に隔てられるように形成されている。つまり、上部電極１０３ａは、ゲート電極１０２ｇと信号配線２０２との間において形成された層間絶縁膜１６の第２の厚さＤ２に対して１．８倍以下の間隔になるように、上部電極１０３ａとゲート電極１０２ｇとの互いの端部を隣接させて形成する。
Here, in the
そして、下部電極１０３ｂは、図２に示すように、画素スイッチング素子１０２の第１および第２のソース・ドレイン領域１０２ａ，１０２ｂにおいて信号配線２０２が接続されていない側の第２のソース・ドレイン領域１０２ｂに接続されている。本実施形態においては、上記のように、上部電極１０３ａが半導体層１４において第２のソース・ドレイン領域１０２ｂに対応する領域に対面するように形成されており、その第２のソース・ドレイン領域１０２ｂにおいて上部電極１０３ａに対面する領域が、下部電極１０３ｂとして機能する。ここでは、第２のソース・ドレイン領域１０２ｂにおいて第２の不純物拡散領域１０２Ｆｂに対応する領域に、上部電極１０３ａが対面するように形成されており、その第２の不純物拡散領域１０２Ｆｂにおいて上部電極１０３ａに対面する領域が下部電極１０３ｂとして機能する。すなわち、画素スイッチング素子１０２と保持容量素子１０３とのそれぞれにおいては、同じ領域に形成された半導体層１４によって、第１のソース・ドレイン領域１０２ａと下部電極１０３ｂとのそれぞれが機能する。
As shown in FIG. 2, the
また、誘電体膜１０３ｃは、上部電極１０３ａと下部電極１０３ｂとが対面する間に、挟まれるように形成されている。
The
走査配線２０１は、図２に示すように、画素領域ＰＲにおいて、ｘ方向に延在して形成されており、そのｘ方向に並ぶ複数の画素スイッチング素子１０２に接続している。また、走査配線２０１は、ｙ方向に並ぶ複数の画素スイッチング素子１０２に対応するように、ｙ方向に間隔を隔てて並んで複数が形成されている。そして、走査配線２０１は、ゲートドライバ３０１に接続されており、ゲートドライバ３０１からの走査信号を、画素電極１０１の行を順次選択するように画素スイッチング素子１０２に供給する。
As shown in FIG. 2, the
信号配線２０２は、図２に示すように、画素領域ＰＲにおいて、ｙ方向に延在して形成されており、ｙ方向に並ぶ複数の画素スイッチング素子１０２に接続している。また、信号配線２０２は、ｘ方向に並ぶ複数の画素スイッチング素子１０２に対応するように、ｘ方向に間隔を隔てて並んで複数が形成されている。そして、信号配線２０２は、走査信号が供給された画素スイッチング素子１０２を介してデータ信号を画素電極１０１に供給する。本実施形態においては、信号配線２０２は、図３と図４とに示すように、画素領域ＰＲにおいて画素スイッチング素子１０２に対面する領域を含むように形成されており、画素スイッチング素子１０２の第１のソース・ドレイン領域１０２ａに接続されている。
As shown in FIG. 2, the
保持容量配線２０３は、図２に示すように、画素領域ＰＲにおいて、ｘ方向に延在して形成されており、ｘ方向に並ぶ複数の保持容量素子１０３に接続している。また、保持容量配線２０３は、ｙ方向に並ぶ複数の保持容量素子１０３に対応するように、ｙ方向に間隔を隔てて並んで複数が形成されている。そして、保持容量配線２０３は、保持容量素子１０３の反対側が対向電極２３に接続されている。
As shown in FIG. 2, the
上記の液晶パネル１においては、図４に示すように、画素スイッチング素子１０２と信号配線２０２との間に介在するように、層間絶縁膜１６が画素領域ＰＲに形成されている。たとえば、層間絶縁膜１６は、光を透過する絶縁材料によって形成されている。
In the
本実施形態においては、図４に示すように、層間絶縁膜１６は、ゲート電極１０２ｇと上部電極１０３ａとの間の間隔を埋めるように形成されており、第２のソース・ドレイン領域１０２Ｌｂに対応する領域に形成された第１の厚さＤ１が、ゲート電極１０２ｇに対応する領域に形成された第２の厚Ｄ２さよりも厚くなるように形成されている。そして、層間絶縁膜１６は、第２のソース・ドレイン領域１０２ｂに対応する領域と、ゲート電極１０２ｇに対応する領域とを平坦化するように形成されている。また、層間絶縁膜１６は、その第１の厚さＤ１が、第１のソース・ドレイン領域１０２ａに対応する領域の第３の厚さＤ３よりも厚くなるように形成されている。ここでは、層間絶縁膜１６は、画素を反転駆動する際に第２のソース・ドレイン領域１０２ｂと信号配線２０２とにおいて生ずるオフ電流が、その画素が高電位である場合と低電位である場合とのそれぞれにおいて等しくなるように、第１の厚さＤ１が規定されている。具体的には、層間絶縁膜１６は、第２の厚さＤ２と第３の厚さＤ３が５００μｍであるのに対し、第１の厚さＤ１が、たとえば、７００μｍになるように形成されている。詳細については後述するが、この層間絶縁膜の第１の厚さＤ１を７００μｍ以上にすることによって、画素を反転駆動する際に高電位ＨＩＧＨで駆動する場合と低電位ＬＯＷで駆動する場合とのそれぞれにおいて、オフ電流が互いに等しくすることができるからである。
In the present embodiment, as shown in FIG. 4, the
（製造方法）
以下より、上記の液晶パネル１の製造方法について説明する。
(Production method)
Below, the manufacturing method of said
図５は、本発明にかかる実施形態１おいて、アレイ基板１１側の各工程を示す断面図である。図６は、本発明にかかる実施形態１において、図５に次いで、アレイ基板１１側の各工程を示す断面図である。図５と図６とにおいては、図５（Ａ），図５（Ｂ），図５（Ｃ），図６（Ｄ），図６（Ｅ）の順にて、アレイ基板１１側の各工程を示している。
FIG. 5 is a cross-sectional view showing each process on the
まず、図５（Ａ）に示すように、アレイ基板１１に、遮光膜１２と層間絶縁膜１３と半導体層１４と絶縁膜１５とを順次形成する。
First, as shown in FIG. 5A, a
ここでは、アレイ基板１１に、たとえば、金属やシリサイドなどの遮光材料からなる導電体膜を、２００ｎｍ厚程度、堆積して設けた後に、アレイ基板１１に形成される画素スイッチング素子１０２と保持容量素子１０３との形成領域および走査配線２０１の形成領域に対応するように、その導電体膜をパターン加工して、遮光層１２を形成する。つまり、遮光層１２を、走査配線２０１を兼ねるように形成する。その後、その遮光層１２を被覆するように、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化物の層間絶縁膜１３を、４００から６００ｎｍ厚になるように形成する。
Here, for example, a
その後、画素スイッチング素子１０２のチャネル形成領域１０２ｃと、第１および第２のソース・ドレイン領域１０２ａ，１０２ｂとを形成する領域と、保持容量素子１０３を形成する領域とを被覆するようにして、層間絶縁膜１３の上に、たとえば、ＣＶＤ法によりアモルファスシリコン膜を設ける。そして、アモルファスシリコン膜を熱処理して水素脱離を行い、ポリシリコン膜の半導体層１４を形成する。
Thereafter, the
そして、その半導体層１４をパターン加工する。ここでは、図３に示すように、遮光膜１２が形成された領域内において、画素スイッチング素子１０２のチャネル形成領域１０２ｃと第１および第２のソース・ドレイン領域１０２ａ，１０２ｂの形成領域と、保持容量素子１０３の下部電極１０３ｂの形成領域とに対応するように、レジストマスクを用いてエッチング処理を施すことによってパターン加工を実施する。
Then, the
その後、画素スイッチング素子１０２のゲート絶縁膜１０２ｘの形成領域と、保持容量素子１０３の誘電体膜１０３ｃの形成領域とに対応するように、絶縁膜１５を形成する。そして、所定の閾値になるように、半導体層１４に不純物を注入する。
Thereafter, the insulating
つぎに、図５（Ｂ）に示すように、半導体層１４において、画素スイッチング素子１０２の第２の不純物拡散領域１０２Ｆｂと、保持容量素子１０３の下部電極１０３ｂとを兼ねる領域に、不純物を注入する。
Next, as shown in FIG. 5B, impurities are implanted into the region that also serves as the second impurity diffusion region 102Fb of the
ここでは、半導体層１４において画素スイッチング素子１０２の第２の不純物拡散領域１０２Ｆｂと保持容量素子１０３の下部電極１０３ｂとを兼ねる領域以外の領域を、レジストマスクＲ１で覆う。その後、半導体層１４において画素スイッチング素子１０２の第２の不純物拡散領域１０２Ｆｂと保持容量素子１０３の下部電極１０３ｂとを兼ねる領域に、たとえば、リンを、１０１５／ｃｍ２になるようにイオン注入する。そして、レジストマスクＲ１を除去する。
Here, a region of the
つぎに、図５（Ｃ）に示すように、画素スイッチング素子１０２のゲート電極１０２ｇと、保持容量素子１０３の上部電極１０３ａとを形成後、画素スイッチング素子１０２の第１および第２の低濃度不純物領域１０２Ｌａ，１０２Ｌｂを形成する。
Next, as shown in FIG. 5C, after forming the
ここでは、ゲート絶縁膜１０２ｘおよび誘電体膜１０３ｃを構成するシリコン酸化膜の上に、たとえば、ＣＶＤ法により、ポリシリコン膜を成膜する。その後、そのポリシリコン膜にリンをドーピングし導電体とする。そして、レジストマスクを用いたエッチングにより、そのポリシリコン膜をパターン加工して、半導体層１４のチャネル形成領域１０２ｃに対応する位置にゲート電極１０２ｇを形成する。また、同様にして、レジストマスクを用いたエッチングにより、そのポリシリコン膜を保持容量素子１０３の上部電極１０３ａとするパターン加工をする。
Here, a polysilicon film is formed on the silicon oxide film constituting the
本実施形態においては、半導体層１４において上部電極１０３ａが第２のソース・ドレイン領域１０２ｂに対応する領域に対面するようにパターン加工する。具体的には、第２のソース・ドレイン領域１０２ｂにおいて第２の不純物拡散領域１０２Ｆｂに対応する領域に、上部電極１０３ａを対面させる。そして、ここでは、後の工程において、画素スイッチング素子１０２のゲート電極１０２ｇに対応する領域にて層間絶縁膜１６が形成される第２の厚さＤ２に対して、上部電極１０３ａとゲート電極１０２との互いの端部が、１．８倍以下の間隔を隔てられるように、ゲート電極１０２ｇと上部電極１０３ａとをパターン加工する。
In the present embodiment, pattern processing is performed so that the
この後、ゲート電極１０２ｇおよび上部電極１０３ａをマスクとして、リンをイオンドーピングし、半導体層１４のチャネル形成領域１０２ｃを挟むようにして、第１および第２の低濃度不純物領域１０２Ｌａ，１０２Ｌｂを半導体層１４に形成する。たとえば、リンを、１〜３×１０１３／ｃｍ２になるように注入する。つまり、セルフアライン方式によって、半導体層１４においてゲート電極１０２ｇと上部電極１０３ａとの間に対応する領域と、半導体層１４においてゲート電極１０２ｇを介してその領域に対して反対側に位置する領域とのそれぞれに、不純物を注入する。
Thereafter, phosphorus is ion-doped using the
つぎに、図６（Ｄ）に示すように、画素スイッチング素子１０２の第１の不純物拡散領域１０２Ｆａを形成する。
Next, as shown in FIG. 6D, a first impurity diffusion region 102Fa of the
ここでは、半導体層１４において画素スイッチング素子１０２の第１の不純物拡散領域１０２Ｆａの形成領域以外の領域を、レジストマスクＲ２で覆う。その後、半導体層１４において画素スイッチング素子１０２の第１の不純物拡散領域１０２Ｆａを形成する領域に、たとえば、リンを、１０１５／ｃｍ２になるように注入する。そして、レジストマスクＲ２を除去する。
Here, the region other than the formation region of the first impurity diffusion region 102Fa of the
つぎに、図６（Ｅ）に示すように、層間絶縁膜１６を形成する。
Next, as shown in FIG. 6E, an
ここでは、たとえば、ＣＶＤ法によってシリコン酸化物を堆積させることによって、層間絶縁膜１６を形成する。その後、アレイ基板１１を熱処理し、上記のようにしてイオンドーピングされた不純物を活性化させる。
Here, for example, the
本実施形態においては、図４に示すように、ゲート電極１０２ｇと上部電極１０３ａとの間の間隔を埋めるように層間絶縁膜１６を形成する。ここでは、第２のソース・ドレイン領域１０２Ｌｂに対応する領域に形成された第１の厚さＤ１が、ゲート電極１０２ｇに対応する領域に形成された第２の厚Ｄ２よりも厚くなるように形成する。また、その第１の厚さＤ１が、第１のソース・ドレイン領域１０２ａに対応する領域の第３の厚さＤ３よりも厚くなるように層間絶縁膜１６を形成する。そして、第２のソース・ドレイン領域１０２ｂに対応する領域と、ゲート電極１０２ｇに対応する領域とを平坦化するように、層間絶縁膜１６を形成する。ここでは、画素を反転駆動する際に第２のソース・ドレイン領域１０２ｂと信号配線２０２とにおいて生ずるオフ電流が、その画素が高電位である場合と低電位である場合とのそれぞれにおいて等しくなるように、第１の厚さＤ１を規定して、層間絶縁膜１６を形成する。具体的には、第２の厚さＤ２と第３の厚さＤ３が５００μｍであるのに対し、第１の厚さＤ１が、７００μｍ以上になるように、層間絶縁膜１６を形成する。
In the present embodiment, as shown in FIG. 4, the
この後、図４に示すように、第１の不純物拡散領域１０２ａの表面を露出するように、層間絶縁膜１６にコンタクトホールを形成した後、たとえば、スパッタリング法により、アルミニウム膜などの導電体膜をコンタクトホールに埋め込むようにして堆積する。そして、レジストマスクを用いたエッチングにより、その導電体膜をパターン加工して、信号配線２０２を形成する。そして、信号配線２０２を被覆するように、たとえば、プラズマＣＶＤ法により、シリコン酸化物を堆積して層間絶縁膜１７を形成する。その後、ＣＭＰ処理などの平坦化処理を施す。そして、特に、図示しないが、画素スイッチング素子１０２の第２の不純物拡散領域１０２ｂの表面が露出するようにコンタクトホールを形成後、たとえば、チタン膜などの導電体膜をコンタクトホールに埋め込むようにして堆積して接続導電層（図示なし）を形成する。そして、その接続導電層と電気的に接続するように、スパッタリング法によりＩＴＯ膜を成膜した後、そのＩＴＯ膜をパターン加工することによって、画素電極１０１を形成する。
Thereafter, as shown in FIG. 4, after forming a contact hole in the
一方で、図４に示すように、対向基板２１においては、ＩＴＯ膜で、対向電極２３を形成する。
On the other hand, as shown in FIG. 4, in the
その後、図４に示すように、画素電極１０１が形成されたアレイ基板１１と、対向電極２３が形成された対向基板２１とを、画素電極１０１と対向電極２３とが対向するように貼り合わせる。貼り合わせるに当たり、まず、アレイ基板１１と対向基板２１とにポリイミドの配向膜（図示なし）を形成する。そして、それぞれの配向膜をラビング処理し、所定のギャップを有するようにして、シール材を用いて接着して貼り合わせる。その後、アレイ基板１１と対向基板２１との間のギャップに液晶層３１を注入し、液晶層３１を配向させて液晶セルを形成する。
Thereafter, as shown in FIG. 4, the
そして、液晶セルを駆動させる駆動回路や、偏光板、バックライトなどの周辺機器を実装して、本実施形態の液晶表示装置を完成する。 Then, a driving circuit for driving the liquid crystal cell and peripheral devices such as a polarizing plate and a backlight are mounted to complete the liquid crystal display device of this embodiment.
（動作）
以下より、本実施形態の液晶表示装置の動作について説明する。
(Operation)
The operation of the liquid crystal display device of this embodiment will be described below.
上記の液晶パネル１を駆動する場合においては、ゲートドライバ３０１がｙ方向に並ぶ走査配線２０１に走査信号を時間分割して順次走査して供給し、画素スイッチング素子１０２をオン状態にする。そして、この走査信号の供給のタイミングに合わせて、ソースドライバ３０２がデータ信号を信号配線２０２に供給し、オン状態の画素スイッチング素子１０２を介して画素電極１０１にデータ信号が印加される。これにより、液晶層３１に電圧が印加され、液晶層３１の光学特性が変化して、画像の表示が実施される。
In the case of driving the
ここでは、前述したように液晶パネル１を駆動させる際、液晶層３１の劣化を防止するために、交流による反転駆動が行われている。反転駆動により、画素電極１０１と対向電極２３とに電圧を印加し、その電圧に基づいて液晶層３１の配向状態が変化する。液晶層３１の配向状態を変化させて、バックライトなどの光源からの光の透過を制御して、画面の表示が行われる。
Here, as described above, when the
この場合においては、高電位ＨＩＧＨでの駆動と低電位ＬＯＷでの駆動との間においてオフ電流の大きさが、顕著に異なる場合があり、フリッカの発生などにより画像品質が低下する場合がある。しかしながら、本実施形態においては、画素スイッチング素子１０２と信号配線２０２との間の層間絶縁膜１６を、第２のソース・ドレイン領域１０２ｂに対応する領域に形成された第１の厚さＤ１が、ゲート電極１０２ｇに対応する領域の第２の厚さＤ２および第１のソース・ドレイン領域１０２ａに対応する領域の第３の厚さＤ３よりも厚くなるように形成することによって、反転駆動する際に第２のソース・ドレイン領域１０２ｂと信号配線２０２とにおいて生ずるオフ電流が、画素が高電位ＨＩＧＨである場合と低電位ＬＯＷである場合とのそれぞれにおいて等しくなるように調整しているために、この不具合を改善することができる。
In this case, the magnitude of the off-state current may be significantly different between the driving at the high potential HIGH and the driving at the low potential LOW, and the image quality may be deteriorated due to the occurrence of flicker. However, in the present embodiment, the first thickness D1 formed in the region corresponding to the second source /
図７は、本発明にかかる実施形態において、高電位ＨＩＧＨで駆動された場合のオフ電流Ｉｂｈと、低電位ＬＯＷで駆動された場合のオフ電流Ｉｂｌとのそれぞれと、第２のソース・ドレイン領域１０２ｂに対応する領域において層間絶縁膜１６が形成された第１の厚さＤ１との関係を示すと共に、リーク輝点不良率ＦＲ（％）の逆数と、その第１の厚さＤ１との関係を示す図である。図７においては、横軸が第１の厚さＤ１（ｎｍ）であり、縦軸において左辺が、オフ電流Ｉｂであり、右辺がリーク輝点不良率ＦＲ（％）の逆数を示している。そして、黒丸マークは、画素が高電位ＨＩＧＨで駆動された場合のオフ電流Ｉｂｈを示している。つまり、画素電極１０１の電位が高電位ＨＩＧＨであって、画素トランジスタ１０２のドレイン電位と、その画素トランジスタ１０２の上方に形成された信号配線２０２の電位とが大きく異なり、電位差がある場合を示している。そして、黒三角マークは、画素が低電位ＬＯＷで駆動された場合のオフ電流Ｉｂｌを示している。つまり、画素電極１０１の電位が低電位ＬＯＷであって、画素トランジスタ１０２のドレイン電位と、その画素トランジスタ１０２の上方に形成された信号配線２０２の電位とが同等であり、電位差がほとんど無い場合を示している。そして、米印のマークは、リーク輝点不良率ＦＲ（％）の逆数を示している。ここでは、リーク輝点不良率ＦＲ（％）の逆数が大きい方が、リーク輝点不良の発生が少ないため、画像品質が良好になることを示している。
FIG. 7 shows an off current Ibh when driven at a high potential HIGH, an off current Ibl when driven at a low potential LOW, and a second source / drain region in the embodiment according to the present invention. The relationship between the first thickness D1 in which the
図７に示すように、画素スイッチング素子１０２と信号配線２０２との間の層間絶縁膜１６において、第２のソース・ドレイン領域１０２ｂに対応する領域にて形成された層間絶縁膜１６の第１の厚さＤ１を、７００ｎｍ以上にすることによって、オフ電流の発生が顕著に少なくなってきており、リーク輝点不良率ＦＲ（％）の逆数が大きくなっている。特に、この第１の厚さＤ１を、１０００ｎｍ以上にすることによって、高電位ＨＩＧＨで駆動されている場合のオフ電流Ｉｂｈと、低電位ＬＯＷで駆動されている場合のオフ電流Ｉｂｌとは、略同じであって、ほとんど発生していない。
As shown in FIG. 7, in the
つまり、本実施形態は、画素スイッチング素子１０２のドレイン側と、そのドレイン側に対面しており、その画素スイッチング素子１０２のソース側に接続された信号配線２０２などの導電層との間において形成される層間絶縁膜１６の第１の厚さＤ１を、その画素スイッチング素子１０２のゲート電極１０２ｇと、その信号配線２０２との間において形成される層間絶縁膜の第２の厚さＤ２よりも厚くすることによって、オフ時のリーク電流の発生を抑制すると共に、高電位ＨＩＧＨと低電位ＬＯＷでの各駆動時においてオフ時の電位保持特性を同等にすることができる。
That is, this embodiment is formed between the drain side of the
したがって、本実施形態は、画素領域の開口率を向上させるためにアレイ基板１１の面にて画素スイッチング素子１０２を、信号配線２０２に対面するように形成する場合において、オフ時のリーク電流の発生によって、画像の保持特性が低下することと、反転駆動時においてフリッカや残像が発生することとを防止できるため、画像品質を向上することができる。
Therefore, in the present embodiment, when the
また、本実施形態においては、上部電極１０３ａとゲート電極１０２ｇとの互いの端部の間隔Ｓ１を、ゲート電極１０２ｇと信号配線２０２との間において形成された層間絶縁膜１６の第２の厚さＤ２に対して１．８倍以下になるように隣接させて形成する。これにより、上部電極１０３ａとゲート電極１０２ｇとの互いの端部の間においてＣＶＤ法によって堆積される層間絶縁膜１６の第１の厚さＤ１を、ゲート電極１０２ｇに対応する領域に形成される第２の厚さＤ２および第１のソース・ドレイン領域１０２ａに対応する領域の第３の厚さＤ３よりも、容易に厚くすることができる。したがって、上記のように、画像品質を向上することができる。
In the present embodiment, the distance S1 between the end portions of the
図８は、本発明にかかる実施形態１において、高電位ＨＩＧＨで駆動された場合のオフ電流Ｉｂｈと、第２のソース・ドレイン領域１０２ｂと信号配線２０２との間において形成された層間絶縁膜１６の第１の厚さＤ１とのそれぞれを、上部電極１０３ａとゲート電極１０２ｇとの互いの端部の間隔Ｓ１と、ゲート電極１０２ｇと信号配線２０２との間において形成された層間絶縁膜１６の第２の厚さＤ２との割合Ｒ（Ｒ＝Ｓ１／Ｄ２）に関連付けて示す図である。図８においては、横軸は、上部電極１０３ａとゲート電極１０２ｇとの互いの端部の間隔Ｓ１と、ゲート電極１０２ｇと信号配線２０２との間において形成された層間絶縁膜１６の第２の厚さＤ２との割合Ｒ（Ｒ＝Ｓ１／Ｄ２）を示している。そして、縦軸において、左辺は、高電位ＨＩＧＨで駆動された場合のオフ電流Ｉｂｈを示しており、右辺は、第２のソース・ドレイン領域１０２ｂと信号配線２０２との間において形成された層間絶縁膜１６の第１の厚さＤ１を示している。そして、黒丸マークは、画素が高電位ＨＩＧＨで駆動された場合のオフ電流Ｉｂｈを示している。また、白丸マークは、その第１の厚さＤ１を示している。
FIG. 8 shows an
図８に示すように、上部電極１０３ａとゲート電極１０２ｇとの互いの端部の間隔Ｓ１と、ゲート電極１０２ｇと信号配線２０２との間において形成された層間絶縁膜１６の第２の厚さＤ２との割合Ｒ（Ｒ＝Ｓ１／Ｄ２）を、０．５５以下にすることによって、第２のソース・ドレイン領域１０２ｂと信号配線２０２との間において形成される層間絶縁膜１６の第１の厚さＤ１が容易に厚く形成されるため、高電位ＨＩＧＨで駆動された場合のオフ電流Ｉｂｈを減少させることができる。ここでは、７０％程度、オフ特性が改善している。したがって、本実施形態は、より効果的に、画像品質を向上することができる。すなわち、上部電極１０３ａとゲート電極１０２ｇとの互いの端部の間隔Ｓ１と、ゲート電極１０２ｇと信号配線２０２との間において形成された層間絶縁膜１６の第２の厚さＤ２との割合Ｒ（Ｒ＝Ｓ１／Ｄ２）が０．５５以下である場合とは、上部電極１０３ａとゲート電極１０２ｇとの互いの端部の間隔Ｓ１を、ゲート電極１０２ｇと信号配線２０２との間において形成された層間絶縁膜１６の第２の厚さＤ２に対して１．８倍以下にすることと同義であるため、上記のような結果を得ることができる。
As shown in FIG. 8, the distance S1 between the end portions of the
また、本実施形態においては、画素スイッチング素子１０２の半導体層１４において第２のソース・ドレイン領域１０２ｂに対応する領域に、保持容量素子１０３の上部電極１０３ａが対面するように形成されている。そして、その第２のソース・ドレイン領域１０２ｂにおいて上部電極に対面する領域が、保持容量素子１０３の下部電極１０３ｂとして機能する。このため、本実施形態は、画素スイッチング素子１０２の第２のソース・ドレイン領域１０２ｂと、保持容量素子１０３の下部電極１０３ｂとが、半導体層１４の同一領域において互いに兼用されるように形成されているために、その第２のソース・ドレイン領域１０２ｂと下部電極１０３ｂとして機能させる領域が占める面積を縮小することができる。したがって、本実施形態は、透過光が、その第２のソース・ドレイン領域１０２ｂと下部電極１０３ｂとによって遮光される領域を減少することが可能であるために、開口率を向上でき、画像品質を向上させることができる。
Further, in the present embodiment, the
特に、本実施形態においては、第２のソース・ドレイン領域１０２ｂにおいて第２の不純物拡散領域１０２Ｆｂに対応する領域に上部電極１０３ａが対面するように形成されており、その第２の不純物拡散領域１０２Ｆｂにおいて上部電極１０３ａに対面する領域が下部電極１０３ｂとして機能する。このため、本実施形態は、画素スイッチング素子１０２がＬＤＤ構造のＴＦＴであるために、電気抵抗値が高い低濃度不純物拡散領域１０２Ｌａ，１０２Ｌｂによってドレイン端での電界集中を緩和させて、オフ電流を低減することができる。したがって、本実施形態は、より効果的に、画像品質を向上することができる。
In particular, in the present embodiment, the
なお、上記の実施形態において、アレイ基板１１は、本発明の基板に相当する。また、上記の実施形態において、半導体層１４は、本発明の半導体層に相当する。また、上記の実施形態において、層間絶縁膜１６は、本発明の層間絶縁膜に相当する。また、上記の実施形態において、対向基板２１は、本発明の対向基板に相当する。また、上記の実施形態において、液晶層３１は、本発明の液晶層に相当する。また、上記の実施形態において、画素電極１０１は、本発明の画素電極に相当する。また、上記の実施形態において、画素スイッチング素子１０２は、本発明の画素スイッチング素子に相当する。また、上記の実施形態において、ゲート絶縁膜１０２ｘは、本発明のゲート絶縁膜に相当する。また、上記の実施形態において、ゲート電極１０２ｇは、本発明のゲート電極に相当する。また、上記の実施形態において、チャネル形成領域１０２ｃは、本発明のチャネル形成領域に相当する。また、上記の実施形態において、第１のソース・ドレイン領域１０２ａは、本発明の第１のソース・ドレイン領域に相当する。また、上記の実施形態において、第２のソース・ドレイン領域１０２ｂは、本発明の第２のソース・ドレイン領域に相当する。また、上記の実施形態において、第１の不純物拡散領域１０２Ｆａは、本発明の第１の不純物拡散領域に相当する。また、上記の実施形態において、第２の不純物拡散領域１０２Ｆｂは、本発明の第２の不純物拡散領域に相当する。また、上記の実施形態において、第１の低濃度不純物領域１０２Ｌａは、本発明の第１の低濃度不純物領域１０２Ｌａに相当する。また、上記の実施形態において、第２の低濃度不純物領域１０２Ｌｂは、本発明の第２の低濃度不純物領域１０２Ｌｂに相当する。また、上記の実施形態において、保持容量素子１０３は、本発明の保持容量素子に相当する。また、上記の実施形態において、上部電極１０３ａは、本発明の第１電極に相当する。また、上記の実施形態において、下部電極１０３ｂは、本発明の第２電極に相当する。また、上記の実施形態において、誘電体膜１０３ｃは、本発明の誘電体膜に相当する。また、上記の実施形態において、信号配線２０２は、本発明の導電層に相当する。また、上記の実施形態において、画素領域ＰＲは、本発明の画素領域に相当する。
In the above embodiment, the
＜実施形態２＞
（構成）
図９，図１０は、本発明にかかる実施形態２の液晶表示装置において、液晶パネル１ｂを示す図である。
<
(Constitution)
9 and 10 are diagrams showing a liquid crystal panel 1b in the liquid crystal display device according to the second embodiment of the present invention.
ここで、図９は、本発明にかかる実施形態２の液晶表示装置において、液晶パネル１ｂの一部を示す平面図である。図９は、図２において一点鎖線で囲った部分ａを示している。また、図１０は、本発明にかかる実施形態２の液晶表示装置において、液晶パネル１ｂの一部を示す断面図である。図１０のアレイ基板１１から層間絶縁膜１８までの部分は、図９におけるＡ１−Ａ２部分について示している。
Here, FIG. 9 is a plan view showing a part of the liquid crystal panel 1b in the liquid crystal display device according to the second embodiment of the present invention. FIG. 9 shows a portion a surrounded by a dashed line in FIG. FIG. 10 is a cross-sectional view showing a part of the liquid crystal panel 1b in the liquid crystal display device according to the second embodiment of the present invention. The portion from the
図９と図１０とに示すように、本実施形態の液晶パネル１ｂは、保持容量素子１０３が形成されている位置が、実施形態１と異なる。また、本実施形態は、形状補正層１８が形成されている。本実施形態は、この点を除き、実施形態１と同様である。このため、重複する個所については、説明を省略する。
As shown in FIGS. 9 and 10, the liquid crystal panel 1b of the present embodiment is different from the first embodiment in the position where the
本実施形態において、保持容量素子１０３は、図９と図１０とに示すように、画素領域ＰＲにおいて、層間絶縁膜１６を介して、画素スイッチング素子１０２に対面する領域を含むように形成されている。具体的には、画素領域ＰＲの垂直方向ｚにおいて画素スイッチング素子１０２と信号配線２０２とに挟まれるように、保持容量素子１０３は形成されている。ここでは、保持容量素子１０３は、画素スイッチング素子１０２側から、下部電極１０３ｂ，誘電体膜１０３ｃ，上部電極１０３ａが順次形成されている。そして、実施形態１と同様に、画素スイッチング素子１０２の第２のソース・ドレイン領域１０２ｂに、下部電極１０３ｂが接続されている。
In the present embodiment, the
そして、形状補正層１８は、第１のソース・ドレイン領域１０２ａと保持容量素子１０３の下部電極１０３ｂとが対面する領域において、その第１のソース・ドレイン領域１０２ａと保持容量素子１０３の下部電極１０３ｂとに挟まれるように形成されている。また、形状補正層１８は、層間絶縁膜１６を堆積する際において、画素スイッチング素子１０２の第１のソース・ドレイン領域１０２ａと保持容量素子１０３の下部電極１０３ｂとの間において形成される層間絶縁膜１６の第１の厚さＤ１が、ゲート電極１０２ｇと下部電極１０３ｂとの間において層間絶縁膜１６が形成される第２の厚さＤ２よりも厚くなるように、ゲート電極１０２ｇに隣接して形成されている。具体的には、形状補正層１８は、画素領域ＰＲにおいて、画素スイッチング素子１０２のゲート電極１０２ｇの端部と自身端部との間隔が、ゲート電極１０２ｇ上において層間絶縁膜１６が堆積される第２の厚さＤ２に対して、１．８倍以下で隔てられるように形成されている。
The
（製造方法）
以下より、上記の液晶パネル１ｂの製造方法について説明する。
(Production method)
Below, the manufacturing method of said liquid crystal panel 1b is demonstrated.
図１１は、本発明にかかる実施形態２おいて、アレイ基板１１側の各工程を示す断面図である。図１２は、本発明にかかる実施形態２において、図１１に次いで、アレイ基板１１側の各工程を示す断面図である。図１１と図１２とにおいては、図１１（Ａ），図１１（Ｂ），図１１（Ｃ），図１２（Ｄ），図１２（Ｅ）の順にて、アレイ基板１１側の各工程を示している。
FIG. 11 is a cross-sectional view showing each process on the
まず、図１１（Ａ）に示すように、実施形態１と同様にして、アレイ基板１１に、遮光膜１２と層間絶縁膜１３と半導体層１４と絶縁膜１５とを順次形成する。
First, as shown in FIG. 11A, a
つぎに、図１１（Ｂ）に示すように、画素スイッチング素子１０２のゲート電極１０２ｇと、形状補正層１８とを形成する。
Next, as shown in FIG. 11B, the
ここでは、ゲート絶縁膜１０２ｘを構成するシリコン酸化膜の上に、たとえば、ＣＶＤ法により、ポリシリコン膜を成膜する。その後、そのポリシリコン膜にリンをドーピングし導電体とする。そして、レジストマスクを用いたエッチングにより、そのポリシリコン膜をパターン加工して、半導体層１４のチャネル形成領域１０２ｃに対応する位置にゲート電極１０２ｇを形成する。また、同様にして、レジストマスクを用いたエッチングにより、そのポリシリコン膜を形状補正層１８とするパターン加工をする。
Here, a polysilicon film is formed on the silicon oxide film constituting the
本実施形態においては、画素領域ＰＲにおいて画素スイッチング素子１０２のゲート電極１０２ｇの端部と形状補正層１８の端部との間隔Ｓ１が、後工程にてゲート電極１０２ｇ上において層間絶縁膜１６が堆積される第２の厚さＤ２に対して、１．８倍以下になるように形成する。
In this embodiment, in the pixel region PR, the interval S1 between the end of the
つぎに、図１１（Ｃ）に示すように、画素スイッチング素子１０２の第１および第２の低濃度不純物領域１０２Ｌａ，１０２Ｌｂを形成する領域にイオン注入する。
Next, as shown in FIG. 11C, ions are implanted into regions of the
ここでは、ゲート電極１０２ｇをマスクとして、リンをイオンドーピングし、半導体層１４のチャネル形成領域１０２ｃを挟むようにして、第１および第２の低濃度不純物領域１０２Ｌａ，１０２Ｌｂを半導体層１４に形成する。たとえば、リンを、１〜３×１０１３／ｃｍ２になるように注入する。
Here, phosphorus is ion-doped using the
つぎに、図１２（Ｄ）に示すように、半導体層１４において、画素スイッチング素子１０２の第１および第２の不純物拡散領域１０２Ｆｂを形成する領域に、イオン注入する。
Next, as shown in FIG. 12D, in the
ここでは、半導体層１４において画素スイッチング素子１０２の第１および第２の不純物拡散領域１０２Ｆa，１０２Ｆｂを形成する領域以外の領域を、レジストマスクＲ３で覆う。その後、半導体層１４において画素スイッチング素子１０２の第１および第２の不純物拡散領域１０２Ｆｂを形成する領域に、たとえば、リンを、１０１５／ｃｍ２になるようにイオン注入する。そして、レジストマスクＲ３を除去する。なお、半導体層１４において、ゲート電極１０２ｇと形状補正層１８との間隔Ｓ１に対応する部分が、低濃度不純物領域１０２Ｌａのみになるように形成してもよい。
Here, the region other than the region where the first and second impurity diffusion regions 102Fa and 102Fb of the
つぎに、図１２（Ｅ）に示すように、層間絶縁膜１６を形成する。
Next, as shown in FIG. 12E, an
ここでは、たとえば、ＣＶＤ法によってシリコン酸化物を堆積させることによって、層間絶縁膜１６を形成する。その後、アレイ基板１１を熱処理し、上記のようにしてイオンドーピングされた不純物を活性化させる。
Here, for example, the
本実施形態においては、図１２（Ｅ）に示すように、ゲート電極１０２ｇと形状補正層１８との間の間隔を埋めるように層間絶縁膜１６を形成する。ここでは、第１のソース・ドレイン領域１０２ａに対応する領域に形成された第１の厚さＤ１が、ゲート電極１０２ｇに対応する領域に形成された第２の厚Ｄ２さよりも厚くなるように形成する。また、その第１の厚さＤ１が、第２のソース・ドレイン領域１０２ｂに対応する領域の第３の厚さＤ３よりも厚くなるように層間絶縁膜１６を形成する。ここでは、画素を反転駆動する際に第１のソース・ドレイン領域１０２ａと下部電極１０３ｂとにおいて生ずるオフ電流が、その画素が高電位である場合と低電位である場合とのそれぞれにおいて等しくなるように、第１の厚さＤ１を規定して、層間絶縁膜１６を形成する。具体的には、第２の厚さＤ２と第３の厚さＤ３が５００μｍであるのに対し、第１の厚さＤ１が、７００μｍ以上になるように、層間絶縁膜１６を形成する。
In the present embodiment, as shown in FIG. 12E, the
この後、図１０に示すように、層間絶縁膜１６に、第２の不純物拡散領域１０２ｂの表面を露出するようにコンタクトホールを形成した後、保持容量素子１０３の下部電極１０３ｂと誘電体膜１０３ｃと上部電極１０３ａとを順次形成する。そして、保持容量素子１０３を被覆するように、たとえば、ＣＶＤ法により、シリコン酸化物の層間絶縁膜１７を形成する。そして、信号配線２０２を実施形態１と同様にして形成する。その後、実施形態１と同様にして、各部を形成することによって、液晶表示装置を完成させる。
Thereafter, as shown in FIG. 10, after forming a contact hole in the
以上のように、本実施形態においては、画素スイッチング素子１０２と保持容量素子１０３との間の層間絶縁膜１６を、第１のソース・ドレイン領域１０２ａに対応する領域に形成された第１の厚さＤ１が、ゲート電極１０２ｇに対応する領域の第２の厚さＤ２および第２のソース・ドレイン領域１０２ｂに対応する領域の第３の厚さＤ３よりも厚くなるように形成している。よって、反転駆動する際に第１のソース・ドレイン領域１０２ａと保持容量素子１０３の下部電極１０３ｂとにおいて生ずるオフ電流が、高電位ＨＩＧＨでの駆動の場合と低電位ＬＯＷでの駆動の場合とのそれぞれにおいて等しくなる。
As described above, in the present embodiment, the
このため、本実施形態は、アレイ基板１１の面にて画素スイッチング素子１０２を、保持容量素子１０３に対面するように形成する場合において、オフ電流の発生により画像の保持特性の低下することを防止すると共に、反転駆動時においてフリッカや残像が発生することが防止されるため、画像品質を向上することができる。
For this reason, in the present embodiment, when the
また、本実施形態においては、ゲート電極１０２ｇと形状補正層１８との互いの端部の間隔Ｓ１を、ゲート電極１０２ｇと下部電極１０３ｂとの間において形成された層間絶縁膜１６の第２の厚さＤ２に対して１．８倍以下になるように隣接させて形成している。これにより、形状補正層１８とゲート電極１０２ｇとの互いの端部の間においてＣＶＤ法によって堆積される層間絶縁膜１６の第１の厚さＤ１を、ゲート電極１０２ｇに対応する領域に形成される第２の厚さＤ２および第２のソース・ドレイン領域１０２ｂに対応する領域の第３の厚さＤ３よりも、容易に厚くすることができる。したがって、上記のように、画像品質を向上することができる。
In the present embodiment, the second thickness of the
なお、上記の実施形態２において、第１のソース・ドレイン領域１０２ａは、本発明の第２のソース・ドレイン領域に相当する。また、上記の実施形態２において、第２のソース・ドレイン領域１０２ｂは、本発明の第１のソース・ドレイン領域に相当する。また、上記の実施形態２において、下部電極１０３ｂは、本発明の第２電極および導電層に相当する。
In the second embodiment, the first source /
また、本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形形態を採用することができる。 Moreover, when implementing this invention, it is not limited to above-described embodiment, A various deformation | transformation form is employable.
たとえば、本実施形態においては、画素スイッチング素子１０２として、トップゲート構造のＴＦＴを用いているが、ボトムゲート構造としてもよい。
For example, in this embodiment, a TFT having a top gate structure is used as the
また、たとえば、本実施形態においては、層間絶縁膜１６として、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜などのようにリフロー性を備える絶縁材料を用いて熱ＣＶＤ法などによって形成してもよい。この場合においては、ゲート電極１０２ｇと、上部電極１０３ａまたは形状補正層１８との互いの端部が、第２の厚さＤ２に対して１．９倍以下の間隔を隔てられるように形成されていれば、良好である。また、この層間絶縁膜１６については、ＣＭＰ処理によって、平坦化処理しても、同様な効果を得ることができる。
Further, for example, in this embodiment, the
１，１ｂ…液晶パネル、
１１…アレイ基板（基板）、
１４…半導体層（半導体層）、
１６…層間絶縁膜（層間絶縁膜）、
１８…形状補正層（形状補正層）、
２１…対向基板（対向基板）、
３１…液晶層（液晶層）、
２３…対向電極、
１０１…画素電極（画素電極）、
１０２…画素スイッチング素子（画素スイッチング素子）、
１０２ｘ…ゲート絶縁膜（ゲート絶縁膜）、
１０２ｇ…ゲート電極（ゲート電極）、
１０２ｃ…チャネル形成領域（チャネル形成領域）、
１０２ａ…第１のソース・ドレイン領域（第１のソース・ドレイン領域）、
１０２ｂ…第２のソース・ドレイン領域（第２のソース・ドレイン領域）、
１０２Ｆａ…第１の不純物拡散領域、
１０２Ｆｂ…第２の不純物拡散領域、
１０２Ｌａ…第１の低濃度不純物領域、
１０２Ｌｂ…第２の低濃度不純物領域、
１０３…保持容量素子（保持容量素子）、
１０３ａ…上部電極（第１電極）、
１０３ｂ…下部電極（第２電極，導電層）、
１０３ｃ…誘電体膜（誘電体膜）、
２０１…走査配線、
２０２…信号配線（導電層）、
２０３…保持容量配線、
３０１…ゲートドライバ、
３０２…ソースドライバ
ＰＲ…画素領域（画素領域）
1, 1b ... Liquid crystal panel,
11 ... Array substrate (substrate),
14 ... Semiconductor layer (semiconductor layer),
16 ... interlayer insulating film (interlayer insulating film),
18 ... shape correction layer (shape correction layer),
21 ... Counter substrate (counter substrate),
31 ... Liquid crystal layer (liquid crystal layer),
23. Counter electrode,
101 ... pixel electrode (pixel electrode),
102 ... Pixel switching element (pixel switching element),
102x ... gate insulating film (gate insulating film),
102g ... gate electrode (gate electrode),
102c ... channel formation region (channel formation region),
102a ... first source / drain region (first source / drain region),
102b ... second source / drain region (second source / drain region),
102Fa ... first impurity diffusion region,
102Fb ... second impurity diffusion region,
102La ... first low-concentration impurity region,
102Lb ... second low-concentration impurity region,
103: Retention capacitance element (retention capacitance element),
103a ... Upper electrode (first electrode),
103b ... lower electrode (second electrode, conductive layer),
103c ... Dielectric film (dielectric film),
201 ... scanning wiring,
202 ... signal wiring (conductive layer),
203: Retention capacitance wiring,
301 ... Gate driver,
302 ... Source driver PR ... Pixel area (pixel area)
Claims (13)
前記画素領域において前記複数の画素のそれぞれに対応するように複数が形成され、前記画素に接続されている画素スイッチング素子と、
前記画素スイッチング素子に接続されており、前記画素スイッチング素子に対面する領域を含むように前記画素領域に形成されている導電層と、
前記導電層と前記画素スイッチング素子との間に介在するように前記画素領域に形成されている層間絶縁膜と
を有し、
前記画素スイッチング素子は、
チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が一対で形成されている半導体層と、
前記チャネル形成領域に対応するように形成されているゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル形成領域に対応するように形成されているゲート電極と
を含み、
前記導電層は、前記第１のソース・ドレイン領域に接続されており、
前記層間絶縁膜は、前記第２のソース・ドレイン領域に対応する領域に形成された第１の厚さが、前記ゲート電極に対応する領域に形成された第２の厚さよりも厚くなるように形成されている
表示装置。 A display device that displays an image in a pixel region in which a plurality of pixels are formed on a substrate,
A plurality of pixel switching elements that are formed in the pixel region so as to correspond to the plurality of pixels, and are connected to the pixels;
A conductive layer connected to the pixel switching element and formed in the pixel region so as to include a region facing the pixel switching element;
An interlayer insulating film formed in the pixel region so as to be interposed between the conductive layer and the pixel switching element;
The pixel switching element is
A semiconductor layer in which a pair of first and second source / drain regions are formed so as to sandwich a channel formation region;
A gate insulating film formed to correspond to the channel formation region;
A gate electrode formed so as to correspond to the channel formation region through the gate insulating film,
The conductive layer is connected to the first source / drain region;
The interlayer insulating film is formed such that a first thickness formed in a region corresponding to the second source / drain region is thicker than a second thickness formed in a region corresponding to the gate electrode. Formed display device.
請求項１に記載の表示装置。 The display device according to claim 1, wherein the interlayer insulating film is formed such that the first thickness is larger than a third thickness of a region corresponding to the first source / drain region.
請求項１に記載の表示装置。 The interlayer insulating film has an off current generated in the second source / drain region and the conductive layer when the pixel is driven in an inverted manner when the pixel is at a high potential and when the pixel is at a low potential, respectively. The display device according to claim 1, wherein the first thickness is defined to be equal to each other.
請求項３に記載の表示装置。 The display device according to claim 3, wherein the interlayer insulating film has the first thickness of 700 μm or more.
請求項４に記載の表示装置。 The display device according to claim 4, wherein the interlayer insulating film is formed so as to planarize a region corresponding to the second source / drain region and a region corresponding to the gate electrode.
請求項５に記載の表示装置。 The display device according to claim 5, wherein the conductive layer is a data signal wiring that supplies a data signal to the pixel.
を有し、
前記保持容量素子は、
第１電極と、
前記第１電極に対面するように形成されている第２電極と、
前記第１電極と前記第２電極とが対面する間に形成された誘電体膜と
を含み、前記第２電極と前記誘電体膜と前記第１電極とが前記基板の側から順次形成されており、
前記画素スイッチング素子は、前記半導体層と前記ゲート絶縁膜と前記ゲート電極とが、前記基板の側から順次形成されており、
前記保持容量素子においては、前記半導体層において前記第２のソース・ドレイン領域に対応する領域に前記第１電極が対面するように形成されており、前記第２のソース・ドレイン領域において前記第１電極に対面する領域が前記第２電極として機能する
請求項６に記載の表示装置。 A plurality of formed in the pixel region so as to correspond to each of the plurality of pixels, and holding capacitors connected to the pixels,
The holding capacitor element is
A first electrode;
A second electrode formed to face the first electrode;
A dielectric film formed between the first electrode and the second electrode facing each other, wherein the second electrode, the dielectric film, and the first electrode are sequentially formed from the substrate side. And
In the pixel switching element, the semiconductor layer, the gate insulating film, and the gate electrode are sequentially formed from the substrate side,
In the storage capacitor element, the first electrode is formed so as to face a region corresponding to the second source / drain region in the semiconductor layer, and the first source / drain region includes the first electrode. The display device according to claim 6, wherein a region facing the electrode functions as the second electrode.
前記半導体層において前記チャネル形成領域を挟む領域に不純物を拡散させることによって形成された第１および第２の不純物拡散領域のそれぞれと、
前記第１および第２の不純物拡散領域と前記チャネル形成領域との間において、前記第１および第２の不純物拡散領域よりも低い不純物濃度になるように前記半導体層に不純物を拡散させることによって形成された第１および第２の低濃度不純物領域のそれぞれと
を順次有しており、
前記保持容量素子においては、前記第２のソース・ドレイン領域において前記第２の不純物拡散領域に対応する領域に前記第１電極が対面するように形成されており、前記第２の不純物拡散領域において前記第１電極に対面する領域が前記第２電極として機能する
請求項７に記載の表示装置。 Each of the first and second source / drain regions is
Each of a first impurity diffusion region and a second impurity diffusion region formed by diffusing impurities in a region sandwiching the channel formation region in the semiconductor layer;
Formed by diffusing impurities in the semiconductor layer between the first and second impurity diffusion regions and the channel formation region so as to have an impurity concentration lower than that of the first and second impurity diffusion regions. Sequentially having each of the first and second low-concentration impurity regions,
In the storage capacitor element, the second source / drain region is formed so that the first electrode faces a region corresponding to the second impurity diffusion region, and in the second impurity diffusion region, The display device according to claim 7, wherein a region facing the first electrode functions as the second electrode.
前記層間絶縁膜は、前記ゲート電極と前記第１電極との間の間隔を埋めるように形成されている
請求項８に記載の表示装置。 Each of the gate electrode and the first electrode is formed such that the end portions of each of the gate electrode and the first electrode are separated by 1.8 times or less with respect to the second thickness.
The display device according to claim 8, wherein the interlayer insulating film is formed so as to fill a space between the gate electrode and the first electrode.
を有し、
前記保持容量素子は、
第１電極と、
前記第１電極に対面するように形成されている第２電極と、
前記第１電極と前記第２電極とが対面する間に形成された誘電体膜と
を含み、前記第２電極と前記誘電体膜と前記第１電極とが前記基板の側から順次形成されており、
前記導電層は、前記保持容量素子の前記第２電極であって、第１のソース・ドレイン領域に接続されている
請求項１に記載の表示装置。 A plurality of formed in the pixel region so as to correspond to each of the plurality of pixels, and holding capacitors connected to the pixels,
The holding capacitor element is
A first electrode;
A second electrode formed to face the first electrode;
A dielectric film formed between the first electrode and the second electrode facing each other, wherein the second electrode, the dielectric film, and the first electrode are sequentially formed from the substrate side. And
The display device according to claim 1, wherein the conductive layer is the second electrode of the storage capacitor element and is connected to a first source / drain region.
を有し、
前記形状補正層は、前記第２のソース・ドレイン領域と前記導電層とが対面する領域において前記第２のソース・ドレイン領域と前記導電層とに挟まれるように形成されると共に、前記画素領域において当該形状補正層の端部が前記ゲート電極の端部から前記第２の厚さに対して１．８倍以下の間隔を隔てられるように形成されている
請求項１０に記載の表示装置。 A shape correction layer adjacent to the gate electrode such that the first thickness of the interlayer insulating film is greater than the second thickness;
The shape correction layer is formed so as to be sandwiched between the second source / drain region and the conductive layer in a region where the second source / drain region and the conductive layer face each other, and the pixel region The display device according to claim 10, wherein an end portion of the shape correction layer is spaced from the end portion of the gate electrode by 1.8 times or less with respect to the second thickness.
前記基板と前記対向基板との間に注入され、配向している液晶層と
を有し、
前記基板は、
前記画素に対応するように形成された画素電極
を有し、
前記画素スイッチング素子が前記画素電極に接続されている
請求項１に記載の表示装置。 A counter substrate facing the substrate at a distance from the substrate;
A liquid crystal layer that is injected and aligned between the substrate and the counter substrate;
The substrate is
A pixel electrode formed to correspond to the pixel;
The display device according to claim 1, wherein the pixel switching element is connected to the pixel electrode.
前記画素に接続する画素スイッチング素子を前記複数の画素のそれぞれに対応するように前記画素領域に複数形成する画素スイッチング素子形成工程と、
前記画素スイッチング素子に接続する導電層を、前記画素スイッチング素子に対面するように前記画素領域に形成する導電層形成工程と、
前記画素領域において前記導電層と前記画素スイッチング素子との間に介在するように層間絶縁膜を形成する層間絶縁膜形成工程と
を有し、
前記画素スイッチング素子形成工程は、
チャネル形成領域を挟むように第１および第２のソース・ドレイン領域を半導体層に形成するソース・ドレイン領域形成工程と、
前記チャネル形成領域に対応するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を介して前記チャネル形成領域に対応するようにゲート電極を形成するゲート電極形成工程と
を含み、
前記導電層形成工程においては、前記導電層を前記第１のソース・ドレイン領域に接続するように形成し、
前記層間絶縁膜形成工程においては、前記第２のソース・ドレイン領域に対応する領域に形成された第１の厚さが、前記ゲート電極に対応する領域に形成された第２の厚さよりも厚くなるように前記層間絶縁膜を形成する
表示装置の製造方法。
A method of manufacturing a display device that displays an image in a pixel region in which a plurality of pixels is formed on a substrate,
Forming a plurality of pixel switching elements connected to the pixels in the pixel region so as to correspond to each of the plurality of pixels;
Forming a conductive layer connected to the pixel switching element in the pixel region so as to face the pixel switching element; and
An interlayer insulating film forming step of forming an interlayer insulating film so as to be interposed between the conductive layer and the pixel switching element in the pixel region;
The pixel switching element forming step includes:
A source / drain region forming step of forming the first and second source / drain regions in the semiconductor layer so as to sandwich the channel forming region;
A gate insulating film forming step of forming a gate insulating film so as to correspond to the channel forming region;
Forming a gate electrode so as to correspond to the channel formation region via the gate insulating film, and
In the conductive layer forming step, the conductive layer is formed so as to be connected to the first source / drain region,
In the interlayer insulating film forming step, the first thickness formed in the region corresponding to the second source / drain region is thicker than the second thickness formed in the region corresponding to the gate electrode. A method of manufacturing a display device, wherein the interlayer insulating film is formed as follows.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2006137369A JP2007310049A (en) | 2006-05-17 | 2006-05-17 | Display device and manufacturing method thereof |
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Publications (1)
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| JP2007310049A true JP2007310049A (en) | 2007-11-29 |
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Family Applications (1)
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| JP2006137369A Pending JP2007310049A (en) | 2006-05-17 | 2006-05-17 | Display device and manufacturing method thereof |
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- 2006-05-17 JP JP2006137369A patent/JP2007310049A/en active Pending
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