JP2007281202A

JP2007281202A - Semiconductor integrated circuit

Info

Publication number: JP2007281202A
Application number: JP2006105751A
Authority: JP
Inventors: Masami Miyoshi; 昌美三好; Masayoshi Kinoshita; 雅善木下
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2006-04-06
Filing date: 2006-04-06
Publication date: 2007-10-25

Abstract

【課題】低電源で動作するのに有効な電圧を、複数個の抵抗で分圧する回路を提供する。
【解決手段】ノード１を有し、高電位端子及び低電位端子間の任意の電圧をノード２に出力する電圧出力回路を備えた半導体集積回路であって、一端が高電位端子に他端がノード３に接続された抵抗Ｒ１と、一端がノード３に他端がノード２に接続された抵抗Ｒ２と、一端がノード２に他端がノード４に接続された抵抗Ｒ３と、一端がノード４に他端が低電位端子に接続された抵抗Ｒ４と、ゲート端子がノード１にソース端子が高電位端子にドレイン端子がノード３に接続されたＰ型トランジスタＭｐ１と、ゲート端子がノード１にソース端子が低電位端子にドレイン端子がノード４に接続されたＮ型トランジスタＭｎ１とを備えた半導体集積回路において、電圧を複数個の抵抗で分圧する回路の出力電圧を変化させて、低電圧下における動作をも安定なものとする。
【選択図】図１A circuit for dividing a voltage effective for operation with a low power supply by a plurality of resistors is provided.
A semiconductor integrated circuit having a node and having a voltage output circuit for outputting an arbitrary voltage between a high potential terminal and a low potential terminal to a node 2, one end being a high potential terminal and the other end being A resistor R1 connected to the node 3, a resistor R2 having one end connected to the node 3 and the other end connected to the node 2, a resistor R3 having one end connected to the node 2 and the other end connected to the node 4, and one end connected to the node 4 The other end of the resistor R4 is connected to the low potential terminal, the gate terminal is connected to the node 1, the source terminal is connected to the high potential terminal, the drain terminal is connected to the node 3, and the gate terminal is connected to the node 1. In a semiconductor integrated circuit including an N-type transistor Mn1 having a terminal connected to a low potential terminal and a drain terminal connected to the node 4, the output voltage of the circuit that divides the voltage by a plurality of resistors is changed to Movement Also it assumed stable.
[Selection] Figure 1

Description

本発明は、半導体集積回路に関し、特に、半導体集積回路内で使用する電圧を複数個の抵抗で分圧する回路に関するものである。 The present invention relates to a semiconductor integrated circuit, and more particularly to a circuit that divides a voltage used in a semiconductor integrated circuit by a plurality of resistors.

従来、半導体集積回路内にて電圧を複数個の抵抗で分圧する回路を含む半導体回路において、この複数の分圧点から、一つ、あるいは複数の出力電圧を選択する際、分圧点と、出力端子に、Ｎ型トランジスタ、あるいはＰ型トランジスタのソース、及びドレインを、それぞれ接続し、ゲートに電源電圧、あるいはグランド電圧を印加し、選択しないときは開放し、また選択するときは短絡するスイッチとして用いていた。 Conventionally, in a semiconductor circuit including a circuit that divides a voltage with a plurality of resistors in a semiconductor integrated circuit, when selecting one or a plurality of output voltages from the plurality of voltage dividing points, a voltage dividing point; A switch that connects the source and drain of an N-type transistor or P-type transistor to the output terminal, applies a power supply voltage or a ground voltage to the gate, opens when not selected, and shorts when selected It was used as.

図１０は、従来の、電圧を複数個の抵抗で分圧する回路の構成図であり、スイッチとして、Ｎ型トランジスタを用いた場合の例である。
図１０において、Ｖｒｅｆ端子に印加される電圧を、Ｒ１、Ｒ２、Ｒ３で分圧し、一端がノード１、ノード２にそれぞれ接続され、他端がともにノード３に接続された２つの各Ｎ型トランジスタをスイッチとし、ＳＥＬ０、及びＳＥＬ１に、電源電圧、あるいはグランド電圧をそれぞれ印加し、ノード３に出力させる電圧を選択する。 FIG. 10 is a configuration diagram of a conventional circuit for dividing a voltage with a plurality of resistors, and shows an example in which an N-type transistor is used as a switch.
In FIG. 10, two N-type transistors in which the voltage applied to the Vref terminal is divided by R1, R2, and R3, one end is connected to the node 1 and the node 2, respectively, and the other end is connected to the node 3 together. And a power supply voltage or a ground voltage is applied to SEL0 and SEL1, respectively, and a voltage to be output to the node 3 is selected.

図１１は、従来の他の、電圧を複数個の抵抗で分圧する回路の構成図で、スイッチとして、Ｐ型トランジスタを用いた場合の例である。
図１１において、Ｖｒｅｆ端子に印加される電圧を、Ｒ１、Ｒ２、Ｒ３で分圧し、一端がノード１、ノード２にそれぞれ接続され、他端がノード３に接続されたＰ型トランジスタをスイッチとし、ＳＥＬ０、及びＳＥＬ１に、電源電圧、あるいはグランド電圧をそれぞれ印加し、ノード３に出力させる電圧を選択する。 FIG. 11 is a configuration diagram of another conventional circuit for dividing a voltage with a plurality of resistors, and shows an example in which a P-type transistor is used as a switch.
In FIG. 11, the voltage applied to the Vref terminal is divided by R1, R2, and R3, and a P-type transistor having one end connected to node 1 and node 2 and the other end connected to node 3 is used as a switch. A power supply voltage or a ground voltage is applied to SEL0 and SEL1, respectively, and a voltage to be output to the node 3 is selected.

また、図１４は、例えば特許文献１に開示された電源探知回路を示す図であり、この電源探知回路では電圧を複数個の抵抗（Ｒ２１，Ｒ２２，Ｒ２３）で分圧する回路を用いている。
特開平１０−９９６７号公報 FIG. 14 is a diagram showing a power supply detection circuit disclosed in, for example, Patent Document 1. In this power supply detection circuit, a circuit that divides a voltage by a plurality of resistors (R21, R22, R23) is used.
Japanese Patent Laid-Open No. 10-9967

従来、半導体集積回路内にて電圧を複数個の抵抗で分圧する回路を使用する際、電源が低電圧の条件下では、従来、スイッチとしていたＮ型トランジスタが遮断状態のままで、スイッチとしての機能を果たさず、所望の電圧が出力されないという問題があった。 Conventionally, when using a circuit that divides a voltage with a plurality of resistors in a semiconductor integrated circuit, under the condition that the power supply is at a low voltage, the conventional N-type transistor remains in a cut-off state, There is a problem that the desired voltage is not output because the function is not performed.

また、電圧を複数個の抵抗で分圧する回路を使用する際、選択する出力電圧が、スイッチとして用いているＰ型トランジスタの閾値電圧（Ｖｔ）以下の時には、Ｐ型トランジスタが遮断状態のままで、スイッチとしての機能を果たさず、所望の電圧が出力されないという問題があった。 In addition, when using a circuit that divides the voltage with a plurality of resistors, if the output voltage to be selected is lower than the threshold voltage (Vt) of the P-type transistor used as a switch, the P-type transistor remains in the cutoff state. There is a problem that the function as a switch is not performed and a desired voltage is not output.

即ち、例えば、図１０に示す従来の、電圧を複数個の抵抗で分圧する回路を含む半導体集積回路１０１０において、ＳＥＬ０、あるいはＳＥＬ１に印加する電源電圧が低電圧になると、選択したい分圧点の電位と電位差が小さくなり、スイッチであるＮ型トランジスタのゲート・ソース間の電位差が、閾値電圧（Ｖｔ）より小さくなり、Ｎ型トランジスタをスイッチとして動作させることができなくなり、所望の電圧が得られなくなることとなった。 That is, for example, in the semiconductor integrated circuit 1010 including the conventional circuit for dividing the voltage with a plurality of resistors shown in FIG. 10, when the power supply voltage applied to SEL0 or SEL1 is low, the voltage dividing point to be selected is selected. The potential difference between the potential and the potential becomes smaller, the potential difference between the gate and the source of the N-type transistor that is a switch becomes smaller than the threshold voltage (Vt), and the N-type transistor cannot be operated as a switch, and a desired voltage can be obtained. It was gone.

また、図１１に示す従来の、電圧を複数個の抵抗で分圧する回路を含む半導体集積回路１０２０において、選択したい分圧点の電位が低い場合、スイッチであるＰ型トランジスタのゲート・ソース間の電位差が閾値電圧（Ｖｔ）より小さく、Ｐ型トランジスタをスイッチとして動作させることができなくなり、所望の電圧が得られなくなることとなった。 Further, in the semiconductor integrated circuit 1020 including the conventional circuit for dividing the voltage with a plurality of resistors shown in FIG. 11, when the potential at the voltage dividing point to be selected is low, the gate is connected between the gate and source of the P-type transistor which is a switch. Since the potential difference is smaller than the threshold voltage (Vt), the P-type transistor cannot be operated as a switch, and a desired voltage cannot be obtained.

また図１２に示す従来の、可変抵抗とすることのできる抵抗Ｒ１、Ｒ４を含む複数個の抵抗で、電圧を分圧する回路を含む半導体集積回路１０３０において、上記抵抗Ｒ１あるいはＲ４が可変抵抗であった場合、もしくは上記抵抗Ｒ１及びＲ４が可変抵抗であった場合、ノード３に任意の電圧を発生させることができるが、電源が低下した場合、あるいは所望の分圧点の電位が低い値である場合、ソース・ゲート電圧間の電位差が閾値電圧（Ｖｔ）より小さくなり、Ｎ型トランジスタ、もしくはＰ型トランジスタがスイッチとしての機能を果たさないこととなった。 Further, in the semiconductor integrated circuit 1030 including a circuit that divides a voltage by a plurality of resistors including resistors R1 and R4 that can be variable resistors as shown in FIG. 12, the resistor R1 or R4 is a variable resistor. If the resistors R1 and R4 are variable resistors, an arbitrary voltage can be generated at the node 3, but if the power supply is lowered or the potential at the desired voltage dividing point is low. In this case, the potential difference between the source and gate voltages becomes smaller than the threshold voltage (Vt), and the N-type transistor or P-type transistor does not function as a switch.

また、図１３に示すような従来の、複数個の抵抗（Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５）で電圧を分圧する回路を用いた温度検知回路１０４０（例えば、特許文献２）においては、電源が低電圧になると、Ｎ型トランジスタ３０４は、そのゲート・ソース間の電位差が閾値電圧（Ｖｔ）より小さくなるため、スイッチとしての機能を果たさなくなり、所望の電圧が得られなくなることとなった。 Further, in the conventional temperature detection circuit 1040 (for example, Patent Document 2) using a circuit that divides the voltage with a plurality of resistors (R11, R12, R13, R14, R15) as shown in FIG. Since the potential difference between the gate and the source becomes smaller than the threshold voltage (Vt), the N-type transistor 304 does not function as a switch, and a desired voltage cannot be obtained.

また、図１４に示すような従来の、電圧を複数個の抵抗（Ｒ２１，Ｒ２２，Ｒ２３）で分圧する回路を用いた電源検知回路１０５０においては、電源電圧が低電圧になると、Ｎ型トランジスタは、そのゲート・ソース間の電位差が閾値電圧（Ｖｔ）より小さくなるため、スイッチとしての機能を果たさなくなり、所望の電圧が得られなくなることとなった。 Further, in the power supply detection circuit 1050 using the conventional circuit for dividing the voltage by a plurality of resistors (R21, R22, R23) as shown in FIG. 14, when the power supply voltage becomes low, the N-type transistor Since the potential difference between the gate and the source becomes smaller than the threshold voltage (Vt), the function as a switch is not performed, and a desired voltage cannot be obtained.

また、図１４に示すような従来の、電圧比較回路を用いる場合、電圧比較回路１０１の入力端子に、ノイズが混入した場合、比較結果が安定しないという問題があった。 Further, when the conventional voltage comparison circuit as shown in FIG. 14 is used, there is a problem that the comparison result is not stable when noise is mixed in the input terminal of the voltage comparison circuit 101.

この発明は、電圧を複数個の抵抗で分圧しそのいずれかを選択出力する半導体集積回路において、トランジスタをスイッチとして用いた回路では低電源下ではスイッチが動作しない場合があるという問題点に鑑み、低電源で動作するのに有効な電圧を複数個の抵抗で分圧し出力することのできる半導体集積回路を提供することを目的としている。 In the semiconductor integrated circuit that divides a voltage with a plurality of resistors and selectively outputs one of them, a circuit using a transistor as a switch may not operate the switch under a low power supply. An object of the present invention is to provide a semiconductor integrated circuit capable of dividing and outputting a voltage effective for operation with a low power supply by a plurality of resistors.

上記の課題を解決するため、本発明の請求項１にかかる半導体集積回路は、第１の入力ノードを有し、高電位端子と低電位端子間の任意の電圧を、第２のノードに出力する電圧出力回路を備えた半導体集積回路において、一端が高電位端子に、他端が第３のノードに接続された第１の抵抗と、一端が第３のノードに、他端が第２のノードに接続された第２の抵抗と、一端が第２のノードに、他端が第４のノードに接続された第３の抵抗と、一端が第４のノードに、他端が低電位端子に接続された第４の抵抗と、ゲート端子が第１のノードに、ソース端子が高電位端子に、ドレイン端子が第３のノードに、それぞれ接続された第１のＰ型トランジスタと、ゲート端子が第１のノードに、ソース端子が低電位端子に、ドレイン端子が第４のノードに、それぞれ接続された第１のＮ型トランジスタと、を備え、前記第１のノードに、電源電圧、あるいはグランド電圧を印加したとき、前記第２のノードに出力される電圧を出力とすることを特徴とする。 In order to solve the above problems, a semiconductor integrated circuit according to claim 1 of the present invention has a first input node, and outputs an arbitrary voltage between a high potential terminal and a low potential terminal to a second node. In the semiconductor integrated circuit including the voltage output circuit, one end is connected to the high potential terminal, the other end is connected to the third node, one end is connected to the third node, and the other end is connected to the second node. A second resistor connected to the node; one end connected to the second node; a third resistor connected to the fourth node; the other end connected to the fourth node; the other end connected to the low potential terminal A first resistor connected to the first node, a gate terminal connected to the first node, a source terminal connected to the high potential terminal, a drain terminal connected to the third node, and a gate terminal Is the first node, the source terminal is the low potential terminal, and the drain terminal is the fourth node. A first N-type transistor connected to each other, and when a power supply voltage or a ground voltage is applied to the first node, a voltage output to the second node is output. Features.

また、発明の請求項２にかかる半導体集積回路は、請求項１に記載の半導体集積回路において、前記第１の抵抗が、可変抵抗であることを特徴とする。 According to a second aspect of the present invention, in the semiconductor integrated circuit according to the first aspect, the first resistor is a variable resistor.

また、発明の請求項３にかかる半導体集積回路は、請求項１記載の半導体集積回路において、前記第４の抵抗が、可変抵抗であることを特徴とする。 According to a third aspect of the present invention, in the semiconductor integrated circuit according to the first aspect, the fourth resistor is a variable resistor.

また、発明の請求項４にかかる半導体集積回路は、請求項２記載の半導体集積回路において、前記第１の抵抗は、一端が高電位端子に他端が高電位側中間ノードに接続された高電位側第１抵抗と、一端が高電位側中間ノードに他端が第３のノードに接続された高電位側第２抵抗と、ゲート端子は第５のノードに、ソース端子は高電位端子に、ドレイン端子は高電位側中間ノードに接続された第１の補助用Ｐ型トランジスタと、ゲート端子は第１のノードに、ソース端子は高電位端子に、ドレイン端子は第３のノードに接続された第１のＰ型トランジスタと、よりなることを特徴とする。 The semiconductor integrated circuit according to a fourth aspect of the present invention is the semiconductor integrated circuit according to the second aspect, wherein the first resistor has a high end in which one end is connected to a high potential terminal and the other end is connected to a high potential side intermediate node. The first resistor on the potential side, the second resistor on the high potential side having one end connected to the intermediate node on the high potential side and the other node connected to the third node, the gate terminal to the fifth node, and the source terminal to the high potential terminal The drain terminal is connected to the first intermediate node on the high potential side, the gate terminal is connected to the first node, the source terminal is connected to the high potential terminal, and the drain terminal is connected to the third node. And a first P-type transistor.

また、発明の請求項５にかかる半導体集積回路は、請求項３記載の半導体集積回路において、前記第４の抵抗は、一端が低電位端子に、他端が低電位側中間ノードに接続された低電位側第１抵抗と、一端が低電位中間ノードに他端が第４のノードに接続された低電位側第２抵抗と、ゲート端子は第５のノードに、ソース端子は低電位端子に、ドレイン端子は低電位側中間ノードに接続された第１の補助用Ｎ型トランジスタと、ゲート端子は第１のノードに、ソース端子は低電位端子に、ドレイン端子は第４のノードに接続された第１のＮ型トランジスタと、よりなることを特徴とする。 The semiconductor integrated circuit according to a fifth aspect of the present invention is the semiconductor integrated circuit according to the third aspect, wherein one end of the fourth resistor is connected to a low potential terminal and the other end is connected to a low potential side intermediate node. A low-potential side first resistor, a low-potential-side second resistor having one end connected to the low-potential intermediate node and the other end connected to the fourth node, the gate terminal to the fifth node, and the source terminal to the low-potential terminal The drain terminal is connected to the first auxiliary N-type transistor connected to the low potential side intermediate node, the gate terminal is connected to the first node, the source terminal is connected to the low potential terminal, and the drain terminal is connected to the fourth node. And a first N-type transistor.

また、発明の請求項６にかかる半導体集積回路は、請求項１または請求項２または請求項３または請求項４または請求項５のいずれかに記載の半導体集積回路を有し、前記第２のノードの信号と、該半導体集積回路内の第６のノードの信号とが入力され、第７のノードに、前記両信号の比較結果を出力する電圧比較回路を、備えたことを特徴とする。 A semiconductor integrated circuit according to a sixth aspect of the present invention includes the semiconductor integrated circuit according to the first aspect, the second aspect, the third aspect, the fourth aspect, or the fifth aspect, and the second aspect. A node comparison signal and a sixth node signal in the semiconductor integrated circuit are input, and a seventh node is provided with a voltage comparison circuit that outputs a comparison result of the two signals.

また、発明の請求項７にかかる半導体集積回路は、請求項６記載の半導体集積回路を有し、前記第７のノードと、前記第１の入力ノードとが接続されており、前記第７のノードの比較結果を、前記第１の入力ノードに入力することを特徴とする。 A semiconductor integrated circuit according to a seventh aspect of the present invention includes the semiconductor integrated circuit according to the sixth aspect, wherein the seventh node and the first input node are connected, and the seventh The node comparison result is input to the first input node.

また、発明の請求項８にかかる半導体集積回路は、請求項６記載の半導体集積回路において、前記高電位端子に、温度依存のない電圧が入力され、前記第６のノードに、温度依存のある電圧が入力されることを特徴とする。 According to an eighth aspect of the present invention, in the semiconductor integrated circuit according to the sixth aspect, a voltage having no temperature dependence is input to the high potential terminal, and the sixth node is temperature dependent. A voltage is input.

また、発明の請求項９にかかる半導体集積回路は、請求項６記載の半導体集積回路において、前記高電位端子に、温度依存のある電圧が入力され、前記第６のノードに、温度依存のない電圧が入力されることを特徴とする。 According to a ninth aspect of the present invention, in the semiconductor integrated circuit according to the sixth aspect, a temperature-dependent voltage is inputted to the high potential terminal, and the sixth node has no temperature dependence. A voltage is input.

また、発明の請求項１０にかかる半導体集積回路は、請求項６記載の半導体集積回路において、前記高電位端子に、温度依存のある電圧が入力され、前記第６のノードに、温度依存のある電圧が入力されることを特徴とする。 According to a tenth aspect of the present invention, in the semiconductor integrated circuit according to the sixth aspect, a temperature-dependent voltage is input to the high potential terminal, and a temperature-dependent voltage is applied to the sixth node. A voltage is input.

また、発明の請求項１１にかかる半導体集積回路は、請求項６記載の半導体集積回路において、前記高電位端子に、電源依存のない電圧が入力され、前記第６のノードに、電源依存のある電圧が入力されることを特徴とする。 A semiconductor integrated circuit according to an eleventh aspect of the present invention is the semiconductor integrated circuit according to the sixth aspect, wherein a voltage independent of a power supply is input to the high potential terminal, and the sixth node is dependent on a power supply. A voltage is input.

また、発明の請求項１２にかかる半導体集積回路は、請求項６記載の半導体集積回路において、前記高電位端子に、電源依存のある電圧が入力され、前記第６のノードに、電源依存のない電圧が入力されることを特徴とする。 A semiconductor integrated circuit according to a twelfth aspect of the present invention is the semiconductor integrated circuit according to the sixth aspect, wherein a voltage having a power supply dependency is input to the high potential terminal, and the power supply dependency is not supplied to the sixth node. A voltage is input.

また、発明の請求項１３にかかる半導体集積回路は、請求項６記載の半導体集積回路において、前記高電位端子に、電源依存のある電圧が入力され、前記第６のノードに、電源依存のある電圧が入力されることを特徴とする。 A semiconductor integrated circuit according to a thirteenth aspect of the present invention is the semiconductor integrated circuit according to the sixth aspect, wherein a voltage dependent on a power supply is input to the high potential terminal, and a power supply dependent is applied to the sixth node. A voltage is input.

請求項１にかかる半導体集積回路は、第１の入力ノードを有し、高電位端子と低電位端子間の任意の電圧を、第２のノードに出力する電圧出力回路を備えた半導体集積回路において、一端が高電位端子に、他端が第３のノードに接続された第１の抵抗と、一端が第３のノードに、他端が第２のノードに接続された第２の抵抗と、一端が第２のノードに、他端が第４のノードに接続された第３の抵抗と、一端が第４のノードに、他端が低電位端子に接続された第４の抵抗と、ゲート端子が第１のノードに、ソース端子が高電位端子に、ドレイン端子が第３のノードに、それぞれ接続された第１のＰ型トランジスタと、ゲート端子が第１のノードに、ソース端子が低電位端子に、ドレイン端子が第４のノードに、それぞれ接続された第１のＮ型トランジスタと、を備え、前記第１のノードに、電源電圧、あるいはグランド電圧を印加したとき、前記第２のノードに出力される電圧を出力とする、ものとしたので、低電源の条件下でも、任意の電圧をノード２に出力することができる。 According to a first aspect of the present invention, there is provided a semiconductor integrated circuit including a voltage output circuit that has a first input node and outputs an arbitrary voltage between a high potential terminal and a low potential terminal to a second node. A first resistor having one end connected to the high potential terminal and the other end connected to the third node; a second resistor having one end connected to the third node and the other end connected to the second node; A third resistor having one end connected to the second node and the other end connected to the fourth node; a fourth resistor having one end connected to the fourth node and the other end connected to the low potential terminal; and a gate The first P-type transistor connected to the first node, the source terminal to the high potential terminal, the drain terminal to the third node, the gate terminal to the first node, and the source terminal to the low node A first N-type transistor having a potential terminal and a drain terminal connected to a fourth node, respectively. And when the power supply voltage or the ground voltage is applied to the first node, the voltage output to the second node is used as an output. Any voltage can be output to the node 2.

請求項２にかかる半導体集積回路は、請求項１に記載の半導体集積回路において、前記のうちの第１の抵抗を可変抵抗とすることにより、任意の電圧を第２のノードより得ることができ、請求項１の半導体集積回路と同様の効果をもつ。 A semiconductor integrated circuit according to a second aspect is the semiconductor integrated circuit according to the first aspect, wherein an arbitrary voltage can be obtained from the second node by using the first resistor as a variable resistor. This has the same effect as the semiconductor integrated circuit of claim 1.

請求項３にかかる半導体集積回路は、請求項１記載の半導体集積回路において、前記のうちの第４の抵抗を可変抵抗とすることにより、任意の電圧を第２のノードより得ることができ、請求項１の半導体集積回路と同様の効果をもつ。 According to a third aspect of the present invention, in the semiconductor integrated circuit according to the first aspect, an arbitrary voltage can be obtained from the second node by using the fourth resistor as a variable resistor. This has the same effect as the semiconductor integrated circuit according to the first aspect.

請求項４にかかる半導体集積回路は、請求項２記載の半導体集積回路において、前記第１の抵抗を可変抵抗にするための手段を提供するものであり、請求項１の半導体集積回路と同様の効果をもつ。 According to a fourth aspect of the present invention, there is provided a semiconductor integrated circuit according to the second aspect of the present invention, which provides means for making the first resistor variable. Has an effect.

請求項５にかかる半導体集積回路は、請求項３記載の半導体集積回路において、前記第４の抵抗を可変抵抗とするための手段を提供するものであり、請求項１の半導体集積回路と同様の効果をもつ。 A semiconductor integrated circuit according to claim 5 provides means for making the fourth resistor a variable resistor in the semiconductor integrated circuit according to claim 3, which is the same as the semiconductor integrated circuit according to claim 1. Has an effect.

請求項６にかかる半導体集積回路は、請求項１〜請求項５のいずれかに記載の半導体集積回路を有し、この半導体集積回路より任意の電圧を選択し、他のノードとの電圧を比較する電圧比較回路を、構成するものであり、請求項１の半導体集積回路と同様の効果をもつ。 A semiconductor integrated circuit according to a sixth aspect includes the semiconductor integrated circuit according to any one of the first to fifth aspects, wherein an arbitrary voltage is selected from the semiconductor integrated circuit and a voltage with another node is compared. The voltage comparison circuit is configured to have the same effect as the semiconductor integrated circuit according to the first aspect.

請求項７にかかる半導体集積回路は、請求項６に記載の半導体集積回路を有し、電圧比較回路の入力にノイズなどが混入等した場合でも比較結果を第１のノードに入力することで、請求項１〜５に示す半導体集積回路の出力を変化させ、電圧比較回路の比較結果が安定するようヒステリシスをもたせることができ、請求項１の半導体集積回路と同様の効果をもつ。 A semiconductor integrated circuit according to a seventh aspect includes the semiconductor integrated circuit according to the sixth aspect, and even when noise or the like is mixed in the input of the voltage comparison circuit, the comparison result is input to the first node, The output of the semiconductor integrated circuit according to any one of claims 1 to 5 can be changed to provide a hysteresis so that the comparison result of the voltage comparison circuit is stabilized. This has the same effect as the semiconductor integrated circuit according to claim 1.

請求項８〜請求項１０にかかる半導体集積回路は、請求項６の電圧比較回路を有し、電圧比較回路のいずれか一つの入力に、温度依存特性を有する電圧を与えることで、あるいは、電圧比較回路の両方の入力に、温度依存特性を有する電圧を与えることで、温度検知回路を実現するものであり、請求項１の半導体集積回路と同様の効果をもつ。 A semiconductor integrated circuit according to any one of claims 8 to 10 includes the voltage comparison circuit according to claim 6, and a voltage having a temperature-dependent characteristic is applied to any one input of the voltage comparison circuit, or the voltage A temperature detection circuit is realized by applying a voltage having temperature dependent characteristics to both inputs of the comparison circuit, and has the same effect as the semiconductor integrated circuit of claim 1.

請求項１１〜請求項１３にかかる半導体集積回路は、請求項６の電圧比較回路を有し、電圧比較回路のいずれか一つの入力に、電源依存特性を有する電圧を与えることで、あるいは電圧比較回路の両方の入力に、電源依存特性を有する電圧を与えることで、電源検知回路を実現するものであり、請求項１の半導体集積回路と同様の効果をもつ。 A semiconductor integrated circuit according to any one of claims 11 to 13 includes the voltage comparison circuit according to claim 6, and a voltage having a power supply dependent characteristic is applied to any one input of the voltage comparison circuit, or a voltage comparison is performed. A power supply detection circuit is realized by applying a voltage having power supply dependency characteristics to both inputs of the circuit, and has the same effect as the semiconductor integrated circuit of claim 1.

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路１０００の回路構成を示す。
図１に示される半導体集積回路１０００において、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４は、高電位端子Ｖａ、低電位端子Ｖｂ間の電圧を分圧するものである。 The best mode for carrying out the present invention will be described below with reference to the drawings.
(Embodiment 1)
FIG. 1 shows a circuit configuration of a semiconductor integrated circuit 1000 according to the first embodiment of the present invention.
In the semiconductor integrated circuit 1000 shown in FIG. 1, the resistors R1, R2, R3, and R4 divide the voltage between the high potential terminal Va and the low potential terminal Vb.

Ｍｐ１は、ゲート入力をノード１にもち、ソース入力を高電位端子Ｖaに、ドレイン端子にノード３をもつＰ型トランジスタであり、Ｍｎ１は、ゲート入力をノード１にもち、ソース入力を低電位端子Ｖｂに、ドレイン端子にノード４をもつＮ型トランジスタであり、ノード１の入力により、ノード２の電圧は変化するものであり、このことを利用して、ノード２の出力（電圧値）を選択することができる。 Mp1 is a P-type transistor having a gate input at node 1, a source input at high potential terminal Va, and a drain terminal at node 3. Mn1 has a gate input at node 1 and a source input at a low potential terminal. Vb is an N-type transistor having a node 4 at its drain terminal, and the voltage at node 2 changes depending on the input at node 1, and this is used to select the output (voltage value) at node 2 can do.

次に、図１に示される本実施の形態１の半導体集積回路１０００の動作について説明する。
図１において、第１のノード１に電源電圧を印加した場合、高電位端子とノード３とが短絡される。したがって、高電位端子にＶａが、低電位端子にＶｂが印加されており、ノード２の電位がＶｃであるとすると、 Next, the operation of the semiconductor integrated circuit 1000 of the first embodiment shown in FIG. 1 will be described.
In FIG. 1, when a power supply voltage is applied to the first node 1, the high potential terminal and the node 3 are short-circuited. Therefore, when Va is applied to the high potential terminal, Vb is applied to the low potential terminal, and the potential of the node 2 is Vc,

となる。また、ノード１にグランド電圧を印加した場合、低電位端子とノード４とが短絡される。したがって、高電位端子にＶａが、低電位端子にＶｂが印加されており、ノード２の電位がＶｃであるとすると、 It becomes. Further, when a ground voltage is applied to the node 1, the low potential terminal and the node 4 are short-circuited. Therefore, when Va is applied to the high potential terminal, Vb is applied to the low potential terminal, and the potential of the node 2 is Vc,

となる。したがって、ノード１に電源電圧を印加するか、グランド電圧を印加するかによって、これら２つの式によって示される２つの電位のうちのいずれかを選択することができる。 It becomes. Therefore, one of the two potentials represented by these two expressions can be selected depending on whether the power supply voltage is applied to the node 1 or the ground voltage is applied.

また、電源電圧が低下しても、トランジスタＭｐ１のゲート・ソース間の電位差は、電源電圧、あるいはグランド電圧となり、閾値（Ｖｔ）以上の電圧を取ることができ、該トランジスタＭｐ１を短絡、あるいは開放させる動作を行うことが可能である。 Even if the power supply voltage decreases, the potential difference between the gate and source of the transistor Mp1 becomes the power supply voltage or the ground voltage, and can take a voltage equal to or higher than the threshold (Vt), and the transistor Mp1 is short-circuited or opened. Can be performed.

また、ノード４の電圧が低い場合でも、トランジスタＭｎ１のゲート・ソース間の電位差は、閾値（Ｖｔ）以上の電圧をとることができ、該トランジスタＭｎ１を短絡、あるいは開放させる動作を行うことが可能である。 Even when the voltage at the node 4 is low, the potential difference between the gate and the source of the transistor Mn1 can take a voltage higher than the threshold (Vt), and the transistor Mn1 can be short-circuited or opened. It is.

このような本実施の形態１による半導体集積回路１０００によれば、入力ノードである第１のノード１を有し、高電位端子と低電位端子間の任意の電圧を、上記入力ノードの電圧に応じて第２のノード２に出力する電圧出力回路を構成する半導体集積回路であって、一端が高電位端子に、他端がノード３に接続された抵抗Ｒ１と、一端がノード３に、他端がノード２に接続された抵抗Ｒ２と、一端がノード２に他端がノード４に接続された抵抗Ｒ３と、一端がノード４に、他端が低電位端子に接続された抵抗Ｒ４と、ゲート端子はノード１に、ソース端子は高電位端子に、ドレイン端子はノード３に接続されたＰ型トランジスタＭｐ１と、ゲート端子はノード１に、ソース端子は低電位端子に、ドレイン端子はノード４に接続されたＮ型トランジスタＭｎ１とを備えることにより、ノード１に電源電圧、あるいはグランド電圧を印加することにより、ノード２に出力される電圧を前述の式１で与えられる電位あるいは式２で与えられる電位に選択する構成の回路を得ることができ、所要の動作を行う電圧出力回路を得ることができる効果がある。 According to the semiconductor integrated circuit 1000 according to the first embodiment as described above, the first node 1 which is an input node is provided, and an arbitrary voltage between the high potential terminal and the low potential terminal is changed to the voltage of the input node. In response, a semiconductor integrated circuit constituting a voltage output circuit that outputs to the second node 2, one end connected to the high potential terminal, the other end connected to the node 3, one end connected to the node 3, the other A resistor R2 having one end connected to the node 2, a resistor R3 having one end connected to the node 2 and the other end connected to the node 4, a resistor R4 having one end connected to the node 4 and the other end connected to the low potential terminal, The gate terminal is connected to the node 1, the source terminal is connected to the high potential terminal, the drain terminal is connected to the node 3, the P-type transistor Mp1, the gate terminal is connected to the node 1, the source terminal is connected to the low potential terminal, and the drain terminal is connected to the node 4. N-type tiger connected to By providing the transistor Mn1, the power supply voltage or the ground voltage is applied to the node 1 so that the voltage output to the node 2 is selected as the potential given by the above-described equation 1 or the potential given by the equation 2. Thus, there is an effect that a voltage output circuit that performs a required operation can be obtained.

（実施の形態２）
図２は、本発明の実施の形態２による半導体集積回路２０００の回路構成を示し、本実施の形態２の回路は、図１の実施の形態１の半導体集積回路１０００において、抵抗Ｒ１と、抵抗Ｒ４を、可変抵抗としたものである。 (Embodiment 2)
FIG. 2 shows a circuit configuration of a semiconductor integrated circuit 2000 according to the second embodiment of the present invention. The circuit of the second embodiment is the same as that of the semiconductor integrated circuit 1000 of the first embodiment shown in FIG. R4 is a variable resistor.

図２に示される本実施の形態２の半導体集積回路２０００は、抵抗Ｒ１を、一端が高電位端子に他端がノードｒａ１に接続された抵抗ｒａ１と、一端がノードｒａ１に、他端がノード３に接続された抵抗ｒａ２と、ゲート端子はノードｓ１に、ソース端子は高電位端子に、ドレイン端子はノードｒａ１に接続されたＰ型トランジスタＭｐａ１とからなる可変抵抗とし、また、抵抗Ｒ４を、一端がノード４に、他端がノードｒｂ１に接続された抵抗ｒｂ２と、一端がノードｒｂ１に、他端が低電位端子に接続された抵抗ｒｂ１と、ゲート端子はノードｓ１に、ソース端子は低電位端子に、ドレイン端子はノードｒｂ１に接続されたＮ型トランジスタＭｎｂ１とからなる可変抵抗としたものであり、ノードｓ１、及びノード１により、可変抵抗とした抵抗Ｒ１、及び抵抗Ｒ４を制御することにより、ノード２の電圧を任意の電圧にすることができることを利用し、ノード２の出力（電圧値）を、任意に選択できるようにしたものである。 The semiconductor integrated circuit 2000 of the second embodiment shown in FIG. 2 includes a resistor R1, a resistor ra1 having one end connected to the high potential terminal and the other end connected to the node ra1, one end connected to the node ra1, and the other end connected to the node ra1. 3 is a variable resistor including a resistor ra2 connected to node 3, a gate terminal connected to the node s1, a source terminal connected to the high potential terminal, a drain terminal connected to the node ra1, and a resistor R4. One end is connected to the node 4, the other end is connected to the node rb1, the resistor rb2 is connected to the node rb1, the other end is connected to the low potential terminal, the gate terminal is connected to the node s1, and the source terminal is connected to the low node rb1. The potential terminal is a variable resistor including an N-type transistor Mnb1 connected to the node rb1, and the drain terminal is a variable resistor formed by the node s1 and the node 1. The output of the node 2 (voltage value) can be arbitrarily selected by utilizing the fact that the voltage of the node 2 can be set to an arbitrary voltage by controlling the resistors R1 and R4. .

なお、本実施の形態２では、抵抗Ｒ１、及び抵抗Ｒ４をともに可変抵抗とした場合を説明したが、これは抵抗Ｒ１のみを可変抵抗にすることも可能であり、また抵抗Ｒ４のみを可変抵抗にすることも可能である。 In the second embodiment, the case where both the resistors R1 and R4 are variable resistors has been described. However, only the resistor R1 can be a variable resistor, and only the resistor R4 can be a variable resistor. It is also possible to make it.

このような本実施の形態２による半導体集積回路２０００によれば、電圧を複数個の抵抗で分圧する回路を構成する抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４のうちの抵抗Ｒ１、および抵抗Ｒ４を可変抵抗とすることにより、第１のノード１への入力信号によって任意の電圧をノード２より得ることができる電圧出力回路を得ることができる。 According to the semiconductor integrated circuit 2000 according to the second embodiment as described above, the resistor R1, resistor R2, resistor R3, resistor R1 among the resistors R4, and resistor R4 that constitute a circuit for dividing the voltage by a plurality of resistors. As a variable resistor, a voltage output circuit capable of obtaining an arbitrary voltage from the node 2 by an input signal to the first node 1 can be obtained.

（実施の形態３）
図３は、本発明の実施の形態３による半導体集積回路３０００の回路構成を示す図である。
図３に示される本実施の形態３の半導体集積回路３０００において、１００３は、図１の実施の形態１の半導体集積回路１０００をそのまま用いたものである。また、ノード５は該半導体集積回路１００３内の任意の電圧が現れる第５のノードである。１０１３は、第２のノード２の電圧と、第５のノード５の電圧との電圧比較結果を得て、それを第６のノード６に出力する電圧比較回路である。 (Embodiment 3)
FIG. 3 is a diagram showing a circuit configuration of a semiconductor integrated circuit 3000 according to the third embodiment of the present invention.
In the semiconductor integrated circuit 3000 according to the third embodiment shown in FIG. 3, reference numeral 1003 denotes the semiconductor integrated circuit 1000 according to the first embodiment shown in FIG. The node 5 is a fifth node at which an arbitrary voltage in the semiconductor integrated circuit 1003 appears. Reference numeral 1013 denotes a voltage comparison circuit that obtains a voltage comparison result between the voltage at the second node 2 and the voltage at the fifth node 5 and outputs the result to the sixth node 6.

図４（ａ）は、本実施の形態３の半導体集積回路３０００における、各ノードの電圧の関係を示した図であり、ａは高電位電位、ｂは第１のノード１がグランド電位時のノード２の電位、ｃはノード１が電源電位時のノード２の電位、ｄはノード５の電位を示している。 FIG. 4A is a diagram showing the voltage relationship between the nodes in the semiconductor integrated circuit 3000 according to the third embodiment, where a is a high potential and b is when the first node 1 is at the ground potential. The potential of node 2, c represents the potential of node 2 when node 1 is at the power supply potential, and d represents the potential of node 5.

図４（ａ）の関係図より、ノード１の電位を変化させることにより、ノード５の電位と比較するノード２の電位を変化させることができる。 4A, the potential of the node 2 to be compared with the potential of the node 5 can be changed by changing the potential of the node 1.

このような本実施の形態３による半導体集積回路３０００によれば、前記実施の形態１の電圧出力回路を構成する半導体集積回路１０００において、該集積回路内の任意の電圧のノード５の信号と、上記出力ノード２の信号とを比較する電圧比較回路１０１３とを設けたので、前記電圧出力回路のノード２の電圧と、該集積回路内の任意のノード５の電圧との比較結果をノード６に出力する電圧比較回路を、得ることができる。 According to such a semiconductor integrated circuit 3000 according to the third embodiment, in the semiconductor integrated circuit 1000 constituting the voltage output circuit of the first embodiment, a signal at the node 5 of an arbitrary voltage in the integrated circuit, Since the voltage comparison circuit 1013 for comparing the signal of the output node 2 is provided, the comparison result between the voltage of the node 2 of the voltage output circuit and the voltage of the arbitrary node 5 in the integrated circuit is given to the node 6. An output voltage comparison circuit can be obtained.

なお、本実施の形態３では、半導体集積回路１００３には、図１の実施の形態１の半導体集積回路１０００を用いたが、この半導体集積回路１００３には、図２の実施の形態２の半導体集積回路２０００を用いることも可能である。 In the third embodiment, the semiconductor integrated circuit 1000 of the first embodiment shown in FIG. 1 is used as the semiconductor integrated circuit 1003. The semiconductor integrated circuit 1003 includes the semiconductor of the second embodiment shown in FIG. An integrated circuit 2000 can also be used.

（実施の形態４）
図５は、本発明の実施の形態４による半導体集積回路４０００の回路図である。
図５に示される本実施の形態４の半導体集積回路４０００において、１００４は、図１の実施の形態１の半導体集積回路１０００をそのまま用いたものである。また、ノード５は該半導体集積回路１００４内の任意の電圧が現れる第５のノードである。１０１４は、第２のノード２の電圧と、第５のノード５の電圧との電圧比較結果を得て、それを第６のノード６に出力する電圧比較回路である。１０２４は第６のノード６の出力を反転させる反転回路である。 (Embodiment 4)
FIG. 5 is a circuit diagram of a semiconductor integrated circuit 4000 according to the fourth embodiment of the present invention.
In the semiconductor integrated circuit 4000 according to the fourth embodiment shown in FIG. 5, reference numeral 1004 denotes the semiconductor integrated circuit 1000 according to the first embodiment shown in FIG. Node 5 is a fifth node in which an arbitrary voltage in the semiconductor integrated circuit 1004 appears. Reference numeral 1014 denotes a voltage comparison circuit that obtains a voltage comparison result between the voltage at the second node 2 and the voltage at the fifth node 5 and outputs the result to the sixth node 6. Reference numeral 1024 denotes an inversion circuit that inverts the output of the sixth node 6.

本実施の形態４の半導体集積回路４０００は、前記電圧比較回路１０１４の出力を、反転回路１０２４を経て第１のノード１に入力することにより、第６のノード６の電位にヒステリシスを持たせることができるものである。 In the semiconductor integrated circuit 4000 according to the fourth embodiment, the potential of the sixth node 6 is given hysteresis by inputting the output of the voltage comparison circuit 1014 to the first node 1 via the inverting circuit 1024. It is something that can be done.

すなわち、図４（ａ）及び（ｂ）は、本実施の形態４の半導体集積回路４０００における、各ノードの電圧の関係を示した図であり、ａは高電位電位、ｂは第１のノード１が電源電位時の第２のノード２の電位、ｃは第１のノード１がグラウンド電位時の第２のノード２の電位、ｄは第５のノード５の電位、ｅは第６のノード６の電位を示している。 That is, FIGS. 4A and 4B are diagrams showing the relationship of voltages at each node in the semiconductor integrated circuit 4000 of the fourth embodiment, where a is a high potential potential and b is a first node. 1 is the potential of the second node 2 when the power supply potential is present, c is the potential of the second node 2 when the first node 1 is the ground potential, d is the potential of the fifth node 5, and e is the sixth node 6 potential is shown.

今、第１のノード１が電源電位で、電圧比較回路１０１４において、図４（ｂ）中のｂとｄとを比較するとき、例えば、ｂがｄより低い値から高い値に変化したときは、電圧比較回路１０１４の出力ノード６は反転し、ノード１は、電源電位からグランド電位へ変化すると、ノード２は、ｂからｃへ変化する。ｂとｃとは、ノイズによる影響を受けない程度の電位差があるので、ノード２、もしくはノード５にノイズが混入しても、電源電位に変化したノード６の電位ｅは、グランド電位になることなく安定する。 Now, when the first node 1 is at the power supply potential and the voltage comparison circuit 1014 compares b and d in FIG. 4B, for example, when b changes from a value lower than d to a higher value. The output node 6 of the voltage comparison circuit 1014 is inverted, and when the node 1 changes from the power supply potential to the ground potential, the node 2 changes from b to c. Since there is a potential difference between b and c that is not affected by noise, the potential e of the node 6 that has changed to the power supply potential becomes the ground potential even if noise is mixed into the node 2 or the node 5. Stable without.

このような本実施の形態４による半導体集積回路４０００によれば、実施の形態３におけるような電圧比較回路を構成する半導体集積回路３０００において、前記電圧比較回路１０１３の出力である第６のノード６の電位を、第１のノード１に入力するようにしたので、第６のノード６の電位に、すなわち、該電圧比較回路の出力に、ヒステリシスを持たせることができる。 According to such a semiconductor integrated circuit 4000 according to the fourth embodiment, in the semiconductor integrated circuit 3000 constituting the voltage comparison circuit as in the third embodiment, the sixth node 6 which is the output of the voltage comparison circuit 1013. Is input to the first node 1, the potential of the sixth node 6, that is, the output of the voltage comparison circuit can be provided with hysteresis.

なお、図５に示す本実施の形態４では、半導体集積回路１００４を、図１の実施の形態１の半導体集積回路１０００をそのまま用い、電圧比較回路１０１４の出力はノード１と接続したものとしたが、上記半導体集積回路１００４は、図２の実施の形態２の半導体集積回路２０００をそのまま用い、電圧比較回路１０１４の出力を、ノードｓ１に接続し、該電圧比較回路の出力に、ヒステリシスを持たせるようにすることも可能である。 In the fourth embodiment shown in FIG. 5, the semiconductor integrated circuit 1004 is the same as the semiconductor integrated circuit 1000 of the first embodiment shown in FIG. 1, and the output of the voltage comparison circuit 1014 is connected to the node 1. However, the semiconductor integrated circuit 1004 uses the semiconductor integrated circuit 2000 of the second embodiment of FIG. 2 as it is, connects the output of the voltage comparison circuit 1014 to the node s1, and has hysteresis in the output of the voltage comparison circuit. It is also possible to make it.

（実施の形態５）
図６は、本発明の実施の形態５による半導体集積回路５０００の回路構成を示す図である。
図６に示される本実施の形態５の半導体集積回路５０００において、１００５は、例えば図１の半導体集積回路であり、１０２５は、例えば基準電圧回路で、高電位端子は基準電圧で、低電位端子はグランド電位である。第５のノード５は、上記基準電圧回路１０２５により生成される温度特性を持つ信号の電圧であり、１０１５は上記実施の形態３における電圧比較回路１０１３、実施の形態４における電圧比較回路１０１４と同様の電圧比較回路であり、図６の本実施の形態５においては、ノード２から出力される上記基準電圧を抵抗で分圧された電圧と、ノード５に入力される温度特性を持つ電圧とを比較し、その比較結果電圧を、第６のノード６に出力するものである。 (Embodiment 5)
FIG. 6 is a diagram showing a circuit configuration of a semiconductor integrated circuit 5000 according to the fifth embodiment of the present invention.
In the semiconductor integrated circuit 5000 of the fifth embodiment shown in FIG. 6, 1005 is the semiconductor integrated circuit of FIG. 1, for example, 1025 is the reference voltage circuit, for example, the high potential terminal is the reference voltage, and the low potential terminal Is the ground potential. The fifth node 5 is a voltage of a signal having a temperature characteristic generated by the reference voltage circuit 1025, and 1015 is the same as the voltage comparison circuit 1013 in the third embodiment and the voltage comparison circuit 1014 in the fourth embodiment. In the fifth embodiment shown in FIG. 6, a voltage obtained by dividing the reference voltage output from the node 2 by a resistor and a voltage having a temperature characteristic input to the node 5 are obtained. The comparison result voltage is output to the sixth node 6.

図７は、図６の本実施の形態５の半導体集積回路５０００における、各ノードの電圧と、回路の温度との関係を示した図であり、ａは高電位電位、ｂは第１のノード１がグランド電位時のノード２の電位、ｃはノード１が電源電位時のノード２の電位、ｄはノード５の電位、ｅは第６のノード６の電位を示している。 FIG. 7 is a diagram showing the relationship between the voltage of each node and the temperature of the circuit in the semiconductor integrated circuit 5000 of the fifth embodiment shown in FIG. 6, where a is the high potential potential and b is the first node. 1 indicates the potential of the node 2 when the ground potential is present, c indicates the potential of the node 2 when the node 1 is the power supply potential, d indicates the potential of the node 5, and e indicates the potential of the sixth node 6.

今、第１のノード１がグランド電位で、回路温度がＡ［℃］より低いとき、電圧比較回路１０１５において、図７中のｂとｄとを比較すると、第６のノード６がグランド電位を示したとする。 When the first node 1 is at the ground potential and the circuit temperature is lower than A [° C.], the voltage comparison circuit 1015 compares b and d in FIG. Suppose that

その後、回路温度が上昇していき、Ａ［℃］を超えると、図７中のｂとｄの電位は逆転するため、比較回路１０１６の出力結果である第６のノード６の電位ｅは、電源電位となる。これにより、温度はＡ［℃］と検知される。また、第６のノード６は、第１のノード１と接続されているため、比較回路１０１６に入力されるｂは、ｃとなり、前記実施の形態４におけると同様に、第６のノード６の電位はグランド電位になることなく安定する。 Thereafter, when the circuit temperature rises and exceeds A [° C.], the potentials b and d in FIG. 7 are reversed, so that the potential e of the sixth node 6 as the output result of the comparison circuit 1016 is It becomes the power supply potential. Thereby, the temperature is detected as A [° C.]. Further, since the sixth node 6 is connected to the first node 1, b input to the comparison circuit 1016 becomes c, and as in the fourth embodiment, the sixth node 6 The potential is stable without becoming the ground potential.

このような本実施の形態５による半導体集積回路５０００によれば、上記実施の形態４の半導体集積回路の構成において、電圧比較回路に入力されるノード５の電圧を温度特性を持つものとしたので、上記実施の形態４と同様の効果を奏するとともに、回路温度を検知することができる。 According to the semiconductor integrated circuit 5000 according to the fifth embodiment as described above, the voltage of the node 5 input to the voltage comparison circuit has temperature characteristics in the configuration of the semiconductor integrated circuit of the fourth embodiment. In addition to the same effects as the fourth embodiment, the circuit temperature can be detected.

なお、本実施の形態５では、電圧出力回路を構成する半導体集積回路１００５は、図１の実施の形態１の半導体集積回路１０００をそのまま用い、電圧比較回路１０１５に入力される第５のノード５は温度依存性がある電位であり、第２のノード２から出力される電圧は、高電位端子が温度依存性がない電位でこれが分圧されて温度依存性がない電圧であり、また基準電圧回路１０２５が設けられて、これより上記ノード５の温度依存性のある電圧を出力し、さらに第６のノード６と第１のノード１が接続されて全体の電圧比較回路の出力がヒステリシスを持つものであったが、電圧出力回路を構成する半導体集積回路１００５は、図２の実施の形態２の半導体集積回路２０００をそのまま用い、また、電圧比較回路１０１５に入力される第５のノード５の信号は、温度依存性がない電圧であり、出力ノードである第２のノード２は、高電位端子に温度特性をもつ電位を入力して得られる温度特性をもつ分圧電位であっても実現可能であり、また、第５のノード５は、温度特性を持つ電位であって、第２のノード２は、高電位端子に温度特性をもつ電位を入力して得られる温度特性をもつ分圧電位であっても実現可能であり、さらには、ノード６とノード１が接続されることにより得られるヒステリシスをもたない形態のものであってもよく、いずれにおいても、温度検知回路を実現可能である。 In the fifth embodiment, the semiconductor integrated circuit 1005 constituting the voltage output circuit uses the semiconductor integrated circuit 1000 of the first embodiment in FIG. 1 as it is, and the fifth node 5 input to the voltage comparison circuit 1015 is used. Is a voltage having a temperature dependency, and the voltage output from the second node 2 is a voltage having no temperature dependency by dividing the high potential terminal at a potential having no temperature dependency, and a reference voltage. A circuit 1025 is provided to output a temperature-dependent voltage of the node 5, and the sixth node 6 and the first node 1 are connected, so that the output of the entire voltage comparison circuit has hysteresis. However, the semiconductor integrated circuit 1005 constituting the voltage output circuit uses the semiconductor integrated circuit 2000 according to the second embodiment of FIG. 2 as it is, and is input to the voltage comparison circuit 1015. The signal at node 5 is a voltage having no temperature dependence, and the second node 2 as an output node is a divided potential having a temperature characteristic obtained by inputting a potential having a temperature characteristic to the high potential terminal. The fifth node 5 is a potential having a temperature characteristic, and the second node 2 is a temperature characteristic obtained by inputting a potential having a temperature characteristic to a high potential terminal. This can be realized even with a divided potential having a voltage level, and it may be of a form having no hysteresis obtained by connecting the node 6 and the node 1. A circuit can be realized.

（実施の形態６）
図８は、本発明の実施の形態６による半導体集積回路６０００の回路構成を示す図である。
この図８において、１００６は、図１の実施の形態１の半導体集積回路１０００をそのまま用いたものであり、１０２６は、例えば基準電圧回路であり、高電位端子は基準電圧で、低電位端子はグランド電位であり、第５のノード５は、電源依存特性を持つ電圧（ここでは電源電圧とする）であり、１０１６は、電圧比較回路であり、これには、第２のノード２の信号、すなわち、基準電圧を抵抗で分圧された電圧と、第５のノード５の信号、すなわち、電源依存特性を持つ電圧と、が入力されるものである。 (Embodiment 6)
FIG. 8 is a diagram showing a circuit configuration of a semiconductor integrated circuit 6000 according to the sixth embodiment of the present invention.
8, reference numeral 1006 denotes the semiconductor integrated circuit 1000 according to the first embodiment shown in FIG. 1, and 1026 denotes, for example, a reference voltage circuit. The high potential terminal is a reference voltage, and the low potential terminal is It is a ground potential, the fifth node 5 is a voltage having power supply dependency characteristics (here, a power supply voltage), 1016 is a voltage comparison circuit, which includes the signal of the second node 2, That is, a voltage obtained by dividing the reference voltage by a resistor and a signal of the fifth node 5, that is, a voltage having a power supply dependency characteristic are input.

図９は、図８の本実施の形態６の半導体集積回路６０００における、各ノードの電圧と、回路の各電源電圧との関係を示した図であり、図９において、ａは高電位電位、ｂはノード１がグランド電位時のノード２の電位、ｃはノード１が電源電位時のノード２の電位、ｄはノード５の電位、ｅはノード６の電位、である。 FIG. 9 is a diagram showing the relationship between the voltage of each node and the power supply voltage of the circuit in the semiconductor integrated circuit 6000 of the sixth embodiment shown in FIG. 8. In FIG. 9, a is a high potential potential, b is the potential of the node 2 when the node 1 is the ground potential, c is the potential of the node 2 when the node 1 is the power supply potential, d is the potential of the node 5, and e is the potential of the node 6.

今、第１のノード１がグランド電位で、回路電源電圧がＣ［Ｖ］のとき、比較回路１０１６において、図９中のｂとｄとを比較すると、ノード６がグランド電位を示したとする。その後、回路電源電圧が下降していき、Ｂ［Ｖ］を下回ると、図９中のｂの電位とｄの電位は逆転するため、比較回路１０１６の出力結果ノード６の電位ｅは、電源電位となる。これにより、電源電圧は、Ｂ［Ｖ］と検知される。 Assume that when the first node 1 is at the ground potential and the circuit power supply voltage is C [V], the comparison circuit 1016 compares the b and d in FIG. 9 and the node 6 indicates the ground potential. After that, when the circuit power supply voltage decreases and falls below B [V], the potentials b and d in FIG. 9 are reversed, and therefore the potential e of the output result node 6 of the comparison circuit 1016 is the power supply potential. It becomes. As a result, the power supply voltage is detected as B [V].

また、ノード６はノード１と接続されているため、比較回路１０１６に入力されるｂの電位は、ｃの電位となり、前記実施の形態４におけると同様に、ノード６の電位ｅはグランド電位になることなく、安定する。 Further, since the node 6 is connected to the node 1, the potential of b input to the comparison circuit 1016 is the potential of c, and the potential e of the node 6 is set to the ground potential as in the fourth embodiment. Without becoming stable.

このような本実施の形態６による半導体集積回路６０００によれば、上記実施の形態４の半導体集積回路の構成において、電圧比較回路に入力されるノード５の電圧を電源電位に依存するものとしたので、上記実施の形態４と同様の効果を奏するとともに、回路電源電圧を検知することができる。 According to such a semiconductor integrated circuit 6000 according to the sixth embodiment, in the configuration of the semiconductor integrated circuit according to the fourth embodiment, the voltage of the node 5 input to the voltage comparison circuit depends on the power supply potential. Therefore, the same effects as those of the fourth embodiment can be obtained, and the circuit power supply voltage can be detected.

なお、本実施の形態６では、半導体集積回路１００６は、図１の実施の形態１の半導体集積回路１０００をそのまま用い、１０２６は、基準電圧回路であり、比較回路１０１６に入力されるノード５は、電源依存性を持つ電位であり、出力ノードであるノード２は、高電位端子に電源依存性を持たない電位を入力して得られる分圧された電位であり、ノード６とノード１が接続されて全体回路がヒステリシスを持つものとしたが、前記半導体集積回路１００６は、図２の実施の形態２の半導体集積回路２０００をそのまま用い、また、電圧比較回路１０１６に入力されるノード５の電位は、電源依存性を持つ電位であり、ノード２は、高電位端子が電源依存性を持つ電位を入力して得られる電源依存性を持つ分圧電位であっても実現可能であり、また、第５のノード５は、電源依存性を持たない電位であり、ノード２は、高電位端子が電源依存性を持つ電位を入力して得られる電源依存性を持つ分圧電位であっても実現可能であり、さらに、ノード６とノード１とが接続されたヒステリシスをもたない形態のものでもよく、いずれにおいても電源検知回路を実現可能である。 In the sixth embodiment, the semiconductor integrated circuit 1006 uses the semiconductor integrated circuit 1000 of the first embodiment of FIG. 1 as it is, 1026 is a reference voltage circuit, and the node 5 input to the comparison circuit 1016 is The node 2 as an output node is a divided potential obtained by inputting a potential having no power dependency to the high potential terminal, and the node 6 and the node 1 are connected to each other. However, the semiconductor integrated circuit 1006 uses the semiconductor integrated circuit 2000 of the second embodiment shown in FIG. 2 as it is, and the potential of the node 5 input to the voltage comparison circuit 1016. Is a potential having a power supply dependency, and the node 2 can be realized even if the high potential terminal is a divided potential having a power supply dependency obtained by inputting a potential having a power supply dependency. Further, the fifth node 5 is a potential having no power supply dependency, and the node 2 is a divided potential having a power supply dependency obtained by inputting a potential having a power supply dependency to a high potential terminal. In addition, it may be possible to have a configuration in which the node 6 and the node 1 are connected and have no hysteresis, and in either case, a power supply detection circuit can be realized.

本発明にかかる半導体集積回路は、低電源下での抵抗分圧による任意の電圧を選択することが可能であり、半導体集積回路内で使用する半導体集積回路として有用である。 The semiconductor integrated circuit according to the present invention can select an arbitrary voltage by resistance voltage division under a low power supply, and is useful as a semiconductor integrated circuit used in the semiconductor integrated circuit.

本発明の実施の形態１による半導体集積回路１０００を示す回路図である。1 is a circuit diagram showing a semiconductor integrated circuit 1000 according to a first embodiment of the present invention. 本発明の実施の形態２による半導体集積回路２０００を示す回路図である。It is a circuit diagram which shows the semiconductor integrated circuit 2000 by Embodiment 2 of this invention. 本発明の実施の形態３による、前記図１の実施の形態１の半導体集積回路１０００を用いた電圧比較回路３０００を示す回路図である。It is a circuit diagram which shows the voltage comparison circuit 3000 using the semiconductor integrated circuit 1000 of Embodiment 1 of the said FIG. 1 by Embodiment 3 of this invention. 本発明の実施の形態３による電圧比較回路３０００、および、本発明の実施の形態４による電圧比較回路４０００、の各々における電圧関係を示す図である。It is a figure which shows the voltage relationship in each of the voltage comparison circuit 3000 by Embodiment 3 of this invention, and the voltage comparison circuit 4000 by Embodiment 4 of this invention. 本発明の実施の形態４による、前記図１の実施の形態１の半導体集積回路１０００を用いた電圧比較回路４０００を示す回路図である。FIG. 6 is a circuit diagram showing a voltage comparison circuit 4000 using the semiconductor integrated circuit 1000 of the first embodiment of FIG. 1 according to the fourth embodiment of the present invention. 本発明の実施の形態５による、図１の実施の形態１の半導体集積回路１０００を用いた温度検知回路５０００を示す回路図である。FIG. 10 is a circuit diagram showing a temperature detection circuit 5000 using the semiconductor integrated circuit 1000 of the first embodiment of FIG. 1 according to the fifth embodiment of the present invention. 本発明の実施の形態５による図６に示す温度検知回路５０００における電圧関係を示す図である。It is a figure which shows the voltage relationship in the temperature detection circuit 5000 shown in FIG. 6 by Embodiment 5 of this invention. 本発明の実施の形態６による、図１の実施の形態１の半導体集積回路１０００を用いた温度検知回路６０００を示す回路図である。It is a circuit diagram which shows the temperature detection circuit 6000 using the semiconductor integrated circuit 1000 of Embodiment 1 of FIG. 1 by Embodiment 6 of this invention. 本発明の実施の形態６による図８に示す温度検知回路６０００における電圧関係を示す図である。It is a figure which shows the voltage relationship in the temperature detection circuit 6000 shown in FIG. 8 by Embodiment 6 of this invention. 従来例の半導体集積回路１０１０を示す回路図である。It is a circuit diagram which shows the semiconductor integrated circuit 1010 of a prior art example. 従来例の他の半導体集積回路１０２０を示す回路図である。It is a circuit diagram which shows the other semiconductor integrated circuit 1020 of a prior art example. 従来例のさらに他の半導体集積回路１０３０を示す回路図である。It is a circuit diagram which shows the further another semiconductor integrated circuit 1030 of a prior art example. 従来例のさらに他の半導体集積回路を用いた温度検知回路１０４０の回路図である。It is a circuit diagram of the temperature detection circuit 1040 using the further another semiconductor integrated circuit of a prior art example. 従来例のさらに他の半導体集積回路を用いた電源検知回路１０５０の回路図である。It is a circuit diagram of the power supply detection circuit 1050 using the further another semiconductor integrated circuit of a prior art example.

Explanation of symbols

抵抗Ｒ１抵抗素子
抵抗Ｒ２抵抗素子
抵抗Ｒ３抵抗素子
抵抗Ｒ４抵抗素子
Ｍｐ１Ｐ型トランジスタ素子
Ｍｎ１Ｎ型トランジスタ素子
抵抗ｒａ１抵抗素子
抵抗ｒａ２抵抗素子
抵抗ｒｂ１抵抗素子
抵抗ｒｂ２抵抗素子
Ｍｐａ１Ｐ型トランジスタ素子
Ｍｎｂ１Ｎ型トランジスタ素子
１０００半導体集積回路
２０００半導体集積回路
３０００半導体集積回路
４０００半導体集積回路
５０００半導体集積回路
６０００半導体集積回路
１００３半導体集積回路
１００４半導体集積回路
１００５半導体集積回路
１００６半導体集積回路
１０１０半導体集積回路
１０２０半導体集積回路
１０３０半導体集積回路
１０４０温度検知回路
１０５０温度検知回路
１０１３電圧比較回路
１０１４電圧比較回路
１０１５電圧比較回路
１０１６電圧比較回路
１０２５基準電圧回路
１０２４反転回路
１０２６基準電圧回路
１０４０温度検知回路
１０１電圧比較回路
３０４Ｎ型トランジスタ素子 Resistor R1 resistor element resistor R2 resistor element resistor R3 resistor element resistor R4 resistor element Mp1 P-type transistor element Mn1 N-type transistor element resistor ra1 resistor element resistor ra2 resistor element resistor rb1 resistor element resistor rb2 resistor element Mpa1 P-type transistor element Mnb1 N-type Transistor element 1000 Semiconductor integrated circuit 2000 Semiconductor integrated circuit 3000 Semiconductor integrated circuit 4000 Semiconductor integrated circuit 5000 Semiconductor integrated circuit 6000 Semiconductor integrated circuit 1003 Semiconductor integrated circuit 1004 Semiconductor integrated circuit 1005 Semiconductor integrated circuit 1006 Semiconductor integrated circuit 1010 Semiconductor integrated circuit 1020 Semiconductor integrated circuit 1030 Semiconductor integrated circuit 1040 Temperature detection circuit 1050 Temperature detection circuit 1013 Voltage comparison circuit 1014 Voltage comparison circuit 1015 Voltage comparison circuit 1016 Voltage comparison Circuit 1025 Reference voltage circuit 1024 Inversion circuit 1026 Reference voltage circuit 1040 Temperature detection circuit 101 Voltage comparison circuit 304 N-type transistor element

Claims

In a semiconductor integrated circuit including a voltage output circuit having a first input node and outputting an arbitrary voltage between a high potential terminal and a low potential terminal to a second node.
A first resistor having one end connected to a high potential terminal and the other end connected to a third node;
A second resistor having one end connected to the third node and the other end connected to the second node;
A third resistor having one end connected to the second node and the other end connected to the fourth node;
A fourth resistor having one end connected to the fourth node and the other end connected to the low potential terminal;
A first P-type transistor having a gate terminal connected to the first node, a source terminal connected to the high potential terminal, a drain terminal connected to the third node;
A first N-type transistor having a gate terminal connected to the first node, a source terminal connected to the low potential terminal, and a drain terminal connected to the fourth node;
When a power supply voltage or a ground voltage is applied to the first node, a voltage output to the second node is output.
A semiconductor integrated circuit.

The semiconductor integrated circuit according to claim 1,
The first resistor is a variable resistor;
A semiconductor integrated circuit.

The semiconductor integrated circuit according to claim 1,
The fourth resistor is a variable resistor;
A semiconductor integrated circuit.

The semiconductor integrated circuit according to claim 2.
The first resistor is:
A high potential side first resistor having one end connected to the high potential terminal and the other end connected to the high potential side intermediate node;
A high potential side second resistor having one end connected to the high potential side intermediate node and the other end connected to the third node;
A first auxiliary P-type transistor having a gate terminal connected to the fifth node, a source terminal connected to the high potential terminal, and a drain terminal connected to the high potential side intermediate node;
A gate terminal comprising a first node connected to the first node, a source terminal connected to the high potential terminal, and a drain terminal connected to the third node;
A semiconductor integrated circuit.

The semiconductor integrated circuit according to claim 3.
The fourth resistor is
A low potential side first resistor having one end connected to the low potential terminal and the other end connected to the low potential side intermediate node;
A low potential side second resistor having one end connected to the low potential side intermediate node and the other end connected to the fourth node;
A first auxiliary N-type transistor having a gate terminal connected to the fifth node, a source terminal connected to the low potential terminal, and a drain terminal connected to the low potential side intermediate node;
A first N-type transistor having a gate terminal connected to the first node, a source terminal connected to the low potential terminal, and a drain terminal connected to the fourth node;
A semiconductor integrated circuit.

A semiconductor integrated circuit according to claim 1, claim 2, claim 3, claim 4 or claim 5,
A voltage comparison circuit for inputting a signal of the second node and a signal of a sixth node in the semiconductor integrated circuit, and outputting a comparison result of the two signals to a seventh node;
A semiconductor integrated circuit.

A semiconductor integrated circuit according to claim 6,
The seventh node and the first input node are connected, and the comparison result of the seventh node is input to the first input node;
A semiconductor integrated circuit.

The semiconductor integrated circuit according to claim 6.
A voltage not dependent on temperature is input to the high potential terminal, and a voltage dependent on temperature is input to the sixth node.
A semiconductor integrated circuit.

The semiconductor integrated circuit according to claim 6.
A temperature-dependent voltage is input to the high potential terminal, and a temperature-independent voltage is input to the sixth node.
A semiconductor integrated circuit.

The semiconductor integrated circuit according to claim 6.
A temperature-dependent voltage is input to the high potential terminal, and a temperature-dependent voltage is input to the sixth node.
A semiconductor integrated circuit.

The semiconductor integrated circuit according to claim 6.
A voltage independent of power supply is input to the high potential terminal, and a voltage dependent of power supply is input to the sixth node.
A semiconductor integrated circuit.

The semiconductor integrated circuit according to claim 6.
A voltage that is dependent on the power supply is input to the high potential terminal, and a voltage that is not dependent on the power supply is input to the sixth node.
A semiconductor integrated circuit.

The semiconductor integrated circuit according to claim 6.
A voltage dependent on a power supply is input to the high potential terminal, and a voltage dependent on a power supply is input to the sixth node.
A semiconductor integrated circuit.