JP2007257192A

JP2007257192A - Data processor

Info

Publication number: JP2007257192A
Application number: JP2006079403A
Authority: JP
Inventors: Hirotaka Azuma; 裕貴東; Isao Konuma; 功小沼
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-03-22
Filing date: 2006-03-22
Publication date: 2007-10-04

Abstract

<P>PROBLEM TO BE SOLVED: To provide a data processor preventing data with high priority stored in a primary cache memory from being replaced with data with low priority. <P>SOLUTION: This data processor is provided with the primary cache memory 121, a secondary cache memory 122, an association table 13 storing information about cache attributes showing whether data can be stored in either of the primary and second cache memories 121 and 122, and a data control circuit 11 referring to information about the cache attributes when the data are read from a main memory 2 to store the read data in the cache memory allowing storage between the primary and secondary cache memory 121 and 122. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、データ処理装置に係り、特に複数のバッファメモリにアクセスするデータ処理装置に関する。 The present invention relates to a data processing device, and more particularly to a data processing device that accesses a plurality of buffer memories.

メインメモリに格納されたアクセスされる頻度（以下において、「アクセス頻度」という。）の高いデータを、メインメモリより高速に動作するキャッシュメモリに転記することによって、データ処理装置がメインメモリにアクセスする回数を減らせる。その結果、データ処理装置によるデータ処理の高速化が達成される。更に、複数のキャッシュメモリを備え、データ処理速度の向上を図ったデータ処理装置が提案されている（例えば、特許文献１参照。）。 The data processing apparatus accesses the main memory by transferring the data stored in the main memory and accessed frequently (hereinafter referred to as “access frequency”) to the cache memory that operates at a higher speed than the main memory. You can reduce the number of times. As a result, high-speed data processing by the data processing device is achieved. Furthermore, a data processing apparatus that includes a plurality of cache memories and has improved data processing speed has been proposed (see, for example, Patent Document 1).

データ処理装置が、一次キャッシュメモリと、動作速度が一次キャッシュメモリより低速であるがメインメモリより高速な二次キャッシュメモリとを有する場合、データ処理装置は一次キャッシュメモリ、二次キャッシュメモリの順にアクセスする。一次キャッシュメモリにアクセス頻度の高いデータ格納される場合は、データ処理装置のデータ処理が高速化される。 When the data processor has a primary cache memory and a secondary cache memory whose operation speed is slower than the primary cache memory but faster than the main memory, the data processor accesses the primary cache memory and then the secondary cache memory in this order. To do. When data with high access frequency is stored in the primary cache memory, the data processing of the data processing device is speeded up.

要求するデータが一次キャッシュメモリ及び二次キャッシュメモリのいずれにも格納されていない場合、データ処理装置はメインメモリから要求するデータを読み出す。メインメモリから読み出されたデータは、一次キャッシュメモリ及び二次キャッシュメモリにも格納される。そのため、一次キャッシュメモリに格納された優先度の高いデータが、優先度の低いデータで置き換えられる可能性がある。ここで、「優先度の高いデータ」とは、アクセス頻度が高いデータ、或いは処理時間が短いことが要求される処理に使用される、高速にアクセスされる必要があるデータである。「優先度の低いデータ」とは、アクセス頻度が低いデータ、或いは処理時間が長くてもよい処理に使用される、高速にアクセスされる必要のないデータである。優先度の高いデータが優先度の低いデータで置き換えられた場合、優先度の高いデータに関して一次キャッシュメモリのヒット率が低下する。「ヒット率」は、データ処理装置がキャッシュメモリにアクセスした際に、要求するデータがキャッシュメモリに格納されている確率、つまりキャッシュメモリにおいてキャッシュヒットする確率である。一次キャッシュメモリのヒット率が低下する結果、データ処理装置の処理速度が低下する。
特開平５−７３４１５号公報 If the requested data is not stored in either the primary cache memory or the secondary cache memory, the data processing device reads the requested data from the main memory. Data read from the main memory is also stored in the primary cache memory and the secondary cache memory. Therefore, there is a possibility that high priority data stored in the primary cache memory is replaced with low priority data. Here, “high priority data” is data that is frequently accessed or data that is used for processing that requires a short processing time and that needs to be accessed at high speed. “Low-priority data” is data that does not need to be accessed at high speed, which is used for processing with low access frequency or processing that may require a long processing time. When data with high priority is replaced with data with low priority, the hit rate of the primary cache memory decreases with respect to data with high priority. The “hit rate” is the probability that the requested data is stored in the cache memory when the data processing apparatus accesses the cache memory, that is, the probability of a cache hit in the cache memory. As a result of the decrease in the hit rate of the primary cache memory, the processing speed of the data processing apparatus decreases.
JP-A-5-73415

本発明は、一次キャッシュメモリに格納された優先度の高いデータが優先度の低いデータで置き換えられることを防止するデータ処理装置を提供する。 The present invention provides a data processing device that prevents high-priority data stored in a primary cache memory from being replaced with low-priority data.

本発明の一態様によれば、メインメモリに格納されたデータにアクセス可能なデータ処理装置であって、複数のキャッシュメモリと、データが複数のキャッシュメモリのそれぞれに格納可能か否かを示すキャッシュ属性の情報を格納する対応テーブルと、データがメインメモリから読み出された場合に、キャッシュ属性の情報を参照して、読み出されたデータを読み出されたデータを格納可能なキャッシュメモリに格納するデータ制御回路とを備えるデータ処理装置が提供される。 According to one aspect of the present invention, there is provided a data processing apparatus capable of accessing data stored in a main memory, wherein a plurality of cache memories and a cache indicating whether data can be stored in each of the plurality of cache memories. Correspondence table for storing attribute information, and when data is read from main memory, by referring to cache attribute information, the read data is stored in a cache memory that can store the read data There is provided a data processing device including a data control circuit.

本発明によれば、一次キャッシュメモリに格納された優先度の高いデータが優先度の低いデータで置き換えられることを防止するデータ処理装置を提供できる。 According to the present invention, it is possible to provide a data processing device that prevents high priority data stored in a primary cache memory from being replaced with low priority data.

次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。 Next, first and second embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. Also, the following first and second embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is the component parts. The structure and arrangement are not specified as follows. The technical idea of the present invention can be variously modified within the scope of the claims.

（第１の実施の形態）
本発明の第１の実施の形態に係るデータ処理装置は、図１に示すように、メインメモリ２に格納されたデータにアクセス可能なデータ処理装置１であって、一次キャッシュメモリ１２１及び二次キャッシュメモリ１２２と、データが一次キャッシュメモリ１２１及び二次キャッシュメモリ１２２のそれぞれに格納可能か否かを示すキャッシュ属性の情報を格納する対応テーブル１３と、データがメインメモリ２から読み出された場合に、キャッシュ属性の情報を参照して、読み出されたデータを一次キャッシュメモリ１２１及び二次キャッシュメモリ１２２のうち読み出されたデータを格納可能なキャッシュメモリに格納するデータ制御回路１１とを備える。データ処理装置１とメインメモリ２は、データバス３を介して接続される。 (First embodiment)
As shown in FIG. 1, the data processing apparatus according to the first embodiment of the present invention is a data processing apparatus 1 that can access data stored in a main memory 2, and includes a primary cache memory 121 and a secondary cache memory. When the cache memory 122, the correspondence table 13 that stores cache attribute information indicating whether data can be stored in the primary cache memory 121 and the secondary cache memory 122, respectively, and the data is read from the main memory 2 The data control circuit 11 stores the read data in the cache memory that can store the read data out of the primary cache memory 121 and the secondary cache memory 122 with reference to the cache attribute information. . The data processing device 1 and the main memory 2 are connected via a data bus 3.

データ制御回路１１は、メインメモリ２等から命令コードを読み出し、図１に示した内部レジスタ１４に格納する。データ制御回路１１は、内部レジスタ１４に格納された命令コードをデコードして実行する。 The data control circuit 11 reads the instruction code from the main memory 2 and stores it in the internal register 14 shown in FIG. The data control circuit 11 decodes and executes the instruction code stored in the internal register 14.

一次キャッシュメモリ１２１及び二次キャッシュメモリ１２２は、メインメモリ２より高速に動作する。又、二次キャッシュメモリ１２２の動作速度は、一次キャッシュメモリ１２１より低速であるがメインメモリ２より高速である。 The primary cache memory 121 and the secondary cache memory 122 operate faster than the main memory 2. The operation speed of the secondary cache memory 122 is lower than that of the primary cache memory 121 but higher than that of the main memory 2.

対応テーブル１３は、キャッシュ属性の情報を格納可能なメモリ装置である。対応テーブル１３として、例えばキャッシュ属性の情報のみを格納するバッファを使用してもよいし、キャッシュ属性以外の情報も格納するバッファを対応テーブル１３として使用してもよい。例えば、データ処理装置１が管理する仮想アドレスとメインメモリ２の物理アドレスの対応表を含むアドレス情報を格納するアドレス変換バッファ（ＴＬＢ）を対応テーブル１３として使用可能である。ＴＬＢは、データ制御回路１１が一次キャッシュメモリ１２１、二次キャッシュメモリ１２２或いはメインメモリ２にアクセスする際に参照するバッファである。一般にＴＬＢに格納されるアドレス情報は、対応表に記載された各メモリアドレスに対応するデータのキャッシュメモリに関する情報（以下において、「キャッシュメモリ情報」という。）を含む。ここで、「メモリアドレスに対応するデータ」は、メモリアドレスによって定まる記憶領域に記憶されたデータである。ＴＬＢに格納されるキャッシュメモリ情報は、データがライトスルーであるかライトバックであるか等の情報である。 The correspondence table 13 is a memory device capable of storing cache attribute information. For example, a buffer that stores only cache attribute information may be used as the correspondence table 13, or a buffer that stores information other than cache attributes may be used as the correspondence table 13. For example, an address translation buffer (TLB) that stores address information including a correspondence table of virtual addresses managed by the data processing device 1 and physical addresses of the main memory 2 can be used as the correspondence table 13. The TLB is a buffer that is referred to when the data control circuit 11 accesses the primary cache memory 121, the secondary cache memory 122, or the main memory 2. In general, the address information stored in the TLB includes information related to the cache memory of data corresponding to each memory address described in the correspondence table (hereinafter referred to as “cache memory information”). Here, “data corresponding to a memory address” is data stored in a storage area determined by the memory address. The cache memory information stored in the TLB is information such as whether the data is write-through or write-back.

ＴＬＢを対応テーブル１３として使用する場合は、ＴＬＢが格納するキャッシュメモリ情報にキャッシュ属性の情報を含ませる。つまり、ＴＬＢが、データに対応するメインメモリ２のメモリアドレスに関する情報としてキャッシュ属性の情報を格納する。図２に、アドレス変換バッファに格納されるキャッシュメモリ情報に含まれるキャッシュ属性の情報の例を示す。図２において、「キャッシュ可」のキャッシュ属性を有するメモリアドレスは、一次キャッシュメモリ１２１及び二次キャッシュメモリ１２２に格納可能なデータに対応するメモリアドレスであることを示す。「一次キャッシュ不可／二次キャッシュ可」のキャッシュ属性を有するメモリアドレスは、一次キャッシュメモリ１２１に格納できないが、二次キャッシュメモリ１２２には格納できるデータに対応するメモリアドレスであることを示す。例えば、属性番号「０」のメモリアドレスに対応するデータは、一次キャッシュメモリ１２１及び二次キャッシュメモリ１２２に格納可能である。属性番号「４」のメモリアドレスに対応するデータは、一次キャッシュメモリ１２１に格納不可、且つ二次キャッシュメモリ１２２に格納可能である。属性番号「２」のメモリアドレスに対応するデータは、一次キャッシュメモリ１２１及び二次キャッシュメモリ１２２の両方に格納不可である。 When the TLB is used as the correspondence table 13, the cache attribute information is included in the cache memory information stored in the TLB. That is, the TLB stores the cache attribute information as information related to the memory address of the main memory 2 corresponding to the data. FIG. 2 shows an example of cache attribute information included in the cache memory information stored in the address translation buffer. In FIG. 2, a memory address having a cache attribute of “cacheable” indicates a memory address corresponding to data that can be stored in the primary cache memory 121 and the secondary cache memory 122. A memory address having a cache attribute of “primary cache disabled / secondary cache enabled” cannot be stored in the primary cache memory 121, but indicates a memory address corresponding to data that can be stored in the secondary cache memory 122. For example, data corresponding to the memory address with the attribute number “0” can be stored in the primary cache memory 121 and the secondary cache memory 122. Data corresponding to the memory address of the attribute number “4” cannot be stored in the primary cache memory 121 and can be stored in the secondary cache memory 122. Data corresponding to the memory address with the attribute number “2” cannot be stored in both the primary cache memory 121 and the secondary cache memory 122.

キャッシュ属性は、ＴＬＢに格納されるキャッシュメモリ情報と同様にして設定可能である。例えば、データ処理装置１の開発段階における動作確認作業において優先度の低いデータが抽出され、優先度の低いデータに対応するメモリアドレスのキャッシュ属性が「一次キャッシュ不可／二次キャッシュ可」に設定される。つまり、データがアクセスされる頻度に応じて、データのキャッシュ属性が設定される。 The cache attribute can be set in the same manner as the cache memory information stored in the TLB. For example, low-priority data is extracted in the operation check operation in the development stage of the data processing apparatus 1, and the cache attribute of the memory address corresponding to the low-priority data is set to “primary cache disabled / secondary cache enabled”. The That is, the data cache attribute is set according to the frequency of data access.

図１に示したデータ処理装置１が、メインメモリ２に格納されたデータを一次キャッシュメモリ１２１及び二次キャッシュメモリ１２２に転記する方法の例を、図３に示したフローチャートを参照して説明する。以下では、データ制御回路１１がデコードした命令コードが、データの読み出し命令であるとする。又、対応テーブル１３が、図２に示したキャッシュメモリ情報を格納するＴＬＢであるとする。 An example of a method for the data processing apparatus 1 shown in FIG. 1 to transfer data stored in the main memory 2 to the primary cache memory 121 and the secondary cache memory 122 will be described with reference to the flowchart shown in FIG. . In the following, it is assumed that the instruction code decoded by the data control circuit 11 is a data read instruction. Also, it is assumed that the correspondence table 13 is a TLB that stores the cache memory information shown in FIG.

（イ）ステップＳ１０において、データ制御回路１１がメインメモリ２から読み出した命令コードをデコードする。 (A) In step S10, the data control circuit 11 decodes the instruction code read from the main memory 2.

（ロ）ステップＳ２０において、データ制御回路１１が、デコードされた読み出し命令で指定されたアドレスに対応するデータ（以下において、「要求データ」という。）のキャッシュ属性を対応テーブル１３から取得する。 (B) In step S20, the data control circuit 11 acquires the cache attribute of data (hereinafter referred to as “request data”) corresponding to the address designated by the decoded read instruction from the correspondence table 13.

（ハ）ステップＳ３０において、データ制御回路１１が、要求データのキャッシュ属性が「一次キャッシュ不可／二次キャッシュ可」であるか否かを判断する。要求データのキャッシュ属性が「一次キャッシュ不可／二次キャッシュ可」である場合は、ステップＳ１００に進む。要求データのキャッシュ属性が「一次キャッシュ不可／二次キャッシュ可」ではない場合、ステップＳ２００に進む。 (C) In step S30, the data control circuit 11 determines whether or not the cache attribute of the request data is “primary cache disabled / secondary cache enabled”. When the cache attribute of the request data is “primary cache is not allowed / secondary cache is possible”, the process proceeds to step S100. When the cache attribute of the request data is not “primary cache disabled / secondary cache enabled”, the process proceeds to step S200.

（ホ）ステップＳ１００において、データ制御回路１１が二次キャッシュメモリ１２２にアクセスする。ステップＳ１１０において要求データが二次キャッシュメモリ１２２に格納されているか否か、つまり二次キャッシュメモリ１２２においてキャッシュヒットしたか否かが判断される。キャッシュヒットした場合は、ステップＳ１２０に進む。キャッシュヒットしなかった場合は、ステップＳ１３０に進む。 (E) In step S100, the data control circuit 11 accesses the secondary cache memory 122. In step S110, it is determined whether or not the request data is stored in the secondary cache memory 122, that is, whether or not a cache hit has occurred in the secondary cache memory 122. If there is a cache hit, the process proceeds to step S120. If there is no cache hit, the process proceeds to step S130.

（ヘ）ステップＳ１２０において、データ制御回路１１が要求データを二次キャッシュメモリ１２２から読み出す。読み出された要求データは、ステップＳ３００において内部レジスタ１４に格納される。 (F) In step S120, the data control circuit 11 reads out the requested data from the secondary cache memory 122. The read request data is stored in the internal register 14 in step S300.

（ト）ステップＳ１３０において、データ制御回路１１が要求データをメインメモリ２から読み出す。読み出された要求データは、ステップＳ１４０において二次キャッシュメモリ１２２に転記される。更に、読み出された要求データは、ステップＳ３００において内部レジスタ１４に格納される。 (G) In step S130, the data control circuit 11 reads the requested data from the main memory 2. The read request data is transferred to the secondary cache memory 122 in step S140. Further, the read request data is stored in the internal register 14 in step S300.

（チ）ステップＳ２００において、データ制御回路１１が一次キャッシュメモリ１２１にアクセスする。ステップＳ２１０において、一次キャッシュメモリ１２１においてキャッシュヒットしたか否かが判断され、キャッシュヒットした場合はステップＳ２２０に進む。キャッシュヒットしなかった場合は、ステップＳ２３０に進む。 (H) In step S200, the data control circuit 11 accesses the primary cache memory 121. In step S210, it is determined whether or not there is a cache hit in the primary cache memory 121. If there is a cache hit, the process proceeds to step S220. If there is no cache hit, the process proceeds to step S230.

（リ）ステップＳ２２０において、データ制御回路１１が要求データを一次キャッシュメモリ１２１から読み出す。読み出された要求データは、ステップＳ３００において内部レジスタ１４に格納される。 (R) In step S220, the data control circuit 11 reads the requested data from the primary cache memory 121. The read request data is stored in the internal register 14 in step S300.

（ヌ）ステップＳ２３０において、データ制御回路１１が二次キャッシュメモリ１２２にアクセスする。ステップＳ２４０において、二次キャッシュメモリ１２２においてキャッシュヒットしたか否かが判断され、キャッシュヒットした場合はステップＳ２５０に進む。キャッシュヒットしなかった場合は、ステップＳ２６０に進む。 (Nu) In step S230, the data control circuit 11 accesses the secondary cache memory 122. In step S240, it is determined whether or not there is a cache hit in the secondary cache memory 122. If there is a cache hit, the process proceeds to step S250. If there is no cache hit, the process proceeds to step S260.

（ル）ステップＳ２５０において、データ制御回路１１が要求データを二次キャッシュメモリ１２２から読み出す。読み出された要求データは、ステップＳ３００において内部レジスタ１４に格納される。 (L) In step S250, the data control circuit 11 reads the requested data from the secondary cache memory 122. The read request data is stored in the internal register 14 in step S300.

（ヲ）ステップＳ２６０において、データ制御回路１１が要求データをメインメモリ２から読み出す。読み出された要求データは、ステップＳ２７０において一次キャッシュメモリ１２１に転記される。更に、読み出された要求データは、ステップＳ３００において内部レジスタ１４に格納される。 (W) In step S260, the data control circuit 11 reads the request data from the main memory 2. The read request data is transferred to the primary cache memory 121 in step S270. Further, the read request data is stored in the internal register 14 in step S300.

以上に説明したように、データ制御回路１１は、要求データのキャッシュ属性が「一次キャッシュ不可／二次キャッシュ可」の場合は、二次キャッシュメモリ１２２のみアクセスする。つまり、要求データが格納されている可能性がない一次キャッシュメモリ１２１に目的データを読み出すためのアクセスをしない。その結果、データ処理装置１は高速にデータ読み出しを行える。要求データのキャッシュ属性が「一次キャッシュ不可／二次キャッシュ可」でない場合は、データ制御回路１１は、優先度が高いデータが格納された順に、例えばアクセス頻度が高いデータ或いは処理速度が速いことが期待されるデータが格納された順に一次キャッシュメモリ１２１及び二次キャッシュメモリ１２２にアクセスする。つまりデータ制御回路１１は、一次キャッシュメモリ１２１、二次キャッシュメモリ１２２の順にアクセスする。 As described above, the data control circuit 11 accesses only the secondary cache memory 122 when the cache attribute of the request data is “primary cache disabled / secondary cache enabled”. That is, no access is made to read the target data to the primary cache memory 121 where there is no possibility that the request data is stored. As a result, the data processing apparatus 1 can read data at high speed. If the cache attribute of the request data is not “primary cache disabled / secondary cache enabled”, the data control circuit 11 may have, for example, data with high access frequency or high processing speed in the order in which data with high priority is stored. The primary cache memory 121 and the secondary cache memory 122 are accessed in the order in which the expected data is stored. That is, the data control circuit 11 accesses the primary cache memory 121 and the secondary cache memory 122 in this order.

上記の説明では、ステップＳ２７０において要求データを一次キャッシュメモリ１２１に転記するが、同時に要求データを二次キャッシュメモリ１２２に転記してもよい。或いは、要求データを一次キャッシュメモリ１２１に転記する際に置き換えられるデータを、二次キャッシュメモリ１２２に格納してもよい。 In the above description, the request data is transferred to the primary cache memory 121 in step S270, but the request data may be transferred to the secondary cache memory 122 at the same time. Alternatively, data that is replaced when request data is transferred to the primary cache memory 121 may be stored in the secondary cache memory 122.

一般に、新たなデータがキャッシュメモリに転記される際に、キャッシュメモリに格納された所定のデータが新たに転記されたデータで置き換えられる。置き換えられるデータは、例えばキャッシュメモリに格納されたデータのうち、アクセスされたのが最も古いデータ等である。通常、置き換えられたデータはメインメモリに書き戻される。メインメモリから読み出された後にキャッシュメモリに格納されたデータが変更されている可能性があるためである。 Generally, when new data is transferred to the cache memory, the predetermined data stored in the cache memory is replaced with the newly transferred data. The data to be replaced is, for example, the oldest data that has been accessed among the data stored in the cache memory. Normally, the replaced data is written back to the main memory. This is because there is a possibility that the data stored in the cache memory after being read from the main memory has been changed.

以上に説明したように、本発明の第１の実施の形態に係るデータ処理装置１では、データの読み出し命令が入力された場合に、要求されたデータが一次キャッシュメモリ１２１及び二次キャッシュメモリ１２２それぞれに格納可能か否かを示すキャッシュ属性を参照して、データ制御回路１１が一次キャッシュメモリ１２１及び二次キャッシュメモリ１２２にアクセスする。そして、データ制御回路１１はキャッシュ属性を参照して、キャッシュヒットせずにメインメモリ２から読み出されたデータを一次キャッシュメモリ１２１或いは二次キャッシュメモリ１２２に転記する。そのため、一次キャッシュメモリ１２１に格納された「優先度の高いデータ」が「優先度の低いデータ」で置き換えられない。その結果、優先度の高いデータに関して一次キャッシュメモリ１２１のヒット率は低下せず、データ処理装置１のデータ処理速度の低下を抑制できる。 As described above, in the data processing apparatus 1 according to the first embodiment of the present invention, when a data read command is input, the requested data is stored in the primary cache memory 121 and the secondary cache memory 122. The data control circuit 11 accesses the primary cache memory 121 and the secondary cache memory 122 with reference to the cache attribute indicating whether each can be stored. Then, the data control circuit 11 refers to the cache attribute and transfers the data read from the main memory 2 without causing a cache hit to the primary cache memory 121 or the secondary cache memory 122. Therefore, “high priority data” stored in the primary cache memory 121 is not replaced with “low priority data”. As a result, the hit rate of the primary cache memory 121 does not decrease for data with high priority, and a decrease in the data processing speed of the data processing device 1 can be suppressed.

（第２の実施の形態）
本発明の第２の実施の形態に係るデータ処理装置１は、図４に示すように、一次キャッシュメモリ１２１〜ｎ次キャッシュメモリ１２ｎを有する（ｎ：３以上の整数）。キャッシュメモリの数が３以上である点が図１に示したデータ処理装置１と異なる。その他の構成については、第１の実施の形態と同様である。 (Second Embodiment)
As shown in FIG. 4, the data processing apparatus 1 according to the second embodiment of the present invention includes a primary cache memory 121 to an n-th cache memory 12n (n: an integer of 3 or more). The difference from the data processing apparatus 1 shown in FIG. 1 is that the number of cache memories is three or more. Other configurations are the same as those in the first embodiment.

一次キャッシュメモリ１２１〜ｎ次キャッシュメモリ１２ｎは、データの読み出し命令を実行する際にデータ制御回路１１がアクセスする順として優先順位が設定される。具体的には、データ制御回路１１は、一次キャッシュメモリ１２１、一次キャッシュメモリ１２１、・・・、ｎ次キャッシュメモリ１２ｎの順にアクセスする。 In the primary cache memory 121 to the n-th cache memory 12n, priorities are set as the order in which the data control circuit 11 accesses when executing a data read instruction. Specifically, the data control circuit 11 accesses the primary cache memory 121, the primary cache memory 121,.

対応テーブル１３は、メインメモリ２に格納されたデータが、一次キャッシュメモリ１２１〜ｎ次キャッシュメモリ１２ｎのそれぞれに格納可能か否かを示すキャッシュ属性の情報を格納する。優先度の高いデータほど、優先順位の高いキャッシュメモリに格納可能なキャッシュ属性が付与される。 The correspondence table 13 stores cache attribute information indicating whether data stored in the main memory 2 can be stored in each of the primary cache memory 121 to the n-th cache memory 12n. A higher-priority data is given a cache attribute that can be stored in a higher-priority cache memory.

図４に示したデータ処理装置１では、データの読み出し命令が入力された場合に、データ制御回路１１がキャッシュ属性の情報を参照して、一次キャッシュメモリ１２１〜ｎ次キャッシュメモリ１２ｎのうち要求データが格納されている可能性のあるキャッシュメモリのみにアクセスする。そのため、データ処理装置１は高速にデータ読み出しを実行できる。 In the data processing apparatus 1 shown in FIG. 4, when a data read command is input, the data control circuit 11 refers to the cache attribute information and requests data among the primary cache memory 121 to the n-th cache memory 12n. Access only the cache memory that may contain. Therefore, the data processing apparatus 1 can execute data reading at high speed.

又、図４に示したデータ処理装置１では、キャッシュヒットせずにメインメモリ２から要求データが読み出された場合、データ制御回路１１がキャッシュ属性を参照し、一次キャッシュメモリ１２１〜ｎ次キャッシュメモリ１２ｎのうち要求データを格納可能なキャッシュメモリのみに要求データを転記する。そのため、一次キャッシュメモリ１２１〜ｎ次キャッシュメモリ１２ｎにおいて、「優先度の低いデータ」による「優先度の高いデータ」の置き換えが発生しない。その結果、優先順位の高いキャッシュメモリのヒット率は低下せず、データ処理装置１のデータ処理速度の低下を抑制できる。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。 In the data processing apparatus 1 shown in FIG. 4, when the requested data is read from the main memory 2 without causing a cache hit, the data control circuit 11 refers to the cache attribute, and the primary cache memory 121 to the n-th cache. The requested data is transferred only to the cache memory that can store the requested data in the memory 12n. Therefore, the “high priority data” is not replaced by the “low priority data” in the primary cache memory 121 to the nth cache memory 12n. As a result, the hit rate of the cache memory with high priority does not decrease, and the decrease in the data processing speed of the data processing device 1 can be suppressed. Others are substantially the same as those in the first embodiment, and redundant description is omitted.

（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。 (Other embodiments)
As described above, the present invention has been described according to the first and second embodiments. However, it should not be understood that the description and drawings constituting a part of this disclosure limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

既に述べた第１及び第２の実施の形態の説明においては、キャッシュメモリがデータ処理装置１に内蔵されている例を示したが、キャッシュメモリがデータ処理装置１の外部に存在してもよい。 In the description of the first and second embodiments already described, an example in which the cache memory is built in the data processing device 1 has been described. However, the cache memory may exist outside the data processing device 1. .

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。 As described above, the present invention naturally includes various embodiments not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

本発明の第１の実施の形態に係るデータ処理装置の構成を示す模式図である。It is a schematic diagram which shows the structure of the data processor which concerns on the 1st Embodiment of this invention. 本発明の第１の実施の形態に係るデータ処理装置が参照するキャリアメモリ情報の例を示す表である。It is a table | surface which shows the example of the carrier memory information which the data processor which concerns on the 1st Embodiment of this invention refers. 本発明の第１の実施の形態に係るデータ処理装置の動作を説明するためのフローチャートである。It is a flowchart for demonstrating operation | movement of the data processor which concerns on the 1st Embodiment of this invention. 本発明の第２の実施の形態に係るデータ処理装置の構成を示す模式図である。It is a schematic diagram which shows the structure of the data processor which concerns on the 2nd Embodiment of this invention.

Explanation of symbols

１…データ処理装置
２…メインメモリ
３…データバス
１１…データ制御回路
１２１…一次キャッシュメモリ
１２２…二次キャッシュメモリ
１２ｎ…ｎ次キャッシュメモリ
１３…対応テーブル
１４…内部レジスタ DESCRIPTION OF SYMBOLS 1 ... Data processor 2 ... Main memory 3 ... Data bus 11 ... Data control circuit 121 ... Primary cache memory 122 ... Secondary cache memory 12n ... n-order cache memory 13 ... Correspondence table 14 ... Internal register

Claims

A data processing device capable of accessing data stored in a main memory,
Multiple cache memories,
A correspondence table storing cache attribute information indicating whether the data can be stored in each of the plurality of cache memories;
A data control circuit that stores the read data in a cache memory capable of storing the data with reference to the cache attribute information when the data is read from the main memory. Characteristic data processing device.

2. The data processing apparatus according to claim 1, wherein the correspondence table stores the cache attribute information as information relating to a memory address of the main memory corresponding to the data.

The data processing apparatus according to claim 1, wherein the cache attribute is set in accordance with a priority level of the data.

4. The data processing apparatus according to claim 3, wherein the data control circuit accesses the plurality of cache memories in the order in which high priority data is stored.

5. The data control circuit according to claim 1, wherein the data control circuit refers to the cache attribute information and accesses only the cache memory in which the data can be stored to read the data. 6. Data processing equipment.